JP5862727B2 - Multi-core processor system, multi-core processor system control method, and multi-core processor system control program - Google Patents

Multi-core processor system, multi-core processor system control method, and multi-core processor system control program Download PDF

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Description

本発明は、電力を制御するマルチコアプロセッサシステム、マルチコアプロセッサシステムの制御方法、およびマルチコアプロセッサシステムの制御プログラムに関する。   The present invention relates to a multicore processor system for controlling power, a control method for a multicore processor system, and a control program for a multicore processor system.

従来から、マルチコアプロセッサシステムには、複数のコアに同一の命令を割り当てるＳＭＰ（Ｓｙｍｍｅｔｒｉｃ Ｍｕｌｔｉｐｌｅ Ｐｒｏｃｅｓｓｏｒ）と、別々な命令を割り当てるＡＭＰ（Ａｓｙｍｍｅｔｒｉｃ Ｍｕｌｔｉｐｌｅ Ｐｒｏｃｅｓｓｏｒ）が存在する。従来のシングルコアプロセッサ向けのソフトウェア資産をＳＭＰに継承させる場合、ソフトウェアのプログラムコードから、並列処理となる部分を抽出する作業が行われる。これにより、プログラムコード変更に伴い開発コストが増大し、信頼性も低下する可能性があった。   Conventionally, multi-core processor systems include SMP (Symmetric Multiple Processor) for assigning the same instruction to a plurality of cores and AMP (Asymmetric Multiple Processor) for assigning different instructions. When inheriting software assets for a conventional single-core processor to SMP, an operation of extracting a part to be processed in parallel from software program code is performed. As a result, the development cost increases along with the program code change, and the reliability may decrease.

これに対し、ＡＭＰにソフトウェア資産を継承させる場合、それぞれの高負荷のソフトウェアをコアごとに分散して実行することで、プログラムコードの変更も発生せず、性能が向上するという効果があった。高負荷のソフトウェアを分散させたＡＭＰでは、全体のコントロールを司る低クロックのプロセッサコアと、高負荷の処理を高速実行する高クロックのプロセッサコアを有している。このように、複数の性能の異なるプロセッサコアを有するマルチコアプロセッサシステムを、ヘテロジニアス・マルチコアプロセッサシステムと呼ぶ。   On the other hand, when the AMP inherits software assets, there is an effect that the program code is not changed and the performance is improved by distributing and executing each high-load software for each core. An AMP in which high-load software is distributed has a low-clock processor core that controls the entire system and a high-clock processor core that executes high-load processing at high speed. A multi-core processor system having a plurality of processor cores with different performances is called a heterogeneous multi-core processor system.

また、携帯端末などの組み込み機器においては、様々な省電力技術が適用されている。省電力技術が適用される理由としては、消費電力を抑えることにより、駆動時間を延ばすことができるためである。また、同一の駆動時間でも消費電力を削減することによりバッテリーを小型化することができ、組み込み機器全体の重量、体積を小さくすることができる。   Various power saving technologies are applied to embedded devices such as portable terminals. The reason why the power saving technique is applied is that the driving time can be extended by suppressing the power consumption. In addition, the battery can be reduced in size by reducing power consumption even in the same driving time, and the weight and volume of the entire embedded device can be reduced.

ヘテロジニアス・マルチコアプロセッサシステムの省電力の技術として、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の負荷に応じてプログラムを動作させるＣＰＵを切り替えることで、省電力化を図るという技術が開示されている（たとえば、下記特許文献１を参照。）。   As a power saving technique of the heterogeneous multi-core processor system, a technique is disclosed in which power saving is achieved by switching a CPU that operates a program according to a load of a CPU (Central Processing Unit) (for example, the following) (See Patent Document 1).

また、ヘテロジニアス・マルチコアプロセッサシステムにおける他の省電力の技術として、専用のＣＰＵと汎用のＣＰＵのうち、外部電源かバッテリー駆動かに応じて、プログラムを割り当てるＣＰＵを選択することで省電力化を図るという技術が開示されている（たとえば、下記特許文献２を参照。）。   In addition, as another power-saving technology in heterogeneous multi-core processor systems, power saving can be achieved by selecting a CPU to which a program is assigned according to whether it is an external power source or a battery drive, among dedicated CPUs and general-purpose CPUs. The technique of aiming is disclosed (for example, refer to the following Patent Document 2).

また、ＤＶＦＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ）制御を行うことにより、省電力化を図る技術が開示されている（たとえば、下記非特許文献１を参照）。ＤＶＦＳ制御とは、消費電力が電圧または周波数の値に比例するため、プログラムの実行制約時間の範囲内で可能な限り電圧および周波数の値を下げることで、消費電力を削減する技術である。   Further, a technique for saving power by performing DVFS (Dynamic Voltage and Frequency Scaling) control is disclosed (for example, see Non-Patent Document 1 below). DVFS control is a technique for reducing power consumption by reducing voltage and frequency values as much as possible within the range of program execution restriction time because power consumption is proportional to the value of voltage or frequency.

特開平４−２１５１６８号公報JP-A-4-215168 特開２００８−２７６３９５号公報JP 2008-276395 A

Ｋｅｉｊｉ Ｋｉｍｕｒａ， Ｍａｓａｙｏｓｈｉ Ｍａｓｅ， Ｈｉｒｏｋｉ Ｍｉｋａｍｉ， Ｔａｋａｍｉｃｈｉ Ｍｉｙａｍｏｔｏ， Ｊｕｎ Ｓｈｉｒａｋｏ， ａｎｄ Ｈｉｒｏｎｏｒｉ Ｋａｓａｈａｒａ“ＯＳＣＡＲ ＡＰＩ ｆｏｒ Ｒｅａｌ−ｔｉｍｅ Ｌｏｗ−Ｐｏｗｅｒ Ｍｕｌｔｉｃｏｒｅｓ ａｎｄ Ｉｔｓ Ｐｅｒｆｏｒｍａｎｃｅ ｏｎ Ｍｕｌｔｉｃｏｒｅｓ ａｎｄ ＳＭＰ Ｓｅｒｖｅｒｓ”Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ，ｖｏｌ．２，Ｎｏ．３，Ｓｅｐ．，２００９，ｐｐ．９６〜１０６Keiji Kimura, Masayoshi Mase, Hiroki Mikami, Takamichi Miyamoto, Jun Shirako, and Hironori Kasahara "OSCAR API for Real-time Low-Power Multicores and Its Performance on Multicores and SMP Servers" Department of Computer Science and Engineering, vol. 2, no. 3, Sep. , 2009, pp. 96-106

しかしながら、上述した従来技術において、特許文献１にかかる技術では、処理を割り当てていないＣＰＵから発生するリーク電流が存在し、特にプロセッサコアが高クロックになると、リーク電流による消費電力が増大するという問題があった。   However, in the above-described prior art, in the technique according to Patent Document 1, there is a leakage current generated from a CPU to which processing is not assigned, and particularly when the processor core becomes a high clock, the power consumption due to the leakage current increases. was there.

また、特許文献２にかかる技術では、電源の利用形態が外部電源かバッテリー駆動かによってプログラムを割り当てるＣＰＵを選択している。バッテリー駆動の際に、省電力状態となる低性能のＣＰＵを選択することになり、バッテリーに余裕があったとしても常にプログラムの実行速度が低速となる問題点があった。   In the technique according to Patent Document 2, a CPU to which a program is allocated is selected depending on whether the power supply is used in an external power supply or battery-driven. When the battery is driven, a low-performance CPU that is in a power saving state is selected, and there is a problem that the execution speed of the program is always low even if there is room in the battery.

また、非特許文献１にかかる技術は、マルチ電源電圧が要求され、そのためには専用の回路を搭載しなければならず、製造コストや、実装面積が増大するという問題があった。さらに、非特許文献１ではマルチコアシングルスレッドの状態を対象としており、マルチスレッド動作を行うと、各スレッドがそれぞれに影響しあうため、スレッドの実行終了時間の予測が困難であるという問題があった。   Further, the technique according to Non-Patent Document 1 requires a multi power supply voltage, and for that purpose, a dedicated circuit has to be mounted, and there is a problem that a manufacturing cost and a mounting area increase. Furthermore, Non-Patent Document 1 targets the state of a multi-core single thread, and when a multi-thread operation is performed, there is a problem that it is difficult to predict the thread execution end time because each thread affects each other. .

本発明は、上述した従来技術による問題点を解消するため、製造コスト、実装面積を増大せずに消費電力を削減できるマルチコアプロセッサシステム、マルチコアプロセッサシステムの制御方法、およびマルチコアプロセッサシステムの制御プログラムを提供することを目的とする。   In order to solve the above-described problems caused by the prior art, the present invention provides a multi-core processor system, a multi-core processor system control method, and a multi-core processor system control program capable of reducing power consumption without increasing manufacturing cost and mounting area. The purpose is to provide.

上述した課題を解決し、目的を達成するため、開示のマルチコアプロセッサシステムは、イベントを処理する第１コアを複数有する第１コア群と、イベントを処理する場合の最大処理能力値が第１コアよりも低い第２コアを、第１コア群に含まれる第１コアと同じ数有する第２コア群と、第１コア群から第２コア群へ移行可能なイベントを示す移行イベント情報を記憶する記憶部と、を有するマルチコアプロセッサシステムであって、マルチコアプロセッサシステムに実装されたいずれかのコアは、第１コア群で移行イベント情報に対応する移行イベントが割り当てられたことを検出し、検出した移行イベントを第２コア群に移行し、移行後の第１コア群の処理能力値を移行前よりも低くする。   In order to solve the above-described problems and achieve the object, the disclosed multi-core processor system includes a first core group having a plurality of first cores that process events, and a maximum processing capability value when events are processed. A second core group having the same number of lower second cores as the first cores included in the first core group, and migration event information indicating events that can be migrated from the first core group to the second core group are stored And any one of the cores mounted on the multi-core processor system detects that the transition event corresponding to the transition event information is assigned in the first core group, and detects the detected event. The migration event is migrated to the second core group, and the processing capability value of the first core group after migration is made lower than that before migration.

本マルチコアプロセッサシステム、マルチコアプロセッサシステムの制御方法、およびマルチコアプロセッサシステムの制御プログラムによれば、製造コスト、実装面積を増大せずに、消費電力を削減できるという効果を奏する。   According to the multicore processor system, the control method of the multicore processor system, and the control program of the multicore processor system, there is an effect that power consumption can be reduced without increasing the manufacturing cost and the mounting area.

実施の形態にかかるマルチコアプロセッサシステムのハードウェアを示すブロック図である。It is a block diagram which shows the hardware of the multi-core processor system concerning embodiment. マルチコアプロセッサシステム１００のハードウェアの一部とソフトウェアを示すブロック図である。2 is a block diagram showing a part of hardware and software of the multi-core processor system 100. FIG. マルチコアプロセッサシステム１００の機能を示すブロック図である。2 is a block diagram showing functions of a multi-core processor system 100. FIG. マルチコアプロセッサシステム１００の通常モードにおける状態を示す説明図である。3 is an explanatory diagram showing a state in a normal mode of the multi-core processor system 100. FIG. マルチコアプロセッサシステム１００の低電力モードにおける状態を示す説明図である。2 is an explanatory diagram showing a state of a multi-core processor system 100 in a low power mode. FIG. マルチコアプロセッサシステム１００の通常モードにおける状態を示す説明図である。3 is an explanatory diagram showing a state in a normal mode of the multi-core processor system 100. FIG. マルチコアプロセッサシステム１００の通常モードから低電力モードへの移行の検出を示す説明図である。3 is an explanatory diagram illustrating detection of transition from a normal mode to a low power mode of the multi-core processor system 100. FIG. マルチコアプロセッサシステム１００の通常モードから低電力モードに移行する状態を示す説明図である。3 is an explanatory diagram showing a state in which a multicore processor system 100 shifts from a normal mode to a low power mode. FIG. マルチコアプロセッサシステム１００の低電力モードから通常モードへ移行する状態を示す説明図である。3 is an explanatory diagram showing a state in which the multi-core processor system 100 shifts from a low power mode to a normal mode. FIG. マルチコアプロセッサシステム１００の低電力モードから通常モードへ復帰後の状態を示す説明図である。3 is an explanatory diagram showing a state after the multi-core processor system 100 returns from a low power mode to a normal mode. FIG. 通常モードと低電力モードにおけるマルチコアプロセッサシステム１００の消費電力の一例を示す説明図である。FIG. 3 is an explanatory diagram illustrating an example of power consumption of the multi-core processor system 100 in a normal mode and a low power mode. ユースケーステーブル３０１の記憶内容の一例を示す説明図である。It is explanatory drawing which shows an example of the memory content of the use case table. 通常モードから低電力モードへの移行処理を示すフローチャートである。It is a flowchart which shows the transfer process from normal mode to low power mode. 低電力モードから通常モードへの移行処理を示すフローチャートである。It is a flowchart which shows the transfer process from low power mode to normal mode.

以下に添付図面を参照して、本発明にかかるマルチコアプロセッサシステム、マルチコアプロセッサシステムの制御方法、およびマルチコアプロセッサシステムの制御プログラムの好適な実施の形態を詳細に説明する。   Exemplary embodiments of a multi-core processor system, a multi-core processor system control method, and a multi-core processor system control program according to the present invention will be explained below in detail with reference to the accompanying drawings.

（マルチコアプロセッサシステムのハードウェア）
図１は、実施の形態にかかるマルチコアプロセッサシステムのハードウェアを示すブロック図である。図１において、マルチコアプロセッサシステム１００は、ＣＰＵを複数搭載するＣＰＵｓ１０１と、ＲＯＭ（Ｒｅａｄ‐Ｏｎｌｙ Ｍｅｍｏｒｙ）１０２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０３と、を備えている。また、マルチコアプロセッサシステム１００は、フラッシュＲＯＭ１０４と、フラッシュＲＯＭコントローラ１０５と、フラッシュＲＯＭ１０６と、を備えている。また、マルチコアプロセッサシステム１００は、ユーザやその他の機器との入出力装置として、ディスプレイ１０７と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）１０８と、キーボード１０９と、を備えている。また、各部はバス１１０によってそれぞれ接続されている。 (Multi-core processor system hardware)
FIG. 1 is a block diagram of hardware of the multi-core processor system according to the embodiment. In FIG. 1, a multi-core processor system 100 includes CPUs 101 on which a plurality of CPUs are mounted, a ROM (Read-Only Memory) 102, and a RAM (Random Access Memory) 103. The multi-core processor system 100 includes a flash ROM 104, a flash ROM controller 105, and a flash ROM 106. The multi-core processor system 100 includes a display 107, an I / F (Interface) 108, and a keyboard 109 as input / output devices for a user and other devices. Each unit is connected by a bus 110.

ここで、ＣＰＵｓ１０１は、マルチコアプロセッサシステム１００の全体の制御を司る。ＣＰＵｓ１０１は、シングルコアのプロセッサを並列して接続したすべてのＣＰＵを指している。ＣＰＵｓ１０１の詳細は、図２にて後述する。また、マルチコアプロセッサシステムとは、コアが複数搭載されたプロセッサを含むコンピュータのシステムである。また、好ましくは、マルチコアプロセッサシステム１００は、性能が異なるコアを複数含む、ヘテロジニアス・マルチコアプロセッサシステムであってもよい。なお、本実施の形態では、説明を単純化するため、シングルコアのプロセッサが並列されているプロセッサ群を例に挙げて説明する。   Here, the CPUs 101 govern the overall control of the multi-core processor system 100. CPUs 101 refers to all CPUs in which single-core processors are connected in parallel. Details of the CPUs 101 will be described later with reference to FIG. A multi-core processor system is a computer system including a processor having a plurality of cores. Preferably, the multi-core processor system 100 may be a heterogeneous multi-core processor system including a plurality of cores having different performances. In the present embodiment, in order to simplify the explanation, a processor group in which single-core processors are arranged in parallel will be described as an example.

ＲＯＭ１０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１０３は、ＣＰＵｓ１０１のワークエリアとして使用される。フラッシュＲＯＭ１０４は、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）などのシステムソフトウェアやアプリケーションソフトウェアなどを記憶している。たとえば、ＯＳを更新する場合、マルチコアプロセッサシステム１００は、Ｉ／Ｆ１０８によって新しいＯＳを受信し、フラッシュＲＯＭ１０４に格納されている古いＯＳを、受信した新しいＯＳに更新する。   The ROM 102 stores a program such as a boot program. The RAM 103 is used as a work area for the CPUs 101. The flash ROM 104 stores system software such as an OS (Operating System), application software, and the like. For example, when updating the OS, the multi-core processor system 100 receives the new OS through the I / F 108 and updates the old OS stored in the flash ROM 104 to the received new OS.

フラッシュＲＯＭコントローラ１０５は、ＣＰＵｓ１０１の制御に従ってフラッシュＲＯＭ１０６に対するデータのリード／ライトを制御する。フラッシュＲＯＭ１０６は、フラッシュＲＯＭコントローラ１０５の制御で書き込まれたデータを記憶する。データの具体例としては、マルチコアプロセッサシステム１００を使用するユーザがＩ／Ｆ１０８を通して取得した画像データ、映像データなどである。フラッシュＲＯＭ１０６は、たとえば、メモリカード、ＳＤカードなどを採用することができる。   The flash ROM controller 105 controls data read / write with respect to the flash ROM 106 according to the control of the CPUs 101. The flash ROM 106 stores data written under the control of the flash ROM controller 105. Specific examples of the data include image data and video data acquired by the user using the multi-core processor system 100 through the I / F 108. As the flash ROM 106, for example, a memory card, an SD card, or the like can be adopted.

ディスプレイ１０７は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１０７は、たとえば、ＴＦＴ液晶ディスプレイなどを採用することができる。   A display 107 displays data such as a document, an image, and function information as well as a cursor, an icon, or a tool box. As the display 107, for example, a TFT liquid crystal display can be adopted.

Ｉ／Ｆ１０８は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネットなどのネットワーク１１１に接続され、ネットワーク１１１を介して他の装置に接続される。そして、Ｉ／Ｆ１０８は、ネットワーク１１１と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１０８には、たとえばモデムやＬＡＮアダプタなどを採用することができる。   The I / F 108 is connected to a network 111 such as a LAN (Local Area Network), a WAN (Wide Area Network), and the Internet through a communication line, and is connected to other devices via the network 111. The I / F 108 controls an internal interface with the network 111 and controls data input / output from an external device. For example, a modem or a LAN adapter can be employed as the I / F 108.

キーボード１０９は、数字、各種指示などの入力のためのキーを備え、データの入力を行う。また、キーボード１０９は、タッチパネル式の入力パッドやテンキーなどであってもよい。   The keyboard 109 includes keys for inputting numbers, various instructions, and the like, and inputs data. The keyboard 109 may be a touch panel type input pad or a numeric keypad.

図２は、マルチコアプロセッサシステム１００のハードウェアの一部とソフトウェアを示すブロック図である。図２で示されるハードウェアは、メモリコントローラ２０１と、ＲＡＭ１０３と、ＣＰＵｓ１０１に含まれるＣＰＵ＃０〜ＣＰＵ＃３とである。メモリコントローラ２０１と、ＣＰＵ＃０〜ＣＰＵ＃３はバス１１０によって接続されている。また、ＣＰＵ＃２とＣＰＵ＃３は、バス２０３によって接続されている。   FIG. 2 is a block diagram showing a part of hardware and software of the multi-core processor system 100. The hardware shown in FIG. 2 is a memory controller 201, a RAM 103, and CPUs # 0 to CPU # 3 included in the CPUs 101. The memory controller 201 and the CPUs # 0 to CPU # 3 are connected by a bus 110. CPU # 2 and CPU # 3 are connected by a bus 203.

メモリコントローラ２０１は、ＣＰＵ＃０〜ＣＰＵ＃３によるＲＡＭ１０３へのアクセスの制御をする。また、メモリコントローラ２０１は、ＲＡＭ１０３以外にも、ＲＯＭ１０２、フラッシュＲＯＭ１０４などのアクセスを制御してもよい。メモリコントローラ２０１は、各ＣＰＵが同時にＲＡＭ１０３にアクセスした場合に、アクセスを調停する機能を有する。   The memory controller 201 controls access to the RAM 103 by the CPUs # 0 to # 3. In addition to the RAM 103, the memory controller 201 may control access to the ROM 102, the flash ROM 104, and the like. The memory controller 201 has a function of arbitrating access when each CPU accesses the RAM 103 at the same time.

ＣＰＵ＃０とＣＰＵ＃１は、最大の処理能力値の高いＣＰＵ群であり、ＣＰＵ＃２とＣＰＵ＃３は、最大の処理能力値の低いＣＰＵ群である。ＣＰＵ＃０とＣＰＵ＃１は、高クロックでありローカルキャッシュメモリ容量も大きいため、演算能力が高いが、消費電力も大きくなる。ＣＰＵ＃２とＣＰＵ＃３は、低クロックであり、ローカルキャッシュメモリ容量も小さいため、演算能力は低いが、消費電力は小さくなる。   CPU # 0 and CPU # 1 are CPU groups with the highest maximum processing capability value, and CPU # 2 and CPU # 3 are CPU groups with the lowest maximum processing capability value. Since CPU # 0 and CPU # 1 have a high clock and a large local cache memory capacity, they have a high computing capacity but also a large power consumption. Since CPU # 2 and CPU # 3 have a low clock and a small local cache memory capacity, the computing power is low, but the power consumption is small.

また、最大の処理能力値の高いＣＰＵと最大の処理能力値の低いＣＰＵを同クロックに設定した場合、最大の処理能力値の高いＣＰＵの方が、ローカルキャッシュメモリなどの搭載されている素子が多いため、消費電力が大きくなる。また、最大の処理能力値の高いＣＰＵ群のＣＰＵ＃０とＣＰＵ＃１は最大の処理能力値が等しくても異なっていてもどちらでもよい。ＣＰＵ＃２、ＣＰＵ＃３についても同様である。   Also, when the CPU with the highest processing capability value and the CPU with the lowest processing capability value are set to the same clock, the CPU with the highest processing capability value is equipped with an element such as a local cache memory. Since there are many, power consumption becomes large. Further, the CPU # 0 and CPU # 1 of the CPU group having the highest maximum processing capability value may have either the same or different maximum processing capability values. The same applies to CPU # 2 and CPU # 3.

各ＣＰＵは、ローカルキャッシュメモリを搭載し、ローカルキャッシュメモリにアクセスして演算処理を実行する。また、各ＣＰＵは、ローカルキャッシュメモリに記憶されていないデータをアクセスする際に、メモリコントローラ２０１からＲＯＭ１０２、ＲＡＭ１０３、フラッシュＲＯＭ１０４などにアクセスする。   Each CPU is equipped with a local cache memory, and accesses the local cache memory to execute arithmetic processing. Each CPU accesses the ROM 102, RAM 103, flash ROM 104, and the like from the memory controller 201 when accessing data not stored in the local cache memory.

図２で示されるソフトウェアは、ファイルシステム２０２と、ハイパーバイザ２０４と、ＯＳ２０５と、動画再生ソフトウェア２０６と、音楽再生ソフトウェア２０７と、ＧＵＩソフトウェア２０８と、である。また、ＯＳの一部で提供されるソフトウェアとして、図２では、システムコールライブラリ２０９、システムコールライブラリ２１０、ドライバハンドラ２１１、ドライバハンドラ２１２と、が示される。   The software shown in FIG. 2 is a file system 202, a hypervisor 204, an OS 205, a moving image reproduction software 206, a music reproduction software 207, and a GUI software 208. As software provided as part of the OS, FIG. 2 shows a system call library 209, a system call library 210, a driver handler 211, and a driver handler 212.

ファイルシステム２０２は、ＯＳ２０５の機能によって、補助記憶装置となるフラッシュＲＯＭ１０４、フラッシュＲＯＭ１０６などに格納されたデータであるファイルのアクセスを行う機能を有している。たとえば、フラッシュＲＯＭ１０６に格納されたファイルは、ＣＰＵ＃０によってＲＡＭ１０３に読み込まれる。また、ＣＰＵ＃０によって更新されたデータは、フラッシュＲＯＭ１０６にファイルとして書き込まれる。   The file system 202 has a function of accessing a file, which is data stored in the flash ROM 104, the flash ROM 106, or the like serving as an auxiliary storage device by the function of the OS 205. For example, a file stored in the flash ROM 106 is read into the RAM 103 by the CPU # 0. Further, the data updated by the CPU # 0 is written as a file in the flash ROM 106.

ハイパーバイザ２０４は、ハードウェア上で直接動作するプログラムである。ハイパーバイザ２０４は、ＣＰＵ内のレジスタを直接参照したり、ＣＰＵ内のレジスタの情報を読み出したり、ＣＰＵ内のＩ／Ｏ操作を行うような特殊なレジスタの情報を書き換えたりする特権命令を実行することができる。また、ハイパーバイザ２０４は、一般のプログラムでは操作できないＣＰＵのキャッシュ制御を行い、一般のプログラムでは読み書きできないメモリ上の空間を用いて動作する。また、ハイパーバイザ２０４は、ＯＳとＣＰＵの間にて位置し、前述の特徴によって、ＯＳの監視を行い、ＯＳがハングアップした際にリセットをするほか、ＯＳが何もスレッドを実行していない場合に、省電力設定にする。   The hypervisor 204 is a program that directly operates on hardware. The hypervisor 204 executes a privileged instruction that directly refers to a register in the CPU, reads information in the CPU, or rewrites information in a special register that performs an I / O operation in the CPU. be able to. The hypervisor 204 performs CPU cache control that cannot be performed by a general program, and operates using a space on a memory that cannot be read and written by the general program. The hypervisor 204 is located between the OS and the CPU. Based on the above-described features, the hypervisor 204 monitors the OS, resets when the OS hangs up, and the OS is not executing any threads. In this case, set the power saving setting.

ＯＳ２０５は、マルチコアプロセッサシステム１００を制御するプログラムである。具体的には、ＯＳ２０５は、動画再生ソフトウェア２０６〜ＧＵＩソフトウェア２０８が使用するライブラリを提供する。また、ＯＳ２０５は、ＲＯＭ１０２、ＲＡＭ１０３などのメモリの管理を行う。また、ＯＳ２０５は、ＣＰＵ＃０〜ＣＰＵ＃３が実行するソフトウェアのスケジューリング処理を行う。   The OS 205 is a program that controls the multi-core processor system 100. Specifically, the OS 205 provides a library used by the moving image playback software 206 to the GUI software 208. The OS 205 manages memories such as the ROM 102 and the RAM 103. In addition, the OS 205 performs a scheduling process for software executed by the CPUs # 0 to # 3.

動画再生ソフトウェア２０６は、動画ファイルをディスプレイ１０７に再生するソフトウェアである。動画再生ソフトウェア２０６が正常動作するには、実行するＣＰＵに高処理能力が求められる。音楽再生ソフトウェア２０７は、音声ファイルを再生するソフトウェアである。ＧＵＩソフトウェア２０８は、マルチコアプロセッサシステム１００の使用者とのインターフェースを担当するソフトウェアである。たとえば、ＧＵＩソフトウェア２０８は、キーボード１０９からの外部イベントを検出し、動画再生ソフトウェア２０６や、音楽再生ソフトウェア２０７の起動要求をＯＳ２０５に対して行う。   The moving image reproduction software 206 is software for reproducing a moving image file on the display 107. In order for the moving image reproduction software 206 to operate normally, a high processing capability is required for the CPU to be executed. The music playback software 207 is software that plays back an audio file. The GUI software 208 is software that takes charge of an interface with the user of the multi-core processor system 100. For example, the GUI software 208 detects an external event from the keyboard 109 and makes a startup request for the moving image playback software 206 or the music playback software 207 to the OS 205.

システムコールライブラリ２０９、システムコールライブラリ２１０は、ＯＳ２０５がアプリケーションソフトウェア等に汎用的な機能を提供するソフトウェアである。たとえば、動画再生ソフトウェア２０６は、動画ファイルを再生する際に、動画ファイルの符号化に従った復号処理を行う。たとえば、動画ファイルがＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）であれば、動画再生ソフトウェア２０６は、ＭＰＥＧ復号処理を行う。ＭＰＥＧ復号処理は他のソフトウェアでも行うため、このような処理をＯＳ２０５は、システムコールライブラリとして提供してもよい。各ソフトウェアは、システムコールライブラリにアクセスすることで、汎用的な機能を実行することができる。   The system call library 209 and the system call library 210 are software that the OS 205 provides general-purpose functions to application software and the like. For example, the moving image reproduction software 206 performs a decoding process according to the encoding of the moving image file when reproducing the moving image file. For example, if the moving image file is MPEG (Moving Picture Experts Group), the moving image reproduction software 206 performs an MPEG decoding process. Since the MPEG decoding process is also performed by other software, the OS 205 may provide such a process as a system call library. Each software can execute general-purpose functions by accessing the system call library.

ドライバハンドラ２１１、ドライバハンドラ２１２は、ＯＳ２０５やアプリケーションソフトウェア等にハードウェアのアクセスを提供するソフトウェアである。ハードウェアの特性はハードウェアごとに異なるため、ドライバハンドラは、ハードウェア特有の処理を実行し、ＯＳ２０５に対して仕様で定められた入出力方法を提供する。たとえば、キーボード１０９にてボタンが押下されたことの割り込み信号をＣＰＵ＃０が受け、割り込み信号に対応する処理をＯＳ２０５を通じてドライバハンドラ２１２が行う。処理後、ドライバハンドラ２１２は、ＯＳ２０５に対して、ＯＳ２０５が定めたキーダウンイベントとして通知する。   The driver handler 211 and the driver handler 212 are software that provides hardware access to the OS 205 and application software. Since the hardware characteristics differ from hardware to hardware, the driver handler executes hardware-specific processing and provides the OS 205 with an input / output method defined in the specification. For example, the CPU # 0 receives an interrupt signal indicating that a button has been pressed on the keyboard 109, and the driver handler 212 performs processing corresponding to the interrupt signal through the OS 205. After processing, the driver handler 212 notifies the OS 205 as a key down event determined by the OS 205.

図２では、ＯＳ２０５は、ＣＰＵ＃０、ＣＰＵ＃１上で実行されている。また、動画再生ソフトウェア２０６と、ＧＵＩソフトウェア２０８は、ＣＰＵ＃０で実行されている。また、音楽再生ソフトウェア２０７は、ＣＰＵ＃１で実行されている。システムコールライブラリ２０９、ドライバハンドラ２１１は、ＣＰＵ＃２で実行されている。システムコールライブラリ２１０、ドライバハンドラ２１２は、ＣＰＵ＃３で実行されている。   In FIG. 2, the OS 205 is executed on the CPU # 0 and the CPU # 1. Further, the moving image reproduction software 206 and the GUI software 208 are executed by the CPU # 0. The music playback software 207 is executed by the CPU # 1. The system call library 209 and the driver handler 211 are executed by the CPU # 2. The system call library 210 and the driver handler 212 are executed by the CPU # 3.

このように、アプリケーションソフトウェアである動画再生ソフトウェア２０６〜ＧＵＩソフトウェア２０８は、１つ１つのＣＰＵで分散されて実行されている。動画再生ソフトウェア２０６〜ＧＵＩソフトウェア２０８を複数のＣＰＵで並列実行しない理由として、従来のソフトウェアは並列性を意識してプログラムが記述されていないことが挙げられる。また、並列処理を意識して書かれていないプログラムから、並列性を抽出することは困難であり、並列処理に書き換える場合にも、開発コストの増大や信頼性の問題からリスクが大きい。このため、並列処理が適用できるソフトウェアはドライバハンドラやシステムコールライブラリなどであり、その他のソフトウェアは分散されて実行される結果となる。   As described above, the moving image reproduction software 206 to GUI software 208, which are application software, are distributed and executed by each CPU. The reason why the moving image reproduction software 206 to the GUI software 208 are not executed in parallel by a plurality of CPUs is that conventional software does not describe a program in consideration of parallelism. In addition, it is difficult to extract parallelism from a program that is not written in consideration of parallel processing, and even when it is rewritten to parallel processing, there is a large risk due to an increase in development cost and reliability problems. For this reason, software to which parallel processing can be applied is a driver handler, a system call library, and the like, and other software is distributed and executed.

また、本実施の形態にかかるマルチコアプロセッサシステム１００では、ＣＰＵ群を最大の処理能力値の高いＣＰＵ群と最大の処理能力値の低いＣＰＵ群というように、２つのＣＰＵグループに分類したが、３つ以上のグループに分類してもよい。たとえば、最大の処理能力値が最大のＣＰＵ群が、動画再生ソフトウェア２０６などの高負荷ソフトウェアを分散実行する。最大の処理能力値が中程度のＣＰＵ群が、ビジネスソフトウェアなどの中負荷ソフトウェアを分散実行する。最大の処理能力値が最小のＣＰＵ群が、並列処理が適用でき負荷の小さいソフトウェアを並列実行する。前述のように、実行されるソフトウェアが要求する処理能力値に応じて、ＣＰＵ群を３つ以上に分類してもよい。   In the multi-core processor system 100 according to the present embodiment, the CPU group is classified into two CPU groups such as a CPU group having a high maximum processing capability value and a CPU group having a low maximum processing capability value. You may classify into two or more groups. For example, the CPU group having the maximum maximum processing capability value executes high-load software such as the moving image reproduction software 206 in a distributed manner. A CPU group having a medium maximum processing capability value executes medium load software such as business software in a distributed manner. A CPU group having the smallest maximum processing capability value can execute parallel processing and can execute software with a small load in parallel. As described above, the CPU group may be classified into three or more according to the processing capability value required by the executed software.

（マルチコアプロセッサシステム１００の機能）
次に、マルチコアプロセッサシステム１００の機能について説明する。図３は、マルチコアプロセッサシステム１００の機能を示すブロック図である。マルチコアプロセッサシステム１００は、検出部３０２と、設定部３０３と、移行部３０４と、判断部３０５と、を含む。この制御部となる機能（検出部３０２〜判断部３０５）は、記憶装置に記憶されたプログラムをＣＰＵ＃０〜ＣＰＵ＃３が実行することにより、その機能を実現する。記憶装置とは、具体的には、たとえば、図１に示したＲＯＭ１０２、ＲＡＭ１０３、フラッシュＲＯＭ１０４、フラッシュＲＯＭ１０６などである。 (Functions of the multi-core processor system 100)
Next, functions of the multi-core processor system 100 will be described. FIG. 3 is a block diagram showing functions of the multi-core processor system 100. The multi-core processor system 100 includes a detection unit 302, a setting unit 303, a transition unit 304, and a determination unit 305. The functions (detection unit 302 to determination unit 305) serving as the control unit are realized by the CPU # 0 to CPU # 3 executing the program stored in the storage device. Specifically, the storage device is, for example, the ROM 102, the RAM 103, the flash ROM 104, the flash ROM 106, etc. shown in FIG.

また、マルチコアプロセッサシステム１００は、特定のソフトウェアを移行元のコアより最大の処理能力値が低いコアに移行可能とするイベントを記憶するデータベースとして、ＲＡＭ１０３内に格納されているユースケーステーブル３０１にアクセス可能である。ユースケーステーブル３０１の詳細は、図１２にて後述する。また、ユースケーステーブル３０１は、最大の処理能力値が高いコアに移行要求するイベントをさらに記憶してもよい。特定のソフトウェアは、たとえばＯＳである。また、特定のソフトウェアは、最大の処理能力値の高いＣＰＵ群と最大の処理能力値の低いＣＰＵ群のどちらでも実行可能なソフトウェアであってもよい。また、最大の処理能力値とは、該当のＣＰＵで設定できる最大のクロック周波数となる。   In addition, the multi-core processor system 100 accesses the use case table 301 stored in the RAM 103 as a database for storing events that allow specific software to be transferred to a core having a lower maximum processing capability value than the migration source core. Is possible. Details of the use case table 301 will be described later with reference to FIG. Further, the use case table 301 may further store an event for requesting migration to a core having a maximum maximum processing capability value. The specific software is, for example, an OS. The specific software may be software that can be executed by either a CPU group having a high maximum processing capability value or a CPU group having a low maximum processing capability value. The maximum processing capability value is the maximum clock frequency that can be set by the corresponding CPU.

また、後述する検出部３０２〜終了部３０８は、最大の処理能力値の高いＣＰＵ＃０、ＣＰＵ＃１にて実行されている特定のソフトウェアを、最大の処理能力値の低いＣＰＵ＃２、ＣＰＵ＃３に移行させる場合の機能群について説明する。   Further, the detection unit 302 to the end unit 308, which will be described later, specify specific software executed by the CPU # 0 and CPU # 1 having the highest maximum processing capability value, and the CPU # 2 and CPU having the lowest processing capability value. A function group for shifting to # 3 will be described.

また、移行部３０４は、起動通知部３０６と、起動部３０７、終了部３０８を含む。ＣＰＵ＃０は、判断部３０５と、起動通知部３０６を含み、ＣＰＵ＃２は、検出部３０２と、設定部３０３と、起動部３０７と、終了部３０８を含む。また、図３では、最大の処理能力値の高いＣＰＵ群の一つとしてＣＰＵ＃０を、最大の処理能力値の低いＣＰＵ群の一つとしてＣＰＵ＃２を表示しているが、他のＣＰＵも前述の機能を含んでもよい。たとえばＣＰＵ＃１も移行部３０４と起動通知部３０６を含んでもよい。また、検出部３０２、設定部３０３、判断部３０５は、ＯＳの機能によって実行され、移行部３０４は、ハイパーバイザ２０４の機能によって実行される。   The transition unit 304 includes an activation notification unit 306, an activation unit 307, and an end unit 308. CPU # 0 includes a determination unit 305 and an activation notification unit 306, and CPU # 2 includes a detection unit 302, a setting unit 303, an activation unit 307, and an end unit 308. In FIG. 3, CPU # 0 is displayed as one of the CPU groups with the highest maximum processing capability value, and CPU # 2 is displayed as one of the CPU groups with the lowest maximum processing capability value. May include the aforementioned functions. For example, the CPU # 1 may also include the transition unit 304 and the activation notification unit 306. The detection unit 302, the setting unit 303, and the determination unit 305 are executed by the function of the OS, and the migration unit 304 is executed by the function of the hypervisor 204.

検出部３０２は、マルチコアのうち移行元のコアから、移行元のコアより特定の処理能力値が低い移行先のコアへの、特定のソフトウェアの移行（マイグレーション）状態を検出する機能を有する。特定の処理能力値とは、コアが取り得る最大の処理能力値のことである。また特定の処理能力値は、コアの正常動作が保証できる処理能力値のうち、最大の値であってもよい。たとえば、特定の処理能力値は、コアの発熱量が許容範囲に収まることができる処理能力値のうち、最大の値であってもよい。また、検出部３０２は、移行部３０４によって移行元のコアから移行先のコアへの特定のソフトウェアの移行状態を検出してもよい。   The detection unit 302 has a function of detecting a migration state of specific software from a migration source core to a migration destination core having a specific processing capability value lower than that of the migration source core among the multicores. The specific processing capability value is the maximum processing capability value that the core can take. The specific processing capability value may be the maximum value among the processing capability values that can guarantee the normal operation of the core. For example, the specific processing capability value may be the maximum value among the processing capability values that allow the heat generation amount of the core to be within an allowable range. Further, the detection unit 302 may detect the migration state of specific software from the migration source core to the migration destination core by the migration unit 304.

たとえば、検出部３０２は、ＯＳがＣＰＵ＃０、ＣＰＵ＃１で実行されていた状態からＣＰＵ＃２、ＣＰＵ＃３に移行させられた移行状態を検出する。なお、検出結果は、ＣＰＵ＃２のレジスタ、ＲＡＭ１０３などの記憶領域に記憶される。   For example, the detection unit 302 detects a transition state in which the OS is shifted to the CPU # 2 and the CPU # 3 from the state where the OS is being executed by the CPU # 0 and the CPU # 1. The detection result is stored in a storage area such as the register of the CPU # 2 and the RAM 103.

なお、移行状態を検出する検出部３０２は、図３では移行先のコアとなるＣＰＵ＃２の機能となっているが、移行元のコアとなるＣＰＵ＃０が検出部３０２を実行してもよい。また、特定のソフトウェアの移行を指示したコアが移行元のコアと移行先のコア以外として存在するならば、移行を指示したコアが検出部３０２を実行してもよい。   The detection unit 302 that detects the transition state has the function of the CPU # 2 that is the migration destination core in FIG. 3, but even if the CPU # 0 that is the migration source core executes the detection unit 302. Good. In addition, if a core instructed to migrate specific software exists other than the migration source core and the migration destination core, the core instructed to migrate may execute the detection unit 302.

設定部３０３は、検出部３０２が移行状態を検出する場合、移行元のコアの検出時点の処理能力値を、移行前よりも低い処理能力値に設定する機能を有する。また、設定部３０３は、判断部３０５によって移行可能なイベントが発生したと判断され、かつ、検出部３０２が移行状態を検出する場合、移行元のコアの検出時点の処理能力値を、移行前よりも低い処理能力値に設定してもよい。   When the detection unit 302 detects the transition state, the setting unit 303 has a function of setting the processing capability value at the time of detection of the migration source core to a processing capability value lower than that before the transition. When the determination unit 305 determines that an event that can be transferred has occurred and the detection unit 302 detects a transfer state, the setting unit 303 sets the processing capability value at the time of detection of the transfer source core to the value before the transfer. A lower processing capability value may be set.

たとえば、設定部３０３は、検出部３０２がＣＰＵ＃０、ＣＰＵ＃１からＣＰＵ＃２、ＣＰＵ＃３へのＯＳの移行状態を検出すると、ＣＰＵ＃０、ＣＰＵ＃１のクロック周波数を、移行前よりも低い処理能力値に設定する。具体的には、設定部３０３は、ＣＰＵ＃０、ＣＰＵ＃１のクロック周波数を、並列実行されるシステムコールライブラリ２０９〜ドライバハンドラ２１２が実行可能である超低クロック状態に設定してもよい。なお、設定したクロック周波数の値は、ＲＡＭ１０３などの記憶領域に記憶されてもよい。   For example, when the detection unit 302 detects the OS transition state from the CPU # 0 and CPU # 1 to the CPU # 2 and CPU # 3, the setting unit 303 sets the clock frequency of the CPU # 0 and CPU # 1 to the pre-migration state. Set to a lower processing capacity value. Specifically, the setting unit 303 may set the clock frequencies of the CPU # 0 and the CPU # 1 to an extremely low clock state in which the system call library 209 to the driver handler 212 that are executed in parallel can be executed. The set clock frequency value may be stored in a storage area such as the RAM 103.

移行部３０４は、特定のソフトウェアが他のソフトウェアを移行元のコアから移行先のコアに移行させるソフトウェアを含む場合、特定のソフトウェアが実行中である移行元のコアから移行先のコアに、特定のソフトウェアを移行させる機能を有する。また、移行部３０４は、判断部３０５によって移行要求するイベントが発生したと判断された場合、特定のソフトウェアの移行をキャンセルし、結果的に特定のソフトウェアを移行させなくてもよい。他のソフトウェアを移行元のコアから移行先のコアに移行させるソフトウェアとは、移行処理であり、それを含む特定のソフトウェアの例としては、ＯＳである。   When the specific software includes software for transferring other software from the migration source core to the migration destination core, the migration unit 304 identifies the migration source core from which the specific software is being executed as the migration destination core. It has a function to migrate software. Further, the migration unit 304 may cancel the migration of specific software and may not migrate the specific software as a result when the judgment unit 305 determines that an event requesting migration has occurred. Software that migrates other software from the migration source core to the migration destination core is a migration process, and an example of specific software including the software is an OS.

たとえば、移行部３０４は、ＣＰＵ＃２、ＣＰＵ＃３上でＯＳを起動した後に、マルチコアプロセッサシステム１００を管理するＯＳを、ＯＳ２０５から新たに起動したＯＳにスイッチした後に、ＯＳ２０５を終了させることで、ＯＳを移行させる。なお、移行させたという情報は、ＣＰＵ＃２のレジスタなどの記憶領域に記憶される。   For example, after the OS is started on the CPU # 2 and the CPU # 3, the migration unit 304 switches the OS managing the multi-core processor system 100 from the OS 205 to the newly started OS, and then terminates the OS 205. , Migrate OS. The information indicating that the data has been transferred is stored in a storage area such as a register of CPU # 2.

判断部３０５は、特定のソフトウェアを移行元のコアより特定の処理能力値が低いコアに移行可能とするイベントを記憶するユースケーステーブル３０１から、発生したイベントが移行可能とするイベントか否かを判断する機能を有する。また、判断部３０５は、特定のソフトウェアを移行元のコアより特定の処理能力値が高いコアに移行要求するイベントを記憶するユースケーステーブル３０１から、発生したイベントが移行要求するイベントか否かを判断してもよい。   The determination unit 305 determines whether or not the generated event is an event that can be migrated from the use case table 301 that stores an event that makes it possible to migrate specific software to a core having a specific processing capability value lower than that of the migration source core. Has a function to judge. In addition, the determination unit 305 determines whether or not the generated event is an event for requesting migration from the use case table 301 that stores an event for requesting migration of specific software to a core having a specific processing capability value higher than that of the migration source core. You may judge.

たとえば、判断部３０５は、マルチコアプロセッサシステム１００にて、一定期間高負荷ソフトウェアが未実行であるというイベントが発生すると、前述のイベントがユースケーステーブル３０１に登録されているかを判断する。なお、判断結果は、ＣＰＵ＃０のレジスタ、ＲＡＭ１０３などの記憶領域に記憶される。   For example, when an event that the high-load software has not been executed for a certain period occurs in the multi-core processor system 100, the determination unit 305 determines whether the above-described event is registered in the use case table 301. The determination result is stored in a storage area such as the register of the CPU # 0 and the RAM 103.

起動通知部３０６は、判断部３０５によって移行可能なイベントが発生したと判断された場合、移行先のコアに特定のソフトウェアを起動させるように通知する機能を有する。たとえば、起動通知部３０６は、ハイパーバイザ２０４によってＣＰＵ＃２、ＣＰＵ＃３でＯＳを起動させるように通知する。なお、通知した内容は、ＣＰＵ＃０のレジスタなどの記憶領域に記憶される。   The activation notification unit 306 has a function of notifying the migration destination core to activate specific software when the determination unit 305 determines that a migratable event has occurred. For example, the activation notification unit 306 notifies the hypervisor 204 to activate the OS with the CPU # 2 and CPU # 3. The notified contents are stored in a storage area such as a register of CPU # 0.

起動部３０７は、起動通知部３０６によって特定のソフトウェアの起動通知を受けた場合、特定のソフトウェアを起動する機能を有する。たとえば、起動部３０７は、ハイパーバイザ２０４によってＯＳを起動させるように通知を受けると、ＣＰＵ＃２、ＣＰＵ＃３にてＯＳをブートする。なお、ＯＳを起動させたという情報は、ＣＰＵ＃２のレジスタなどの記憶領域に記憶される。   The activation unit 307 has a function of activating specific software when the activation notification unit 306 receives activation notification of specific software. For example, when the activation unit 307 receives a notification to activate the OS by the hypervisor 204, the activation unit 307 boots the OS with the CPU # 2 and CPU # 3. Information that the OS has been activated is stored in a storage area such as a register of CPU # 2.

終了部３０８は、起動部３０７によって移行先のコアにて特定のソフトウェアが起動完了した場合、移行元のコアにて実行中である特定のソフトウェアを終了させる機能を有する。たとえば、終了部３０８は、起動部３０７によってＣＰＵ＃２、ＣＰＵ＃３にて実行されるＯＳが起動完了した場合、ＣＰＵ＃０、ＣＰＵ＃１にて実行されるＯＳ２０５を終了させる。なお、ＯＳ２０５を終了させたという情報は、ＣＰＵ＃２のレジスタなどの記憶領域に記憶される。   The ending unit 308 has a function of ending the specific software being executed in the migration source core when the activation unit 307 completes the activation of the specific software in the migration destination core. For example, when the activation unit 307 completes activation of the OS executed by the CPU # 2 and CPU # 3 by the activation unit 307, the termination unit 308 terminates the OS 205 executed by the CPU # 0 and CPU # 1. Information that the OS 205 is terminated is stored in a storage area such as a register of the CPU # 2.

前述の説明では、移行元のコアとなる特定の処理能力値の高いＣＰＵ＃０、ＣＰＵ＃１にて実行されている特定のソフトウェアを、移行先のコアとなる特定の処理能力値の低いＣＰＵ＃２、ＣＰＵ＃３に移行させる場合の機能群について説明した。続けて、移行元のコアとなる特定の処理能力値の低いＣＰＵ＃２、ＣＰＵ＃３にて実行されている特定のソフトウェアを、移行先のコアとなる特定の処理能力値の高いＣＰＵ＃０、ＣＰＵ＃１に移行させる場合の機能群について説明する。   In the above description, the specific software executed by the CPU # 0 and CPU # 1 having a high specific processing capability value serving as the migration source core is referred to as the CPU having a low specific processing capability value serving as the migration destination core. The function group when moving to # 2, CPU # 3 has been described. Subsequently, the specific software executed by the CPU # 2 and CPU # 3 having a low specific processing capability value as the migration source core is transferred to the CPU # 0 having a high specific processing capability value as the migration destination core. A function group for shifting to CPU # 1 will be described.

この場合、各機能部が特定の処理能力値の高いＣＰＵと特定の処理能力値の低いＣＰＵで入れ替わった状態となる。具体的には、ＣＰＵ＃２が、判断部３０５と、起動通知部３０６を含み、ＣＰＵ＃０が、検出部３０２と、設定部３０３と、起動部３０７と、終了部３０８を含む。また、入れ替わった状態である移行部３０４とその内部の機能である起動通知部３０６と起動部３０７と終了部３０８は、入れ替わる前の機能と等しいため、説明は省略する。   In this case, each functional unit is switched between a CPU having a specific processing capability value and a CPU having a specific processing capability value. Specifically, CPU # 2 includes a determination unit 305 and an activation notification unit 306, and CPU # 0 includes a detection unit 302, a setting unit 303, an activation unit 307, and an end unit 308. In addition, the transition unit 304 that is in the switched state and the activation notification unit 306, the activation unit 307, and the end unit 308 that are the internal functions are the same as the functions before the replacement, and thus description thereof is omitted.

検出部３０２は、移行元のコアより特定の処理能力値が高い移行先のコアへの、特定のソフトウェアの移行状態を検出する機能を有する。たとえば、検出部３０２は、ＯＳがＣＰＵ＃２、ＣＰＵ＃３で実行されていた状態からＣＰＵ＃０、ＣＰＵ＃１に移行させられる移行状態を検出する。なお、検出結果は、ＣＰＵ＃０のレジスタ、ＲＡＭ１０３などの記憶領域に記憶される。   The detection unit 302 has a function of detecting a migration state of specific software to a migration destination core having a specific processing capability value higher than that of the migration source core. For example, the detection unit 302 detects a transition state in which the OS is shifted to the CPU # 0 and CPU # 1 from the state where the OS is being executed by the CPU # 2 and CPU # 3. The detection result is stored in a storage area such as the register of the CPU # 0 and the RAM 103.

設定部３０３は、検出部３０２が移行状態を検出する場合、移行元のコアの検出時点の処理能力値を、移行前よりも低い処理能力値に設定する機能を有する。また、設定部３０３は、さらに判断部３０５によって移行要求するイベントが発生したと判断された場合に、処理能力値を設定してもよい。たとえば、設定部３０３は、検出部３０２がＣＰＵ＃２、ＣＰＵ＃３からＣＰＵ＃０、ＣＰＵ＃１へのＯＳの移行状態を検出すると、ＣＰＵ＃２、ＣＰＵ＃３のクロック周波数を、移行前よりも低い処理能力値に設定する。なお、設定したクロック周波数の数値は、ＲＡＭ１０３などの記憶領域に記憶されてもよい。   When the detection unit 302 detects the transition state, the setting unit 303 has a function of setting the processing capability value at the time of detection of the migration source core to a processing capability value lower than that before the transition. In addition, the setting unit 303 may set a processing capability value when the determination unit 305 determines that an event requesting migration has occurred. For example, when the detection unit 302 detects the OS transition state from the CPU # 2 and CPU # 3 to the CPU # 0 and CPU # 1, the setting unit 303 sets the clock frequency of the CPU # 2 and CPU # 3 to the pre-migration state. Set to a lower processing capacity value. Note that the numerical value of the set clock frequency may be stored in a storage area such as the RAM 103.

判断部３０５は、特定のソフトウェアを移行元のコアより特定の処理能力値が高いコアに移行要求するイベントを記憶するユースケーステーブル３０１から、発生したイベントが移行要求するイベントか否かを判断する機能を有する。たとえば、判断部３０５は、マルチコアプロセッサシステム１００にて、高負荷ソフトウェアが起動要求されたというイベントが発生すると、前述のイベントがユースケーステーブル３０１に登録されているかを判断する。なお、判断結果は、ＣＰＵ＃２のレジスタ、ＲＡＭ１０３などの記憶領域に記憶される。   The determination unit 305 determines whether or not the generated event is an event for requesting migration from the use case table 301 that stores an event for requesting migration of specific software to a core having a specific processing capability value higher than that of the migration source core. It has a function. For example, when an event that the high-load software is requested to start occurs in the multi-core processor system 100, the determination unit 305 determines whether the event is registered in the use case table 301. The determination result is stored in a storage area such as the register of the CPU # 2 and the RAM 103.

なお、図４〜図１４の説明では、説明を簡略化するために、特定の処理能力値は、最大の処理能力値であるとして説明を行う。   In the description of FIGS. 4 to 14, in order to simplify the description, the specific processing capability value is described as being the maximum processing capability value.

図４は、マルチコアプロセッサシステム１００の通常モードにおける状態を示す説明図である。図４におけるマルチコアプロセッサシステム１００では、最大の処理能力値が高いＣＰＵ＃０、ＣＰＵ＃１上にてＯＳ２０５が起動している。ＯＳ２０５を起動するＣＰＵ群をメインＣＰＵ群とし、ＯＳ２０５を起動しないＣＰＵ群をサブＣＰＵ群と呼称する。また、メインＣＰＵ群が、最大の処理能力値が高いＣＰＵ＃０、ＣＰＵ＃１となる状態を通常モードと呼称する。   FIG. 4 is an explanatory diagram showing a state of the multi-core processor system 100 in the normal mode. In the multi-core processor system 100 in FIG. 4, the OS 205 is activated on the CPUs # 0 and # 1 having the highest maximum processing capability values. A CPU group that starts the OS 205 is called a main CPU group, and a CPU group that does not start the OS 205 is called a sub CPU group. A state in which the main CPU group becomes CPU # 0 and CPU # 1 having the highest maximum processing capability value is referred to as a normal mode.

通常モードにおけるマルチコアプロセッサシステム１００は、全体の処理の大半となる動画再生ソフトウェア２０６〜ＧＵＩソフトウェア２０８を、ＣＰＵ＃０、ＣＰＵ＃１で分散して実行する。また、マルチコアプロセッサシステム１００は、僅かに並列に処理できるシステムコールライブラリ２０９〜ドライバハンドラ２１２をＣＰＵ＃２、ＣＰＵ＃３にて並列実行している。マルチコアプロセッサシステム１００は全体として、高い処理能力値に比例した電力を消費している。   The multi-core processor system 100 in the normal mode executes the moving image reproduction software 206 to the GUI software 208, which are the majority of the entire processing, in a distributed manner by the CPU # 0 and CPU # 1. In addition, the multicore processor system 100 executes the system call library 209 to the driver handler 212 that can be processed slightly in parallel by the CPU # 2 and the CPU # 3. The multi-core processor system 100 as a whole consumes power proportional to a high processing capability value.

図５は、マルチコアプロセッサシステム１００の低電力モードにおける状態を示す説明図である。図５におけるマルチコアプロセッサシステム１００では、動画再生ソフトウェア２０６は起動しておらず、ＧＵＩソフトウェア２０８は待機状態である。この状態を検出すると、マルチコアプロセッサシステム１００は、ＣＰＵ＃２、ＣＰＵ＃３で実行中のソフトウェアをＣＰＵ＃０、ＣＰＵ＃１に移行し、移行後に最大の処理能力値が低いＣＰＵ＃２、ＣＰＵ＃３にてＯＳ２０５’を起動する。   FIG. 5 is an explanatory diagram showing a state of the multi-core processor system 100 in the low power mode. In the multi-core processor system 100 in FIG. 5, the moving image playback software 206 is not activated, and the GUI software 208 is in a standby state. When this state is detected, the multi-core processor system 100 shifts the software being executed by the CPU # 2 and CPU # 3 to the CPU # 0 and CPU # 1, and the CPU # 2 and CPU with the lowest maximum processing capability value after the transition. In step # 3, the OS 205 ′ is activated.

ソフトウェアの移行処理を行う場合、移行元のＣＰＵは、移行対象ソフトウェア内の各スレッドが保持するコンテキスト情報、具体的にはプログラムカウンタを含むＣＰＵのレジスタ情報をＲＡＭ１０３や、ファイルシステム２０２に退避する。また、ＣＰＵのレジスタの一部であるスタックポインタで指し示されるスタック領域が、移行先のＣＰＵで参照できない領域、たとえば、移行元のＣＰＵのローカルメモリに存在するならば退避する。   When performing the software migration process, the migration source CPU saves the context information held by each thread in the migration target software, specifically, the CPU register information including the program counter in the RAM 103 and the file system 202. In addition, if the stack area pointed to by the stack pointer that is a part of the CPU register exists in an area that cannot be referred to by the migration destination CPU, for example, in the local memory of the migration source CPU, it is saved.

退避後、移行元のＣＰＵは、移行先のＣＰＵに退避したアドレス領域を通知する。通知後、移行元のＣＰＵは、自身が管理するスレッド管理テーブルから、移行対象ソフトウェアのスレッドを削除する。移行先のＣＰＵは、自身が管理するスレッド管理テーブルにソフトウェアの各スレッドの情報を追加し、退避されたコンテキスト情報に基づいて、ソフトウェアの各スレッドを実行することで、ソフトウェアの移行処理を終了する。   After saving, the migration source CPU notifies the migration destination CPU of the saved address area. After the notification, the migration source CPU deletes the migration target software thread from the thread management table managed by itself. The migration destination CPU adds the information of each thread of software to the thread management table managed by itself, and finishes the software migration process by executing each thread of software based on the saved context information. .

ＯＳ２０５’は、ＯＳ２０５と同等の処理を行うＯＳである。またＯＳ２０５’は、最大の処理能力値が低いＣＰＵ＃２、ＣＰＵ＃３上で動作するため、ＯＳ２０５が行う処理のうち、一部の処理を行ってもよい。また、割り込み信号をＣＰＵ＃０が受けた場合、割り込み信号に対する処理を、ＯＳ２０５’を通じてたとえばドライバハンドラ２１２が行う。   The OS 205 ′ is an OS that performs processing equivalent to the OS 205. Further, since the OS 205 ′ operates on the CPU # 2 and the CPU # 3 having a low maximum processing capability value, a part of the processing performed by the OS 205 may be performed. Further, when the interrupt signal is received by the CPU # 0, for example, the driver handler 212 performs processing for the interrupt signal through the OS 205 '.

ＯＳ２０５’が起動後に、マルチコアプロセッサシステム１００は、音楽再生ソフトウェア２０７をＣＰＵ＃１からＣＰＵ＃２に移行させる。移行後、マルチコアプロセッサシステム１００は、ＯＳ２０５を終了し、最大の処理能力値が高いＣＰＵ＃０、ＣＰＵ＃１を、供給されるクロック周波数が低下した超低クロック状態で動作させる。図５のようにメインＣＰＵ群が、最大の処理能力値が低いＣＰＵとなった状態を低電力モードと呼称する。   After the OS 205 ′ is activated, the multicore processor system 100 shifts the music playback software 207 from the CPU # 1 to the CPU # 2. After the transition, the multi-core processor system 100 terminates the OS 205 and causes the CPU # 0 and CPU # 1 having the highest maximum processing capability value to operate in an extremely low clock state in which the supplied clock frequency is reduced. A state in which the main CPU group is a CPU having a low maximum processing capability value as shown in FIG. 5 is referred to as a low power mode.

低電力モードにおけるマルチコアプロセッサシステム１００において、低電力モード移行完了後には、音楽再生ソフトウェア２０７はＣＰＵ＃２で分散実行されている。また、システムコールライブラリ２０９〜ドライバハンドラ２１２は、超低クロック状態となったＣＰＵ＃０、ＣＰＵ＃１で並列実行される。   In the multi-core processor system 100 in the low power mode, the music playback software 207 is distributedly executed by the CPU # 2 after completion of the transition to the low power mode. Further, the system call library 209 to the driver handler 212 are executed in parallel by the CPU # 0 and CPU # 1 that are in the ultra-low clock state.

このように、低電力モードにおけるマルチコアプロセッサシステム１００は、ＣＰＵ＃０とＣＰＵ＃１が並列ソフトウェアを実行できる分の処理能力を残しつつ、クロックを低下することにより、分散処理を行い、さらに消費電力を削減することができる。   As described above, the multi-core processor system 100 in the low power mode performs distributed processing by lowering the clock while leaving the processing capacity that the CPU # 0 and the CPU # 1 can execute the parallel software, and further reduces the power consumption. Can be reduced.

また、ＣＰＵ＃０とＣＰＵ＃１の処理能力が、ＣＰＵ＃２とＣＰＵ＃３の処理能力と同じとなるように、ＣＰＵ＃０とＣＰＵ＃１のクロック周波数を設定しても、ＣＰＵ＃０とＣＰＵ＃１の方が、消費電力が大きいという結果になる。これは、ＣＰＵ＃０とＣＰＵ＃１の方が、キャッシュメモリ等、搭載されている素子の数が多いためである。具体的な消費電力の差については図１１にて後述する。   Even if the clock frequencies of CPU # 0 and CPU # 1 are set so that the processing capabilities of CPU # 0 and CPU # 1 are the same as those of CPU # 2 and CPU # 3, CPU # 0 As a result, CPU # 1 has a higher power consumption. This is because CPU # 0 and CPU # 1 have a larger number of mounted elements such as a cache memory. A specific difference in power consumption will be described later with reference to FIG.

図６は、マルチコアプロセッサシステム１００の通常モードにおける状態を示す説明図である。通常モードにおけるマルチコアプロセッサシステム１００は、ＣＰＵ＃０、ＣＰＵ＃１がメインＣＰＵ群となる。ディスプレイ１０７は、動画再生ソフトウェア２０６によって動画を再生中である。動画を再生している動画再生ソフトウェア２０６と、音楽再生ソフトウェア２０７と、ＧＵＩソフトウェア２０８は、ＣＰＵ＃０、ＣＰＵ＃１にて実行されている。システムコールライブラリ２０９、システムコールライブラリ２１０、ドライバハンドラ２１１、ドライバハンドラ２１２はサブＣＰＵ群となるＣＰＵ＃２、ＣＰＵ＃３にて実行されている。   FIG. 6 is an explanatory diagram showing a state of the multi-core processor system 100 in the normal mode. In the multi-core processor system 100 in the normal mode, CPU # 0 and CPU # 1 are the main CPU group. The display 107 is reproducing a moving image by the moving image reproducing software 206. The moving image reproduction software 206 that reproduces the moving image, the music reproduction software 207, and the GUI software 208 are executed by the CPU # 0 and the CPU # 1. The system call library 209, the system call library 210, the driver handler 211, and the driver handler 212 are executed by CPU # 2 and CPU # 3, which are sub CPU groups.

図７は、マルチコアプロセッサシステム１００の通常モードから低電力モードへの移行の検出を示す説明図である。図７におけるマルチコアプロセッサシステム１００は、図６にて実行していた動画再生ソフトウェア２０６の終了後一定時間が経過し、ディスプレイ１０７にて表示していた待ち受け画面が消えた状態である。待ち受け画面が消えたことにより、ＧＵＩソフトウェア２０８は待機状態である。この状態になった場合に、マルチコアプロセッサシステム１００は、ＯＳを最大の処理能力値が低いＣＰＵに移行可能であると検出する。   FIG. 7 is an explanatory diagram showing detection of transition from the normal mode to the low power mode of the multi-core processor system 100. The multi-core processor system 100 in FIG. 7 is in a state in which a standby time displayed on the display 107 has disappeared after a certain period of time has elapsed after the moving image playback software 206 executed in FIG. Due to the disappearance of the standby screen, the GUI software 208 is in a standby state. In this state, the multi-core processor system 100 detects that the OS can be migrated to a CPU having a low maximum processing capability value.

図８は、マルチコアプロセッサシステム１００の通常モードから低電力モードに移行する状態を示す説明図である。図８におけるマルチコアプロセッサシステム１００は、図７にてＯＳを最大の処理能力値が低いＣＰＵに移行可能であると検出した状態である。検出後、ＣＰＵ＃０、ＣＰＵ＃１のいずれかが、ＯＳ２０５によってシステムコールライブラリ２０９〜ドライバハンドラ２１２をＣＰＵ＃０、ＣＰＵ＃１に移行させる。移行後に、ＣＰＵ＃０、ＣＰＵ＃１のいずれかがハイパーバイザ２０４によってＯＳ２０５’を起動させる。   FIG. 8 is an explanatory diagram showing a state in which the multi-core processor system 100 shifts from the normal mode to the low power mode. The multi-core processor system 100 in FIG. 8 is in a state in which it is detected in FIG. 7 that the OS can be migrated to a CPU having a low maximum processing capability value. After detection, either the CPU # 0 or the CPU # 1 causes the OS 205 to transfer the system call library 209 to the driver handler 212 to the CPU # 0 and CPU # 1. After the migration, either the CPU # 0 or the CPU # 1 activates the OS 205 'by the hypervisor 204.

ＯＳ２０５’の起動完了後に、ＣＰＵ＃２、ＣＰＵ＃３のいずれかが、ＣＰＵ＃０、ＣＰＵ＃１で実行されているソフトウェアをＣＰＵ＃２、ＣＰＵ＃３に移行させる。図８では、ＣＰＵ＃２、ＣＰＵ＃３のいずれかが、音楽再生ソフトウェア２０７、システムコールライブラリ２０９〜ドライバハンドラ２１２を移行させる。また、ＯＳ２０５’の起動完了後、ＣＰＵ＃２、ＣＰＵ＃３のいずれかは、ＯＳ２０５を終了させる。ＯＳ２０５の終了後、ＣＰＵ＃２、ＣＰＵ＃３のいずれかが、ＣＰＵ＃０、ＣＰＵ＃１を超低クロック状態に設定する。   After the activation of the OS 205 ′, either the CPU # 2 or the CPU # 3 causes the software being executed on the CPU # 0 or the CPU # 1 to be transferred to the CPU # 2 or the CPU # 3. In FIG. 8, either the CPU # 2 or the CPU # 3 migrates the music playback software 207 and the system call library 209 to the driver handler 212. In addition, after the activation of the OS 205 ′, either the CPU # 2 or the CPU # 3 ends the OS 205. After the OS 205 ends, either the CPU # 2 or the CPU # 3 sets the CPU # 0 or the CPU # 1 to the ultra low clock state.

超低クロック状態に設定後、システムコールライブラリ２０９〜ドライバハンドラ２１２が発生した場合は、ＣＰＵ＃０、ＣＰＵ＃１が並列実行する。通常モードから低電力モードへの移行処理の詳細は、図１３にて後述する。   If the system call library 209 to the driver handler 212 are generated after setting to the ultra-low clock state, the CPU # 0 and CPU # 1 execute in parallel. Details of the transition process from the normal mode to the low power mode will be described later with reference to FIG.

図９は、マルチコアプロセッサシステム１００の低電力モードから通常モードへ移行する状態を示す説明図である。図９におけるマルチコアプロセッサシステム１００は、図８にて低電力モードとなった後、高負荷なソフトウェアが起動される状態である。高負荷なソフトウェアとは動画再生ソフトウェア２０６などである。高負荷なソフトウェアの起動により、マルチコアプロセッサシステム１００は、低電力モードから通常モードへ移行を開始する。このとき、ＣＰＵ＃２、ＣＰＵ＃３はクロックを最大に設定し、移行中の間、ＧＵＩソフトウェア２０８を実行する。また、ＣＰＵ＃２、ＣＰＵ＃３は、ハイパーバイザ２０４によって、ＯＳ２０５を起動する。   FIG. 9 is an explanatory diagram showing a state in which the multi-core processor system 100 shifts from the low power mode to the normal mode. The multi-core processor system 100 in FIG. 9 is in a state where high-load software is started after entering the low power mode in FIG. The high-load software is the moving image reproduction software 206 or the like. The multi-core processor system 100 starts the transition from the low power mode to the normal mode by the activation of high-load software. At this time, the CPU # 2 and CPU # 3 set the clock to the maximum, and execute the GUI software 208 during the transition. CPU # 2 and CPU # 3 activate the OS 205 by the hypervisor 204.

図１０は、マルチコアプロセッサシステム１００の低電力モードから通常モードへ復帰後の状態を示す説明図である。図９におけるマルチコアプロセッサシステム１００は、図９にて低電力モードから通常モードへ移行を開始し、ＯＳ２０５を起動完了した状態である。ＯＳ２０５の起動が完了すると、動画再生ソフトウェア２０６〜ＧＵＩソフトウェア２０８はＣＰＵ＃０、ＣＰＵ＃１にて分散して実行され、システムコールライブラリ２０９〜ドライバハンドラ２１２は、ＣＰＵ＃２、ＣＰＵ＃３にて並列で実行される。また、ＣＰＵ＃０、ＣＰＵ＃１がＯＳ２０５’を終了させる。低電力モードから通常モードへの移行処理の詳細は、図１４にて後述する。   FIG. 10 is an explanatory diagram showing a state after the multi-core processor system 100 returns from the low power mode to the normal mode. The multi-core processor system 100 in FIG. 9 is in a state in which the transition from the low power mode to the normal mode is started in FIG. When the activation of the OS 205 is completed, the video playback software 206 to the GUI software 208 are distributed and executed by the CPU # 0 and CPU # 1, and the system call library 209 to the driver handler 212 are executed by the CPU # 2 and CPU # 3. Run in parallel. Further, the CPU # 0 and the CPU # 1 end the OS 205 '. Details of the transition process from the low power mode to the normal mode will be described later with reference to FIG.

図１１は、通常モードと低電力モードにおけるマルチコアプロセッサシステム１００の消費電力の一例を示す説明図である。表１１０１は、最大の処理能力値が高いＣＰＵ群と最大の処理能力値が低いＣＰＵ群とが、それぞれのソフトウェアを実行する際に要求されるクロック周波数とそれに対する消費電力の例を示している。表１１０２は、表１１０１に基づいて、通常モードと低電力モードにおけるマルチコアプロセッサシステム１００の消費電力の一例を算出した表である。   FIG. 11 is an explanatory diagram illustrating an example of power consumption of the multi-core processor system 100 in the normal mode and the low power mode. Table 1101 shows an example of the clock frequency required when the CPU group having the highest maximum processing capability value and the CPU group having the lowest maximum processing capability value execute the respective software and the power consumption corresponding thereto. . Table 1102 is a table in which an example of power consumption of the multi-core processor system 100 in the normal mode and the low power mode is calculated based on the table 1101.

通常モードにおけるマルチコアプロセッサシステム１００の状態は、図７で説明した状態となっている。具体的には、メインＣＰＵ群となるＣＰＵ＃０とＣＰＵ＃１は、ＯＳ２０５を実行し、さらにＣＰＵ＃１が音楽再生ソフトウェア２０７を実行し、クロック周波数が２００［ＭＨｚ］で動作している。サブＣＰＵ群となるＣＰＵ＃２とＣＰＵ＃３は、並列ソフトウェアとなるシステムコールライブラリ２０９〜ドライバハンドラ２１２を実行し、クロック周波数が２０［ＭＨｚ］で動作している。   The state of the multi-core processor system 100 in the normal mode is the state described with reference to FIG. Specifically, the CPU # 0 and CPU # 1, which are the main CPU group, execute the OS 205, the CPU # 1 executes the music reproduction software 207, and operates at a clock frequency of 200 [MHz]. CPU # 2 and CPU # 3, which are sub CPU groups, execute system call library 209 to driver handler 212, which are parallel software, and operate at a clock frequency of 20 [MHz].

同様に低電力モードにおけるマルチコアプロセッサシステム１００の状態は、図８で説明した状態となっている。具体的には、メインＣＰＵ群となるＣＰＵ＃２とＣＰＵ＃３は、ＯＳ２０５’を実行し、さらにＣＰＵ＃２が音楽再生ソフトウェア２０７を実行し、クロック周波数が２００［ＭＨｚ］で動作している。サブＣＰＵ群となるＣＰＵ＃０とＣＰＵ＃１は、並列ソフトウェアとなるシステムコールライブラリ２０９〜ドライバハンドラ２１２を実行し、クロック周波数が２０［ＭＨｚ］で動作している。表１１０１にて、同じクロック周波数であっても、最大の処理能力値が高いＣＰＵ群の方が消費電力が大きいのは、処理能力値が高い分、キャッシュメモリや素子を多く搭載し、リーク電流が多くなるため、消費電力が大きくなるためである。   Similarly, the state of the multi-core processor system 100 in the low power mode is the state described with reference to FIG. Specifically, the CPU # 2 and CPU # 3, which are the main CPU group, execute the OS 205 ′, and the CPU # 2 executes the music playback software 207, and operates at a clock frequency of 200 [MHz]. . The CPU # 0 and CPU # 1, which are sub CPU groups, execute the system call library 209 to the driver handler 212, which are parallel software, and operate at a clock frequency of 20 [MHz]. In Table 1101, even if the clock frequency is the same, the CPU group with the highest maximum processing capability value consumes more power because of the higher processing capability value, which has more cache memory and more elements and leak current. This is because the power consumption increases.

通常モードにおけるマルチコアプロセッサシステム１００の消費電力は、表１１０１より、最大の処理能力値が高いＣＰＵ群が２４０［ｍＷ］、最大の処理能力値が低いＣＰＵ群が２０［ｍＷ］となり、表１１０２で示すように合計で２６０［ｍＷ］となる。また、低電力モードにおけるマルチコアプロセッサシステム１００の消費電力は、表１１０１より、最大の処理能力値が高いＣＰＵ群が２４［ｍＷ］、最大の処理能力値が低いＣＰＵ群が２００［ｍＷ］となり、表１１０２で示すように合計で２２４［ｍＷ］となる。このように、低電力モードの方が通常モードより消費電力を削減することができる。   From Table 1101, the power consumption of the multi-core processor system 100 in the normal mode is 240 [mW] for the CPU group with the highest maximum processing capability value and 20 [mW] for the CPU group with the lowest maximum processing capability value. As shown, the total is 260 [mW]. The power consumption of the multi-core processor system 100 in the low power mode is 24 [mW] for the CPU group having the highest maximum processing capability value and 200 [mW] for the CPU group having the lowest maximum processing capability value from Table 1101. As shown in Table 1102, the total is 224 [mW]. Thus, the power consumption can be reduced in the low power mode than in the normal mode.

また、ＯＳ以外のソフトウェアを移行しても消費電力を削減することができる。たとえば、最大の処理能力値が中程度のＣＰＵ群として、最大のクロック周波数が４００［ＭＨｚ］が存在することを想定する。最大の処理能力値が中程度のＣＰＵ群は、クロック周波数が１００［ＭＨｚ］時の消費電力を１１０［ｍＷ］、クロック周波数が２０［ＭＨｚ］時の消費電力を２２［ｍＷ］とする。また、ＯＳと高負荷ソフトウェアが最大の処理能力値が高いＣＰＵ群で実行されており、音楽再生ソフトウェア２０７が最大の処理能力値が中程度のＣＰＵ群で実行されており、並列ソフトウェアが最大の処理能力値が低いＣＰＵ群で実行されているとする。   Moreover, even if software other than the OS is migrated, power consumption can be reduced. For example, it is assumed that the maximum clock frequency is 400 [MHz] as a CPU group having a medium maximum processing capability value. The CPU group having a medium maximum processing capability value has a power consumption of 110 [mW] when the clock frequency is 100 [MHz] and a power consumption of 22 [mW] when the clock frequency is 20 [MHz]. In addition, the OS and high-load software are executed by a CPU group having a maximum processing capability value, the music playback software 207 is executed by a CPU group having a maximum maximum processing capability value, and parallel software is the maximum. It is assumed that it is executed by a CPU group having a low processing capability value.

このとき、最大の処理能力値が中程度のＣＰＵ群と最大の処理能力値が低いＣＰＵ群との消費電力の合計は、１１０＋２０＝１３０［ｍＷ］となる。次に、音楽再生ソフトウェア２０７と並列ソフトウェアの移行処理を行った場合を想定する。この場合、最大の処理能力値が高いＣＰＵ群は状態を維持し、並列ソフトウェアが最大の処理能力値が中程度のＣＰＵ群で実行されており、音楽再生ソフトウェア２０７が最大の処理能力値が低いＣＰＵ群で実行されている。この時の消費電力の合計は、２２＋１００＝１２２［ｍＷ］となり、移行処理を行う前より消費電力を削減することができる。   At this time, the total power consumption of the CPU group having a medium maximum processing capability value and the CPU group having a low maximum processing capability value is 110 + 20 = 130 [mW]. Next, it is assumed that the music playback software 207 and parallel software are migrated. In this case, the CPU group with the highest processing capability value maintains the state, the parallel software is executed by the CPU group with the medium maximum processing capability value, and the music playback software 207 has the lowest processing capability value. It is executed by the CPU group. The total power consumption at this time is 22 + 100 = 122 [mW], and the power consumption can be reduced from before the migration process.

図１２は、ユースケーステーブル３０１の記憶内容の一例を示す説明図である。テーブルは、イベント種別、イベント内容という２つのフィールドを有する。イベント種別フィールドは、発生したイベントが低電力モードに移行するトリガーとなるか、通常モードに移行するトリガーとなるかを区別する値を格納する。イベント種別フィールドが“低電力モード移行”であれば発生したイベントは低電力モードに移行するトリガーとなり、“通常モード移行”であれば、発生したイベントは通常モードに移行するトリガーとなる。イベント内容フィールドは、イベントの内容を格納する。   FIG. 12 is an explanatory diagram showing an example of the contents stored in the use case table 301. The table has two fields: event type and event content. The event type field stores a value for discriminating whether the generated event is a trigger for shifting to the low power mode or the trigger for shifting to the normal mode. If the event type field is “low power mode transition”, the generated event is a trigger to shift to the low power mode, and if it is “normal mode shift”, the generated event is a trigger to shift to the normal mode. The event content field stores the content of the event.

たとえば、ユーザによる低電力モードへの移行指示のイベントが発生した場合、マルチコアプロセッサシステム１００は、最大の処理能力値が低いコアに移行可能とするイベントと判断し、通常モードであれば低電力モードに移行する。同様に、一定期間、高負荷ソフトウェアが未実行で、電池の残量が一定値以下となったイベントが発生した場合も、マルチコアプロセッサシステム１００は、通常モードであれば低電力モードに移行する。   For example, when an event of a transition instruction to the low power mode by the user occurs, the multi-core processor system 100 determines that the event allows the transition to a core having a maximum maximum processing capability value. Migrate to Similarly, even when an event occurs in which high-load software has not been executed for a certain period of time and the remaining battery level becomes a certain value or less, the multi-core processor system 100 shifts to the low power mode if it is in the normal mode.

また、高負荷ソフトウェアとして、ＧＵＩソフトウェア２０８の起動要求のイベントが発生した場合、マルチコアプロセッサシステム１００は、最大の処理能力値が高いコアに移行要求するイベントと判断し、低電力モードであれば通常モードに移行する。同様に、高負荷ソフトウェアとして動画再生ソフトウェア２０６、ゲームソフトウェア等の起動要求のイベントが発生した場合、マルチコアプロセッサシステム１００は、低電力モードであれば通常モードに移行する。   Further, when an activation request event of the GUI software 208 occurs as high-load software, the multi-core processor system 100 determines that the event is a request to shift to a core having a maximum maximum processing capability value, and is normal in the low power mode. Enter mode. Similarly, when an activation request event such as moving image reproduction software 206 or game software occurs as high-load software, the multi-core processor system 100 shifts to the normal mode if it is in the low power mode.

起動要求時に“通常モード移行”へ移行するソフトウェアの登録方法としては、設計時に、ＥＳＬ（Ｅｌｅｃｔｒｏｎｉｃ Ｓｙｓｔｅｍ Ｌｅｖｅｌ）シミュレータによって、対象のソフトウェアの要求する演算能力が、閾値を超える演算性能を超えるかを判断する方法がある。   As a method for registering software that shifts to “transition to normal mode” when a startup request is made, at the time of design, an ESL (Electronic System Level) simulator is used to determine whether the computing power required by the target software exceeds the computing performance exceeding the threshold. There is a way to do it.

また、“通常モード移行”へ移行するイベントとして、高負荷ソフトウェアの起動準備が発生した場合、マルチコアプロセッサシステム１００は、低電力モードであれば通常モードに移行してもよい。高負荷ソフトウェアの起動準備とは、高負荷ソフトウェアが所定時刻に起動するように設定されている場合の準備作業である。   In addition, when the high load software startup preparation occurs as an event to shift to “normal mode shift”, the multi-core processor system 100 may shift to the normal mode in the low power mode. The high load software activation preparation is a preparation work when the high load software is set to be activated at a predetermined time.

たとえば、マルチコアプロセッサシステム１００の利用者によって、所定時刻にアラーム等を通知するソフトウェアが設定された場合で、アラームを通知するソフトウェアが高負荷ソフトウェアであることを想定する。マルチコアプロセッサシステム１００は、低電力モードであった場合、所定時刻より前に通常モードに移行しておくことで、所定時刻に高負荷ソフトウェアを通常モードで起動することができる。具体的には、マルチコアプロセッサシステム１００は、所定時刻からＯＳ２０５の起動完了にかかる時間を減じた時刻にて、低電力モードから通常モードへの移行処理を行ってもよい。   For example, it is assumed that software for notifying an alarm or the like at a predetermined time is set by a user of the multi-core processor system 100 and the software for notifying an alarm is high-load software. When the multi-core processor system 100 is in the low power mode, the high-load software can be started in the normal mode at a predetermined time by shifting to the normal mode before the predetermined time. Specifically, the multi-core processor system 100 may perform the transition process from the low power mode to the normal mode at a time obtained by subtracting the time required to complete the startup of the OS 205 from a predetermined time.

図１３は、通常モードから低電力モードへの移行処理を示すフローチャートである。通常モードから低電力モードへの移行処理と、低電力モードから通常モードへの移行処理では、最大の処理能力値の高いＣＰＵ群が実行する場合、ＣＰＵ＃０とＣＰＵ＃１の少なくともどちらか一方が実行すればよい。また、最大の処理能力値の低いＣＰＵ群が実行する場合、ＣＰＵ＃２とＣＰＵ＃３のどちらかが実行すればよい。図１３と図１４の説明では、説明を簡略化するため、最大の処理能力値の高いＣＰＵ群が実行する場合は、ＣＰＵ＃０が実行することを想定して説明し、最大の処理能力値の低いＣＰＵ群が実行する場合は、ＣＰＵ＃２が実行することと想定して説明する。   FIG. 13 is a flowchart showing a transition process from the normal mode to the low power mode. In the transition process from the normal mode to the low power mode and the transition process from the low power mode to the normal mode, when a CPU group having a maximum processing capability value is executed, at least one of the CPU # 0 and the CPU # 1 Can be executed. Further, when the CPU group having the lowest processing capability value is executed, either the CPU # 2 or the CPU # 3 may execute. In the description of FIG. 13 and FIG. 14, in order to simplify the description, when the CPU group having the highest maximum processing capability value is executed, it is assumed that CPU # 0 executes, and the maximum processing capability value is described. A description will be given assuming that CPU # 2 executes when a low CPU group executes.

ＣＰＵ＃０はＯＳ２０５によって、ＣＰＵ＃２、ＣＰＵ＃３に移行可能とするイベントのいずれかが発生したかを判断する（ステップＳ１３０１）。移行可能とするイベントは、ユースケーステーブル３０１のうち、イベント種別フィールドの値が低電力モードとなるイベントである。移行可能とするイベントが発生していない場合（ステップＳ１３０１：Ｎｏ）、ＣＰＵ＃０は、一定時間後、ステップＳ１３０１の処理を実行する。移行可能とするイベントが発生している場合（ステップＳ１３０１：Ｙｅｓ）、ＣＰＵ＃０は、ＣＰＵ＃２、ＣＰＵ＃３へのソフトウェアのディスパッチを禁止する（ステップＳ１３０２）。   The CPU # 0 determines whether an event that can be transferred to the CPU # 2 or the CPU # 3 has occurred by the OS 205 (step S1301). The event that can be transferred is an event in the use case table 301 in which the value of the event type field is in the low power mode. If an event that can be shifted has not occurred (step S1301: No), the CPU # 0 executes the process of step S1301 after a predetermined time. When an event for enabling migration has occurred (step S1301: Yes), the CPU # 0 prohibits software dispatch to the CPU # 2 and CPU # 3 (step S1302).

ディスパッチ禁止後、ＣＰＵ＃０はＯＳ２０５によって、ＣＰＵ＃２、ＣＰＵ＃３で実行中のソフトウェアをＣＰＵ＃０、ＣＰＵ＃１に移行する（ステップＳ１３０３）。また、移行対象となるソフトウェアは、ＯＳ２０５以外のすべてのソフトウェアとなる。また、ＯＳ２０５以外のすべてのソフトウェアの移行を行う理由としては、次のステップにて、ＯＳ２０５’をブートする際にメモリの初期化を行うために、ソフトウェアの実行を継続できなくなるためである。   After the dispatch is prohibited, the CPU # 0 causes the OS 205 to transfer the software being executed on the CPU # 2 and the CPU # 3 to the CPU # 0 and the CPU # 1 (step S1303). Further, the software to be migrated is all software other than the OS 205. Further, the reason why all software other than the OS 205 is migrated is that the execution of software cannot be continued because the memory is initialized when the OS 205 ′ is booted in the next step.

実行中のソフトウェアをすべて移行後、ＣＰＵ＃０は、ハイパーバイザ２０４によってＣＰＵ＃２、ＣＰＵ＃３でＯＳ２０５’のブートを開始する（ステップＳ１３０４）。ブート開始後、ＣＰＵ＃０は、ＯＳ２０５’のブートが完了したかを判断する（ステップＳ１３０５）。ブートが完了した場合（ステップＳ１３０５：Ｙｅｓ）、ＣＰＵ＃０は、マルチコアプロセッサシステム１００を管理するＯＳをＯＳ２０５からＯＳ２０５’へスイッチする（ステップＳ１３０６）。   After all the software being executed is migrated, the CPU # 0 starts booting the OS 205 'with the CPU # 2 and CPU # 3 by the hypervisor 204 (step S1304). After starting the boot, the CPU # 0 determines whether the boot of the OS 205 'has been completed (step S1305). When the boot is completed (step S1305: Yes), the CPU # 0 switches the OS that manages the multi-core processor system 100 from the OS 205 to the OS 205 '(step S1306).

ＯＳのスイッチ後、ＣＰＵ＃２は、ＯＳ２０５’によってＣＰＵ＃０、ＣＰＵ＃１で実行中のすべてのソフトウェアをＣＰＵ＃２、ＣＰＵ＃３に移行する（ステップＳ１３０７）。すべてのソフトウェアを移行した後に、ＣＰＵ＃２は、ハイパーバイザ２０４によって、ＣＰＵ＃０、ＣＰＵ＃１のＯＳ２０５を終了する（ステップＳ１３０８）。ＯＳ２０５の終了後、ＣＰＵ＃２は、ＯＳ２０５’によってＣＰＵ＃０、ＣＰＵ＃１を超低クロックでリセットする（ステップＳ１３０９）。これにより、マルチコアプロセッサシステム１００は、移行元のコアとなるＣＰＵ＃０、ＣＰＵ＃１の処理能力値を超低クロックで設定したことになる。リセットを終えると、ＣＰＵ＃２は、低電力モードへの移行を完了し（ステップＳ１３１０）、処理を終了する。   After the OS is switched, the CPU # 2 shifts all software being executed on the CPU # 0 and CPU # 1 to the CPU # 2 and CPU # 3 by the OS 205 '(step S1307). After all the software has been migrated, the CPU # 2 terminates the OS 205 of the CPU # 0 and CPU # 1 by the hypervisor 204 (step S1308). After the end of the OS 205, the CPU # 2 resets the CPU # 0 and the CPU # 1 with the very low clock by the OS 205 '(step S1309). As a result, the multi-core processor system 100 sets the processing capability values of the CPU # 0 and CPU # 1, which are the cores of the migration source, with an extremely low clock. When the reset is completed, the CPU # 2 completes the transition to the low power mode (step S1310) and ends the process.

ＯＳ２０５’のブートが完了していない場合（ステップＳ１３０５：Ｎｏ）、ＣＰＵ＃０は、ＣＰＵ＃０、ＣＰＵ＃１に移行要求するイベントのいずれかが発生したかを判断する（ステップＳ１３１１）。移行要求するイベントが発生していない場合（ステップＳ１３１１：Ｎｏ）、ＣＰＵ＃０は、ステップＳ１３０５の処理に移行する。   If the boot of the OS 205 ′ has not been completed (step S <b> 1305: NO), the CPU # 0 determines whether one of the events requested to shift to the CPU # 0 or CPU # 1 has occurred (step S <b> 1311). When the event for requesting the transition has not occurred (step S1311: No), the CPU # 0 proceeds to the process of step S1305.

移行要求するイベントが発生した場合（ステップＳ１３１１：Ｙｅｓ）、ＣＰＵ＃０は、ＣＰＵ＃２、ＣＰＵ＃３でのＯＳ２０５’のブートをキャンセルする（ステップＳ１３１２）。移行要求するイベントは、ユースケーステーブル３０１のうち、イベント種別フィールドの値が通常モード移行となるイベントである。ブートキャンセル後、ＣＰＵ＃０は、ＯＳ２０５によってＣＰＵ＃２、ＣＰＵ＃３のディスパッチの禁止を解除する（ステップＳ１３１３）。ディスパッチの禁止の解除後、ＣＰＵ＃０は、通常モードへの復帰を完了し（ステップＳ１３１４）、処理を終了する。   When an event for requesting migration has occurred (step S1311: Yes), the CPU # 0 cancels booting of the OS 205 'in the CPU # 2 and CPU # 3 (step S1312). The event requested to be transferred is an event in which the value of the event type field in the use case table 301 is shifted to the normal mode. After the boot cancellation, the CPU # 0 cancels the prohibition of dispatch of the CPUs # 2 and # 3 by the OS 205 (step S1313). After canceling the prohibition of dispatch, CPU # 0 completes the return to the normal mode (step S1314) and ends the process.

なお、ＯＳ以外のソフトウェアが特定のソフトウェアとして移行する場合、ＣＰＵ＃０は、ステップＳ１３０１：Ｙｅｓとなり移行可能と判断した後、特定のソフトウェアをＣＰＵ＃２、ＣＰＵ＃３に移行する。移行後、ＣＰＵ＃２は、ステップＳ１３０９の処理に移行してもよい。   When software other than the OS is migrated as specific software, the CPU # 0 determines that the migration is possible in step S1301: Yes, and then migrates the specific software to the CPU # 2 and CPU # 3. After the transfer, the CPU # 2 may move to the process of step S1309.

図１４は、低電力モードから通常モードへの移行処理を示すフローチャートである。ＣＰＵ＃２は、ＯＳ２０５’によってＣＰＵ＃０、ＣＰＵ＃１に移行要求するイベントのいずれかが発生したかを判断する（ステップＳ１４０１）。移行要求するイベントが発生していない場合（ステップＳ１４０１：Ｎｏ）、ＣＰＵ＃２は、一定時間待機後、ステップＳ１４０１の処理に移行する。   FIG. 14 is a flowchart showing a transition process from the low power mode to the normal mode. The CPU # 2 determines whether any of the events requested to shift to the CPU # 0 or the CPU # 1 has occurred by the OS 205 '(step S1401). When the event for requesting the transition has not occurred (step S1401: No), the CPU # 2 transitions to the process of step S1401 after waiting for a predetermined time.

移行要求するイベントが発生した場合（ステップＳ１４０１：Ｙｅｓ）、ＣＰＵ＃２は、ＣＰＵ＃２、ＣＰＵ＃３のクロックを最大に変更する（ステップＳ１４０２）。クロックを最大に変更後、ＣＰＵ＃２は、ＣＰＵ＃０、ＣＰＵ＃１へのディスパッチを禁止し（ステップＳ１４０３）、ＣＰＵ＃０、ＣＰＵ＃１で実行中のすべてのソフトウェアをＣＰＵ＃２、ＣＰＵ＃３に移行する（ステップＳ１４０４）。   When an event for requesting migration has occurred (step S1401: Yes), the CPU # 2 changes the clocks of the CPU # 2 and CPU # 3 to the maximum (step S1402). After changing the clock to the maximum, CPU # 2 prohibits dispatching to CPU # 0 and CPU # 1 (step S1403), and all software being executed by CPU # 0 and CPU # 1 is transferred to CPU # 2 and CPU # 1. The process proceeds to # 3 (step S1404).

すべてのソフトウェアの移行終了後、ＣＰＵ＃２は、ハイパーバイザ２０４によってＣＰＵ＃０、ＣＰＵ＃１でＯＳ２０５のブートを開始する（ステップＳ１４０５）。ＯＳ２０５のブートを開始後、ＣＰＵ＃２は、ＯＳ２０５のブートが完了したかを判断する（ステップＳ１４０６）。ブートが完了していない場合（ステップＳ１４０６：Ｎｏ）、ＣＰＵ＃２は、一定時間後、再びステップＳ１４０６の処理を実行する。ブートが完了した場合（ステップＳ１４０６：Ｙｅｓ）、ＣＰＵ＃２はマルチコアプロセッサシステム１００を管理するＯＳをＯＳ２０５’からＯＳ２０５へスイッチする（ステップＳ１４０７）。   After completing the migration of all the software, the CPU # 2 starts booting the OS 205 with the CPU # 0 and the CPU # 1 by the hypervisor 204 (step S1405). After starting the boot of the OS 205, the CPU # 2 determines whether the boot of the OS 205 has been completed (step S1406). If the boot has not been completed (step S1406: NO), the CPU # 2 executes the process of step S1406 again after a predetermined time. When the boot is completed (step S1406: Yes), the CPU # 2 switches the OS that manages the multi-core processor system 100 from the OS 205 'to the OS 205 (step S1407).

ＯＳのスイッチ後、ＣＰＵ＃０は、ＯＳ２０５によってＣＰＵ＃２、ＣＰＵ＃３で実行中のソフトウェアをＣＰＵ＃０、ＣＰＵ＃１に移行する（ステップＳ１４０８）。移行後、ＣＰＵ＃０は、ハイパーバイザ２０４によってＣＰＵ＃２、ＣＰＵ＃３側のＯＳ２０５’を終了する（ステップＳ１４０９）。ＯＳ２０５’を終了後、ＣＰＵ＃０は、ＯＳ２０５によってＣＰＵ＃２、ＣＰＵ＃３を低クロックでリセットする（ステップＳ１４１０）。リセット終了後、ＣＰＵ＃０は、通常モードへの移行を完了し（ステップＳ１４１１）、処理を終了する。   After switching the OS, the CPU # 0 causes the OS 205 to transfer the software being executed on the CPU # 2 and CPU # 3 to the CPU # 0 and CPU # 1 (step S1408). After the migration, the CPU # 0 terminates the OS 205 'on the CPU # 2 and CPU # 3 sides by the hypervisor 204 (step S1409). After ending OS 205 ′, CPU # 0 resets CPU # 2 and CPU # 3 with the low clock by OS 205 (step S 1410). After resetting, CPU # 0 completes the transition to the normal mode (step S1411) and ends the process.

なお、ＯＳ以外のソフトウェアが特定のソフトウェアとして移行する場合、ＣＰＵ＃２は、ステップＳ１４０１：Ｙｅｓとなり移行要求と判断した後、特定のソフトウェアをＣＰＵ＃０、ＣＰＵ＃１に移行する。移行後、ＣＰＵ＃０は、ステップＳ１４１０の処理に移行してもよい。   When software other than the OS is migrated as specific software, the CPU # 2 determines in step S1401: Yes that it is a migration request, and then migrates the specific software to the CPU # 0 and CPU # 1. After the transition, the CPU # 0 may transition to the process of step S1410.

以上説明したように、マルチコアプロセッサシステム、マルチコアプロセッサシステムの制御方法、およびマルチコアプロセッサシステムの制御プログラムによれば、移行元のコアより最大の処理能力値が低い移行先のコアへの特定のソフトウェアの移行状態を検出する。移行状態を検出する場合、マルチコアプロセッサシステムは、移行元のコアの処理能力を移行前後で低く設定する。これにより、最大の処理能力値が高い移行元のコアで発生するリーク電流を抑制でき、コアの利用効率を高く保ったまま、製造コスト、実装面積を増大せずに消費電力を削減することができる。   As described above, according to the multi-core processor system, the control method of the multi-core processor system, and the control program of the multi-core processor system, the specific processing software of the specific software to the migration destination core whose maximum processing capacity value is lower than that of the migration source core. Detect transition status. When detecting the migration state, the multi-core processor system sets the processing capability of the migration source core low before and after the migration. As a result, the leakage current that occurs in the migration source core with the highest maximum processing capability value can be suppressed, and the power consumption can be reduced without increasing the manufacturing cost and mounting area while keeping the core utilization efficiency high. it can.

また、マルチコアプロセッサシステムは、特定のソフトウェアが移行機能を含むソフトウェアである場合、特定のソフトウェアが実行中である移行元のコアから移行先のコアに、特定のソフトウェアを移行させてもよい。これにより、移行機能を含むＯＳを、最大の処理能力値が低い移行先のコアに移行させることになり、最大の処理能力値が高い移行元のコアで発生するリーク電流を抑制でき、消費電力を削減することができる。特に、ＯＳの要求する処理能力は、並列実行可能なソフトウェアの要求する処理能力と比較すると非常に大きいため、ＯＳを最大の処理能力値が低い移行先のコアに移行すると、リーク電流を大きく抑制することができる。   In the multi-core processor system, when the specific software is software including a migration function, the specific software may be migrated from the migration source core in which the specific software is being executed to the migration destination core. As a result, the OS including the migration function is migrated to the migration destination core having the lowest maximum processing capability value, and the leakage current generated in the migration source core having the highest maximum capability value can be suppressed, and the power consumption Can be reduced. In particular, the processing capability required by the OS is very large compared to the processing capability required by the software that can be executed in parallel. Therefore, when the OS is transferred to a migration destination core having a low maximum processing capability value, the leakage current is greatly suppressed. can do.

また、マルチコアプロセッサシステムは、発生したイベントが特定のソフトウェアを最大の処理能力値が低いコアに移行可能とするイベントであると判断する。さらにマルチコアプロセッサシステムは、移行元のコアより最大の処理能力値が低い移行先のコアへの特定のソフトウェアの移行状態を検出する。移行状態を検出する場合、マルチコアプロセッサシステムは、移行元のコアの処理能力を移行前後で低く設定してもよい。   In addition, the multi-core processor system determines that the generated event is an event that allows specific software to be transferred to a core having a low maximum processing capability value. Furthermore, the multi-core processor system detects the state of migration of specific software to a migration destination core having a maximum processing capability value lower than that of the migration source core. When detecting the transition state, the multi-core processor system may set the processing capacity of the migration source core low before and after the transition.

これにより、マルチコアプロセッサシステムは、最大の処理能力値が高い移行元のコアで発生するリーク電流を抑制でき、消費電力を削減することができる。また、発生したイベントの判断は、データベースに登録されているかによって判断するため、データベースの内容を変更するだけで運用形態を容易に変更でき、マルチコアプロセッサシステムの運用を容易に行うことができる。   Thereby, the multi-core processor system can suppress the leakage current generated in the migration source core having the highest maximum processing capability value, and can reduce the power consumption. In addition, since an event that has occurred is determined based on whether it is registered in the database, the operation mode can be easily changed by simply changing the contents of the database, and the multi-core processor system can be easily operated.

また、マルチコアプロセッサシステムは、特定のソフトウェアを移行中に、移行元のコアより最大の処理能力値が高いコアに移行要求するイベントが発生した場合、特定のソフトウェアの移行をキャンセルし、結果的に特定のソフトウェアを移行させなくてもよい。たとえば、ＯＳの移行にはＯＳのブートを行う時間が含まれ、利用者の操作を受け付ける時間が充分にあるため、その間に、たとえば高負荷ソフトウェアの起動要求のイベントが発生する可能性がある。このようなとき、本実施の形態にかかるマルチコアプロセッサシステムは、一度低電力モードに移行してから再度通常モードに移行するということを行わず、すぐに通常モードに復帰するため、発生したイベントに対して即応することができる。   In addition, if an event requesting migration to a core with a maximum processing capacity value higher than the migration source core occurs during migration of specific software, the multi-core processor system cancels the migration of the specific software, and as a result There is no need to migrate specific software. For example, the OS migration includes a time for booting the OS and there is sufficient time for accepting a user's operation, so that an event of a request for starting a high-load software may occur during that time, for example. In such a case, the multi-core processor system according to the present embodiment does not perform the transition to the low power mode and then the normal mode again, and immediately returns to the normal mode. You can respond immediately.

また、マルチコアプロセッサシステムは、発生したイベントが移行元のコアより最大の処理能力値が高いコアに移行要求するイベントであると判断し、かつ、移行元のコアより最大の処理能力値が高いコアへの、特定のソフトウェアの移行状態を検出する。移行状態を検出する場合、マルチコアプロセッサシステムは、移行元のコアの処理能力を移行前後で低く設定してもよい。これにより、マルチコアプロセッサシステムは、最大の処理能力値が低いコアで動作していた特定のソフトウェアを、最大の処理能力値が高いコアに移行することで割り込み応答に速く対応することができる。   In addition, the multi-core processor system determines that the generated event is an event requesting a migration to a core having a higher maximum processing capability value than the migration source core, and has a higher processing capability value than the migration source core. Detect the specific software migration status to When detecting the transition state, the multi-core processor system may set the processing capacity of the migration source core low before and after the transition. As a result, the multi-core processor system can quickly respond to the interrupt response by moving the specific software operating on the core having the lowest maximum processing capability value to the core having the highest processing capability value.

具体的には、最大の処理能力値が高いコアにて割り込み要求の通知を受け、特定のソフトウェアが割り込み要求からの通知を受ける場合、特定のソフトウェアは、最大の処理能力値が高いコアにて実行されている場合に、最も速く割り込み要求に応答できる。たとえば、キーボードからの割り込み要求を受ける場合、特定のソフトウェアは、最大の処理能力値が高いコアにて実行されている場合に、最も速くキーボードからの信号に応答できる。このように、マルチコアプロセッサシステムの消費電力が削減される状態となり、特定のソフトウェアの割り込み応答性能が低下した場合にも、特定のソフトウェアを移行させることで、割り込みに対する応答速度を戻すことができる。   Specifically, if a core with a high maximum processing capacity value is notified of an interrupt request and specific software receives a notification from an interrupt request, the specific software must be When running, it can respond to interrupt requests the fastest. For example, when receiving an interrupt request from the keyboard, the specific software can respond to the signal from the keyboard the fastest when it is executed in a core having a maximum processing capacity value. As described above, even when the power consumption of the multi-core processor system is reduced and the interrupt response performance of the specific software is lowered, the response speed for the interrupt can be restored by shifting the specific software.

また、本実施の形態のマルチコアプロセッサシステムは、ＯＳによる制御であって、ＤＶＦＳ制御で必須となるマルチ電源電圧も必要ないため、従来例のマルチコアプロセッサシステムに対して容易に適用することができる。また、本実施の形態のマルチコアプロセッサシステムは、マルチコアでマルチスレッドが実行しても、ユースケーステーブルに従って運用するため、ＤＶＦＳ制御のように見積もりが困難となることがなく、運用が容易である。また、本実施の形態のマルチコアプロセッサシステムは、大きなキャッシュメモリを持つＣＰＵを低クロックで動作させるため、リーク電流を減らすことができ、消費電力を削減する効果を得る。   The multi-core processor system according to the present embodiment is controlled by the OS and does not require a multi-power supply voltage that is essential for DVFS control. Therefore, the multi-core processor system can be easily applied to the conventional multi-core processor system. In addition, the multi-core processor system according to the present embodiment is operated according to the use case table even when multi-threads are executed by multi-core, so that estimation is not difficult unlike DVFS control, and operation is easy. In addition, since the multi-core processor system according to the present embodiment operates a CPU having a large cache memory with a low clock, the leakage current can be reduced and the power consumption can be reduced.

なお、本実施の形態で説明したマルチコアプロセッサシステムの制御方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本マルチコアプロセッサシステムの制御プログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また本マルチコアプロセッサシステムの制御プログラムは、インターネット等のネットワークを介して配布してもよい。   Note that the control method of the multi-core processor system described in this embodiment can be realized by executing a prepared program on a computer such as a personal computer or a workstation. The control program of the multi-core processor system is recorded on a computer-readable recording medium such as a hard disk, a flexible disk, a CD-ROM, an MO, and a DVD, and is executed by being read from the recording medium by the computer. The control program for the multi-core processor system may be distributed via a network such as the Internet.

＃０、＃２ ＣＰＵ
１０３ ＲＡＭ
１１０ バス
２０１ メモリコントローラ
２０４ ハイパーバイザ
３０１ ユースケーステーブル
３０２ 検出部
３０３ 設定部
３０４ 移行部
３０５ 判断部
３０６ 起動通知部
３０７ 起動部
３０８ 終了部 # 0, # 2 CPU
103 RAM
DESCRIPTION OF SYMBOLS 110 Bus 201 Memory controller 204 Hypervisor 301 Use case table 302 Detection part 303 Setting part 304 Migration part 305 Judgment part 306 Start notification part 307 Start part 308 End part

Claims (6)

イベントを処理する第１コアを複数有する第１コア群と、
前記イベントを処理する場合の最大処理能力値が前記第１コアよりも低い第２コアを、前記第１コア群に含まれる前記第１コアと同じ数有する第２コア群と、
前記第１コア群から前記第２コア群へ移行可能なイベントを示す移行イベント情報を記憶する記憶部と、
を有するマルチコアプロセッサシステムであって、前記マルチコアプロセッサシステムに実装されたいずれかのコアは、
前記移行イベント情報に対応する移行イベントが前記第１コア群に割り当てられた場合に、前記第１コア群に含まれる各々の第１コアに割り当てられた前記移行イベントを、前記第２コア群のうち前記各々の第１コアに対応する前記第２コアにそれぞれ移行し、移行後の前記第１コア群の処理能力値を移行前よりも低くする
マルチコアプロセッサシステム。 A first core group having a plurality of first cores for processing events;
A second core group having the same number of second cores as the first core included in the first core group, the second core having a maximum processing capacity value lower than the first core when processing the event;
A storage unit for storing transition event information indicating events that can be transferred from the first core group to the second core group;
A multi-core processor system having any of the cores implemented in the multi-core processor system,
When the transition event corresponding to the previous SL transition event information is assigned to the first core group, the transition event assigned to the first core of each included in the first core group and the second core group The multi-core processor system which shifts to the second core corresponding to each of the first cores, and lowers the processing capability value of the first core group after the transition than before the transition. 前記いずれかのコアは、前記移行イベントを検出した場合に、前記第１コア群に割り当てられ第１記憶部に記録された前記第１コア群の動作状態を示す情報を、前記第２コア群に割り当てられた第２記憶部に書き込む、請求項１に記載のマルチコアプロセッサシステム。 Wherein any of the core, wherein, when the transition event is detected, the information indicating the operating state of the first core groups recorded in the first memory unit assigned to the first core group and the second core group The multi-core processor system according to claim 1, wherein the multi-core processor system is written in a second storage unit assigned to . イベントを処理する第１コアを複数有する第１コア群と、前記イベントを処理する場合の最大処理能力値が前記第１コアよりも低い第２コアを、前記第１コア群に含まれる前記第１コアと同じ数有する第２コア群と、前記第１コア群から前記第２コア群へ移行可能なイベントを示す移行イベント情報を記憶する記憶部と、を有するマルチコアプロセッサシステムの制御方法であって、前記マルチコアプロセッサシステムに実装されたいずれかのコアが、
前記移行イベント情報に対応する移行イベントが前記第１コア群に割り当てられた場合に、前記第１コア群に含まれる各々の第１コアに割り当てられた前記移行イベントを、前記第２コア群のうち前記各々の第１コアに対応する前記第２コアにそれぞれ移行し、
移行後の前記第１コア群の処理能力値を移行前よりも低くする
処理を実行するマルチコアプロセッサシステムの制御方法。 A first core group having a plurality of first cores for processing events, and a second core having a maximum processing capacity value lower than that of the first cores when processing the events are included in the first core group. A control method for a multi-core processor system, comprising: a second core group having the same number as one core; and a storage unit that stores transition event information indicating events that can be migrated from the first core group to the second core group. Any of the cores implemented in the multi-core processor system
When the transition event corresponding to the previous SL transition event information is assigned to the first core group, the transition event assigned to the first core of each included in the first core group and the second core group Each of which transitions to the second core corresponding to the first core ,
A control method for a multi-core processor system, which executes a process of lowering the processing capability value of the first core group after migration than before migration. 前記いずれかのコアが、前記移行イベントを検出した場合に、前記第１コア群に割り当てられ第１記憶部に記録された前記第１コア群の動作状態を示す情報を、前記第２コア群に割り当てられた第２記憶部に書き込む処理をさらに実行する、請求項３に記載のマルチコアプロセッサシステムの制御方法。 Wherein any of the core, wherein when a transition event has been detected, the information indicating the operating state of the first core groups recorded in the first memory unit assigned to the first core group and the second core group The control method of the multi-core processor system according to claim 3, further executing a process of writing to the second storage unit allocated to the computer. イベントを処理する第１コアを複数有する第１コア群と、前記イベントを処理する場合の最大処理能力値が前記第１コアよりも低い第２コアを、前記第１コア群に含まれる前記第１コアと同じ数有する第２コア群と、前記第１コア群から前記第２コア群へ移行可能なイベントを示す移行イベント情報を記憶する記憶部と、を有するマルチコアプロセッサシステムの制御プログラムであって、前記マルチコアプロセッサシステムに実装されたいずれかのコアに、
前記移行イベント情報に対応する移行イベントが前記第１コア群に割り当てられた場合に、前記第１コア群に含まれる各々の第１コアに割り当てられた前記移行イベントを、前記第２コア群のうち前記各々の第１コアに対応する前記第２コアにそれぞれ移行し、
移行後の前記第１コア群の処理能力値を移行前よりも低くする
処理を実行させるマルチコアプロセッサシステムの制御プログラム。 A first core group having a plurality of first cores for processing events, and a second core having a maximum processing capacity value lower than that of the first cores when processing the events are included in the first core group. A control program for a multi-core processor system, comprising: a second core group having the same number as one core; and a storage unit that stores transition event information indicating events that can be migrated from the first core group to the second core group. Any of the cores implemented in the multi-core processor system
When the transition event corresponding to the previous SL transition event information is assigned to the first core group, the transition event assigned to the first core of each included in the first core group and the second core group Each of which transitions to the second core corresponding to the first core ,
A control program for a multi-core processor system that executes processing for lowering the processing capability value of the first core group after migration than before migration. 前記いずれかのコアに、前記移行イベントを検出した場合に、前記第１コア群に割り当てられ第１記憶部に記録された前記第１コア群の動作状態を示す情報を、前記第２コア群に割り当てられた第２記憶部に書き込む処理をさらに実行させる、請求項５に記載のマルチコアプロセッサシステムの制御プログラム。
Wherein any of the core, wherein when the transition event is detected, the information indicating the operating state of the first core groups recorded in the first memory unit assigned to the first core group and the second core group The control program for a multi-core processor system according to claim 5, further causing a process of writing to a second storage unit assigned to the multi-core processor system.
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