JP5692884B1 - Manufacturing method of semiconductor device having SGT - Google Patents
Manufacturing method of semiconductor device having SGT Download PDFInfo
- Publication number
- JP5692884B1 JP5692884B1 JP2014166850A JP2014166850A JP5692884B1 JP 5692884 B1 JP5692884 B1 JP 5692884B1 JP 2014166850 A JP2014166850 A JP 2014166850A JP 2014166850 A JP2014166850 A JP 2014166850A JP 5692884 B1 JP5692884 B1 JP 5692884B1
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- layer
- sgt
- semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 269
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 86
- 239000012535 impurity Substances 0.000 claims abstract description 305
- 239000000758 substrate Substances 0.000 claims abstract description 108
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 577
- 239000004020 conductor Substances 0.000 claims description 92
- 238000000034 method Methods 0.000 claims description 82
- 239000002344 surface layer Substances 0.000 claims description 21
- 230000008569 process Effects 0.000 claims description 11
- 238000013461 design Methods 0.000 claims description 10
- 230000009467 reduction Effects 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 80
- 238000010586 diagram Methods 0.000 description 52
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 41
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 229910052785 arsenic Inorganic materials 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 19
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 14
- 229910052796 boron Inorganic materials 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 11
- -1 Arsenic ions Chemical class 0.000 description 9
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000006104 solid solution Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Images
Abstract
【課題】単一の半導体柱に縦方向に複数のSGTを形成する回路を製造するにあたり、SGTのソース又はドレインを構成する、ドナー又はアクセプタ不純物を含むN+領域又はP+領域を、SGT間における所定の位置に高精度に形成する。【解決手段】半導体装置の製造方法において、SiO2層23a、23b、23cをエッチングマスクとして用い、i層基板13a上に順に積層されたi層24a、24b、24c、下部不純物領域であるN+領域25a、25b、25c、上部不純物領域であるN+領域26a、P+領域26b、N+領域26c、i層27a、27b、27cの各層をそれぞれ備えるSi柱H5、H3、H4を形成し、上部不純物領域及び下部不純物領域を、それぞれ、Si柱H5、H3、H4の上部及び下部に形成されるSGTのソース又はドレインを構成する不純物層として用いSGTを製造する。【選択図】図2EIn manufacturing a circuit in which a plurality of SGTs are formed in a vertical direction on a single semiconductor pillar, an N + region or a P + region including a donor or an acceptor impurity constituting a source or drain of the SGT is defined between the SGTs. It is formed with high accuracy at the position. In a method of manufacturing a semiconductor device, SiO layers 23a, 23b, and 23c are used as etching masks, i layers 24a, 24b, and 24c are sequentially stacked on an i-layer substrate 13a, and an N + region 25a that is a lower impurity region. 25b, 25c, upper impurity regions N + region 26a, P + region 26b, N + region 26c, and i layers 27a, 27b, 27c, respectively, and Si pillars H5, H3, H4 are formed, respectively. The SGT is manufactured by using the impurity regions as impurity layers constituting the source or drain of the SGT formed above and below the Si pillars H5, H3, and H4, respectively. [Selection] Figure 2E
Description
本発明はSGT(Surrounding Gate MOS Transistor)を有する半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device having an SGT (Surrounding Gate MOS Transistor).
近年、SGTは、高集積半導体装置を提供する半導体素子としてますますその用途が拡大しつつある。これに伴い、SGTを有する半導体装置の更なる高集積化が求められている。 In recent years, SGT is increasingly used as a semiconductor element for providing highly integrated semiconductor devices. Accordingly, further integration of a semiconductor device having SGT has been demanded.
図13に、代表的なMOSトランジスタを有するCMOSインバータ回路を示す。図13に示すように、この回路はNチャネル型MOSトランジスタ100aとPチャネル型MOSトランジスタ100bとから構成される。Nチャネル型MOSトランジスタ100aのゲート101aとPチャネル型MOSトランジスタ100bのゲート101bが入力端子Viに接続される。Nチャネル型MOSトランジスタ100aのソース102aとPチャネル型MOSトランジスタ100bのソース102bが出力端子Voに接続される。Pチャネル型MOSトランジスタ100bのドレイン103bは電源端子Vddに接続され、Nチャネル型MOSトランジスタ100aのドレイン103aはグランド端子Vssに接続される。この回路では、入力端子Viに“1”又は“0”に相当する入力電圧が印加されると、反転する“0”又は“1”に相当する出力電圧が出力端子Voから取り出される。
このようなCMOSインバータ回路はマイクロプロセッサなどの多くの回路チップに用いられており、CMOSインバータ回路の高集積化は直接的にマイクロプロセッサなどの回路チップの縮小化に繋がる。そして、この回路チップの縮小化は、この回路チップの低コスト化に繋がる。
FIG. 13 shows a CMOS inverter circuit having a typical MOS transistor. As shown in FIG. 13, this circuit includes an N-
Such CMOS inverter circuits are used in many circuit chips such as microprocessors, and the high integration of CMOS inverter circuits directly leads to a reduction in the size of circuit chips such as microprocessors. And the reduction of the circuit chip leads to the cost reduction of the circuit chip.
図14に、従来例のプレナー(Planer)型CMOSインバータ回路の断面構造図を示す。図14に示すように、P型半導体基板104(以下、アクセプタ不純物を含む半導体基板を「P型半導体基板」と称する。)にNウエル領域105(以下、ドナー不純物を含むPチャネルMOSトランジスタを形成する半導体領域を「Nウエル領域」とする。)が形成される。Nウエル領域105の表層部とP型半導体基板104の表層部との間に、素子分離用絶縁層106a、106bが形成される。さらに、P型半導体基板104の表面上、及びNウエル領域105の表面上にPチャネルMOSトランジスタ用ゲート酸化膜107aとNチャネルMOSトランジスタ用ゲート酸化膜107bとが形成される。これらゲート酸化膜107a、107b上にPチャネルMOSトランジスタ用ゲート導体層108aとNチャネルMOSトランジスタ用ゲート導体層108bとが形成される。PチャネルMOSトランジスタ用ゲート導体層108aの左右両側において、Nウエル領域105の表面上にドレインP+領域109a(以下、アクセプタ不純物を多く含む半導体領域を「P+領域」とする。)とソースP+領域109bとが形成される。同様にして、NチャネルMOSトランジスタ用ゲート導体層108bの両側において、P型半導体基板104の表面上にドレインN+領域110b(以下、ドナー不純物を多く含む半導体領域を「N+領域」とする。)とソースN+領域110aとが形成される。さらに第1の層間絶縁層111が形成され、この第1の層間絶縁層111であって、P+領域109a、109b及びN+領域110a、110bの上にコンタクトホール112a、112b、112c、112dが形成される。これらコンタクトホール112a、112b、112c、112dを介して、第1の層間絶縁層111上に形成された電源配線金属層VddとP型MOSトランジスタ・ドレインP+領域109aとが接続され、第1の層間絶縁層111上に形成された出力配線金属層VoとPチャネルMOSトランジスタのソースP+領域109b、及びNチャネルMOSトランジスタのソースN+領域110aとが接続され、グランド配線金属層VssとNチャネルMOSトランジスタのドレインN+領域110bとが接続される。さらに、第2の層間絶縁層113が形成され、この第2の層間絶縁層113に、PチャネルMOSトランジスタ用ゲート導体層108aとNチャネルMOSトランジスタ用ゲート導体層108bとの上にコンタクトホール114a、114bが形成される。さらに、コンタクトホール114a、114bを介して、第2の層間絶縁層113上に形成された入力配線金属層ViとPチャネルMOSトランジスタ用ゲート導体層108aとNチャネルMOSトランジスタ用ゲート導体層108bとが接続される。
FIG. 14 is a sectional view showing a conventional planar type CMOS inverter circuit. As shown in FIG. 14, an N well region 105 (hereinafter referred to as a P-channel MOS transistor including donor impurities) is formed on a P-type semiconductor substrate 104 (hereinafter referred to as a “P-type semiconductor substrate”). A semiconductor region to be formed is referred to as an “N well region”. Element isolation insulating layers 106 a and 106 b are formed between the surface layer portion of the
本実施形態において、プレナー型CMOSインバータ回路の表面占有面積を縮小するには、P、NチャネルMOSトランジスタのゲート導体層108a、108b、ソース、ドレインN+領域110a、110b、P+領域109a、109b、コンタクトホール112a、112b、112c、112d、114a、114b、配線金属層Vi、Vdd、Vo、VssのP型半導体基板104の表面を上方から見た場合の2次元寸法を小さくすることが必要である。これには、更に加工寸法を小サイズ化するためのリソグラフィ技術やエッチング技術などの高精細な加工技術が必要である。
In this embodiment, in order to reduce the surface occupation area of the planar type CMOS inverter circuit, the
プレナー型MOSトランジスタでは、P、NチャネルMOSトランジスタのチャネルはソース、ドレイン間のP型半導体基板104及びNウエル領域105の表面に沿った水平方向にある。これに対し、SGTのチャネルは半導体基板表面に対して垂直方向にある(例えば、特許文献1、特許文献2、非特許文献1を参照)。
In the planar type MOS transistor, the channels of the P and N channel MOS transistors are in the horizontal direction along the surfaces of the P
図15Aに、NチャネルSGTの構造模式図を示す。
図15Aに示すように、P型又はi型(真性型)のSi柱115(以下、シリコン半導体柱を「Si柱」という。)の上下の位置に、一方がソースの場合に、他方がドレインとなり、一方がドレインの場合に、他方がソースとなるN+領域116a、116bが形成されている。ソース、ドレインN+領域116a、116b間のSi柱115がチャネル領域117となる。このチャネル領域117を囲むようにゲート絶縁層118が形成され、このゲート絶縁層118を囲むようにゲート導体層119が形成されている。SGTではソース、ドレインN+領域116a、116b、チャネル領域117、ゲート絶縁層118、ゲート導体層119が、単一のSi柱115に形成される。このため、SGTの表面占有面積は、見かけ上、プレナー型MOSトランジスタの単一のソース又はドレインN+領域面積に相当するようになる。そのため、SGTを有する回路チップは、プレナー型MOSトランジスタを有するものと比較して、更なるチップサイズの縮小化が実現可能である。
FIG. 15A shows a structural schematic diagram of an N-channel SGT.
As shown in FIG. 15A, when one is a source and the other is a drain above and below a P-type or i-type (intrinsic) Si pillar 115 (hereinafter, a silicon semiconductor pillar is referred to as an “Si pillar”). Thus, N + regions 116a and 116b are formed in which one is the drain and the other is the source. The
図15Bに、SGTを用いたインバータ回路の断面図を示す(例えば、特許文献2を参照)。
図15Bに示すように、絶縁層基板120上にi層121(「i層」は真性型Si層を示す。以下、「i層」と呼ぶ。)が形成され、このi層121上にPチャネルSGT用Si柱SP1とNチャネルSGT用Si柱SP2とが形成される。
PチャネルSGT用Si柱SP1の下部に繋がるi層121に、PチャネルSGTのソースP+領域122が、i層121と同層に、かつSi柱SP1の下部を囲むように形成され、NチャネルSGTのソースN+領域123が、i層121であって、かつSi柱SP2下部を囲むように形成される。
さらに、PチャネルSGT用Si柱SP1の上部にPチャネルSGTのドレインP+領域124が形成され、NチャネルSGT用Si柱SP2の上部にNチャネルSGTのドレインN+領域125が形成される。
Si柱SP1、SP2を囲むようにゲート絶縁層126a、126bが形成され、ゲート絶縁層126a、126bを囲むようにPチャネルSGTのゲート導体層127aとNチャネルSGTのゲート導体層127bが形成されている。
これらゲート導体層127a、127bを囲むように絶縁層128a、128bが形成されている。
PチャネルSGTのソースP+領域122とNチャネルSGTのソースN+領域123とはシリサイド層129bを介して接続される。PチャネルSGTのドレインP+領域124上にシリサイド層129aが形成され、NチャネルSGTのドレインN+領域125上にもシリサイド層129cが形成される。Si柱SP1の上下の位置にあるP+領域122、124間のi層130aがPチャネルSGTのチャネルとなり、Si柱SP2の上下の位置にあるN+領域123、125間のi層130bがNチャネルSGTのチャネルとなる。
FIG. 15B shows a cross-sectional view of an inverter circuit using SGT (see, for example, Patent Document 2).
As shown in FIG. 15B, an i layer 121 (“i layer” indicates an intrinsic Si layer. Hereinafter, referred to as “i layer”) is formed on the insulating
A source P + region 122 of the P channel SGT is formed in the same layer as the
Further, a drain P + region 124 of the P channel SGT is formed above the P pillar SGT Si pillar SP1, and a drain N + region 125 of the N channel SGT is formed above the N channel SGT Si pillar SP2.
Insulating layers 128a and 128b are formed so as to surround these gate conductor layers 127a and 127b.
The source P + region 122 of the P channel SGT and the source N + region 123 of the N channel SGT are connected via a silicide layer 129b.
続いて、CVD(Chemical Vapor deposition)法を用いて、絶縁層基板120、i層121、Si柱SP1、SP2を覆うようにSiO2層131を形成し、このSiO2層131にコンタクトホール132a、132b、132cをSi柱SP1、SP2及びPチャネル及びNチャネルSGTのソースP+領域122、N+領域123上に形成する。
コンタクトホール132a、132b、132cを介して、SiO2層131上に形成された電源配線金属層VddとPチャネルSGTのドレインP+領域124、シリサイド層129aとが接続され、コンタクトホール132bを介してSiO2層131上に形成された出力配線金属層VoとPチャネルSGTのソースP+領域122、NチャネルSGTのソースN+領域123、シリサイド層129bとが接続される。さらに、コンタクトホール132cを介して、SiO2層131上に形成されたグランド配線金属層VssとNチャネルSGTのドレインN+領域125、シリサイド層129cとが接続される。
さらに、PチャネルSGTのゲート導体層127aとNチャネルSGTのゲート導体層127bは、互いに接続され、入力配線金属層(図示せず)に繋がっている。このSGTを有するインバータ回路ではPチャネルSGTとNチャネルSGTとが、それぞれSi柱SP1、SP2内に形成されるため、垂直方向からみた場合の回路面積が縮小される結果、従来例のプレナー型MOSトランジスタを有するインバータ回路と比較してさらに回路の縮小化が可能となる。
Subsequently, CVD using (Chemical Vapor Deposition) method, the insulating
The power supply wiring metal layer Vdd formed on the SiO 2 layer 131 is connected to the drain P + region 124 of the P-channel SGT and the
Further, the gate conductor layer 127a of the P-channel SGT and the gate conductor layer 127b of the N-channel SGT are connected to each other and connected to an input wiring metal layer (not shown). In the inverter circuit having this SGT, the P-channel SGT and the N-channel SGT are respectively formed in the Si pillars SP1 and SP2, so that the circuit area when viewed from the vertical direction is reduced. The circuit can be further reduced as compared with an inverter circuit having a transistor.
更なるSGTを有する回路チップサイズの縮小化が求められる。これに対し、図16の構造模式図に示すような単一のSi柱SPaに2個のSGTを形成することによって、垂直方向からみた場合の回路面積が縮小できることが推定されている(例えば、非特許文献2を参照)。
図16に示すように、Si柱SPaの下方にNチャネルSGT133aが形成され、このNチャネルSGT133a上にPチャネルSGT133bが形成されたCMOSインバータ回路が形成されている。Si柱SPaの下部にNチャネルSGT133aのドレインN+領域134aが形成されており、グランド端子Vssに接続される。このドレインN+領域134a上に、チャネルi層136aが形成される。このチャネルi層136aの外周部にゲート絶縁層137aが形成され、このゲート絶縁層137aの外周部にNチャネルSGT用ゲート導体層138aが形成される。
さらに、チャネルi層136a上にソースN+領域134bが形成されている。このソースN+領域134bに接する状態で、ソースN+領域134b上にPチャネルSGT133bのソースP+領域135aが形成される。ソースP+領域135a上に、チャネルi層136bが形成される。チャネルi層136bの外周部にゲート絶縁層137bが形成され、このゲート絶縁層137bの外周部にPチャネルSGT133bに使用されるゲート導体層138bが形成される。
さらに、チャネルi層136b上のSi柱SPaの頂部にドレインP+領域135bが形成される。このドレインP+領域135bは電源端子Vddに接続される。N、PチャネルSGT133a、133bのゲート導体層138a、138bは入力端子Viに接続される。そして、NチャネルSGT133aのソースN+領域134bとPチャネルSGT133bのソースP+領域135aとは出力端子Viに接続される。
There is a demand for further reduction in the size of a circuit chip having SGTs. On the other hand, it is estimated that the circuit area when viewed from the vertical direction can be reduced by forming two SGTs on a single Si pillar SPa as shown in the structural schematic diagram of FIG. 16 (for example, (Refer nonpatent literature 2 ).
As shown in FIG. 16, an
Further, a source N + region 134b is formed on channel i layer 136a. A source P + region 135a of the
Further, a drain P + region 135b is formed at the top of the Si pillar SPa on the
図16を参照して、SGTインバータ回路を単一のSi柱SPa内に形成する場合には、製造上の困難さが問題となる。PチャネルSGT133bのソースP+領域135aとNチャネルSGT133aのソースN+領域134bとは、Si柱SPaの中間にあって、かつP+領域135aとN+領域134bとが接して形成されることが必要となる。図14に示す従来例のプレナー型MOSトランジスタ回路を製造する場合では、従来例のホトリソグラフィ技術を用いて形成されたホトレジスト層をマスクとして用い、P型半導体基板104の上部表面から加速されたドナー及びアクセプタ不純物イオンを注入するイオン注入方法を用いてN+領域110a、110b、P+領域109a、109bを形成することができる。また、図15Bに示すSGTを有するインバータ回路を形成する場合でも、ホトリソグラフィ技術により形成されたホトレジスト層をマスクとして用い、絶縁基板120の上部表面から加速されたドナー及びアクセプタ不純物イオンを注入するイオン注入方法により、N+領域123、P+領域122を形成することができる。これに対して、図16を参照して、単一のSi柱SPaにインバータ回路を形成する場合では、従来例のイオン注入方法によってはN+領域134b、P+領域135aを形成することができない。これの原因は、従来例のイオン注入法ではSi柱の側面に水平方向からイオンを注入できないことにある。これに代えて、ドナー又はアクセプタ不純物を含む、例えばポリSi又はSiO2膜からSi柱SPaの中間付近に位置する側面に、ドナー又はアクセプタ不純物をSi柱SPa内に拡散する方法が考えられる。そのため、Si柱SPa全体を拡散ストッパ膜で覆い、続いて拡散する部分の拡散ストッパ膜を除去し、その後に不純物拡散膜を堆積させて、熱処理を行って、N+領域134bとP+領域135aを形成する。この場合、N+領域134bとP+領域135aとを同時に形成することができないことから、このN+領域134b、P+領域135aを別々に形成することが必要となる。このため、このN+領域134b、P+領域135aを垂直方向に精度良く形成することが困難となる。
Referring to FIG. 16, when the SGT inverter circuit is formed in a single Si pillar SPa, manufacturing difficulty becomes a problem. The source P + region 135a of the
さらに、例えば図17Aに示すような単一のSi柱SPbに、下方にPチャネルSGT139aを形成し、その上にNチャネルSGT139bを形成された構造、又は図17Bに示すような単一のSi柱SPcに下方にNチャネルSGT140aを形成し、さらにその上に同じ構造のNチャネルSGT140bを形成する場合のような、下方にN、PチャネルSGTが混在し、上方にさらにN、PチャネルSGTが混在する構造を有するSGT回路を製造することは、製造上の困難性を増加させる。
Further, for example, a structure in which a
以上、図16、図17A、図17Bを参照して説明したように、単一のSi柱に、SGTを縦方向に重なり合うように形成し、垂直方向の上下の位置にあるNチャネル、PチャネルSGTの組み合わせが異なるSi柱を複数個形成するSGTを有する半導体装置の製造方法においては、Si柱の中間の位置に、ドナー又はアクセプタ不純物を含むN+領域、P+領域を所定の位置に精度良く形成することが困難となる。 As described above with reference to FIG. 16, FIG. 17A, and FIG. 17B, the SGTs are formed on a single Si pillar so as to overlap in the vertical direction, and the N channel and the P channel are vertically positioned in the vertical direction. In a method of manufacturing a semiconductor device having an SGT in which a plurality of Si pillars having different SGT combinations are formed, N + regions and P + regions containing donor or acceptor impurities are placed at predetermined positions in the middle of the Si pillars. It becomes difficult to form well.
本発明の第1の観点に係る半導体装置の製造方法は、
半導体基板の表層部における同一の層内に、ドナー不純物を含む第1の不純物領域及びアクセプタ不純物を含む第2の不純物領域のいずれか一方又は両方を形成する第一の不純物領域形成工程と、
前記半導体基板の上方に第1の半導体層を形成する第1の半導体層形成工程と、
前記第1の半導体層の表層部における同一の層内に、ドナー不純物を含む第3の不純物領域とアクセプタ不純物を含む第4の不純物領域のいずれか一方又は両方を形成する第二の不純物領域形成工程と、
前記第1の半導体層の上方に、第2の半導体層を形成する第2の半導体層形成工程と、
前記第2の半導体層の上面から、前記第2の半導体層と、前記第1の半導体層と、前記半導体基板とをエッチングすることで、前記半導体基板と、前記第1の半導体層と、前記第2の半導体層とからなり、かつ、前記第1の不純物領域と前記第2の不純物領域とが、前記第3の不純物領域と前記第4の不純物領域とのいずれかと、前記半導体基板の表面に対して垂直方向に重なり合う複数の第1の島状半導体を形成する島状半導体形成工程と、
前記第1の不純物領域を有する前記第1の島状半導体の底部にドナー不純物を含む第5の不純物領域を形成し、前記第2の不純物領域を有する前記第1の島状半導体の底部にアクセプタ不純物を含む第6の不純物領域を形成する第三の不純物領域形成工程と、
前記第1の島状半導体を囲むようにゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むようにゲート導体層を形成するゲート導体層形成工程と、
前記ゲート絶縁層、前記ゲート導体層よりも上方に位置し、前記第3の不純物領域を有する前記第1の島状半導体の頂部に、ドナー不純物を含む第7の不純物領域を形成し、前記第4の不純物領域を有する前記第1の島状半導体にはアクセプタ不純物を含む第8の不純物領域を形成する第四の不純物領域形成工程と、を有し、
前記第1の不純物領域と前記第5の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第1のSGT(Surrounding Gate MOS Transistor)と、前記第2の不純物領域と前記第6の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第2のSGTとのいずれか一方、又は両方を前記第1の島状半導体の下部側に形成し、
前記第3の不純物領域及び前記第7の不純物領域の内の一方をソース、他方をドレインとし、前記第1の島状半導体の前記第2の半導体層をチャネルとし、前記ゲート導体層をゲートとする第3のSGTと、前記第4の不純物領域と前記第8の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記第2の半導体層をチャネルとし、前記ゲート導体層をゲートとする第4のSGTのいずれか一方、又は両方を前記第1の島状半導体の上部側に形成する、
ことを特徴とする。
本発明の第2の観点に係る半導体装置の製造方法は、
半導体基板の深さ方向に対して内部に、ドナー不純物を含む第5の不純物領域及びアクセプタ不純物を含む第6の不純物領域のいずれか一方又は両方を形成する第零の不純物領域形成工程と、
前記半導体基板の表層部の同一の層内に、前記第5の不純物領域の上方にはドナー不純物を含む第1の不純物領域を、前記第6の不純物領域の上方にはアクセプタ不純物を含む第2の不純物領域を形成する第一の不純物領域形成工程と、
前記半導体基板の上方に第1の半導体層を形成する第1の半導体層形成工程と、
前記第1の半導体層の表層部における同一の層内に、ドナー不純物を含む第3の不純物領域とアクセプタ不純物を含む第4の不純物領域のいずれか一方又は両方を形成する第二の不純物領域形成工程と、
前記第1の半導体層の上方に、第2の半導体層を形成する第2の半導体層形成工程と、
前記第2の半導体層の上面から、前記第2の半導体層と、前記第1の半導体層と、前記半導体基板とをエッチングすることで、前記半導体基板と、前記第1の半導体層と、前記第2の半導体層とからなり、かつ、前記第1の不純物領域と前記第2の不純物領域とが、前記第3の不純物領域と前記第4の不純物領域とのいずれかと、前記半導体基板の表面に対して垂直方向に重なり合う複数の第1の島状半導体を形成する島状半導体形成工程と、
前記第1の島状半導体を囲むようにゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むようにゲート導体層を形成するゲート導体層形成工程と、
前記ゲート絶縁層、前記ゲート導体層よりも上方に位置し、前記第3の不純物領域を有する前記第1の島状半導体の頂部に、ドナー不純物を含む第7の不純物領域を形成し、前記第4の不純物領域を有する前記第1の島状半導体にはアクセプタ不純物を含む第8の不純物領域を形成する第三の不純物領域形成工程と、を有し、
前記第1の不純物領域と前記第5の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第1のSGT(Surrounding Gate MOS Transistor)と、前記第2の不純物領域と前記第6の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第2のSGTとのいずれか一方、又は両方を前記第1の島状半導体の下部側に形成し、
前記第3の不純物領域及び前記第7の不純物領域の内の一方をソース、他方をドレインとし、前記第1の島状半導体の前記第2の半導体層をチャネルとし、前記ゲート導体層をゲートとする第3のSGTと、前記第4の不純物領域と前記第8の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記第2の半導体層をチャネルとし、前記ゲート導体層をゲートとする第4のSGTのいずれか一方、又は両方を前記第1の島状半導体の上部側に形成する、
ことを特徴とする。
A method for manufacturing a semiconductor device according to a first aspect of the present invention includes:
A first impurity region forming step of forming one or both of a first impurity region containing a donor impurity and a second impurity region containing an acceptor impurity in the same layer in the surface layer portion of the semiconductor substrate;
A first semiconductor layer forming step of forming a first semiconductor layer above the semiconductor substrate;
Second impurity region formation for forming one or both of a third impurity region containing a donor impurity and a fourth impurity region containing an acceptor impurity in the same layer of the surface layer portion of the first semiconductor layer Process,
A second semiconductor layer forming step of forming a second semiconductor layer above the first semiconductor layer;
By etching the second semiconductor layer, the first semiconductor layer, and the semiconductor substrate from the upper surface of the second semiconductor layer, the semiconductor substrate, the first semiconductor layer, and the A second semiconductor layer, wherein the first impurity region and the second impurity region are either the third impurity region or the fourth impurity region, and the surface of the semiconductor substrate. An island-shaped semiconductor forming step of forming a plurality of first island-shaped semiconductors overlapping in a vertical direction with respect to
A fifth impurity region containing a donor impurity is formed at the bottom of the first island-shaped semiconductor having the first impurity region, and an acceptor is formed at the bottom of the first island-shaped semiconductor having the second impurity region. A third impurity region forming step for forming a sixth impurity region containing impurities;
Forming a gate insulating layer so as to surround the first island-shaped semiconductor; and
Forming a gate conductor layer so as to surround the gate insulating layer; and
Forming a seventh impurity region including a donor impurity on the top of the first island-shaped semiconductor located above the gate insulating layer and the gate conductor layer and having the third impurity region; A fourth impurity region forming step of forming an eighth impurity region containing an acceptor impurity in the first island-shaped semiconductor having four impurity regions;
One of the first impurity region and the fifth impurity region is a source, the other is a drain, the semiconductor substrate of the first island-shaped semiconductor is a channel, and the gate conductor layer is a gate. The SGT (Surrounding Gate MOS Transistor), one of the second impurity region and the sixth impurity region as a source, the other as a drain, the semiconductor substrate of the first island-shaped semiconductor as a channel, and the gate Either or both of the second SGT having the conductor layer as a gate are formed on the lower side of the first island-shaped semiconductor,
One of the third impurity region and the seventh impurity region is a source, the other is a drain, the second semiconductor layer of the first island-shaped semiconductor is a channel, and the gate conductor layer is a gate. One of the fourth impurity region and the eighth impurity region as a source, the other as a drain, the second semiconductor layer of the first island-shaped semiconductor as a channel, Either or both of the fourth SGTs having the gate conductor layer as a gate are formed on the upper side of the first island-shaped semiconductor.
It is characterized by that.
A method for manufacturing a semiconductor device according to a second aspect of the present invention includes:
A zero impurity region forming step for forming one or both of a fifth impurity region containing a donor impurity and a sixth impurity region containing an acceptor impurity inside the depth direction of the semiconductor substrate;
In the same layer of the surface layer portion of the semiconductor substrate, a first impurity region containing a donor impurity is provided above the fifth impurity region, and a second impurity containing an acceptor impurity is provided above the sixth impurity region. A first impurity region forming step for forming the impurity region of
A first semiconductor layer forming step of forming a first semiconductor layer above the semiconductor substrate;
Second impurity region formation for forming one or both of a third impurity region containing a donor impurity and a fourth impurity region containing an acceptor impurity in the same layer of the surface layer portion of the first semiconductor layer Process,
A second semiconductor layer forming step of forming a second semiconductor layer above the first semiconductor layer;
By etching the second semiconductor layer, the first semiconductor layer, and the semiconductor substrate from the upper surface of the second semiconductor layer, the semiconductor substrate, the first semiconductor layer, and the A second semiconductor layer, wherein the first impurity region and the second impurity region are either the third impurity region or the fourth impurity region, and the surface of the semiconductor substrate. An island-shaped semiconductor forming step of forming a plurality of first island-shaped semiconductors overlapping in a vertical direction with respect to
Forming a gate insulating layer so as to surround the first island-shaped semiconductor; and
Forming a gate conductor layer so as to surround the gate insulating layer; and
Forming a seventh impurity region including a donor impurity on the top of the first island-shaped semiconductor located above the gate insulating layer and the gate conductor layer and having the third impurity region; A third impurity region forming step of forming an eighth impurity region containing an acceptor impurity in the first island-shaped semiconductor having four impurity regions;
One of the first impurity region and the fifth impurity region is a source, the other is a drain, the semiconductor substrate of the first island-shaped semiconductor is a channel, and the gate conductor layer is a gate. The SGT (Surrounding Gate MOS Transistor), one of the second impurity region and the sixth impurity region as a source, the other as a drain, the semiconductor substrate of the first island-shaped semiconductor as a channel, and the gate Either or both of the second SGT having the conductor layer as a gate are formed on the lower side of the first island-shaped semiconductor,
One of the third impurity region and the seventh impurity region is a source, the other is a drain, the second semiconductor layer of the first island-shaped semiconductor is a channel, and the gate conductor layer is a gate. One of the fourth impurity region and the eighth impurity region as a source, the other as a drain, the second semiconductor layer of the first island-shaped semiconductor as a channel, Either or both of the fourth SGTs having the gate conductor layer as a gate are formed on the upper side of the first island-shaped semiconductor.
It is characterized by that.
前記第3の不純物領域、前記第4の不純物領域、前記第7の不純物領域、前記第8の不純物領域の垂直方向の長さを、前記第1の島状半導体の水平断面の直径より大きく形成する、ことが好ましい。 The vertical lengths of the third impurity region, the fourth impurity region, the seventh impurity region, and the eighth impurity region are formed larger than the diameter of the horizontal cross section of the first island-shaped semiconductor. It is preferable to do.
前記第3の不純物領域の垂直方向の長さを、前記第7の不純物領域の垂直方向の長さより大きく形成し、同じく前記第4の不純物領域の垂直方向の長さを、前記第8の不純物領域の垂直方向の長さより大きく形成する、ことが好ましい。 The vertical length of the third impurity region is made larger than the vertical length of the seventh impurity region, and the vertical length of the fourth impurity region is set to be the eighth impurity length. It is preferable to form it larger than the vertical length of the region.
回路設計値から定められた前記第1の島状半導体の水平断面の直径を縮小して前記第3のSGTと前記第4のSGTを形成する工程において、
前記第3の不純物領域、前記第4の不純物領域の垂直方向の長さの増加率を、前記第1の島状半導体の水平断面の直径の縮小率のマイナス2乗となる値以上に形成する、ことが好ましい。
In the step of forming the third SGT and the fourth SGT by reducing the diameter of the horizontal cross section of the first island-shaped semiconductor determined from the circuit design value,
The increasing rate of the length in the vertical direction of the third impurity region and the fourth impurity region is set to be equal to or larger than a value that is a minus square of the reduction rate of the diameter of the horizontal section of the first island-shaped semiconductor. Is preferable.
前記第7の不純物領域と、前記第8の不純物領域との、水平断面径の、一方または両方を、前記第1の島状半導体の水平断面径より大きく形成する、ことが好ましい。 It is preferable that one or both of the seventh impurity region and the eighth impurity region have a horizontal cross-sectional diameter larger than the horizontal cross-sectional diameter of the first island-shaped semiconductor.
前記島状半導体形成工程の直後において、
前記第1の不純物領域、前記第2の不純物領域、前記第3の不純物領域、及び前記第4の不純物領域のいずれもが、前記第1の島状半導体の側面から露出していない、ことが好ましい。
Immediately after the island-shaped semiconductor formation step,
It said first impurity region, the second impurity region, said third impurity regions, and none of the impurities area of the fourth is not exposed from the first island-shaped semiconductor aspect, it Is preferred.
前記ゲート絶縁層形成工程の直前において、
前記第1の不純物領域、前記第2の不純物領域、前記第3の不純物領域、及び前記第4の不純物領域のいずれもが、前記第1の島状半導体の側面から露出していない、ことが好ましい。
Immediately before the gate insulating layer forming step,
It said first impurity region, the second impurity region, said third impurity regions, and none of the impurities area of the fourth is not exposed from the first island-shaped semiconductor aspect, it Is preferred.
前記第二の不純物領域形成工程において、
前記第3の不純物領域と前記第4の不純物領域とが、前記第1の不純物領域と前記第2の不純物領域とに接していない、ことが好ましい。
In the second impurity region forming step,
It is preferable that the third impurity region and the fourth impurity region are not in contact with the first impurity region and the second impurity region.
前記第1の不純物領域と前記第2の不純物領域とを前記半導体基板において当該半導体基板の表面よりも内部に形成し、続いて、前記第1の半導体層を形成する、ことが好ましい。 Preferably, the first impurity region and the second impurity region are formed inside the semiconductor substrate rather than the surface of the semiconductor substrate, and then the first semiconductor layer is formed.
前記第3の不純物領域と前記第4の不純物領域とを前記第1の半導体層において当該第1の半導体層の表面よりも内部に形成し、続いて、前記第2の半導体層を形成する、ことが好ましい。 Forming the third impurity region and the fourth impurity region inside the surface of the first semiconductor layer in the first semiconductor layer, and subsequently forming the second semiconductor layer; It is preferable.
前記第1の不純物領域と前記第5の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第1のSGTと、前記第2の不純物領域と前記第6の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第2のSGTとの、前記第1のSGTと前記第2のSGTとの第1のチャネル長と、
前記第3の不純物領域と前記第7の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第3のSGTと、前記第4の不純物領域と前記第8の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第4のSGTとの、前記第1のSGTと前記第2のSGTの第2のチャネル長とが、互いに異なるように形成する、ことが好ましい。
The first SGT having the channel of the semiconductor substrate between the source and drain of the first impurity region and the fifth impurity region, and the source and drain of the second impurity region and the sixth impurity region A first channel length of the first SGT and the second SGT with the second SGT having the semiconductor substrate as a channel therebetween,
The third SGT having the semiconductor substrate as a channel between the source and drain of the third impurity region and the seventh impurity region, and the source and drain of the fourth impurity region and the eighth impurity region It is preferable that the first SGT and the second SGT have a second channel length different from each other with the fourth SGT having the semiconductor substrate as a channel therebetween.
前記第1の島状半導体、又は、前記第1の島状半導体とは別に第2の島状半導体を形成し、前記第2の島状半導体に、前記第1のSGT又は前記第2のSGTを形成し、前記第1のSGT、前記第2のSGTのいずれかの前記ゲート導体層を、電気的に浮遊させるか、又は、グランド電位になるように形成し、前記第1のSGT又は前記第2のSGTのいずれかが回路上に存在しないように形成する、ことが好ましい。 A second island semiconductor is formed separately from the first island semiconductor or the first island semiconductor, and the first SGT or the second SGT is formed on the second island semiconductor. The gate conductor layer of either the first SGT or the second SGT is electrically floated or formed to have a ground potential, and the first SGT or the SGT It is preferable that the second SGT is formed so as not to exist on the circuit.
前記第2の島状半導体に形成された、電気的に浮遊する前記ゲート導体層を有する、いずれかの前記第1のSGT又は前記第2のSGTの、前記第2の島状半導体の底部又は頂部に、ソース又はドレインとなる不純物領域を形成しない、ことが好ましい。 The bottom of the second island-shaped semiconductor of the first SGT or the second SGT, which has the gate conductor layer that is electrically floating formed in the second island-shaped semiconductor, or It is preferable not to form an impurity region serving as a source or a drain at the top.
前記第1の不純物領域、前記第3の不純物領域、前記第5の不純物領域、及び前記第7の不純物領域からなる前記第1のSGT及び前記第2のSGTで構成された前記第1の島状半導体、又は、前記第2の不純物領域、前記第4の不純物領域、前記第6の不純物領域、及び前記第8の不純物領域からなる前記第1のSGT及び前記第2のSGTで構成された前記第1の島状半導体の内のいずれか又は両方を形成し、
前記第1のSGTと前記第2のSGTとの前記ゲート導体層を接続して形成する、
ことが好ましい。
The first island composed of the first SGT and the second SGT including the first impurity region, the third impurity region, the fifth impurity region, and the seventh impurity region. Or the second impurity region, the fourth impurity region, the sixth impurity region, and the eighth impurity region, the first SGT and the second SGT. Forming either or both of the first island-shaped semiconductors;
The gate conductor layers of the first SGT and the second SGT are connected and formed.
It is preferable.
本発明によれば、単一の半導体柱に縦方向に複数のSGTを形成する回路を製造するにあたり、SGTのソース又はドレインを構成する、ドナー又はアクセプタ不純物を含むN+領域又はP+領域を、SGT間における所定の位置に高精度に形成することが可能となる。 According to the present invention, in manufacturing a circuit in which a plurality of SGTs are formed in a vertical direction on a single semiconductor pillar, an N + region or a P + region containing a donor or acceptor impurity that constitutes the source or drain of the SGT is formed. , SGT can be formed at a predetermined position with high accuracy.
以下、本発明の実施形態に係るSGTを有する半導体装置の製造方法について、図面を参照しながら説明する。 Hereinafter, a method for manufacturing a semiconductor device having an SGT according to an embodiment of the present invention will be described with reference to the drawings.
(第1実施形態)
図1A〜図1C、図2A〜図2Wに本発明の第1実施形態に係るSGTを有する半導体装置の製造方法を示す。
(First embodiment)
1A to 1C and FIGS. 2A to 2W show a method of manufacturing a semiconductor device having an SGT according to the first embodiment of the present invention.
図1Aに本実施形態のSRAM(Static Random Access Memory)セルの回路図を示す。
図1Aに示すように、本SRAMセルは2個のインバータ回路IV1、IV2を含む。インバータ回路IV1は負荷トランジスタとしてのPチャネルSGT_P1と、駆動トランジスタとしての並列に接続された2個のNチャネルSGT_N11、N12と、から構成されている。インバータ回路IV2は負荷トランジスタとしてのPチャネルSGT_P2と、駆動トランジスタとしての、並列に接続された2個のNチャネルSGT_N21、N22と、から構成されている。インバータ回路IV1のPチャネルSGT_P1が、NチャネルSGT_N11、N12のゲートに繋がっており、インバータ回路IV2のPチャネルSGT_P2のソースがNチャネルSGT_N21、N22のソースに接続されている。これと同様にして、PチャネルSGT_P2がNチャネルSGT_N21、N22のゲートに繋がっており、インバータ回路IV1のPチャネルSGT_P1のソースがNチャネルSGT_N11、N12のソースに接続されている。
FIG. 1A shows a circuit diagram of an SRAM (Static Random Access Memory) cell of this embodiment.
As shown in FIG. 1A, the SRAM cell includes two inverter circuits IV1 and IV2. The inverter circuit IV1 includes a P channel SGT_P1 as a load transistor and two N channels SGT_N11 and N12 connected in parallel as drive transistors. The inverter circuit IV2 includes a P channel SGT_P2 as a load transistor and two N channels SGT_N21 and N22 connected in parallel as drive transistors. The P channel SGT_P1 of the inverter circuit IV1 is connected to the gates of the N channels SGT_N11 and N12, and the source of the P channel SGT_P2 of the inverter circuit IV2 is connected to the sources of the N channels SGT_N21 and N22. Similarly, the P channel SGT_P2 is connected to the gates of the N channels SGT_N21 and N22, and the source of the P channel SGT_P1 of the inverter circuit IV1 is connected to the sources of the N channels SGT_N11 and N12.
PチャネルSGT_P1、P2のドレインは電源電圧配線Vddに接続されている。そして、NチャネルSGT_N11、N12、N21、N22のドレインはグランド配線Vssに接続されている。インバータ回路IV1、IV2の両側に選択NチャネルSGT_SN1、SN2がある。選択NチャネルSGT_SN1、SN2のゲートはワード線配線金属層WLに接続されている。選択NチャネルSGT_SN1のソース、ドレインはNチャネルSGT_N11、N12、PチャネルSGT_P1のソースと反転ビット線配線金属層BLBに接続されている。選択NチャネルSGT_SN2のソース、ドレインはNチャネルSGT_N21、N22、PチャネルSGT_P2のソースとビット線配線金属層BLに接続されている。このように、本実施形態のSRAM回路は、2個のPチャネルSGT_P1、P2と、6個のNチャネルSGT_N11、N12、N21、N22、SN1、SN2との合計8個のSGTとから構成されている。 The drains of the P channels SGT_P1 and P2 are connected to the power supply voltage wiring Vdd. The drains of the N channels SGT_N11, N12, N21, and N22 are connected to the ground wiring Vss. There are select N-channels SGT_SN1 and SN2 on both sides of the inverter circuits IV1 and IV2. The gates of the selected N channels SGT_SN1 and SN2 are connected to the word line wiring metal layer WL. The source and drain of the selected N channel SGT_SN1 are connected to the sources of the N channels SGT_N11 and N12 and the P channel SGT_P1 and the inverted bit line wiring metal layer BLB. The source and drain of the selected N channel SGT_SN2 are connected to the sources of the N channels SGT_N21 and N22 and the P channel SGT_P2 and the bit line wiring metal layer BL. As described above, the SRAM circuit of this embodiment is configured by two P-channel SGT_P1 and P2 and a total of eight SGTs including six N-channel SGT_N11, N12, N21, N22, SN1, and SN2. Yes.
図1Bに、図1Aに示すSRAMセル回路が、4個のSi柱H1、H2、H3、H4に形成されている場合の構造模式図を示す。
図1Bに示すように、Si柱H1の下部にインバータ回路IV1の駆動NチャネルSGT_N11が形成され、Si柱H1の上部に選択NチャネルSGT_SN1が形成されている。Si柱H2の下部にインバータ回路IV1の駆動NチャネルSGT_N12が形成され、Si柱H2の上部に負荷PチャネルSGT_P1が形成されている。Si柱H3の下部にインバータ回路IV2の駆動NチャネルSGT_N22が形成され、Si柱H3の上部に負荷PチャネルSGT_P2が形成されている。Si柱H4の下部に駆動NチャネルSGT_N21が形成され、Si柱H4の上部に選択NチャネルSGT_SN2が形成されている。
FIG. 1B shows a structural schematic diagram when the SRAM cell circuit shown in FIG. 1A is formed on four Si pillars H1, H2, H3, and H4.
As shown in FIG. 1B, the drive N channel SGT_N11 of the inverter circuit IV1 is formed below the Si pillar H1, and the selection N channel SGT_SN1 is formed above the Si pillar H1. A drive N channel SGT_N12 of the inverter circuit IV1 is formed below the Si pillar H2, and a load P channel SGT_P1 is formed above the Si pillar H2. A drive N channel SGT_N22 of the inverter circuit IV2 is formed below the Si pillar H3, and a load P channel SGT_P2 is formed above the Si pillar H3. A drive N channel SGT_N21 is formed below the Si pillar H4, and a selection N channel SGT_SN2 is formed above the Si pillar H4.
Si柱H1の下部に形成された駆動NチャネルSGT_N11では、Si柱H1の下方から上方に亘ってドレインN+領域1a、チャネルi層2a、ソースN+領域3aがこの順で繋がるように形成され、チャネルi層2aを囲むようにゲート絶縁層4aが形成されている。さらに、ゲート絶縁層4aを囲むようにゲート導体層5aが形成されている。Si柱H1の上部に形成された選択NチャネルSGT_SN1では、下方から上方に亘ってドレインN+領域6a、チャネルi層7a、ソースN+領域8aがこの順で繋がるように形成され、チャネルi層7aを囲むようにゲート絶縁層9aが形成されている。さらに、ゲート絶縁層9aを囲むようにゲート導体層10aが形成されている。Si柱H2の下部に形成された駆動NチャネルSGT_N12では、Si柱H2の下方から上方に亘ってドレインN+領域1b、チャネルi層2b、ソースN+領域3bがこの順で繋がるように形成され、チャネルi層2bを囲むようにゲート絶縁層4bが形成されている。さらに、ゲート絶縁層4bを囲むようにゲート導体層5bが形成されている。Si柱H2の上部に形成された負荷PチャネルSGT_P1では、下方から上方に亘ってソースP+領域6b、チャネルi層7b、ドレインP+領域8bが繋がるように形成され、チャネルi層7bを囲むようにゲート絶縁層9bが形成されている。さらに、ゲート絶縁層9bを囲むようにゲート導体層10bが形成されている。
In the drive N channel SGT_N11 formed under the Si pillar H1, the drain N + region 1a, the
図1Bに示すように、Si柱H3の下部に形成された駆動NチャネルSGT_N22では、Si柱H3の下方から上方に亘ってドレインN+領域1c、チャネルi層2c、ソースN+領域3cがこの順で繋がるように形成されている。さらに、チャネルi層2cを囲むようにゲート絶縁層4cが形成され、ゲート絶縁層4cを囲むようにゲート導体層5cが形成されている。Si柱H3の上部に形成された負荷PチャネルSGT_P2では、下方から上方に亘ってソースP+領域6c、チャネルi層7c、ドレインP+領域8cがこの順で繋がるように形成され、チャネルi層7cを囲むようにゲート絶縁層9cが形成されている。さらに、ゲート絶縁層9cを囲むようにゲート導体層10cが形成されている。Si柱H4の下部に形成された駆動NチャネルSGT_N21では、Si柱H4の下方から上方に亘ってドレインN+領域1d、チャネルi層2d、ソースN+領域3dが繋がって形成され、チャネルi層2dを囲むようにゲート絶縁層4dが形成されている。さらに、ゲート絶縁層4dを囲むようにゲート導体層5dが形成されている。Si柱H4の上部に形成された選択NチャネルSGT_SN2は、下方から上方に亘ってソースN+領域6d、チャネルi層7d、ドレインN+領域8dがこの順で繋がるように形成されている。さらに、チャネルi層7dを囲むようにゲート絶縁層9dが形成され、ゲート絶縁層9dを囲むようにゲート導体層10dが形成されている。
As shown in FIG. 1B, in the drive N channel SGT_N22 formed under the Si pillar H3, the drain N + region 1c, the
インバータ回路IV1の負荷PチャネルSGT_P1は、NチャネルSGT_N11、N12のゲート導体層10b、5b、5aに繋がっており、ゲート導体層10b、5b、5aは、負荷PチャネルSGT_P2のソースP+領域6cと駆動NチャネルSGT_N21、N22のソースN+領域3c、3dとに接続されている。同様にして、負荷PチャネルSGT_P2は駆動NチャネルSGT_N21、N22のゲート導体層10c、5c、5dに繋がっており、負荷PチャネルSGT_P1のソースP+領域6bと駆動NチャネルSGT_N11、N12のソースN+領域3a、3bとに接続されている。 The load P channel SGT_P1 of the inverter circuit IV1 is connected to the gate conductor layers 10b, 5b, and 5a of the N channels SGT_N11 and N12, and the gate conductor layers 10b, 5b, and 5a are connected to the source P + region 6c of the load P channel SGT_P2. It is connected to the source N + regions 3c and 3d of the drive N channel SGT_N21 and N22. Similarly, the load P channel SGT_P2 is connected to the gate conductor layers 10c, 5c, and 5d of the drive N channels SGT_N21 and N22, and the source P + region 6b of the load P channel SGT_P1 and the source N + of the drive N channels SGT_N11 and N12. It is connected to the areas 3a and 3b.
負荷PチャネルSGT_P1、P2のドレインP+領域8b、8cは電源電圧配線Vddに接続されている。さらに、駆動NチャネルSGT_N11、N12、N21、N22のドレインN+領域1a、1b、1c、1dはグランド配線Vssに接続されている。選択NチャネルSGT_SN1、SN2のゲート導体層10a、10dはワード線配線金属層WLに接続されている。選択NチャネルSGT_SN1のN+領域6aはNチャネルSGT_N11、N12のソースN+領域3a、3b及び負荷PチャネルSGT_P1のソースP+領域6bに接続されている。選択NチャネルSGT_SN2のN+領域6dは駆動NチャネルSGT_N21、N22のソースN+領域3c、3d及び負荷PチャネルSGT_P2のソースP+領域6cに接続されている。さらに、選択NチャネルSGT_SN1のN+領域8aは反転ビット線配線金属層BLBに接続され、選択NチャネルSGT_SN2のN+領域8dはビット線配線金属層BLに接続されている。本実施形態では、以上のようにして、SRAMセルを構成する8個のSGTが4つのSi柱H1、H2、H3、H4に形成されている。 The drain P + regions 8b and 8c of the load P channels SGT_P1 and P2 are connected to the power supply voltage wiring Vdd. Further, the drain N + regions 1a, 1b, 1c, and 1d of the drive N channels SGT_N11, N12, N21, and N22 are connected to the ground wiring Vss. The gate conductor layers 10a and 10d of the selected N channels SGT_SN1 and SN2 are connected to the word line wiring metal layer WL. The N + region 6a of the selected N channel SGT_SN1 is connected to the source N + regions 3a and 3b of the N channels SGT_N11 and N12 and the source P + region 6b of the load P channel SGT_P1. The N + region 6d of the selected N channel SGT_SN2 is connected to the source N + regions 3c and 3d of the drive N channels SGT_N21 and N22 and the source P + region 6c of the load P channel SGT_P2. Further, the N + region 8a of the selected N channel SGT_SN1 is connected to the inverted bit line wiring metal layer BLB, and the N + region 8d of the selected N channel SGT_SN2 is connected to the bit line wiring metal layer BL. In the present embodiment, as described above, the eight SGTs constituting the SRAM cell are formed in the four Si pillars H1, H2, H3, and H4.
図1Cは、図1Bに示すSRAMセル回路の構造模式図に示されるSi柱H1、H2、H3、H4の平面配置図である。図1Cに示すように、Si柱H1、H2、H3、H4を含む破線領域11内に単一のSRAMセルが形成されている。Si柱H1、H2を含む2点鎖線領域12a内にインバータ回路IV1と選択NチャネルSGT_SN1が形成され、Si柱H3、H4を含む2点鎖線領域12b内にインバータ回路IV2と選択NチャネルSGT_SN2とが形成されている。Si柱H5、H6は、垂直方向に隣接するSRAMセルの駆動NチャネルSGTと選択NチャネルSGTとからなるSi柱である。Si柱H1、H2、H6とSi柱H5、H3、H4とはそれぞれ水平方向の直線上に配置されている。さらに、Si柱H1、H5とSi柱H2、H3とSi柱H6、H4とがそれぞれ垂直方向の直線上に配置されている。そして、このようなSRAM装置においては、点線領域11のSRAMセルが基板上に2次元状に配置されている。
FIG. 1C is a plan layout view of the Si pillars H1, H2, H3, and H4 shown in the structural schematic diagram of the SRAM cell circuit shown in FIG. 1B. As shown in FIG. 1C, a single SRAM cell is formed in a
図2Aに、SRAMセル回路の製造方法の最初の製造工程を説明するために、図1Cに示すSi柱H1〜H6が配置された領域の平面図と断面構造図とを示す。図2Aにおいて、(a)は平面図であり、(b)はX−X’線(図1CにおけるX−X’線と対応している。)に沿った断面構造図を示し、(c)はY−Y’線(図1CにおけるY−Y’線と対応している。)に沿った断面構造図を示す。以下の説明で用いる各図面においても、(a)、(b)、(c)の関係は同じである。 FIG. 2A shows a plan view and a cross-sectional structure diagram of a region where the Si pillars H1 to H6 shown in FIG. 1C are arranged in order to explain the first manufacturing process of the method of manufacturing the SRAM cell circuit. 2A, (a) is a plan view, (b) shows a cross-sectional structural view along the line XX ′ (corresponding to the line XX ′ in FIG. 1C), and (c). Shows a cross-sectional structure diagram along line YY ′ (corresponding to line YY ′ in FIG. 1C). Also in each drawing used in the following description, the relationship between (a), (b), and (c) is the same.
以下、図2A〜図2Wを参照しながら、図1A、図1B、図1Cに示すSRAMセル回路の製造方法について説明する。
まず、図2Aに示すように、i層基板13上にSiO2層14を例えば熱酸化法で形成する。このSiO2層14上から砒素イオン(As+)をイオン注入し、i層基板13の表層部にN+領域15を形成する。
Hereinafter, a method of manufacturing the SRAM cell circuit shown in FIGS. 1A, 1B, and 1C will be described with reference to FIGS. 2A to 2W.
First, as shown in FIG. 2A, the SiO 2 layer 14 is formed on the i-
続いて、図2Bに示すように、レジスト層20とSiO2層14を除去し、N+領域15上に、例えば低温エピタキシャル成長法を用いてi層16を形成する。さらに、i層16上に、例えばCVD法を用いてSiO2層17を形成する。続いて、SiO2層17上において、Si柱H5、H1、H4、H6が形成される領域を覆うようにレジスト層18a、18bを形成する。さらに、i層基板13の上面からアクセプタ不純物イオンであるボロンイオン(B+)をイオン注入し、レジスト層18a、18bが覆われていないi層16中にP+領域19を形成する。
Subsequently, as shown in FIG. 2B, the resist
続いて、図2Cに示すように、レジスト層18a、18bを除去し、SiO2層17上のSi柱H2、H3が存在する領域を覆うようにレジスト層20を形成する。そして、i層基板13上面からドナー不純物である砒素イオン(As+)をイオン注入し、i層16にN+領域21a、21bを形成する。
Subsequently, as shown in FIG. 2C, the resist
続いて、図2Dに示すように、SiO2層17を除去し、それにより露出するN+領域21a、21bとP+領域19上に、例えば低温Siエピタキシャル成長法を用いてi層22を形成する。
Subsequently, as shown in FIG. 2D, the SiO 2 layer 17 is removed, and the
続いて、図2Eに示すように、SiO2層23a、23b、23cをエッチングマスクとして、例えばRIE(Reactive Ion Etching)法によって、i層22、N+領域21a、21b、P+領域19、N+領域15、i層基板13をそれぞれエッチングすることでSi柱H1〜H6を形成する。これによって、Si柱H5において、i層基板13aよりも上方にi層24a、N+領域25a、N+領域26a、i層27a、SiO2層23aが形成される。Si柱H3においては、i層基板13aよりも上方にi層24b、N+領域25b、P+領域26b、i層27b、SiO2層23bが形成される。Si柱H4においては、i層基板13aよりも上方にi層24c、N+領域25c、N+領域26c、i層27c、SiO2層23cが形成される。Si柱H1、H2、H6についても同様である。
Subsequently, as shown in FIG. 2E, the SiO 2 layers 23a, 23b, and 23c are used as etching masks, for example, by RIE (Reactive Ion Etching) method, the
続いて、図2Fに示すように、i層基板13a、Si柱H1〜H6上にCVD法を用いてSiO2層を堆積し、続いて、このSiO2層全体を等方性プラズマエッチ法を用いてエッチングし、これによって、Si柱H1〜H6の側面のSiO2層を除去し、i層基板13a上にSiO2層28a、28b、28c、28dを残存させる。ここでは、SiO2層28a、28b、28c、28dは、CVD法で堆積すると、Si柱H1〜H6の側面に薄く堆積され、i層基板13a上には厚く堆積される現象を利用している。さらに、熱酸化法によって、Si柱H1〜H6の外周部にSiO2層29a、29b、29c、29d、29e、29fを形成する。
Subsequently, as shown in FIG. 2F, an SiO 2 layer is deposited on the i-
続いて、図2Gに示すように、i層基板13aの上面に垂直方向からドナー不純物砒素イオン(As+)をイオン注入し、Si柱H1〜H6間のi層基板13aの表層部にN+領域30a、30b、30c、30dを形成する。これらN+領域30a、30b、30c、30dはSi柱H1〜H6の外側に位置するi層基板13aの表層部によって互いに繋がっている。
Subsequently, as shown in FIG. 2G, donor impurity arsenic ions (As + ) are ion-implanted from the vertical direction into the upper surface of the i-
続いて、図2Hに示すように、Si柱H1〜H6の外周部のSiO2層29a、29b、29c、29d、29e、29fを除去した後、新たにSi柱H1〜H6の外周部に熱酸化法を用いてゲートSiO2層34a、34b、34cを形成し、続いて、全体に例えばALD(Atomic Layer Deposition)法によるゲート金属層である窒化チタン(TiN)層32と、CVD法によるSiO2層35とを形成する。
Subsequently, as shown in FIG. 2H, after the SiO 2 layers 29a, 29b, 29c, 29d, 29e, and 29f on the outer periphery of the Si pillars H1 to H6 are removed, heat is newly applied to the outer periphery of the Si pillars H1 to H6. Gate SiO 2 layers 34a, 34b, and 34c are formed by using an oxidation method, and subsequently, for example, a titanium nitride (TiN)
続いて、図2Iに示すように、リソグラフィ法とRIEエッチング法を用いて、Si柱H3、H4を覆うとともに、互いに繋がるTiN層32b、SiO2層35bを形成する。また、それと同時に、Si柱H5を覆うようにTiN層32a、SiO2層35aが形成される。(a)の平面におけるSi柱H1、H2、H6においても、それと同様にTiN層32c、32d、SiO2層35c、35dが形成される。
Subsequently, as shown in FIG. 2I, a
続いて、図2Jに示すように、Si柱H1〜H6の下部のi層基板13a上に、例えば窒化Si(SiN)層36を形成する。ここで、SiN層36の表面はSi柱H1〜H6のN+領域25a、25b、25cが形成されている垂直方向の幅内に位置させる。
Subsequently, as shown in FIG. 2J, a nitride Si (SiN)
続いて、図2Kに示すように、SiN層36上に、レジスト層37を形成する。次に、例えば約200℃の熱処理を行うことでレジスト層37の平坦化を行う。ここで、レジスト層37の表面はN+領域26a、26c、P+領域26bが形成されている垂直方向の幅内に位置させる。その後、弗酸(HF)ガスを全体に供給する。このHFガスはレジスト層37内に拡散され、レジスト層37内にある水分と反応して液体HFが形成される。この液体HFはレジスト層37に接しているSiO2層35a、35bをエッチングする。そして、レジスト層37を除去する(エッチングのメカニズムについては非特許文献3を参照)。
Subsequently, as shown in FIG. 2K, a resist
続いて、図2Lに示すように、レジスト層37と接しているSiO2層35a、35bがエッチングされ、TiN層32a、32bの露出領域38a、38b、38cがSi柱H5、H3、H4の外周部に出現するようになる。それと同時に、Si柱H1、H2、H6の外周部においても、レジスト層37と接する位置のTiN層32c、32dが露出するようになる。これにより、Si柱H5においては、SiO2層35aの下部が分離されてSiO2層35eが形成され、H3においては、SiO2層35bの下部が分離されてSiO2層35fが形成され、Si柱H4においては、SiO2層35bの上部が分離されてSiO2層35iが形成される。それと同様に、Si柱H1、H2の下部にSiO2層35gが形成され、Si柱H6の下部にSiO2層35hが形成される。
Subsequently, as shown in FIG. 2L, the SiO 2 layers 35a and 35b in contact with the resist
続いて、図2Mに示すように、SiO2層35a、35b、35i、35e、35fをエッチングマスクとして用い、TiN層32a、32b、32c、32dをエッチングする。このエッチングによって、Si柱H5においては、TiN層32aの下部が分離されてTiN層32eが形成され、Si柱H3においては、TiN層32bの下部が分離されTiN層32fが形成される。さらに、Si柱H4においては、TiN層32bの上部が分離されTiN層32iが形成される。それと同様に、Si柱H1、H2の下部にTiN層32gが形成され、Si柱H6の下部にTiN層32hが形成される。以上の処理によって、(a)に示すように、上面から観察すると、Si柱H1〜H6において、TiN層32e、32f、32g、32hが配置された状態となる。さらに(b)に示すようにTiN層32a、32b、32i、32e、32fをエッチングマスクにしてゲートSiO2層34a、34b、34cをエッチングする。ここで、SiO2層35a、35bの膜厚をゲートSiO2層34a、34b、34cの膜厚よりも厚くしておくことで、ゲートSiO2層34a、34b、34cのエッチング後において、SiO2層35a、35b、35iを残存させる。ゲートSiO2層34a、34b、34cはSi柱H5、H3、H4の上下に分離され、下部がゲートSiO2層34d、34e、34fとなる。
Subsequently, as shown in FIG. 2M, the TiN layers 32a, 32b, 32c, and 32d are etched using the SiO 2 layers 35a, 35b, 35i, 35e, and 35f as an etching mask. By this etching, in the Si pillar H5, the lower part of the
続いて、図2N(b)に示すように、TiN層32a、32b、32i、32e、32fの露出部分を酸化させ、酸化Ti(TiO)層40a、40b、40c、41a、41b、41cを形成する。さらにその後、全体にCVD法によってSiO2層42を形成する。ここでは、SiO2層42はSi柱H1〜H6の側面では薄く、Si柱H1〜H6の頂部及びSiN層36の表面上では厚く堆積される。
Subsequently, as shown in FIG. 2N (b), exposed portions of the TiN layers 32a, 32b, 32i, 32e, and 32f are oxidized to form oxidized Ti (TiO) layers 40a, 40b, 40c, 41a, 41b, and 41c. To do. Thereafter, an SiO 2 layer 42 is formed on the entire surface by CVD. Here, the SiO 2 layer 42 is thin on the side surfaces of the Si pillars H1 to H6, and is thickly deposited on the tops of the Si pillars H1 to H6 and on the surface of the
続いて、図2Oに示すように、前述したレジスト層37を形成する方法と同じ形成方法を用いて、レジスト層43を形成する。レジスト層43の上面位置は、Si柱H5、H3、H4のN+層26a、26c、P+領域26bの垂直方向の幅内に位置させる。そして、HFガスをSi柱H1〜H6の上面から供給する。このようにして、図2Kと同様に、レジスト層43にHFガスが拡散され、レジスト層43内の水分と反応して液体HFが形成され、この液体HFによってレジスト層43に接しているSiO2層42がエッチングされる。
Subsequently, as shown in FIG. 2O, a resist
続いて、図2Pに示すように、レジスト層43を除去すると、レジスト層43に接していたSiO2層42がエッチングされ、Si柱H5、H3、H4のN+領域25a、25b、25c、26a、26cとP+領域26bの側面の露出領域44a、44b、44cとが得られる。ここで、SiO2層42の内、SiN層36上に堆積されたSiO2層42dはレジスト層43に接しているが、Si柱H1〜H6の側面のSiO2層42a、42b、42cよりも膜厚が厚いため、SiN層36上に残存するようになる。
Subsequently, as shown in FIG. 2P, when the resist
続いて、図2Qに示すように、例えばポリSi層をシリサイド化させた導体層45a、45b、45c、45dをN+領域25a、25b、25c、26a、26cとP+領域26bとに接続して形成する。導体層45bは、Si柱H3のN+領域25b、P+領域26bと、Si柱H4のN+領域25c、26cとを繋ぐことで形成される。隣のSRAMセルのSi柱H5のN+領域25a、26aは導体層45aに接続されている。また、導体層45cは、Si柱H1、H2において接続されている。そして、導体層45dは、隣のSRAMセルのSi柱H6において接続されている。
Subsequently, as shown in FIG. 2Q, for example, the conductor layers 45a, 45b, 45c, and 45d obtained by siliciding the poly-Si layer are connected to the N + regions 25a, 25b, 25c, 26a, and 26c and the P + region 26b. Form. The
続いて、図2Rに示すように、例えばSiN層46を、その表面位置がSi柱H1〜H6の上部i領域27a、27b、27cの中央部近傍に位置するように形成する。
Subsequently, as shown in FIG. 2R, for example, the
続いて、図2Sに示すように、図2K、図2Oで説明した方法と同じくレジスト層を形成し、その後HFガスをそのレジスト層の上面から供給し、Si柱H5、H3、H4の側面のSiO2層35a、35b、35c、42a、42b、42cをエッチングし、さらに図2Qで説明した方法で導体層47a、47b、47c、47dを形成する。導体層47aはSi柱H5の上部TiN層32aと接続され、導体層47bはSi柱H3の上部TiN層32bと接続され、導体層47dはSi柱H4の上部TiN層32iと接続される。さらに、図2S(a)に示すように、導体層47aはSi柱H5、H1に繋げて形成され、導体層47dはSi柱H4、H6に繋げて形成される。
Subsequently, as shown in FIG. 2S, a resist layer is formed in the same manner as the method described in FIGS. 2K and 2O, and then HF gas is supplied from the upper surface of the resist layer, and the side surfaces of the Si pillars H5, H3, and H4 The SiO 2 layers 35a, 35b, 35c, 42a, 42b, and 42c are etched, and
続いて、図2Tに示すように、レジスト層48を、その表面位置がSi柱H1〜H6頂部よりも低い位置になるように形成する。
Subsequently, as shown in FIG. 2T, the resist
続いて、図2Uに示すように、レジスト層48をエッチングマスクとして用い、SiO2層42a、42b、42c、35a、35b、35c、TiN層32a、32b、32i、ゲートSiO2層34a、34b、34cをエッチングし、さらに、レジスト層48を除去する。続いて、SiO2層42a、42b、42c、35a、35b、35c、TiN層32a、32b、32i、ゲートSiO2層34a、34b、34cをイオン注入ストッパ層とするイオン注入法によってSi柱H1、H4、H5、H6の頂部にN+領域49a、49c、49d、49fを形成し、Si柱H3、H2の頂部にP+領域49b、49eを形成する。
Subsequently, as shown in FIG. 2U, using the resist
続いて、図2Vに示すように、CVD法を用いて全体にSiO2層50を形成し、Si柱H5の頂部にあるN+領域49a上にコンタクトホール51aを形成し、Si柱H3の外周部に繋がる下部TiN層32f(下部TiN層32fの上方に導体層47bが形成されている。)上にコンタクトホール51bを形成する。続いて、Si柱H3の頂部にあるP+領域49b上にコンタクトホール51cを形成し、導体層45b上にコンタクトホール51dを形成し、Si柱H4の頂部のN+領域49c上にコンタクトホール51eを形成する。続いて、Si柱H1の頂部のN+領域49d上にコンタクトホール51fを形成し、導体層45c上にコンタクトホール51gを形成し、Si柱H2の頂部のP+領域49e上にコンタクトホール51hを形成する。続いて、下部TiN層32g(上方に導体層47cが形成される。)上にコンタクトホール51iを形成し、Si柱H6の頂部のN+領域49f上にコンタクトホール51jを形成する。
Subsequently, as shown in FIG. 2V, the SiO 2 layer 50 is formed on the entire surface by using the CVD method, the
その後、コンタクトホール51aを介してSi柱H5の頂部のN+領域49aと繋がったビット線配線金属層BLaを形成し、コンタクトホール51fを介してSi柱H1の頂部のN+領域49dと繋がった反転ビット線配線金属層BLBaを形成する。続いて、コンタクトホール51b、51gを介してSi柱H3の下部TiN層32f、導体層47bと導体層45cを繋げた金属配線層52aを形成し、コンタクトホール51c、51hを介してSi柱H3、H2の頂部のP+領域49b、49eを接続した電源線金属配線層Vddを形成し、コンタクトホール51d、51iを介してSi柱H2の下部TiN層32g、導体層47cと導体層45bを繋げた金属配線層52bを形成する。続いて、コンタクトホール51eを介してSi柱H4の頂部のN+領域49cと繋がるビット線配線金属層BLbを形成し、コンタクトホール51jを介してSi柱H6の頂部のN+領域49fと繋がった反転ビット線配線金属層BLBbを形成する。
Thereafter, a bit line wiring metal layer BLa connected to the top N + region 49a of the Si pillar H5 through the
続いて、図2Wに示すように、CVD法を用いてSiO2層53を形成し、導体層47a、47d上にコンタクトホール54a、54bを形成し、コンタクトホール54a、54bを介して導体層47a、47dを繋げたワード線配線金属層WLを形成する。
Subsequently, as shown in FIG. 2W, the SiO 2 layer 53 is formed by using the CVD method,
なお、図2W(b)に示すように、チャネルi層27a、27b、27cの下方に形成されたN+領域26a、P+領域26b、N+領域26cの厚さをLb、上方に形成されたN+領域49a、P+領域49b、N+流域49cの厚さをLt、Si柱H5、H3、H4の水平断面における直径をDpとしたとき、Lb、LtはDpより大きいことが好ましい。なぜなら、SGTの水平方向の微細化はリソグラフィ技術やその他の加工技術により困難であるものの、SGTの垂直方向の加工は水平方向の加工よりも容易に行えるからである。上記構成は、Si柱H1、H2、H6に形成されるSGTにも適用できる。 As shown in FIG. 2W (b), the thicknesses of the N + regions 26a, P + regions 26b, and N + regions 26c formed below the channel i layers 27a, 27b, and 27c are formed Lb and above. Further, when the thickness of the N + region 49a, the P + region 49b, and the N + flow region 49c is Lt, and the diameter of the Si pillars H5, H3, and H4 in the horizontal cross section is Dp, Lb and Lt are preferably larger than Dp. This is because, although it is difficult to miniaturize the SGT in the horizontal direction by lithography and other processing techniques, the vertical processing of the SGT can be performed more easily than the horizontal processing. The above configuration can also be applied to SGTs formed on the Si pillars H1, H2, and H6.
また、回路集積度を上げるために、Si柱H5、H3、H4の上部に形成されたSGTを微細化し、DpをΔDpだけ減少させる場合、下方の不純物領域26a、26b、26cに含まれるドナー又はアクセプタ不純物原子数を維持するためには、次式を満たすようにLbをΔLbだけ増やせばよい。
π(Dp/2)2Lb=π(((Dp−ΔDp)/2)2(Lb+ΔLb)・・(1)
この式は次式に書き換えられる。
(Lb+ΔLb)/Lb=((Dp−ΔDp)/Dp)−2 ・・・・・・・・(2)
即ち、Dpを減少させる場合、Lbの増加率(Lb+ΔLb)/Lbは、Dpの縮小率(Dp−ΔDp)/Dpのマイナス2乗以上になるように設定すればよい。
Dpの縮小にともない必要とされるLbの増加率は急激に増加するものの、上述のように、SGTの垂直方向の加工は、リソグラフィ技術など加工技術により制限を受ける水平方向の加工よりも容易に行えるため、こうした急激な増加も問題とはならない。
なお、上記の設定は、上方の不純物領域46a、46b、46cの厚さLtにも適用できるし、Si柱H1、H2、H6に形成されるSGTの上下の不純物領域にも適用できる。
Further, in order to increase the degree of circuit integration, when SGT formed on the Si pillars H5, H3, and H4 is miniaturized and Dp is decreased by ΔDp, donors included in the
π (Dp / 2) 2 Lb = π (((Dp−ΔDp) / 2) 2 (Lb + ΔLb) (1)
This equation can be rewritten as
(Lb + ΔLb) / Lb = ((Dp−ΔDp) / Dp) −2 (2)
That is, when Dp is decreased, the increase rate of Lb (Lb + ΔLb) / Lb may be set to be equal to or greater than the minus square of Dp reduction rate (Dp−ΔDp) / Dp.
Although the increase rate of Lb required as Dp shrinks increases rapidly, as described above, vertical processing of SGT is easier than horizontal processing that is limited by processing technology such as lithography technology. Such a rapid increase is not a problem because it can be done.
The above setting can be applied to the thickness Lt of the upper impurity regions 46a, 46b, and 46c, and also to the impurity regions above and below the SGT formed in the Si pillars H1, H2, and H6.
以上のとおり、図2A〜図2Wに示す製造方法によって、図1Aの回路図、図1Bの模式構造図、図1CのSi柱配置図に示すSRAMセル回路が形成される。 2A to 2W, the SRAM cell circuit shown in the circuit diagram of FIG. 1A, the schematic structure diagram of FIG. 1B, and the Si pillar layout diagram of FIG. 1C is formed.
上述した第1実施形態に係る半導体装置の製造方法によれば、図1BにおけるSGTのソース又はドレインとなるN+領域3a、3b、3c、3d、6a、6b、6c、6dは、図2A〜図2Dに示すように、Si柱H1〜H6を形成する前に、i層基板13とi層22に挟まれて積層に形成される。これによって、例えば図2J〜図2Mに示すSGTのソース又はドレイン不純物層になる領域を、SiO2層32、TiN層32a、32b、ゲートSiO2層34a、34b、34cをエッチングした後で、ドナー又はアクセプタ不純物を拡散させて形成することが不要となる。
According to the manufacturing method of the semiconductor device according to the first embodiment described above, the N + regions 3a, 3b, 3c, 3d, 6a, 6b, 6c, and 6d serving as the source or drain of the SGT in FIG. As shown in FIG. 2D, before forming the Si pillars H1 to H6, the Si pillars H1 to H6 are sandwiched between the i-
図2Eに示す、Si柱H1〜H6の下部のN+領域25a、25b、25cは、図2Aに示すように、砒素イオンを注入することにより、同じ深さに同じ不純物濃度分布を持ったN+領域15により、均一な状態に形成される。同様に、上部N+領域26a、26c、P+領域26bは、図2B及び図2Cに示すように、砒素イオンの注入、続くボロンイオンの注入によって、同じ深さ位置に同じ不純物濃度分布を有するN+領域21a、21b、P+領域19によって、均一な状態に形成される。これにより、Si柱H1〜H6のN+領域25a、25b、25c、26a、26c、P+領域26bが、Si柱H1〜H6の柱構造の内部に垂直方向に、高精度に、かつ容易に形成される。
As shown in FIG. 2A, N + regions 25a, 25b, and 25c below the Si pillars H1 to H6 shown in FIG. 2E are formed by implanting arsenic ions to have N impurity regions having the same impurity concentration distribution at the same depth. The +
(第2実施形態)
以下、図3A〜図3D、図4を用いて、第2実施形態に係るSGTを有する半導体装置の製造方法について説明する。
(Second Embodiment)
Hereinafter, a method for manufacturing a semiconductor device having an SGT according to the second embodiment will be described with reference to FIGS. 3A to 3D and FIG. 4.
第1実施形態の図2Eにおいては、SiO2層23a、23b、23cをエッチングマスクとして、例えばRIE(Reactive Ion Etching)法を用い、i層22、N+領域21a、21b、P+領域19、N+領域15、i層基板13をエッチングすることでSi柱H1〜H6を形成する。そしてこれにより、Si柱H1〜H6の側面からドナー及びアクセプタ不純物を多く含むN+領域25a、25b、25c、26a、26cとP+領域26bとの表面を露出させる。第1実施形態では、続いて、図2Fに示すように、熱酸化法にてSiO2層29a、29b、29cを形成する際に、表面が外部に露出しているN+領域25a、25b、25c、26a、26cとP+領域26bとからドナー及びアクセプタ不純物が外部に侵出して、SGTのチャネルになるi領域24a、24b、24c、27a、27b、27cに再拡散する。このような構成では、SGTの特性が不十分になったり、SGTの特性にバラツキが生じることがあった。本実施形態に示す製造方法によればこのような問題が解消されるようになる。
In FIG. 2E of the first embodiment, the SiO 2 layers 23a, 23b, and 23c are used as etching masks, for example, using the RIE (Reactive Ion Etching) method, and the
図3Aに示すように、i層基板13上にSiO2層14を例えば熱酸化法で形成する。このSiO2層14上に形成されたレジスト層60をマスクとして用い、i層基板13の上方から砒素イオン(As+)のイオン注入を行い、i層基板13の表層部にN+領域61a、61b、61c、61d、61e、61fを形成する。
As shown in FIG. 3A, the SiO 2 layer 14 is formed on the i-
続いて、図3Bに示すように、SiO2層14を除去し、N+領域61a、61b、61c、61d、61e、61f及びi層基板13上に、例えば低温エピタキシャル成長法を用いてi層16を形成する。そして、i層16上に、例えばCVD法を用いてSiO2層17を形成する。その後、N+領域61a、61c、61d、61fと垂直方向に重なり合うように、i層16内にN+領域63a、63b、63c、63dを、レジスト層62をマスクとして用いた砒素イオン注入によって形成する。
Subsequently, as shown in FIG. 3B, the SiO 2 layer 14 is removed, and the
続いて、図3Cに示すように、レジスト層62を除去し、新たなレジスト層64を形成し、このレジスト層64をマスクとして用い、ボロンイオン注入を行い、N+領域61b、61eと垂直方向に重なり合うi層16内にP+領域65a、65bを形成する。
Subsequently, as shown in FIG. 3C, the resist
続いて、図3Dに示すように、図2D、図2Eに示す製造方法を用いて、Si柱H1〜H6を形成する。ここでは、N+領域61a、61b、61c、63a、63b、63c、63dとP+領域65a、65bとの側面がSi柱H1〜H6の内部に位置するように形成される。その後、図2F〜図2Wに示す製造方法によって製造する。図2Wの工程に至るまでに途中で行う熱工程によって、ドナー及びアクセプタ不純物の熱拡散が行われ、N+領域61a、61b、61c、63a、63bとP+領域65a、65bとが導体層45a、45b、45c、45d(図2Q参照)に接続される。
Subsequently, as shown in FIG. 3D, Si pillars H1 to H6 are formed using the manufacturing method shown in FIGS. 2D and 2E. Here, the N + regions 61a, 61b, 61c, 63a, 63b, 63c, 63d and the side surfaces of the P + regions 65a, 65b are formed so as to be located inside the Si pillars H1 to H6. Then, it manufactures with the manufacturing method shown to FIG. 2F-FIG. 2W. By a thermal process carried out on the way up to the step of FIG 2W, performed thermal diffusion of the donor and acceptor impurities, N +
本実施形態の製造方法によれば、図3Dに示す状態から、Si柱H1〜H6の表面及びi層基板13aの表面を酸化させる工程では、N+領域61a、61b、61c、63a、63bとP+領域65a、65bがSi柱H1〜H6の側面から露出していないので、N+領域61a、61b、61c、63a、63bとP+領域65a、65bからドナー及びアクセプタ不純物が外部に侵出するようになり、SGTのチャネルになるi領域24a、24b、24c、27a、27b、27cに再拡散されることはない。これによってSGTの特性低下や、バラツキが生じる問題が解消される。
According to the manufacturing method of the present embodiment, in the step of oxidizing the surfaces of the Si pillars H1 to H6 and the surface of the i-
また、図4に示すように、第1実施形態の図2Hに至る工程において、即ち、Si柱H1〜H6の外周部にゲートSiO2層34a、34b、34c、TiN層32、SiO2層35を形成した後において、N+領域61a、61b、61c、63a、63bとP+領域65a、65bとがSi柱H1〜H6の内側に位置するように形成する。これにより、少なくともゲートSiO2層34a、34b、34cを形成する以前では、Si柱H1〜H6の表面が露出することがあっても、N+領域61a、61b、61c、63a、63bとP+領域65a、65bがSi柱H1〜H6の側面から露出していないので、ドナー及びアクセプタ不純物が外部に出ることが防止される。
As shown in FIG. 4, in the process leading to FIG. 2H of the first embodiment, that is, the gate SiO 2 layers 34a, 34b, 34c, the
(第3実施形態)
以下、図5を参照しながら、第3実施形態に係る半導体装置の製造方法を説明する。
(Third embodiment)
Hereinafter, a method of manufacturing a semiconductor device according to the third embodiment will be described with reference to FIG.
図5に示すように、i層基板13の表層部に砒素イオン注入によってN+領域67を形成し、このN+領域67上に例えば低温Siエピタキシャル成長によってi層68を形成し、このi層68上にSiO2層69を形成する。そして、図2B、図2Cに示す方法によって、i層68の表層部にN+領域70a、70c、P+領域70bを砒素及びボロンのイオン注入によって形成する。これにより、i層68の下部に砒素、ボロンがイオン注入されていないi層71を形成する。第1実施形態における断面構造(図2C参照)との相違点は、レジスト層20を除去した段階で、図5ではi層71が存在するのに対して、図2Cではi層71に対応する層が存在しないことにある。
As shown in FIG. 5, an N + region 67 is formed in the surface layer portion of the
図2Cに示すN+領域15、21a、21bとP+領域19とには、SGTの低い抵抗値のソース又はドレインが求められる。このため、砒素及びボロン原子がSiの固溶限界に近い高濃度になるようにイオン注入される。そして、その後の熱工程において、N+領域15及びN+領域15に接するN+領域21a、21bとP+領域19との境界において、急速に砒素及びボロンが高濃度の状態で混合するようになる。この場合では、この境界部分において結晶欠陥が発生し易くなる。このように結晶欠陥が発生すると、この結晶欠陥が、SGTのチャネルになるi領域24a、24b、24c、27a、27b、27cまで伸びることで、SGTの特性を劣化させる可能性が生じる。これに対して、本実施形態の製造方法によれば、N+領域67と上部のN+領域70a、70c、P+領域70bの間にi層71が存在するため、これ以後の熱工程では、最初の段階では低濃度の砒素とボロンの相互拡散が生じるようになるので、上記のような結晶欠陥の発生が抑制される。
A source or drain having a low resistance value of SGT is required for the N + regions 15, 21a, 21b and the P + region 19 shown in FIG. 2C. For this reason, arsenic and boron atoms are ion-implanted so as to have a high concentration close to the solid solution limit of Si. Then, in the subsequent thermal process, the N +
(第4実施形態)
以下、図6A、図6Bを参照しながら、第4実施形態に係るSGTを有する半導体装置の製造方法について説明する。
(Fourth embodiment)
Hereinafter, a method for manufacturing a semiconductor device having an SGT according to the fourth embodiment will be described with reference to FIGS. 6A and 6B.
図6Aに示すように、i層基板13の表層近傍の領域に砒素イオン注入によってN+領域67aを形成し、i層13表層部にi層71aを形成する。i層71aの形成は砒素イオン注入によるi層基板13の深さ方向での砒素不純物分布がN+領域67a中に存在するように加速電圧を調整することで行う。i層71a上に例えば低温Siエピタキシャル成長によってi層68aを形成し、i層68a上にSiO2層69aを形成する。そして、i層68aに、図2B、図2Cで示すものと同様なN+領域70a、70c、P+領域70bを砒素及びボロンのイオン注入によって形成する。
As shown in FIG. 6A, an N + region 67a is formed by arsenic ion implantation in a region near the surface layer of the i-
図6Aに示す半導体装置の断面構造は図5に示すものと同じであるが、図5におけるi層71はN+層67上に直接、低温Siエピタキシャル成長を用いて形成しているため、i層71内に結晶欠陥が発生しやすい。これに対し、図6Aに示す製造方法においては、砒素不純物を高濃度に含んでいないi層71a上にi層68aを低温Siエピタキシャル成長によって形成するので、i層68a内での結晶欠陥の発生が抑制される。
Although the cross-sectional structure of the semiconductor device shown in FIG. 6A is the same as that shown in FIG. 5, the
また、図6Bに示すように、i層71a上に低温Siエピタキシャル成長によって形成させたi層68cにおいて、その表層部にi層72を残存させ、下部に図6Aと同じようにイオン注入によってN+領域70a、70c、P+領域70bを形成させる。そして、SiO2層69aを除去した後、図2Dで示すように、i層22を低温Siエピタキシャル成長を用いて形成させる。このようにして、ドナー又はアクセプタ不純物を高濃度に含まないi層72上にi層22を低温Siエピタキシャル成長を用いて形成するので、i層72との境界付近でのi層22aにおける結晶欠陥の発生が抑制される。
Further, as shown in FIG. 6B, in the i layer 68c formed by low-temperature Si epitaxial growth on the i layer 71a, the
(第5実施形態)
以下、図7A、図7Bを参照しながら、第5実施形態に係るSGTを有する半導体装置の製造方法について説明する。
(Fifth embodiment)
Hereinafter, a method for manufacturing a semiconductor device having an SGT according to the fifth embodiment will be described with reference to FIGS. 7A and 7B.
図7Aに示すように、i層基板13b上に、例えば低温Siエピタキシャル成長を用いてN+領域73とi層13cを連続して形成し、続いてi層13c表層にN+領域15を形成する。続いて、図2Dに示すように、N+領域15上にN+領域21a、21b、P+領域19を形成し、この上にi層22を形成する。それ以後は、図2Gに示すN+領域30a、30b、30c、30dを形成する工程を行うことなく、図2E〜図2Wに示す工程と同じ工程を行う。
As shown in FIG. 7A, an N + region 73 and an i layer 13c are successively formed on the
これによって、図7Bに示すように、i層基板13b上にあって、かつSi柱H1〜H6の下部に繋がってN+領域73aが形成される。図2Gの製造方法においては、加速された砒素イオンをi層基板13a上方からイオン注入してN+領域30a、30b、30c、30dを形成する。この場合、i層基板13aの表面で反射された砒素イオンがSi柱H1〜H6のSGTのチャネルになるi領域24a、24b、24c、27a、27b、27cに注入される可能性が生じる。これによって、Si柱H1〜H6に形成されたSGTの特性が劣化する。これに対して、本実施形態の製造方法では、Si柱H1〜H6を形成する以前から、N+領域73が形成されているため、このような特性低下を防ぐことができる。
As a result, as shown in FIG. 7B, an N + region 73a is formed on the i-
(第6実施形態)
以下、図8A、図8Bを参照しながら、第6実施形態に係るSGTを有する半導体装置の製造方法について説明する。
(Sixth embodiment)
Hereinafter, a method for manufacturing a semiconductor device having an SGT according to the sixth embodiment will be described with reference to FIGS. 8A and 8B.
従来例の、1個のSi柱に1個のSGTを形成するSGTを有する半導体装置の製造方法では、同じ高さの複数のSi柱を基板上に形成し、これらSi柱の上下の位置にチャネル領域を挟んでソース又はドレインとなるドナー又はアクセプタ不純物層を形成した。このため、従来例の1個のSi柱に1個のSGTを形成するSGTを有する半導体装置では、別の工程を追加しない限り、基板上に作られたNチャネル及びPチャネルSGTのチャネル長は等しくなってしまう。このため、回路設計においてNチャネル、PチャネルSGTのチャネル長を変更することができない。これに対し、本実施形態では1個のSi柱の上下の位置にそれぞれSGTを形成するので、この1個のSi柱の上下の位置にある各々のSGTのチャネル長が設計要求に基づいて容易に変更可能となる。 In the conventional method of manufacturing a semiconductor device having an SGT in which one SGT is formed on one Si pillar, a plurality of Si pillars having the same height are formed on the substrate, and are positioned above and below these Si pillars. A donor or acceptor impurity layer serving as a source or a drain was formed with the channel region interposed therebetween. For this reason, in the conventional semiconductor device having an SGT in which one SGT is formed on one Si pillar, the channel lengths of the N channel and the P channel SGT formed on the substrate are as long as another process is not added. It becomes equal. For this reason, the channel lengths of the N channel and the P channel SGT cannot be changed in the circuit design. In contrast, in the present embodiment, the SGTs are formed at the upper and lower positions of one Si pillar, respectively, so that the channel length of each SGT at the upper and lower positions of this one Si pillar can be easily set based on the design requirements. Can be changed.
本実施形態では、図8Aに示すように、Si柱H1〜H6の中央部にあるN+領域25a、25b、25cは同じ高さ位置に、かつ同時に形成され、これらN+領域25a、25b、25c上のN+領域26a、26c及びP+領域26bも同じ高さ位置に形成される。Si柱H1〜H6の高さはいずれもL1となるが、i層基板13aの表面からN+領域25a、25b、25cとN+領域26a、26c、P+領域26bとの境界までの垂直方向の長さL2と、N+領域25a、25b、25cの垂直方向の長さL3と、N+領域26a、26c、P+領域26bの垂直方向の長さL4と、図2Uに示すSi柱H1〜H6の頂部に形成されるN+領域49a、49c、P+領域49bが形成される予定の部分の垂直方向の長さL5と、を設定することにより、Si柱H1〜H6の上下の位置に形成するSGTのチャネル長を変更することができる。
In the present embodiment, as shown in FIG. 8A, the N + regions 25a, 25b, and 25c in the center of the Si pillars H1 to H6 are formed at the same height and at the same time, and these N + regions 25a, 25b, N + regions 26a and 26c and P +
図8Bに示すように、上記した製造方法によって、Si柱H1〜H6の下部にあるN+領域73aとN+領域25a、25b、25cとの間に位置するi領域24a、24b、24cの垂直方向の長さで決定されるチャネル長Ldと、Si柱H1〜H6の上部にあるN+領域49a、49c、P+領域49bとN+領域26a、26c、P+領域26bとの間に位置するi領域27a、27b、27cの垂直方向の長さで決定されるチャネル長Luを設計要求に基づく所定の長さとすることができる。そして、本実施形態の製造方法では、従来のプレナー型MOSトランジスタのようにチャネル幅を広げることによる回路面積の増大はなく、Si柱H1〜H6の上下の位置に形成されたSGTのチャネル長Ld、Luを変更することで、CMOSトランジスタに設計要求に基づく所要の駆動能力を設定可能となる。
As shown in FIG. 8B, the vertical direction of the i
また、図15Bに示す、従来例の単一のSi柱に1個のSGTを形成する製造方法では、全てのNチャネル、PチャネルSGTのチャネル長が同じになるため、Nチャネル、PチャネルSGTのチャネル長を設計要求に基づいて変更することができないが、本実施形態ではチャネル長Ld、Luを設計要求に基づいて所定の長さに設定することが容易である。 Further, in the manufacturing method in which one SGT is formed on a single Si pillar in the conventional example shown in FIG. 15B, the channel lengths of all N-channel and P-channel SGTs are the same. However, in this embodiment, it is easy to set the channel lengths Ld and Lu to predetermined lengths based on the design request.
(第7実施形態)
以下、図9A〜図9Cを参照しながら、第7実施形態に係るSGTを有する半導体装置の製造方法について説明する。
(Seventh embodiment)
Hereinafter, a method for manufacturing a semiconductor device having an SGT according to the seventh embodiment will be described with reference to FIGS. 9A to 9C.
図9Aに示すSRAMセル回路図は、図1Aに示すSRAMセル回路図において駆動用NチャネルSGT_N11、N21が存在しないSRAMセルである。 The SRAM cell circuit diagram shown in FIG. 9A is an SRAM cell in which the driving N-channels SGT_N11 and N21 do not exist in the SRAM cell circuit diagram shown in FIG. 1A.
本実施形態では、図9Bに示すように、Si柱H3の底部に、i層基板13aにN+領域75を形成し、Si柱H5、H4の底部にはN+領域を形成しない。同様に、Si柱H2の底部のi層基板13a上にN+領域を形成し、Si柱H1、H6の底部にはN+領域を形成しない。そして、図2WではSi柱H3、H4の底部で繋がっていたゲート導電層であるTiN層32fを分離し、Si柱H4の下部に電気的に浮遊するTiN層32jを形成する。同様にSi柱H5でも分離されたTiN層32kを形成する。Si柱H1、H2、H6においても同様にTiN層の分離が行われる。これによって、Si柱H5、H4、H1、H6の下部のSGTは電流が流れることがなく、電気的に浮遊するSGTになるため、図9Bに示すSRAMセル回路が実現される。
In the present embodiment, as shown in FIG. 9B, in the bottom of the Si pillar H3, the N + region 75 is formed in the
また、図9Cに示すように、図9Bで用いたi層基板13bの代わりに、SiO2基板76上にi層77a、77b、77cを形成し、これらi層77a、77b、77c上にSi柱H5、H3、H4を形成し、Si柱H5、H4の底部にはN+領域を形成せず、Si柱H3、H4の底部で繋がるゲート導電層であるTiN層32fを分離して、Si柱H4の下部に電気的に浮遊するTiN層32jを形成する。Si柱H1、H2、H6においても、Si柱H5、H3、H4と同様に形成する。これによっても、図9Bに示すSRAMセル回路が実現される。
Further, as shown in FIG. 9C, instead of the i-
また、図9Bにおいて、Si柱H5、H4、H1、H6の底部にN+領域を形成する場合、SGTをエンファンス型にして、Si柱H5、H4、H1、H6の下部のSGTのTiN層32k、32jを電気的に浮遊させるか、TiN層32k、32jをグランド金属配線に接続し、Si柱H1、H2、H6においても、Si柱H5、H3、H4と同様に形成すればよい。これによっても上記構成と同様な効果が得られる。
Further, in FIG. 9B, when forming the N + region at the bottom of the Si pillars H5, H4, H1, and H6, the SGT is made an enhanced type, and the
図9B(b)に示すように、Si柱H5、H4の下部にはN+領域が形成されていないが、i層基板13aによって繋がったSi柱H3の底部にあるN+領域75が、ソース又はドレインの不純物領域になる。この場合、高い抵抗のi層基板13aによって、チャネルであるi領域24a、24cに流れる電流が抑制される。また、図9C(b)に示すようにSiO2基板76を有する場合は、このような電流は発生しないので、更に効率的にSi柱H5、H4の下部SGTが回路上に存在しない状態を実現することができる。この図9Cにおいては、Si柱H5、H4の底部にN+領域を形成した場合でも、このN+領域を電気的に浮遊させることで、上記構成と同様の効果が得られる。
As shown in FIG. 9B (b), the N + region is not formed under the Si pillars H5 and H4, but the N + region 75 at the bottom of the Si pillar H3 connected by the i-
以上のように、本実施形態によれば、半導体装置の設計要求に従って、Si柱に形成されたSGTが回路上に存在しないように形成することができる。 As described above, according to this embodiment, the SGT formed on the Si pillar can be formed on the circuit in accordance with the design requirement of the semiconductor device.
(第8実施形態)
以下、図10A、図10Bを参照しながら、第8実施形態に係るSGTを有する半導体装置の製造方法について説明する。
(Eighth embodiment)
Hereinafter, a method for manufacturing a semiconductor device having an SGT according to the eighth embodiment will be described with reference to FIGS. 10A and 10B.
図10Aは、本実施形態において、第1実施形態の図2Dに対応する工程を行った後の半導体装置の断面構造図である。図2Dでは、i層基板13の表層部に単一のN+領域15を形成するのに対して、本実施形態においては、このN+領域15と同層にP+領域80、N+領域81a、81bを形成する。このP+領域80、N+領域81a、81bは、図2B、2Cと同じく、砒素(As)、ボロン(B)のイオン注入により形成する。そして、図2Dと同じく、i層16内にあって、P+領域80上にN+領域21a、N+領域81a上にP+領域19、N+領域81b上にN+領域21bを形成する。そして、N+領域21a、P+領域19、N+領域21b上に、例えば低温Siエピタキシャル成長を用いて、i層22を形成する。
FIG. 10A is a cross-sectional structure diagram of the semiconductor device after performing the step corresponding to FIG. 2D of the first embodiment in the present embodiment. In FIG. 2D, a single N + region 15 is formed in the surface layer portion of the i-
図10Bは、本実施形態において、第1実施形態の図2E〜図2Vに対応する工程を行った後の断面構造図である。図2Gでは、i層基板13aの上面に、砒素(As)イオン注入によりN+領域30a、30b、30c、30dを形成するのに対し、本実施形態においては、Si柱H5の下部のi層基板13aの上面にP+領域82a、Si柱H3、H4下部のi層基板13aの上部にN+領域82bを形成し、P+領域82aとN+領域82b間のi層基板13a上部にアイソレーション用絶縁層85を形成する。これによって、Si柱H5の下部にP+領域82a、83aをソース及びドレインとするPチャネルSGTが形成され、Si柱H3の下部にN+領域82b、83bをソース及びドレインとするNチャネルSGTが形成され、Si柱H4の下部にN+領域82b、83cをソース及びドレインとするNチャネルSGTが形成される。
FIG. 10B is a cross-sectional structure diagram after performing a process corresponding to FIGS. 2E to 2V of the first embodiment in the present embodiment. In FIG. 2G, N + regions 30a, 30b, 30c, and 30d are formed on the upper surface of the i-
このように、本実施形態に係る半導体装置の製造方法によれば、1つのSi柱の上下のSGTを、SRAMセル回路の存在の有無に依らず、設計要求に応じて、NチャネルSGTとPチャネルSGTを形成することができる。 As described above, according to the method for manufacturing a semiconductor device according to the present embodiment, the SGTs above and below one Si pillar can be divided into N-channel SGTs and Ps according to design requirements regardless of the presence or absence of the SRAM cell circuit. A channel SGT can be formed.
(第9実施形態)
以下、図面を参照しながら、第9実施形態に係るSGTを有する半導体装置の製造方法について説明する。
(Ninth embodiment)
Hereinafter, a method for manufacturing a semiconductor device having an SGT according to the ninth embodiment will be described with reference to the drawings.
第8実施形態の図10Bでは、導体層45bがSi柱H3、H4に繋がって形成されているのに対して、本実施形態では、導体層が、図11に示すように、Si柱H3のN+領域83b、P+領域26bに接続された導体層84aと、Si柱H10(図10BにおけるSi柱H4に対応する。)のN+領域83c、26cに接続された導体層84bと、に分かれて形成されている。そして、Si柱H10の上下の位置に形成されたSGTのゲート導体層であるTiN層32f、32iを接続し、Si柱H3の中間に位置するN+領域83c、26cに接続された導体層84bを電気的に浮遊させることで、Si柱の上下の位置にある2個のSGTを、単一のSGTとすることができる。
In FIG. 10B of the eighth embodiment, the
(第10実施形態)
以下、図12を参照しながら、第10実施形態に係るSGTを有する半導体装置の製造方法について説明する。
(10th Embodiment)
Hereinafter, a method for manufacturing a semiconductor device having an SGT according to the tenth embodiment will be described with reference to FIG.
第1実施形態では、SGTを構成する不純物領域について、あるチャネル層の下方に形成された不純物領域の厚さはその上方に形成された不純物領域の厚さと等しく、また、これら不純物領域の直径も等しいとした。しかし、この構成を維持したままSGTを微細化すると、十分なPN接合電位差が得られない虞がある。例えば、図2W(b)に示すように、チャネル層であるi領域27a、27b、27cの下方に形成されたN+領域26a、P+領域26b、N+領域26cの厚さをLb、上方に形成されたN+領域49a、P+領域49b、N+領域49cの厚さをLt、Si柱H5、H3、H4の水平断面における直径をDpとしたとき、Dpを10nm以下に微細化すると、Lb及びLtを20nm、ドナー又はアクセプタ不純物体積密度をSiへの固溶限界に近い1×1020/cm3としても、上述の不純物領域に含まれるドナー又はアクセプタ不純物原子の数は10個以下になる。従って、この場合、これら不純物領域が、対応するSGTのチャネル層であるi領域に対して、従来のバンド理論から得られるようなPN接合電位差を得ることは難しくなる。そのため、第1実施形態では、SGTを微細化するためにSi柱の直径を細くする場合、上下の不純物領域の厚さ、ひいては、Si柱の高さを大きくする必要がある。
In the first embodiment, for the impurity regions constituting the SGT, the thickness of the impurity region formed below a certain channel layer is equal to the thickness of the impurity region formed above the channel layer, and the diameter of these impurity regions is also the same. Equal to. However, if the SGT is miniaturized while maintaining this configuration, a sufficient PN junction potential difference may not be obtained. For example, as shown in FIG. 2W (b), the thicknesses of the N + regions 26a, P + regions 26b, and N + regions 26c formed below the
これに対し、第10実施形態では、図12に示すように、チャネル層であるi領域27a、27b、27cの上方に形成されたN+領域49a、P+領域49b、N+領域49cの厚さLtを下方に形成されたN+領域26a、P+領域26b、N+領域26cの厚さLbより薄く設け、N+領域49a、P+領域49b、N+領域49cの直径DをSi柱H5、H3、H4の直径Dpよりも大きく設ける。直径Dは、例えば、図2Uに示すエッチング工程の後に、N+領域49a、P+領域49b、N+領域49cの外周部にドナー又はアクセプタ不純物を含んだエピタキシャルSi膜を形成することで、大きくできる。以上の構成により、チャネル層の上下に設けられた不純物領域間のドナー不純物及びアクセプタ不純物の濃度を釣り合わせることができる。従って、SGTの微細化のために、Si柱の直径を細くし、これに合わせ、下方の不純物領域を厚くした場合にも、上方の不純物領域の厚さを抑制できるため、Siの高さを大きくする必要はない。なお、以上では、Si柱H5、H3、H4の上部に形成されるSGTについて述べたが、上記の不純物領域の構成は、Si柱H1、H2、H6に形成されるSGTにも適用できる。
In contrast, in the tenth embodiment, as shown in FIG. 12, the thicknesses of the N + region 49a, the P + region 49b, and the N + region 49c formed above the
以上のように、本実施形態によれば、SGTを微細化しても、Si柱の高さを維持できる。 As described above, according to the present embodiment, the height of the Si pillar can be maintained even if the SGT is miniaturized.
また、上記第1〜8実施形態に係る本発明の技術思想は、SRAMセル回路の存在の有無に依らず、Si柱の中間に不純物領域を有する他の回路の製造方法にも適用可能なことは言うまでもない。 In addition, the technical idea of the present invention according to the first to eighth embodiments can be applied to a method of manufacturing another circuit having an impurity region in the middle of the Si pillar regardless of the presence or absence of the SRAM cell circuit. Needless to say.
図2Cにおいて、N+領域21a、21b、P+領域19をi層16全体に形成しているが、イオン注入された砒素又はボロンイオンがi層基板13の表層部に形成されたN+領域15に到達している、いないに依らず、図1WのSGT回路製造の最終段階において、Si柱H1〜H6の中間位置に形成されるSGTのソース又はドレインの機能を損なうものでない限り許容される。このことは、本発明に係るその他の実施形態においても同様である。
In Figure 2C, N +
また、図2Cにおいては、N+領域21a、21b、P+領域19をイオン注入で形成しているが、例えば、SiO2層17の所定の場所に孔を空け、ボロン又は砒素原子をi層16上に吸着させて、その後に熱処理を行うことによってN+領域21a、21b、P+領域19を形成することもできる。これによって、ボロン又は砒素不純物原子を高濃度に含むN+領域21a、21b、P+領域19を安定して形成することがきる。また、このボロン又は砒素原子の吸着と、例えばALD法によるSi層とによる多層積層膜を使用してN+領域21a、21b、P+領域19を形成してもよい。これによって、より一層安定して高濃度不純物原子を含むN+領域21a、21b、P+領域19を形成することができる。この方法は、N+領域15を形成する場合や、本発明に係るその他の実施形態においても同様である。
In FIG. 2C, the N + regions 21a, 21b, and the P + region 19 are formed by ion implantation. For example, a hole is formed in a predetermined place of the SiO 2 layer 17, and boron or arsenic atoms are formed in the i layer. The N + regions 21a and 21b and the P + region 19 can also be formed by adsorbing on the
上記実施形態において、SGTを構成する不純物領域に含まれるドナー及びアクセプタ不純物原子数は、設計上のソース抵抗、ドレイン抵抗、リーク電流などの設定値によって決めることができる。 In the above embodiment, the number of donor and acceptor impurity atoms contained in the impurity region constituting the SGT can be determined by setting values such as designed source resistance, drain resistance, and leakage current.
第1の実施形態では、図2W(b)に示すように、Si柱H5、H3、H4の上部に形成されるSGTについて、チャネル層であるi領域27a、27b、27cの上方に形成されたN+領域49a、P+領域49b、N+流域49cの厚さは一定の値Ltであり、下方に形成されたN+領域26a、P+領域26b、N+領域26cの厚さは一定の値Lbである場合について説明したが、これらの厚さを、不純物領域に用いたドナー又はアクセプタ不純物の熱拡散係数の違いに基づき、それぞれ異なるものとしてもよい。この構成は、Si柱H5、H3、H4の下部に形成されるSGTやSi柱H1、H2、H6に形成されるSGTにも適用できるし、本発明に係るその他の実施形態にも適用できる。
In the first embodiment, as shown in FIG. 2W (b), the SGT formed on the Si pillars H5, H3, and H4 is formed above the
図5におけるi層71、図6Aにおけるi層71a、図6Bにおけるi層72は、ドナー又はアクセプタ不純物が含まれない真性型の半導体層としているが、本発明が提供する効果が得られる限りにおいて、ドナー又はアクセプタ不純物を含む層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
The
図2AにおけるN+領域15はi層基板13上にドナー不純物を含むSiエピタキシャル成長を用いて形成することもできる。
The N + region 15 in FIG. 2A can also be formed on the i-
図2C、図2Dにおいて、i層16、22を例えば低温Siエピタキシャル成長を用いて形成しているが、例えばALD(Atomic Layer Deposition)法などの他の方法で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。 2C and 2D, the i layers 16 and 22 are formed by using, for example, low-temperature Si epitaxial growth, but may be formed by other methods such as an ALD (Atomic Layer Deposition) method. The same applies to other embodiments according to the present invention.
なお、図2AにおいてN+領域15はイオン注入で形成したが、全面に同じN+領域15を形成する場合は、このN+領域15をエピタキシャル成長、ALDなどの同じ導電型を有するSi層堆積によって形成しても良い。それと同様に図2Cに示す工程においても、N+領域21a、21b、P+領域19が同じ導電型で構成される場合に、エピタキシャル成長、ALD法などを用いて、同じ導電型を有するSi層堆積によって形成することもできる。
Incidentally, the N +
図2Gにおいて、i層基板13aの上面から砒素イオン注入によってSi柱H1〜H6間のi層基板13aの表層部にN+領域30a、30b、30c、30dを形成しているが、例えば図2Kの工程を終えた後に、i層基板13aの表層部にN+領域30a、30b、30c、30dを形成しても、Si柱底部にSGTのソース、又はドレインになるN+領域30a、30b、30c、30dを形成することができる。
2G, N + regions 30a, 30b, 30c, and 30d are formed in the surface layer portion of the i-
また、N+領域15、21a、21b、P+領域19にGeなどの不純物原子を取り込むことによって、N+領域15、21a、21b、P+領域19の内部応力制御を行い、Si柱H1〜H6に形成するSGTの移動度が向上する。
Further, N +
図2Hでは、ゲート導電層としてTiN層を例として説明したが、他の金属層であってもよい。また、この金属層と例えばポリSi層などの多層構造とによってゲート導体層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。 In FIG. 2H, the TiN layer has been described as an example of the gate conductive layer, but another metal layer may be used. Further, the gate conductor layer may be formed by this metal layer and a multilayer structure such as a poly-Si layer. The same applies to other embodiments according to the present invention.
本実施形態では、i層基板13、13a、13bの代わりにSOI基板を用いることができることは言うまでもない。
In this embodiment, it goes without saying that an SOI substrate can be used instead of the i-
図9B、図9Cにおいては、回路上に存在しないSGTをSi柱H5、H4、H1、H6の下部に設けた例について説明したが、他の回路において、上部のSGTのゲート導体層を電気的に浮遊させ、Si柱の頂部のソース又はドレイン不純物領域を電気的に浮遊させることでも、設計要求に基づき、回路上にSGTが存在しないように形成することができる。 9B and 9C, an example in which SGTs that do not exist on the circuit are provided below the Si pillars H5, H4, H1, and H6 has been described. However, in other circuits, the gate conductor layer of the upper SGT is electrically connected. Also, the source or drain impurity region at the top of the Si pillar may be electrically floated so that the SGT does not exist on the circuit based on the design requirements.
N+領域26a、P+領域26b、N+領域26cの厚さをLb、N+領域49a、P+領域49b、N+領域49cの厚さをLt、Si柱H5、H3、H4の水平断面における直径をDpとしたとき、第1の実施形態で図2W(b)を参照しつつ説明した、Lb、LtをDpより大きくする第1の関係、LbをLtより大きくする第2の関係、Dpを縮小する場合、Lbの増加率を、Dpの縮小率のマイナス2乗以上になるように設定する第3の関係、第10の実施形態で図12を参照しつつ説明した、N+領域49a、P+領域49b、N+領域49cの水平断面における直径DをDpより大きくする第4の関係、の内の2つ、または3つ、または4つを同時に満足させて形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用できる。
The thickness of the N + region 26a, the P + region 26b, and the N + region 26c is Lb, the thickness of the N + region 49a, the P + region 49b, and the N + region 49c is Lt, and the horizontal cross section of the Si pillars H5, H3, and H4 In the first embodiment, the first relationship in which Lb and Lt are larger than Dp, the second relationship in which Lb is larger than Lt, described with reference to FIG. 2W (b), The third relationship for setting the increase rate of Lb to be equal to or greater than minus square of the reduction rate of Dp when reducing Dp, the N + region described with reference to FIG. 12 in the
図3A〜図3D、図4を用いて説明した第2の実施形態は、本発明に係るその他の実施形態においても同様に適用できることは言うまでもない。 It goes without saying that the second embodiment described with reference to FIGS. 3A to 3D and FIG. 4 can be similarly applied to other embodiments according to the present invention.
上記実施形態では、単一のSi柱に2個のSGTを形成したが、2個を超えるSGTを形成する場合にも、同様の製造方法を追加すればよいので、本発明の技術的思想が適用可能であることは言うまでもない。この場合には、Si柱H1〜H6の頂部に、さらにSGTが形成されることになる。 In the above embodiment, two SGTs are formed on a single Si pillar. However, since the same manufacturing method may be added even when more than two SGTs are formed, the technical idea of the present invention is limited. Needless to say, it is applicable. In this case, SGT is further formed on the tops of the Si pillars H1 to H6.
本発明の技術思想は、Si柱において、下層、及び上層の不純物領域が、同一の導電性を有する不純物領域である場合にも適用可能である。 The technical idea of the present invention is also applicable to the case where the lower and upper impurity regions in the Si pillar are impurity regions having the same conductivity.
図2A〜図2Wにおいては、i層基板13、及びその他の層をSi層から形成したが、その他の半導体材料層を有する場合にも本発明は適用可能である。このことは、本発明のその他の実施形態においても同様である。
2A to 2W, the i-
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成の一部を除いても本発明の技術的思想の範囲内となる。 It should be noted that the present invention can be variously modified and modified without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention. The said Example and modification can be combined arbitrarily. Further, even if a part of the configuration of the above embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.
本発明に係る半導体装置の製造方法によれば、SGTを有する、高集積度な半導体装置が実現できる。 According to the method for manufacturing a semiconductor device of the present invention, a highly integrated semiconductor device having SGT can be realized.
IV1、IV2 インバータ回路
P1、P2 PチャネルSGT
N1、N2、N11、N12、N21、N22 NチャネルSGT
SN1、SN2 選択NチャネルSGT
1a、1b、1c、1d、3a、3b、3c、3d、6a、6d、8a、8b、8c、8d、15、21a、21b、25a、25b、25c、26a、26c、30a、30b、30c、30d、49a、49c、61a、61c、63a、63b、73、73a N+領域
6b、6c、8b、8c、19、26b、49b、65、67b P+領域
H1、H2、H3、H4、H5、H6 Si柱
13、13a、13b i層基板
2a、2b、2c、2d、7a、7b、7c、7d i層
4a、4b、4c、4d、9a、9b、9c、9d、34a、34b、34c、34d、34e、34f ゲートSiO2層
14、17、23a、23b、23c、28a、28b、28c、28d、29a、29b、29c、35a、35b、35c、35d、50、53 SiO2層
32、32a、32b、32c、32d、32e、32f、32g TiN層
36、46 SiN層
40a、40b、40c、41a、41b、41c TiO層
18a、18b、20、37、43、48、60、62、64 レジスト層
45a、45b、45c、45d、47a、47b、47c、47d 導体層
51a、51b、51c、51d、54a、54b コンタクトホール
WL ワード線配線金属層
BL、BLa、BLb ビット線配線金属層
BLB、BLBa、BLBb 反転ビット線配線金属層
IV1, IV2 Inverter circuit P1, P2 P channel SGT
N1, N2, N11, N12, N21, N22 N-channel SGT
SN1, SN2 selected N channel SGT
1a, 1b, 1c, 1d, 3a, 3b, 3c, 3d, 6a, 6d, 8a, 8b, 8c, 8d, 15, 21a, 21b, 25a, 25b, 25c, 26a, 26c, 30a, 30b, 30c, 30d, 49a, 49c, 61a, 61c, 63a, 63b, 73, 73a N + regions 6b, 6c, 8b, 8c, 19, 26b, 49b, 65, 67b P + regions H1, H2, H3, H4, H5, H6 Si pillars 13, 13a, 13b i-layer substrates 2a, 2b, 2c, 2d, 7a, 7b, 7c, 7d i-layers 4a, 4b, 4c, 4d, 9a, 9b, 9c, 9d, 34a, 34b, 34c, 34d, 34e, 34f gate SiO 2 layer 14,17,23a, 23b, 23c, 28a, 28b, 28c, 28d, 29a, 29b, 29c, 35a, 35b, 35c, 35 , 50 and 53 SiO 2 layer 32,32a, 32b, 32c, 32d, 32e, 32f, 32g TiN layer 36 and 46 SiN layer 40a, 40b, 40c, 41a, 41b, 41c TiO layer 18a, 18b, 20,37, 43, 48, 60, 62, 64 Resist layers 45a, 45b, 45c, 45d, 47a, 47b, 47c, 47d Conductor layers 51a, 51b, 51c, 51d, 54a, 54b Contact holes WL Word line wiring metal layers BL, BLa , BLb Bit line wiring metal layer BLB, BLBa, BLBb Inverted bit line wiring metal layer
Claims (15)
前記半導体基板の上方に第1の半導体層を形成する第1の半導体層形成工程と、
前記第1の半導体層の表層部における同一の層内に、ドナー不純物を含む第3の不純物領域とアクセプタ不純物を含む第4の不純物領域のいずれか一方又は両方を形成する第二の不純物領域形成工程と、
前記第1の半導体層の上方に、第2の半導体層を形成する第2の半導体層形成工程と、
前記第2の半導体層の上面から、前記第2の半導体層と、前記第1の半導体層と、前記半導体基板とをエッチングすることで、前記半導体基板と、前記第1の半導体層と、前記第2の半導体層とからなり、かつ、前記第1の不純物領域と前記第2の不純物領域とが、前記第3の不純物領域と前記第4の不純物領域とのいずれかと、前記半導体基板の表面に対して垂直方向に重なり合う複数の第1の島状半導体を形成する島状半導体形成工程と、
前記第1の不純物領域を有する前記第1の島状半導体の底部にドナー不純物を含む第5の不純物領域を形成し、前記第2の不純物領域を有する前記第1の島状半導体の底部にアクセプタ不純物を含む第6の不純物領域を形成する第三の不純物領域形成工程と、
前記第1の島状半導体を囲むようにゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むようにゲート導体層を形成するゲート導体層形成工程と、
前記ゲート絶縁層、前記ゲート導体層よりも上方に位置し、前記第3の不純物領域を有する前記第1の島状半導体の頂部に、ドナー不純物を含む第7の不純物領域を形成し、前記第4の不純物領域を有する前記第1の島状半導体にはアクセプタ不純物を含む第8の不純物領域を形成する第四の不純物領域形成工程と、を有し、
前記第1の不純物領域と前記第5の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第1のSGT(Surrounding Gate MOS Transistor)と、前記第2の不純物領域と前記第6の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第2のSGTとのいずれか一方、又は両方を前記第1の島状半導体の下部側に形成し、
前記第3の不純物領域及び前記第7の不純物領域の内の一方をソース、他方をドレインとし、前記第1の島状半導体の前記第2の半導体層をチャネルとし、前記ゲート導体層をゲートとする第3のSGTと、前記第4の不純物領域と前記第8の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記第2の半導体層をチャネルとし、前記ゲート導体層をゲートとする第4のSGTのいずれか一方、又は両方を前記第1の島状半導体の上部側に形成する、
ことを特徴とする、SGTを有する半導体装置の製造方法。 A first impurity region forming step of forming one or both of a first impurity region containing a donor impurity and a second impurity region containing an acceptor impurity in the same layer in the surface layer portion of the semiconductor substrate;
A first semiconductor layer forming step of forming a first semiconductor layer above the semiconductor substrate;
Second impurity region formation for forming one or both of a third impurity region containing a donor impurity and a fourth impurity region containing an acceptor impurity in the same layer of the surface layer portion of the first semiconductor layer Process,
A second semiconductor layer forming step of forming a second semiconductor layer above the first semiconductor layer;
By etching the second semiconductor layer, the first semiconductor layer, and the semiconductor substrate from the upper surface of the second semiconductor layer, the semiconductor substrate, the first semiconductor layer, and the A second semiconductor layer, wherein the first impurity region and the second impurity region are either the third impurity region or the fourth impurity region, and the surface of the semiconductor substrate. An island-shaped semiconductor forming step of forming a plurality of first island-shaped semiconductors overlapping in a vertical direction with respect to
A fifth impurity region containing a donor impurity is formed at the bottom of the first island-shaped semiconductor having the first impurity region, and an acceptor is formed at the bottom of the first island-shaped semiconductor having the second impurity region. A third impurity region forming step for forming a sixth impurity region containing impurities;
Forming a gate insulating layer so as to surround the first island-shaped semiconductor; and
Forming a gate conductor layer so as to surround the gate insulating layer; and
Forming a seventh impurity region including a donor impurity on the top of the first island-shaped semiconductor located above the gate insulating layer and the gate conductor layer and having the third impurity region; A fourth impurity region forming step of forming an eighth impurity region containing an acceptor impurity in the first island-shaped semiconductor having four impurity regions;
One of the first impurity region and the fifth impurity region is a source, the other is a drain, the semiconductor substrate of the first island-shaped semiconductor is a channel, and the gate conductor layer is a gate. The SGT (Surrounding Gate MOS Transistor), one of the second impurity region and the sixth impurity region as a source, the other as a drain, the semiconductor substrate of the first island-shaped semiconductor as a channel, and the gate Either or both of the second SGT having the conductor layer as a gate are formed on the lower side of the first island-shaped semiconductor,
One of the third impurity region and the seventh impurity region is a source, the other is a drain, the second semiconductor layer of the first island-shaped semiconductor is a channel, and the gate conductor layer is a gate. One of the fourth impurity region and the eighth impurity region as a source, the other as a drain, the second semiconductor layer of the first island-shaped semiconductor as a channel, Either or both of the fourth SGTs having the gate conductor layer as a gate are formed on the upper side of the first island-shaped semiconductor.
A method for manufacturing a semiconductor device having SGTs.
前記半導体基板の表層部の同一の層内に、前記第5の不純物領域の上方にはドナー不純物を含む第1の不純物領域を、前記第6の不純物領域の上方にはアクセプタ不純物を含む第2の不純物領域を形成する第一の不純物領域形成工程と、
前記半導体基板の上方に第1の半導体層を形成する第1の半導体層形成工程と、
前記第1の半導体層の表層部における同一の層内に、ドナー不純物を含む第3の不純物領域とアクセプタ不純物を含む第4の不純物領域のいずれか一方又は両方を形成する第二の不純物領域形成工程と、
前記第1の半導体層の上方に、第2の半導体層を形成する第2の半導体層形成工程と、
前記第2の半導体層の上面から、前記第2の半導体層と、前記第1の半導体層と、前記半導体基板とをエッチングすることで、前記半導体基板と、前記第1の半導体層と、前記第2の半導体層とからなり、かつ、前記第1の不純物領域と前記第2の不純物領域とが、前記第3の不純物領域と前記第4の不純物領域とのいずれかと、前記半導体基板の表面に対して垂直方向に重なり合う複数の第1の島状半導体を形成する島状半導体形成工程と、
前記第1の島状半導体を囲むようにゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むようにゲート導体層を形成するゲート導体層形成工程と、
前記ゲート絶縁層、前記ゲート導体層よりも上方に位置し、前記第3の不純物領域を有する前記第1の島状半導体の頂部に、ドナー不純物を含む第7の不純物領域を形成し、前記第4の不純物領域を有する前記第1の島状半導体にはアクセプタ不純物を含む第8の不純物領域を形成する第三の不純物領域形成工程と、を有し、
前記第1の不純物領域と前記第5の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第1のSGT(Surrounding Gate MOS Transistor)と、前記第2の不純物領域と前記第6の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第2のSGTとのいずれか一方、又は両方を前記第1の島状半導体の下部側に形成し、
前記第3の不純物領域及び前記第7の不純物領域の内の一方をソース、他方をドレインとし、前記第1の島状半導体の前記第2の半導体層をチャネルとし、前記ゲート導体層をゲートとする第3のSGTと、前記第4の不純物領域と前記第8の不純物領域との一方をソース、他方をドレインとし、前記第1の島状半導体の前記第2の半導体層をチャネルとし、前記ゲート導体層をゲートとする第4のSGTのいずれか一方、又は両方を前記第1の島状半導体の上部側に形成する、
ことを特徴とする、SGTを有する半導体装置の製造方法。 Holding the unit with respect to the depth direction of the semi-conductor substrate, the fifth sixth or second zero impurity region forming step of forming one or both of the impurity regions, including impurity regions and the acceptor impurities including donor impurity ,
In the same layer of the surface layer portion of the semiconductor substrate, a first impurity region containing a donor impurity is provided above the fifth impurity region, and a second impurity containing an acceptor impurity is provided above the sixth impurity region. A first impurity region forming step for forming the impurity region of
A first semiconductor layer forming step of forming a first semiconductor layer above the semiconductor substrate;
Second impurity region formation for forming one or both of a third impurity region containing a donor impurity and a fourth impurity region containing an acceptor impurity in the same layer of the surface layer portion of the first semiconductor layer Process,
A second semiconductor layer forming step of forming a second semiconductor layer above the first semiconductor layer;
By etching the second semiconductor layer, the first semiconductor layer, and the semiconductor substrate from the upper surface of the second semiconductor layer, the semiconductor substrate, the first semiconductor layer, and the A second semiconductor layer, wherein the first impurity region and the second impurity region are either the third impurity region or the fourth impurity region, and the surface of the semiconductor substrate. An island-shaped semiconductor forming step of forming a plurality of first island-shaped semiconductors overlapping in a vertical direction with respect to
Forming a gate insulating layer so as to surround the first island-shaped semiconductor; and
Forming a gate conductor layer so as to surround the gate insulating layer; and
Forming a seventh impurity region including a donor impurity on the top of the first island-shaped semiconductor located above the gate insulating layer and the gate conductor layer and having the third impurity region; A third impurity region forming step of forming an eighth impurity region containing an acceptor impurity in the first island-shaped semiconductor having four impurity regions;
One of the first impurity region and the fifth impurity region is a source, the other is a drain, the semiconductor substrate of the first island-shaped semiconductor is a channel, and the gate conductor layer is a gate. The SGT (Surrounding Gate MOS Transistor), one of the second impurity region and the sixth impurity region as a source, the other as a drain, the semiconductor substrate of the first island-shaped semiconductor as a channel, and the gate Either or both of the second SGT having the conductor layer as a gate are formed on the lower side of the first island-shaped semiconductor,
One of the third impurity region and the seventh impurity region is a source, the other is a drain, the second semiconductor layer of the first island-shaped semiconductor is a channel, and the gate conductor layer is a gate. One of the fourth impurity region and the eighth impurity region as a source, the other as a drain, the second semiconductor layer of the first island-shaped semiconductor as a channel, Either or both of the fourth SGTs having the gate conductor layer as a gate are formed on the upper side of the first island-shaped semiconductor.
Wherein the method of manufacturing a semiconductor device having a S GT.
ことを特徴とする、請求項1又は2に記載のSGTを有する半導体装置の製造方法。 The vertical lengths of the third impurity region, the fourth impurity region, the seventh impurity region, and the eighth impurity region are formed larger than the diameter of the horizontal cross section of the first island-shaped semiconductor. To
Wherein the method of manufacturing a semiconductor device having a SGT according to claim 1 or 2.
ことを特徴とする、請求項1から3のいずれか1項に記載のSGTを有する半導体装置の製造方法。 The vertical length of the third impurity region is formed larger than the vertical length of the seventh impurity region, and the vertical length of the fourth impurity region is set to be the eighth impurity length. Forming larger than the vertical length of the region,
Wherein the method of manufacturing a semiconductor device having a SGT according to any one of claims 1 to 3.
前記第3の不純物領域、前記第4の不純物領域の垂直方向の長さの増加率を、前記第1の島状半導体の水平断面の直径の縮小率のマイナス2乗となる値以上に形成する、
ことを特徴とする、請求項1から4のいずれか1項に記載のSGTを有する半導体装置の製造方法。 In the step of forming the third SGT and the fourth SGT by reducing the diameter of the horizontal cross section of the first island-shaped semiconductor determined from the circuit design value,
The increasing rate of the length in the vertical direction of the third impurity region and the fourth impurity region is set to be equal to or more than a value that is minus square of the reduction rate of the diameter of the horizontal section of the first island-shaped semiconductor ,
Wherein the method of manufacturing a semiconductor device having a SGT according to any one of claims 1 to 4.
ことを特徴とする、請求項1から5のいずれか1項に記載のSGTを有する半導体装置の製造方法。 One or both of the horizontal cross-sectional diameters of the seventh impurity region and the eighth impurity region are formed larger than the horizontal cross-sectional diameter of the first island-shaped semiconductor;
Wherein the method of manufacturing a semiconductor device having a SGT according to any one of claims 1 to 5.
前記第1の不純物領域、前記第2の不純物領域、前記第3の不純物領域、及び前記第4の不純物領域のいずれもが、前記第1の島状半導体の側面から露出していない、
ことを特徴とする、請求項1から6のいずれか1項に記載のSGTを有する半導体装置の製造方法。 Immediately after the island-shaped semiconductor formation step,
It said first impurity region, the second impurity region, said third impurity regions, and none of the impurities area of the fourth is not exposed from the first island-shaped semiconductor side,
The manufacturing method of the semiconductor device which has SGT of any one of Claim 1 to 6 characterized by the above-mentioned.
前記第1の不純物領域、前記第2の不純物領域、前記第3の不純物領域、及び前記第4の不純物領域のいずれもが、前記第1の島状半導体の側面から露出していない、
ことを特徴とする、請求項1から7のいずれか1項に記載のSGTを有する半導体装置の製造方法。 Immediately before the gate insulating layer forming step,
It said first impurity region, the second impurity region, said third impurity regions, and none of the impurities area of the fourth is not exposed from the first island-shaped semiconductor side,
Wherein the method of manufacturing a semiconductor device having a SGT according to any one of claims 1 to 7.
前記第3の不純物領域と前記第4の不純物領域とが、前記第1の不純物領域と前記第2の不純物領域とに接していない、
ことを特徴とする、請求項1から8のいずれか1項に記載のSGTを有する半導体装置の製造方法。 In the second impurity region forming step,
The third impurity region and the fourth impurity region are not in contact with the first impurity region and the second impurity region;
Wherein the method of manufacturing a semiconductor device having a SGT according to any one of claims 1 to 8.
ことを特徴とする、請求項1から9のいずれか1項に記載のSGTを有する半導体装置の製造方法。 Forming the first impurity region and the second impurity region inside the semiconductor substrate rather than the surface of the semiconductor substrate, and subsequently forming the first semiconductor layer;
Wherein the method of manufacturing a semiconductor device having a SGT according to any one of claims 1 to 9.
ことを特徴とする、請求項1から10のいずれか1項に記載のSGTを有する半導体装置の製造方法。 Forming the third impurity region and the fourth impurity region inside the surface of the first semiconductor layer in the first semiconductor layer, and subsequently forming the second semiconductor layer;
Wherein the method of manufacturing a semiconductor device having a SGT according to any one of claims 1 to 10.
前記第3の不純物領域と前記第7の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第3のSGTと、前記第4の不純物領域と前記第8の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第4のSGTとの、前記第1のSGTと前記第2のSGTの第2のチャネル長とが、互いに異なるように形成する、
ことを特徴とする、請求項1から11のいずれか1項に記載のSGTを有する半導体装置の製造方法。 The first SGT having the channel of the semiconductor substrate between the source and drain of the first impurity region and the fifth impurity region, and the source and drain of the second impurity region and the sixth impurity region A first channel length of the first SGT and the second SGT with the second SGT having the semiconductor substrate as a channel therebetween,
The third SGT having the semiconductor substrate as a channel between the source and drain of the third impurity region and the seventh impurity region, and the source and drain of the fourth impurity region and the eighth impurity region The second SGT and the second SGT of the fourth SGT having the semiconductor substrate as a channel in between are formed to be different from each other.
12. The method of manufacturing a semiconductor device having SGT according to claim 1, wherein the semiconductor device has SGT.
ことを特徴とする、請求項1から12のいずれか1項に記載のSGTを有する半導体装置の製造方法。 A second island semiconductor is formed separately from the first island semiconductor or the first island semiconductor, and the first SGT or the second SGT is formed on the second island semiconductor. The gate conductor layer of either the first SGT or the second SGT is electrically floated or formed to have a ground potential, and the first SGT or the SGT Forming any of the second SGTs so that they are not present on the circuit;
13. The method for manufacturing a semiconductor device having SGT according to claim 1, wherein the semiconductor device has the SGT.
ことを特徴とする、請求項13に記載のSGTを有する半導体装置の製造方法。 The bottom of the second island-shaped semiconductor of the first SGT or the second SGT, which has the gate conductor layer that is electrically floating formed in the second island-shaped semiconductor, or Do not form an impurity region to be a source or drain at the top,
A method for manufacturing a semiconductor device having SGT according to claim 13.
前記第1のSGTと前記第2のSGTとの前記ゲート導体層を接続して形成する、
ことを特徴とする、請求項1から14のいずれか1項に記載のSGTを有する半導体装置の製造方法。 The first island composed of the first SGT and the second SGT including the first impurity region, the third impurity region, the fifth impurity region, and the seventh impurity region. Or the second impurity region, the fourth impurity region, the sixth impurity region, and the eighth impurity region, the first SGT and the second SGT. Forming either or both of the first island-shaped semiconductors;
The gate conductor layers of the first SGT and the second SGT are connected and formed.
The method for manufacturing a semiconductor device having SGT according to claim 1, wherein the semiconductor device has an SGT according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014166850A JP5692884B1 (en) | 2014-08-19 | 2014-08-19 | Manufacturing method of semiconductor device having SGT |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014166850A JP5692884B1 (en) | 2014-08-19 | 2014-08-19 | Manufacturing method of semiconductor device having SGT |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5692884B1 true JP5692884B1 (en) | 2015-04-01 |
JP2016046271A JP2016046271A (en) | 2016-04-04 |
Family
ID=52830815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014166850A Active JP5692884B1 (en) | 2014-08-19 | 2014-08-19 | Manufacturing method of semiconductor device having SGT |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5692884B1 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016162927A1 (en) * | 2015-04-06 | 2016-10-13 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Columnar semiconductor memory device and method for manufacturing same |
WO2017061139A1 (en) * | 2015-04-06 | 2017-04-13 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Method for manufacturing columnar semiconductor device |
US10229916B2 (en) | 2015-10-09 | 2019-03-12 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing pillar-shaped semiconductor device |
US10269809B2 (en) | 2015-07-08 | 2019-04-23 | Unisantis Electronics Singapore Pte. Ltd. | Pillar-shaped semiconductor memory device and method for producing the same |
US10410932B2 (en) | 2015-10-09 | 2019-09-10 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing pillar-shaped semiconductor device |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7248966B2 (en) * | 2016-07-06 | 2023-03-30 | 国立研究開発法人産業技術総合研究所 | Semiconductor memory element, electric wiring, optical wiring, ferroelectric gate transistor, manufacturing method of electronic circuit, memory cell array and manufacturing method thereof |
WO2018008609A1 (en) * | 2016-07-06 | 2018-01-11 | 国立研究開発法人産業技術総合研究所 | Semiconductor storage element, other elements, and method for manufacturing same |
WO2018179026A1 (en) | 2017-03-27 | 2018-10-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Pillar-shaped semiconductor device and method for manufacturing same |
JP6970338B2 (en) * | 2017-10-03 | 2021-11-24 | 富士通株式会社 | Semiconductor devices and methods for manufacturing semiconductor devices |
JP7138969B2 (en) * | 2019-04-05 | 2022-09-20 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Columnar semiconductor device and manufacturing method thereof |
US20230070119A1 (en) * | 2021-09-07 | 2023-03-09 | Macronix International Co., Ltd. | Three-dimensional semiconductor structures |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62118562A (en) * | 1985-09-25 | 1987-05-29 | テキサス インスツルメンツ インコ−ポレイテツド | Integrated electronic device and manufacture of the same |
JPH0613623A (en) * | 1992-03-02 | 1994-01-21 | Motorola Inc | Semiconductor device |
JPH0799311A (en) * | 1993-05-12 | 1995-04-11 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
JPH08241931A (en) * | 1995-02-08 | 1996-09-17 | Internatl Business Mach Corp <Ibm> | Three-dimensional sram trench structure and preparation |
JP2002158350A (en) * | 2000-08-25 | 2002-05-31 | Agere Systems Guardian Corp | Architecture for circuit connection of vertical transistor |
JP2007250652A (en) * | 2006-03-14 | 2007-09-27 | Sharp Corp | Semiconductor device |
JP2011023543A (en) * | 2009-07-15 | 2011-02-03 | Renesas Electronics Corp | Semiconductor device, and method of manufacturing semiconductor device |
JP2013038336A (en) * | 2011-08-10 | 2013-02-21 | Toshiba Corp | Semiconductor device |
US20140030859A1 (en) * | 2013-10-03 | 2014-01-30 | Asm Ip Holding B.V. | Method of making a wire-based semiconductor device |
-
2014
- 2014-08-19 JP JP2014166850A patent/JP5692884B1/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62118562A (en) * | 1985-09-25 | 1987-05-29 | テキサス インスツルメンツ インコ−ポレイテツド | Integrated electronic device and manufacture of the same |
JPH0613623A (en) * | 1992-03-02 | 1994-01-21 | Motorola Inc | Semiconductor device |
JPH0799311A (en) * | 1993-05-12 | 1995-04-11 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
JPH08241931A (en) * | 1995-02-08 | 1996-09-17 | Internatl Business Mach Corp <Ibm> | Three-dimensional sram trench structure and preparation |
JP2002158350A (en) * | 2000-08-25 | 2002-05-31 | Agere Systems Guardian Corp | Architecture for circuit connection of vertical transistor |
JP2007250652A (en) * | 2006-03-14 | 2007-09-27 | Sharp Corp | Semiconductor device |
JP2011023543A (en) * | 2009-07-15 | 2011-02-03 | Renesas Electronics Corp | Semiconductor device, and method of manufacturing semiconductor device |
JP2013038336A (en) * | 2011-08-10 | 2013-02-21 | Toshiba Corp | Semiconductor device |
US20140030859A1 (en) * | 2013-10-03 | 2014-01-30 | Asm Ip Holding B.V. | Method of making a wire-based semiconductor device |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016162927A1 (en) * | 2015-04-06 | 2016-10-13 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Columnar semiconductor memory device and method for manufacturing same |
WO2017061139A1 (en) * | 2015-04-06 | 2017-04-13 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Method for manufacturing columnar semiconductor device |
JPWO2016162927A1 (en) * | 2015-04-06 | 2017-04-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Columnar semiconductor memory device and manufacturing method thereof |
JPWO2017061139A1 (en) * | 2015-04-06 | 2017-11-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Method for manufacturing columnar semiconductor device |
US10199381B2 (en) | 2015-04-06 | 2019-02-05 | Unisantis Electronics Singapore Pte. Ltd. | Pillar-shaped semiconductor memory device and method for producing the same |
US10217865B2 (en) | 2015-04-06 | 2019-02-26 | Unisantis Electronics Singapore Pte. Ltd. | SGT-including pillar-shaped semiconductor device and method for producing the same |
US10734391B2 (en) | 2015-04-06 | 2020-08-04 | Unisantis Electronics Singapore Pte. Ltd. | SGT-including pillar-shaped semiconductor device and method for producing the same |
US10658371B2 (en) | 2015-04-06 | 2020-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing a pillar-shaped semiconductor memory device |
US10651180B2 (en) | 2015-04-06 | 2020-05-12 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing pillar-shaped semiconductor device |
US10593682B2 (en) | 2015-07-08 | 2020-03-17 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing pillar-shaped semiconductor memory device |
US10269809B2 (en) | 2015-07-08 | 2019-04-23 | Unisantis Electronics Singapore Pte. Ltd. | Pillar-shaped semiconductor memory device and method for producing the same |
US10410932B2 (en) | 2015-10-09 | 2019-09-10 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing pillar-shaped semiconductor device |
US10229916B2 (en) | 2015-10-09 | 2019-03-12 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing pillar-shaped semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2016046271A (en) | 2016-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5692884B1 (en) | Manufacturing method of semiconductor device having SGT | |
WO2014141485A1 (en) | Method for manufacturing semiconductor device having sgt | |
JP6503470B2 (en) | Method of manufacturing columnar semiconductor device | |
JP5612237B1 (en) | Manufacturing method of semiconductor device having SGT | |
US9224835B2 (en) | Method for producing SGT-including semiconductor device | |
US9461165B2 (en) | Semiconductor device with an SGT and method for manufacturing the same | |
JP6175196B2 (en) | Columnar semiconductor memory device and manufacturing method thereof | |
JP2006310651A (en) | Method of manufacturing semiconductor device | |
WO2015068226A1 (en) | Semiconductor device with sgt and method for manufacturing said semiconductor device | |
JP6651657B2 (en) | Columnar semiconductor device and method of manufacturing the same | |
US20170309632A1 (en) | Pillar-shaped semiconductor memory device and method for producing the same | |
WO2021005842A1 (en) | Columnar semiconductor device and method for manufacturing same | |
JP2008041895A (en) | Semiconductor device, and manufacturing method thereof | |
WO2022113187A1 (en) | Method for manufacturing pillar-shaped semiconductor device | |
CN110366775B (en) | Method for manufacturing columnar semiconductor device | |
US8004010B2 (en) | Semiconductor device and a method of manufacturing the same | |
JPWO2021176693A5 (en) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150130 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5692884 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |