JP5608521B2 - 半導体ウエハの分割方法と半導体チップ及び半導体装置 - Google Patents

半導体ウエハの分割方法と半導体チップ及び半導体装置 Download PDF

Info

Publication number
JP5608521B2
JP5608521B2 JP2010263346A JP2010263346A JP5608521B2 JP 5608521 B2 JP5608521 B2 JP 5608521B2 JP 2010263346 A JP2010263346 A JP 2010263346A JP 2010263346 A JP2010263346 A JP 2010263346A JP 5608521 B2 JP5608521 B2 JP 5608521B2
Authority
JP
Japan
Prior art keywords
semiconductor
laminated film
wafer
semiconductor substrate
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010263346A
Other languages
English (en)
Other versions
JP2012114322A5 (ja
JP2012114322A (ja
Inventor
秀樹 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2010263346A priority Critical patent/JP5608521B2/ja
Publication of JP2012114322A publication Critical patent/JP2012114322A/ja
Publication of JP2012114322A5 publication Critical patent/JP2012114322A5/ja
Application granted granted Critical
Publication of JP5608521B2 publication Critical patent/JP5608521B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)

Description

本発明は、複数のデバイスが作り込まれた半導体ウエハを各デバイス単位に分割する半導体ウエハの分割方法と半導体チップ及び半導体装置に関する。
複数のデバイス（分割後は「チップ」）が作り込まれた半導体ウエハを個々のチップにダイシング（個片化）する手法として、従来より種々の方法が用いられている。その方法の１つに、ブレード（砥石）を用いた研削によりウエハをダイシング領域に沿って機械的にダイシングする方法（ブレードダイシング）がある。また、アブレーション作用を有するレーザを用いて、ダイシング領域に沿ってウエハ表面よりエッチングし、ウエハ裏面までフルカットする方法（レーザダイシング）もある。
また、レーザダイシングとブレードダイシングを組み合わせた方法も提案されている。この方法は、ウエハ表面の積層膜（デバイスを形成する回路が形成されている部分）をアブレーションにより部分的に除去した後、残りの部分をブレードで研削してカットする方法である。
また、ステルスダイシングと呼ばれる方法もある。これは、ウエハの裏面研削を施した後、ウエハ裏面から透過性を有する波長のレーザ光を、シリコン基板内部に集光点を合わせて照射することで基板内にのみ改質層を形成し、機械的応力（拡張、折り曲げ等）を与えて個々のチップに分割する方法である。
ステルスダイシングに関連する技術としては、例えば、下記の特許文献１、特許文献３に記載されたものがある。また、レーザダイシングに関連する技術として、下記の特許文献２に記載されたものがある。また、レーザダイシングとブレードダイシングを併用した技術の一例は、下記の特許文献４に記載されている。
特開２００４−１７９３０２号公報 特開２００７−１７３４７５号公報 特表２００７−５５２７０号公報 特開２０１０−７３９６４号公報
上述したように半導体ウエハを個々のチップにダイシングする手法として種々の方法が用いられているが、上記のいずれの方法においても、近年の超高密度集積回路（ウエハ基板上に形成された積層膜の一部を構成する層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）を用いたデバイス）に適用した場合に、以下の課題が生じ得る。
先ず、ブレード（砥石）を用いた機械的なダイシング方法では、Ｌｏｗ−ｋ膜の脆さから、ウエハ表層の膜が剥がれたり（デラミネーション）、銅（Ｃｕ）配線を使用するためブレードが目詰まりを起こし、チッピングが発生する等の品質的な課題が生じる。
アブレーションレーザを用いてウエハをフルカットする方法では、アブレーション作用によるエッチングによりチップ側面が破壊されるため、そのダメージによりチップの強度が著しく損なわれる。特に、薄チップ化（例えば、１００μｍ以下）に際してはチップクラックを発生させる要因となる。
また、レーザダイシングとブレードダイシングを併用した方法では、スクライブ（ウエハ表面の積層膜をアブレーションにより部分的に除去すること）を行う上で十分なストリート幅を必要とするため、そのストリート幅が広くなった分だけウエハ当たりのチップの取れ数が少なくなり、半導体素子（チップ）の生産性が低下する。
また、ステルスダイシングによる分割方法では、ウエハのシリコン基板内にのみ改質層を形成して機械的応力によりウエハを分割するため、ウエハ表面の積層膜の部分（回路が形成されている部分）は必ずしも直線状に分断されない（分割部分が蛇行する）。このため、剥がれ（デラミネーション）やクラック等の問題が生じる。
以上から、高い品質の半導体素子（チップ）を歩留り良く生産することができる半導体ウエハの分割方法と半導体チップ及び半導体装置を提供することを目的とする。
一観点によれば、半導体基板と、前記半導体基板の表面に形成され、層間絶縁膜と回路を形成する配線層が積層された構造体と、外部接続用のパッドと、テスト用のパッドと、アライメントマークとを含む積層膜とを有する半導体ウエハをダイシング領域に沿って分割する方法であって、レーザにより、前記積層膜における前記層間絶縁膜と、前記テスト用のパッドと、前記アライメントマークに連続し、且つ内壁面に凹凸面を有する溝を前記積層膜の部分のみに形成して、前記溝の下に前記積層膜を残す工程と、前記半導体ウエハの前記溝が形成されている前記積層膜の面に保護シートを貼り付ける工程と、前記保護シートを貼り付ける工程の後、前記半導体ウエハの半導体基板の裏面を研削して薄くすると共に、鏡面加工する工程と、前記研削及び鏡面加工の工程の後、前記半導体ウエハのダイシング領域に沿って、前記半導体基板の裏面側から前記半導体基板に対してレーザ光を照射し、前記半導体基板の内部に改質層を形成する工程と、前記改質層を形成する工程の後、前記半導体基板の裏面にシート部材を貼り付ける工程と、前記シート部材を貼り付ける工程の後、前記保護シートを除去する工程と、前記保護シートを除去する工程の後、前記シート部材を拡張し、外力を与えることにより、前記溝及び前記改質層から前記積層膜及び前記半導体基板を分断して、前記半導体基板の側面と前記溝の下に残された前記積層膜の側面とが同一面となるように、前記半導体ウエハを個々に分割する工程とを含むことを特徴とする半導体ウエハの分割方法が提供される。
上記の一観点に係る半導体ウエハの分割方法によれば、アブレーションレーザによりウエハ表面の積層膜の部分のみに溝（分離用の切欠）を形成しているので、レーザによるエッチングの影響（ダメージ）が半導体基板の部分に及ばない。また、個々のデバイスに分割する際にこの切欠部分（溝）は分割の起点として利用されるので、現状の技術において見られたような不都合（直線状に分断されない、デラミネーション等）は生じない。
これにより、分割後のチップ（デバイス）の強度は維持され、チップクラック等の不都合を生じることなく、ダイシング領域に沿って確実に、かつ容易にウエハ分割を行うことができる。これにより、高い品質の半導体素子（チップ）を得ることができる。
また、アブレーションレーザによる溝の形成は積層膜の部分のみに行っているので、ダイシング領域を相対的に狭くすることができる。これにより、そのダイシング領域が狭くなった分だけウエハ当たりのチップの取れ数を増やすことができる。つまり、チップを歩留り良く生産することが可能となる。
一実施形態に係る半導体ウエハの分割方法の処理フローを示す図である。 分割の対象とする半導体ウエハの一例を示したもので、（ａ）はウエハの平面図、（ｂ）はそのウエハの一部の拡大平面図、（ｃ）は（ｂ）においてＢ−Ｂ線に沿って見たときの断面図である。 図１の処理フローにおける工程Ｓ１（アブレーションレーザによるグルービング）の説明図である。 図３の処理を補足説明するための図である。 図１の処理フローにおける工程Ｓ２（保護テープ貼付）及びＳ３（ウエハ裏面研削）の説明図である。 図１の処理フローにおける工程Ｓ４（ステルスレーザによる改質層形成）の説明図である。 図６の処理を補足説明するための図である。 図１の処理フローにおける工程Ｓ５（ダイシング用テープ貼付）、Ｓ６（保護テープ除去）及びＳ７（テープ拡張によるウエハ分割）の説明図である。 一実施形態に係る半導体ウエハの分割方法によって個片化されたチップの実装例を示したもので、（ａ）は当該チップを配線基板にワイヤボンディング接続した場合の構成（半導体装置）を示す断面図、（ｂ）は当該チップを配線基板にフリップチップ接続した場合の構成（半導体装置）を示す断面図である。
以下、本発明の好適な実施形態について、添付の図面を参照しながら説明する。
図１は一実施形態に係る半導体ウエハの分割方法の処理フローを示したものである。図１に示すように、本実施形態で行うウエハ分割処理は、工程Ｓ１から工程Ｓ７の処理を含む。各工程Ｓ１〜Ｓ７で行う処理については、それぞれの一例を示す図２〜図８を参照しながら説明する。
先ず、分割の対象とする半導体ウエハを用意する。図２はその一例を示したもので、図中、（ａ）はウエハの平面図、（ｂ）はそのウエハの一部の拡大平面図、（ｃ）は（ｂ）においてＢ−Ｂ線に沿って見たときの断面図である。
半導体ウエハＷは、主面（表面）及びこれと反対側の裏面を有しており、図２（ａ）に示すように、その表面に複数のデバイス１０（ウエハ分割後は「チップ」）がマトリクス状に形成されている。このような半導体ウエハＷは、ウエハプロセスと呼ばれる方法によって作製され得る。このウエハプロセスは、ウエハＷの表面にデバイス１０（素子や配線等の集積回路）を形成し、プローブ等により電気的試験を行える状態にするまでの工程を含む。具体的には、成膜工程、不純物導入（拡散もしくはイオン注入）工程、フォトリソグラフィ工程、エッチング工程、メタライズ工程、洗浄工程、及び各工程間の検査工程等を含む。
ウエハＷは、例えば、直径が３００ｍｍ程度の平面略円形状の半導体基板からなり、その表面には、矩形状もしくは方形状の複数のデバイスがマトリクス状に（例えば、５ｍｍ×５ｍｍのサイズのデバイス１０が２５００個）配置されている。このウエハＷの周囲の一部には、その位置（方位）を固定するためのノッチＮが設けられている。ウエハＷ内の各デバイス１０には、図２（ｂ）に概略的に示すように、その周辺に沿って外部接続用のパッド１０Ｐが配置されている。このパッド１０Ｐは、当該デバイス１０内に形成されたメモリ回路や論理回路等を構成する素子と配線を通じて電気的に接続されている。
また、各デバイス１０は、図２（ａ）に示すように、格子状に形成されたダイシング領域（「ストリート」ともいう。）ＤＲによって区画されている。ウエハＷは、このストリートＤＲに沿って分割されることで、個々のチップに個片化されるようになっている。
このストリート（ダイシング領域）ＤＲには、図２（ｂ）に拡大して示すように、テスト（ＴＥＧ：Test Element Group）用のパッドＴＰやアライメントマークＡＭが配置されている。テスト用のパッドＴＰは、ＴＥＧ用の素子（図示せず）の電極をデバイス１０の外部に引き出す端子であり、配線を通じてＴＥＧ用の素子と電気的に接続されている。ＴＥＧ用の素子は、ウエハＷを分割する前に、デバイス１０内に形成された素子の電気的特性の測定や試験に用いられる素子である。一方、アライメントマークＡＭは、例えば、露光装置等の処理装置とウエハＷ内のデバイス１０との位置合わせの際に用いられるパターンである。
このようなウエハＷを構成する半導体基板１は、例えばシリコン（Ｓｉ）単結晶からなり、その表面にはデバイス１０を構成する積層膜２が形成されている。この段階のウエハＷの厚さ（シリコン基板１の厚さと積層膜２の厚さとの総和）は、例えば、７７５μｍ程度である。
積層膜２には、図２（ｃ）に示すように、層間絶縁膜と回路を形成する配線層が積層された構造体２１、外部接続用のパッド１０Ｐ、テスト用のパッドＴＰ、アライメントマークＡＭ（図２（ｂ）参照）及び保護膜２２が含まれている。層間絶縁膜２１の少なくとも一部には、デバイス１０の電気的特性を向上させるために低誘電率膜（Ｌｏｗ−ｋ膜）が用いられている。このＬｏｗ−ｋ膜は、例えば炭素含有酸化ケイ素（ＳｉＯＣ）、ハイドロジェンシルセスキオキサン（ＨＳＱ）、メチルハイドロジェンシルセスキオキサン（ＭＳＱ）等の無機物系の材料やポリイミド系等のポリマー膜である有機物系の膜からなる。保護膜２２は、例えばシリコン酸化膜（ＳｉＯ２ ）又はＳｉＯＦ、ＢＳＧ（ＳｉＯＢ）等からなり、各パッド１０Ｐ及びＴＰとアライメントマークＡＭを露出させてウエハＷの表面を覆っている。積層膜２の厚さは、本実施形態では１０μｍ程度に選定している。
また、ストリート（ダイシング領域）ＤＲの幅は、本実施形態では５０μｍ程度に選定しているが、さらに狭くすることも可能である。シリコン基板１の表面に形成される積層膜２の厚さと、この積層膜２の部分に形成するレーザ加工溝（図３に示す溝ＧＶ）の深さ及びその幅にもよるが、ストリートＤＲの幅は最小２０μｍ程度まで狭くすることができる。
このようにして用意された半導体ウエハＷ（図２）に対し、先ず最初の工程Ｓ１（図１参照）では、図３及び図４に示すように、アブレーションレーザによる加工を施す。すなわち、アブレーション作用を有するレーザにより、半導体ウエハＷのストリート（ダイシング領域）ＤＲに沿って積層膜２の部分のみに溝ＧＶを形成する（グルービング）。
ここで留意すべき点は、半導体ウエハＷの積層膜２の部分のみにグルービングを行い、シリコン基板１の部分にレーザによる影響（アブレーション作用によるエッチング）が及ばないようにすることである。シリコン基板１の部分にレーザ光が照射されると、その部分（シリコン）が損傷を受けて強度（抗折強度）が損なわれるからである。このため、以下のようにグルービングの際の加工条件を適宜選定する必要がある。
また、グルービングの幅については、後の工程でステルスレーザによりシリコン基板内に形成される改質層ＭＬ（図６）の位置とのずれを考慮し、ある程度のマージンをもたせて選定するのが望ましい。つまり、一定のグルービング幅を確保しておくことで、ステルスレーザとの分割位置ずれに対する余裕をもたせ、最終的に正常なウエハ分割を行えるようにするためである。本実施形態では、溝ＧＶの幅を１０μｍ程度に選定している。
本工程で行うグルービング（溝ＧＶの形成）は、図３及び図４に示すようにレーザ光照射装置４１を用いて実施することができる。このレーザ光照射装置４１は、一例として以下に挙げる加工条件の下で、チャックテーブル４０上に保持されたウエハＷ（積層膜２が形成されている側の面を上にした状態）にレーザ光線を照射する。
（加工条件の一例）
レーザ光の光源：ＹＡＧレーザ又はＹＶＯ４レーザ
波長 ：３５５ｎｍ（紫外レーザ光線）
出力 ：０．５Ｗ
繰返し周波数 ：１５０ｋＨｚ
集光スポット径：１０μｍ
加工深さ ：５μｍ
加工送り速度 ：３００ｍｍ／ｓ
このレーザ光照射装置４１には、内蔵されたＹＡＧレーザ発振器又はＹＶＯ４レーザ発振器から発振されたパルスレーザ光線を集光するための集光器４２が装着されている。また、レーザ光照射装置４１には、チャックテーブル４０上に保持されたウエハＷを撮像する撮像ユニットが内蔵されている。
この撮像ユニットは、図示しないＣＣＤ等の撮像素子、赤外線照射手段、必要な光学系等で構成されており、図示しない制御手段と協働して、レーザ加工すべきウエハＷの積層膜２上の加工領域（ストリートＤＲ）を検出するアライメントを実行する。すなわち、ウエハＷ上に形成されているストリートＤＲと、このストリートＤＲに沿ってレーザ光線を照射するレーザ光照射装置４１の集光器４２との位置合わせを行うためのパターンマッチング等の画像処理を行い、レーザ光線照射位置のアライメントを行う。このアライメントは、チャックテーブル４０上に保持されたウエハＷが加工送り機構（図示せず）によって撮像ユニットの直下に位置付けられたときに、実行される。
アライメントを実行する際にはストリートＤＲを検出する必要があるが、この検出は、図３（ａ）に示すように積層膜２に形成された金属膜２５を撮像ユニットによって撮像することにより行われる。金属膜２５は、シリコン基板１上に積層膜２を形成する際に各デバイス１０とストリートＤＲとの境界部分に作り込まれる。
このようにしてストリートＤＲを検出し、レーザ光線照射位置のアライメントが行われた後、図４に示すようにチャックテーブル４０をレーザ光照射装置４１の集光器４２が位置するレーザ光照射領域に移動させ、その検出されたストリートＤＲを集光器４２の直下に位置付ける。このとき、図４（ａ）に示すようにウエハＷは、そのストリートＤＲの一端（図示の例では左端）が集光器４２の直下に位置するよう位置付けられる。
次に、レーザ光照射装置４１の集光器４２からウエハＷの積層膜２に対して吸収性を有する波長のパルスレーザ光線（本実施形態では、紫外レーザ光線）を、ストリートＤＲの表面付近に集光点Ｐ１を合わせて照射しつつ、図４（ａ）において矢印で示す方向にウエハＷ（チャックテーブル４０）を所定の加工送り速度（例えば、３００ｍｍ／ｓ）で移動させる。そして、図４（ｂ）に示すようにストリートＤＲの他端（図示の例では右端）が集光器４２の直下の位置に達したときに、パルスレーザ光線の照射を停止するとともにウエハＷ（チャックテーブル４０）の移動を停止する。
以上の処理により、図３（ａ）に示すように、ウエハＷのダイシング領域ＤＲに沿って積層膜２の部分のみに所定の加工深さ（例えば、５μｍ程度）及び加工幅（例えば、１０μｍ程度）の溝ＧＶが連続的に形成される。
このようにしてグルービング（溝ＧＶの形成）が行われたウエハＷ（図３）に対し、次の工程Ｓ２（図１参照）では、図５（ａ）に示すように、ウエハＷの表面（溝ＧＶが形成されている側の面）にＢＧ（バックグラインド）用保護テープ３を貼り付ける。
このＢＧ用保護テープ３は、ウエハＷの裏面研削の際にその表面（積層膜２が形成されている側の面）が損傷するのを保護するためのものである。保護テープ３の材料及び形態としては、例えば、ＰＶＣ（ポリ塩化ビニル）、ＰＯ（ポリオレフィン）、ＰＥＴ（ポリエチレンテレフタレート）等の樹脂からなるベースフィルム（シート状基材）の一方の面にアクリル系樹脂等からなる粘着剤が塗布されたものを使用することができる。また、保護テープ３は最終的に除去されるため、その除去処理を簡単化するため、紫外線（ＵＶ）の照射によって粘着力が低下するタイプ（ＵＶ剥離型）のテープが好適に使用される。
次の工程Ｓ３（図１参照）では、図５（ｂ）に示すように、その表面に保護テープ３が貼り付けられたウエハＷ（図５（ａ））に対し、その裏面を研削して所定の厚さ（本実施形態では、積層膜２の厚さとシリコン基板１Ａの厚さを併せて５０μｍ程度）に薄くするとともに、鏡面加工する。この裏面研削（鏡面加工）は、研磨紙や研磨材を含むバフやブラシ等を用いた機械研磨によって行うことができる。例えば、＃２０００程度の研削砥石を３０００ｒｐｍ程度で回転させてウエハＷ（シリコン基板１）の裏面に押し当て研削することで、所要の鏡面加工を施すことができる。
このようにして裏面研削されたウエハＷ１（図５（ｂ））に対し、次の工程Ｓ４（図１参照）では、図６及び図７に示すように、ステルスレーザによる加工を施す。すなわち、ウエハＷ１の裏面側からシリコン基板１Ａに対して透過性を有する波長のレーザ光をウエハＷ１のストリート（ダイシング領域）ＤＲに沿って照射し、シリコン基板１Ａの内部に改質層ＭＬを形成する。
ここで重要な点は、上述したアブレーションレーザの照射によって積層膜２の部分に形成された溝ＧＶの位置（加工幅）から外れない程度の位置に改質層ＭＬを形成できるようにすることである。本実施形態では、上述したように改質層ＭＬの位置とのずれを考慮して、溝ＧＶの形成に際しその加工幅についてある程度のマージンをもたせているので、溝ＧＶの形成位置に対応する箇所に確実に改質層ＭＬを形成することができる。
本工程で行う改質層ＭＬの形成は、図６及び図７に示すようにレーザ光照射装置４３を用いて実施することができる。このレーザ光照射装置４３は、一例として以下に挙げる加工条件の下で、チャックテーブル４０上に保持されたウエハＷ１（シリコン基板１Ａの面を上にした状態）にレーザ光線を照射する。
（加工条件の一例）
レーザ光の光源：ＹＡＧレーザ又はＹＶＯ４レーザ
波長 ：１０６４ｎｍ（赤外レーザ光線）
出力 ：０．５Ｗ
繰返し周波数 ：８０ｋＨｚ
集光スポット径：１μｍ
集光焦点位置 ：ウエハ裏面から２０μｍ（シリコン基板の中心）
加工送り速度 ：３００ｍｍ／ｓ
このレーザ光照射装置４３には、上述したレーザ光照射装置４１（図３）と同様に、集光器４４が装着され、撮像ユニットが内蔵されている。このレーザ光照射装置４３における撮像ユニットの構成及びその機能については、上述したレーザ光照射装置４１における撮像ユニットの場合と同様であるのでその説明は省略する。
レーザ光照射装置４３における撮像ユニットによってストリートＤＲを検出し、レーザ光線照射位置のアライメントが行われた後、図７に示すようにチャックテーブル４０をレーザ光照射装置４３の集光器４４が位置するレーザ光照射領域に移動させ、その検出されたストリートＤＲを集光器４４の直下に位置付ける。このとき、図７（ａ）に示すようにウエハＷ１は、そのストリートＤＲの一端（図示の例では左端）が集光器４４の直下に位置するよう位置付けられる。
次に、レーザ光照射装置４３の集光器４４からウエハＷ１のシリコン基板１Ａに対して透過性を有する波長のパルスレーザ光線（本実施形態では、赤外レーザ光線）を、ウエハ裏面から２０μｍ程度内部に集光点Ｐ２を合わせて照射しつつ、図７（ａ）において矢印で示す方向にウエハＷ１（チャックテーブル４０）を所定の加工送り速度（例えば、３００ｍｍ／ｓ）で移動させる。そして、図７（ｂ）に示すようにストリートＤＲの他端（図示の例では右端）が集光器４４の直下の位置に達したときに、パルスレーザ光線の照射を停止するとともにウエハＷ１（チャックテーブル４０）の移動を停止する。
以上の処理により、図６に示すように、シリコン基板１Ａの内部にストリートＤＲに沿って溝ＧＶの形成位置に対応する箇所に改質層ＭＬが連続的に形成される。
本実施形態では、上述したようにウエハＷ１の裏面が鏡面加工されているので、所要の改質層ＭＬを確実に形成することができる。すなわち、シリコン基板１Ａの表面が鏡面加工されていないと、赤外レーザ光線を照射する面の表面粗さが粗くなるため、その表面で照射光が乱反射して所定の集光点Ｐ２にレーザ光線が到達せず、所要の改質層ＭＬが形成されない可能性がある。本実施形態では、かかる不都合を解消することができる。
このようにしてシリコン基板１Ａの内部に改質層ＭＬが形成されたウエハＷ１（図６）に対し、次の工程Ｓ５（図１参照）では、図８（ａ）に示すように、ダイシング用テープ４（例えば、紫外線（ＵＶ）硬化型テープ）をウエハＷ１の裏面（基板１Ａ側）に貼り付ける。具体的には、ウエハＷ１よりも一回りサイズの大きい環状のフレーム（図示せず）にダイシング用テープ４を装着しておき、このフレームに装着されたテープ４上に、ウエハＷ１をその表面（積層膜２が形成されている側の面）を上側にして貼り付ける（ウエハマウント）。
このダイシング用テープ４は、後述するようにチップの個片化の際に拡張されるため、その属性として伸縮性を有する材料から形成されているのが望ましい。基本的には、ＢＧ用保護テープ３と同様のものを使用することができる。
次の工程Ｓ６（図１参照）では、図８（ｂ）に示すように、ウエハＷ１（図８（ａ））の表面（積層膜２が形成されている側の面）に貼り付けられていたＢＧ用保護テープ３を除去する。この保護テープ３が紫外線（ＵＶ）の照射によって粘着力が低下するＵＶテープである場合には、ＵＶ照射によって剥離することができる。
最後の工程Ｓ７（図１参照）では、図８（ｃ）に示すように、ダイシング用テープ４上にマウントされたウエハＷ１（図８（ｂ））を、エキスパンド方式によって分割する。すなわち、ダイシング用テープ４を、図中矢印で示す方向（ウエハＷ１の中心から外周に向かう方向）に外力を与えて拡張することによって、ウエハＷ１を個々のチップ１０Ｃに分割（個片化）する。
この状態では、各チップ１０Ｃは、その裏面（積層膜２が形成されている側と反対側の面）がテープ４上に貼り付けられたまま、互いに分離されている。各チップ１０Ｃは、別の工程（パッケージング工程）において、コレットによりテープ４上からピックアップされ、それぞれ配線基板に実装された後、封止樹脂で封止される。
以上説明したように、本実施形態に係る半導体ウエハの分割方法（図１〜図８）によれば、アブレーション作用を有するレーザにより、ウエハ表面の積層膜２の部分のみに分離用の切欠（溝ＧＶ）を形成しているので、レーザによるエッチングの影響（ダメージ）がシリコン基板１の部分に及ばない。また、個々のチップ１０Ｃに分割する際にこの切欠部分（溝ＧＶ）を分割の起点として利用しているので、現状の技術において見られたような不都合（直線状に分断されない、デラミネーション等）は生じない。
これにより、分割後のチップ１０Ｃの抗折強度は維持され、チップクラック等の不都合を生じることなく、ウエハのストリート（ダイシング領域）ＤＲに沿って確実に、かつ容易にウエハ分割を行うことが可能となる。これにより、高い品質の半導体素子（チップ）を得ることができる。
また、アブレーションレーザによる溝ＧＶの形成は積層膜２の部分のみに行っているので、ストリートＤＲの幅を相対的に狭くすることができる。本実施形態では、上述したようにストリートＤＲの幅を最小２０μｍ程度に狭めることが可能であるため、そのストリートＤＲの幅が狭くなった分だけウエハ当たりのチップの取れ数を増やすことができる。つまり、チップを歩留り良く生産することができ、半導体ウエハの生産性の向上に大いに寄与する。
また、本実施形態のウエハ分割処理によって得られたチップ１０Ｃの構造により、以下のメリットがある。
すなわち、一般的な半導体素子（チップ）は、封止樹脂で封止された際に、実装時の熱応力（チップと配線基板及び封止樹脂との熱膨張係数の違いに起因して発生する基板応力や樹脂応力等）により、チップの封止樹脂に接している回路形成面側（特に、積層膜のエッジ部分）より剥離が生じる可能性が高い。これに対し、本実施形態のウエハ分割処理によって得られた半導体素子（チップ）１０Ｃは、そのエッジ部分１２がアブレーションレーザにより溶融した面（図３（ａ）に示す溝ＧＶの一部分に相当）であり、そのエッジ部分１２の表面は微視的に見ると凹凸状となっている。
このため、図９に例示するようにチップ１０Ｃを封止樹脂３４，３８で封止してパッケージングを行った際に、そのエッジ部分（凹凸面）１２が封止樹脂３４，３８に対してアンカーとしての役割を果たす（アンカー効果）。その結果、封止樹脂３４，３８との密着性が向上し、積層膜２の剥離を有効に防止することが可能となる。
つまり、得られた半導体素子（チップ）１０Ｃをパッケージ化したときに、チップ１０Ｃのエッジ部分１２におけるアンカー効果により封止樹脂３４，３８との密着性が向上するため、パッケージとしての信頼性を高めることができる。
なお、図９において、（ａ）はチップ１０Ｃを配線基板３１にワイヤボンディング接続した場合の構成（半導体装置３０）を示している。この半導体装置３０において、チップ１０Ｃは、その裏面（積層膜２が形成されている側と反対側の面）を下にして接着剤３２を介して配線基板３１に接着されている。また、チップ１０Ｃの積層膜２上に形成されたパッド（図２（ｃ）に示す外部接続用のパッド１０Ｐ）が、ワイヤ３３を介して配線基板３１上の対応するパッドに電気的に接続されている。そして、このチップ１０Ｃ及びワイヤ３３をモールド樹脂３４で被覆している。
一方、（ｂ）はチップ１０Ｃを配線基板３６にフリップチップ接続した場合の構成（半導体装置３０ａ）を示している。この半導体装置３０ａにおいて、チップ１０Ｃは、その積層膜２上に形成されたパッドと配線基板３６上の対応するパッドとの間にはんだバンプ等の導電性材料３７を介して実装されている。そして、このチップ１０Ｃの裏面（積層膜２が形成されている側と反対側の面）を露出させてモールド樹脂３８で被覆している。チップ１０Ｃの裏面を露出させることで、放熱効果を高めることができる。
１…半導体（シリコン）基板、
２…積層膜、
３…ＢＧ用保護テープ（保護シート）、
４…ダイシング用テープ（シート部材）、
１０（１０Ｃ）…デバイス（チップ）、
３０，３０ａ…半導体装置、
４１，４３…レーザ光照射装置、
ＤＲ…ダイシング領域（ストリート）、
ＧＶ…溝（アブレーションレーザによる加工溝）、
ＭＬ…改質層（ステルスレーザによる加工層）、
Ｐ１，Ｐ２…集光点、
Ｗ，Ｗ１…半導体ウエハ。

Claims (4)

  1. 半導体基板と、
    前記半導体基板の表面に形成され、層間絶縁膜と回路を形成する配線層が積層された構造体と、外部接続用のパッドと、テスト用のパッドと、アライメントマークとを含む積層膜とを有する半導体ウエハをダイシング領域に沿って分割する方法であって、
    レーザにより、前記積層膜における前記層間絶縁膜と、前記テスト用のパッドと、前記アライメントマークに連続し、且つ内壁面に凹凸面を有する溝を前記積層膜の部分のみに形成して、前記溝の下に前記積層膜を残す工程と、
    前記半導体ウエハの前記溝が形成されている前記積層膜の面に保護シートを貼り付ける工程と、
    前記保護シートを貼り付ける工程の後、前記半導体ウエハの半導体基板の裏面を研削して薄くすると共に、鏡面加工する工程と、
    前記研削及び鏡面加工の工程の後、前記半導体ウエハのダイシング領域に沿って、前記半導体基板の裏面側から前記半導体基板に対してレーザ光を照射し、前記半導体基板の内部に改質層を形成する工程と、
    前記改質層を形成する工程の後、前記半導体基板の裏面にシート部材を貼り付ける工程と、
    前記シート部材を貼り付ける工程の後、前記保護シートを除去する工程と、
    前記保護シートを除去する工程の後、前記シート部材を拡張し、外力を与えることにより、前記溝及び前記改質層から前記積層膜及び前記半導体基板を分断して、前記半導体基板の側面と前記溝の下に残された前記積層膜の側面とが同一面となるように、前記半導体ウエハを個々に分割する工程とを含むことを特徴とする半導体ウエハの分割方法。
  2. 半導体基板と、
    前記半導体基板の表面に形成され、層間絶縁膜と回路を形成する配線層が積層された構造体と、外部接続用のパッドと、テスト用のパッドと、アライメントマークとを含む積層膜と、
    前記積層膜における前記層間絶縁膜と、前記テスト用のパッドと、前記アライメントマークに連続し、且つ、外縁が全面にわたって面取りされ、且つ、内壁面に凹凸面を有する傾斜状のエッジ部分とを有し、
    前記傾斜状のエッジ部分は、前記積層膜のみに、且つ、前記積層膜の厚みの途中の深さまで形成されており、
    前記半導体基板の側面と前記傾斜状のエッジ部分を除く前記積層膜の側面とが同一面であることを特徴とする半導体チップ。
  3. 前記半導体基板の側面の中央部に変質層が露出していることを特徴とする請求項２に記載の半導体チップ。
  4. 請求項２又は３の半導体チップと、
    前記半導体チップの上面及び側面を封止する樹脂とを有することを特徴とする半導体装置。
JP2010263346A 2010-11-26 2010-11-26 半導体ウエハの分割方法と半導体チップ及び半導体装置 Active JP5608521B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010263346A JP5608521B2 (ja) 2010-11-26 2010-11-26 半導体ウエハの分割方法と半導体チップ及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010263346A JP5608521B2 (ja) 2010-11-26 2010-11-26 半導体ウエハの分割方法と半導体チップ及び半導体装置

Publications (3)

Publication Number Publication Date
JP2012114322A JP2012114322A (ja) 2012-06-14
JP2012114322A5 JP2012114322A5 (ja) 2013-12-19
JP5608521B2 true JP5608521B2 (ja) 2014-10-15

Family

ID=46498194

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010263346A Active JP5608521B2 (ja) 2010-11-26 2010-11-26 半導体ウエハの分割方法と半導体チップ及び半導体装置

Country Status (1)

Country Link
JP (1) JP5608521B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109909623A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(北京)有限公司 用于晶圆的切割方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6013858B2 (ja) * 2012-10-01 2016-10-25 株式会社ディスコ ウェーハの加工方法
KR101565016B1 (ko) * 2013-10-22 2015-11-03 앰코 테크놀로지 코리아 주식회사 휨 개선을 위한 반도체 패키지 구조 및 방법
KR20160078460A (ko) * 2013-10-29 2016-07-04 코닌클리케 필립스 엔.브이. 반도체 디바이스들의 웨이퍼의 스크라이브
JP6257365B2 (ja) * 2014-02-07 2018-01-10 株式会社ディスコ ウェーハの加工方法
JP6305853B2 (ja) * 2014-07-08 2018-04-04 株式会社ディスコ ウエーハの加工方法
JP6435140B2 (ja) * 2014-09-05 2018-12-05 株式会社ディスコ ウエーハの分割方法
JP6558973B2 (ja) * 2015-06-18 2019-08-14 株式会社ディスコ デバイスチップの製造方法
JP6506662B2 (ja) * 2015-08-28 2019-04-24 株式会社ディスコ ウェーハの加工方法
JP6672647B2 (ja) * 2015-09-08 2020-03-25 セイコーエプソン株式会社 Ｍｅｍｓデバイス、液体噴射ヘッド、及び液体噴射装置
JP6815692B2 (ja) * 2016-12-09 2021-01-20 株式会社ディスコ ウェーハの加工方法
JP6779574B2 (ja) * 2016-12-14 2020-11-04 株式会社ディスコ インターポーザの製造方法
JP6808282B2 (ja) * 2016-12-14 2021-01-06 株式会社ディスコ インターポーザの製造方法
JP6821261B2 (ja) * 2017-04-21 2021-01-27 株式会社ディスコ 被加工物の加工方法
WO2019026474A1 (ja) * 2017-08-04 2019-02-07 パナソニックＩｐマネジメント株式会社 サブマウント、半導体レーザ装置及び熱アシストハードディスク装置
JP2018046289A (ja) * 2017-11-21 2018-03-22 エイブリック株式会社 半導体装置およびその製造方法
CN108422101B (zh) * 2018-04-12 2020-04-14 无锡奥夫特光学技术有限公司 一种蓝宝石光学窗口的切割方法
US11081392B2 (en) * 2018-09-28 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Dicing method for stacked semiconductor devices
JP2023108398A (ja) * 2022-01-25 2023-08-04 浜松ホトニクス株式会社 レーザ加工方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270721A (ja) * 2001-03-12 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
AU2003211581A1 (en) * 2002-03-12 2003-09-22 Hamamatsu Photonics K.K. Method of cutting processed object
JP2003338468A (ja) * 2002-03-12 2003-11-28 Hamamatsu Photonics Kk 発光素子の製造方法、発光ダイオード、及び半導体レーザ素子
JP2005116844A (ja) * 2003-10-09 2005-04-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005268752A (ja) * 2004-02-19 2005-09-29 Canon Inc レーザ割断方法、被割断部材および半導体素子チップ
JP4809632B2 (ja) * 2005-06-01 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5352624B2 (ja) * 2005-11-10 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
KR101509834B1 (ko) * 2007-08-03 2015-04-14 니치아 카가쿠 고교 가부시키가이샤 반도체 발광 소자 및 그 제조 방법
JP5495511B2 (ja) * 2008-05-27 2014-05-21 株式会社ディスコ ウエーハの分割方法
JP5122378B2 (ja) * 2008-06-09 2013-01-16 株式会社ディスコ 板状物の分割方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109909623A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(北京)有限公司 用于晶圆的切割方法

Also Published As

Publication number Publication date
JP2012114322A (ja) 2012-06-14

Similar Documents

Publication Publication Date Title
JP5608521B2 (ja) 半導体ウエハの分割方法と半導体チップ及び半導体装置
CN101297394B (zh) 半导体器件的制造方法以及半导体器件
JP4422463B2 (ja) 半導体ウエーハの分割方法
JP4769429B2 (ja) 半導体装置の製造方法
JP3795040B2 (ja) 半導体装置の製造方法
JP2004221286A (ja) 半導体装置及びその製造方法
JP2011187479A (ja) ウエーハの加工方法
JP2006190779A (ja) ウエーハの分割方法
JP2015207604A (ja) ウェーハの加工方法
JP2005032903A (ja) 半導体装置及びその製造方法
JP5352624B2 (ja) 半導体装置の製造方法
JP5335576B2 (ja) 半導体ウエーハの加工方法
JP2018098296A (ja) ウェーハの加工方法
KR101893617B1 (ko) 칩의 제조 방법
JP2013080972A (ja) 半導体装置の製造方法
JP5137435B2 (ja) 半導体ウェハのチップ化処理方法
JP2014017434A (ja) ウエーハの加工方法
TWI826692B (zh) 晶圓之製造方法以及層積元件晶片之製造方法
JP2008120947A (ja) 転写テープ及びこの転写テープを用いた半導体装置の製造方法
KR20110017728A (ko) 본드패드 산화를 방지하는 웨이퍼 소잉방법
JP4553878B2 (ja) 半導体装置の製造方法
JP4008931B2 (ja) 半導体装置及びその製造方法
WO2007049356A1 (ja) 半導体装置およびその製造方法
JP7479243B2 (ja) チップの製造方法
KR20070018713A (ko) 반도체 장치의 제조 방법 및 반도체 장치

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131106

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20131106

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20131206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140310

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140415

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140826

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140901

R150 Certificate of patent or registration of utility model

Ref document number: 5608521

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150