JP5605051B2

JP5605051B2 - Electrophoretic display device

Info

Publication number: JP5605051B2
Application number: JP2010164397A
Authority: JP
Inventors: 基彦吉田; 誠佐々木
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2010-07-22
Filing date: 2010-07-22
Publication date: 2014-10-15
Anticipated expiration: 2030-07-22
Also published as: JP2012027162A

Description

本発明は、電気泳動表示装置に関する。 The present invention relates to an electrophoretic display device.

従来、電気泳動表示装置としては、マイクロ隔壁構造の電気泳動方式を適用した電気泳動表示装置が知られている（例えば特許文献１参照）。このような電気泳動表示装置は、例えば、表示面をなす対向基板と、対向基板に対向配置された薄膜トランジスタ基板と、が設けられている。薄膜トランジスタ基板における対向基板に対向する内面には、マトリクス状に配列された複数の画素電極が形成されている。各画素電極は、隔壁により囲まれており、対向基板、薄膜トランジスタ基板及び隔壁により形成された空間内には、プラス帯電の黒粒子と、マイナス帯電の白粒子と、が多数分散された溶媒が充填されている。 Conventionally, as an electrophoretic display device, an electrophoretic display device to which an electrophoretic method having a micro partition wall structure is applied is known (for example, see Patent Document 1). Such an electrophoretic display device, for example, a counter substrate constituting a display surface, and oppositely disposed TFT substrate, are provided on the counter substrate. A plurality of pixel electrodes arranged in a matrix are formed on the inner surface of the thin film transistor substrate facing the counter substrate. Each pixel electrode is surrounded by a partition wall, a counter substrate, in the space formed by the thin film transistor substrate and the barrier ribs, black particles positively charged and white particles negatively charged, the solvent but is a number dispersed filler Has been.

特開２００７−２７２１３５号公報JP 2007-272135 A

ここで、黒表示時においては反射光の影響を受けてしまいコントラストが低下してしまう問題があった。
このため、本発明の課題は、黒表示時における黒浮きを押さえることによりコントラストの低下を抑制することである。 Here, at the time of black display contrast will under the influence of the reflected light is a problem of lowered.
For this reason, the subject of this invention is suppressing the fall of contrast by suppressing the black float at the time of black display.

前記課題を解決するため、本発明の電気泳動表示装置の一態様は、所定の間隔で対向配置された第一の基板及び第二の基板と、前記第一の基板に配列された複数の画素電極と、隣接する前記画素電極間に配置された配線と、前記第二の基板に設けられた対向電極と、前記第二の基板に向けて前記第一の基板の前記配線上に前記画素電極を囲うように立設された隔壁と、を備え、複数個の白粒子が分散された溶媒が前記隔壁に囲まれた領域に充填され、前記画素電極には複数のスリットが互いに間隔を開けて形成され、前記複数のスリットをそれぞれ覆うように、前記第二の基板側に向けて凸となる凸部が形成され、複数の前記凸部は、互いに隣り合って谷部を形成するように配置されるとともに、前記隔壁との間にも当該谷部を形成するように配置され、前記凸部の表面が黒色とされ、前記複数個の白粒子のそれぞれの径は前記谷部の高さよりも小さく、且つ、前記複数個の白粒子の全体の体積は前記谷部の全体の体積よりも小さい、ことを特徴とする。 In order to solve the above problems, one embodiment of an electrophoretic display device according to the present invention includes a first substrate and a second substrate which are arranged to face each other at a predetermined interval, and a plurality of pixels arranged on the first substrate. An electrode, a wiring disposed between the adjacent pixel electrodes, a counter electrode provided on the second substrate, and the pixel electrode on the wiring of the first substrate toward the second substrate and a erected partition wall so as to surround the, is filled in a region solvents few white particles double is dispersed is surrounded by the partition wall, a distance from one another a plurality of slits in the pixel electrode Protruding portions that are formed to open and are convex toward the second substrate side so as to cover the plurality of slits are formed, and the plurality of projecting portions are adjacent to each other to form valleys. So as to form the valley between the partition walls. Are arranged, the the surface of the convex portion is black, each of diameters of the plurality of white particles is less than the height of the valley, and the whole volume of the plurality of white particles are the valleys less than the overall volume of, characterized in that.

本発明によれば、黒表示時におけるコントラストの低下を抑制することができる。 According to the present invention, it is possible to suppress a decrease in contrast during black display.

本実施形態の電気泳動表示装置の要部構成を模式的に示した断面図である。It is sectional drawing which showed typically the principal part structure of the electrophoretic display device of this embodiment. 図１の電気泳動表示装置に備わる薄膜トランジスタ基板の要部構成を示す断面図であり、図３におけるＩＩ−ＩＩ切断線から見た断面図である。It is sectional drawing which shows the principal part structure of the thin-film transistor substrate with which the electrophoretic display device of FIG. 1 is equipped, and is sectional drawing seen from the II-II cutting line in FIG. 図１の電気泳動表示装置に備わる薄膜トランジスタ基板の要部構成を示す透過平面図である。FIG. 2 is a transmission plan view illustrating a configuration of a main part of a thin film transistor substrate provided in the electrophoretic display device of FIG. 1. 図１の電気泳動表示装置の製造工程を示す説明図である。FIG. 7 is an explanatory diagram showing a manufacturing process of the electrophoretic display device of FIG. 1. 図１の電気泳動表示装置の製造工程を示す説明図である。FIG. 7 is an explanatory diagram showing a manufacturing process of the electrophoretic display device of FIG. 1. 図１の電気泳動表示装置に備わる隔壁を形成するための隔壁用フィルムの概略構成を表す分解斜視図である。It is a disassembled perspective view showing schematic structure of the film for partition for forming the partition with which the electrophoretic display device of FIG. 1 is equipped. 図１の電気表示装置における黒表示時の状態を示す模式断面図である。It is a schematic cross section which shows the state at the time of black display in the electric display apparatus of FIG. 図１の電気表示装置の変形例を示す図であり、白表示時の状態を示す模式断面図である。It is a figure which shows the modification of the electric display apparatus of FIG. 1, and is a schematic cross section which shows the state at the time of white display. 図８の電気表示装置における黒表示時の状態を示す模式断面図である。It is a schematic cross section which shows the state at the time of black display in the electric display apparatus of FIG.

以下に、本発明を実施するための最良の形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。 The best mode for carrying out the present invention will be described below with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.

図１は本実施形態の電気泳動表示装置の要部構成を模式的に示した断面図である。この図１に示すように電気泳動表示装置１には、対向基板１０と、隔壁６０により対向基板１０との間に所定の間隔で対向配置された薄膜トランジスタ基板２０と、が設けられている。この対向基板１０が第二の基板であり、薄膜トランジスタ基板２０が第一の基板である。薄膜トランジスタ基板２０には、マトリックス状に画素電極２４が形成され、画素電極間に配線としての走査ライン２２及びデータライン２３が形成されている。走査ライン２２及びデータライン２３上には隔壁６０が格子状に形成されている。対向基板１０と薄膜トランジスタ基板２０との間には、図示しない枠状のシール材が形成されており、隔壁６０をスペーサーとして一対の基板間に空間が形成され、当該空間には黒粒子７１と白粒子７２とが分散された溶媒７０が封入されている。 FIG. 1 is a cross-sectional view schematically showing a main configuration of the electrophoretic display device of the present embodiment. This electrophoretic display device 1 as shown in FIG. 1, a counter substrate 10, a thin film transistor substrate 20 disposed opposite at a predetermined interval between the counter substrate 10 by a partition wall 60, is provided. The counter substrate 10 is a second substrate, and the thin film transistor substrate 20 is a first substrate. Pixel electrodes 24 are formed in a matrix on the thin film transistor substrate 20, and scanning lines 22 and data lines 23 as wirings are formed between the pixel electrodes. On the scanning line 22 and the data line 23, the partition wall 60 is formed in a lattice shape. A frame-shaped sealing material (not shown) is formed between the counter substrate 10 and the thin film transistor substrate 20, and a space is formed between the pair of substrates using the partition wall 60 as a spacer. solvent 70 in which the particles 72 are dispersed is sealed.

対向基板１０は、例えばガラスから形成されている。対向基板１０における薄膜トランジスタ基板２０に対向する内面には対向電極１１が積層されている。対向電極１１は例えばＩＴＯ（Indium Tin Oxide；錫ドープ酸化インジウム）から形成されている。 The counter substrate 10 is made of, for example, glass. A counter electrode 11 is laminated on the inner surface of the counter substrate 10 facing the thin film transistor substrate 20. The counter electrode 11 is made of, for example, ITO (Indium Tin Oxide).

溶媒７０には、表面の極性と色とが異なる２種類の粒子が複数分散されている。２種類の粒子のうちの、１種類は例えばカーボンブラックからなるプラス帯電の黒粒子７１であり、他の１種類は例えばＴｉＯ２（酸化チタン）からなるマイナス帯電の白粒子７２である。ここで、黒粒子７１の直径は５．０μｍ以下であり、白粒子７２の直径は０．３μｍ以下である。そして、溶媒７０としては、黒粒子７１、白粒子７２よりも低誘電率の分散媒が用いられている。 In the solvent 70, a plurality of two types of particles having different surface polarities and colors are dispersed. Of the two types of particles, one type is a positively charged black particle 71 made of, for example, carbon black, and the other type is a negatively charged white particle 72 made of, for example, TiO 2 (titanium oxide). Here, the diameter of the black particles 71 is 5.0 μm or less, and the diameter of the white particles 72 is 0.3 μm or less. As the solvent 70, a dispersion medium having a dielectric constant lower than that of the black particles 71 and the white particles 72 is used.

次に、薄膜トランジスタ基板２０について図２及び図３を参照して詳細に説明する。図３は薄膜トランジスタ基板２０の要部構成を示す透過平面図である。なお、図２は、図３におけるＩＩ−ＩＩ断面図である。 Next, the thin film transistor substrate 20 will be described in detail with reference to FIGS. FIG. 3 is a transmission plan view showing the main configuration of the thin film transistor substrate 20. 2 is a cross-sectional view taken along the line II-II in FIG.

まず、図３を参照して、薄膜トランジスタ基板２０の平面的な構造について説明する。薄膜トランジスタ基板２０はガラス等から形成されており、この上面には複数の走査ライン２２及び複数のデータライン２３が互いに交差するように形成されている。この場合、複数の走査ライン２２は行方向に延びて設けられ、複数のデータライン２３は列方向に延びて設けられている。
また、薄膜トランジスタ基板２０上には複数の補助容量部２６が設けられている。補助容量部２６は、画素電極２４の図における下辺を除く３辺に重なるように形成されている。 First, a planar structure of the thin film transistor substrate 20 will be described with reference to FIG. The thin film transistor substrate 20 is made of glass or the like, and a plurality of scanning lines 22 and a plurality of data lines 23 are formed on the upper surface so as to intersect each other. In this case, the plurality of scanning lines 22 are provided extending in the row direction, and the plurality of data lines 23 are provided extending in the column direction.
In addition, a plurality of auxiliary capacitance portions 26 are provided on the thin film transistor substrate 20. The auxiliary capacitor portion 26 is formed so as to overlap three sides excluding the lower side of the pixel electrode 24 in the drawing.

薄膜トランジスタ基板２０上において走査ライン２２とデータライン２３とで囲まれた各領域内には画素電極２４が設けられている。これにより、薄膜トランジスタ基板２０上に、複数の画素電極２４がマトリクス状に配列される。画素電極２４には、データライン２３と平行な一対のスリット２４２が互いに間隔を開けて形成されており、これにより画素電極２４は上面から見て櫛歯状となっている。また、画素電極２４の一つの角部、図３においては左下の角部には、切欠部２４１が形成されている。この切欠部２４１には、スイッチング素子としての薄膜トランジスタ２５が配置されている。この薄膜トランジスタ２５を介して、画素電極２４が走査ライン２２及びデータライン２３に電気的に接続されている。 A pixel electrode 24 is provided in each region surrounded by the scanning line 22 and the data line 23 on the thin film transistor substrate 20. Thereby, the plurality of pixel electrodes 24 are arranged in a matrix on the thin film transistor substrate 20. The pixel electrode 24 is formed with a pair of slits 242 parallel to the data line 23 so as to be spaced apart from each other. Thus, the pixel electrode 24 has a comb shape when viewed from above. Further, a notch 241 is formed at one corner of the pixel electrode 24, that is, the lower left corner in FIG. A thin film transistor 25 as a switching element is disposed in the notch 241. The pixel electrode 24 is electrically connected to the scanning line 22 and the data line 23 through the thin film transistor 25.

そして、画素電極２４、走査ライン２２及びデータライン２３上には、対向基板１０に向けて立設する隔壁６０が形成されている。隔壁６０は、断面が台形状に形成されていて、その底辺部６０ａが走査ライン２２及びデータライン２３を覆うように、これらライン２２，２３の幅よりも拡幅に形成されている。 A partition wall 60 is formed on the pixel electrode 24, the scanning line 22, and the data line 23 so as to stand up toward the counter substrate 10. The partition wall 60 has a trapezoidal cross section, and is formed wider than the widths of the lines 22 and 23 so that the base 60a covers the scanning line 22 and the data line 23.

また、画素電極２４のスリット２４２上には、対向基板１０側に向けて凸となる二つの凸部２４３が形成されている。凸部２４３は上面から見て矩形状であり、凸部２４３の三辺の周縁部は、画素電極２４に重なっている。これにより、凸部２４３に対応する領域の内側の領域には画素電極２４が形成されていないこととなる。また、凸部２４３は絶縁性黒色材で形成されている。なお、凸部２４３は、絶縁体で表面が黒色であればよいので、凸部２４３全体を黒色材で形成しなくとも、その表面を黒色で着色すればよい。 In addition, on the slit 242 of the pixel electrode 24, two convex portions 243 that are convex toward the counter substrate 10 side are formed. The convex portion 243 has a rectangular shape when viewed from above, and the peripheral portions of the three sides of the convex portion 243 overlap the pixel electrode 24. Thereby, the pixel electrode 24 is not formed in the area inside the area corresponding to the convex portion 243. Moreover, the convex part 243 is formed of an insulating black material. In addition, since the convex part 243 should just be a black surface with an insulator, even if it does not form the convex part 243 whole with a black material, the surface should just be colored with black.

次に、薄膜トランジスタ基板２０の断面構造について説明する。
図２に示すように、対向基板１０に対向する薄膜トランジスタ基板２０の内面には、その所定の箇所にＣｒ（クロム）等からなるゲート電極２９及び当該ゲート電極２９に接続された走査ライン２２が形成されている。ゲート電極２９は、薄膜トランジスタ２５をなす箇所に配置されている。また、薄膜トランジスタ基板２０の内面側における他の所定の箇所には、Ｃｒ等からなる補助容量配線２９ａと、補助容量配線２９ａを覆うＩＴＯ（酸化インジウムスズ）等からなる補助容量部２６と、が形成されている。補助容量部２６は、補助容量配線２９ａを覆うように形成されている。
そして、薄膜トランジスタ基板２０には、ゲート電極２９、走査ライン２２、補助容量配線２９ａ及び補助容量部２６を覆うように、例えば酸化シリコン又は窒化シリコン等からなるゲート絶縁膜３０が形成されている。これにより、ゲート電極２９がゲート絶縁膜３０の下層側に配置されることになる。 Next, a cross-sectional structure of the thin film transistor substrate 20 will be described.
As shown in FIG. 2, a gate electrode 29 made of Cr (chromium) or the like and a scanning line 22 connected to the gate electrode 29 are formed at predetermined positions on the inner surface of the thin film transistor substrate 20 facing the counter substrate 10. Has been. The gate electrode 29 is disposed at a location forming the thin film transistor 25. Also, other predetermined locations on the inner surface side of the TFT substrate 20, and the storage capacitor lines 29a made of Cr or the like, an auxiliary capacitor 26 made of ITO (indium tin oxide) or the like which covers the storage capacitor line 29a, is formed Has been. The auxiliary capacitance part 26 is formed so as to cover the auxiliary capacitance line 29a.
In addition, a gate insulating film 30 made of, for example, silicon oxide or silicon nitride is formed on the thin film transistor substrate 20 so as to cover the gate electrode 29, the scanning line 22, the auxiliary capacitance wiring 29a, and the auxiliary capacitance portion 26. As a result, the gate electrode 29 is disposed on the lower layer side of the gate insulating film 30.

ゲート絶縁膜３０の上面におけるゲート電極２９上方には、例えば真性アモルファスシリコン等の半導体からなる半導体薄膜３１が形成されている。この半導体薄膜３１の上面ほぼ中央部には、例えば酸化シリコン又は窒化シリコン等からなるチャネル保護膜３２が設けられている。チャネル保護膜３２の上面両側及びその両側における半導体薄膜３１の上面にはｎ^＋型アモルファスシリコン等からなるオーミックコンタクト層３３，３４が設けられている。 A semiconductor thin film 31 made of a semiconductor such as intrinsic amorphous silicon is formed above the gate electrode 29 on the upper surface of the gate insulating film 30. A channel protective film 32 made of, for example, silicon oxide, silicon nitride, or the like is provided at substantially the center of the upper surface of the semiconductor thin film 31. Ohmic contact layers 33 and 34 made of n ⁺ -type amorphous silicon or the like are provided on both sides of the upper surface of the channel protective film 32 and on the upper surface of the semiconductor thin film 31 on both sides thereof.

オーミックコンタクト層３３，３４の上面には、例えばＣｒからなるソース電極３５及びドレイン電極３６が設けられている。これによりゲート絶縁膜３０の上層側にソース電極３５及びドレイン電極３６が配置されることになる。ここで、薄膜トランジスタ２５は、逆スタガ型であり、ゲート電極２９、ゲート絶縁膜３０、半導体薄膜３１、チャネル保護膜３２、オーミックコンタクト層３３，３４、ソース電極３５及びドレイン電極３６により構成されている。 On the upper surfaces of the ohmic contact layers 33 and 34, a source electrode 35 and a drain electrode 36 made of, for example, Cr are provided. As a result, the source electrode 35 and the drain electrode 36 are disposed on the upper layer side of the gate insulating film 30. Here, the thin film transistor 25 is an inverted stagger type, and includes a gate electrode 29, a gate insulating film 30, a semiconductor thin film 31, a channel protective film 32, ohmic contact layers 33 and 34, a source electrode 35 and a drain electrode 36. .

また、ゲート絶縁膜３０の上面におけるデータライン２３の形成領域にも、例えば真性アモルファスシリコン等の半導体からなる半導体薄膜３７が形成されている。半導体薄膜３７の上面には、ｎ^＋型アモルファスシリコン等からなるオーミックコンタクト層３８が設けられている。そしてオーミックコンタクト層３８の上面には、Ｃｒ等からなるドレイン膜３９が形成されている。このドレイン膜３９がデータライン２３をなす。 A semiconductor thin film 37 made of a semiconductor such as intrinsic amorphous silicon is also formed in the formation region of the data line 23 on the upper surface of the gate insulating film 30. An ohmic contact layer 38 made of n ⁺ type amorphous silicon or the like is provided on the upper surface of the semiconductor thin film 37. A drain film 39 made of Cr or the like is formed on the upper surface of the ohmic contact layer 38. This drain film 39 forms the data line 23.

そして、薄膜トランジスタ２５や、データライン２３の上層側には、これら薄膜トランジスタ２５及びデータライン２３を覆うように、例えば酸化シリコン又は窒化シリコン等からなる層間絶縁膜としてのオーバーコート膜５０が形成されている。このオーバーコート膜５０におけるソース電極３５の上面にはコンタクトホール４０が形成されている。具体的には、コンタクトホール４０は、ソース電極３５におけるチャネル保護膜３２から離間した部分の上面に対して形成されている。 An overcoat film 50 as an interlayer insulating film made of, for example, silicon oxide or silicon nitride is formed on the thin film transistor 25 and the data line 23 so as to cover the thin film transistor 25 and the data line 23. . A contact hole 40 is formed on the upper surface of the source electrode 35 in the overcoat film 50. Specifically, the contact hole 40 is formed on the upper surface of a portion of the source electrode 35 that is separated from the channel protective film 32.

オーバーコート膜５０の上面における所定の箇所には、図２及び図３に示すように、ＩＴＯ等からなる透明性の画素電極２４が、コンタクトホール４０を介してソース電極３５に電気的に接続するように形成されている。 As shown in FIGS. 2 and 3, the transparent pixel electrode 24 made of ITO or the like is electrically connected to the source electrode 35 through the contact hole 40 at a predetermined position on the upper surface of the overcoat film 50. It is formed as follows.

そして、薄膜トランジスタ基板２０には、走査ライン２２及びデータライン２３上から対向基板１０に向けて立設する隔壁６０が、例えば感光性アクリル等の感光性樹脂により形成されている。隔壁６０は、断面が台形状に形成されていて、その底辺部６０ａが走査ライン２２及びデータライン２３を覆うように、これらライン２２，２３の幅よりも拡幅に形成されている。 In the thin film transistor substrate 20, a partition wall 60 standing from the scanning line 22 and the data line 23 toward the counter substrate 10 is formed of a photosensitive resin such as photosensitive acrylic. The partition wall 60 has a trapezoidal cross section, and is formed wider than the widths of the lines 22 and 23 so that the base 60a covers the scanning line 22 and the data line 23.

次に、電気泳動表示装置１の製造方法について図４〜図５を参照して説明する。
まず、図４（ａ）に示す通り、薄膜トランジスタ基板２０の内面に対して、Ｃｒを成膜して、ゲート電極２９、走査ライン２２及び補助容量配線２９ａを形成する。 Next, a method for manufacturing the electrophoretic display device 1 will be described with reference to FIGS.
First, as shown in FIG. 4A, Cr is formed on the inner surface of the thin film transistor substrate 20 to form the gate electrode 29, the scanning line 22, and the auxiliary capacitance wiring 29a.

その後、図４（ｂ）に示す通り、補助容量配線２９ａを覆うようにＩＴＯを成膜して、補助容量部２６を形成する。
次いで、図４（ｃ）に示す通り、ゲート電極２９、走査ライン２２、補助容量配線２９ａ及び補助容量部２６を覆うように、例えば酸化シリコン又は窒化シリコン等を成膜して、ゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成後には、その上面に真性アモルファスシリコン３１ａを成膜する。さらに、真性アモルファスシリコン３１ａの形成後は、その上面の所定箇所に、例えば酸化シリコン又は窒化シリコン等を成膜してチャネル保護膜３２を形成する。 Thereafter, as shown in FIG. 4B, ITO is formed to cover the auxiliary capacitance wiring 29a, and the auxiliary capacitance portion 26 is formed.
Next, as illustrated in FIG. 4C, for example, silicon oxide or silicon nitride is formed to cover the gate electrode 29, the scanning line 22, the auxiliary capacitance line 29 a, and the auxiliary capacitance portion 26, and the gate insulating film 30. Form. After the gate insulating film 30 is formed, an intrinsic amorphous silicon 31a is formed on the upper surface thereof. Further, after the formation of the intrinsic amorphous silicon 31a, a channel protective film 32 is formed by depositing, for example, silicon oxide or silicon nitride at a predetermined position on the upper surface thereof.

また、図５（ａ）に示す通り、エッチング法等を用いて真性アモルファスシリコン３１ａの不要な部分を除去し、半導体薄膜３１、３７を形成する。除去後においては、所定箇所にｎ^＋型アモルファスシリコン等を成膜して、オーミックコンタクト層３３，３４，３８を形成し、そのオーミックコンタクト層３３，３４，３８上にＣｒを成膜して、ソース電極３５、ドレイン電極３６及びドレイン膜３９を形成する。これにより、薄膜トランジスタ２５及びデータライン２３が形成される。 Further, as shown in FIG. 5A, unnecessary portions of the intrinsic amorphous silicon 31a are removed by using an etching method or the like, and semiconductor thin films 31 and 37 are formed. After the removal, n ⁺ type amorphous silicon or the like is formed at a predetermined location to form ohmic contact layers 33, 34, 38, and Cr is formed on the ohmic contact layers 33, 34, 38, A source electrode 35, a drain electrode 36, and a drain film 39 are formed. Thereby, the thin film transistor 25 and the data line 23 are formed.

図５（ｂ）に示す通り、薄膜トランジスタ２５及びデータライン２３の上層側に、例えば酸化シリコン又は窒化シリコン等を成膜し、オーバーコート膜５０を形成する。その後、オーバーコート膜５０の所定箇所をエッチング法により除去し、コンタクトホール４０を形成する。
そして、図５（ｃ）に示す通り、オーバーコート膜５０の上面における所定の箇所に、ＩＴＯを成膜して画素電極２４を形成する。 As shown in FIG. 5B, an overcoat film 50 is formed on the upper layer side of the thin film transistor 25 and the data line 23 by, for example, depositing silicon oxide or silicon nitride. Thereafter, a predetermined portion of the overcoat film 50 is removed by an etching method, and the contact hole 40 is formed.
Then, as shown in FIG. 5C, ITO is formed at a predetermined location on the upper surface of the overcoat film 50 to form the pixel electrode 24.

薄膜トランジスタ基板２０が完成すると、薄膜トランジスタ基板２０上に隔壁６０を形成する。具体的には、図６に示す隔壁用フィルム６１を用いて隔壁６０を形成する。図６では各層が剥離した状態を示しているが、実際には隔壁用フィルム６１は、支持フィルム６２、レジストフィルム６３及びカバーフィルム６４が積層されて形成されている。例えば、支持フィルム６２はＰＥＴ等の樹脂フィルムから形成されていて、カバーフィルム６４はＯＰＰ等の樹脂フィルムから形成されている。そして、レジストフィルム６３は、隔壁６０をなす感光性アクリル等の感光性樹脂により形成されていて、一方の面に支持フィルム６２が貼付され、他方の面にカバーフィルム６４が貼付されている。
この隔壁用フィルム６１を用いて隔壁６０を形成するには、まずカバーフィルム６４を剥がして、薄膜トランジスタ基板２０上にレジストフィルム６３を貼り合わせる。その状態のままレジストフィルム６３を露光し、感光性アクリルを薄膜トランジスタ基板２０の所定位置に転写する。転写後、支持フィルム６２を剥がしてから、レジストフィルム６３を現像して、薄膜トランジスタ基板２０に転写された以外の部分を除去する。そして、薄膜トランジスタ基板２０上に転写された感光性アクリルに対してポストベークを施し、密着性を高めることで隔壁６０が形成される。 When the thin film transistor substrate 20 is completed, a partition wall 60 is formed on the thin film transistor substrate 20. Specifically, the partition wall 60 is formed using the partition wall film 61 shown in FIG. Although FIG. 6 shows a state where each layer is peeled off, the partition film 61 is actually formed by laminating a support film 62, a resist film 63, and a cover film 64. For example, the support film 62 is formed from a resin film such as PET, and the cover film 64 is formed from a resin film such as OPP. The resist film 63 is formed of a photosensitive resin such as photosensitive acrylic forming the partition wall 60. A support film 62 is attached to one surface, and a cover film 64 is attached to the other surface.
In order to form the partition wall 60 using the partition wall film 61, first, the cover film 64 is peeled off, and the resist film 63 is bonded onto the thin film transistor substrate 20. The resist film 63 is exposed in this state, and the photosensitive acrylic is transferred to a predetermined position on the thin film transistor substrate 20. After the transfer, the support film 62 is peeled off, and then the resist film 63 is developed to remove portions other than those transferred to the thin film transistor substrate 20. Then, the partition wall 60 is formed by post-baking the photosensitive acrylic transferred onto the thin film transistor substrate 20 to improve adhesion.

隔壁６０の形成後には、薄膜トランジスタ基板２０の画素電極２４上に凸部２４３を形成する。この場合においても、隔壁用フィルム６１とほぼ同じ構成の凸部用フィルム（図示省略）を用いる。ここで、凸部用フィルムにおいては、レジストフィルムが凸部２４３をなす黒色の感光性樹脂（絶縁性黒色材）となっている。
この凸部用フィルムを用いて凸部２４３を形成するには、まずカバーフィルムを剥がして、薄膜トランジスタ基板上にレジストフィルムを貼り合わせる。その状態のままレジストフィルムを露光し、黒色の感光性樹脂を薄膜トランジスタ基板２０の所定位置に転写する。転写後、支持フィルムを剥がしてから、レジストフィルムを現像して、薄膜トランジスタ基板２０に転写された以外の部分を除去する。そして、薄膜トランジスタ基板２０上に転写された黒色の感光性樹脂に対してポストベークを施し、密着性を高めることで凸部２４３が形成される。 After the partition wall 60 is formed, a convex portion 243 is formed on the pixel electrode 24 of the thin film transistor substrate 20. Also in this case, a convex film (not shown) having substantially the same structure as the partition film 61 is used. Here, in the film for convex portions, the resist film is a black photosensitive resin (insulating black material) forming the convex portions 243.
In order to form the convex part 243 using this convex part film, the cover film is first peeled off, and a resist film is bonded onto the thin film transistor substrate. The resist film is exposed in this state, and the black photosensitive resin is transferred to a predetermined position on the thin film transistor substrate 20. After the transfer, the support film is peeled off, and then the resist film is developed to remove portions other than those transferred to the thin film transistor substrate 20. Then, the black photosensitive resin transferred onto the thin film transistor substrate 20 is post-baked to improve the adhesion, whereby the convex portion 243 is formed.

凸部２４３の形成後においては、黒粒子７１、白粒子７２が複数分散された溶媒７０を、隔壁６０により囲まれた複数の領域に注入する。注入後、対向電極１１と画素電極２４とが対向するように対向基板１０を薄膜トランジスタ基板２０上に配置し、対向する基板１０，２０間に形成した図示しない枠状のシール材により貼り合わせ封止する。あるいは、対向基板１０の全面に予め樹脂フィルム等を用いて接着層を形成し、貼り合わせ封止してもよい（図１参照）。 After the formation of the convex portion 243, the solvent 70 in which a plurality of black particles 71 and white particles 72 are dispersed is injected into a plurality of regions surrounded by the partition wall 60. After the implantation, the counter substrate 10 is arranged on the thin film transistor substrate 20 so that the counter electrode 11 and the pixel electrode 24 face each other, and bonded and sealed by a frame-shaped sealing material (not shown) formed between the opposing substrates 10 and 20. To do. Alternatively, an adhesive layer may be formed in advance on the entire surface of the counter substrate 10 using a resin film or the like, and then bonded and sealed (see FIG. 1).

次に、本実施形態の電気泳動表示装置１の作用について説明する。なお、電気泳動表示装置１においては、表示面が対向基板１０の外面１０ａとなっており、視認する方向は図１における矢印方向となる。
そして、対向電極１１の電圧を、画素電極２４よりも高くすると、負の帯電性の酸化チタンからなる白粒子７２が対向電極１１側に移動するとともに、正の帯電性のカーボンブラックからなる黒粒子７１が画素電極２４側に移動して、表示面では白色が表示されることになる。逆に対向電極１１の電圧を、画素電極２４よりも低くすると、白粒子７２が画素電極２４側に移動するとともに黒粒子７１が対向電極１１側に移動して、表示面では黒色が表示されることになる。 Next, the operation of the electrophoretic display device 1 of the present embodiment will be described. In the electrophoretic display device 1, the display surface is the outer surface 10a of the counter substrate 10, and the viewing direction is the arrow direction in FIG.
When the voltage of the counter electrode 11 is made higher than that of the pixel electrode 24, white particles 72 made of negatively chargeable titanium oxide move to the counter electrode 11 side and black particles made of positively chargeable carbon black. 71 moves to the pixel electrode 24 side, and white is displayed on the display surface. Conversely, when the voltage of the counter electrode 11 is lower than that of the pixel electrode 24, the white particles 72 move to the pixel electrode 24 side and the black particles 71 move to the counter electrode 11 side, and black is displayed on the display surface. It will be.

ここで、黒表示時においては、図７に示すように、黒粒子７１が対向電極１１側にあり、白粒子７２が二つの凸部２４３がなす谷部２４６と、凸部２４３及び隔壁６０がなす谷部２４７とで、画素電極２４側に配置されている。図７中、実線の矢印は黒粒子７１により吸収される入射光Ｙ１を示している。また、一点鎖線の矢印は黒粒子７１では吸収されず、凸部２４３で吸収される入射光Ｙ２を示している。そして、点線の矢印は黒粒子では吸収されず、白粒子７２によって散乱される入射光Ｙ３を示している。ここで、凸部２４３がない場合には、黒粒子７１で吸収されなかった入射光は、そのほとんどが白粒子７２で散乱されるため、黒浮きが発生して黒表示のコントラストを低下させる原因となっていた。しかしながら、本実施形態のように表面が黒色の凸部２４３が形成されていることで、白粒子７２は谷部２４６，２４７に集中し、凸部２４３の表面が露出するため、その凸部２４３の表面で入射光Ｙ２を吸収することができるのである。 Here, at the time of black display, as shown in FIG. 7, the black particles 71 are on the counter electrode 11 side, and the white particles 72 are composed of two convex portions 243, the convex portions 243 and the partition walls 60. The valley portion 247 formed is arranged on the pixel electrode 24 side. In FIG. 7, the solid line arrow indicates the incident light Y <b> 1 absorbed by the black particles 71. Also, an alternate long and short dash line arrow indicates incident light Y <b> 2 that is not absorbed by the black particle 71 but is absorbed by the convex portion 243. The dotted arrow indicates the incident light Y3 that is not absorbed by the black particles but is scattered by the white particles 72. Here, in the absence of the convex portion 243, most of the incident light that has not been absorbed by the black particles 71 is scattered by the white particles 72, causing black floating and reducing the contrast of black display. It was. However, since the convex portion 243 having a black surface is formed as in the present embodiment, the white particles 72 are concentrated in the valley portions 246 and 247 and the surface of the convex portion 243 is exposed. The incident light Y2 can be absorbed by the surface.

以上のように、本実施形態によれば、画素電極２４上には、薄膜トランジスタ基板２４側に向けて凸となる二つの凸部２４３が互いに隣り合って谷部２４６を形成するように配置されていて、その凸部２４３の表面が黒色とされているので、白粒子７２による光の散乱を少なくすることができる。これにより、黒表示時における黒浮きを抑えることができ、コントラストの低下を抑制することができる。 As described above, according to the present embodiment, on the pixel electrode 24, the two convex portions 243 that are convex toward the thin film transistor substrate 24 side are arranged adjacent to each other to form the valley portion 246. Since the surface of the convex portion 243 is black, light scattering by the white particles 72 can be reduced. Thereby, black floating at the time of black display can be suppressed, and a decrease in contrast can be suppressed.

なお、本発明は上記実施形態に限らず適宜変更可能である。
例えば、本実施形態では、一つの画素電極２４上に凸部２４３が二つ形成されている場合を例示して説明したが、三つ以上形成されていてもよい。 Note that the present invention is not limited to the above embodiment, and can be modified as appropriate.
For example, in the present embodiment, the case where two protrusions 243 are formed on one pixel electrode 24 has been described as an example, but three or more may be formed.

また、電気泳動表示装置においては、白粒子７１のみを溶媒７０内に分散させて表示を行うものも開発されている。この場合、図８及び図９に示すように、電気泳動表示装置１Ａの対向基板１０における対向電極１１が形成された面とは反対側の面（外面１０ａ）上には、谷部２４６，２４７に対向する位置にそれぞれ遮光マスク２４９が形成されている。図８及び図９中、実線の矢印は凸部２４３により吸収される入射光Ｙ４を示している。また、一点鎖線の矢印は遮光マスク２４９で吸収される入射光Ｙ５を示している。そして、点線の矢印は白粒子７２によって散乱される入射光Ｙ６を示している。 In addition, electrophoretic display devices have been developed that display by dispersing only white particles 71 in a solvent 70. In this case, as shown in FIGS. 8 and 9, valleys 246 and 247 are formed on the surface (outer surface 10a) opposite to the surface on which the counter electrode 11 is formed in the counter substrate 10 of the electrophoretic display device 1A. A light-shielding mask 249 is formed at a position facing each other. 8 and 9, the solid line arrow indicates the incident light Y4 absorbed by the convex portion 243. Further, an alternate long and short dash line arrow indicates incident light Y5 absorbed by the light shielding mask 249. A dotted arrow indicates the incident light Y6 scattered by the white particles 72.

対向電極１１の電圧を画素電極２４よりも高くすると、図８に示すように、白粒子７２が対向電極１１側に移動して、表示面では白色が表示されることになる。逆に対向電極１１の電圧を画素電極２４よりも低くすると、図９に示すように、白粒子７２が画素電極２４側に移動する。このとき、白粒子７２は二つの凸部２４３がなす谷部２４６と、凸部２４３及び隔壁６０がなす谷部２４７と、で画素電極２４側に配置される。このとき、各遮光マスク２４９がなす隙間からは凸部２４３の表面が露出するため、表示面では、黒表示されることとなる。
つまり、白粒子７１のみで表示を行う電気泳動表示装置１Ａであっても、画素電極２４上には、薄膜トランジスタ基板２４側に向けて凸となる二つの凸部２４３が互いに隣り合って谷部２４６を形成するように配置されていて、その凸部２４３の表面が黒色とされているので、白粒子７２による光の散乱を少なくすることができ、黒表示時における黒浮きを抑えることによりコントラストの低下を抑制することができる。 When the voltage of the counter electrode 11 is made higher than that of the pixel electrode 24, as shown in FIG. 8, the white particles 72 move to the counter electrode 11 side, and white is displayed on the display surface. Conversely, when the voltage of the counter electrode 11 is made lower than that of the pixel electrode 24, the white particles 72 move to the pixel electrode 24 side as shown in FIG. At this time, the white particles 72 and the valleys 246 formed by two protrusions 243, protrusions 243 and the partition wall 60 and form valleys 247, in being arranged to image pixel electrode 24 side. At this time, since the surface of the convex portion 243 is exposed from the gap formed by each light shielding mask 249, black is displayed on the display surface.
That is, even in the electrophoretic display device 1 </ b> A that performs display only with the white particles 71, the two convex portions 243 that are convex toward the thin film transistor substrate 24 side are adjacent to each other on the pixel electrode 24. Since the surface of the convex portion 243 is black, the scattering of light by the white particles 72 can be reduced, and the contrast can be reduced by suppressing the black floating during black display. The decrease can be suppressed.

１電気泳動表示装置
１０対向基板（第二の基板）
１０ａ外面
１１対向電極
２０薄膜トランジスタ基板（第一の基板）
２２走査ライン
２３データライン
２４画素電極
２５薄膜トランジスタ
２６補助容量部
２９ゲート電極
２９ａ補助容量配線
３０ゲート絶縁膜
３１半導体薄膜
３１ａ真性アモルファスシリコン
３２チャネル保護膜
３３，３４オーミックコンタクト層
３５ソース電極
３６ドレイン電極
３７半導体薄膜
３８オーミックコンタクト層
３９ドレイン膜
４０コンタクトホール
５０オーバーコート膜
６０隔壁
６０ａ底辺部
６１隔壁用フィルム
６２支持フィルム
６３レジストフィルム
６４カバーフィルム
７０溶媒
７１黒粒子
７２白粒子
２４１切欠部
２４３凸部
２４６谷部
２４７谷部 1 Electrophoretic display device 10 Counter substrate (second substrate)
10a outer surface 11 counter electrode 20 thin film transistor substrate (first substrate)
22 Scan Line 23 Data Line 24 Pixel Electrode 25 Thin Film Transistor 26 Auxiliary Capacitor 29 Gate Electrode 29a Auxiliary Capacitor Wiring 30 Gate Insulating Film 31 Semiconductor Thin Film 31a Intrinsic Amorphous Silicon 32 Channel Protection Films 33, 34 Ohmic Contact Layer 35 Source Electrode 36 Drain Electrode 37 Semiconductor thin film 38 Ohmic contact layer 39 Drain film 40 Contact hole 50 Overcoat film 60 Partition 60a Bottom 61 Partition film 62 Support film 63 Resist film 64 Cover film 70 Solvent 71 Black particle 72 White particle 241 Notch 243 Projection 246 Valley Club 247 Valley

Claims

A first substrate and a second substrate arranged to face each other at a predetermined interval;
A plurality of pixel electrodes arranged on the first substrate;
Wiring disposed between adjacent pixel electrodes;
A counter electrode provided on the second substrate;
A partition wall standing on the wiring of the first substrate so as to surround the pixel electrode toward the second substrate;
With
Filled in a region solvents few white particles double is dispersed is surrounded by the partition wall,
The pixel electrode is formed with a plurality of slits spaced from each other,
A convex part that is convex toward the second substrate side is formed so as to cover each of the plurality of slits,
The plurality of convex portions are arranged so as to form a valley portion adjacent to each other, and are arranged so as to form the valley portion between the partition walls,
The surface of the convex portion is black ,
The diameter of each of the plurality of white particles is smaller than the height of the trough, and the whole volume of the plurality of white particles is smaller than the whole volume of the trough.
An electrophoretic display device.

The electrophoretic display device according to claim 1.
The electrophoretic display device, wherein the pixel electrode is formed in a comb-like shape.

The electrophoretic display device according to claim 1 or 2,
The electrophoretic display device, wherein the plurality of slits are formed in parallel to the arrangement direction of the wirings.

In the electrophoretic display device according to any one of claims 1 to 3,
The electrophoretic display device, wherein the plurality of slits and the plurality of convex portions are formed in a rectangular shape.

The electrophoretic display device according to any one of claims 1 to 4 ,
An electrophoretic display device, wherein a light-shielding mask is formed on a surface of the second substrate opposite to a surface on which the counter electrode is formed, at a position facing the valley.