JP5507992B2 - 表示制御装置及びその制御方法 - Google Patents

Description

本発明は、例えば液晶パネルなどの表示装置に画像を表示する表示制御装置及びその制御方法に関するものである。

従来、アクティブマトリックスで構成された液晶ディスプレイでは、画像信号のノイズや、出力回路のノイズの影響等により、すじ状の画像が発生して画質が劣化することがある。特許文献１は、Ｄ／Ａコンバータの相展開画像信号を生成する段階で発生する各系統毎の誤差に対して、Ｄ／Ａコンバータのチャンネル間の出力差を補正することにより、その出力誤差に起因するスジ状の画像を低減する方法を提案している。

特開２００３−９９０１６号公報

しかし特許文献１に記載の発明は、Ｄ／Ａコンバータのチャンネル間の出力誤差で発生するスジ状の画像を低減するものであり、画像データの変化に起因する画像への影響に対応するものではなかった。

例えばＤ／Ａ変換器に入力される１２ビットのデジタルデータが、例えば（100000000000）→（011111111111）と変化することがある。この場合、そのデジタルデータの変化がグランドやパターンを通して、Ｄ／Ａ変換器の出力であるアナログ信号に出現する。これはＤＡＣ出力ノイズと呼ばれ、その結果、表示画像のノイズ（縦すじ状ノイズ）として表示される。従来は、このようなノイズに対処することまで、考慮されていなかった。

本発明の目的は、上記従来技術の問題点を解決することにある。

本願発明の特徴は、ノイズなどの影響により、表示される画像の品質が劣化すると判定される領域で表示用画像信号を変更するとともに、その表示タイミングを変更することにより、ノイズなどの影響による画像の劣化を防止する技術を提供することにある。

上記目的を達成するために本発明の一態様に係る表示制御装置は以下のような構成を備える。即ち、
表示パネルを駆動して画像を表示する表示制御装置であって、
水平方向の画像信号クロック及び水平方向の走査線の同期クロックを生成して前記表示パネルに供給する同期信号生成手段と、
水平方向の画像信号を相展開した相展開画像信号を生成し、前記画像信号クロックの周期の間に複数チャネルで出力する信号生成手段と、
前記信号生成手段により出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとに隣接するチャネルの相展開画像信号同士をビットごとに比較して互いに異なっているビット数を求める比較手段と、
前記画像信号クロック及び前記同期クロックに同期して、前記相展開画像信号に応じて前記表示パネルを駆動して前記相展開画像信号に応じた画像を表示させる駆動手段と、
前記比較手段の比較結果に応じて制御を行う手段であって、前記比較手段により求められた前記互いに異なっているビット数が所定値よりも小さい場合、前記同期信号生成手段により所定の周期の前記画像信号クロックを生成させ、前記比較手段により求められた前記互いに異なっているビット数が前記所定値以上である場合に、前記同期信号生成手段により生成される前記画像信号クロックの周期を前記所定の周期よりも長くし、前記画像信号クロックの周期を長くした間、同じ前記相展開画像信号を出力するように制御する制御手段と、を有することを特徴とする。

本発明によれば、ノイズが発生する可能性の高い領域では、画像信号の出力タイミング及び画像信号を変更することによりノイズの発生を抑えることができる。

本発明の実施形態に係る表示装置の構成を示すブロック図。 本実施形態に係るＤ／Ａ変換部を説明する図。 液晶パネルの構成を説明する図（Ａ），液晶パネルのＨ及びＶ走査を説明するタイミング図（Ｇ）。 液晶パネルの画素部の回路構成を説明する図。 実施形態に係る表示装置の動作を説明するフローチャート。 画像出力部の構成を示すブロック図（Ａ）、ＤＡＴＡ比較回路の構成を示すブロック図（Ｂ）。 ＤＡＴＡ比較回路の動作を説明するタイミングチャート。 図７のタイミングチャート上のビット毎のデータの差分を表した図。 黒から白と徐々に変化して行くランプ画像の一例を示す図。 実施形態１に係るタイミング変更を行ったデータのタイミングチャート。 実施形態２を説明するタイミングチャート。 実施形態２に係るビット毎の差分を説明する図。 実施形態３に係るＤＡＴＡ比較回路の構成を示すブロック図。 実施形態３に係るビットデータ比較回路の構成を示すブロック図。 実施形態３を説明するタイミングチャート。 実施形態３におけるデータの差分とビットごとの差分例を示す図。

以下、添付図面を参照して本発明の実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。尚、本実施形態では、本発明の表示制御装置として、表示パネルである液晶パネル１００に画像を表示させる表示装置１０００を例にして説明するが、これ以外に例えばプラズマやＥＬなどの表示パネルへの画像の表示を制御する表示制御装置であっても良い。

図１は、本発明の実施形態に係る表示装置１０００の構成を示すブロック図である。

図において、制御部５０１は、各種演算や制御を行って、この表示装置１０００全体の動作を制御している。記憶部５１０は制御部５０１と接続され、後述する各部に対する設定値等を記憶している。制御部５０１は、この記憶部５１０に記憶されている設定値に従って各部の設定等を行う。焦点検出部２０１は焦点検出センサを有し、自動焦点補正を行う。焦点検出センサは、めがねレンズ（不図示）と、そのめがねレンズより入射した光束を受光する一対のラインセンサとを有している。焦点検出部２０１は、各ラインセンサのコントラスト位置を基に演算を行い、投射を行うスクリーン等の距離を検出するオートフォーカスを行う。この位相差による焦点検出信号は制御部５０１に入力される。制御部５０１は、焦点検出部２０１から入力される焦点検出信号に基づいて、レンズ駆動部５４１にレンズ制御信号を出力する。こうして投影光学部５２９に含まれるＡＦレンズ５４２を後述の液晶パネル（表示パネル）１００の画像をスクリーン等の投影部に焦点が合うように駆動する。

映像信号の流れとしては、例えばプロジェクタ等の表示装置の場合には、外部の映像ソース源（不図示）より入力端子５２１を介して画像信号が入力される。これを表示装置１０００に設置された電源スイッチやモードスイッチ等を含む入力部５３０からの設定情報等を基に、制御部５０１は画像入力部５２２に制御信号を送信する。この制御部５０１からの制御信号によって、画像入力部５２２は入力端子５２１から入力された画像信号をＡ／Ｄ変換処理或いはデコード処理等を行う。そして画像処理部５２３によって、ノイズ除去、輪郭強調、画像のスケーリング等を行って画像出力部６０１に画像データを出力する。ここで画像処理部５２３は、図２（Ｂ）に示すような８チャンネルに相展開された画像データを生成する信号生成部として機能している。画像出力部６０１は、本実施形態では液晶パネル１００に対して表示用画像信号を出力している。

画像出力部６０１とメモリ５２４は、画像処理部５２３から入力した画像データから倍速駆動タイミングの同期信号を作成し、またガンマ変換等の処理を行う。こうして液晶パネル１００を駆動するための画像信号を生成して出力する。液晶パネル１００を駆動する画像信号は、Ｄ／Ａ変換部５３１によりアナログ信号に変換される。液晶パネル１００は、倍速駆動タイミングの同期信号とＤ／Ａ変換部５３１により変換された液晶駆動信号、所謂ビデオ信号を受けて画像を表示する。制御部５０１から駆動信号を受けたＬＥＤ駆動部５２６は、光源５２７であるＬＥＤを駆動点灯させる。この光源５２７からの光は光学系５２８によって平行光線に変換され、液晶パネル１００に表示されたの画像を投影光学部５２９を介して投影されてスクリーンに映し出される。基準電圧Ｄ／Ａ変換部５３２は、複数の出力チャンネルを有し、制御部５０１からの信号を受けて液晶パネル１００のＶcom電圧を発生させ、またＤ／Ａ変換部５３１の設定電圧を発生する。

図２（Ａ）（Ｂ）は、本実施形態に係るＤ／Ａ変換部５３１を説明する図である。

図２（Ａ）において、Ｄ／Ａ変換部５３１は、画像出力部６０１からのＤＡＣＬＫ，ＤＡＤＡＴＡ，ＤＡLatchの入力信号を受けて、液晶駆動信号であるＶout0〜Ｖout7を発生させる。ＤＡＣＬＫは、画像信号の同期クロック、ＤＡＤＡＴＡは画像信号（入力データ），ＤＡLatchは画像信号をラッチするラッチ信号である。

図２（Ｂ）は、本実施形態に係るＤ／Ａ変換部５３１の構成を示すブロック図である。

画像信号ＤＡＤＡＴＡをＤＡＣＬＫに同期して入力し、ＤＡＣＬＫに同期して複数系統（複数チャネル）に分割した表示用画像信号Ｖout0〜Ｖout7を出力する。即ち、ＤＡＣＬＫの立上りでＤＡＤＡＴＡ０〜７をＤ／Ａ変換部５３１の1stREG0〜1stREG7にラッチする。ここでは表示用画像信号Ｖoutを８チャンネルとしている。よって、ＤＡＣＬＫの８クロック分のＤＡＤＡＴＡが転送された後、ＤＡLatch信号の立下りで1stREG0〜1stREG7に入力されたデータを2ndREG0〜2ndREG7に転送してラッチする。即ちこの転送時に１２ビットデータ×８（ＤＡＣ０〜ＤＡＣ７）のデータが前のデータに対して入れ替わる事になる。ＤＡＣ０〜ＤＡＣ７はＤ／Ａコンバータで、転送され2ndREG0〜2ndREG7から入力される１２ビットデータに応じて液晶を駆動する電圧を出力する。こうしてＤＡＣ０〜ＤＡＣ７から出力された電圧は、増幅器（AMP0〜AMP7）に入力され液晶を駆動する電圧信号に増幅された後、液晶パネル１００に入力される。Ｖout信号は、ＤＡLatch信号の立下り後のＤＡＣＬＫの立ち上がりで、ＤＡLatch信号が立ち上がる前までのＤＡＤＡＴＡのＶout信号に更新する。この繰り返しで液晶パネル１００への表示用画像信号を発生する。

図３（Ａ）は、本実施形態に係る液晶パネル１００の構成を説明する図である。

この液晶パネル１００は、Ｈシフトレジスタ１１０及びＶシフトレジスタ１２０と画素領域１３０を有している。

図３（Ｂ）（Ｃ）は、液晶パネル１００のＨ及びＶ走査を説明するタイミング図で、（Ｂ）は水平方向の走査タイミングを示し、（Ｃ）は垂直方向の走査タイミングを示している。ＨＣＬＫは水平方向の相クロック（画像信号クロック）で、このＨＣＬＫの１周期の間に、水平方向の８チャネル分の画像データが出力される。

ＨＳ信号は水平同期信号である。ＨＳ信号をＨシフトレジスタ１１０のリセット信号及びスタート信号とし、Ｖout0〜Ｖout7をＨＣＬＫの１クロック毎に更新しながら、垂直方向に８ラインの信号線を駆動しながら走査する。ここで、ＨＣＬＫと、図２に示すＤＡLatch信号とは同じ周波数である。例えば、液晶パネル１００の解像度をXGAのＨ（1024）×Ｖ（768）とした場合、ＨＣＬＫの１２８クロックで液晶パネル１００の表示部分の水平方向の走査を行う。また次のＨＳ信号をＨシフトレジスタ１１０のリセット信号及びスタート信号として、次のラインの水平走査を行う。実際には、水平方向の走査に必要なＨＣＬＫの１２８クロックに対して所定のクロック数、所謂ブランキングを加えたクロック数で水平走査を行う。

垂直方向の走査は、垂直同期信号ＶＳをＶシフトレジスタ１２０のリセット信号及びスタート信号として、ＶＣＬＫ信号の１クロック毎にＶシフトレジスタ１２０は水平走査ラインを１ラインだけシフトする。ここで解像度をXGAのＨ（1024）×Ｖ（768）とした時、ＶＣＬＫの７６８クロックで液晶パネル１００の垂直方向の表示走査を行う。実際は水平走査と同様に、垂直方向の走査でも必要なＶＣＬＫの７６８クロックに対して所定のクロック、所謂ブランキングを加えたクロック数で垂直走査を行う。水平走査、垂直走査ともに、ブランキングの数は画像出力部６０１により任意である。ここでＶＣＬＫは、水平方向の走査線の同期クロック（ラインクロック）である。

そして前述の水平走査信号及び垂直走査信号のそれぞれにより液晶パネル１００の画素部１３０（図３（Ａ））に液晶駆動信号を印加する。また画素部１３０には、表示画素Ｈ（1024）×Ｖ（768）の上下左右に夫々黒領域（画素にＶcom電圧印加する）を８画素を有してブランキングクロックにより液晶駆動信号を印加する。

図４は、画素部１３０の回路構成を説明する図である。

Ｈシフトレジスタ１１０は、ＨＣＬＫに同期してＶout0〜Ｖout7を入力してシフトする。Ｈシフトレジスタ１１０は、Ｄ／Ａ変換部５３１からのＶout信号に応じて転送スイッチ（画素電極）１４５をオンさせてデータ線１４７を駆動する。Ｖシフトレジスタ１２０から出力されるゲート信号１４６は、スイッチング素子１４１のゲートを駆動して画素容量（キャパシタ）１４２にＶout信号に応じた電圧を蓄積する。液晶であるＬＣ１４３は、その画素容量１４２に応じて不図示の偏向板により偏向された光の透過率を変える。

以上のように構成された表示装置１０００の動作を図５のフローチャートを参照して説明する。

まずＳ１で、入力部５３０の電源スイッチがオンしているかどうか判定する。Ｓ１で電源がオンされていると判定するとＳ２に進み、初期設定を開始し、制御部５０１が記憶部５１０に記憶されている初期設定値を読み出す。そしてＳ３で画像入力部５２２の初期設定、Ｓ４で画像処理部５２３の初期設定、Ｓ５で画像出力部６０１の初期設定を行う。またＳ１で電源がオンされていると判定すると、Ｓ２〜Ｓ５の初期設定と並行してＳ７でオートフォーカスを行う。こうしてＳ６に進み、画像入力部５２２の初期設定、画像処理部５２３の初期設定、画像出力部６０１の初期設定と、Ｓ７のオートフォーカスが完了しているか否かを判定する。これらの処理が完了していると判定するとＳ８の映像出力開始処理に進む。Ｓ８では、入力端子５２１から入力された映像信号を、画像入力部５２２、画像処理部５２３、画像出力部６０１により処理し、Ｄ／Ａ変換部５３１により電圧信号に変換して液晶駆動を開始する。

次にＳ８の映像表示処理を図１、図６（Ａ）及び図６（Ｂ）を参照して説明する。

図６（Ａ）は、本実施形態に係る画像出力部６０１の構成を示すブロック図、図６（Ｂ）は、画像出力部６０１のＤＡＴＡ比較回路６３０の構成を示すブロック図である。

表示対象の画像信号は外部映像ソース源より入力端子５２１を介して入力される。制御部５０１は、入力部５３０からの設定情報等を基に画像入力部５２２に制御信号を送信する。画像入力部５２２は、この制御信号に基づいて、入力端子５２１から入力された画像信号のＡ／Ｄ変換、或いはデコード処理等を行う。そして画像処理部５２３によって、ノイズ除去や輪郭強調、画像のスケーリング等を行い、画像出力部６０１に画像データ（映像データ）を入力する。

図６（Ａ）で画像出力部６０１は、この映像データの入力を受けて、倍速変換回路６１１により、入力した１フレームの映像信号をメモリ５２４に書き込む。そして、その１フレーム分の映像データを２回読み出すことにより６０Ｈｚの映像データを２回駆動する、倍速駆動（１２０Ｈｚ駆動）を行うデータ信号を作成する。倍速変換回路６１１より出力されたデータ信号を受けたガンマ回路６１２は、液晶パネル１００のガンマ特性に合わせたデータ信号の補正を行う。

図６（Ｂ）は、本実施形態に係るＤＡＴＡ比較回路６３０の構成を示すブロック図である。

ガンマ回路６１２から出力されたデータ信号は、ＤＡＴＡ比較回路６３０のビットデータ比較回路６３１により、隣接する画像データ同士（画像信号同士）がビット毎に比較される。そしてビット毎の比較で一致していないビット数が所定値以上かどうかを判定し、所定値以上のときに信号６６１を出力する。また差分データ比較回路６３２により隣接する画像データ同士の差分が計算され、その差分が所定値以下であれば信号６６２が出力される。これらの各回路から出力される信号６６１，６６２に従って、２度書きタイミング出力部６３４から出力データ変更回路６３３へ出力データの変更が指示される。また２度書きタイミング出力部６３４は、ＴＧ回路６１５に対しても液晶駆動タイミングの変更信号を指示する。尚、ＤＡＴＡ比較回路６３０の詳細は後述する。

出力処理回路６１３は、液晶パネル１００の走査方向、左右、上下の方向に合わせたデータの並び替えを行ってＤ／Ａ変換部５３１に出力する。Ｄ／Ａ変換部５３１は、入力してデータＤＡＴＡＴＡをアナログ信号に変換し液晶駆動信号（電圧）として出力して液晶パネル１００を駆動する。ＰＬＬ回路６１４は、逓倍速により各回路のクロック／データの位相を最適化する。ＴＧ回路６１５は、液晶パネル１００に対してＤ／Ａ変換部５３１から出力された液晶駆動信号（電圧）のＨ／Ｖそれぞれのシフトレジスタ１１０，１２０のタイミング信号を出力する同期信号生成回路として機能している。レジスタ回路６１６は、各回路の設定及び調整値を書き込みを行う。

図７は、ＤＡＴＡ比較回路６３０の動作を説明するタイミングチャートである。

図中、ＣＬＫは映像データの同期クロック、ＤＡＴＡ０〜７はガンマ回路６１２から出力される画像データを示している。ここではＣＬＫの立上りに同期してＤＡＴＡを転送する。このときのデータは１２ビットであるため、ＤＡＴＡ０〜１１で表されている。ここでは前述したように、Ｄ／Ａ変換部５３１はＶout出力が８チャンネルであるため、８クロック分、ＤＡＴＡが転送された後、ＤＡLatch信号と同様に、８クロック分のＤＡＴＡ毎にラッチ信号（Latch）が出力されている。

尚、図において、ＤＡＴＡに記された数字は、液晶パネル１００の水平方向のデータの書き込む順番を表し、例えばＤＡＴＡ「４９７」は４９７番目のデータを示し、そのデータは１２ビットで「１９８４」（000000111110）である。

図８は、前述の図７のタイミングチャート上のビット毎のデータの差分を表した図である。図８では、ＤＡＴＡは、上から順に、液晶パネル１００の水平方向のデータの書き込む順番に配置されており、ここでは水平方向のデータそのものを示している。従って、ＤＡＴＡ「１９８４」は、図７から４９７番目のデータである。ＨＣＬＫは、液晶パネル１００の一水平線当たりのデータの書き始めからのＨＣＬＫのクロック数を示し、Ｄ／Ａ変換部５３１が８チャンネルであるため、８個のＤＡＴＡ毎に１ずつ増加している。ここではＨＣＬＫは８相毎のクロックとしている。ＤＡＣは、Ｄ／Ａ変換部５３１のＶout0〜Ｖout7のデータを表す。ＤＡＴＡ（DEC）はデータの１０進表記、ＤＡＴＡ（HEX）はデータの１６進表記を示す。２進データは、このＤＡＴＡに対応する２進数を示している。差分比較は、１つのＨＣＬＫあたりの２進データのビットの差分を示す。例えば、８００で示すＤＡＴＡ（１９８４）と、８０１で示す、１ＨＣＬＫ後のＤＡＴＡ（２０１６）とのビット毎の差分を示している。ＤＡＴＡ「１９８４」は２進数で（011111000000）である。それに対してＤＡＴＡ「２０１６」は２進数で（011111100000）となる。これら２進数をビット毎に比較して、一致していないビットを求める。ＤＡＴＡ「１９８４」（011111000000）とＤＡＴＡ［２０１６」（011111100000）では、５ビット目の１ビットだけが異なっているため、その差は「１」となる。この結果は、ＤＡＴ「２０１６」の差分計算として記述されている。

図９は、黒から白と徐々に変化して行くランプ画像の一例を示す図である。

この画像は、左端の黒部分でＤＡＴＡを000HEX（黒）とし、次にＤＡＴＡを004HEXとし、ＣＬＫに同期させて004HEX毎に単純に増加させて得られた画像である。これは図８に示すＤＡＴＡ（画像データ）に対応している。また前述の図７は、図９の画像の水平方向の走査データの中心部（４９７番目の画素から５２８番目の画素まで）のデータの一例を示している。

ガンマ回路６１２から出力されたデータは、ＤＡＴＡ比較回路６３０のビットデータ比較回路６３１により、ＤＡＣ０（図２（Ｂ））に入力される前後データの各ビット毎の比較する。データの比較は、例えば図８の８００で示すＨＣＬＫタイミング（63）でＤＡＣ０に入力されるＤＡＴＡ（1984）と、８０１で示すＨＣＬＫタイミング（64）でＤＡＣ０に入力されるDATA（2016）とをビット毎に比較する。ここでは（011111000000）と（011111100000）とのビット毎の比較になる。よって、この場合のビット毎の、差分比較結果は（00000100000）となる。よってビット差分計算結果は「１」となる。

また次にＤＡＣ１に入力されるＤＡＴＡ（1988）と次のＨＣＬＫのタイミングでＤＡＣ１に入力されるＤＡＴＡ（2020）とをビット毎に比較する。ここでは（011111000100）と（011111100100）とのビット毎の比較になる。ここでの差分比較結果は（00000100000）となる。よってビット差分計算結果はＤＡＣ０の場合と同様に「１」となる。以下同様に、ＤＡＣ２に入力されるＤＡＴＡ（1992，2028）、ＤＡＣ３に入力されるＤＡＴＡ（1996，2012）、更にＤＡＣ７に入力されるＤＡＴＡ（2012，2044）とのビット毎に比較していく。その結果、図８に示すように、各差分結果は「１」となり、差分が小さく通常のデータ出力となる。

次に８０１で示すＨＣＬＫタイミング（64）でＤＡＣ０に入力されるＤＡＴＡ（2016）と、次の８０２で示すＨＣＬＫタイミング（65）でＤＡＣ０に入力されるＤＡＴＡ（2048）とをビット毎に比較する。ここでは（011111100000）と（100000000000）とのビット毎の比較になる。ここでのビット毎の、差分比較結果は（111111100000）となる。よってビット差分計算結果は「７」となる。

また次のＤＡＣ１に入力されるＤＡＴＡ（2020）と、次のＨＣＬＫタイミングでＤＡＣ１に入力されるＤＡＴＡ（2052）とをビット毎に比較する。ここでは（011111100100）と（100000000100）とのビット毎の比較になる。ここはＤＡＣ０と同様に、差分比較結果は（111111100000）なり、ビット差分計算結果は「７」となる。以下同様に、ＤＡＣ２に入力されるＤＡＴＡ（2024，2056）、ＤＡＣ３に入力されるＤＡＴＡ（2028，2060）、更にＤＡＣ７に入力されるＤＡＴＡ（2044，2076）とのビット毎に比較していく。その結果、図８に示すように、各差分結果は「７」となり、差分が大きくなっている。

ビットデータ比較回路６３１は、このビット差分計算結果が所定値より大きいか否かを判定する。ここで所定値（閾値）を「６」とした場合、ＨＣＬＫタイミング（64）と（65）との比較ではビット差分計算結果が「７」となって所定値より大きい。よってビットデータ比較回路６３１は、所定値より大きいことを示す信号６６１を２度書きタイミング出力部６３４に出力する。

また差分データ比較回路６３２は、ビットデータ比較回路６３１と同様に、ＨＣＬＫタイミング（63）でのＤＡＣ０に入力されるＤＡＴＡ（1984）と、次のＨＣＬＫのタイミングでＤＡＣ０に入力されるＤＡＴＡ（2016）との差分を求める。ここでＤＡＴＡ（1984：2016）の差分は「020HEX」である。ここで、この差分が所定値より大きいか否かを判定する。ここで差分が所定値よりも大きい場合は、ノイズが発生しても画像としてみえる影響が少ないと判断して通常のデータ出力を行う。一方、データの差分が所定値よりも小さい場合は、隣接している部分との画像の輝度が小さいため変動（ノイズ）の影響を受けてスジが発生し易くなる。ここでのデータの差分の所定値（閾値）を「080HEX」とする。よって、上述のＤＡＴＡ（1984：2016）の差分の場合は、差分データ比較回路６３２は、所定値より小さいことを示す信号６６２を２度書きタイミング出力部６３４に出力する。

２度書きタイミング出力部６３４は、これら信号６６１，６６２を入力すると、ＴＧ回路６１５に液晶パネル１００の駆動出力タイミング信号の変更指示を出力し、また出力データ変更回路６３３に駆動出力タイミング信号の変更指示を出力する。即ち、ビットデータ比較回路６３１でビット毎の差が大きいと判定した場合、或いは差分データ比較回路６３２で差分データが小さいと判定した場合に、これら変更指示を出力する。この駆動出力タイミング信号の変更指示を受けたＴＧ回路６１５及び出力データ変更回路６３３は、データ信号（ＤＡＤＡＴＡ）及び液晶パネル１００へのパネル駆動信号を変更する。

図１０は、こうしてタイミング変更を行った出力データのタイミングチャートを示す図である。尚、図１０でも、ＤＡＤＡＴＡの値は、液晶パネル１００に供給されるデータの順番を示している。

ＨＣＬＫは、液晶パネル１００のＨシフトレジスタ１１０に入力されて水平方向の走査を行う水平クロックである。ＤＡＣＬＫは、その立ち上がりでＤＡＤＡＴＡをＤ／Ａ変換部５３１に転送する。そしてＤＡＬatch信号の立下りでＤ／Ａ変換部５３１の1stREG0〜1stREG7に入力されたデータを2ndREG0〜2ndREG７にラッチする。即ち、ＤＡＣＬＫで転送されたデータは、転送後の次のＤＡLatchの立下りでＤ／Ａ変換部５３１の出力に反映される。ＤＡＴＡ（1984〜2012）とＤＡＴＡ（2016〜2044）との差分は、図８から全て「１」であるため、ＨＣＬＫ（64）及びＤＡＴＡ（1984〜2012）の変更は無い。

次にＤＡＴＡ（2016〜2044）とＤＡＴＡ（2048〜2076）との差分は、図８から全て「７」である。即ち、この場合は、ビットデータ比較回路６３１からのビット差が所定値（６）よりも大きいと判定されて、２度書きタイミング出力部６３４に信号６６１が供給される。これによりＴＧ回路６１５は、図１０の点線で囲む部分のように、ＨＣＬＫ（64）ののＤＡＣＬＫを、再度（次のＨＣＬＫ（65）までのクロック数を２倍）出力する。また出力データ変更回路６３３は、ＨＣＬＫ（64）で入力されるデータを、図１０の点線で囲む部分のように、再度転送する。即ち、ＨＣＬＫ（64）の期間に対して２倍の期間にするとともに、同じデータを２回出力することにより、液晶パネル１００への画像データの書き込み時間を通常の２倍にする。このように同じデータを２回連続して出力することにより、1stREGから2ndREGの転送時（ＤＡLatch時）に発生するデータのビット毎のデータの差に起因するノイズの影響を低減できる。こうして画像データに起因するノイズを低下させた状態で画像データの書き込みができる。

このように、ビットデータ比較回路６３１でビットの差が大きい場合と、差分データ比較回路６３２で、データの差が小さい場合に、１ＨＣＬＫ内でのＤＡＣＬＫのクロック数を２倍にして２回同じデータを転送する動作を繰り返す。こうして画像領域の全てを走査することにより、画像データに起因するノイズを軽減した良好な画像を表示できる。

次に本発明の実施形態２について説明する。ここでは実施形態２に係るＤＡＴＡ比較回路６３０の動作について図１１のタイミングチャート及び図１２を参照して説明する。尚、この実施形態２に係る表示装置１０００の構成及び液晶パネル１００の構成は前述の実施形態１と基本的に同じであるため、その説明を省略する。

前述の実施形態１では、１ＨＣＬＫずれているＤＡＣのデータ同士を比較していた。これに対して本実施形態２では、ＤＡＣＬＫに同期している水平方向に連続している画素データの差分を求めて、その差分に応じて２度書きタイミング出力部６３４が動作する点が、前述の実施形態１と異なっている。

まず図１１のタイミングチャートの信号について説明する。図中のＣＬＫ及びＤＡＤＡＴＡ0〜7は前述した図１０と同じである。ここでもＤ／Ａ変換部５３１のＶout出力が８チャンネルを前提としている。従って、８クロック分のＤＡＤＡＴＡが転送された後、ＤＡLatch信号と同様に、ラッチ信号（Latch）が出力されている。

図１２は、本実施形態２に係るビット毎の差分を説明する図である。

図において、１２００で示すＤＡＴＡは、水平方向のデータを液晶パネル１００に入力する順番を表す。ＨＣＬＫは液晶パネル１００の水平方向のデータの書き始めからのクロック数を示し、Ｄ／Ａ変換部５３１が８チャンネルであるため、８個のＤＡＤＡＴＡ毎に１クロック増加している。ＤＡＣはＤ／Ａ変換部５３１のＤＡＣ０〜ＤＡＣ７の出力Ｖout0〜7を表す。１２０１で示すＤＡＴＡは、実際の画像データの１０進数と１６進数を示している。２進データは、実際の画像データを２進数で表している。差分比較は、例えば図中、ＤＡＴＡ（1984）とＤＡＴＡ（1988）のビット毎の差分を比較している。ＤＡＴＡ（1984）は２進数で（011111000000）で、ＤＡＴＡ（1988）は２進数で表すと（011111100100）である。これら２進数の各ビット毎のビットが「１」である数の差を求める。ＤＡＴＡ（1984）（011111000000）とＤＡＴＡ（1988）（011111100100）で、異なるビットは、３ビット目の１ビットのみである。よって、差分計算の結果は「１」となる。この差分結果は、ＤＡＴＡ（1984）の差分計算に示されている。

本実施形態２では、前述の実施形態１と同様に、図９のようなランプパターンが説明し易いので、このパーターンデータを用いる。

図１１は、Ｈ走査のデータの一部（中心部）のデータ入力のタイミングを示す図である。

ＤＡＴＡの流れとして、図６（Ａ）に示すガンマ回路６１２から出力されたデータはＤＡＴＡ比較回路６３０のビットデータ比較回路６３１により、図２（Ｂ）に示す、順番に入力されるＤＡＤＡＴＡのデータの各ビット毎に比較する。このデータの比較は、例えば図１２から、ＨＣＬＫタイミング（63）で最初に入力されるＤＡＴＡ（1984）と、次のＤＡＣＬＫのタイミングで入力されるＤＡＴＡ（1988）とをビット毎に比較する。ここでは（011111000000）と（011111100100）とのビットを比較する。この差分比較結果は（00000000100）となり、ビット差分計算結果は「１」となる（図１２）。また次の入力ＤＡＴＡ（1988）と、次のＤＡＣＬＫのタイミングで入力されるＤＡＴＡ（1992）とをビット毎に比較する。ここでは（011111000100）と（0111111001000）とのビットを比較する。ここでのビット毎の差分比較結果は（0000001100）となる。よってビット差分計算結果は「２」となる。以降も同様に、ＤＡＴＡが入力される順番でＤＡＴＡ（1992：1996）、ＤＡＴＡ（1996：2000）、ＤＡＴＡ（2000：2004）とをビット毎に比較する。その結果、図１２の差分計算に示すように「１」〜「３」となり差分が、所定値（例えば６）よりも小さいため、通常のデータ出力となる。

次に１２０２で示すＨＣＬＫタイミング（64）で最後に入力されるＤＡＴＡ（2044）と、１２０３で示す、次のＨＣＬＫタイミング（65）の最初に入力されるＤＡＴＡ（2048）とをビット毎に比較する。ここでは（011111111100）と（100000000000）とのビットを比較する。この場合の差分比較結果は（111111111100）となり、ビット差分計算結果は「１０」となる。ビットデータ比較回路６３１は、このビット差分計算結果が所定値より大きいか否かを判定する。ここで所定値（閾値）を「６」とした場合、ＤＡＴＡ（2044：2048）では、ビット差分計算結果は「１０」となって所定値より大きくなる。これによりビットデータ比較回路６３１は、ビットごとの差が大きいことを示す信号６６１を２度書きタイミング出力部６３４に供給する。

次に差分データ比較回路６３２は、ＨＣＬＫタイミング（63）でＤＡＣ０に入力されるＤＡＴＡ（1984）と、次のＨＣＬＫタイミングでＤＡＣ０に入力されるＤＡＴＡ（2016）との差分を求める。ここでは、この差分は、（011111100000）−（011111000000）で求められる。よって、データ差分は「020HEX」となる。このデータ差分が１ＨＣＬＫ内のデータ（例えばＨＣＬＫ（63）でのＤＡＴＡ（1984〜2012））で所定値より大きいか否かを判定する。ここでデータ差分が大きい場合は、ノイズが発生しても、そのノイズが画像として見えにくいため、通常のデータ出力を行う。一方、データ差分が小さい場合は、変動（ノイズ）の影響を受けてスジ状の画像として表れる可能性が高い。よって、データ差分の所定値（閾値）が「080HEX」とすると、データ差分「020HEX」が所定値よりも小さいため信号６６２が２度書きタイミング出力部６３４に供給される。２度書きタイミング出力部６３４は、各回路からの信号６６１，６６２を入力すると、駆動出力タイミング信号の変更指示信号をＴＧ回路６１５及び出力データ変更回路６３３に出力する。この変更指示信号を入力したＴＧ回路６１５及び出力データ変更回路６３３は、Ｄ／Ａ変換部５３１へのデータ信号及び液晶パネル１００へのパネル駆動信号を変更する。

そして図１１では、実施形態２においてタイミング変更を行った例を示している。尚、図１１は、前述の実施形態１の図１０の場合と基本的に同じである。

図１２において、ＤＡＴＡ（2044）とＤＡＴＡ（2048）との差分計算結果は「１０」である。従って２度書きタイミング出力部６３４に、ビットデータ比較回路６３１から信号６６１が入力される。これによりＴＧ回路６１５は、図１１の点線で囲む部分のように、ＨＣＬＫ（65）の間のＤＡＣＬＫのクロック数を２倍（次のＨＣＬＫ（66）までのクロック数を２倍）にする。また出力データ変更回路６３３は、データの出力をＨＣＬＫ（65）に入力されるデータを図１１の点線で囲む部分のように、同じデータを２回転送する。即ち、ＨＣＬＫ（65）の周期を２倍に長くするとともに、（513-1〜520-1）で示すＤＡＴＡの後にＤＡLatch信号を発生しない。こうしてＨＣＬＫ（64）の期間を長くするとともに、同じデータを２回連続して液晶パネル１００へ供給する。

こうして、隣接するデータのビット毎のデータの差によるノイズの影響を低減させて画像データの書き込みを行うことができる。そして、ビットデータ比較回路６３１でビット毎の差が大きい場合と、差分データ比較回路６３２のデータの差分が小さい場合は、１ＨＣＬＫで発生するＤＡＣＬＫのクロック数を２倍にし、同じデータを２回転送する動作を繰り返す。こうして画像領域の全てを走査することで良好な画像を表示することができる。

尚、図１１のタイミングチャートでは、ＨＣＬＫ（65）の後半で、前半のデータ（513-1〜520-1）と同じデータを出力している。しかし本発明はこれに限らず、ＨＣＬＫ（65）の後半で、ＤＡＣＬＫの出力を停止して画像データの出力を停止しても良い。

次に本発明の実施形態３を説明する。この実施形態１の構成は、前述の実施形態１とＤＡＴＡ比較回路の構成が異なるだけで、その他の構成は同じであるため、それらの説明を省略する。

図１３は、実施形態３に係るＤＡＴＡ比較回路６３０ａの構成を示すブロック図である。尚、前述の実施形態１に係るＤＡＴＡ比較回路６３０と共通する部分は同じ記号で示し、それらの説明を省略する。

このＤＡＴＡ比較回路６３０ａは、ラインメモリ６３５に１水平走査分のデータを書き込む。差分データ比較回路６３２は、ラインメモリ６３５へのデータの書き込みに合わせてデータ比較を行う。ここでは所定値（閾値）を「080HEX」として、その比較結果を閾値別カウンタ６３６に出力する。またビットデータ比較回路６３１ａは、複数の閾値のそれぞれに対してデータ比較回路を有している。

図１４は、実施形態３に係るビットデータ比較回路６３１ａの構成を示すブロック図である。

１４０１〜１４０４は、各閾値に対応して設けられた比較回路で、各比較回路の比較結果は、相違しているビット数の出現頻度を示し、この比較結果は閾値別カウンタ６３６に入力される。例えば、データが、図１５のタイミングチャート及び図１６に示すようなデータとする。差分データ比較回路６３２の出力は、ＨＣＬＫ（61）のＤＡＣ０〜７のデータとＨＣＬＫ（62）のＤＡＣ０〜７とで同じチャンネルデータ同士（表示用画像信号同士）の差分を算出する。ここで所定値（閾値）を「080HEX」とする。いまＨＣＬＫ（61）のＤＡＣ２のデータ（1923）とＨＣＬＫ（62）のＤＡＣ２のデータ（2046）との差分は「07BHEX」となる。またＨＣＬＫ（61）のＤＡＣ３のデータ（1923）とＨＣＬＫ（62）のＤＡＣ３のデータ（2045）との差分は「07AHEX」となる。これらは１６００，１６０１で示すラインのＤＡＴＡ差分計算値として示されている。こうして、これ以降のラインも同様に、各チャネル毎の差分値を求める。その結果、ＨＣＬＫ（62）のＤＡＣ０とＨＣＬＫ（63）のＤＡＣ０の差分値以降は全て所定値以下になっている。これらは図１６のＤＡＴＡ差分計算の欄の「○」で記されている。

またビットデータ比較回路６３１ａは、ＨＣＬＫ（61）のＤＡＣ２のデータ（1923）とＨＣＬＫ（62）のＤＡＣ２のデータ（2046）とで各ビット毎のデータの差を求める。比較回路１４０１〜１４０６は、各閾値ごとにビット差分値を出力する。図１６の差分計算の結果の（ａ）〜（ｄ）は、図１４の各比較回路の出力を示している。ビット差分≧６（１４０１）の出力は、算出時の後ろ側のライン（489、490、492、494、495、496、497、504）で出力される。ビット差分≧７（１４０２）の出力は、算出時の後ろ側のライン（489、494、496、497、504）で出力される。ビット差分≧８（１４０３）の出力は、算出時の後ろ側のライン（489、496、497、504）で出力される。ビット差分≧９（１４０４）の出力は、算出時の後ろ側のライン（497、504）で出力される。そして、ビットデータ比較回路６３１ａ及び差分データ比較回路６３２の各出力は、閾値別カウンタ６３６に入力される。ここでは各比較回路１４０１〜１４０６の出力は、ＡＮＤa〜ＡＮＤf回路で差分データ比較回路６３２の判定結果を示す出力と論理積が取られる。そしてＡＮＤa〜ＡＮＤf回路の各出力が、対応するカウンタ１４１１〜１４１６に入力されカウントされる。ＨＣＬＫ遅延タイミング部１４２０は、それぞれの発生時のＨＣＬＫタイミング及びカウント値を記憶している。

図１６の例では、ライン（492）（ＨＣＬＫ：62）、ライン（497）（ＨＣＬＫ：63）、ライン（504）（ＨＣＬＫ：63）の比較結果が閾値別カウンタ１４１１に入力される。またライン（497）（ＨＣＬＫ：63）、ライン（504）（ＨＣＬＫ：63）の比較結果が、閾値別カウンタ１４１２、閾値別カウンタ１４１３、閾値別カウンタ１４１４に入力される。このとき閾値別カウンタ１４１１のカウント値は「３」となり、このときのパネル駆動信号のタイミング変更（２度書きタイミング）は、２ＨＣＬＫとなる。また閾値別カウンタ１４１２、閾値別カウンタ１４１３及び、閾値別カウンタ１４１４のカウント値は「２」であり、１ＨＣＬＫとなる。

そして１Ｈ走査分（1024画素）のＨＣＬＫ（１Ｈ：128ＨＣＬＫ）の水平ブランキング（例えば15ＨＣＬＫ）を合わせたクロック内に収まる閾値の比較結果を選択する。例えば、図１６の例で、２度書きタイミングが、閾値別カウンタ１４１１の場合で、全体の１Ｈ走査分で１８ＨＣＬＫ、閾値別カウンタ１４１２の場合で、全体の１Ｈ走査分で１４ＨＣＬＫとなった場合は、閾値別カウンタ１４１２を選択する。こうして２度書きタイミング出力部６３４は、閾値別カウンタ６３６で選択したカウント値を入力し、出力データ変更回路６３３にタイミングの変更信号を出力する。これにより出力データ変更回路６３３は、ラインメモリ６３５よりビットデータ比較回路６３１ａと差分データ比較回路６３２が比較したデータを読み出し、通常のデータとして出力するか、或いは２度書きしたデータを出力する。またＴＧ回路６１５に対しても液晶駆動タイミングのタイミングの変更信号を出力する。

以上のように構成することで、２度書きタイミングを水平走査のブランキング内に収めることができる。また１水平走査内における２度書きタイミングを、ノイズができるだけ小さくなる条件まで増やすことができる。

以上説明したように本実施形態によれば、ＤＡＣノイズが発生する場合は、ＤＡＣの出力が安定するタイミングまで画像データの書き込みタイミングを遅らせて書き込むことによりノイズの発生を抑えることができる。これにより発生する画像の劣化（グラデーション画像の縦すじ）を軽減できる。

また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

Claims (8)

1. 表示パネルを駆動して画像を表示する表示制御装置であって、
   水平方向の画像信号クロック及び水平方向の走査線の同期クロックを生成して前記表示パネルに供給する同期信号生成手段と、
   水平方向の画像信号を相展開した相展開画像信号を生成し、前記画像信号クロックの周期の間に複数チャネルで出力する信号生成手段と、
   前記信号生成手段により出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとに隣接するチャネルの相展開画像信号同士をビットごとに比較して互いに異なっているビット数を求める比較手段と、
   前記画像信号クロック及び前記同期クロックに同期して、前記相展開画像信号に応じて前記表示パネルを駆動して前記相展開画像信号に応じた画像を表示させる駆動手段と、
   前記比較手段の比較結果に応じて制御を行う手段であって、前記比較手段により求められた前記互いに異なっているビット数が所定値よりも小さい場合、前記同期信号生成手段により所定の周期の前記画像信号クロックを生成させ、前記比較手段により求められた前記互いに異なっているビット数が前記所定値以上である場合に、前記同期信号生成手段により生成される前記画像信号クロックの周期を前記所定の周期よりも長くし、前記画像信号クロックの周期を長くした間、同じ前記相展開画像信号を出力するように制御する制御手段と、
   を有することを特徴とする表示制御装置。
2. 表示パネルを駆動して画像を表示する表示制御装置であって、
   水平方向の画像信号クロック及び水平方向の走査線の同期クロックを生成して前記表示パネルに供給する同期信号生成手段と、
   水平方向の画像信号を相展開した相展開画像信号を生成し、前記画像信号クロックの周期の間に複数チャネルで出力する信号生成手段と、
   前記信号生成手段により出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとに隣接するチャネルの相展開画像信号同士を比較して差分を求める差分比較手段と、
   前記画像信号クロック及び前記同期クロックに同期して、前記相展開画像信号に応じて前記表示パネルを駆動して前記相展開画像信号に応じた画像を表示させる駆動手段と、
   前記差分比較手段の比較結果に応じて制御を行う手段であって、前記差分比較手段により求められた前記差分が所定値よりも大きい場合、前記同期信号生成手段により所定の周期の前記画像信号クロックを生成させ、前記差分比較手段により求められた前記差分が前記所定値以下である場合に、前記同期信号生成手段により生成される前記画像信号クロックの周期を前記所定の周期よりも長くし、前記画像信号クロックの周期を長くした間、同じ前記相展開画像信号を出力するように制御する制御手段と、
   を有することを特徴とする表示制御装置。
3. 表示パネルを駆動して画像を表示する表示制御装置であって、
   水平方向の画像信号クロック及び水平方向の走査線の同期クロックを生成して前記表示パネルに供給する同期信号生成手段と、
   水平方向の画像信号を相展開した相展開画像信号を生成し、前記画像信号クロックの周期の間に複数チャネルで出力する信号生成手段と、
   前記信号生成手段により出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとの、隣接する相展開画像信号同士をビットごとに比較して互いに異なっているビット数を求める比較手段と、
   前記画像信号クロック及び前記同期クロックに同期して、前記相展開画像信号に応じて前記表示パネルを駆動して前記相展開画像信号に応じた画像を表示させる駆動手段と、
   前記比較手段の比較結果に応じて制御を行う手段であって、前記比較手段により求められた前記互いに異なっているビット数が所定値よりも小さい場合、前記同期信号生成手段により所定の周期の前記画像信号クロックを生成させ、前記比較手段により求められた前記互いに異なっているビット数が前記所定値以上である場合に、前記同期信号生成手段により生成される前記画像信号クロックの周期を前記所定の周期よりも長くし、前記画像信号クロックの周期を長くした間、同じ前記相展開画像信号を出力するように制御する制御手段と、
   を有することを特徴とする表示制御装置。
4. 表示パネルを駆動して画像を表示する表示制御装置であって、
   水平方向の画像信号クロック及び水平方向の走査線の同期クロックを生成して前記表示パネルに供給する同期信号生成手段と、
   水平方向の画像信号を相展開した相展開画像信号を生成し、前記画像信号クロックの周期の間に複数チャネルで出力する信号生成手段と、
   前記信号生成手段により出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとに隣接するチャネルの相展開画像信号同士をビットごとに比較して互いに異なっているビット数を求める比較手段と、
   前記信号生成手段により出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとに隣接するチャネルの相展開画像信号同士を比較して差分を求める差分比較手段と、
   前記画像信号クロック及び前記同期クロックに同期して、前記相展開画像信号に応じて前記表示パネルを駆動して前記相展開画像信号に応じた画像を表示させる駆動手段と、
   前記比較手段の出力と前記差分比較手段の出力とに応じて制御を行う手段であって、前記差分比較手段により求められた前記差分が第１の所定値よりも大きい場合、前記同期信号生成手段により所定の周期の前記画像信号クロックを生成させ、前記差分比較手段により求められた前記差分が前記第１の所定値以下のときに、前記比較手段により求められた前記互いに異なっているビット数が第２の所定値以上である頻度に応じて、前記同期信号生成手段により生成される前記画像信号クロックの周期を前記所定の周期よりも長くし、前記画像信号クロックの周期を長くした間、同じ前記相展開画像信号を出力するように制御する制御手段と、
   を有することを特徴とする表示制御装置。
5. 表示パネルを駆動して画像を表示する表示制御装置の制御方法であって、
   水平方向の画像信号クロック及び水平方向の走査線の同期クロックを生成して前記表示パネルに供給する同期信号生成工程と、
   水平方向の画像信号を相展開した相展開画像信号を生成し、前記画像信号クロックの周期の間に複数チャネルで出力する信号生成工程と、
   前記信号生成工程で出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとに隣接するチャネルの相展開画像信号同士をビットごとに比較して互いに異なっているビット数を求める比較工程と、
   前記画像信号クロック及び前記同期クロックに同期して、前記相展開画像信号に応じて前記表示パネルを駆動して前記相展開画像信号に応じた画像を表示させる駆動工程と、
   前記比較工程の比較結果に応じて制御を行う工程であって、前記比較工程で求められた前記互いに異なっているビット数が所定値よりも小さい場合、前記同期信号生成工程により所定の周期の前記画像信号クロックを生成させ、前記比較工程で求められた前記互いに異なっているビット数が前記所定値以上である場合に、前記同期信号生成工程で生成される前記画像信号クロックの周期を前記所定の周期よりも長くし、前記画像信号クロックの周期を長くした間、同じ前記相展開画像信号を出力するように制御する制御工程と、
   を有することを特徴とする表示制御装置の制御方法。
6. 表示パネルを駆動して画像を表示する表示制御装置の制御方法であって、
   水平方向の画像信号クロック及び水平方向の走査線の同期クロックを生成して前記表示パネルに供給する同期信号生成工程と、
   水平方向の画像信号を相展開した相展開画像信号を生成し、前記画像信号クロックの周期の間に複数チャネルで出力する信号生成工程と、
   前記信号生成工程で出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとに隣接するチャネルの相展開画像信号同士を比較して差分を求める差分比較工程と、
   前記画像信号クロック及び前記同期クロックに同期して、前記相展開画像信号に応じて前記表示パネルを駆動して前記相展開画像信号に応じた画像を表示させる駆動工程と、
   前記差分比較工程の比較結果に応じて制御を行う工程であって、前記差分比較工程で求められた前記差分が所定値よりも大きい場合、前記同期信号生成工程で所定の周期の前記画像信号クロックを生成させ、前記差分比較工程で求められた前記差分が前記所定値以下である場合に、前記同期信号生成工程で生成される前記画像信号クロックの周期を前記所定の周期よりも長くし、前記画像信号クロックの周期を長くした間、同じ前記相展開画像信号を出力するように制御する制御工程と、
   を有することを特徴とする表示制御装置の制御方法。
7. 表示パネルを駆動して画像を表示する表示制御装置の制御方法であって、
   水平方向の画像信号クロック及び水平方向の走査線の同期クロックを生成して前記表示パネルに供給する同期信号生成工程と、
   水平方向の画像信号を相展開した相展開画像信号を生成し、前記画像信号クロックの周期の間に複数チャネルで出力する信号生成工程と、
   前記信号生成工程で出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとの、隣接する相展開画像信号同士をビットごとに比較して互いに異なっているビット数を求める比較工程と、
   前記画像信号クロック及び前記同期クロックに同期して、前記相展開画像信号に応じて前記表示パネルを駆動して前記相展開画像信号に応じた画像を表示させる駆動工程と、
   前記比較工程の比較結果に応じて制御を行う工程であって、前記比較工程で求められた前記互いに異なっているビット数が所定値よりも小さい場合、前記同期信号生成工程で所定の周期の前記画像信号クロックを生成させ、前記比較工程で求められた前記互いに異なっているビット数が前記所定値以上である場合に、前記同期信号生成工程で生成される前記画像信号クロックの周期を前記所定の周期よりも長くし、前記画像信号クロックの周期を長くした間、同じ前記相展開画像信号を出力するように制御する制御工程と、
   を有することを特徴とする表示制御装置の制御方法。
8. 表示パネルを駆動して画像を表示する表示制御装置の制御方法であって、
   水平方向の画像信号クロック及び水平方向の走査線の同期クロックを生成して前記表示パネルに供給する同期信号生成工程と、
   水平方向の画像信号を相展開した相展開画像信号を生成し、前記画像信号クロックの周期の間に複数チャネルで出力する信号生成工程と、
   前記信号生成工程で出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとに隣接するチャネルの相展開画像信号同士をビットごとに比較して互いに異なっているビット数を求める比較工程と、
   前記信号生成工程で出力された前記相展開画像信号の水平方向で、前記画像信号クロックごとに隣接するチャネルの相展開画像信号同士を比較して差分を求める差分比較工程と、
   前記画像信号クロック及び前記同期クロックに同期して、前記相展開画像信号に応じて前記表示パネルを駆動して前記相展開画像信号に応じた画像を表示させる駆動工程と、
   前記比較工程の出力と前記差分比較工程の出力とに応じて制御を行う工程であって、前記差分比較工程で求められた前記差分が第１の所定値よりも大きい場合、前記同期信号生成工程で所定の周期の前記画像信号クロックを生成させ、前記差分比較工程で求められた前記差分が前記第１の所定値以下のときに、前記比較工程で求められた前記互いに異なっているビット数が第２の所定値以上である頻度に応じて、前記同期信号生成工程で生成される前記画像信号クロックの周期を前記所定の周期よりも長くし、前記画像信号クロックの周期を長くした間、同じ前記相展開画像信号を出力するように制御する制御手段と、
   を有することを特徴とする表示制御装置の制御方法。