JP5358985B2 - Data communication apparatus and data communication system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To correct out-of-sync between a data transmitter and a data communication apparatus by a simple method, in data communication apparatus and method of receiving data including a clock from the data transmitter. <P>SOLUTION: In a data communication system S, a generation means generates an internal clock of a predetermined clock frequency, a receiving means receives predetermined data transmitted from a data transmitter, a detection means detects a predetermined reference signal included in predetermined data received by the receiving means, and a synchronous means delays an internal clock signal generated by the generation means by a preset time duration, and controls the delay of the internal clock signal to be fixed when a predetermined reference signal is detected by the detection means. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、データ送信装置から所定のデータを受信するデータ通信装置及びデータ通信システムに関する。   The present invention relates to a data communication apparatus and a data communication system that receive predetermined data from a data transmission apparatus.

現在、デジタル放送の分野では、放送信号にスクランブルをかけて伝送する限定受信システム（CAS: Conditional Access System）が普及している。限定受信システムの受信側では、放送信号のスクランブルを解除することにより視聴が可能となる。スクランブルの解除には、例えば、ＰＯＤ（Point Of Deployment）カード等のＩＣカードを用いた方法が知られている（特許文献１参照）。   At present, in the field of digital broadcasting, a conditional access system (CAS) that scrambles and transmits a broadcast signal is widespread. On the receiving side of the conditional access system, viewing can be performed by releasing the scrambling of the broadcast signal. For example, a method using an IC card such as a POD (Point Of Deployment) card is known for descrambling (see Patent Document 1).

ＰＯＤカードモジュールを用いてスクランブル解除を行う従来型の放送受信装置における処理について説明する。放送受信装置は、スクランブルされた放送信号をチューナにおいて受信すると、この放送信号をＰＯＤカードモジュールに送信する。ＰＯＤカードモジュールは、記憶部においてスクランブルを解除するための解除キーを記憶しており、放送受信装置から送信された放送信号を受信すると、デスクランブラにおいて、受信した放送信号に対して解除キーを用いたデスクランブル処理を行う。さらに、暗号化部において、スクランブルが解除された放送信号を再暗号化し、放送受信装置に送信する。放送受信装置では、放送信号の暗号化を解除して、ＴＳ（Transport Stream）デコーダ、Ａ／Ｖ（Audio/Video）デコーダによりデコードし、出力部に出力する。
特開２００５−２０７２４号公報 Processing in a conventional broadcast receiving apparatus that performs descrambling using a POD card module will be described. When the tuner receives the scrambled broadcast signal, the broadcast receiving apparatus transmits the broadcast signal to the POD card module. The POD card module stores a release key for releasing the scramble in the storage unit. When the broadcast signal transmitted from the broadcast receiving device is received, the descrambler uses the release key for the received broadcast signal. Execute the descrambling process. Further, the encryption unit re-encrypts the scrambled broadcast signal and transmits it to the broadcast receiver. In the broadcast receiving apparatus, the broadcast signal is decrypted, decoded by a TS (Transport Stream) decoder and an A / V (Audio / Video) decoder, and output to the output unit.
Japanese Patent Laid-Open No. 2005-20724

ところで、上述した従来型の放送受信装置は、ＰＯＤカードモジュールにデジタル放送信号を送信する際に、デジタル放送信号に基づいて生成した内部クロック信号に従ってデジタル放送信号を送信している。ＰＯＤカードモジュールは、放送受信装置から送られたデジタル放送信号に基づいて、放送受信装置側の内部クロック信号と同じクロック周波数の内部クロック信号を生成すると、放送信号に対するデスクランブル・暗号化処理を行った後に、デジタル放送信号を、生成した内部クロック信号に同期させて放送受信装置に再送信する。
ところが、ＰＯＤカードモジュールは、メーカー毎にカードの特性が異なっており、その特性によっては、ＰＯＤカードモジュールと放送受信装置との間に、同期ずれが発生している可能性がある。このような場合には、放送受信装置は正確なクロック信号で動作することができず、ＴＳが正しく解析されずに、出力映像・音声に悪影響が及ぶ可能性があった。
上記問題は、放送受信装置とＰＯＤカードモジュールとの間でデジタル放送信号の送受信を行うシステムに限られず、クロック信号のやり取りを含むデータ通信を行うシステム全般で発生し得る問題である。このようなデータ通信システムとしては、例えば、コンピュータとディスプレイの接続方式を規定するＤＶＩ（Digital Visual Interface）や、ＤＶＩを改良したＨＤＭＩ（High-Definition Multimedia Interface）を用いるシステムが該当する。 By the way, the above-described conventional broadcast receiving apparatus transmits a digital broadcast signal according to an internal clock signal generated based on the digital broadcast signal when transmitting the digital broadcast signal to the POD card module. When the POD card module generates an internal clock signal having the same clock frequency as the internal clock signal of the broadcast receiving device based on the digital broadcast signal sent from the broadcast receiving device, the POD card module performs descrambling / encryption processing on the broadcast signal. After that, the digital broadcast signal is retransmitted to the broadcast receiving apparatus in synchronization with the generated internal clock signal.
However, the POD card module has different card characteristics for each manufacturer, and depending on the characteristics, there is a possibility that a synchronization shift has occurred between the POD card module and the broadcast receiving apparatus. In such a case, the broadcast receiving apparatus cannot operate with an accurate clock signal, and TS may not be analyzed correctly, which may adversely affect the output video / audio.
The above problem is not limited to a system that transmits / receives a digital broadcast signal between a broadcast receiving device and a POD card module, and may occur in any system that performs data communication including clock signal exchange. As such a data communication system, for example, a system using a DVI (Digital Visual Interface) that defines a connection method between a computer and a display, or an HDMI (High-Definition Multimedia Interface) improved DVI is applicable.

本発明の課題は、データ送信装置からクロック信号を含むデータを受信するデータ通信装置及びデータ通信システムにおいて、簡易な方法で、データ送信装置とデータ通信装置との同期ずれを補正することである。   An object of the present invention is to correct a synchronization shift between a data transmission device and a data communication device by a simple method in a data communication device and a data communication system that receive data including a clock signal from the data transmission device.

上記課題を解決するため、請求項１に記載の発明は、所定の基準信号が先頭に付加されて成る所定のデータを所定のクロック周波数のクロック信号に従って送信するデータ送信装置から、当該所定のデータを受信するデータ通信装置において、
前記所定のクロック周波数の内部クロック信号を生成する生成手段と、
前記データ送信装置から送信された前記所定のデータを受信する受信手段と、
前記受信手段により受信された前記所定のデータに含まれる前記所定の基準信号を検出する検出手段と、
前記生成手段により生成された前記内部クロック信号を予め設定された時間分遅延させ、前記検出手段により前記所定の基準信号が検出された場合に、当該内部クロック信号の遅延量を固定させ、前記検出手段により前記所定の基準信号が検出されない場合に、前記内部クロック信号を前記予め設定された時間分さらに遅延させる制御を行う同期手段と、
を備え、
前記同期手段は、前記内部クロック信号を遅延させた結果、遅延量が前記所定のクロック周波数の１周期分となった場合に、前記所定のデータが解析不可であると判断することを特徴とする。 In order to solve the above-mentioned problem, the invention according to claim 1 is directed to a predetermined data from a data transmitting device that transmits predetermined data having a predetermined reference signal added to the head in accordance with a clock signal having a predetermined clock frequency. In a data communication device that receives
Generating means for generating an internal clock signal of the predetermined clock frequency;
Receiving means for receiving the predetermined data transmitted from the data transmitting device;
Detecting means for detecting the predetermined reference signal included in the predetermined data received by the receiving means;
The internal clock signal generated by the generating means is delayed by a preset time, and when the predetermined reference signal is detected by the detecting means, the delay amount of the internal clock signal is fixed, and the detection said predetermined when the reference signal is not detected, the synchronization means of the internal clock signal performs the preset time period further Ru control is delayed by means,
Equipped with a,
The synchronization means determines that the predetermined data cannot be analyzed when the delay amount is one cycle of the predetermined clock frequency as a result of delaying the internal clock signal. .

請求項２に記載の発明は、請求項１に記載のデータ通信装置において、前記生成手段により生成された前記内部クロック信号に従って、前記データ送信装置にデータを送信する送信手段を備え、
前記所定のデータは、前記送信手段により送信された前記データに基づいて生成されたデータであることを特徴とする。 According to a second aspect of the present invention, in the data communication device according to the first aspect of the present invention, the data communication device includes a transmission unit that transmits data to the data transmission device according to the internal clock signal generated by the generation unit,
The predetermined data is data generated based on the data transmitted by the transmission means.

請求項３に記載の発明は、請求項２に記載のデータ通信装置において、前記データは、ＴＳデータであり、
前記所定の基準信号は、前記ＴＳデータのパケットの先頭に付加されたシンクバイトであることを特徴とする。 The invention according to claim 3 is the data communication apparatus according to claim 2, wherein the data is TS data,
The predetermined reference signal is a sync byte added to the head of the TS data packet.

請求項４に記載の発明は、データ送信装置と、当該データ送信装置から送信されたデータを受信するデータ通信装置と、を備えるデータ通信システムにおいて、
前記データ送信装置は、
所定の基準信号が先頭に付加されて成る所定のデータを、所定のクロック周波数のクロック信号に従って、前記データ通信装置に送信する送信手段を備え、
前記データ通信装置は、
前記所定のクロック周波数の内部クロック信号を生成する生成手段と、
前記送信手段により送信された前記所定のデータを受信する受信手段と、
前記受信手段により受信された前記所定のデータに含まれる前記所定の基準信号を検出する検出手段と、
前記生成手段により生成された前記内部クロック信号を予め設定された時間分遅延させ、前記検出手段により前記所定の基準信号が検出された場合に、当該内部クロック信号の遅延量を固定させ、前記検出手段により前記所定の基準信号が検出されない場合に、前記内部クロック信号を前記予め設定された時間分さらに遅延させる制御を行う同期手段と、
を備え、
前記同期手段は、前記内部クロック信号を遅延させた結果、遅延量が前記所定のクロック周波数の１周期分となった場合に、前記所定のデータが解析不可であると判断することを特徴とする。 The invention according to claim 4 is a data communication system comprising a data transmission device and a data communication device that receives data transmitted from the data transmission device.
The data transmission device includes:
Transmitting means for transmitting predetermined data having a predetermined reference signal added to the head according to a clock signal having a predetermined clock frequency, to the data communication device,
The data communication device includes:
Generating means for generating an internal clock signal of the predetermined clock frequency;
Receiving means for receiving the predetermined data transmitted by the transmitting means;
Detecting means for detecting the predetermined reference signal included in the predetermined data received by the receiving means;
The internal clock signal generated by the generating means is delayed by a preset time, and when the predetermined reference signal is detected by the detecting means, the delay amount of the internal clock signal is fixed, and the detection said predetermined when the reference signal is not detected, the synchronization means of the internal clock signal performs the preset time period further Ru control is delayed by means,
Equipped with a,
The synchronization means determines that the predetermined data cannot be analyzed when the delay amount is one cycle of the predetermined clock frequency as a result of delaying the internal clock signal. .

請求項５に記載の発明は、ＰＯＤカードモジュールと放送受信装置との間でデータの送受信を行うデータ通信システムにおいて、
前記ＰＯＤカードモジュールは、
シンクバイトが先頭に付加されて成る所定のデータを、所定のクロック周波数のクロック信号に従って、前記放送受信装置に送信する第１送信手段を備え、
前記放送受信装置は、
前記所定のクロック周波数の内部クロック信号を生成する生成手段と、
前記生成手段により生成された前記内部クロック信号に従って、前記ＰＯＤカードモジュールにＴＳデータを送信する第２送信手段と、
前記第１送信手段により送信された前記所定のデータを受信する受信手段と、
前記受信手段により受信された前記所定のデータに含まれる前記シンクバイトを検出する検出手段と、
前記生成手段により生成された前記内部クロック信号を予め設定された時間分遅延させ、前記検出手段により前記シンクバイトが検出された場合に、当該内部クロック信号の遅延量を固定させ、前記検出手段により前記シンクバイトが検出されない場合に、前記内部クロック信号を前記予め設定された時間分さらに遅延させる制御を行う同期手段と、
を備え、
前記同期手段は、前記内部クロック信号を遅延させた結果、遅延量が前記所定のクロック周波数の１周期分となった場合に、前記所定のデータが解析不可であると判断し、
前記所定のデータは、前記第２送信手段により送信されたＴＳデータに基づいて生成されたデータであることを特徴とする。 The invention according to claim 5 is a data communication system for transmitting and receiving data between the POD card module and the broadcast receiving device.
The POD card module
First transmission means for transmitting predetermined data having a sync byte added to the head to the broadcast receiving device according to a clock signal having a predetermined clock frequency;
The broadcast receiving device is:
Generating means for generating an internal clock signal of the predetermined clock frequency;
Second transmission means for transmitting TS data to the POD card module according to the internal clock signal generated by the generation means;
Receiving means for receiving the predetermined data transmitted by the first transmitting means;
Detecting means for detecting the sync byte included in the predetermined data received by the receiving means;
The internal clock signal generated by the generating means is delayed by a preset time, and when the sync byte is detected by the detecting means, the delay amount of the internal clock signal is fixed, and the detecting means if the sync byte is not detected, and synchronization means for said internal clock signal performs the preset time period further Ru control delays,
With
The synchronization means determines that the predetermined data cannot be analyzed when the delay amount is one cycle of the predetermined clock frequency as a result of delaying the internal clock signal,
The predetermined data is data generated based on TS data transmitted by the second transmission means.

本発明によれば、生成手段により、所定のクロック周波数の内部クロック信号が生成され、受信手段により、データ送信装置から送信された所定のデータが受信され、検出手段により、受信手段により受信された所定のデータに含まれる所定の基準信号が検出され、同期手段により、生成手段により生成された内部クロック信号が予め設定された時間分遅延され、検出手段により所定の基準信号が検出された場合に、当該内部クロック信号の遅延量を固定させる制御が行われる。
すなわち、データ通信装置において、データ送信装置から送信された所定のデータに含まれる所定の基準信号が検出可能となるまで、内部クロック信号が遅延され、所定の基準信号が検出されると、内部クロック信号の遅延量が固定される。したがって、データ送信装置からクロック信号を含むデータを受信するデータ通信装置及びデータ通信システムにおいて、簡易な方法で、データ送信装置とデータ通信装置との同期ずれを補正することができる。 According to the present invention, the generation unit generates an internal clock signal having a predetermined clock frequency, the reception unit receives the predetermined data transmitted from the data transmission device, and the detection unit receives the predetermined data. When a predetermined reference signal included in predetermined data is detected, the internal clock signal generated by the generation unit is delayed by a preset time by the synchronization unit, and the predetermined reference signal is detected by the detection unit Then, control for fixing the delay amount of the internal clock signal is performed.
That is, in the data communication device, the internal clock signal is delayed until the predetermined reference signal included in the predetermined data transmitted from the data transmitting device can be detected. The amount of signal delay is fixed. Therefore, in the data communication apparatus and the data communication system that receive data including the clock signal from the data transmission apparatus, it is possible to correct the synchronization shift between the data transmission apparatus and the data communication apparatus by a simple method.

以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。なお、発明の範囲は図示例に限定されない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The scope of the invention is not limited to the illustrated example.

図１は、本実施形態におけるデータ通信システムの全体構成図であり、図２は、本実施形態におけるデータ通信システムの要部構成を示すブロック図である。
本実施形態のデータ通信システムＳは、図１及び図２に示すように、ＰＯＤカードモジュール（データ送信装置）１００と放送受信装置（データ通信装置）２００との間で、データの送受信を行うシステムである。ＰＯＤカードモジュール１００は、例えば、放送受信装置２００の筐体２１に設けられたスロット２１ａに装着されることにより、放送受信装置２００と接続される。 FIG. 1 is an overall configuration diagram of a data communication system according to the present embodiment, and FIG. 2 is a block diagram illustrating a main configuration of the data communication system according to the present embodiment.
As shown in FIGS. 1 and 2, the data communication system S of the present embodiment is a system that transmits and receives data between a POD card module (data transmission device) 100 and a broadcast reception device (data communication device) 200. It is. For example, the POD card module 100 is connected to the broadcast receiving apparatus 200 by being installed in a slot 21 a provided in the casing 21 of the broadcast receiving apparatus 200.

放送局は、有料放送の放送データに対してスクランブルをかけて送出する。放送局から送出される放送データは、例えば、ＭＰＥＧ（Moving Picture Experts Group）−２ＴＳ(Transport Stream)データである。放送受信装置２００は、スクランブルのかけられたＴＳデータを受信すると、これを復調した後に、ＰＯＤカードモジュール１００に送信してスクランブルを解除させる。   The broadcast station scrambles and transmits the pay broadcast data. Broadcast data transmitted from a broadcasting station is, for example, MPEG (Moving Picture Experts Group) -2TS (Transport Stream) data. When receiving the scrambled TS data, the broadcast receiving apparatus 200 demodulates the TS data and transmits it to the POD card module 100 to release the scramble.

図３は、ＴＳデータのデータ構造を概略的に示す図である。図３に示すように、ＴＳデータは１８８バイト固定長のＴＳパケットの列であり、各ＴＳパケットは、４バイトのＴＳヘッダ及び１８４バイトのデータ領域から構成される。ＴＳヘッダの先頭には、ＴＳパケットの先頭を示す１バイトのシンクバイト(sync_byte)（所定の基準信号）が付加されており、「０ｘ４７」の固定値を有する。ＴＳヘッダには、その他、ＰＩＤ(Packet Identifier)等が含まれ、データ領域には、ＰＥＳやセクションデータが入るペイロード(Payload)や、ＰＣＲ（Program Clock Reference）等が入るアダプテーションフィールド(Adaptation Field)が配置される。ＰＣＲは、ＴＳデータの受信側で生成される内部クロック信号ＣＬＫを、放送局側のクロックと一致させ、受信側と送信側の同期を確立させるための時刻情報であり、１００ｍｓ以内の間隔で伝送される。   FIG. 3 is a diagram schematically showing the data structure of TS data. As shown in FIG. 3, the TS data is a sequence of TS packets having a fixed length of 188 bytes, and each TS packet is composed of a 4-byte TS header and a 184-byte data area. A one-byte sync byte (sync_byte) (predetermined reference signal) indicating the head of the TS packet is added to the head of the TS header, and has a fixed value of “0x47”. In addition, the TS header includes a PID (Packet Identifier), and the data area includes a payload (Payload) in which PES and section data are entered, and an adaptation field (Adaptation Field) in which PCR (Program Clock Reference) is entered. Be placed. PCR is time information for matching the internal clock signal CLK generated on the receiving side of TS data with the clock on the broadcasting station side and establishing synchronization between the receiving side and the transmitting side, and is transmitted at intervals of 100 ms or less. Is done.

本実施形態のデータ通信システムＳは、ＰＯＤカードモジュール１００においてスクランブルが解除されたＴＳデータを、放送受信装置２００において受信する際に、ＰＯＤカードモジュール１００において生成された内部クロック信号ＣＬＫの代わりに、ＴＳデータを構成する各ＴＳパケットの先頭に付された上述のシンクバイトを検出することにより、ＰＯＤカードモジュール１００と放送受信装置２００の同期ずれを補正して、良好な映像・音声出力を実現する。   In the data communication system S of the present embodiment, when the broadcast data receiving apparatus 200 receives TS data that has been scrambled by the POD card module 100, instead of the internal clock signal CLK generated by the POD card module 100, By detecting the sync byte added to the head of each TS packet constituting the TS data, the synchronization deviation between the POD card module 100 and the broadcast receiving apparatus 200 is corrected, and a satisfactory video / audio output is realized. .

（ＰＯＤカードモジュールの構成）
まず、ＰＯＤカードモジュール１００の構成について説明する。
ＰＯＤカードモジュール１００は、図２に示すように、Ｉ／Ｆ部（第１送信手段、送信手段）１、クロック生成部２、デスクランブラ３、エンコーダ４、制御部５等を備えて構成される。 (Configuration of POD card module)
First, the configuration of the POD card module 100 will be described.
As shown in FIG. 2, the POD card module 100 includes an I / F unit (first transmission unit, transmission unit) 1, a clock generation unit 2, a descrambler 3, an encoder 4, a control unit 5, and the like. .

Ｉ／Ｆ部１は、放送受信装置２００との間で、クロック信号ＣＬＫ、ＴＳデータ、制御信号等の送受信を行う。
クロック生成部２は、放送受信装置２００から供給されたＴＳデータに含まれる時刻情報（例えば、ＰＣＲ）に基づいて、所定のクロック周波数（例えば、２７ＭＨｚ）の内部クロック信号ＣＬＫを生成する。
デスクランブラ３は、記憶部５２（後述）に記憶された鍵情報を用いて、放送受信装置２００から送られたＴＳデータのスクランブルを解除する。
エンコーダ４は、デスクランブラ３においてスクランブルが解除されたデータを再暗号化して所定のデータを生成する。再暗号化された所定のデータは、ＴＳデータの時刻情報に基づいて生成された内部クロック信号ＣＬＫと同期して、Ｉ／Ｆ部１を介して放送受信装置２００に送信される。 The I / F unit 1 transmits and receives a clock signal CLK, TS data, a control signal, and the like to and from the broadcast receiving device 200.
The clock generation unit 2 generates an internal clock signal CLK having a predetermined clock frequency (for example, 27 MHz) based on time information (for example, PCR) included in TS data supplied from the broadcast receiving device 200.
The descrambler 3 uses the key information stored in the storage unit 52 (described later) to unscramble the TS data sent from the broadcast receiving apparatus 200.
The encoder 4 re-encrypts the data descrambled in the descrambler 3 to generate predetermined data. The re-encrypted predetermined data is transmitted to the broadcast receiving apparatus 200 via the I / F unit 1 in synchronization with the internal clock signal CLK generated based on the time information of the TS data.

制御部５は、ＣＰＵ（Central Processing Unit）５１、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）等の不揮発性メモリから成る記憶部５２、ＲＡＭ（Random Access Memory）５３等の揮発性メモリ、ＲＯＭ（Read Only Memory）５４等の不揮発性メモリを備える。   The control unit 5 includes a CPU (Central Processing Unit) 51, a storage unit 52 including a nonvolatile memory such as an EEPROM (Electrically Erasable Programmable ROM), a volatile memory such as a RAM (Random Access Memory) 53, and a ROM (Read Only Memory). 54 and so on.

ＣＰＵ５１は、ＰＯＤカードモジュール１００の各部から入力された入力信号に応じて、ＲＯＭ５４に格納された各種プログラムを実行するとともに、実行にかかるプログラムに基づいて各部に出力信号を出力することにより、ＰＯＤカードモジュール１００の動作全般を統括制御する。   The CPU 51 executes various programs stored in the ROM 54 in accordance with input signals input from the respective units of the POD card module 100, and outputs output signals to the respective units based on the execution programs, whereby the POD card Overall control of the operation of the module 100 is performed.

記憶部５２は、放送局から伝送されるＴＳデータのスクランブルを解除するための鍵情報を記憶する。   The storage unit 52 stores key information for descrambling the TS data transmitted from the broadcasting station.

ＲＯＭ５４は、不揮発性メモリから成るプログラム格納エリアを有しており、具体的には、第１送信プログラム５４ａ等を記憶している。   The ROM 54 has a program storage area composed of a nonvolatile memory, and specifically stores the first transmission program 54a and the like.

第１送信プログラム５４ａは、例えば、ＣＰＵ５１に、シンクバイトが先頭に付加されて成る所定のデータを、所定のクロック周波数のクロック信号ＣＬＫに従って、放送受信装置２００に送信する機能を実現するためのプログラムである。
具体的には、ＣＰＵ５１は、放送受信装置２００から送られたＴＳデータに対して、鍵情報を用いたデスクランブル処理及び再暗号化処理を行い、ＴＳデータに基づく所定のデータを生成する。そして、生成した所定のデータを、クロック生成部２において生成した所定の周波数のクロック信号ＣＬＫに従って、Ｉ／Ｆ部１を介して放送受信装置２００に送信する。
ＣＰＵ５１は、かかる第１送信プログラム５４ａを実行することにより、Ｉ／Ｆ部１とともに第１送信手段（送信手段）として機能する。 The first transmission program 54a is a program for realizing, for example, a function for transmitting to the CPU 51 the predetermined data with the sync byte added to the head according to the clock signal CLK having the predetermined clock frequency. It is.
Specifically, the CPU 51 performs descrambling processing and re-encryption processing using key information on the TS data sent from the broadcast receiving device 200, and generates predetermined data based on the TS data. Then, the generated predetermined data is transmitted to the broadcast receiving apparatus 200 via the I / F unit 1 in accordance with a clock signal CLK having a predetermined frequency generated in the clock generation unit 2.
The CPU 51 functions as first transmission means (transmission means) together with the I / F unit 1 by executing the first transmission program 54a.

（放送受信装置の構成）
次に、放送受信装置２００の構成について説明する。
放送受信装置２００は、図２に示すように、筐体２１内に、Ｉ／Ｆ部（第２送信手段、送信手段、受信手段）２２、クロック生成部（生成手段）２３、遅延回路（遅延手段）２４、チューナ２５、復調部２６、デコーダ２７、ＴＳデコーダ２８、Ａ／Ｖ（Audio/Video）デコーダ２９、出力部３０、制御部３１等を備えて構成される。 (Configuration of broadcast receiver)
Next, the configuration of the broadcast receiving apparatus 200 will be described.
As shown in FIG. 2, the broadcast receiving apparatus 200 includes an I / F unit (second transmission unit, transmission unit, reception unit) 22, a clock generation unit (generation unit) 23, and a delay circuit (delay). Means) 24, a tuner 25, a demodulator 26, a decoder 27, a TS decoder 28, an A / V (Audio / Video) decoder 29, an output unit 30, a control unit 31, and the like.

Ｉ／Ｆ部２２は、筐体２１のスロット２１ａに挿入されたＰＯＤカードモジュール１００との間で、クロック信号ＣＬＫ、ＴＳデータ、制御信号等の送受信を行う。   The I / F unit 22 transmits and receives a clock signal CLK, TS data, a control signal, and the like to and from the POD card module 100 inserted into the slot 21a of the housing 21.

クロック生成部２３は、例えば、発振器２３１、分周回路２３２等を備えて構成される。
発振器２３１は、例えば、水晶発振器により構成され、原発振クロックを発生する。
分周回路２３２は、発振器２３１により発生された原発振クロックを指示された分周比で分周することにより、所定のクロック周波数の内部クロック信号ＣＬＫを生成する。 The clock generation unit 23 includes, for example, an oscillator 231 and a frequency dividing circuit 232.
The oscillator 231 is constituted by a crystal oscillator, for example, and generates an original oscillation clock.
The frequency dividing circuit 232 generates the internal clock signal CLK having a predetermined clock frequency by dividing the original oscillation clock generated by the oscillator 231 by the designated frequency dividing ratio.

遅延回路２４は、クロック生成部２３において生成されたクロック信号ＣＬＫを、指定された遅延量だけ遅延させ、遅延された内部クロック信号ＣＬＫを出力する。   The delay circuit 24 delays the clock signal CLK generated by the clock generation unit 23 by a designated delay amount, and outputs a delayed internal clock signal CLK.

チューナ２５は、例えば、制御部３１からの制御出力に従って、図示しないアンテナやケーブルを介して受信された高周波信号の中から、指定された特定チャンネルのデジタル放送データを抽出し、低周波の信号に変換する。
復調部２６は、チューナ２５から供給されるデジタル放送データを復調してＴＳデータに変換し、ＴＳデータにスクランブルがかけられている場合には、当該ＴＳデータをＩ／Ｆ部２２を介してＰＯＤカードモジュール１００に出力する。 For example, the tuner 25 extracts digital broadcast data of a specified specific channel from a high-frequency signal received via an antenna or a cable (not shown) according to a control output from the control unit 31 and converts it into a low-frequency signal. Convert.
The demodulator 26 demodulates the digital broadcast data supplied from the tuner 25 and converts it into TS data. When the TS data is scrambled, the TS data is transmitted via the I / F unit 22 to the POD. The data is output to the card module 100.

デコーダ２７は、ＰＯＤカードモジュール１００から供給される再暗号化されたＴＳデータを復号する。
ＴＳデコーダ２８は、デコーダ２７において復号化されたＴＳを、ビデオストリーム、オーディオストリーム等の複数のストリームに分離する。
Ａ／Ｖデコーダ２９は、ＴＳデコーダ２８から入力されるビデオストリーム、オーディオストリーム等をデコードする。
出力部３０は、ディスプレイ、スピーカ等を備えて構成され、Ａ／Ｖデコーダ２９においてデコードされたビデオデータに基づく映像及びオーディオデータに基づく音声を出力する。 The decoder 27 decrypts the re-encrypted TS data supplied from the POD card module 100.
The TS decoder 28 separates the TS decoded by the decoder 27 into a plurality of streams such as a video stream and an audio stream.
The A / V decoder 29 decodes the video stream, audio stream, etc. input from the TS decoder 28.
The output unit 30 includes a display, a speaker, and the like, and outputs video based on the video data decoded by the A / V decoder 29 and audio based on the audio data.

制御部３１は、ＣＰＵ３１１、ＲＡＭ３１２等の揮発性メモリ、ＥＥＰＲＯＭ３１３、ＲＯＭ３１４等の不揮発性メモリを備える。   The control unit 31 includes a volatile memory such as a CPU 311 and a RAM 312 and a nonvolatile memory such as an EEPROM 313 and a ROM 314.

ＣＰＵ３１１は、放送受信装置２００の各部から入力された入力信号に応じて、ＲＯＭ３１４に格納された各種プログラムを実行するとともに、実行にかかるプログラムに基づいて各部に出力信号を出力することにより、放送受信装置２００の動作全般を統括制御する。   The CPU 311 executes various programs stored in the ROM 314 according to input signals input from each unit of the broadcast receiving apparatus 200, and outputs an output signal to each unit based on the execution program, thereby receiving the broadcast. Overall control of the operation of the apparatus 200 is performed.

ＲＯＭ３１４は、不揮発性メモリから成るプログラム格納エリアを有しており、具体的には、生成プログラム３１４ａ、第２送信プログラム３１４ｂ、受信プログラム３１４ｃ、検出プログラム３１４ｄ、同期プログラム３１４ｅ等を記憶している。   The ROM 314 has a program storage area composed of a nonvolatile memory, and specifically stores a generation program 314a, a second transmission program 314b, a reception program 314c, a detection program 314d, a synchronization program 314e, and the like.

生成プログラム３１４ａは、例えば、ＣＰＵ３１１に、所定のクロック周波数の内部クロック信号ＣＬＫを生成する機能を実現させるためのプログラムである。
具体的には、ＣＰＵ３１１は、チューナ２５に供給されたＴＳデータから抽出した時刻情報（例えば、ＰＣＲ）に基づいて、クロック生成部２３において、所定のクロック周波数（例えば、２７ＭＨｚ）の内部クロック信号ＣＬＫを生成する。クロック生成部２３において生成される内部クロック信号ＣＬＫと、ＰＯＤカードモジュール１００において生成される内部クロック信号ＣＬＫは、ＴＳデータに含まれる同一の時刻情報に基づいて生成され、同じクロック周波数を有する。
ＣＰＵ３１１は、かかる生成プログラム３１４ａを実行することにより、クロック生成部２３とともに生成手段として機能する。 The generation program 314a is a program for causing the CPU 311 to realize a function of generating an internal clock signal CLK having a predetermined clock frequency, for example.
Specifically, the CPU 311 uses the clock generation unit 23 based on time information (for example, PCR) extracted from the TS data supplied to the tuner 25 to generate an internal clock signal CLK having a predetermined clock frequency (for example, 27 MHz). Is generated. The internal clock signal CLK generated in the clock generation unit 23 and the internal clock signal CLK generated in the POD card module 100 are generated based on the same time information included in the TS data and have the same clock frequency.
The CPU 311 functions as a generation unit together with the clock generation unit 23 by executing the generation program 314a.

第２送信プログラム３１４ｂは、例えば、ＣＰＵ３１１に、生成プログラム３１４ａの実行により生成された内部クロック信号ＣＬＫに従って、ＰＯＤカードモジュール１００にＴＳデータを送信する機能を実現させるためのプログラムである。
具体的には、ＣＰＵ３１１は、クロック生成部２３において、ＴＳデータの時刻情報に基づく所定のクロック周波数の内部クロック信号ＣＬＫを生成すると、当該内部クロック信号ＣＬＫに従って、ＰＯＤカードモジュール１００に、復調部２６において復調したＴＳデータをＩ／Ｆ部２２から送出する。
ＣＰＵ３１１は、かかる第２送信プログラム３１４ｂを実行することにより、Ｉ／Ｆ部２２とともに第２送信手段（送信手段）として機能する。 The second transmission program 314b is a program for causing the CPU 311 to realize a function of transmitting TS data to the POD card module 100 in accordance with the internal clock signal CLK generated by executing the generation program 314a, for example.
Specifically, when the CPU 311 generates the internal clock signal CLK having a predetermined clock frequency based on the time information of the TS data in the clock generation unit 23, the CPU 311 sends the demodulation unit 26 to the POD card module 100 according to the internal clock signal CLK. The demodulated TS data is transmitted from the I / F unit 22.
The CPU 311 functions as a second transmission unit (transmission unit) together with the I / F unit 22 by executing the second transmission program 314b.

受信プログラム３１４ｃは、例えば、ＣＰＵ３１１に、第１プログラムの実行により送信された所定のデータを受信する機能を実現させるためのプログラムである。
具体的には、ＣＰＵ３１１は、ＰＯＤカードモジュール１００において、ＴＳデータに対してデスクランブル処理、再暗号化等が行われることにより生成された所定のデータを、ＰＯＤカードモジュール１００から受信する。
ＣＰＵ３１１は、かかる受信プログラム３１４ｃを実行することにより、Ｉ／Ｆ部２２とともに受信手段として機能する。 The reception program 314c is a program for causing the CPU 311 to realize a function of receiving predetermined data transmitted by executing the first program, for example.
Specifically, the CPU 311 receives predetermined data generated by performing descrambling processing, re-encryption, and the like on the TS data in the POD card module 100 from the POD card module 100.
The CPU 311 functions as a reception unit together with the I / F unit 22 by executing the reception program 314c.

検出プログラム３１４ｄは、例えば、ＣＰＵ３１１に、受信プログラム３１４ｃの実行により受信された所定のデータに含まれるシンクバイトを検出する機能を実現させるためのプログラムである。
具体的には、ＣＰＵ３１１は、ＰＯＤカードモジュール１００から所定のデータが供給されると、当該所定のデータを解析して、１８８バイトのＴＳパケットの先頭に付加された１バイトのシンクバイト「０ｘ４７」を検出する。
ＣＰＵ３１１は、かかる検出プログラム３１４ｄを実行することにより、検出手段として機能する。 The detection program 314d is, for example, a program for causing the CPU 311 to realize a function of detecting sync bytes included in predetermined data received by executing the reception program 314c.
Specifically, when predetermined data is supplied from the POD card module 100, the CPU 311 analyzes the predetermined data, and 1 byte of sync byte “0x47” added to the head of the 188-byte TS packet. Is detected.
The CPU 311 functions as a detection unit by executing the detection program 314d.

同期プログラム３１４ｅは、例えば、ＣＰＵ３１１に、生成プログラム３１４ａの実行により生成された内部クロック信号ＣＬＫを予め設定された時間分遅延させ、検出プログラム３１４ｄの実行によりシンクバイトが検出された場合に、内部クロック信号ＣＬＫの遅延量を固定させる制御を行う機能を実現させるためのプログラムである。
具体的には、ＣＰＵ３１１は、検出プログラム３１４ｄの実行による所定のデータの解析において、シンクバイト「０ｘ４７」が検出できない場合、放送受信装置２００の内部クロック信号ＣＬＫと、ＰＯＤカードモジュール１００の内部クロック信号ＣＬＫとの間にずれ（進み／遅れ）が生じているものとして、クロック生成部２３において生成される内部クロック信号ＣＬＫを、遅延回路２４において遅延させる。そして、再びシンクバイト「０ｘ４７」の検出を行い、シンクバイト「０ｘ４７」が検出可能となると、遅延回路２４における遅延を終了させてその遅延量を固定とし、放送受信装置２００とＰＯＤカードモジュール１００との間の同期を確立する。その後、遅延回路２４により遅延される内部クロック信号ＣＬＫに従って、ＴＳデコーダ２８、Ａ／Ｖデコーダ２９、出力部３０における処理を行い、映像・音声出力を行う。遅延回路２４における遅延時間は任意であり、例えば、内部クロック信号ＣＬＫの１／３周期、半周期等である。また、クロック生成部２３が生成する最も高い周波数であるサンプリング周波数を単位として遅延を行っても良い。
ＣＰＵ３１１は、かかる同期プログラム３１４ｅを実行することにより、遅延回路２４とともに同期手段として機能する。 The synchronization program 314e, for example, causes the CPU 311 to delay the internal clock signal CLK generated by the execution of the generation program 314a by a preset time, and when the sync byte is detected by the execution of the detection program 314d, This is a program for realizing a function of performing control for fixing the delay amount of the signal CLK.
Specifically, when the sync byte “0x47” cannot be detected in the analysis of the predetermined data by executing the detection program 314d, the CPU 311 and the internal clock signal CLK of the POD card module 100 are detected. The delay circuit 24 delays the internal clock signal CLK generated by the clock generator 23 on the assumption that a deviation (advance / delay) has occurred with respect to CLK. Then, the sync byte “0x47” is detected again, and when the sync byte “0x47” can be detected, the delay in the delay circuit 24 is terminated and the delay amount is fixed, and the broadcast receiving apparatus 200, the POD card module 100, Establish synchronization between. Thereafter, according to the internal clock signal CLK delayed by the delay circuit 24, processing in the TS decoder 28, the A / V decoder 29, and the output unit 30 is performed, and video / audio output is performed. The delay time in the delay circuit 24 is arbitrary, and is, for example, 1/3 period or half period of the internal clock signal CLK. Further, the delay may be performed in units of the sampling frequency that is the highest frequency generated by the clock generation unit 23.
The CPU 311 functions as a synchronization unit together with the delay circuit 24 by executing the synchronization program 314e.

図４は、同期ずれの補正の一例を説明するためのタイミングチャートである。
例えば、内部クロック信号ＣＬＫの立下りでサンプリングする場合、図４（ａ）では、放送受信装置２００側の内部クロック信号ＣＬＫと、ＰＯＤカードモジュール１００側の内部クロック信号ＣＬＫに同期して送信されてくるＴＳデータとのタイミングが一致していないため、ＴＳパケットの先頭に付されたシンクバイト「０ｘ４７」は正しく検出されないこととなる。
そして、例えば、図４（ｂ）に示すように、遅延回路２４により内部クロック信号ＣＬＫを内部クロック信号の半周期分遅延させると、内部クロック信号ＣＬＫとＴＳデータのタイミングが一致して、ＴＳパケットの先頭のシンクバイト「０ｘ４７」が正しく検出され、ＰＯＤカードモジュール１００と放送受信装置２００との間で同期が確立することとなる。 FIG. 4 is a timing chart for explaining an example of synchronization error correction.
For example, in the case of sampling at the falling edge of the internal clock signal CLK, in FIG. 4 (a), it is transmitted in synchronization with the internal clock signal CLK on the broadcast receiving apparatus 200 side and the internal clock signal CLK on the POD card module 100 side. Since the timing of the incoming TS data does not match, the sync byte “0x47” added to the head of the TS packet is not correctly detected.
For example, as shown in FIG. 4B, when the internal clock signal CLK is delayed by a half cycle of the internal clock signal by the delay circuit 24, the timing of the internal clock signal CLK and the TS data coincides, and the TS packet The first sync byte “0x47” is correctly detected, and synchronization is established between the POD card module 100 and the broadcast receiving apparatus 200.

次に、図５を参照しながら、放送受信装置２００とＰＯＤカードモジュール１００との間で行われるデータ通信処理について説明する。   Next, a data communication process performed between the broadcast receiving device 200 and the POD card module 100 will be described with reference to FIG.

まず、ステップＳ１において、放送受信装置２００のＣＰＵ３１１は、チューナ２５において放送局から送出されるＴＳデータをチューナ２５において受信すると、ステップＳ２において、クロック生成部２３により、ＴＳデータに含まれる時刻情報に基づいて内部クロック信号ＣＬＫを生成する。ステップＳ３において、放送受信装置２００のＣＰＵ３１１は、内部クロック信号ＣＬＫに従って、ＴＳデータをＰＯＤカードモジュール１００に送信する。   First, in step S1, the CPU 311 of the broadcast receiving apparatus 200 receives TS data transmitted from the broadcasting station in the tuner 25, and in step S2, the clock generation unit 23 converts the time data included in the TS data into time information. Based on this, an internal clock signal CLK is generated. In step S3, the CPU 311 of the broadcast receiving apparatus 200 transmits TS data to the POD card module 100 according to the internal clock signal CLK.

ステップＳ４において、ＰＯＤカードモジュール１００のＣＰＵ５１は、放送受信装置２００から送られたＴＳデータを受信すると、ステップＳ５において、放送受信装置２００から送出されたＴＳデータに含まれる時刻情報に基づいて、内部クロック信号ＣＬＫを生成する。ステップＳ６において、ＰＯＤカードモジュール１００のＣＰＵ５１は、デスクランブラ３において、ＴＳデータに鍵情報を用いたデスクランブル処理を行い、さらに、エンコーダ４において再暗号化処理を行うことにより、ＴＳデータに基づく所定のデータを生成する。そして、ステップＳ７において、生成された所定のデータを、生成した内部クロック信号ＣＬＫに従って放送受信装置２００に送信して、本処理を終了する。   In step S4, when the CPU 51 of the POD card module 100 receives the TS data sent from the broadcast receiving apparatus 200, in step S5, based on the time information included in the TS data sent from the broadcast receiving apparatus 200, the internal data A clock signal CLK is generated. In step S6, the CPU 51 of the POD card module 100 performs descrambling processing using the key information for the TS data in the descrambler 3 and further performs re-encryption processing in the encoder 4 to thereby perform predetermined processing based on the TS data. Generate data for In step S7, the generated predetermined data is transmitted to the broadcast receiving apparatus 200 in accordance with the generated internal clock signal CLK, and the process is terminated.

ステップＳ８において、放送受信装置２００のＣＰＵ３１１は、ＰＯＤカードモジュール１００から送られた所定のデータを受信すると、ステップＳ９において、１８８バイトのパケットを解析して、パケットの先頭に付加された「０ｘ４７」固定値のシンクバイトが検出されるか否かを判断する。ＣＰＵ３１１は、ステップＳ９において、シンクバイトが検出されると判断すると（ステップＳ９；Ｙｅｓ）、本処理を終了する。一方、ＣＰＵ３１１は、ステップＳ９において、シンクバイトが検出されないと判断すると（ステップＳ９；Ｎｏ）、ステップＳ１０において、遅延回路２４における内部クロック信号ＣＬＫの遅延量が内部クロック信号ＣＬＫの１周期分となったか否かを判断する。ＣＰＵ３１１は、ステップＳ１０において、内部クロック信号ＣＬＫが１周期分となっていないと判断すると（ステップＳ１０；Ｎｏ）、ステップＳ１１において、遅延回路２４により内部クロック信号ＣＬＫを所定の遅延量分遅延させ、ステップＳ９に戻る。一方、ＣＰＵ３１１は、ステップＳ１０において、内部クロック信号ＣＬＫの遅延量が１周期分となったと判断すると（ステップＳ１０；Ｙｅｓ）、当該パケットが解析不可であると判断して、本処理を終了する。   In step S8, when the CPU 311 of the broadcast receiving apparatus 200 receives predetermined data sent from the POD card module 100, in step S9, the CPU 311 analyzes the 188-byte packet and adds “0x47” added to the head of the packet. It is determined whether or not a fixed sync byte is detected. If the CPU 311 determines in step S9 that a sync byte is detected (step S9; Yes), the process is terminated. On the other hand, when the CPU 311 determines in step S9 that no sync byte is detected (step S9; No), in step S10, the delay amount of the internal clock signal CLK in the delay circuit 24 is one cycle of the internal clock signal CLK. It is determined whether or not. If the CPU 311 determines in step S10 that the internal clock signal CLK is not equal to one cycle (step S10; No), the delay circuit 24 delays the internal clock signal CLK by a predetermined delay amount in step S11. The process returns to step S9. On the other hand, when the CPU 311 determines in step S10 that the delay amount of the internal clock signal CLK has become one cycle (step S10; Yes), the CPU 311 determines that the packet cannot be analyzed, and ends this processing.

以上説明した本実施形態におけるデータ通信システムＳによれば、ＰＯＤカードモジュール（データ送信装置）１００において、第１送信プログラム（第１送信手段、送信手段）５４ａの実行により、シンクバイトが先頭に付加されて成る所定のデータが、所定のクロック周波数のクロック信号ＣＬＫに従って、放送受信装置２００に送信される。また、放送受信装置（データ通信装置）２００において、生成プログラム（生成手段）３１４ａの実行により、所定のクロック周波数の内部クロック信号ＣＬＫが生成され、第２送信プログラム（第２送信手段、送信手段）３１４ｂの実行により、生成プログラム（生成手段）３１４ａにより生成された内部クロック信号ＣＬＫに従って、ＰＯＤカードモジュール１００（データ送信装置）にＴＳデータ（データ）が送信される。また、受信プログラム（受信手段）３１４ｃの実行により、第１送信プログラム（第１送信手段、送信手段）５４ａにより送信された所定のデータが受信され、検出プログラム（検出手段）３１４ｄの実行により、受信プログラム（受信手段）３１４ｃにより受信された所定のデータに含まれるシンクバイト（所定の基準信号）が検出され、同期プログラム（同期手段）３１４ｅの実行により、生成プログラム（生成手段）３１４ａにより生成された内部クロック信号ＣＬＫを予め設定された時間分遅延させ、検出プログラム（検出手段）３１４ｄによりシンクバイト（所定の基準信号）が検出された場合に、当該内部クロック信号ＣＬＫの遅延量を固定させる制御が行われる。また、所定のデータは、第２送信プログラム（第２送信手段、送信手段）３１４ｂの実行により送信されたＴＳデータに基づいて生成されたデータである。
すなわち、放送受信装置（データ通信装置）２００において、ＰＯＤカードモジュール（データ送信装置）１００から送信された所定のデータに含まれるシンクバイト（所定の基準信号）が検出可能となるまで、内部クロック信号ＣＬＫが遅延され、所定の基準信号が検出されると、内部クロック信号ＣＬＫの遅延が終了する。したがって、ＰＯＤカードモジュール（データ送信装置）１００と放送受信装置（データ通信装置）２００との間でデータの送受信を行うデータ通信システムＳにおいて、同期ずれを補正するための複雑な回路及び処理を要することなく、簡易な方法で、ＰＯＤカードモジュール（データ送信装置）１００及び放送受信装置（データ通信装置）２００の同期ずれを補正することができる。 According to the data communication system S in the present embodiment described above, in the POD card module (data transmission apparatus) 100, the sync byte is added to the head by executing the first transmission program (first transmission means, transmission means) 54a. The predetermined data thus formed is transmitted to the broadcast receiving apparatus 200 in accordance with a clock signal CLK having a predetermined clock frequency. Further, in the broadcast receiving apparatus (data communication apparatus) 200, the execution of the generation program (generation means) 314a generates an internal clock signal CLK having a predetermined clock frequency, and the second transmission program (second transmission means, transmission means). By executing 314b, TS data (data) is transmitted to the POD card module 100 (data transmission device) in accordance with the internal clock signal CLK generated by the generation program (generation means) 314a. The predetermined data transmitted by the first transmission program (first transmission means, transmission means) 54a is received by execution of the reception program (reception means) 314c, and received by execution of the detection program (detection means) 314d. A sync byte (predetermined reference signal) included in the predetermined data received by the program (reception unit) 314c is detected, and is generated by the generation program (generation unit) 314a by executing the synchronization program (synchronization unit) 314e. Control is performed to delay the internal clock signal CLK by a preset time and fix the delay amount of the internal clock signal CLK when a sync byte (predetermined reference signal) is detected by the detection program (detection means) 314d. Done. The predetermined data is data generated based on the TS data transmitted by the execution of the second transmission program (second transmission means, transmission means) 314b.
That is, in the broadcast receiving device (data communication device) 200, the internal clock signal is detected until the sync byte (predetermined reference signal) included in the predetermined data transmitted from the POD card module (data transmitting device) 100 can be detected. When CLK is delayed and a predetermined reference signal is detected, the delay of the internal clock signal CLK ends. Therefore, in the data communication system S that transmits and receives data between the POD card module (data transmission apparatus) 100 and the broadcast reception apparatus (data communication apparatus) 200, a complicated circuit and process for correcting the synchronization shift are required. Therefore, the synchronization deviation between the POD card module (data transmission device) 100 and the broadcast reception device (data communication device) 200 can be corrected by a simple method.

さらに、放送受信装置（データ通信装置）２００からＰＯＤカードモジュール（データ送信装置）１００に送信されるデータは、ＴＳデータであり、所定の基準信号は、ＴＳデータのパケットの先頭に付加されたシンクバイトであるため、各ＴＳパケットを受信する度にシンクバイトの検出をすることができ、同期ずれを常時且つ適切なタイミングで補正することができる。   Further, data transmitted from the broadcast receiving apparatus (data communication apparatus) 200 to the POD card module (data transmitting apparatus) 100 is TS data, and a predetermined reference signal is a sync added to the head of a TS data packet. Since it is a byte, a sync byte can be detected every time each TS packet is received, and a synchronization shift can be corrected at any time and at an appropriate timing.

なお、本発明の範囲は、上記実施の形態に限られることなく、本発明の趣旨を逸脱しない範囲において種々の改良並びに設計の変更を行っても良い。   The scope of the present invention is not limited to the above embodiment, and various improvements and design changes may be made without departing from the spirit of the present invention.

例えば、上記実施形態では、ＰＯＤカードモジュール１００と放送受信装置２００の間のデータ通信システムを例に挙げて説明したが、本発明が適用されるデータ通信システムはこれに限られることなく、例えば、データ送信装置とデータ通信装置との間でＨＤＭＩやＤＶＩによる通信を行うシステムであっても良い。
また、ＨＤＭＩによる通信システムでは、ＥＤＩＤ(Extended display identification data)による相互認証の際に、データ送信装置側で生成する内部クロック信号のクロック周波数情報をデータ通信装置に送信し、データ通信装置においてデータ送信装置と同一のクロック周波数の内部クロック信号を生成することとしても良い。 For example, in the above embodiment, the data communication system between the POD card module 100 and the broadcast receiving apparatus 200 has been described as an example. However, the data communication system to which the present invention is applied is not limited to this, for example, A system that performs communication by HDMI or DVI between the data transmission device and the data communication device may be used.
Also, in a communication system using HDMI, during mutual authentication using EDID (Extended display identification data), clock frequency information of an internal clock signal generated on the data transmission device side is transmitted to the data communication device, and data transmission is performed in the data communication device. An internal clock signal having the same clock frequency as that of the apparatus may be generated.

また、例えば、所定の基準信号は、ＴＳデータのパケットの先頭に付加されたシンクバイトに限られることなく、データ送信装置からデータ通信装置に、予め規定されたテストパターン信号を、データとは別に送ることにより同期ずれの補正を行っても良い。テストパターン信号を送出するタイミングは、例えば、起動後の１回であり、テストパターン信号のデータ構成は任意である。例えば、データ送信装置からデータ通信装置にデータをシリアル形式で送信する場合には、テストパターン信号を「０１０１０１・・・０１０１」とし、データをパラレル形式で送信する場合には、テストパターン信号を「０ｘ５５ｈ」と「０ｘ６６ｈ」の繰り返しとすることにより、同期ずれの補正を容易に行うことができる。   Further, for example, the predetermined reference signal is not limited to the sync byte added to the head of the TS data packet, and a predetermined test pattern signal is transmitted from the data transmission device to the data communication device separately from the data. You may correct | amend synchronization deviation by sending. The timing of sending the test pattern signal is, for example, once after activation, and the data structure of the test pattern signal is arbitrary. For example, when data is transmitted from the data transmission device to the data communication device in the serial format, the test pattern signal is “010101... 0101”, and when data is transmitted in the parallel format, the test pattern signal is “ By repeating “0x55h” and “0x66h”, the synchronization deviation can be easily corrected.

本実施形態におけるデータ通信システムの全体構成図である。1 is an overall configuration diagram of a data communication system in the present embodiment. 本実施形態におけるデータ通信システムの要部構成を示すブロック図である。It is a block diagram which shows the principal part structure of the data communication system in this embodiment. ＴＳデータのデータ構造を概略的に示す図である。It is a figure which shows the data structure of TS data roughly. 同期ずれの補正の一例を説明するためのタイミングチャートである。6 is a timing chart for explaining an example of synchronization correction. 放送受信装置とＰＯＤカードモジュールとの間で行われるデータ通信処理を示すフローチャートである。It is a flowchart which shows the data communication process performed between a broadcast receiver and a POD card module.

符号の説明Explanation of symbols

Ｓ データ通信システム
１００ ＰＯＤカードモジュール（データ送信装置）
１ Ｉ／Ｆ部（第１送信手段、送信手段）
５１ ＣＰＵ（第１送信手段、送信手段）
５４ａ 第１送信プログラム（第１送信手段）
２００ 放送受信装置（データ通信装置）
２２ Ｉ／Ｆ部（第２送信手段、送信手段、受信手段）
２３ クロック生成部（生成手段）
３１１ ＣＰＵ（生成手段、第２送信手段、送信手段、受信手段、検出手段、同期手段）
３１４ａ 生成プログラム（生成手段）
３１４ｂ 第２送信プログラム（第２送信手段、送信手段）
３１４ｃ 受信プログラム（受信手段）
３１４ｄ 検出プログラム（検出手段）
３１４ｅ 同期プログラム（同期手段） S Data communication system 100 POD card module (data transmission device)
1 I / F section (first transmission means, transmission means)
51 CPU (first transmission means, transmission means)
54a First transmission program (first transmission means)
200 Broadcast receiving device (data communication device)
22 I / F section (second transmission means, transmission means, reception means)
23 Clock generator (generator)
311 CPU (generation means, second transmission means, transmission means, reception means, detection means, synchronization means)
314a Generation program (generation means)
314b Second transmission program (second transmission means, transmission means)
314c Reception program (reception means)
314d Detection program (detection means)
314e Synchronization program (synchronization means)

Claims (5)

所定の基準信号が先頭に付加されて成る所定のデータを所定のクロック周波数のクロック信号に従って送信するデータ送信装置から、当該所定のデータを受信するデータ通信装置において、
前記所定のクロック周波数の内部クロック信号を生成する生成手段と、
前記データ送信装置から送信された前記所定のデータを受信する受信手段と、
前記受信手段により受信された前記所定のデータに含まれる前記所定の基準信号を検出する検出手段と、
前記生成手段により生成された前記内部クロック信号を予め設定された時間分遅延させ、前記検出手段により前記所定の基準信号が検出された場合に、当該内部クロック信号の遅延量を固定させ、前記検出手段により前記所定の基準信号が検出されない場合に、前記内部クロック信号を前記予め設定された時間分さらに遅延させる制御を行う同期手段と、
を備え、
前記同期手段は、前記内部クロック信号を遅延させた結果、遅延量が前記所定のクロック周波数の１周期分となった場合に、前記所定のデータが解析不可であると判断することを特徴とするデータ通信装置。 In a data communication device that receives predetermined data from a data transmission device that transmits predetermined data having a predetermined reference signal added to the head in accordance with a clock signal having a predetermined clock frequency,
Generating means for generating an internal clock signal of the predetermined clock frequency;
Receiving means for receiving the predetermined data transmitted from the data transmitting device;
Detecting means for detecting the predetermined reference signal included in the predetermined data received by the receiving means;
The internal clock signal generated by the generating means is delayed by a preset time, and when the predetermined reference signal is detected by the detecting means, the delay amount of the internal clock signal is fixed, and the detection said predetermined when the reference signal is not detected, the synchronization means of the internal clock signal performs the preset time period further Ru control is delayed by means,
Equipped with a,
The synchronization means determines that the predetermined data cannot be analyzed when the delay amount is one cycle of the predetermined clock frequency as a result of delaying the internal clock signal. Data communication device. 前記生成手段により生成された前記内部クロック信号に従って、前記データ送信装置にデータを送信する送信手段を備え、
前記所定のデータは、前記送信手段により送信された前記データに基づいて生成されたデータであることを特徴とする請求項１に記載のデータ通信装置。 In accordance with the internal clock signal generated by the generation means, comprising transmission means for transmitting data to the data transmission device,
The data communication apparatus according to claim 1, wherein the predetermined data is data generated based on the data transmitted by the transmission unit. 前記データは、ＴＳデータであり、
前記所定の基準信号は、前記ＴＳデータのパケットの先頭に付加されたシンクバイトであることを特徴とする請求項２に記載のデータ通信装置。 The data is TS data,
The data communication apparatus according to claim 2, wherein the predetermined reference signal is a sync byte added to the head of the TS data packet. データ送信装置と、当該データ送信装置から送信されたデータを受信するデータ通信装置と、を備えるデータ通信システムにおいて、
前記データ送信装置は、
所定の基準信号が先頭に付加されて成る所定のデータを、所定のクロック周波数のクロック信号に従って、前記データ通信装置に送信する送信手段を備え、
前記データ通信装置は、
前記所定のクロック周波数の内部クロック信号を生成する生成手段と、
前記送信手段により送信された前記所定のデータを受信する受信手段と、
前記受信手段により受信された前記所定のデータに含まれる前記所定の基準信号を検出する検出手段と、
前記生成手段により生成された前記内部クロック信号を予め設定された時間分遅延させ、前記検出手段により前記所定の基準信号が検出された場合に、当該内部クロック信号の遅延量を固定させ、前記検出手段により前記所定の基準信号が検出されない場合に、前記内部クロック信号を前記予め設定された時間分さらに遅延させる制御を行う同期手段と、
を備え、
前記同期手段は、前記内部クロック信号を遅延させた結果、遅延量が前記所定のクロック周波数の１周期分となった場合に、前記所定のデータが解析不可であると判断することを特徴とするデータ通信システム。 In a data communication system comprising a data transmission device and a data communication device that receives data transmitted from the data transmission device,
The data transmission device includes:
Transmitting means for transmitting predetermined data having a predetermined reference signal added to the head according to a clock signal having a predetermined clock frequency, to the data communication device,
The data communication device includes:
Generating means for generating an internal clock signal of the predetermined clock frequency;
Receiving means for receiving the predetermined data transmitted by the transmitting means;
Detecting means for detecting the predetermined reference signal included in the predetermined data received by the receiving means;
The internal clock signal generated by the generating means is delayed by a preset time, and when the predetermined reference signal is detected by the detecting means, the delay amount of the internal clock signal is fixed, and the detection said predetermined when the reference signal is not detected, the synchronization means of the internal clock signal performs the preset time period further Ru control is delayed by means,
Equipped with a,
The synchronization means determines that the predetermined data cannot be analyzed when the delay amount is one cycle of the predetermined clock frequency as a result of delaying the internal clock signal. Data communication system. ＰＯＤカードモジュールと放送受信装置との間でデータの送受信を行うデータ通信システムにおいて、
前記ＰＯＤカードモジュールは、
シンクバイトが先頭に付加されて成る所定のデータを、所定のクロック周波数のクロック信号に従って、前記放送受信装置に送信する第１送信手段を備え、
前記放送受信装置は、
前記所定のクロック周波数の内部クロック信号を生成する生成手段と、
前記生成手段により生成された前記内部クロック信号に従って、前記ＰＯＤカードモジュールにＴＳデータを送信する第２送信手段と、
前記第１送信手段により送信された前記所定のデータを受信する受信手段と、
前記受信手段により受信された前記所定のデータに含まれる前記シンクバイトを検出する検出手段と、
前記生成手段により生成された前記内部クロック信号を予め設定された時間分遅延させ、前記検出手段により前記シンクバイトが検出された場合に、当該内部クロック信号の遅延量を固定させ、前記検出手段により前記シンクバイトが検出されない場合に、前記内部クロック信号を前記予め設定された時間分さらに遅延させる制御を行う同期手段と、
を備え、
前記同期手段は、前記内部クロック信号を遅延させた結果、遅延量が前記所定のクロック周波数の１周期分となった場合に、前記所定のデータが解析不可であると判断し、
前記所定のデータは、前記第２送信手段により送信されたＴＳデータに基づいて生成されたデータであることを特徴とするデータ通信システム。 In a data communication system that transmits and receives data between a POD card module and a broadcast receiver,
The POD card module
First transmission means for transmitting predetermined data having a sync byte added to the head to the broadcast receiving device according to a clock signal having a predetermined clock frequency;
The broadcast receiving device is:
Generating means for generating an internal clock signal of the predetermined clock frequency;
Second transmission means for transmitting TS data to the POD card module according to the internal clock signal generated by the generation means;
Receiving means for receiving the predetermined data transmitted by the first transmitting means;
Detecting means for detecting the sync byte included in the predetermined data received by the receiving means;
The internal clock signal generated by the generating means is delayed by a preset time, and when the sync byte is detected by the detecting means, the delay amount of the internal clock signal is fixed, and the detecting means if the sync byte is not detected, and synchronization means for said internal clock signal performs the preset time period further Ru control delays,
With
The synchronization means determines that the predetermined data cannot be analyzed when the delay amount is one cycle of the predetermined clock frequency as a result of delaying the internal clock signal,
The data communication system, wherein the predetermined data is data generated based on TS data transmitted by the second transmission means.
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