JP5338026B2 - Switching power supply control IC and switching power supply device - Google Patents

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この発明は、スイッチング電源用制御ＩＣおよびスイッチング電源装置に関する。 This invention relates to a control IC and a switching power supply switching power supplies.

スイッチング電源用制御ＩＣは、個別の高耐圧スイッチングトランジスタを制御するための専用ＩＣである。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路からの起動電流の供給を必要とする。通常、起動回路は、スイッチング電源用制御ＩＣと同一の半導体基板に集積されており、それによって、部品点数の削減と電源システムの簡素化が実現されている。   The switching power supply control IC is a dedicated IC for controlling individual high voltage switching transistors. In the operating state, this IC forms its own power source by operating the high voltage switching transistor. However, at the time of starting, it is necessary to supply a starting current from the starting circuit. Usually, the startup circuit is integrated on the same semiconductor substrate as the switching power supply control IC, thereby realizing a reduction in the number of components and a simplification of the power supply system.

起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン型素子には、４５０Ｖ以上の耐圧が必要である。このノーマリオン型素子は、スイッチング電源用制御ＩＣとモノリシック化されるため、横型高耐圧電界効果型接合トランジスタ（電界効果型接合トランジスタ：ＪＦＥＴ）として実現される。この素子の電流駆動能力によって、スイッチング電源装置の設計仕様が決定される。   The startup current is obtained by rectifying the input AC signal AC100 to 240V, and in order to supply this to the startup circuit, the normally-on type element upstream of the startup circuit needs to have a breakdown voltage of 450V or higher. Since the normally-on type element is monolithically formed with the switching power supply control IC, it is realized as a lateral high breakdown voltage field effect junction transistor (field effect junction transistor: JFET). The design specifications of the switching power supply device are determined by the current driving capability of this element.

図１０または図１１は、従来のスイッチング電源装置の構成を示す回路図である。図１０に示す構成は、ＡＣ入力を整流平滑してスイッチング電源用制御ＩＣ（以下、制御ＩＣとする）２３１の高耐圧入力端子（以下、ＶＨ端子とする）２３２に供給するようにしたものである。図１１に示す構成は、ＡＣ入力を半波整流してＶＨ端子２３２に供給するようにしたものである。   10 or 11 is a circuit diagram showing a configuration of a conventional switching power supply device. The configuration shown in FIG. 10 is such that the AC input is rectified and smoothed and supplied to a high withstand voltage input terminal (hereinafter referred to as VH terminal) 232 of a switching power supply control IC (hereinafter referred to as control IC) 231. is there. The configuration shown in FIG. 11 is such that the AC input is half-wave rectified and supplied to the VH terminal 232.

図１０または図１１に示すように、スイッチング電源装置は、商用電源などのＡＣ入力を整流器２０２で全波整流し、その直流電圧により電源コンデンサ２０３を充電する。そして、トランス２０５の一次コイル２０６に接続されたスイッチング素子となるＭＯＳＦＥＴ２１９のオン／オフを、制御ＩＣ２３１により制御することによって、電源コンデンサ２０３の電圧に基づいた電圧をトランス２０５の二次コイル２０８に誘起させ、これを整流平滑化して、図示しない負荷にＤＣ出力を供給する。   As shown in FIG. 10 or FIG. 11, the switching power supply device performs full-wave rectification on an AC input such as a commercial power supply by a rectifier 202 and charges the power supply capacitor 203 with the DC voltage. A voltage based on the voltage of the power supply capacitor 203 is induced in the secondary coil 208 of the transformer 205 by controlling on / off of the MOSFET 219 serving as a switching element connected to the primary coil 206 of the transformer 205 by the control IC 231. This is rectified and smoothed, and a DC output is supplied to a load (not shown).

スイッチング電源装置のプラグがコンセントから抜かれ、ＡＣ入力からの電圧供給がなくなると、一次側の入力電圧が低下する。この状態で、スイッチング電源装置が動作し続けると、ＭＯＳＦＥＴ２１９のオン時間が長くなり、ＭＯＳＦＥＴ２１９が発熱する。この問題を防ぐため、スイッチング電源装置には、入力電圧が低下したときに電源のスイッチング動作を停止するブラウンアウト機能が設けられている。   When the switching power supply device is unplugged from the outlet and no voltage is supplied from the AC input, the input voltage on the primary side decreases. If the switching power supply device continues to operate in this state, the on-time of the MOSFET 219 becomes longer and the MOSFET 219 generates heat. In order to prevent this problem, the switching power supply device is provided with a brownout function that stops the switching operation of the power supply when the input voltage drops.

ブラウンアウト機能を実現するため、従来のスイッチング電源装置では、図１０または図１１に示すように、制御ＩＣ２３１に、電源の一次側電圧を検出する端子としてブラウンアウト入力端子（以下、ＢＯ端子とする）２６２が設けられている。このＢＯ端子２６２は、電源コンデンサ２０３に並列に接続された２つのブラウンアウト抵抗２５１，２５２からなる直列抵抗回路の中間ノードに接続されている。   In order to realize the brownout function, in the conventional switching power supply device, as shown in FIG. 10 or FIG. 11, the control IC 231 has a brownout input terminal (hereinafter referred to as BO terminal) as a terminal for detecting the primary voltage of the power supply. ) 262 is provided. The BO terminal 262 is connected to an intermediate node of a series resistance circuit including two brown-out resistors 251 and 252 connected in parallel to the power supply capacitor 203.

一次側の入力電圧は、ブラウンアウト抵抗２５１，２５２により抵抗分圧され、ＢＯ端子２６２を介してブラウンアウトコンパレータ（以下、ＢＯコンパレータとする）２４４に入力され、そこで所定の電圧と比較される。そして、ＢＯ端子２６２からの入力電圧が所定の電圧よりも低くなると、ブラウンアウト機能が働き、ドライバ回路２４６によるＭＯＳＦＥＴ２１９のスイッチング動作が停止する。   The input voltage on the primary side is divided by the brownout resistors 251 and 252 and input to a brownout comparator (hereinafter referred to as a BO comparator) 244 via the BO terminal 262, where it is compared with a predetermined voltage. When the input voltage from the BO terminal 262 becomes lower than a predetermined voltage, the brownout function is activated, and the switching operation of the MOSFET 219 by the driver circuit 246 is stopped.

図１２は、従来のスイッチング電源装置に用いられる起動回路の構成を示す回路図である。図１２に示すように、従来の起動回路２４１は、ＶＨ端子（高耐圧入力端子）２６１、オン/オフ信号入力端子（以下、ｏｎ／ｏｆｆ端子とする）２６３および電源電圧端子（以下、ＶＣＣ端子とする）２６４を備えている。起動回路２４１の起動素子２６５は、電源の起動時にＶＣＣ端子２６４を介して制御ＩＣ２３１のＶＣＣ端子（電源電圧端子）２３５へ電流を流す第１のＪＦＥＴ２８１と、その電流経路に設けられたＮＭＯＳトランジスタ２６８をオン状態に保持する第２のＪＦＥＴ２８２からなる。   FIG. 12 is a circuit diagram showing a configuration of a startup circuit used in a conventional switching power supply device. As shown in FIG. 12, a conventional startup circuit 241 includes a VH terminal (high withstand voltage input terminal) 261, an on / off signal input terminal (hereinafter referred to as on / off terminal) 263, and a power supply voltage terminal (hereinafter referred to as VCC terminal). 264). The activation element 265 of the activation circuit 241 includes a first JFET 281 that supplies current to the VCC terminal (power supply voltage terminal) 235 of the control IC 231 via the VCC terminal 264 when the power supply is activated, and an NMOS transistor 268 provided in the current path. The second JFET 282 is held in the ON state.

ところで、過電流検出用比較器に入力させる参照信号を入力電圧検出回路の出力電圧の変化に応じて変化させる構成によって、入力電圧変動時または入力電圧レンジ切り換え時の過電流検出精度を向上させるようにしたスイッチング電源装置が公知である（例えば、特許文献１参照。）。   By the way, the reference signal to be input to the overcurrent detection comparator is changed in accordance with the change in the output voltage of the input voltage detection circuit so as to improve the overcurrent detection accuracy when the input voltage fluctuates or the input voltage range is switched. Such a switching power supply device is known (for example, see Patent Document 1).

特開２００５−９４８３５号公報JP-A-2005-94835

しかしながら、上述した従来のスイッチング電源装置では、制御ＩＣにブラウンアウト抵抗を外付けする必要があるため、部品コストと組み立てコストがかさむという問題点や、スイッチング電源装置の小型化が妨げられるという問題点がある。また、前記特許文献１に開示されたスイッチング電源装置は、過電流保護のために入力電圧検出回路と過電流保護検出用比較器を有するものであるが、これら入力電圧検出回路および過電流保護検出用比較器は、ブラウンアウト機能を実現するためのものではない。また、特許文献１に開示されたスイッチング電源装置では、入力電圧検出用に高耐圧抵抗が必要となり構造が複雑になることや、面積が大きくなってしまう問題点がある。   However, in the conventional switching power supply device described above, since it is necessary to externally attach a brownout resistor to the control IC, there is a problem that the component cost and the assembly cost increase, and the problem that miniaturization of the switching power supply device is hindered. There is. The switching power supply device disclosed in Patent Document 1 has an input voltage detection circuit and an overcurrent protection detection comparator for overcurrent protection. These input voltage detection circuit and overcurrent protection detection The comparator for use is not for realizing the brownout function. Further, the switching power supply device disclosed in Patent Document 1 has a problem that a high withstand voltage resistor is required for detecting the input voltage, the structure becomes complicated, and the area becomes large.

この発明は、上述した従来技術による問題点を解消するため、部品コストや組み立てコストの低減と、小型化を図ることができるブラウンアウト機能を有するスイッチング電源装置を提供することを目的とする。また、そのようなスイッチング電源装置を実現するための半導体装置およびスイッチング電源用制御ＩＣを提供することを目的とする。   An object of the present invention is to provide a switching power supply device having a brownout function that can reduce the component cost and assembly cost and can be miniaturized in order to eliminate the above-described problems caused by the prior art. Another object of the present invention is to provide a semiconductor device and a switching power supply control IC for realizing such a switching power supply device.

上述した課題を解決し、目的を達成するため、この発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、を備え、前記起動回路および前記２つのブラウンアウト抵抗が同一の半導体基板内に集積されていることを特徴とする。 In order to solve the above-described problems and achieve the object, the switching power supply control IC according to the present invention is configured such that a primary side voltage is externally applied to a drain terminal, a gate terminal is grounded, and a source terminal is connected to the drain terminal. A first high withstand voltage field effect junction transistor for passing a current based on an applied primary voltage; a switching transistor connected to a source terminal of the first high withstand voltage field effect junction transistor; And a first high-voltage field-effect junction transistor that outputs a signal for controlling the switching transistor from a source terminal, and a first side voltage is applied from Two browns connected to the source terminal of the high-voltage field-effect junction transistor 1 and dividing the voltage of the source terminal by resistance Comprising a series resistor circuit consisting out resistance, and the activation circuit and the two brown-out resistance, characterized in that it is integrated on the same semiconductor substrate.

また、この発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、前記第２の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、を備え、前記起動回路および前記２つのブラウンアウト抵抗が同一の半導体基板内に集積されていることを特徴とする。 In the switching power supply control IC according to the present invention, the primary side voltage is applied to the drain terminal from the outside, the gate terminal is grounded, and the current based on the primary side voltage applied from the source terminal to the drain terminal is supplied. A first high-voltage field-effect junction transistor that flows, a switching transistor connected to the source terminal of the first high-voltage field-effect junction transistor, and a primary side voltage applied to the drain terminal from the outside, and a gate terminal And a second high voltage field effect junction transistor that outputs a signal for controlling the switching transistor from a source terminal, and a source of the second high voltage field effect junction transistor A series resistance circuit comprising two brown-out resistors connected to the terminals and dividing the voltage of the source terminal by resistance. For example, wherein the starting circuit and the two brown-out resistance are integrated on the same semiconductor substrate.

また、この発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地された第３の高耐圧電界効果型接合トランジスタ、を含む起動回路と、前記第３の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、を備え、前記起動回路および前記２つのブラウンアウト抵抗が同一の半導体基板内に集積されていることを特徴とする。 In the switching power supply control IC according to the present invention, the primary side voltage is applied to the drain terminal from the outside, the gate terminal is grounded, and the current based on the primary side voltage applied from the source terminal to the drain terminal is supplied. A first high-voltage field-effect junction transistor that flows, a switching transistor connected to a source terminal of the first high-voltage field-effect junction transistor, a primary voltage is applied to the drain terminal from the outside, and a gate terminal A primary side voltage is applied from the outside to the second high-voltage field-effect junction transistor that is grounded and outputs a signal for controlling the switching transistor from the source terminal, and the gate terminal is grounded A startup circuit including a third high breakdown voltage field effect junction transistor; and the third high breakdown voltage field effect junction transistor. Is connected to the source terminal, comprising: a series resistance circuit composed of the voltage of the source terminal from the resistor-pressure two brownout resistance, said activation circuit and said two brownout resistor is integrated on the same semiconductor substrate and said that you are.

また、この発明にかかるスイッチング電源用制御ＩＣは、上述した発明において、前記第１の高耐圧電界効果型接合トランジスタおよび前記第２の高耐圧電界効果型接合トランジスタが、第１導電型の前記半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、前記ゲート領域と接続されたゲート電極と、前記ドレイン領域と接続されたドレイン電極と、複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるすべてのソース領域に接続された第１のソース電極と、複数の前記ソース領域のうちの残りのすべてのソース領域からなる第２ソース領域群に含まれるすべてのソース領域に接続された第２のソース電極と、を備えた半導体装置により構成されていることを特徴とする。また、この発明にかかるスイッチング電源用制御ＩＣは、上述した発明において、前記第１の高耐圧電界効果型接合トランジスタ、前記第２の高耐圧電界効果型接合トランジスタおよび前記第３の高耐圧電界効果型接合トランジスタが、第１導電型の前記半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、前記ゲート領域と接続されたゲート電極と、前記ドレイン領域と接続されたドレイン電極と、複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるすべてのソース領域に接続された第１のソース電極と、複数の前記ソース領域のうちの別の１つ以上のソース領域からなる第２ソース領域群に含まれるすべてのソース領域に接続された第２のソース電極と、複数の前記ソース領域のうちの残りのすべてのソース領域からなる第３ソース領域群に含まれるすべてのソース領域に接続された第３のソース電極と、を備えた半導体装置により構成されていることを特徴とする。また、この発明にかかるスイッチング電源用制御ＩＣは、上述した発明において、前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第１のソース電極に接続されており、前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第２のソース電極に接続されていることを特徴とする。 The switching power supply control IC according to the present invention, in the invention described above, the first high-voltage field-effect junction transistors and said second high breakdown voltage field effect type junction transistor, the semiconductor of the first conductivity type A gate region of a first conductivity type selectively formed on a surface layer of the substrate; a source region of a second conductivity type formed in contact with the gate region; and a plurality of second conductivity type source regions formed on the surface layer of the semiconductor substrate; A drain region of a second conductivity type facing the source region and equidistant from the source region, and a surface layer of the semiconductor substrate sandwiched between the source region and the drain region and in contact with the two regions A drift region of a second conductivity type formed on the gate region, a gate electrode connected to the gate region, a drain electrode connected to the drain region, and a plurality of the source regions A first source electrode connected to all the source regions included in the first source region group consisting of one or more source regions of the source region, and all the remaining source regions of the plurality of source regions The semiconductor device includes a second source electrode connected to all the source regions included in the second source region group. Further, the switching power supply control IC according to the present invention is the above-described invention, wherein the first high breakdown voltage field effect junction transistor, the second high breakdown voltage field effect junction transistor, and the third high breakdown voltage field effect are provided. A plurality of type junction transistors are formed on the surface layer of the semiconductor substrate, the gate region of the first conductivity type selectively formed on the surface layer of the semiconductor substrate of the first conductivity type, and the gate region is in contact with the gate region A source region of the second conductivity type, a drain region of the second conductivity type formed on the surface layer of the semiconductor substrate so as to be opposed to the source region and equidistant from the source region, and sandwiched between the source region and the drain region A second conductivity type drift region formed in a surface layer of the semiconductor substrate in contact with both the regions, a gate electrode connected to the gate region, and the drain region; A continuous drain electrode; a first source electrode connected to all source regions included in a first source region group comprising one or more source regions of the plurality of source regions; and a plurality of the sources A second source electrode connected to all source regions included in a second source region group consisting of one or more other source regions of the region, and all remaining sources of the plurality of source regions And a third source electrode connected to all the source regions included in the third source region group consisting of the regions. The switching power supply control IC according to the present invention is the above-described invention, wherein the drain terminal, the gate terminal, and the source terminal of the first high-voltage field-effect junction transistor are the drain electrode of the semiconductor device, The drain electrode, the gate terminal, and the source terminal of the second high breakdown voltage field effect junction transistor are connected to the gate electrode and the first source electrode, respectively. It is connected to an electrode and the second source electrode.

また、この発明にかかるスイッチング電源用制御ＩＣは、上述した発明において、前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第１のソース電極に接続されており、前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第２のソース電極に接続されており、前記第３の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第３のソース電極に接続されていることを特徴とする。 Further, the control IC for such a switching power supply to the invention this is, in the invention described above, before Symbol first drain terminal of the high withstand voltage field effect type junction transistor, the gate and source terminals, respectively, the drain of said semiconductor device electrode, said being connected to the gate electrode and the first source electrode, a drain terminal of the second high breakdown voltage field effect type junction transistor, the gate and source terminals, respectively, said drain electrode of said semiconductor device, wherein is connected to the gate electrode and the second source electrode, a drain terminal of the third high breakdown voltage field effect type junction transistor, the gate and source terminals, respectively, the drain electrode of the semiconductor device, the gate characterized in that it is connected to the electrode and the third source electrode.

また、この発明にかかるスイッチング電源装置は、上述したスイッチング電源用制御ＩＣを有することを特徴とする。 The switching power supply device according to this invention is characterized by comprising a control IC for the switching power supply described above.

この発明によれば、ブラウンアウト抵抗を内蔵するスイッチング電源用制御ＩＣ、特に、同一半導体基板内にブラウンアウト抵抗が集積されたスイッチング電源用制御ＩＣが得られる。また、ブラウンアウト抵抗に電圧を供給するための専用の高耐圧電界効果型接合トランジスタ（第３の高耐圧電界効果型接合トランジスタ）を有することによって、電源の動作状態の影響を受けずに、安定した電圧の検出が可能となる。   According to the present invention, a switching power supply control IC having a brownout resistor built-in, in particular, a switching power supply control IC in which the brownout resistor is integrated in the same semiconductor substrate can be obtained. In addition, by having a dedicated high-voltage field-effect junction transistor (third high-voltage field-effect junction transistor) for supplying a voltage to the brownout resistor, it is stable without being affected by the operating state of the power supply. The detected voltage can be detected.

本発明にかかるスイッチング電源用制御ＩＣおよびスイッチング電源装置によれば、ブラウンアウト機能を有するスイッチング電源装置の部品コストや組み立てコストの低減と、小型化を図ることができるという効果を奏する。 According to Luz switching power supply control IC and a switching power supply device has all the present invention achieves reduction of parts cost and assembly cost of the switching power supply having a brown-out function, an effect that can be miniaturized.

以下に添付図面を参照して、この発明にかかるスイッチング電源用制御ＩＣおよびスイッチング電源装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 With reference to the accompanying drawings, illustrating a preferred embodiment of the Luz switching power supply control IC and a switching power supply device written in this invention. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in layers and regions with n or p, respectively. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

（実施の形態１）
図１は、この発明の実施の形態１にかかるスイッチング電源装置の構成を示す回路図である。図１に示すように、実施の形態１のスイッチング電源装置は、制御ＩＣ３１に、ＡＣ入力電圧の低下を検出するための抵抗（以下、ブラウンアウト抵抗とする）５１，５２を内蔵したものである。 (Embodiment 1)
1 is a circuit diagram showing a configuration of a switching power supply apparatus according to Embodiment 1 of the present invention. As shown in FIG. 1, the switching power supply according to the first embodiment has built-in resistors (hereinafter referred to as brown-out resistors) 51 and 52 for detecting a decrease in AC input voltage in a control IC 31. .

制御ＩＣ３１は、例えば５００Ｖ程度のＶＨ端子（高耐圧入力端子）３２、フィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、制御ＩＣ３１の電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＶＨ端子３２は、電源起動時にＶＣＣ端子３５に電流を供給する端子である。実施の形態１では、ＡＣ入力電圧を整流平滑した電圧がＶＨ端子３２に印加される。ＧＮＤ端子３７は、接地されている。   The control IC 31 includes, for example, a VH terminal (high withstand voltage input terminal) 32 of about 500 V, a feedback input terminal (hereinafter referred to as FB terminal) 33, a current sense input terminal (hereinafter referred to as IS terminal) 34, and a power supply voltage of the control IC 31. It has a terminal (hereinafter referred to as VCC terminal) 35, a gate drive terminal (hereinafter referred to as OUT terminal) 36 of MOSFET 19, and a ground terminal (hereinafter referred to as GND terminal) 37. The VH terminal 32 is a terminal that supplies current to the VCC terminal 35 when the power supply is activated. In the first embodiment, a voltage obtained by rectifying and smoothing the AC input voltage is applied to the VH terminal 32. The GND terminal 37 is grounded.

ＡＣ入力は、ＡＣ入力端子１を介して整流器２に供給される。整流器２は、ＡＣ入力端子１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に直流電圧を供給する直流電源となる。また、電源コンデンサ３には、ツェナーダイオード４のカソード端子が接続されている。ツェナーダイオード４のアノード端子は、制御ＩＣ３１のＶＨ端子３２に接続されている。   The AC input is supplied to the rectifier 2 via the AC input terminal 1. The rectifier 2 is connected to the AC input terminal 1 and full-wave rectifies the AC input. The power supply capacitor 3 is connected in parallel to the output terminal of the rectifier 2 and is charged by a DC voltage output from the rectifier 2. The charged power supply capacitor 3 serves as a DC power source that supplies a DC voltage to the primary coil 6 of the transformer 5. The power supply capacitor 3 is connected to the cathode terminal of a Zener diode 4. The anode terminal of the Zener diode 4 is connected to the VH terminal 32 of the control IC 31.

一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、制御ＩＣ３１のＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、制御ＩＣ３１のＯＵＴ端子３６に接続されている。   The primary coil 6 is connected between the power supply capacitor 3 and the drain terminal of the MOSFET 19 that functions as a switching element. The source terminal of the MOSFET 19 is connected to the IS terminal 34 of the control IC 31 and one end of the resistor 20. The other end of the resistor 20 is grounded. The resistor 20 converts the current flowing through the MOSFET 19 into a voltage, and the voltage is applied to the IS terminal 34. The gate terminal of the MOSFET 19 is connected to the OUT terminal 36 of the control IC 31.

トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に並列に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続された平滑コンデンサ１８を充電する。平滑コンデンサ１８は、制御ＩＣ３１のＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。   One end of the auxiliary coil 7 of the transformer 5 is connected in parallel to the anode terminal of the rectifier diode 17. The other end of the auxiliary coil 7 is grounded. A current induced by the switching operation of the MOSFET 19 flows through the auxiliary coil 7. The rectifier diode 17 rectifies the current flowing through the auxiliary coil 7 and charges the smoothing capacitor 18 connected to the cathode terminal thereof. The smoothing capacitor 18 is connected to the VCC terminal 35 of the control IC 31 and serves as a DC power source for continuing the switching operation of the MOSFET 19.

トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。   A voltage based on the voltage of the power supply capacitor 3 is induced in the secondary coil 8 of the transformer 5 by the switching operation of the MOSFET 19. One end of the secondary coil 8 is connected to the anode terminal of the rectifier diode 9. The cathode terminal of the rectifier diode 9 and the other end of the secondary coil 8 are connected to the DC output terminal 12. A smoothing capacitor 10 is connected between the cathode terminal of the rectifier diode 9 and the other end of the secondary coil 8. The rectifier diode 9 rectifies the current flowing through the secondary coil 8 and charges the smoothing capacitor 10. The charged smoothing capacitor 10 supplies a direct current output (DC output) controlled to a desired direct current voltage value to a load (not shown) connected to the DC output terminal 12.

また、整流ダイオード９のアノード端子とＤＣ出力端子１２の接続ノードには、２つの抵抗１５，１６からなる直列抵抗回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。   Further, a series resistance circuit composed of two resistors 15 and 16 and one end of the resistor 11 are connected to a connection node between the anode terminal of the rectifier diode 9 and the DC output terminal 12. The other end of the resistor 11 is connected to the anode terminal of the photodiode 13 constituting the photocoupler. The cathode terminal of the photodiode 13 is connected to the cathode terminal of the shunt regulator 14. The anode terminal of the shunt regulator 14 is grounded. These resistors 11, 15, 16, the photodiode 13 and the shunt regulator 14 constitute a voltage detection / feedback circuit that detects the DC output voltage across the smoothing capacitor 10 and adjusts this DC output voltage.

フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、制御ＩＣ３１へのフィードバック信号となる。フォトトランジスタ２２は、制御ＩＣ３１のＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。   An optical signal is output from the photodiode 13 so as to adjust the DC output voltage at both ends of the smoothing capacitor 10 to a predetermined DC voltage value based on the set value in the shunt regulator 14. The optical signal is received by the phototransistor 22 that constitutes a photocoupler together with the photodiode 13 and becomes a feedback signal to the control IC 31. The phototransistor 22 is connected to the FB terminal 33 of the control IC 31, and the feedback signal is input to the FB terminal 33. A capacitor 21 is connected to the phototransistor 22. This capacitor 21 serves as a noise filter for the feedback signal.

制御ＩＣ３１には、起動回路４１、低電圧停止回路（ＵＶＬＯ：Ｕｎｄｅｒ−Ｖｏｌｔａｇｅ−Ｌｏｃｋ−Ｏｕｔ）４２、レギュレータ４３、ＢＯコンパレータ４４、発振器４５、ドライバ回路４６、出力アンプ４７、パルス幅変調コンパレータ（以下、ＰＷＭコンパレータとする）４８、ラッチ回路４９、基準電源５０、および２つのブラウンアウト抵抗５１，５２からなる直列抵抗回路を備えている。起動回路４１は、ＶＨ端子３２、ＶＣＣ端子３５、およびブラウンアウト抵抗５１，５２からなる直列抵抗回路に接続されている。起動回路４１は、電源の起動時に、ＶＣＣ端子３５に電流を供給する。   The control IC 31 includes a start-up circuit 41, a low voltage stop circuit (UVLO) 42, a regulator 43, a BO comparator 44, an oscillator 45, a driver circuit 46, an output amplifier 47, a pulse width modulation comparator (hereinafter referred to as “pulse width modulation comparator”). , A PWM comparator) 48, a latch circuit 49, a reference power supply 50, and a series resistance circuit including two brown-out resistors 51 and 52. The startup circuit 41 is connected to a series resistance circuit including a VH terminal 32, a VCC terminal 35, and brownout resistors 51 and 52. The startup circuit 41 supplies current to the VCC terminal 35 when the power supply is started up.

低電圧停止回路４２は、ＶＣＣ端子３５および起動回路４１に接続されている。低電圧停止回路４２は、起動回路４１から供給される電流によりＶＣＣ端子３５の電圧が制御ＩＣ３１の動作に必要な電圧まで上昇すると、起動回路４１からＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ４３は、ＶＣＣ端子３５に接続されおり、ＶＣＣ端子３５の電圧に基づいて、制御ＩＣ３１の各部の動作に必要な基準電圧を生成する。電源が起動した後、制御ＩＣ３１は、レギュレータ４３から出力される基準電圧により駆動される。   The low voltage stop circuit 42 is connected to the VCC terminal 35 and the start circuit 41. The low voltage stop circuit 42 stops the supply of current from the start circuit 41 to the VCC terminal 35 when the voltage supplied from the start circuit 41 increases the voltage at the VCC terminal 35 to a voltage necessary for the operation of the control IC 31. Subsequent current supply to the VCC terminal 35 is performed from the auxiliary coil 7. The regulator 43 is connected to the VCC terminal 35, and generates a reference voltage necessary for the operation of each part of the control IC 31 based on the voltage of the VCC terminal 35. After the power supply is activated, the control IC 31 is driven by the reference voltage output from the regulator 43.

ＰＷＭコンパレータ４８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ４８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ４８の出力は、ドライバ回路４６に入力される。   The inverting input terminal and the non-inverting input terminal of the PWM comparator 48 are connected to the IS terminal 34 and the FB terminal 33, respectively. The PWM comparator 48 inverts the output based on the magnitude relationship between the voltage at the inverting input terminal and the voltage at the non-inverting input terminal. The output of the PWM comparator 48 is input to the driver circuit 46.

ドライバ回路４６には、発振器４５が接続されており、発振器４５から発振信号が入力される。発振器４５からドライバ回路４６にターンオン信号が入力され、かつＰＷＭコンパレータ４８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路４６の出力信号は、Ｈｉ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＨｉ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートを駆動する。   An oscillator 45 is connected to the driver circuit 46, and an oscillation signal is input from the oscillator 45. A turn-on signal is input from the oscillator 45 to the driver circuit 46, and the voltage at the non-inverting input terminal of the PWM comparator 48 (that is, the voltage at the FB terminal 33) is higher than the voltage at the inverting input terminal (that is, the voltage at the IS terminal 34). When it is large, the output signal of the driver circuit 46 is in the Hi state. The output amplifier 47 amplifies the Hi state signal output from the driver circuit 46 and drives the gate of the MOSFET 19 through the OUT terminal 36.

一方、ＰＷＭコンパレータ４８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ４８が反転し、ドライバ回路４６の出力信号は、Ｌｏｗ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＬｏｗ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ４８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。   On the other hand, when the voltage at the inverting input terminal of the PWM comparator 48 becomes larger than the voltage at the non-inverting input terminal, the PWM comparator 48 is inverted, and the output signal of the driver circuit 46 is in a low state. The output amplifier 47 amplifies the low state signal output from the driver circuit 46 and supplies the amplified signal to the gate of the MOSFET 19 via the OUT terminal 36. Accordingly, the MOSFET 19 is turned off and no current flows through the MOSFET 19. In this way, by changing the threshold level of the PWM comparator 48 in accordance with the output voltage on the secondary side and variably controlling the ON period of the MOSFET 19, the output voltage on the secondary side is stabilized.

また、２つのブラウンアウト抵抗５１，５２の中間ノードは、ＢＯコンパレータ４４の非反転入力端子に接続されている。ＢＯコンパレータ４４の反転入力端子は、基準電源５０に接続されている。ＢＯコンパレータ４４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ４４には、ブラウンアウト抵抗５１，５２で抵抗分圧された低い電圧の信号が入力されるので、ＢＯコンパレータ４４を低耐圧ＭＯＳにより構成することができる。ＢＯコンパレータ４４の出力は、ドライバ回路４６に入力される。   The intermediate node between the two brownout resistors 51 and 52 is connected to the non-inverting input terminal of the BO comparator 44. The inverting input terminal of the BO comparator 44 is connected to the reference power supply 50. The BO comparator 44 inverts the output based on the magnitude relationship between the voltage at the non-inverting input terminal and the voltage at the inverting input terminal. Since the low voltage signal divided by the brown-out resistors 51 and 52 is input to the BO comparator 44, the BO comparator 44 can be formed of a low breakdown voltage MOS. The output of the BO comparator 44 is input to the driver circuit 46.

ドライバ回路４６からＨｉ状態の信号が出力されている状態で、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路４６の出力信号は、Ｈｉ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路４６の出力信号が反転してＬｏｗ状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止し、ブラウンアウト機能が働くことになる。   When the Hi state signal is output from the driver circuit 46 and the voltage of the non-inverting input terminal of the BO comparator 44 is larger than the voltage of the inverting input terminal, the output signal of the driver circuit 46 remains in the Hi state. is there. When the voltage supply from the AC input is lost and the input voltage on the primary side decreases, the voltage at the non-inverting input terminal of the BO comparator 44 becomes smaller than the voltage at the inverting input terminal. Then, the output signal of the driver circuit 46 is inverted and becomes a low state, the switching operation of the MOSFET 19 is stopped, and the brownout function is activated.

ラッチ回路４９は、ドライバ回路４６に接続されている。ラッチ回路４９は、二次側出力電圧の上昇、制御ＩＣ３１の発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路４６の出力を強制ＬＯＷ状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１がリセットされるまで保持される。   The latch circuit 49 is connected to the driver circuit 46. The latch circuit 49 is a driver circuit for overvoltage protection, overheat protection or overcurrent protection when an abnormal state such as an increase in the secondary output voltage, heat generation of the control IC 31 or a decrease in the secondary output voltage is detected. The output of 46 is made into a forced LOW state, and the power supply to the secondary side output is stopped. This state is maintained until the VCC power supply voltage decreases and the control IC 31 is reset.

特に限定しないが、例えば、制御ＩＣ３１の各回路等を構成する素子は、同一半導体基板上に形成される。この場合、ブラウンアウト抵抗５１，５２は、他の素子とともに、半導体基板上に形成される層間絶縁膜の間にポリシリコンやＣｒＳｉ等により形成される。ブラウンアウト抵抗５１，５２の抵抗値は、特に限定しないが、１ＭΩ以上であり、その抵抗値の上限は特にないが、ＩＣ内に作成可能な抵抗値の上限以下である。例えば、１０ＭΩ程度以下である。   Although not particularly limited, for example, elements constituting each circuit of the control IC 31 are formed on the same semiconductor substrate. In this case, the brown-out resistors 51 and 52 are formed of polysilicon, CrSi, or the like between the interlayer insulating films formed on the semiconductor substrate together with other elements. The resistance value of the brown-out resistors 51 and 52 is not particularly limited, but is 1 MΩ or more, and there is no particular upper limit on the resistance value, but it is less than or equal to the upper limit of the resistance value that can be created in the IC. For example, it is about 10 MΩ or less.

図２は、起動回路の構成を示す回路図である。図２に示すように、起動回路４１は、ＶＨ端子（高耐圧入力端子）６１、ＢＯ端子（ブラウンアウト入力端子）６２、ｏｎ／ｏｆｆ端子（オン/オフ信号入力端子）６３およびＶＣＣ端子（電源電圧端子）６４を備えている。ＶＨ端子６１およびＶＣＣ端子６４は、それぞれ、制御ＩＣ３１のＶＨ端子３２およびＶＣＣ端子３５に接続されている。ＢＯ端子６２は、２つのブラウンアウト抵抗５１，５２からなる直列抵抗回路に接続されている。ｏｎ/ｏｆｆ端子６３は、低電圧停止回路４２に接続されている。   FIG. 2 is a circuit diagram showing a configuration of the startup circuit. As shown in FIG. 2, the startup circuit 41 includes a VH terminal (high withstand voltage input terminal) 61, a BO terminal (brown-out input terminal) 62, an on / off terminal (on / off signal input terminal) 63, and a VCC terminal (power supply). Voltage terminal) 64. The VH terminal 61 and the VCC terminal 64 are connected to the VH terminal 32 and the VCC terminal 35 of the control IC 31, respectively. The BO terminal 62 is connected to a series resistance circuit composed of two brownout resistors 51 and 52. The on / off terminal 63 is connected to the low voltage stop circuit 42.

また、起動回路４１は、起動素子６５を備えている。起動素子６５は、３つの高耐圧ＪＦＥＴ８１，８２，８３を備えている。これら３つのＪＦＥＴ８１，８２，８３は、ノーマリオン型の電界効果型接合トランジスタであり、それらのゲート端子は、接地されている。また、これら３つのＪＦＥＴ８１，８２，８３のドレイン端子は、ＶＨ端子６１に共通接続されている。第１のＪＦＥＴ８１のソース端子は、第１のＰＭＯＳトランジスタ６７のソース端子および第２のＰＭＯＳトランジスタ６９のソース端子に接続されている。   In addition, the activation circuit 41 includes an activation element 65. The activation element 65 includes three high voltage JFETs 81, 82, and 83. These three JFETs 81, 82 and 83 are normally-on type field effect junction transistors, and their gate terminals are grounded. The drain terminals of these three JFETs 81, 82, 83 are commonly connected to the VH terminal 61. The source terminal of the first JFET 81 is connected to the source terminal of the first PMOS transistor 67 and the source terminal of the second PMOS transistor 69.

第１のＰＭＯＳトランジスタ６７のゲート端子は、第２のＰＭＯＳトランジスタ６９のゲート端子およびドレイン端子に共通接続されている。第２のＰＭＯＳトランジスタ６９のドレイン端子は、負荷７０に接続されている。第１のＰＭＯＳトランジスタ６７のドレイン端子とＶＣＣ端子６４の間には、第１のＮＭＯＳトランジスタ６８が接続されている。   The gate terminal of the first PMOS transistor 67 is commonly connected to the gate terminal and the drain terminal of the second PMOS transistor 69. The drain terminal of the second PMOS transistor 69 is connected to the load 70. A first NMOS transistor 68 is connected between the drain terminal of the first PMOS transistor 67 and the VCC terminal 64.

第１のＮＭＯＳトランジスタ６８のゲート端子は、抵抗６６を介して第２のＪＦＥＴ８２のソース端子に接続されている。また、第１のＮＭＯＳトランジスタ６８のゲート端子は、第２のＮＭＯＳトランジスタ７１のドレイン端子に接続されている。第２のＮＭＯＳトランジスタ７１のゲート端子は、ｏｎ/ｏｆｆ端子６３に接続されている。第２のＮＭＯＳトランジスタ７１のソース端子は、接地されている。また、第２のＮＭＯＳトランジスタ７１のゲート端子は、抵抗７２を介して接地されている。第３のＪＦＥＴ８３のソース端子は、ＢＯ端子６２に接続されている。   The gate terminal of the first NMOS transistor 68 is connected to the source terminal of the second JFET 82 via the resistor 66. The gate terminal of the first NMOS transistor 68 is connected to the drain terminal of the second NMOS transistor 71. The gate terminal of the second NMOS transistor 71 is connected to the on / off terminal 63. The source terminal of the second NMOS transistor 71 is grounded. The gate terminal of the second NMOS transistor 71 is grounded via the resistor 72. The source terminal of the third JFET 83 is connected to the BO terminal 62.

このような構成の起動回路４１では、第２のＰＭＯＳトランジスタ６９の電圧電流特性と負荷７０のインピーダンスによって、第２のＰＭＯＳトランジスタ６９に流れる電流が決まる。第２のＰＭＯＳトランジスタ６９と第１のＰＭＯＳトランジスタ６７はカレントミラー接続になっている。そして、第２のＰＭＯＳトランジスタ６９のＷ／Ｌの値が１であるのに対して、第１のＰＭＯＳトランジスタ６７のＷ／Ｌの値は１００である。従って、第１のＰＭＯＳトランジスタ６７には、第２のＰＭＯＳトランジスタ６９の１００倍の電流が流れる。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。   In the startup circuit 41 having such a configuration, the current flowing through the second PMOS transistor 69 is determined by the voltage-current characteristics of the second PMOS transistor 69 and the impedance of the load 70. The second PMOS transistor 69 and the first PMOS transistor 67 are in a current mirror connection. The value of W / L of the second PMOS transistor 69 is 1, whereas the value of W / L of the first PMOS transistor 67 is 100. Accordingly, a current 100 times as large as that of the second PMOS transistor 69 flows through the first PMOS transistor 67. W and L are a channel width and a channel length, respectively.

第１のＮＭＯＳトランジスタ６８は、ｏｎ/ｏｆｆ端子６３を介して低電圧停止回路４２から供給されるオン／オフ信号に基づいて、オン状態とオフ状態が切り替わるスイッチとして機能する。オン／オフ信号がＬｏｗ状態の場合には、第２のＮＭＯＳトランジスタ７１がオフ状態となり、第１のＮＭＯＳトランジスタ６８のゲート端子に高い電圧が入力されるので、スイッチがオン状態となる。このスイッチがオン状態になることによって、上述した電源の起動時に、起動回路４１から制御ＩＣ３１のＶＣＣ端子３５に電流が供給される。   The first NMOS transistor 68 functions as a switch that switches between an on state and an off state based on an on / off signal supplied from the low voltage stop circuit 42 via the on / off terminal 63. When the on / off signal is in the low state, the second NMOS transistor 71 is turned off, and a high voltage is input to the gate terminal of the first NMOS transistor 68, so that the switch is turned on. When this switch is turned on, a current is supplied from the starting circuit 41 to the VCC terminal 35 of the control IC 31 when the above-described power supply is started.

一方、オン／オフ信号がＨｉ状態の場合には、第２のＮＭＯＳトランジスタ７１がオン状態となり、第１のＮＭＯＳトランジスタ６８のゲート電圧がゼロになるので、スイッチがオフ状態となる。従って、ＶＨ端子６１とＶＣＣ端子６４の間の電流経路が遮断されるので、起動回路４１からＶＣＣ端子３５への電流の供給が停止する。   On the other hand, when the on / off signal is in the Hi state, the second NMOS transistor 71 is turned on, and the gate voltage of the first NMOS transistor 68 becomes zero, so that the switch is turned off. Accordingly, since the current path between the VH terminal 61 and the VCC terminal 64 is interrupted, the supply of current from the starting circuit 41 to the VCC terminal 35 is stopped.

ここで、起動回路４１を構成するＪＦＥＴ８１，８２，８３が３０Ｖ程度でピンチオフする特性を有する場合、制御ＩＣ３１のＶＨ端子３２の検出可能な電圧範囲は、３０Ｖ以下になる。電源コンデンサ３の、ブラウンアウト機能によりＭＯＳＦＥＴ１９のオン／オフ動作を停止させたい電圧が３０Ｖ以下である場合には、前記ツェナーダイオード４を介さずに、電源コンデンサ３にＶＨ端子３２を直接接続することができる。   Here, when the JFETs 81, 82, and 83 constituting the starting circuit 41 have a characteristic of pinching off at about 30V, the detectable voltage range of the VH terminal 32 of the control IC 31 is 30V or less. When the voltage at which the on / off operation of the MOSFET 19 is to be stopped by the brownout function of the power supply capacitor 3 is 30 V or less, the VH terminal 32 is directly connected to the power supply capacitor 3 without passing through the Zener diode 4. Can do.

３０Ｖよりも高い電圧で、ブラウンアウト機能により、ＭＯＳＦＥＴ１９のオン／オフ動作を停止させたい場合には、図１に示すように、電源コンデンサ３とＶＨ端子３２の間にツェナーダイオード４を挿入して電圧を調整する必要がある。なお、電源コンデンサ３とＶＨ端子３２の間のツェナーダイオード４を使わずに、電源コンデンサ３に直列抵抗回路を接続し、その直列抵抗回路により電源コンデンサ３の電圧を抵抗分圧してＶＨ端子３２に印加するような構成としてもよい。   When it is desired to stop the on / off operation of the MOSFET 19 with a brownout function at a voltage higher than 30 V, a Zener diode 4 is inserted between the power supply capacitor 3 and the VH terminal 32 as shown in FIG. It is necessary to adjust the voltage. A series resistance circuit is connected to the power supply capacitor 3 without using the Zener diode 4 between the power supply capacitor 3 and the VH terminal 32, and the voltage of the power supply capacitor 3 is resistance-divided by the series resistance circuit to the VH terminal 32. It is good also as a structure which applies.

図３は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。また、図４および図５は、それぞれ、図３に示す半導体装置を切断線Ｘ−Ｘ'およびＹ−Ｙ'で切断した断面図である。なお、図３では、半導体装置の特徴を明瞭に示すため、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す。この半導体装置は、前記起動素子６５を構成する。   FIG. 3 is a plan view showing a main part of the semiconductor device according to the first embodiment of the present invention. 4 and 5 are cross-sectional views of the semiconductor device shown in FIG. 3 taken along cutting lines XX ′ and YY ′, respectively. In FIG. 3, the metal wiring, the interlayer insulating film, and the LOCOS oxide film are omitted in order to clearly show the characteristics of the semiconductor device. This semiconductor device constitutes the activation element 65.

図３〜図５に示すように、ゲート領域１０２となるｐウェル領域が、ｐ基板１０１の表面層に選択的に形成されている。また、ｐ基板１０１の表面層には、ドリフト領域１０３となる低濃度のｎウェル領域が、ゲート領域１０２の一部に所定の幅で入り込むように選択的に形成されている。さらに、ｐ基板１０１の表面層の、ドリフト領域１０３の入り込んだ箇所には、ソース領域１０４となる高濃度のｎウェル領域が選択的に例えば８個形成されている。なお、ソース領域１０４は、ドリフト領域１０３の入り込んだ箇所のすべて、例えばドリフト領域１０３の入り込んだ８箇所のすべてに形成されていてもよいし、ドリフト領域１０３の入り込んだ一部の箇所、例えばドリフト領域１０３の入り込んだ８箇所のうちの７箇所以下に形成されていてもよい。   As shown in FIGS. 3 to 5, a p-well region to be the gate region 102 is selectively formed on the surface layer of the p-substrate 101. Further, in the surface layer of the p substrate 101, a low-concentration n-well region that becomes the drift region 103 is selectively formed so as to enter a part of the gate region 102 with a predetermined width. Further, for example, eight high-concentration n-well regions to be the source regions 104 are selectively formed in the surface layer of the p substrate 101 where the drift region 103 enters. Note that the source region 104 may be formed in all the places where the drift region 103 enters, for example, all eight places where the drift region 103 enters, or a part where the drift region 103 enters, for example, drift. It may be formed in 7 or less of 8 places where the region 103 enters.

ドレイン領域１０５となる高濃度のｎウェル領域は、ソース領域１０４と対向して、ｐ基板１０１の表面層の、ソース領域１０４から離れた箇所に選択的に形成されている。ソース領域１０４は、ドレイン領域１０５から等間隔となる円周上に形成されている。ソース領域１０４とドレイン領域１０５は、拡散により同時に形成される。   The high-concentration n-well region that becomes the drain region 105 is selectively formed at a location facing the source region 104 and away from the source region 104 in the surface layer of the p substrate 101. The source region 104 is formed on a circumference equidistant from the drain region 105. The source region 104 and the drain region 105 are formed simultaneously by diffusion.

ドリフト領域１０３がゲート領域１０２に接する箇所には、ゲートポリシリコン電極１０７がゲート領域１０２とドリフト領域１０３に跨がるように形成されている。ソース領域１０４が形成されている箇所では、ゲートポリシリコン電極１０７は、ドリフト領域１０３上のＬＯＣＯＳ酸化膜１０８上に形成されている。ＬＯＣＯＳ酸化膜１０８、ゲートポリシリコン電極１０７、ゲート領域１０２、ソース領域１０４およびドレイン領域１０５の上には、層間絶縁膜１０９が設けられている。   A gate polysilicon electrode 107 is formed at a position where the drift region 103 is in contact with the gate region 102 so as to straddle the gate region 102 and the drift region 103. Where the source region 104 is formed, the gate polysilicon electrode 107 is formed on the LOCOS oxide film 108 on the drift region 103. On the LOCOS oxide film 108, the gate polysilicon electrode 107, the gate region 102, the source region 104, and the drain region 105, an interlayer insulating film 109 is provided.

層間絶縁膜１０９の上には、ゲート電極配線１０６となる金属配線、ドレイン電極配線１１０となる金属配線、第１のソース電極配線１１１となる金属配線、第２のソース電極配線１１２となる金属配線、および第３のソース電極配線１１３となる金属配線が形成されている。ゲート電極配線１０６は、ドレイン領域１０５、ドリフト領域１０３およびソース領域１０４を取り囲むように、ゲート領域１０２の上に形成されている。   On the interlayer insulating film 109, a metal wiring that becomes the gate electrode wiring 106, a metal wiring that becomes the drain electrode wiring 110, a metal wiring that becomes the first source electrode wiring 111, and a metal wiring that becomes the second source electrode wiring 112 , And a metal wiring to be the third source electrode wiring 113 is formed. The gate electrode wiring 106 is formed on the gate region 102 so as to surround the drain region 105, the drift region 103, and the source region 104.

ゲート電極配線１０６は、層間絶縁膜１０９を貫通するゲートコンタクト部１１４およびポリシリコンコンタクト部１１５を介してゲート領域１０２およびゲートポリシリコン電極１０７に電気的に接続されている。ゲート電極配線１０６は、常に接地される。ドレイン電極配線１１０は、層間絶縁膜１０９を貫通するドレインコンタクト部１１６を介してドレイン領域１０５に電気的に接続されている。ドレイン領域１０５は、第１のＪＦＥＴ８１、第２のＪＦＥＴ８２および第３のＪＦＥＴ８３に共通のドレイン領域であり、ドレイン電極配線１１０は、起動回路４１のＶＨ端子６１に接続される。   Gate electrode wiring 106 is electrically connected to gate region 102 and gate polysilicon electrode 107 through gate contact portion 114 and polysilicon contact portion 115 that penetrate interlayer insulating film 109. The gate electrode wiring 106 is always grounded. The drain electrode wiring 110 is electrically connected to the drain region 105 through a drain contact portion 116 that penetrates the interlayer insulating film 109. The drain region 105 is a drain region common to the first JFET 81, the second JFET 82, and the third JFET 83, and the drain electrode wiring 110 is connected to the VH terminal 61 of the activation circuit 41.

第１のソース電極配線１１１は、層間絶縁膜１０９を貫通するソースコンタクト部１１７を介して例えば６個のソース領域１０４に電気的に接続されている。第１のソース電極配線１１１が電気的に接続された６個のソース領域１０４は、前記第１のＪＦＥＴ８１のソース領域となる。第２のソース電極配線１１２は、層間絶縁膜１０９を貫通するソースコンタクト部１１８を介して例えば別の１個のソース領域１０４に電気的に接続されている。第２のソース電極配線１１２が電気的に接続された１個のソース領域１０４は、前記第２のＪＦＥＴ８２のソース領域となる。   The first source electrode wiring 111 is electrically connected to, for example, six source regions 104 through a source contact portion 117 that penetrates the interlayer insulating film 109. The six source regions 104 to which the first source electrode wiring 111 is electrically connected serve as the source region of the first JFET 81. The second source electrode wiring 112 is electrically connected to, for example, another one source region 104 through a source contact portion 118 that penetrates the interlayer insulating film 109. One source region 104 to which the second source electrode wiring 112 is electrically connected becomes a source region of the second JFET 82.

第３のソース電極配線１１３は、層間絶縁膜１０９を貫通するソースコンタクト部１１９を介して例えばさらに別の１個のソース領域１０４に電気的に接続されている。第３のソース電極配線１１３が電気的に接続された１個のソース領域１０４は、前記第３のＪＦＥＴ８３のソース領域となる。なお、ここでは、８個のソース領域１０４を６個と１個と１個に分けたが、これに限らず、どのような組み合わせであってもよい。起動電流を確保するためには、第１のＪＦＥＴ８１のソース領域の数が、第２のＪＦＥＴ８２のソース領域の数よりも多いことが望ましい。また、ソース領域１０４の数も８個に限らない。   The third source electrode wiring 113 is electrically connected to, for example, another one source region 104 through a source contact portion 119 penetrating the interlayer insulating film 109. One source region 104 to which the third source electrode wiring 113 is electrically connected becomes a source region of the third JFET 83. Here, the eight source regions 104 are divided into six, one, and one, but the present invention is not limited to this, and any combination may be used. In order to secure the starting current, it is desirable that the number of source regions of the first JFET 81 is larger than the number of source regions of the second JFET 82. Further, the number of source regions 104 is not limited to eight.

上述した構成の起動素子６５では、高耐圧化のための構造をゲート領域１０２とドリフト領域１０３の接合が担当し、大電流のための構造をソース領域１０４が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。ドレイン領域１０５に電圧が印加されるとドレイン電流が放射状に流れる。ソース領域１０４が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０３が空乏層によりカットオフされ、ドレイン電流が遮断される。この実施の形態では、ドレイン−ソース間は、主にゲート領域１０２とドリフト領域１０３の接合により、例えば５００Ｖ以上の耐圧を持つように設計される。   In the start-up element 65 having the above-described configuration, the junction for the gate region 102 and the drift region 103 is in charge of the structure for increasing the breakdown voltage, and the source region 104 is in charge of the structure for large current. Therefore, both high breakdown voltage and low on-resistance can be achieved. When a voltage is applied to the drain region 105, drain current flows radially. When the source region 104 is biased to a positive potential and this potential increases to a certain potential, the drift region 103 is cut off by the depletion layer and the drain current is cut off. In this embodiment, the drain-source region is designed to have a breakdown voltage of, for example, 500 V or more mainly due to the junction between the gate region 102 and the drift region 103.

以下ブラウンアウト抵抗５１の形成方法について示す。ｐ型基板１０１の上に、層間絶縁膜として厚さ６０００ÅのＬＯＣＯＳ、厚さ１０００ÅのＣＶＤ酸化膜を順次形成した上に適宜不純物を導入したポリシリコンを堆積およびパターニングしてブラウンアウト抵抗５１を形成する。また、このブラウンアウト抵抗５１の上に層間絶縁膜として厚さ約１００００ÅのＣＶＤ酸化膜を形成し、その上にさらに配線層が形成されている。ブラウンアウト抵抗５１の耐圧は、起動素子６５を介してＶＨ端子に接続された素子や配線層などと同様に、起動素子がカットオフした際のソース電圧（カットオフ電圧）より大きければよい。   A method for forming the brownout resistor 51 will be described below. On the p-type substrate 101, a 6000 Å thick LOCOS and a 1000 Å thick CVD oxide film are sequentially formed as an interlayer insulating film, and polysilicon doped with impurities as appropriate is deposited and patterned to form a brownout resistor 51. To do. Further, a CVD oxide film having a thickness of about 10,000 mm is formed on the brownout resistor 51 as an interlayer insulating film, and a wiring layer is further formed thereon. The breakdown voltage of the brownout resistor 51 may be larger than the source voltage (cutoff voltage) when the start-up element is cut off, similarly to the elements connected to the VH terminal via the start element 65 and the wiring layer.

このように、ブラウンアウト抵抗５１を、起動素子６５を介してＶＨ端子と接続する構成とすることにより、ブラウンアウト抵抗５１の耐圧を小さくできる。また、ブラウンアウト抵抗５１の耐圧を小さくできるため、上記のような通常の半導体プロセスによりブラウンアウト抵抗５１を形成できる。また、ブラウンアウト抵抗５１の上に層間絶縁膜を介して配線層などを形成することが可能であるため、ブラウンアウト抵抗５１用に素子面積を大きくする必要がない。   Thus, by setting the brownout resistor 51 to the VH terminal via the activation element 65, the breakdown voltage of the brownout resistor 51 can be reduced. In addition, since the breakdown voltage of the brownout resistor 51 can be reduced, the brownout resistor 51 can be formed by the normal semiconductor process as described above. In addition, since a wiring layer or the like can be formed on the brownout resistor 51 via an interlayer insulating film, it is not necessary to increase the element area for the brownout resistor 51.

（実施の形態２）
図６は、この発明の実施の形態２にかかるスイッチング電源装置の構成を示す回路図である。図６に示すように、実施の形態２のスイッチング電源装置では、ＡＣ入力電圧を半波整流した電圧が制御ＩＣ３１のＶＨ端子３２に入力される。この場合には、ＡＣ入力電圧がゼロになった場合でもＶＨ端子３２の電圧がゼロにならないようにするために、例えば、次のような構成の平滑回路が必要となる。 (Embodiment 2)
FIG. 6 is a circuit diagram showing a configuration of a switching power supply apparatus according to Embodiment 2 of the present invention. As shown in FIG. 6, in the switching power supply device of the second embodiment, a voltage obtained by half-wave rectifying the AC input voltage is input to the VH terminal 32 of the control IC 31. In this case, for example, a smoothing circuit having the following configuration is required to prevent the voltage at the VH terminal 32 from becoming zero even when the AC input voltage becomes zero.

実施の形態２では、実施の形態１のスイッチング電源装置の構成に、逆流防止用のダイオード２３、コンデンサ２４および２個の抵抗２５，２６が追加されている。また、実施の形態２では、ＶＨ端子３２に接続されたツェナーダイオード４のカソード端子の接続先が、実施の形態１と異なる。その他の構成は、実施の形態１と同じであるので、重複する説明を省略する。また、起動回路とその中の起動素子の構成は、実施の形態１と同じであるので、説明を省略する。   In the second embodiment, a backflow prevention diode 23, a capacitor 24, and two resistors 25 and 26 are added to the configuration of the switching power supply device of the first embodiment. In the second embodiment, the connection destination of the cathode terminal of the Zener diode 4 connected to the VH terminal 32 is different from that of the first embodiment. The other configuration is the same as that of the first embodiment, and thus a duplicate description is omitted. The configuration of the starter circuit and the starter element therein is the same as that of the first embodiment, and thus description thereof is omitted.

ダイオード２３のアノード端子は、一方のＡＣ入力端子１に接続されている。ダイオード２３のカソード端子は、第１の抵抗２５の一端に接続されている。第１の抵抗２５の他端は、ＶＨ端子３２に接続されたツェナーダイオード４のカソード端子と、第２の抵抗２６の一端に接続されている。第２の抵抗２６の他端は接地されている。コンデンサ２４は、第２の抵抗２６に並列に接続されており、ＡＣ入力からの電圧供給がない場合の電圧低下を抑える機能を有する。   The anode terminal of the diode 23 is connected to one AC input terminal 1. The cathode terminal of the diode 23 is connected to one end of the first resistor 25. The other end of the first resistor 25 is connected to the cathode terminal of the Zener diode 4 connected to the VH terminal 32 and one end of the second resistor 26. The other end of the second resistor 26 is grounded. The capacitor 24 is connected in parallel to the second resistor 26 and has a function of suppressing a voltage drop when no voltage is supplied from the AC input.

第２の抵抗２６は、コンデンサ２４の放電用の抵抗であり、ＡＣ入力からの電圧供給がなくなった後にコンデンサ２４に高い電圧が残るのを防ぐ。第１の抵抗２５は、コンデンサ２４とともにローパスフィルタを構成しており、ＡＣ入力により電圧が急上昇するのを抑える。また、第１の抵抗２５は、第２の抵抗２６との間で抵抗分圧し、ＶＨ端子３２に入力される電圧を調整する分圧抵抗となっている。実施の形態１と同様に、第１および第２の抵抗２５，２６の中間ノードとＶＨ端子３２の間のツェナーダイオード４を使わずに、第１および第２の抵抗２５，２６の中間ノードにＶＨ端子３２を直接接続する構成としてもよい。   The second resistor 26 is a resistor for discharging the capacitor 24 and prevents a high voltage from remaining in the capacitor 24 after the voltage supply from the AC input is lost. The first resistor 25 forms a low-pass filter together with the capacitor 24, and suppresses a sudden rise in voltage due to AC input. The first resistor 25 is a voltage dividing resistor that divides the voltage between the first resistor 25 and the second resistor 26 and adjusts the voltage input to the VH terminal 32. Similarly to the first embodiment, without using the Zener diode 4 between the intermediate node of the first and second resistors 25 and 26 and the VH terminal 32, the intermediate node of the first and second resistors 25 and 26 is used. The VH terminal 32 may be directly connected.

（実施の形態３）
図７は、この発明の実施の形態３にかかる起動回路の一例の構成を示す回路図である。図８は、この発明の実施の形態３にかかる起動回路の他の例の構成を示す回路図である。図７に示すように、実施の形態３の起動回路４１では、起動素子８５に、実施の形態１には設けられていた第３のＪＦＥＴ８３がなく、第１のＪＦＥＴ８１と第２のＪＦＥＴ８２の２つの高耐圧ＪＦＥＴが設けられている。そして、図７に示す例では、第１のＪＦＥＴ８１のソース端子がＢＯ端子６２に接続されている。 (Embodiment 3)
FIG. 7 is a circuit diagram showing a configuration of an example of a start-up circuit according to the third embodiment of the present invention. FIG. 8 is a circuit diagram showing a configuration of another example of the activation circuit according to Embodiment 3 of the present invention. As shown in FIG. 7, in the starting circuit 41 of the third embodiment, the starting element 85 does not have the third JFET 83 provided in the first embodiment, but two of the first JFET 81 and the second JFET 82. Two high voltage JFETs are provided. In the example shown in FIG. 7, the source terminal of the first JFET 81 is connected to the BO terminal 62.

第１のＪＦＥＴ８１のソース端子の電圧は、制御ＩＣ３１のＶＨ端子３２の電圧に連動する。従って、第１のＪＦＥＴ８１のソース端子の電圧をＢＯ端子６２から出力させ、その電圧をブラウンアウト抵抗５１，５２により抵抗分圧するようにしても、ブラウンアウト機能を働かせることができる。また、図８に示す例のように、ＢＯ端子６２を、第１のＪＦＥＴ８１のソース端子の代わりに、第２のＪＦＥＴ８２のソース端子に接続する構成としてもよい。起動回路４１のその他の構成は、実施の形態１と同じである。   The voltage at the source terminal of the first JFET 81 is linked to the voltage at the VH terminal 32 of the control IC 31. Therefore, even if the voltage of the source terminal of the first JFET 81 is output from the BO terminal 62 and the voltage is divided by the brownout resistors 51 and 52, the brownout function can be activated. Further, as in the example shown in FIG. 8, the BO terminal 62 may be connected to the source terminal of the second JFET 82 instead of the source terminal of the first JFET 81. The other configuration of the activation circuit 41 is the same as that of the first embodiment.

図９は、この発明の実施の形態３にかかる半導体装置の要部を、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す平面図である。この半導体装置は、前記起動素子８５を構成する。図９に示すように、第１のソース電極配線１１１は、ソースコンタクト部１１７を介して、例えば８個のソース領域１０４のうちの例えば７個のソース領域１０４に電気的に接続されている。第１のソース電極配線１１１が電気的に接続された７個のソース領域１０４は、前記第１のＪＦＥＴ８１のソース領域となる。   FIG. 9 is a plan view showing the main part of the semiconductor device according to the third embodiment of the present invention, omitting the metal wiring, the interlayer insulating film, and the LOCOS oxide film. This semiconductor device constitutes the activation element 85. As shown in FIG. 9, the first source electrode wiring 111 is electrically connected to, for example, seven source regions 104 out of eight source regions 104 via the source contact portion 117. The seven source regions 104 to which the first source electrode wiring 111 is electrically connected serve as the source region of the first JFET 81.

また、第２のソース電極配線１１２は、ソースコンタクト部１１８を介して、例えば８個のソース領域１０４のうちの残り（例えば１個）のソース領域１０４に電気的に接続されている。第２のソース電極配線１１２が電気的に接続された１個のソース領域１０４は、前記第２のＪＦＥＴ８２のソース領域となる。なお、ここでは、８個のソース領域１０４を６個と１個と１個に分けたが、これに限らず、どのような組み合わせであってもよい。起動電流を確保するためには、第１のＪＦＥＴ８１のソース領域の数が、第２のＪＦＥＴ８２のソース領域の数よりも多いことが望ましい。また、ソース領域１０４の数も８個に限らない。   Further, the second source electrode wiring 112 is electrically connected to the remaining (for example, one) source region 104 of, for example, eight source regions 104 via the source contact portion 118. One source region 104 to which the second source electrode wiring 112 is electrically connected becomes a source region of the second JFET 82. Here, the eight source regions 104 are divided into six, one, and one, but the present invention is not limited to this, and any combination may be used. In order to secure the starting current, it is desirable that the number of source regions of the first JFET 81 is larger than the number of source regions of the second JFET 82. Further, the number of source regions 104 is not limited to eight.

以上説明したように、実施の形態１〜３によれば、同一半導体基板内にブラウンアウト抵抗５１，５２が集積されているので、ブラウンアウト抵抗５１，５２を内蔵する制御ＩＣ３１が得られる。従って、制御ＩＣ３１に外付けする部品の数が減るので、部品コストや組み立てコストの低減と、小型化を図ることができる。また、実施の形態１によれば、ブラウンアウト抵抗５１，５２に電圧を供給するための専用の第３のＪＦＥＴ８３を有するので、実施の形態３に対して次のような利点を有する。すなわち、電源起動時にＶＣＣ端子６４へ供給する起動電流が変化すると、それに応じて第１のＪＦＥＴ８１のソース端子または第２のＪＦＥＴ８２のソース端子の電圧も変化する。   As described above, according to the first to third embodiments, since the brownout resistors 51 and 52 are integrated in the same semiconductor substrate, the control IC 31 incorporating the brownout resistors 51 and 52 is obtained. Accordingly, the number of components externally attached to the control IC 31 is reduced, so that the component cost and assembly cost can be reduced and the size can be reduced. Further, according to the first embodiment, the third JFET 83 dedicated for supplying a voltage to the brown-out resistors 51 and 52 is provided, so that the following advantages are obtained with respect to the third embodiment. That is, when the starting current supplied to the VCC terminal 64 changes when the power supply is started, the voltage at the source terminal of the first JFET 81 or the source terminal of the second JFET 82 changes accordingly.

そのため、起動電流が多く流れている場合と、少ない場合とで、第１のＪＦＥＴ８１のソース端子または第２のＪＦＥＴ８２のソース端子の電圧が異なるため、実施の形態３では、状態により１次側電圧の検出値に大きな差が出ることがある。それに対して、実施の形態１では、起動電流が変化しても、第３のＪＦＥＴ８３にはブラウンアウト抵抗５１，５２により決まる一定の電流しか流れないので、第３のＪＦＥＴ８３のソース端子の電圧は、常に一定となる。従って、電源の動作状態の影響を受けずに、安定して電圧を検出することができる。   For this reason, the voltage at the source terminal of the first JFET 81 or the source terminal of the second JFET 82 differs between when a large amount of starting current flows and when it is small. There may be a large difference in the detected value. On the other hand, in the first embodiment, even if the starting current changes, only a constant current determined by the brown-out resistors 51 and 52 flows through the third JFET 83, so the voltage at the source terminal of the third JFET 83 is , Always constant. Therefore, the voltage can be detected stably without being affected by the operating state of the power supply.

また、実施の形態１によれば、ブラウンアウト抵抗５１，５２の合成抵抗を数ＭΩと大きくすることによって、第３のＪＦＥＴ８３には数十μＡの電流しか流れないので、第３のＪＦＥＴ８３の内部インピーダンスによる電圧降下が少ない。従って、ＶＨ端子６１の電圧と第３のＪＦＥＴ８３のソース端子の電圧がほぼ同じになるので、１次側電圧を正確に検出することができるという効果が得られる。   Further, according to the first embodiment, by increasing the combined resistance of the brown-out resistors 51 and 52 to several MΩ, only a current of several tens μA flows through the third JFET 83. Less voltage drop due to impedance. Accordingly, since the voltage at the VH terminal 61 and the voltage at the source terminal of the third JFET 83 are substantially the same, an effect that the primary side voltage can be accurately detected is obtained.

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。また、第１のＪＦＥＴ８１、第２のＪＦＥＴ８２および第３のＪＦＥＴ８３は、ゲート領域やドレイン領域が共通化された構成としたが、ゲート領域やドレイン領域を独立して有する素子としてもよい。さらに、半導体装置の説明においては第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。   As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, the numerical values described in the embodiments are examples, and the present invention is not limited to these values. In addition, the first JFET 81, the second JFET 82, and the third JFET 83 have a configuration in which the gate region and the drain region are shared, but an element having the gate region and the drain region independently may be used. Further, in the description of the semiconductor device, the first conductivity type is p-type and the second conductivity type is n-type. However, the present invention similarly applies to the case where the first conductivity type is n-type and the second conductivity type is p-type. It holds.

以上のように、本発明にかかるスイッチング電源用制御ＩＣおよびスイッチング電源装置は、スイッチング電源装置に有用であり、特に、ブラウンアウト機能を有するスイッチング電源装置に適している。 As described above, Luz switching power supply control IC and a switching power supply device has all the present invention are useful for the switching power supply device, particularly suitable for a switching power supply apparatus having a brown-out function.

この発明の実施の形態１にかかるスイッチング電源装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the switching power supply device concerning Embodiment 1 of this invention. 図１に示すスイッチング電源装置の起動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the starting circuit of the switching power supply device shown in FIG. この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。It is a top view which shows the principal part of the semiconductor device concerning Embodiment 1 of this invention. 図３に示す半導体装置を切断線Ｘ−Ｘ'で切断した断面図である。FIG. 4 is a cross-sectional view of the semiconductor device shown in FIG. 3 cut along a cutting line XX ′. 図３に示す半導体装置を切断線Ｙ−Ｙ'で切断した断面図である。FIG. 4 is a cross-sectional view of the semiconductor device shown in FIG. 3 cut along a cutting line YY ′. この発明の実施の形態２にかかるスイッチング電源装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the switching power supply device concerning Embodiment 2 of this invention. この発明の実施の形態３にかかる起動回路の一例の構成を示す回路図である。It is a circuit diagram which shows a structure of an example of the starting circuit concerning Embodiment 3 of this invention. この発明の実施の形態３にかかる起動回路の他の例の構成を示す回路図である。It is a circuit diagram which shows the structure of the other example of the starting circuit concerning Embodiment 3 of this invention. この発明の実施の形態３にかかる半導体装置の要部を示す平面図である。It is a top view which shows the principal part of the semiconductor device concerning Embodiment 3 of this invention. 従来のスイッチング電源装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional switching power supply apparatus. 従来のスイッチング電源装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional switching power supply apparatus. 従来のスイッチング電源装置に用いられる起動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the starting circuit used for the conventional switching power supply device.

符号の説明Explanation of symbols

３１ 制御ＩＣ
４１ 起動回路
５１，５２ ブラウンアウト抵抗
６８ ＮＭＯＳトランジスタ
８１ 第１のＪＦＥＴ
８２ 第２のＪＦＥＴ
８３ 第３のＪＦＥＴ
１０１ ｐ基板
１０２ ゲート領域
１０３ ドリフト領域
１０４ ソース領域
１０５ ドレイン領域
１０６ ゲート電極配線
１０７ ゲートポリシリコン電極
１１０ ドレイン電極配線
１１１ 第１のソース電極配線
１１２ 第２のソース電極配線
１１３ 第３のソース電極配線 31 Control IC
41 Start-up circuit 51, 52 Brown-out resistor 68 NMOS transistor 81 First JFET
82 Second JFET
83 Third JFET
101 p substrate 102 gate region 103 drift region 104 source region 105 drain region 106 gate electrode wiring 107 gate polysilicon electrode 110 drain electrode wiring 111 first source electrode wiring 112 second source electrode wiring 113 third source electrode wiring

Claims (8)

ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、
を備え、
前記起動回路および前記２つのブラウンアウト抵抗が同一の半導体基板内に集積されていることを特徴とするスイッチング電源用制御ＩＣ。 A first high-voltage field-effect junction transistor in which a primary voltage is applied to the drain terminal from the outside, a gate terminal is grounded, and a current based on the primary voltage applied from the source terminal to the drain terminal flows. The switching transistor connected to the source terminal of the first high-voltage field-effect junction transistor, and the primary voltage is applied to the drain terminal from the outside, the gate terminal is grounded, and the switching transistor is controlled from the source terminal A start-up circuit including a second high-voltage field-effect junction transistor that outputs a signal to
A series resistance circuit comprising two brown-out resistors connected to a source terminal of the first high-voltage field-effect junction transistor and dividing the voltage of the source terminal by resistance;
Equipped with a,
A switching power supply control IC, wherein the starter circuit and the two brownout resistors are integrated in the same semiconductor substrate . ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第２の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、
を備え、
前記起動回路および前記２つのブラウンアウト抵抗が同一の半導体基板内に集積されていることを特徴とするスイッチング電源用制御ＩＣ。 A first high-voltage field-effect junction transistor in which a primary voltage is applied to the drain terminal from the outside, a gate terminal is grounded, and a current based on the primary voltage applied from the source terminal to the drain terminal flows. The switching transistor connected to the source terminal of the first high-voltage field-effect junction transistor, and the primary voltage is applied to the drain terminal from the outside, the gate terminal is grounded, and the switching transistor is controlled from the source terminal A start-up circuit including a second high-voltage field-effect junction transistor that outputs a signal to
A series resistance circuit comprising two brown-out resistors connected to the source terminal of the second high-voltage field-effect junction transistor and dividing the voltage of the source terminal by resistance;
Equipped with a,
A switching power supply control IC, wherein the starter circuit and the two brownout resistors are integrated in the same semiconductor substrate . ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地された第３の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第３の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、
を備え、
前記起動回路および前記２つのブラウンアウト抵抗が同一の半導体基板内に集積されていることを特徴とするスイッチング電源用制御ＩＣ。 A first high-voltage field-effect junction transistor in which a primary voltage is applied to the drain terminal from the outside, a gate terminal is grounded, and a current based on the primary voltage applied from the source terminal to the drain terminal flows. The switching transistor connected to the source terminal of the first high-voltage field-effect junction transistor, the primary voltage is applied to the drain terminal from the outside, the gate terminal is grounded, and the switching transistor is controlled from the source terminal. And a third high breakdown voltage field effect junction transistor in which a primary side voltage is externally applied to the drain terminal and the gate terminal is grounded. A starting circuit;
A series resistance circuit comprising two brown-out resistors connected to the source terminal of the third high withstand voltage field effect junction transistor and dividing the voltage of the source terminal by resistance;
Equipped with a,
A switching power supply control IC, wherein the starter circuit and the two brownout resistors are integrated in the same semiconductor substrate . 前記第１の高耐圧電界効果型接合トランジスタおよび前記第２の高耐圧電界効果型接合トランジスタが、
第１導電型の前記半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、
前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、
前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、
前記ゲート領域と接続されたゲート電極と、
前記ドレイン領域と接続されたドレイン電極と、
複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるすべてのソース領域に接続された第１のソース電極と、
複数の前記ソース領域のうちの残りのすべてのソース領域からなる第２ソース領域群に含まれるすべてのソース領域に接続された第２のソース電極と、を備えた半導体装置により構成されていることを特徴とする請求項１または２に記載のスイッチング電源用制御ＩＣ。 The first high breakdown voltage field effect junction transistor and the second high breakdown voltage field effect junction transistor are:
A gate region of the first conductivity type selectively formed in the surface layer of the semiconductor substrate of a first conductivity type,
A plurality of second conductivity type source regions formed in contact with the gate region and formed on the surface layer of the semiconductor substrate;
A drain region of a second conductivity type formed on the surface layer of the semiconductor substrate so as to face the source region and be equidistant from the source region;
A drift region of a second conductivity type formed in a surface layer of the semiconductor substrate between and in contact with the source region and the drain region;
A gate electrode connected to the gate region;
A drain electrode connected to the drain region;
A first source electrode connected to all source regions included in a first source region group consisting of one or more source regions of the plurality of source regions;
And a second source electrode connected to all the source regions included in the second source region group composed of all the remaining source regions of the plurality of source regions. The control IC for a switching power supply according to claim 1 or 2. 前記第１の高耐圧電界効果型接合トランジスタ、前記第２の高耐圧電界効果型接合トランジスタおよび前記第３の高耐圧電界効果型接合トランジスタが、
第１導電型の前記半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、
前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、
前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、
前記ゲート領域と接続されたゲート電極と、
前記ドレイン領域と接続されたドレイン電極と、
複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるすべてのソース領域に接続された第１のソース電極と、
複数の前記ソース領域のうちの別の１つ以上のソース領域からなる第２ソース領域群に含まれるすべてのソース領域に接続された第２のソース電極と、
複数の前記ソース領域のうちの残りのすべてのソース領域からなる第３ソース領域群に含まれるすべてのソース領域に接続された第３のソース電極と、を備えた半導体装置により構成されていることを特徴とする請求項３に記載のスイッチング電源用制御ＩＣ。 The first high breakdown voltage field effect junction transistor, the second high breakdown voltage field effect junction transistor, and the third high breakdown voltage field effect junction transistor are:
A gate region of the first conductivity type selectively formed in the surface layer of the semiconductor substrate of a first conductivity type,
A plurality of second conductivity type source regions formed in contact with the gate region and formed on the surface layer of the semiconductor substrate;
A drain region of a second conductivity type formed on the surface layer of the semiconductor substrate so as to face the source region and be equidistant from the source region;
A drift region of a second conductivity type formed in a surface layer of the semiconductor substrate between and in contact with the source region and the drain region;
A gate electrode connected to the gate region;
A drain electrode connected to the drain region;
A first source electrode connected to all source regions included in a first source region group consisting of one or more source regions of the plurality of source regions;
A second source electrode connected to all source regions included in a second source region group consisting of one or more other source regions of the plurality of source regions;
A third source electrode connected to all the source regions included in the third source region group composed of all the remaining source regions of the plurality of source regions, and a semiconductor device comprising: The switching power supply control IC according to claim 3. 前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第１のソース電極に接続されており、
前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第２のソース電極に接続されていることを特徴とする請求項４に記載のスイッチング電源用制御ＩＣ。 A drain terminal, a gate terminal, and a source terminal of the first high-voltage field-effect junction transistor are connected to the drain electrode, the gate electrode, and the first source electrode of the semiconductor device, respectively;
A drain terminal, a gate terminal, and a source terminal of the second high breakdown voltage field effect junction transistor are connected to the drain electrode, the gate electrode, and the second source electrode of the semiconductor device, respectively. The switching power supply control IC according to claim 4. 前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第１のソース電極に接続されており、
前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第２のソース電極に接続されており、
前記第３の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置の前記ドレイン電極、前記ゲート電極および前記第３のソース電極に接続されていることを特徴とする請求項５に記載のスイッチング電源用制御ＩＣ。 A drain terminal, a gate terminal, and a source terminal of the first high-voltage field-effect junction transistor are connected to the drain electrode, the gate electrode, and the first source electrode of the semiconductor device, respectively;
A drain terminal, a gate terminal, and a source terminal of the second high-voltage field-effect junction transistor are connected to the drain electrode, the gate electrode, and the second source electrode of the semiconductor device, respectively;
A drain terminal, a gate terminal, and a source terminal of the third high breakdown voltage field effect junction transistor are respectively connected to the drain electrode, the gate electrode, and the third source electrode of the semiconductor device. The control IC for a switching power supply according to claim 5. 前記請求項１〜７のいずれか一つに記載のスイッチング電源用制御ＩＣを有することを特徴とするスイッチング電源装置。A switching power supply apparatus comprising the switching power supply control IC according to claim 1.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5980107B2 (en) * 2012-12-03 2016-08-31 三菱電機株式会社 Power supply device and lighting device
JP5925711B2 (en) * 2013-02-20 2016-05-25 浜松ホトニクス株式会社 Detector, PET apparatus and X-ray CT apparatus
JP6271175B2 (en) * 2013-07-16 2018-01-31 ローム株式会社 AC / DC converter and its control circuit, power adapter and electronic device
JP6247469B2 (en) * 2013-07-16 2017-12-13 ローム株式会社 AC / DC converter and its control circuit, power adapter and electronic device
JP6269085B2 (en) 2014-01-16 2018-01-31 富士電機株式会社 Junction field effect transistor
JP6299254B2 (en) * 2014-02-10 2018-03-28 富士電機株式会社 Semiconductor device, switching power supply control IC, and switching power supply device
JP6361442B2 (en) * 2014-10-14 2018-07-25 富士電機株式会社 Semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5285369A (en) * 1992-09-01 1994-02-08 Power Integrations, Inc. Switched mode power supply integrated circuit with start-up self-biasing
JPH09307070A (en) * 1996-05-14 1997-11-28 Fuji Electric Co Ltd Semiconductor integrated circuit for switching power supply
US6865093B2 (en) * 2003-05-27 2005-03-08 Power Integrations, Inc. Electronic circuit control element with tap element
JP2005268319A (en) * 2004-03-16 2005-09-29 Fuji Electric Device Technology Co Ltd Semiconductor device

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