JP5312656B2 - Semiconductor device - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device including a highly integrated CMOS inverter circuit by composing the inverter using one column. <P>SOLUTION: A semiconductor device comprises: one column including a first silicon, a second silicon having polarity different from that of the first silicon and a first insulator arranged between the first silicon and the second silicon and extending in a vertical direction with respect to a substrate; silicon layers respectively arranged on top and bottom of the first silicon and each containing a first high concentration impurity having polarity different from that of the first silicon; silicon layers respectively arranged on top and bottom of the second silicon and each containing a second high concentration impurity having polarity different from that of the second silicon; a second insulator surrounding the first silicon, the second silicon and the first insulator; and a conductor surrounding the second insulator. <P>COPYRIGHT: (C)2013,JPO&amp;INPIT

Description

この発明は半導体装置に関するものである。 The present invention relates to a semiconductor device.

半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなかちいさくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１） Semiconductor devices, especially integrated circuits using MOS transistors, are becoming increasingly highly integrated. Along with this high integration, the MOS transistors used therein have been miniaturized to the nano region. The basic circuit of the digital circuit is an inverter circuit. However, as the MOS transistors constituting the inverter circuit are miniaturized, it is difficult to suppress the leakage current, and the reliability is lowered due to the hot carrier effect. There has been a problem that it is difficult to occupy the area occupied by the circuit due to a demand for securing a large amount of current. In order to solve such problems, a Surrounding Gate Transistor (SGT) having a structure in which a source, a gate, and a drain are arranged in a vertical direction with respect to a substrate and the gate surrounds an island-shaped semiconductor layer is proposed, and an SGT is used. A CMOS inverter circuit has been proposed (for example, Non-Patent Document 1).

インバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍とする必要がある。そのため、従来のＳＧＴを用いたＣＭＯＳインバータ回路では、２個のｐＭＯＳ ＳＧＴと、１個のｎＭＯＳ ＳＧＴで構成されている。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路は、計３個の島状半導体で構成されている。 The inverter is composed of a pMOS transistor and an nMOS transistor. Since the mobility of holes is half of the mobility of electrons, in the inverter circuit, the gate width of the pMOS transistor needs to be twice that of the nMOS transistor. Therefore, a CMOS inverter circuit using a conventional SGT is composed of two pMOS SGTs and one nMOS SGT. That is, a conventional CMOS inverter circuit using SGT is configured by a total of three island-shaped semiconductors.

Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、“Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ”、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．S. Watanabe, K.M. Tsuchida, D.H. Takashima, Y. et al. Oowaki, A .; Nitayama, K .; Hieda, H .; Takato, K.K. Sunouchi, F.A. Horiguchi, K. et al. Ohuchi, F.A. Masuka, H .; Hara, “A Nobel Circuit Technology with Surrounding Gate Transistors (SGT's) for Ultra High Density DRAM's”, IEEE JSSC, Vol. 30, no. 9, 1995.

そこで、１個の柱を用いてインバータを構成することにより、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することを目的とする。 Accordingly, an object is to provide a semiconductor device including a highly integrated CMOS inverter circuit by configuring an inverter using one pillar.

本発明の１態様では、
第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、
前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、
前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、
前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、
前記第２の絶縁物を取り囲む導電体とを含み、
前記第１のシリコンの上に配置される前記第１の高濃度不純物を含むシリコン層と前記第２のシリコンの上に配置される前記第２の高濃度不純物を含むシリコン層を電気的に接続し、
前記第１のシリコンの下に配置される前記第１の高濃度不純物を含むシリコン層に第１の電源を供給し、
前記第２のシリコンの下に配置される前記第２の高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置である。 In one aspect of the invention,
The first silicon, the second silicon having a polarity different from that of the first silicon, and the first silicon and the second silicon are disposed between the first silicon and the second silicon, and extend in a direction perpendicular to the substrate. One pillar made of the first insulator;
A silicon layer that is disposed above and below the first silicon and that includes a first high-concentration impurity having a polarity different from that of the first silicon;
A silicon layer that is disposed above and below the second silicon and that includes a second high-concentration impurity having a polarity different from that of the second silicon;
A second insulator surrounding the first silicon, the second silicon, and the first insulator;
A conductor surrounding the second insulator;
The silicon layer containing the first high-concentration impurity disposed on the first silicon is electrically connected to the silicon layer containing the second high-concentration impurity disposed on the second silicon. And
Supplying a first power source to the silicon layer including the first high-concentration impurity disposed under the first silicon;
The semiconductor device operates by supplying a second power source to the silicon layer containing the second high-concentration impurity disposed under the second silicon.

また、本発明の好ましい態様では、
１本の柱が、ｎ型もしくはイントリンジック型のシリコンと、ｐ型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第１の酸化膜からなり、
ｐ型もしくはイントリンジック型のシリコンの上にｎ型高濃度不純物を含むシリコン層を持ち、
ｐ型もしくはイントリンジック型のシリコンの下にｎ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの上にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの下にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンと第１の酸化膜とｐ型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と該ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置である。 In a preferred embodiment of the present invention,
One pillar is disposed between n-type or intrinsic silicon, p-type or intrinsic silicon, and the first oxide extending between the silicon and perpendicular to the substrate. Consisting of a membrane,
Having a silicon layer containing n-type high-concentration impurities on p-type or intrinsic silicon,
having a silicon layer containing n-type high-concentration impurities under p-type or intrinsic silicon,
Having a silicon layer containing p-type high-concentration impurities on n-type or intrinsic silicon,
having a silicon layer containing p-type high concentration impurities under n-type or intrinsic silicon,
a gate insulating film surrounding a column formed of n-type or intrinsic silicon, a first oxide film, and p-type or intrinsic silicon;
A gate electrode surrounding the gate insulating film;
A silicon layer containing n-type high-concentration impurities existing on the p-type or intrinsic silicon and a silicon layer containing p-type high-concentration impurities existing on the n-type or intrinsic silicon. Electrically connect,
Supplying a first power source to a silicon layer containing n-type high-concentration impurities existing under the p-type or intrinsic silicon;
The semiconductor device operates by supplying a second power source to a silicon layer containing p-type high-concentration impurities existing under the n-type or intrinsic silicon.

また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする前記記載の半導体装置である。 In a preferred embodiment of the present invention,
p-type or intrinsic silicon is a quadrangular prism,
The n-type or intrinsic type silicon is a quadrangular prism, in the semiconductor device described above.

また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置である。 In a preferred embodiment of the present invention,
The length of the side of the quadrangular prism that is p-type or intrinsic silicon that touches the first oxide film is twice the Fermi potential multiplied by twice the dielectric constant of silicon. The semiconductor device as described above, wherein the semiconductor device is shorter than twice the square root of the value divided by the amount of charge of electrons and the impurity concentration of p-type silicon.

また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置である。 In a preferred embodiment of the present invention,
The length of the quadrangle at the bottom of the quadrangular prism, which is p-type or intrinsic silicon, perpendicular to the side in contact with the first oxide film is twice the Fermi potential twice the dielectric constant of silicon. The semiconductor device according to the above, wherein the product is shorter than the square root of the product of the product multiplied by the charge amount of electrons and the impurity concentration of p-type silicon.

また、本発明の好ましい態様では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置である。 In a preferred embodiment of the present invention,
The length of the side of the quadrangular prism that is n-type or intrinsic silicon that touches the first oxide film is the double of Fermi potential multiplied by the dielectric constant of silicon. The semiconductor device as described above, wherein the semiconductor device is shorter than twice the square root of the value divided by the amount of charge of electrons and the impurity concentration of n-type silicon.

また、本発明の好ましい態様では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置である。 In a preferred embodiment of the present invention,
The length of the side perpendicular to the side in contact with the first oxide film of the quadrangle at the bottom of the quadrangular prism, which is n-type or intrinsic silicon, is twice the Fermi potential twice the dielectric constant of silicon. The semiconductor device as described above, wherein the product is shorter than the square root of the product of the product multiplied by the charge amount of electrons and the impurity concentration of n-type silicon.

また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする前記記載の半導体装置である。 In a preferred embodiment of the present invention,
p-type or intrinsic silicon is a semi-cylinder,
The n-type or intrinsic type silicon is a semi-cylindrical device as described above.

また、本発明の好ましい態様では、
ゲート絶縁膜は、
ゲート電極と、
ｐ型もしくはイントリンジック型のシリコンと、
ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコンと、
ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。 In a preferred embodiment of the present invention,
The gate insulation film
A gate electrode;
p-type or intrinsic silicon,
a silicon layer containing n-type high-concentration impurities present on p-type or intrinsic silicon;
a silicon layer containing n-type high-concentration impurities existing under p-type or intrinsic silicon;
Is an enhancement film that is an enhancement type nMOS transistor composed of
n-type or intrinsic silicon,
a silicon layer containing p-type high-concentration impurities present on n-type or intrinsic silicon;
a silicon layer containing p-type high-concentration impurities existing under n-type or intrinsic silicon;
Is an enhancement film that is an enhancement type pMOS transistor composed of
In the semiconductor device described above, the gate electrode is a gate electrode formed of a material that enhances an nMOS transistor and a pMOS transistor.

本発明では、
第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、
前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、
前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、
前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、
前記第２の絶縁物を取り囲む導電体とを含み、
前記第１のシリコンの上に配置される前記第１の高濃度不純物を含むシリコン層と前記第２のシリコンの上に配置される前記第２の高濃度不純物を含むシリコン層を電気的に接続し、
前記第１のシリコンの下に配置される前記第１の高濃度不純物を含むシリコン層に第１の電源を供給し、
前記第２のシリコンの下に配置される前記第２の高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置により、
１本の柱を用いてインバータを構成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。 In the present invention,
The first silicon, the second silicon having a polarity different from that of the first silicon, and the first silicon and the second silicon are disposed between the first silicon and the second silicon, and extend in a direction perpendicular to the substrate. One pillar made of the first insulator;
A silicon layer that is disposed above and below the first silicon and that includes a first high-concentration impurity having a polarity different from that of the first silicon;
A silicon layer that is disposed above and below the second silicon and that includes a second high-concentration impurity having a polarity different from that of the second silicon;
A second insulator surrounding the first silicon, the second silicon, and the first insulator;
A conductor surrounding the second insulator;
The silicon layer containing the first high-concentration impurity disposed on the first silicon is electrically connected to the silicon layer containing the second high-concentration impurity disposed on the second silicon. And
Supplying a first power source to the silicon layer including the first high-concentration impurity disposed under the first silicon;
A semiconductor device that operates by supplying a second power source to a silicon layer including the second high-concentration impurity disposed under the second silicon;
An inverter can be formed using one pillar, and a semiconductor device including a highly integrated CMOS inverter circuit can be provided.

また、本発明では、
１本の柱が、ｎ型もしくはイントリンジック型のシリコンと、ｐ型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第１の酸化膜とからなり、
ｐ型もしくはイントリンジック型のシリコンの上にｎ型高濃度不純物を含むシリコン層を持ち、
ｐ型もしくはイントリンジック型のシリコンの下にｎ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの上にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの下にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンと第１の酸化膜とｐ型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と該ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコンの下（上）に存在するｐ型高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置により、
１本の柱を用いてインバータを構成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。 In the present invention,
One pillar is disposed between n-type or intrinsic silicon, p-type or intrinsic silicon, and the first oxide extending between the silicon and perpendicular to the substrate. Consisting of a membrane,
Having a silicon layer containing n-type high-concentration impurities on p-type or intrinsic silicon,
having a silicon layer containing n-type high-concentration impurities under p-type or intrinsic silicon,
Having a silicon layer containing p-type high-concentration impurities on n-type or intrinsic silicon,
having a silicon layer containing p-type high concentration impurities under n-type or intrinsic silicon,
a gate insulating film surrounding a column formed of n-type or intrinsic silicon, a first oxide film, and p-type or intrinsic silicon;
A gate electrode surrounding the gate insulating film;
A silicon layer containing n-type high-concentration impurities existing on the p-type or intrinsic silicon and a silicon layer containing p-type high-concentration impurities existing on the n-type or intrinsic silicon. Electrically connect,
Supplying a first power source to a silicon layer containing n-type high-concentration impurities existing under the p-type or intrinsic silicon;
A semiconductor device that operates by supplying a second power source to a silicon layer containing p-type high-concentration impurities existing under (above) the n-type or intrinsic silicon;
An inverter can be formed using one pillar, and a semiconductor device including a highly integrated CMOS inverter circuit can be provided.

また、本発明では、
ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする前記記載の半導体装置により、
四角形のレジストを用いて１個の柱を形成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。 In the present invention,
p-type or intrinsic silicon is a quadrangular prism,
According to the semiconductor device described above, the n-type or intrinsic silicon is a quadrangular prism.
One pillar can be formed using a rectangular resist, and a semiconductor device including a highly integrated CMOS inverter circuit can be provided.

また、本発明では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置により、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。 In the present invention,
The length of the side of the quadrangular prism that is p-type or intrinsic silicon that touches the first oxide film is twice the Fermi potential multiplied by twice the dielectric constant of silicon. According to the semiconductor device described above, which is shorter than twice the square root of the amount divided by the amount of charge of electrons and the impurity concentration of p-type silicon,
A p-type or intrinsic silicon can be depleted, and a semiconductor device including a high-integration and high-speed CMOS inverter circuit can be provided.

また、本発明では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置により、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。 In the present invention,
The length of the quadrangle at the bottom of the quadrangular prism, which is p-type or intrinsic silicon, perpendicular to the side in contact with the first oxide film is twice the Fermi potential twice the dielectric constant of silicon. According to the semiconductor device described above, the product is shorter than the square root of the product of the product of the product of the charge amount of electrons and the impurity concentration of p-type silicon.
A p-type or intrinsic silicon can be depleted, and a semiconductor device including a high-integration and high-speed CMOS inverter circuit can be provided.

また、本発明では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置により、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。 In the present invention,
The length of the side of the quadrangular prism that is n-type or intrinsic silicon that touches the first oxide film is the double of Fermi potential multiplied by the dielectric constant of silicon. According to the semiconductor device described above, which is shorter than twice the square root of the amount divided by the amount of charge of electrons and the impurity concentration of n-type silicon,
n-type or intrinsic silicon can be depleted, and a semiconductor device including a high-integration and high-speed CMOS inverter circuit can be provided.

また、本発明では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置により、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。 In the present invention,
The length of the side perpendicular to the side in contact with the first oxide film of the quadrangle at the bottom of the quadrangular prism, which is n-type or intrinsic silicon, is twice the Fermi potential twice the dielectric constant of silicon. According to the semiconductor device described above, the product is shorter than the square root of the product of the product multiplied by the charge amount of electrons and the impurity concentration of n-type silicon.
n-type or intrinsic silicon can be depleted, and a semiconductor device including a high-integration and high-speed CMOS inverter circuit can be provided.

また、本発明では、
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする前記記載の半導体装置により、
円形のレジストを用いて１個の柱を形成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。 In the present invention,
p-type or intrinsic silicon is a semi-cylinder,
According to the semiconductor device described above, the n-type or intrinsic silicon is a semi-cylinder.
One pillar can be formed using a circular resist, and a semiconductor device including a highly integrated CMOS inverter circuit can be provided.

また、本発明では、
ゲート絶縁膜は、
ゲート電極と、
ｐ型もしくはイントリンジック型のシリコンと、
ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコンと、
ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、
ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタともにエンハンスメント型とすることができる。 In the present invention,
The gate insulation film
A gate electrode;
p-type or intrinsic silicon,
a silicon layer containing n-type high-concentration impurities present on p-type or intrinsic silicon;
a silicon layer containing n-type high-concentration impurities existing under p-type or intrinsic silicon;
Is an enhancement film that is an enhancement type nMOS transistor composed of
n-type or intrinsic silicon,
a silicon layer containing p-type high-concentration impurities present on n-type or intrinsic silicon;
a silicon layer containing p-type high-concentration impurities existing under n-type or intrinsic silicon;
Is an enhancement film that is an enhancement type pMOS transistor composed of
According to the semiconductor device described above, the gate electrode is a gate electrode formed of a material in which an nMOS transistor and a pMOS transistor are enhanced.
Both the pMOS transistor and the nMOS transistor can be of an enhancement type.

（ａ）この発明に係る半導体装置の平面図。（ｂ）この発明に係る半導体装置のＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置のＹ−Ｙ’断面図。(A) The top view of the semiconductor device concerning this invention. (B) X-X 'sectional drawing of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional view showing a manufacturing example of a semiconductor device according to the present invention （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. 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(C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。(A) The top view which shows the manufacture example of the semiconductor device based on this invention. (B) X-X 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. (C) Y-Y 'sectional drawing which shows the manufacture example of the semiconductor device based on this invention. （ａ）この発明に係わる半導体装置の他の実施例を示す平面図。（ｂ）この発明に係わる半導体装置の他の実施例を示すＸ−Ｘ’断面図。（ｃ）この発明に係わる半導体装置の他の実施例を示すＹ−Ｙ’断面図。(A) The top view which shows the other Example of the semiconductor device concerning this invention. (B) X-X 'sectional drawing which shows the other Example of the semiconductor device concerning this invention. (C) Y-Y 'sectional drawing which shows the other Example of the semiconductor device concerning this invention.

この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。 A plan view and a cross-sectional structure of the semiconductor device according to the present invention are shown in FIGS. 1 (a), (b), and (c), respectively. 1A is a plan view, FIG. 1B is an X-X ′ cross-sectional view, and FIG. 1C is a Y-Y ′ cross-sectional view.

この実施例では、
１本の柱がｎ型もしくはイントリンジック型のシリコン１０４と第１の酸化膜１１６とｐ型もしくはイントリンジック型のシリコン１０２からなり、
ｐ型もしくはイントリンジック型のシリコン１０２の上にｎ型高濃度不純物を含むシリコン層１３４を持ち、
ｐ型もしくはイントリンジック型のシリコン１０２の下にｎ型高濃度不純物を含むシリコン層１２２を持ち、
ｎ型もしくはイントリンジック型のシリコン１０４の上にｐ型高濃度不純物を含むシリコン層１３６を持ち、
ｎ型もしくはイントリンジック型のシリコン１０４の下にｐ型高濃度不純物を含むシリコン層１２４を持ち、
ｎ型もしくはイントリンジック型のシリコン１０４と第１の酸化膜１１６とｐ型もしくはイントリンジック型のシリコン１０２から形成される柱を囲むゲート絶縁膜１２７が存在し、
ゲート絶縁膜１２７を囲むゲート電極１２８を有し、
該ｐ型もしくはイントリンジック型のシリコン１０２の上に存在するｎ型高濃度不純物を含むシリコン層１３４と該ｎ型もしくはイントリンジック型のシリコン１０４の上に存在するｐ型高濃度不純物を含むシリコン層１３６を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコン１０２の下に存在するｎ型高濃度不純物を含むシリコン層１２２に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコン１０４の下に存在するｐ型高濃度不純物を含むシリコン層１２４に第２の電源を供給することにより動作する半導体装置である。 In this example,
One column is made of n-type or intrinsic silicon 104, first oxide film 116, and p-type or intrinsic silicon 102,
a silicon layer 134 containing n-type high-concentration impurities on p-type or intrinsic silicon 102;
Under the p-type or intrinsic silicon 102, there is a silicon layer 122 containing n-type high concentration impurities,
A silicon layer 136 containing p-type high-concentration impurities on n-type or intrinsic silicon 104,
Under the n-type or intrinsic silicon 104, there is a silicon layer 124 containing p-type high concentration impurities,
a gate insulating film 127 surrounding a column formed of n-type or intrinsic silicon 104, first oxide film 116, and p-type or intrinsic silicon 102 exists,
A gate electrode 128 surrounding the gate insulating film 127;
A silicon layer 134 containing n-type high concentration impurities existing on the p-type or intrinsic silicon 102 and a p-type high concentration impurity existing on the n-type or intrinsic silicon 104. Electrically connecting the silicon layer 136;
Supplying a first power source to a silicon layer 122 containing n-type high concentration impurities existing under the p-type or intrinsic silicon 102;
This is a semiconductor device that operates by supplying a second power source to a silicon layer 124 containing p-type high concentration impurities existing under the n-type or intrinsic silicon 104.

ｎ型高濃度不純物を含むシリコン層１３４上に、金属とシリコンの化合物１３８が形成され、
ｎ型高濃度不純物を含むシリコン層１２２上に、金属とシリコンの化合物１３７が形成され、
ｐ型高濃度不純物を含むシリコン層１３６上に、金属とシリコンの化合物１３９が形成され、
ｐ型高濃度不純物を含むシリコン層１２４上に、金属とシリコンの化合物１４０が形成される。
金属とシリコンの化合物１３８と、金属とシリコンの化合物１３９上にコンタクト１４８が形成され、
金属とシリコンの化合物１３７上にコンタクト１４７が形成され、
金属とシリコンの化合物１４０上にコンタクト１４９が形成され、
ゲート電極１２８上にコンタクト１５０が形成される。
コンタクト１４７上に第１メタル１５１が形成され、第１の電源が供給され、
コンタクト１４９上に第１メタル１５３が形成され、第２の電源が供給され、
コンタクト１４８上に第１メタル１５２が形成され、
コンタクト１５０上に第１メタル１５４が形成される。 A metal-silicon compound 138 is formed on the silicon layer 134 containing n-type high concentration impurities,
A metal-silicon compound 137 is formed on the silicon layer 122 containing n-type high concentration impurities,
A metal-silicon compound 139 is formed on the silicon layer 136 containing p-type high-concentration impurities,
A metal-silicon compound 140 is formed on the silicon layer 124 containing p-type high concentration impurities.
A contact 148 is formed on the metal-silicon compound 138 and the metal-silicon compound 139;
A contact 147 is formed on the metal and silicon compound 137;
Contacts 149 are formed on the metal and silicon compound 140;
A contact 150 is formed on the gate electrode 128.
A first metal 151 is formed on the contact 147, and the first power is supplied.
A first metal 153 is formed on the contact 149, and a second power is supplied.
A first metal 152 is formed on the contact 148,
A first metal 154 is formed on the contact 150.

ｐ型もしくはイントリンジック型のシリコン１０２は四角柱であり、
ｎ型もしくはイントリンジック型のシリコン１０４は四角柱であることにより、四角形のレジストを用いて１個の柱を形成することができる。 The p-type or intrinsic silicon 102 is a quadrangular prism,
Since the n-type or intrinsic silicon 104 is a quadrangular column, one column can be formed using a quadrangular resist.

ｐ型もしくはイントリンジック型のシリコン１０２である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺の長さは、最大空乏層幅の二倍、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことにより、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができる。 The length of the side contacting the first oxide film 116 of the square of the bottom of the quadrangular prism which is p-type or intrinsic silicon 102 is twice the maximum depletion layer width, that is, twice the Fermi potential. Less than twice the square root of what is multiplied by twice the dielectric constant of divide by the amount of charge of electrons and the impurity concentration of p-type silicon,
It is possible to deplete p-type or intrinsic silicon.

ｐ型もしくはイントリンジック型のシリコン１０２である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺に直交する辺の長さは、最大空乏層幅、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことにより、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができる。 The length of the side perpendicular to the side in contact with the first oxide film 116 of the square of the bottom of the quadrangular prism that is p-type or intrinsic silicon 102 is the maximum depletion layer width, that is, twice the Fermi potential. By multiplying twice the dielectric constant of silicon divided by the amount of charge of electrons and the impurity concentration of p-type silicon, it is shorter than the square root.
It is possible to deplete p-type or intrinsic silicon.

ｎ型もしくはイントリンジック型のシリコン１０４である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺の長さは、最大空乏層幅の二倍、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことにより、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができる。 The length of the side contacting the first oxide film 116 of the square of the bottom of the quadrangular prism, which is n-type or intrinsic silicon 104, is twice the maximum depletion layer width, that is, twice the Fermi potential. Less than twice the square root of the product of multiplying the dielectric constant by 2 times the charge amount of electrons and the impurity concentration of n-type silicon,
N-type or intrinsic silicon can be depleted.

ｎ型もしくはイントリンジック型のシリコン１０４である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺に直交する辺の長さは、最大空乏層幅、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことにより、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができる。 The length of the side perpendicular to the side in contact with the first oxide film 116 of the square of the bottom of the quadrangular prism that is n-type or intrinsic silicon 104 is twice the maximum depletion layer width, that is, the Fermi potential. By multiplying twice the dielectric constant of silicon divided by the amount of charge of electrons and the impurity concentration of n-type silicon, it is shorter than the square root,
N-type or intrinsic silicon can be depleted.

以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図６３を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図６３は、この発明に係る半導体装置の製造例を示している。（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。 An example of a manufacturing process for forming the structure of the semiconductor device according to the present invention will be described below with reference to FIGS. In these drawings, the same components are denoted by the same reference numerals. 2 to 63 show an example of manufacturing a semiconductor device according to the present invention. (A) is a plan view, (b) is an X-X ′ cross-sectional view, and (c) is a Y-Y ′ cross-sectional view.

図２を参照して、酸化膜１０１上に形成されたｐ型もしくはイントリンジック型のシリコン１０２に、ｎ型のシリコンを形成するためのレジスト１０３を形成する。イントリンジック型を用いる場合、この工程は不要である。 Referring to FIG. 2, a resist 103 for forming n-type silicon is formed on p-type or intrinsic silicon 102 formed on oxide film 101. This step is not necessary when using an intrinsic type.

図３を参照して、不純物を導入し、ｎ型もしくはイントリンジック方のシリコン１０４を形成する。イントリンジック型を用いる場合、この工程は不要である。 Referring to FIG. 3, impurities are introduced to form n-type or intrinsic silicon 104. This step is not necessary when using an intrinsic type.

図４を参照して、レジスト１０３を剥離する。 Referring to FIG. 4, the resist 103 is peeled off.

図５を参照して、酸化膜１０５、窒化膜１０６を堆積する。 Referring to FIG. 5, oxide film 105 and nitride film 106 are deposited.

図６を参照して、窒化膜エッチングのためのレジスト１０７、１０８を形成する。 Referring to FIG. 6, resists 107 and 108 for nitride film etching are formed.

図７を参照して、窒化膜をエッチングし、酸化膜をエッチングし、窒化膜１０９、１１０、酸化膜１１１、１１２に分離する。 Referring to FIG. 7, the nitride film is etched, the oxide film is etched, and separated into nitride films 109 and 110 and oxide films 111 and 112.

図８を参照して、レジスト１０７、１０８を剥離する。 Referring to FIG. 8, resists 107 and 108 are removed.

図９を参照して、窒化膜１１３を堆積する。 Referring to FIG. 9, a nitride film 113 is deposited.

図１０を参照して、窒化膜をエッチバックし、窒化膜サイドウォール１１４、１１５を形成する。 Referring to FIG. 10, the nitride film is etched back to form nitride film side walls 114 and 115.

図１１を参照して、シリコンをエッチングする。 Referring to FIG. 11, silicon is etched.

図１２を参照して、第１の酸化膜１１６を堆積し、平坦化する。 Referring to FIG. 12, a first oxide film 116 is deposited and planarized.

図１３を参照して、窒化膜１１７を堆積する。 Referring to FIG. 13, a nitride film 117 is deposited.

図１４を参照して、柱形成のためのレジスト１１８を形成する。 Referring to FIG. 14, a resist 118 for column formation is formed.

図１５を参照して、窒化膜をエッチングする。 Referring to FIG. 15, the nitride film is etched.

図１６を参照して、酸化膜１１１、１１２をエッチングする。 Referring to FIG. 16, oxide films 111 and 112 are etched.

図１７を参照して、レジスト１１８を剥離する。 Referring to FIG. 17, the resist 118 is removed.

図１８を参照して、シリコンをエッチングし、柱を形成する。 Referring to FIG. 18, silicon is etched to form pillars.

図１９を参照して、酸化膜１１９を堆積する。 Referring to FIG. 19, an oxide film 119 is deposited.

図２０を参照して、酸化膜をエッチングし、サイドウォール状に残存させる。 Referring to FIG. 20, the oxide film is etched and left in a sidewall shape.

図２１を参照して、素子分離するためのレジスト１２０を形成する。 Referring to FIG. 21, a resist 120 for element isolation is formed.

図２２を参照して、シリコンをエッチングし、素子分離を行う。 Referring to FIG. 22, silicon is etched and element isolation is performed.

図２３を参照して、レジスト１２０を剥離する。 Referring to FIG. 23, resist 120 is stripped.

図２４を参照して、不純物導入のためのレジスト１２１を形成する。 Referring to FIG. 24, a resist 121 for introducing impurities is formed.

図２５を参照して、不純物を導入し、ｎ型高濃度不純物を含むシリコン層１２２を形成する。 Referring to FIG. 25, impurities are introduced to form silicon layer 122 containing n-type high concentration impurities.

図２６を参照して、レジスト１２１を剥離する。 Referring to FIG. 26, resist 121 is stripped.

図２７を参照して、不純物導入のためのレジスト１２３を形成する。 Referring to FIG. 27, a resist 123 for introducing impurities is formed.

図２８を参照して、不純物を導入し、ｐ型高濃度不純物を含むシリコン層１２４を形成する。 Referring to FIG. 28, impurities are introduced to form a silicon layer 124 containing p-type high concentration impurities.

図２９を参照して、レジスト１２３を剥離する。 Referring to FIG. 29, resist 123 is stripped.

図３０を参照して、酸化膜をエッチングする。 Referring to FIG. 30, the oxide film is etched.

図３１を参照して、酸化膜１２５を堆積する。 Referring to FIG. 31, an oxide film 125 is deposited.

図３２を参照して、酸化膜をエッチバックする。このとき、窒化膜１１７上にも酸化膜１２６が残存する。 Referring to FIG. 32, the oxide film is etched back. At this time, the oxide film 126 also remains on the nitride film 117.

図３３を参照して、ゲート絶縁膜である高誘電体膜１２７、ゲート電極である金属１２８を堆積し、平坦化する。平坦化の際、酸化膜１２６はエッチングされる。
ゲート絶縁膜１２７は、
ゲート電極１２８と、
ｐ型もしくはイントリンジック型のシリコン１０２と、
後に形成されるｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン１３４層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と１２２、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコン１０４と、
後に形成されるｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層１３６と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層１２４と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極１２８は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることが好ましい。 Referring to FIG. 33, a high dielectric film 127 that is a gate insulating film and a metal 128 that is a gate electrode are deposited and planarized. During planarization, the oxide film 126 is etched.
The gate insulating film 127 is
A gate electrode 128;
p-type or intrinsic silicon 102;
A silicon 134 layer containing n-type high-concentration impurities existing on p-type or intrinsic silicon formed later;
a silicon layer 122 containing n-type high-concentration impurities existing under p-type or intrinsic type silicon;
Is an enhancement film that is an enhancement type nMOS transistor composed of
n-type or intrinsic silicon 104;
A silicon layer 136 containing p-type high-concentration impurities existing on n-type or intrinsic silicon formed later;
a silicon layer 124 containing p-type high-concentration impurities existing under n-type or intrinsic silicon;
Is an enhancement film that is an enhancement type pMOS transistor composed of
The gate electrode 128 is preferably a gate electrode formed of a material that enhances the nMOS transistor and the pMOS transistor.

図３４を参照して、金属１２８をエッチバックする。 Referring to FIG. 34, metal 128 is etched back.

図３５を参照して、酸化膜１２９を堆積し、平坦化する。 Referring to FIG. 35, an oxide film 129 is deposited and planarized.

図３６を参照して、酸化膜１２９をエッチバックする。 Referring to FIG. 36, oxide film 129 is etched back.

図３７を参照して、窒化膜１３０を堆積する。 Referring to FIG. 37, a nitride film 130 is deposited.

図３８を参照して、窒化膜１３０をエッチングし、サイドウォール状に残存させる。 Referring to FIG. 38, nitride film 130 is etched and left in a sidewall shape.

図３９を参照して、ゲート形成のためのレジスト１３１を形成する。 Referring to FIG. 39, a resist 131 for forming a gate is formed.

図４０を参照して、酸化膜１２９をエッチングする。 Referring to FIG. 40, oxide film 129 is etched.

図４１を参照して、金属１２８をエッチングし、ゲート電極を形成する。 Referring to FIG. 41, metal 128 is etched to form a gate electrode.

図４２を参照して、レジスト１３１を剥離する。 Referring to FIG. 42, resist 131 is peeled off.

図４３を参照して、酸化膜１３２を堆積する。 Referring to FIG. 43, an oxide film 132 is deposited.

図４４を参照して、酸化膜１３２をエッチングし、サイドウォール状に残存させる。 Referring to FIG. 44, oxide film 132 is etched and left in a sidewall shape.

図４５を参照して、高誘電体膜１２７をエッチングする。 Referring to FIG. 45, high dielectric film 127 is etched.

図４６を参照して、窒化膜１３０、１１７、１１４、１１５をエッチングする。 Referring to FIG. 46, nitride films 130, 117, 114, and 115 are etched.

図４７を参照して、高誘電体膜１２７をエッチングする。 Referring to FIG. 47, high dielectric film 127 is etched.

図４８を参照して、酸化膜をエッチングし、ｎ型高濃度不純物を含むシリコン層１２２、ｐ型高濃度不純物を含むシリコン層１２４を露出する。 Referring to FIG. 48, the oxide film is etched to expose silicon layer 122 containing n-type high concentration impurities and silicon layer 124 containing p-type high concentration impurities.

図４９を参照して、不純物導入のためのレジスト１３３を形成する。 Referring to FIG. 49, a resist 133 for introducing impurities is formed.

図５０を参照して、不純物を導入し、ｎ型高濃度不純物を含むシリコン層１３４を形成する。 Referring to FIG. 50, impurities are introduced to form silicon layer 134 containing n-type high concentration impurities.

図５１を参照して、レジスト１３３を剥離する。 Referring to FIG. 51, resist 133 is stripped.

図５２を参照して、不純物形成のためのレジスト１３５を形成する。 Referring to FIG. 52, a resist 135 for impurity formation is formed.

図５３を参照して、不純物を導入し、ｐ型高濃度不純物を含むシリコン層１３６を形成する。 Referring to FIG. 53, impurities are introduced to form a silicon layer 136 containing p-type high concentration impurities.

図５４を参照して、レジスト１３５を剥離する。 Referring to FIG. 54, resist 135 is removed.

図５５を参照して、金属とシリコンの化合物１３７、１３８、１３９、１４０を形成する。 Referring to FIG. 55, metal and silicon compounds 137, 138, 139 and 140 are formed.

図５６を参照して、窒化膜１４１を堆積し、酸化膜１４２を堆積し、平坦化を行う。 Referring to FIG. 56, nitride film 141 is deposited, oxide film 142 is deposited, and planarization is performed.

図５７を参照して、コンタクト孔１４３、１４４を形成する。 Referring to FIG. 57, contact holes 143 and 144 are formed.

図５８を参照して、コンタクト孔１４５を形成する。 Referring to FIG. 58, contact hole 145 is formed.

図５９を参照して、コンタクト孔１４６を形成する。 Referring to FIG. 59, contact hole 146 is formed.

図６０を参照して、窒化膜１４１をエッチングする。 Referring to FIG. 60, nitride film 141 is etched.

図６１を参照して、酸化膜をエッチングする。 Referring to FIG. 61, the oxide film is etched.

図６２を参照して、コンタクト１４７、１４８、１４９、１５０を形成する。 62, contacts 147, 148, 149, 150 are formed.

図６３を参照して、第１メタル１５１、１５２、１５３、１５４を形成する。 Referring to FIG. 63, first metals 151, 152, 153, 154 are formed.

実施例１では、ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱である構造を用いたが、
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱である構造を用いてもよい。
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱である構造を用いた実施例を示す平面図と断面構造をそれぞれ図６４（ａ）、（ｂ）、（ｃ）に示す。図６４（ａ）は平面図であり、図６４（ｂ）はＸ−Ｘ’断面図、図６４（ｃ）はＹ−Ｙ’断面図である。 In Example 1, p-type or intrinsic silicon is a quadrangular prism,
The n-type or intrinsic type silicon has a quadrangular prism structure,
p-type or intrinsic silicon is a semi-cylinder,
A structure in which n-type or intrinsic silicon is a semi-cylinder may be used.
p-type or intrinsic silicon is a semi-cylinder,
64 (a), (b), and (c) show a plan view and a cross-sectional structure showing an embodiment using a structure in which n-type or intrinsic silicon is a semi-cylindrical structure, respectively. 64 (a) is a plan view, FIG. 64 (b) is an XX ′ sectional view, and FIG. 64 (c) is a YY ′ sectional view.

この実施例では、
１本の柱がｎ型もしくはイントリンジック型のシリコン２０４と第１の酸化膜２１６とｐ型もしくはイントリンジック型のシリコン２０２からなり、
ｐ型もしくはイントリンジック型のシリコン２０２の上にｎ型高濃度不純物を含むシリコン層２３４を持ち、
ｐ型もしくはイントリンジック型のシリコン２０２の下にｎ型高濃度不純物を含むシリコン層２２２を持ち、
ｎ型もしくはイントリンジック型のシリコン２０４の上にｐ型高濃度不純物を含むシリコン層２３６を持ち、
ｎ型もしくはイントリンジック型のシリコン２０４の下にｐ型高濃度不純物を含むシリコン層２２４を持ち、
ｎ型もしくはイントリンジック型のシリコン２０４と第１の酸化膜２１６とｐ型もしくはイントリンジック型のシリコン２０２から形成される柱を囲むゲート絶縁膜２２７が存在し、
ゲート絶縁膜２２７を囲むゲート電極２２８を有し、
該ｐ型もしくはイントリンジック型のシリコン２０２の上に存在するｎ型高濃度不純物を含むシリコン層２３４と該ｎ型もしくはイントリンジック型のシリコン２０４の上に存在するｐ型高濃度不純物を含むシリコン層２３６を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコン２０２の下に存在するｎ型高濃度不純物を含むシリコン層２２２に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコン２０４の下に存在するｐ型高濃度不純物を含むシリコン層２２４に第２の電源を供給することを特徴とする半導体装置である。 In this example,
One pillar is made of n-type or intrinsic silicon 204, first oxide film 216, and p-type or intrinsic silicon 202,
a silicon layer 234 containing n-type high concentration impurities on p-type or intrinsic silicon 202;
Under the p-type or intrinsic type silicon 202, there is a silicon layer 222 containing n-type high concentration impurities,
A silicon layer 236 containing p-type high-concentration impurities on n-type or intrinsic silicon 204 is provided.
Under the n-type or intrinsic type silicon 204, there is a silicon layer 224 containing p-type high concentration impurities,
There is a gate insulating film 227 surrounding a column formed of n-type or intrinsic silicon 204, first oxide film 216, and p-type or intrinsic silicon 202,
A gate electrode 228 surrounding the gate insulating film 227;
A silicon layer 234 containing n-type high concentration impurities existing on the p-type or intrinsic silicon 202 and a p-type high concentration impurity existing on the n-type or intrinsic silicon 204. Electrically connecting the silicon layer 236;
Supplying a first power source to the silicon layer 222 containing n-type high-concentration impurities existing under the p-type or intrinsic silicon 202;
A semiconductor device is characterized in that a second power source is supplied to the silicon layer 224 containing p-type high concentration impurities existing under the n-type or intrinsic silicon 204.

ｎ型高濃度不純物を含むシリコン層２３４上に、金属とシリコンの化合物２３８が形成され、
ｎ型高濃度不純物を含むシリコン層２２２上に、金属とシリコンの化合物２３７が形成され、
ｐ型高濃度不純物を含むシリコン層２３６上に、金属とシリコンの化合物２３９が形成され、
ｐ型高濃度不純物を含むシリコン層２２４上に、金属とシリコンの化合物２４０が形成される。
金属とシリコンの化合物２３８と、金属とシリコンの化合物２３９上にコンタクト２４８が形成され、
金属とシリコンの化合物２３７上にコンタクト２４７が形成され、
金属とシリコンの化合物２４０上にコンタクト２４９が形成され、
ゲート電極２２８上にコンタクト２５０が形成される。
コンタクト２４７上に第１メタル２５１が形成され、第１の電源が供給され、
コンタクト２４９上に第１メタル２５３が形成され、第２の電源が供給され、
コンタクト２４８上に第１メタル２５２が形成され、
コンタクト２５０上に第１メタル２５４が形成される。 A metal-silicon compound 238 is formed on the silicon layer 234 containing n-type high-concentration impurities,
A metal-silicon compound 237 is formed on the silicon layer 222 containing n-type high concentration impurities,
A metal-silicon compound 239 is formed on the silicon layer 236 containing p-type high-concentration impurities,
A metal-silicon compound 240 is formed on the silicon layer 224 containing p-type high concentration impurities.
Contacts 248 are formed on the metal-silicon compound 238 and the metal-silicon compound 239;
A contact 247 is formed on the compound 237 of metal and silicon,
A contact 249 is formed on the metal-silicon compound 240;
A contact 250 is formed on the gate electrode 228.
A first metal 251 is formed on the contact 247, and a first power is supplied.
The first metal 253 is formed on the contact 249, and the second power is supplied.
A first metal 252 is formed on the contact 248,
A first metal 254 is formed on the contact 250.

ｐ型もしくはイントリンジック型のシリコン２０２は半円柱であり、
ｎ型もしくはイントリンジック型のシリコン２０４は半円柱であることにより、半円のレジストを用いて１個の柱を形成することができる。 The p-type or intrinsic silicon 202 is a semi-cylinder,
Since the n-type or intrinsic silicon 204 is a semi-cylinder, one pillar can be formed using a semi-circular resist.

１０１．酸化膜
１０２．ｐ型もしくはイントリンジック型のシリコン
１０３．レジスト
１０４．ｎ型もしくはイントリンジック型のシリコン
１０５．酸化膜
１０６．窒化膜
１０７．レジスト
１０８．レジスト
１０９．窒化膜
１１０．窒化膜
１１１．酸化膜
１１２．酸化膜
１１３．窒化膜
１１４．窒化膜サイドウォール
１１５．窒化膜サイドウォール
１１６．第１の酸化膜
１１７．窒化膜
１１８．レジスト
１１９．酸化膜
１２０．レジスト
１２１．レジスト
１２２．ｎ型高濃度不純物を含むシリコン層
１２３．レジスト
１２４．ｐ型高濃度不純物を含むシリコン層
１２５．酸化膜
１２６．酸化膜
１２７．ゲート絶縁膜、高誘電体膜
１２８．ゲート電極、金属
１２９．酸化膜
１３０．窒化膜
１３１．レジスト
１３２．酸化膜
１３３．レジスト
１３４．ｎ型高濃度不純物を含むシリコン層
１３５．レジスト
１３６．ｐ型高濃度不純物を含むシリコン層
１３７．金属とシリコンの化合物
１３８．金属とシリコンの化合物
１３９．金属とシリコンの化合物
１４０．金属とシリコンの化合物
１４１．窒化膜
１４２．酸化膜
１４３．コンタクト孔
１４４．コンタクト孔
１４５．コンタクト孔
１４６．コンタクト孔
１４７．コンタクト
１４８．コンタクト
１４９．コンタクト
１５０．コンタクト
１５１．第１メタル
１５２．第１メタル
１５３．第１メタル
１５４．第１メタル
２０２．ｐ型もしくはイントリンジック型のシリコン
２０４．ｎ型もしくはイントリンジック型のシリコン
２１６．第１の酸化膜
２２２．ｎ型高濃度不純物を含むシリコン層
２２４．ｐ型高濃度不純物を含むシリコン層
２２７．ゲート絶縁膜
２２８．ゲート電極
２３４．ｎ型高濃度不純物を含むシリコン層
２３６．ｐ型高濃度不純物を含むシリコン層
２３７．金属とシリコンの化合物
２３８．金属とシリコンの化合物
２３９．金属とシリコンの化合物
２４０．金属とシリコンの化合物
２４７．コンタクト
２４８．コンタクト
２４９．コンタクト
２５０．コンタクト
２５１．第１メタル
２５２．第１メタル
２５３．第１メタル
２５４．第１メタル 101. Oxide film 102. p-type or intrinsic type silicon 103. Resist 104. n-type or intrinsic silicon 105. Oxide film 106. Nitride film 107. Resist 108. Resist 109. Nitride film 110. Nitride film 111. Oxide film 112. Oxide film 113. Nitride film 114. Nitride film sidewall 115. Nitride film sidewall 116. First oxide film 117. Nitride film 118. Resist 119. Oxide film 120. Resist 121. Resist 122. Silicon layer 123 containing n-type high concentration impurities. Resist 124. Silicon layer 125 containing p-type high concentration impurities. Oxide film 126. Oxide film 127. Gate insulating film, high dielectric film 128. Gate electrode, metal 129. Oxide film 130. Nitride film 131. Resist 132. Oxide film 133. Resist 134. Silicon layer 135 containing n-type high concentration impurities. Resist 136. Silicon layer containing p-type high concentration impurity 137. Compound of metal and silicon 138. Compound of metal and silicon 139. Compound of metal and silicon 140. Compound of metal and silicon 141. Nitride film 142. Oxide film 143. Contact hole 144. Contact hole 145. Contact hole 146. Contact hole 147. Contact 148. Contact 149. Contact 150. Contact 151. First metal 152. First metal 153. First metal 154. First metal 202. p-type or intrinsic type silicon 204. n-type or intrinsic silicon 216. First oxide film 222. Silicon layer containing n-type high concentration impurity 224. Silicon layer containing p-type high concentration impurity 227. Gate insulating film 228. Gate electrode 234. Silicon layer 236. containing n-type high concentration impurity. p-type high concentration impurity-containing silicon layer 237. Compound of metal and silicon 238. Compound of metal and silicon 239. Compound of metal and silicon 240. Compound of metal and silicon 247. Contact 248. Contact 249. Contact 250. Contact 251. First metal 252. First metal 253. First metal 254. 1st metal

Claims (9)

基板上に配置されており、第１のシリコンと、該第１のシリコンとは異なる導電型の第２のシリコンと、前記第１のシリコンと前記第２のシリコンの間に配置され、前記基板に対して垂直方向に延びている第１の絶縁物とを含む柱構造体と、
前記第１のシリコンを挟むように前記第１のシリコンの上下に配置され、前記第１のシリコンとは異なる導電型を有する第１の高濃度不純物を含む第１の上下一対のシリコン層であって、少なくとも第１の下のシリコン層は前記第１の絶縁物と接している、前記第１の上下一対のシリコン層と、
前記第２のシリコンを挟むように前記第２のシリコンの上下に配置され、前第２のシリコンとは異なる導電型を有する第２の高濃度不純物を含む第２の上下一対のシリコン層であって、少なくとも第２の下のシリコン層は前記第１の絶縁物と接している、前記第２の上下一対のシリコン層と、
前記第１のシリコン、前記第２のシリコン、前記第１の上下一対のシリコン層、前記第２の上下一対のシリコン層、及び前記第１の絶縁物のそれぞれの周囲を取り囲む第２の絶縁物と、
前記第２の絶縁物の周囲を取り囲む導電体とを備え、
前記第１の上下一対のシリコン層のうちの前記第１のシリコンの上に配置されるシリコン層は、前記第２の上下一対のシリコン層のうちの前記第２のシリコンの上に配置されるシリコン層に電気的に接続され、
第１の電力が、前記第１の上下一対のシリコン層の内の下のシリコン層に与えられ、第２の電力が、前記第２の上下一対のシリコン層の内の下のシリコン層に与えられ、
前記導電体の上面は、前記第１の上のシリコン層及び前記第２の上のシリコン層の上面より垂直方向に低い位置にある半導体装置。 A first silicon, a second silicon having a conductivity type different from the first silicon, and the first silicon and the second silicon, the substrate being disposed on the substrate; A column structure including a first insulator extending in a direction perpendicular to
A first pair of upper and lower silicon layers including a first high-concentration impurity that is disposed above and below the first silicon so as to sandwich the first silicon and has a conductivity type different from that of the first silicon. And at least a first lower silicon layer in contact with the first insulator, the first pair of upper and lower silicon layers;
A pair of upper and lower silicon layers including a second high-concentration impurity that is disposed above and below the second silicon so as to sandwich the second silicon and has a conductivity type different from that of the previous second silicon. And at least a second lower silicon layer is in contact with the first insulator, the second pair of upper and lower silicon layers,
The first silicon, the second silicon, the first pair of upper and lower silicon layers, the second pair of upper and lower silicon layers, and a second insulator surrounding each of the first insulators When,
A conductor surrounding the periphery of the second insulator,
The silicon layer disposed on the first silicon of the first pair of upper and lower silicon layers is disposed on the second silicon of the second pair of upper and lower silicon layers. Electrically connected to the silicon layer,
A first power is applied to a lower silicon layer in the first pair of upper and lower silicon layers, and a second power is applied to a lower silicon layer in the second pair of upper and lower silicon layers. And
The upper surface of the said conductor is a semiconductor device which exists in the position lower in the perpendicular direction than the upper surface of the said 1st upper silicon layer and the said 2nd upper silicon layer. 前記柱構造体において、前記第１のシリコンは、ｐ型又はイントリンジック型のシリコンを含み、前記第２のシリコンは、ｎ型又はイントリンジック型のシリコンを含み、前記第１の絶縁物は、第１の酸化膜を含み、
前記第１の上下一対のシリコン層は、各々がｎ型の高濃度不純物を含むシリコン層を含み、
前記第２の上下一対のシリコン層は、各々がｐ型の高濃度不純物を含むシリコン層を含み、
前記第２の絶縁物及び前記導電体は、ゲート絶縁膜及びゲート電極としてそれぞれ機能する請求項１に記載の半導体装置。 In the pillar structure, the first silicon includes p-type or intrinsic silicon, the second silicon includes n-type or intrinsic silicon, and the first insulator. Includes a first oxide film,
Each of the first pair of upper and lower silicon layers includes a silicon layer containing n-type high concentration impurities,
The second pair of upper and lower silicon layers each include a silicon layer containing p-type high concentration impurities,
The semiconductor device according to claim 1, wherein the second insulator and the conductor function as a gate insulating film and a gate electrode, respectively. 前記第１のシリコン及び前記第２のシリコンは、各々が、四角柱形状の構造である請求項２の記載の半導体装置。   The semiconductor device according to claim 2, wherein each of the first silicon and the second silicon has a quadrangular prism shape structure. 四角柱形状で形成される前記第１のシリコンの底面の四角形の、前記第１の酸化膜と接する辺の長さＬ1は、以下の式１を満たし、
[式１] Ｌ1＜２×√｛（２×ΦF）×（２×εsilicon）／（ｑ×ＮA）｝
ここで、ΦFはフェルミポテンシャルであり、εsiliconはシリコンの誘電率であり、ｑは電子の電荷量であり、ＮAは前記第１のシリコンの不純物濃度である請求項３に記載の半導体装置。 The length L 1 of the side of the square of the bottom surface of the first silicon formed in a quadrangular prism shape that contacts the first oxide film satisfies the following formula 1.
[Formula 1] L 1 <2 × √ {(2 × Φ F ) × (2 × ε silicon) / (q × N A )}
4. The semiconductor device according to claim 3, wherein Φ F is a Fermi potential, ε silicon is a dielectric constant of silicon, q is a charge amount of electrons, and N A is an impurity concentration of the first silicon. . 四角柱形状で形成される前記第１のシリコンの底面の四角形の、前記第１の酸化膜と接する辺に直交する辺の長さＬ2は、以下の式２を満たし、
[式２] Ｌ2＜２×√｛（２×ΦF）×（２×εsilicon）／（ｑ×ＮA）｝
ここで、ΦFはフェルミポテンシャルであり、εsiliconはシリコンの誘電率であり、ｑは電子の電荷量であり、ＮAは前記第１のシリコンの不純物濃度である請求項３に記載の半導体装置。 The length L 2 of the side perpendicular to the side in contact with the first oxide film of the square of the bottom surface of the first silicon formed in the shape of a quadrangular prism satisfies the following formula 2.
[Formula 2] L 2 <2 × √ {(2 × Φ F ) × (2 × ε silicon) / (q × N A )}
4. The semiconductor device according to claim 3, wherein Φ F is a Fermi potential, ε silicon is a dielectric constant of silicon, q is a charge amount of electrons, and N A is an impurity concentration of the first silicon. . 四角柱形状で形成される前記第２のシリコンの底面の四角形の、前記第１の酸化膜と接する辺の長さＬ3は、以下の式３を満たし、
[式３] Ｌ3＜２×√｛（２×ΦF）×（２×εsilicon）／（ｑ×ＮD）｝
ここで、ΦFはフェルミポテンシャルであり、εsiliconはシリコンの誘電率であり、ｑは電子の電荷量であり、ＮDは前記第２のシリコンの不純物濃度である請求項３に記載の半導体装置。 The length L 3 of the side of the square of the bottom surface of the second silicon formed in a quadrangular prism shape that contacts the first oxide film satisfies the following formula 3.
[Formula 3] L 3 <2 × √ {(2 × Φ F ) × (2 × ε silicon) / (q × N D )}
4. The semiconductor device according to claim 3, wherein Φ F is a Fermi potential, ε silicon is a dielectric constant of silicon, q is a charge amount of electrons, and N D is an impurity concentration of the second silicon. . 四角柱形状で形成される前記第２のシリコンの底面の四角形の、前記第１の酸化膜と接する辺に直交する辺の長さＬ4は、以下の式４を満たし、
[式４] Ｌ4＜２×√｛（２×ΦF）×（２×εsilicon）／（ｑ×ＮD）｝
ここで、ΦFはフェルミポテンシャルであり、εsiliconはシリコンの誘電率であり、ｑは電子の電荷量であり、ＮDは前記第２のシリコンの不純物濃度である請求項３に記載の半導体装置。 The length L 4 of the side perpendicular to the side in contact with the first oxide film of the square of the bottom surface of the second silicon formed in a quadrangular prism shape satisfies the following Expression 4.
[Formula 4] L 4 <2 × √ {(2 × Φ F ) × (2 × ε silicon) / (q × N D )}
4. The semiconductor device according to claim 3, wherein Φ F is a Fermi potential, ε silicon is a dielectric constant of silicon, q is a charge amount of electrons, and N D is an impurity concentration of the second silicon. . 前記第１のシリコン及び前記第２のシリコンは、各々が、半円柱形状に形成されている請求項２の記載の半導体装置。   The semiconductor device according to claim 2, wherein each of the first silicon and the second silicon is formed in a semi-cylindrical shape. 前記第２の絶縁体は、ゲート絶縁膜を含み、前記第２の絶縁体の周囲を取り囲む前記導電体は、ゲート電極を含み、前記第１のシリコンと前記第１の上下一対のシリコン層との組み合わせは、エンハンスメント型のｎＭＯＳトランジスタを構成し、
前記第２の絶縁体は、ゲート絶縁膜を含み、前記第２の絶縁体の周囲を取り囲む前記導電体は、ゲート電極を含み、前記第２のシリコンと前記第２の上下一対のシリコン層との組み合わせは、エンハンスメント型のｐＭＯＳトランジスタを構成し、
前記導電体は、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタをエンハンスメント型トランジスタとする材料を含む請求項１の半導体装置。 The second insulator includes a gate insulating film, the conductor surrounding the second insulator includes a gate electrode, the first silicon and the first pair of upper and lower silicon layers, This combination constitutes an enhancement type nMOS transistor,
The second insulator includes a gate insulating film, the conductor surrounding the second insulator includes a gate electrode, the second silicon and the second upper and lower pair of silicon layers; This combination constitutes an enhancement-type pMOS transistor,
The semiconductor device according to claim 1, wherein the conductor includes a material that makes the nMOS transistor and the pMOS transistor an enhancement type transistor.
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