JP5241638B2

JP5241638B2 - 表示制御装置

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Publication number: JP5241638B2
Application number: JP2009172216A
Authority: JP
Inventors: 義弘内山
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2009-07-23
Filing date: 2009-07-23
Publication date: 2013-07-17
Anticipated expiration: 2029-07-23
Also published as: JP2011027914A; US20110018887A1; US8917280B2; CN101964181B; CN101964181A

Description

本発明は、画像供給源から送信される画像データを入力クロック信号に同期して受信し、これを入力クロック信号とは非同期の出力クロック信号に同期して出力し、画像表示装置に供給する表示制御装置に関するものである。

パーソナルコンピュータや各種映像機器等の画像供給源と液晶ディスプレイ等の画像表示装置との間は、例えば、ＤｉｓｐｌａｙＰｏｒｔ（ディスプレイポート）等の規格のデジタル映像入出力インタフェースを介して接続され、画像供給源から画像表示装置に対して、画像データ、音声データ、同期信号等がパケット単位で送信される。

上記規格では、画像供給源から画像表示装置に対して、クロック信号ＣＬＫ１に同期して画像データが送信されるとともに、画像表示装置がピクセルクロックとして利用するクロック信号ＣＬＫ２を生成するために、Ｎ＊ＣＬＫ１の周期＝Ｍ＊ＣＬＫ２の周期の関係が成り立つようなＭ，Ｎの値（Ｍ，Ｎは整数）が送信される。このＭ，Ｎの値は定期的に送信され、クロック信号ＣＬＫ１，ＣＬＫ２の関係が定期的に更新される。

そこで、画像表示装置に付随して、画像供給源から受信したクロック信号ＣＬＫ１と上記Ｍ，Ｎの値からクロック信号ＣＬＫ２を再生するクロック信号生成回路を設けるとともに、クロック信号ＣＬＫ１に同期して受信した画像信号をクロック信号ＣＬＫ２に同期した信号に変換して画像表示装置に供給する、表示制御装置が設けられる。

ここで、クロック信号ＣＬＫ１とＭ，Ｎの値からクロック信号ＣＬＫ２を再生することに関連して、特許文献１には、ピクセル／オーディオクロックレートおよびリンクレートを、２¹⁰×３³×５⁷×１１¹Ｈｚで表されるマスタ周波数２３．７６ＧＨｚに基づいてＡ，Ｂ，Ｃ，Ｄの４つのパラメータで表現し、リンククロックからピクセル／オーディオクロックを再生成することが開示されている。

特開２００５−４７３０号公報

前述のように、出力クロック信号ＣＬＫ２の周期は入力クロック信号ＣＬＫ１の周期のＮ／Ｍ倍である。しかし、利用可能なビット数ではＮ，Ｍの値を正確に表現することができず、近似したＮ，Ｍの値を送信する場合もある。また、送信クロックとして利用される入力クロック信号の周期をスペクトル拡散した場合には、正確なＮ，Ｍの値を決めることができず、平均的なＮ，Ｍの値が送信される。このような近似した、もしくは、平均的なＮ，Ｍの値にもとづいて出力クロック信号を生成すると、入力クロック信号と出力クロック信号とが互いに非同期になる。すなわち、例えば、入力クロック信号の周期で計測した１フレームの期間と、出力クロック信号の周期で計測した１フレームの期間とが一致せず、その結果、各フレームの開始時に、入力クロック信号のエッジのタイミングと出力クロック信号のエッジのタイミングとが一致せず、かつ、両者の間のタイミングのずれが、フレームごとに変化する。そのため、入力側と出力側との間にタイミングのずれが生じ、表示画像が乱れたり、画像が表示できなくなったりする場合がある。

以下、入力側と出力側との間のタイミングのずれについて説明する。

図６は、画像データの入力のタイミングを示す水平ブランキング開始信号ＢＳと、出力のタイミングを示す垂直同期信号ＶＳおよび水平同期信号ＨＳとの間のタイミングのずれを表すタイミングチャートである。信号ＢＳは、入力クロック信号に同期した信号であり、入力画像データのそれぞれのラインの開始を示す。信号ＶＳおよび信号ＨＳは、出力クロック信号に同期した信号であり、信号ＶＳは出力画像データのそれぞれのフレームの開始を、信号ＨＳは出力画像データのそれぞれのラインの開始を示す。

図６では、入力画像の１ラインの期間（隣り合う信号ＢＳ間の期間）、および、出力画像の１ラインの期間（隣り合う信号ＨＳ間の期間）を、それぞれ、入力クロック信号および出力クロック信号の周期によってきめた。すなわち、入力画像の１ラインの期間を入力クロック信号の所定のサイクル数の期間とし、出力画像の１ラインの期間を出力クロック信号の（入力クロック信号の所定のサイクル数とは異なる）所定のサイクル数の期間とした。図６の例では、入力画像の１ラインの期間に比較して、出力画像の１ラインの期間の方がわずかに長い。

このため、あるフレームの開始時の信号ＶＳのタイミング（信号ＶＳの立下りのタイミング）における信号ＢＳと信号ＨＳとの間のタイミングのずれ（レイテンシー）に比較して、次のフレームの開始時のタイミングのずれ（レイテンシー）が変化（増大）する。

一方、入力画像の１ラインの期間に比較して出力画像の１ラインの期間の方が短い場合には、次のフレームの開始時のタイミングのずれの変化の方向は逆向きとなる。

いずれにしても、フレームごとに、信号ＢＳのタイミングと信号ＨＳのタイミングとの間のずれ（レイテンシー）、すなわち、画像データの入力のタイミングと出力のタイミングとの間のずれ（レイテンシー）が変化する。この変化が、フレームの進行とともに蓄積されると、きわめて大きなタイミングのずれが発生し、画像データの入力のタイミングと出力のタイミングとの間の調整の役割を果たすバッファメモリの容量が不足し、表示画像が乱れたり、画像が表示できなくなったりする。

図６には、入力画像および出力画像の１ラインの期間を、入力クロック信号および出力クロック信号のそれぞれの所定のサイクル数の期間とした例を示した。これに対して、図７に示されるように、入力クロック信号に同期した信号ＢＳのタイミングで出力クロック信号のエッジを検出し、出力画像の各ラインの開始タイミングを決めることも考えられる。具体的には、図７では、信号ＢＳの検出から、所定のセットアップ時間を経過した後に、最初に検出された出力クロック（ピクセルクロック）信号の立ち上がりエッジから、出力画像のラインが始まるとした。

この場合には、画像データの入力のタイミングと出力のタイミングとの間のずれ（レイテンシー）の変化が蓄積することは無い。しかしながら、１ラインあたりの出力クロックのサイクル数がラインごとに変化する。すなわち、信号ＢＳは、入力クロック信号に同期して生成されるが、出力クロック信号は入力クロック信号と非同期であり、出力クロック信号のエッジのタイミングは信号ＢＳのタイミングとは一致しない。しかも、変換比Ｎ／Ｍ、および、隣り合う信号ＢＳ間の入力クロックの周期数によっては、信号ＢＳと出力クロック信号とのタイミング関係が、ラインごとに変化する。このため、同図下部に示すように、１ライン当たりのピクセルクロック数（ピクセルクロックのサイクル数）は１ライン毎に変動する。

すなわち、図８に示すように、１ライン当たりのピクセルクロック数がライン毎に変動する。同図は、画像が表示される有効画像データ領域を示すとともに、水平同期信号ＨＳ、垂直同期信号ＶＳ、およびデータ有効信号ＤＥのそれぞれが生成される期間を模式的に表している。データ有効信号ＤＥは、出力クロック信号に同期した信号であり、各ラインにおいて、有効画像データ領域のデータが出力される期間に有効（図示した例では‘Ｈ’レベル）になる。同図右側の段差部分は、各ラインのピクセルクロック数を変動させている様子を表している。

このように、１ライン当たりのピクセルクロック数がライン毎に変動すると、表示画像に影響を及ぼすという問題があった。

本発明の目的は、ピクセルクロック数をライン毎に変動させることなく、画像データの入力のタイミングと出力のタイミングとの間のずれ（レイテンシー）の変化の蓄積を防止することができる表示制御装置を提供することにある。

上記目的を達成するために、本発明は、複数のフレームのそれぞれを構成する複数のラインの、それぞれを構成する複数の画素の値を示す画素データを、前記フレームの順に、かつ、それぞれのフレームごとに前記ラインの順に含む入力データを、第１のクロック信号に同期して受信し、該画素データを含む出力データを、前記第１のクロック信号とは非同期の第２のクロック信号に同期して出力する表示制御装置であって、
前記入力データは、前記それぞれのラインの水平ブランキング期間の終了を示す水平ブランキング終了信号を含み、該それぞれのラインを構成する画素の画素データは該水平ブランキング終了信号に続いて受信され、
それぞれのフレームにおいて、前記第１のクロック信号の所定のサイクル数の期間の前記第２のクロック信号のサイクル数の、期待値との差分を示す差分値を算出する差分値算出回路と、
前記受信した入力データに含まれる画素データが前記第１のクロック信号に同期して書き込まれるとともに、前記第２のクロック信号に同期して読み出され、出力されるバッファと、
最初のフレームにおいて、最初のラインの水平ブランキング終了信号のタイミングにもとづいて設定した読み出し開始タイミングから、それぞれのラインに、前記第２のクロック信号の所定のサイクル数の期間を該ラインの順番に割り当てるとともに、次およびそれ以降のフレームにおいて、最初のラインの水平ブランキング終了信号より前に、直前のフレームにおいて前記差分値算出回路が算出した差分値にもとづいたタイミングの補正を行ってから、引き続き、それぞれのラインに、前記第２のクロック信号の所定のサイクル数の期間を該ラインの順番に割り当て、該割り当てたそれぞれの期間内に、所定数の前記画素データを前記第２のクロック信号に同期して読み出すことを、前記バッファに指示する読み出し制御回路とを有することを特徴とする表示制御装置を提供するものである。

ここで、前記読み出し制御回路は、前記最初のフレームにおいて、前記最初のラインの水平ブランキング終了信号のタイミングで初期値に初期化され、その後、前記第２のクロック信号のサイクルをカウントし、前記所定のサイクル数に対応するカウント値に到達したときに初期化される動作を繰り返すクロックカウンタを有し、
前記クロックカウンタのカウント値にもとづいて前記それぞれのラインに前記所定のサイクル数の期間を割り当てるとともに、前記次およびそれ以降のフレームにおいて、前記最初のラインの水平ブランキング終了信号より前に、前記初期化されるときのカウント値、もしくは、前記初期値を調整することによって前記タイミングの補正を行うことが好ましい。

また、前記差分値算出回路は、それぞれのフレームにおいて、前記最初のラインより後のラインの水平ブランキング終了信号のタイミングにおける前記クロックカウンタのカウント値により、前記差分値を算出することが好ましい。

また、前記読み出し制御回路は、前記クロックカウンタのカウント値が所定の範囲内であるときに前記画素データの読み出しを前記バッファに指示することが好ましい。

また、前記バッファは、それぞれのラインを構成する画素数の画素データを記憶可能な記憶容量よりも小さな記憶容量を有することが好ましい。

本発明によれば、各フレームにおいて第２のクロック信号のサイクル数の期待値との差分値を算出し、その差分値に基づいて、有効画像データ領域の最初のラインの水平ブランキング終了信号より前に、タイミングを補正してから、画素データを出力することにより、表示画像に影響を与えることなく、画素データの入力のタイミングと出力のタイミングとの間のずれ（レイテンシー）の変化の蓄積を防止することができる。

本発明の表示制御装置の構成を表す一実施形態のブロック図である。（Ａ）は、有効画像データ領域と信号ＢＳ，ＢＥとの関係を表す概念図、（Ｂ）は、クロックカウンタの動作を表すタイミングチャートである。水平ブランキング開始信号ＢＳと水平同期信号ＨＳとの間のタイミングのずれが補正された様子を表すタイミングチャートである。有効画像データ領域の各ラインにおける画素データの書き込みおよび読み出しのタイミングを表すタイミングチャートである。１ラインでのピクセルクロック数の補正を表す概念図である。水平ブランキング開始信号ＢＳと、出力クロック信号に同期した水平同期信号ＨＳとの間のタイミングのずれの変化を表すタイミングチャートである。１ライン当たりのピクセルクロック数の変動を表す概念図である。各々のラインでのピクセルクロック数の変動を表す概念図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の表示制御装置を詳細に説明する。

図１は、本発明の表示制御装置の構成を表す一実施形態のブロック図である。同図に示す表示制御装置１０は、画像供給源から送信され、表示制御装置１０に入力される入力データを入力クロック信号（第１のクロック信号）に同期して受信し、入力データに含まれる画像データおよび同期信号等を含む出力データを、入力クロック信号とは非同期の出力クロック信号（第２のクロック信号）に同期して出力し、画像表示装置に供給するものである。

ここで、画像表示装置に表示される画像（映像）は複数のフレームにより構成される。また、それぞれのフレームは複数のラインにより構成され、それぞれのラインは複数の画素により構成される。

入力データは、複数のフレームのそれぞれを構成する複数ラインの、それぞれを構成する複数の画素の値を示す画素データ（画像データ）を、フレームの順に、かつ、それぞれのフレーム毎にラインの順に含む。また、入力データは、水平ブランキング期間の開始および終了を示す水平ブランキング開始信号ＢＳおよび水平ブランキング終了信号ＢＥ等を含み、それぞれのラインを構成する画素の画素データは、信号ＢＥに続いて入力される。

図１に示す表示制御装置１０は、入力データ検出回路１２と、画像サイズ情報検出回路１４と、クロック信号生成回路１６と、画像データバッファ１８と、ライン検出回路２０と、差分値算出回路２２と、制御回路２４とによって構成されている。

入力データ検出回路１２は、画像供給源から入力される入力データから、水平ブランキング開始信号ＢＳ、および水平ブランキング終了信号ＢＥ等を検出する。

ここで、入力クロック信号が、画素データを入力する信号線とは別に設けられたクロック信号線から入力される場合には、入力クロック信号をそのまま表示制御装置１０で使用する入力クロック信号として使用することができる。クロック信号線が設けられない場合には、入力データに含まれる画素データから、その画素データに対応するクロック信号を再生し、再生したクロック信号を入力クロック信号として使用することができる。

続いて、画像サイズ情報検出回路１４は、入力データに含まれ、垂直ブランキング期間内に入力される、画像サイズ情報データから、各フレームの水平画素数（１ライン当たりのピクセル数）およびライン数、有効画像データ領域の水平方向のピクセル数およびライン数、有効画像データ領域のフレーム内での位置等の情報を含む画像サイズ情報を検出する。

クロック信号生成回路１６は、入力データから、前述のように入力クロック信号、および、垂直ブランキング期間に入力されるＭ，Ｎの値に基づいて出力クロック信号（ピクセルクロック）を生成する。

画像データバッファ１８は、入力データ検出回路１２から入力される画素データを一時的に記憶し、入力と出力との間のタイミングのずれを吸収するためのものである。画像データバッファ１８は、バッファメモリ１９に加えて、バッファメモリ１９への画素データの書き込みを制御する書き込み制御回路１７を備えている。書き込み制御回路１７は、クロック生成回路１６から入力クロック信号の供給を受けるとともに、入力データ検出回路１２から信号ＢＥの検出の通知を受けて動作する。そして、信号ＢＥのタイミングから、書き込み指示信号を、バッファメモリ１９に供給する。書き込み指示信号の供給を受けたバッファメモリ１９は、入力クロック信号に同期して、画素データを書き込む。書き込み指示信号は、有効画像データ領域の水平方向のピクセル数の画素データを書き込むために必要な入力クロック信号のサイクル数の期間だけ、供給される。ただし、複数の入力クロック信号のサイクルごとに１つの画素の画素データを書き込むことも可能であり、有効画像データ領域の水平方向のピクセル数と、そのピクセル数の画素データを書き込むために必要な入力クロック信号のサイクル数とは、必ずしも一致しない。

本実施形態の画像データバッファ１８のバッファメモリ１９は、それぞれのラインを構成する画素数の画素データを記憶可能な記憶容量よりも小さな記憶容量を有する。また、バッファメモリ１９に記憶された画素データは、後述する読み出し制御回路２６から読み出し指示信号の供給を受けたときに、クロック信号生成回路１６から入力される出力クロック信号に同期して読み出され、出力される。

ライン検出回路２０は、クロック信号生成回路１６から入力クロック信号の供給を受け、画像サイズ情報検出回路１４から画像サイズ情報の供給を受けるとともに、入力データ検出回路１２から信号ＢＳ，ＢＥの検出の通知を受けて動作する。そして、垂直ブランキング期間の１ライン目を検出し、その検出情報を出力する。

差分値算出回路２２は、クロック信号生成回路１６から出力クロック信号の供給を受け、入力データ検出回路１２から信号ＢＥの検出の通知を受け、画像サイズ情報検出回路１４から画像サイズ情報の供給を受けるとともに、後述するクロックカウンタ２５からカウント値の供給を受けて動作する。そして、それぞれのフレームにおいて、例えば、有効画像データ領域の最後のラインの信号ＢＥのタイミングにおいて、クロックカウンタ２５のカウント値とその期待値との差分値を算出する。

制御回路２４は、クロック信号生成回路１６から出力クロック信号の供給を受け、入力データ検出回路１２から信号ＢＥの検出の通知を受け、画像サイズ情報検出回路１４から画像サイズ情報の供給を受け、ライン検出回路２０から垂直ブランキング期間の１ライン目の検出情報の供給を受けるとともに、差分値算出回路２２から差分値の供給を受けて動作する。そして、画像データバッファ１８からの画素データの読み出しを制御するとともに、水平アドレス信号、水平同期信号ＨＳ、垂直同期信号ＶＳ、およびデータ有効信号ＤＥ等の画像フレーム同期信号を生成する。

ここで、制御回路２４は、出力クロック信号のサイクルをカウントするクロックカウンタ（ピクセルカウンタ）２５と、画像データバッファ１８のバッファメモリ１９に、画素データの読み出しを指示する読み出し指示信号を生成する読み出し制御回路２６と、画像フレーム同期信号を生成する同期信号生成回路２７とを備えている。

クロックカウンタ２５は、本実施形態の場合、最初のフレームの有効画像データ領域の最初のラインの前の信号ＢＥのタイミングで初期値（例えば、カウント値＝０）に初期化される。その後、クロックカウンタ２５は、出力クロック信号のサイクルをカウントし、所定のサイクル数に対応するカウント値（例えば、カウント値＝ｎ）に到達したときに初期化され、以後同様にカウントし、初期化される動作を繰り返す。

読み出し制御回路２６は、それぞれのフレームにおいて、クロックカウンタ２５のカウント値に基づいて、すなわち、上記のように、初期値と所定のカウント値との間を繰り返すクロックカウンタ２５のカウント値にもとづいて、それぞれのラインに、出力クロック信号の所定のサイクル数の期間をラインの順番に割り当てる。そして、それぞれのラインに割り当てた期間内で、クロックカウンタ２５のカウント値が所定の範囲であるときに、バッファメモリ１９からの画素データの読み出しを指示する。また、読み出し制御回路２６は、２フレーム目以降の各フレームにおいて、垂直ブランキング期間の１ライン目のピクセルクロック数を調整することにより、タイミングの補正を行う。２フレーム目以降の各フレームでは、補正されたタイミングで、バッファメモリ１９からの画素データの読み出しが制御される。これにより、画素データの入力のタイミングと出力のタイミングとの間のずれ（レイテンシー）の変化が、蓄積することを防止する。

同期信号生成回路２７は、クロックカウンタ２５のカウント値にもとづいて、垂直同期信号ＶＳ、水平同期信号ＨＳ、および、データ有効信号ＤＥを生成して、出力する。具体的には、データ有効信号ＤＥは、有効画像データ領域内の各ラインで、クロックカウンタ２５のカウント値が、バッファメモリ１９からの画素データの読み出しを指示する値である間だけ、生成される。すなわち、有効（例えば、‘Ｈ’レベル）になる。水平同期信号ＨＳは、有効画像データ領域より前のラインを含めた各ラインで、クロックカウンタ２５のカウント値が、バッファメモリ１９からの画素データの読み出しを指示する値になる以前に、所定の出力クロック信号のサイクル数の期間だけ生成される。垂直同期信号ＶＳは、ライン検出回路２０によって検出された最初のラインの水平同期信号ＨＳが生成されるタイミングから、それより後で、かつ、有効画像データ領域の最初のラインより前の、所定のラインの水平同期信号ＨＳが生成されるタイミングまでの期間、生成される。

次に、差分値算出回路２２による差分値の算出方法について説明する。

図２（Ａ）は、有効画像データ領域と信号ＢＳ，ＢＥとの関係を表す概念図、同図（Ｂ）は、クロックカウンタ２５の動作を表すタイミングチャートである。なお、同図では、１ラインのピクセルクロック数を（ｎ＋１）としている。

同図（Ａ）に例示するように、１フレーム期間には、画像が表示される有効画像データ領域（画像表示期間）と、画像が表示されないブランキング期間（画像非表示期間）がある。信号ＢＳは、各ラインの水平ブランキング期間の開始タイミングを表し、１ライン毎に１回挿入される。また、信号ＢＥは、有効画像データ領域の各ライン、すなわち、有効画像データ領域内の画素を含む各ラインの水平ブランキング期間の終了タイミング（有効画像データ領域の開始タイミング）を表し、有効画像データ領域の１ライン毎に１回挿入される。

同図（Ｂ）に示すように、クロックカウンタ２５は、最初のフレームにおいて、有効画像データ領域の最初のラインの信号ＢＥのタイミングで初期値（０）に初期化され、その後、カウント値０〜ｎまでカウントすることを繰り返す。

差分値算出回路２２は、それぞれのフレームにおいて、有効画像データ領域の最後のラインの信号ＢＥのタイミングにおいてクロックカウンタ２５のカウント値と、その期待値との差分値を算出し、ラッチする。

ここで、それぞれのフレームにおいて、クロックカウンタ２５が、有効画像データ領域の最後のラインの信号ＢＥのタイミングまでカウントした時点で、画素データの入力のタイミングと出力のタイミングとの間のずれ（レイテンシー）に変化がない場合には、クロックカウンタ２５のカウント値は０（期待値）になる。一方、両者の間のレイテンシーに変化がある場合、カウント値は、レイテンシーの変化に対応したカウント値になる。図２（Ｂ）の例の場合、カウント値はｎ−１となっている。

差分値算出回路２２は、それぞれのフレームにおいて、有効画像データ領域の最後のラインの前の信号ＢＥのタイミングにおけるクロックカウンタ２５のカウント値＝ｎ−１と、その期待値＝０（＝ｎ＋１）との差分をとることにより、差分値を算出する。図２（Ｂ）の例の場合、差分値は（ｎ−１）−（ｎ＋１）＝−２である。

ここで、最後のラインの信号ＢＥのタイミングでのクロックカウンタ２５のカウント値は、有効画像データ領域の最初のラインの信号ＢＥのタイミングから、最後のラインの信号ＢＥのタイミングまでの期間、すなわち、有効画像データ領域のライン数をｍとした場合、ｍ−１ラインの期間、出力クロック信号をカウントした時点でのカウント値である。信号ＢＥは、入力クロック信号に同期した信号であり、従って、このカウント値は、入力クロック信号の所定のサイクル数（ｍ−１ラインのピクセル数に対応するサイクル数）の期間の出力クロック信号のサイクル数を表す。ただし、この期間の出力クロック信号の合計サイクル数を示すカウント数ではなく、カウント値＝ｎに到達するたびに初期化を行ったカウント値である。これにより、期待値が０となり、期待値との差分を容易に求めることができる。

なお、図２（Ｂ）では、最後のラインで０に初期化された時点までのカウント値のみを示すが、クロックカウンタ２５は、その後も、出力クロック信号のカウントを続け、０〜ｎのカウント値を繰り返す。そして、続く次のフレームの有効画像データ領域より前のブランキング期間中に、後から述べるように、差分値に基づいた補正を行い、その後、さらにカウントを続け、０〜ｎのカウント値を繰り返す。差分値算出回路２２は、さらに、次およびそれ以降のそれぞれのフレームにおいても、有効画像データ領域の最後のラインの信号ＢＥのタイミングにおけるカウント値と期待値との差分値を算出する。

続いて、読み出し制御回路２６による、タイミングの補正方法について説明する。

図３は、水平ブランキング開始信号ＢＳと水平同期信号ＨＳとの間のタイミングのずれが補正された様子を表すタイミングチャートである。この図は、図６に示すタイミングチャートに、タイミングのずれの補正を追加したものである。

すなわち、図３のタイミングチャートの例では、あるフレームの開始時の、信号ＶＳのタイミング（信号ＶＳの立下りのタイミング）における、信号ＢＳと信号ＨＳとの間のタイミングのずれに比較して、次のフレームの開始時のタイミングのずれが増大している。

これに対して、読み出し制御回路２６は、次のフレームの最初のライン（垂直ブランキング期間の１ライン目）において、直前のフレームにおいて差分値算出回路２２により算出された差分値に基づいて、初期化されるときのクロックカウンタ２５のカウント値（カウント値の最大値）、もしくは、初期値（カウント値の最小値）を調整することによって、タイミングのずれを補正する。

ここで、初期化されるときのクロックカウンタ２５のカウント値は、前述のカウント値＝ｎに相当するものであり、読み出し制御回路２６は、このｎを差分値に基づいて、例えば、（ｎ＋差分値）に補正する。また、初期化されるときのクロックカウンタ２５の初期値は、前述のカウント値＝０に相当するものであり、読み出し制御回路２６は、この０を差分値に基づいて、例えば、（０−差分値）に補正する。

図３の例では、上記補正により、続く次のフレームの開始時に、信号ＢＳのタイミングと信号ＨＳのタイミングとの間のずれ（レイテンシー）、すなわち、画素データの入力のタイミングと出力のタイミングとの間のずれ（レイテンシー）が、前のフレームの開始時と同程度となるように、垂直ブランキング期間の１ライン目のピクセルクロック数が調整される。これにより、２つ目のラインの信号ＨＳの出力タイミングが早められ、この時点で、信号ＢＳのタイミングと信号ＨＳのタイミングとの間のずれ（レイテンシー）が、直前のフレームの開始時と略同一になる。これに応じて、信号ＶＳのパルス幅は短くなる。これ以降のフレームも同様である。

なお、差分値算出回路２２が算出する差分値は、厳密には、１フレームの間のレイテンシーの変化量を表すものではない。本実施形態では、最初のフレームにおいては、（有効画像データ領域に含まれるライン数−１）のラインの間に発生するレイテンシーの変化量を表す差分値が算出される。次のフレームおよびそれ以降のフレームにおいては、（有効画像データ領域より前のブランキング期間のライン数＋有効画像データ領域のライン数−２）のラインの間に発生するレイテンシーの変化量を表す差分値が算出される。いずれの場合にも、１フレーム全体の期間に発生するレイテンシーの変化量を表す差分値の絶対値は、算出される差分値の絶対値よりも大きいと考えられる。従って、少なくとも最初のフレームの次のフレームにおける補正では、フレーム全体のライン数と有効画像データ領域のライン数とを考慮して、補正した差分値に基づいた補正を行うことも可能である。

次に、読み出し制御回路２６による、画素データの読み出し制御について説明する。

図４は、有効画像データ領域の各ラインにおける画素データの書き込みおよび読み出しのタイミングを表すタイミングチャートである。本実施形態の場合、バッファメモリ１９からの画素データの読み出しは、クロックカウンタ２５のカウント値０〜ｎに基づいて行われる。同図では、１ラインのピクセルクロック数を（ｎ＋１）としている。

同図に示すように、画素データは、有効画像データ領域に含まれるライン毎に、信号ＢＥに続いて入力される。画素データのバッファメモリ１９への書き込みは信号ＢＥのタイミングから開始され、入力クロック信号に同期して順次書き込まれる。

一方、バッファメモリ１９に記憶された画素データの読み出しおよび出力は、クロックカウンタ２５のカウント値が所定の範囲内であるときに、以下のようにして行われる。

まず、最初のフレームの有効画像データ領域の最初のラインの画素データの読み出しは、バッファメモリ１９に所定量の画素データが蓄積された時点から開始される。「所定量」は、画素データの書き込み速度と読み出し速度との差を考慮して、１ラインの有効画像データ領域のデータを読み出す間に、バッファメモリ１９のオーバーフロー（まだ読み出していないデータが記憶された記憶領域への新たな画素データの書き込みが行われる）やアンダーフロー（読み出すべき画素データが無くなる）が発生しないように設定する。ただし、１つのフレーム内で発生しうる画素データ書き込みのタイミングと読み出しのタイミングとの間のレイテンシーの変化を考慮しても、オーバーフロー、アンダーフローが発生しない所定量を設定することが好ましい。具体的には、読み出し制御回路２６は、クロックカウンタ２５のカウント値が、バッファメモリ１９に所定量の画素データを蓄積するために必要な出力クロックサイクル数に対応する所定の値になった時点で、バッファメモリ１９からの読み出しを指示する読み出し指示信号を生成する。その後、１ラインのうちの有効画像データ領域に含まれる所定数の画素データが出力クロック信号に同期して順次読み出される。また、同期信号生成回路２７により、水平画素位置を表す水平アドレス信号０〜ｎの生成が、画素データの読み出しと同時に開始される。

続いて、有効画像データ領域の最初のラインの画素データの読み出しが終了し、さらに、最初のラインの最後の水平アドレス信号ｎの生成が終了した（クロックカウンタ２５のカウント値が１ライン目の画素データの読み出しを開始した所定の値に戻った）時点から、２ライン目の画素データの読み出しの指示、および水平アドレス信号の生成が開始される。３ライン目以降の各ラインについても同様である。これにより、各ラインにおいて、有効画像データ領域に対応する所定数の画素データが読み出され、出力されるとともに、水平アドレス信号は、０〜ｎの順に変化することを連続的に繰り返す。

また、２フレーム目には、垂直ブランキング期間の１ライン目において、タイミングを補正する。その後、有効画像データ領域の最初のラインにおいて、最初のフレームの有効画像データ領域の最初のラインの画素データの読み出しの場合と同じ所定のカウント値から、画素データの読み出しおよび水平アドレス信号の生成が開始される。３フレーム目以降についても同様である。

次に、表示制御装置１０の動作を説明する。

画像供給源から入力データが入力されると、入力データ検出回路１２により、入力データから、信号ＢＳ，ＢＥ等が検出され、画像サイズ情報検出回路１４により、画像サイズ情報が検出される。また、クロック信号生成回路１６により、入力クロック信号およびＭ，Ｎの値に基づいて出力クロック信号が生成される。

ここで、画素データは、書き込み制御回路１７により、それぞれのラインの信号ＢＥのタイミングから、入力クロック信号に同期して、バッファメモリ１９に順次書き込まれる。

また、ライン検出回路２０により、信号ＢＳ，ＢＥの検出の通知および画像サイズ情報から、垂直ブランキング期間の１ライン目が検出される。また、差分値算出回路２２により、フレーム内での、画素データの入力のタイミングと出力のタイミングとの間のずれの変化量を表す差分値が算出される。

そして、制御回路２４により、画像データバッファ１８からの画素データの読み出しが指示されるとともに、信号ＨＳ，ＶＳ，ＤＥ、および水平アドレス信号等の画像フレーム同期信号が生成される。これらの画素データおよび画像フレーム同期信号は、出力データとして画像表示装置に供給される。

すなわち、制御回路２４内の読み出し制御回路２６は、最初のフレームにおいて、有効画像データ領域の最初のラインの前の信号ＢＥのタイミングに基づいて設定した読み出し開始タイミングから、それぞれのラインに、出力クロック信号の所定のサイクル数の期間をラインの順番に割り当て、割り当てたそれぞれの期間内に、所定数の画素データを出力クロック信号に同期して順次読み出して出力するよう、バッファメモリ１９に指示する。

具体的には、読み出し制御回路２６は、クロックカウンタ２５のカウント値にもとづいて、バッファメモリ１９からの画素データの読み出しを指示する。すなわち、出力クロック信号をカウントして０〜ｎのカウント値を繰り返すクロックカウンタ２５のカウント値にもとづいて、それぞれのラインに、出力クロック信号の所定のサイクル数（ｎ＋１）の期間をラインの順番に割り当て、割り当てたそれぞれの期間内に、所定数（有効画像データ領域の１ラインあたりのピクセル数）の画素データを出力するよう、バッファメモリ１９に指示を行う。

また、同期信号生成回路２７は、クロックカウンタ２５のカウント値にもとづいて、画素データの読み出しの開始と同じタイミングから、出力クロック信号に同期して、水平画素位置を表す水平アドレス信号０〜ｎを順次生成する。さらに、同期信号生成回路２７は、クロックカウンタ２５のカウント値に基づいて、その他の画像フレーム同期信号の生成を行う。

また、読み出し制御回路２６は、次およびそれ以降のフレームにおいて、図５に示すように、垂直ブランキング期間の１ライン目で、直前のフレームにおいて差分値算出回路２２により算出された差分値に基づいて、タイミングの補正を行う。例えば、図２に示した例のように、前のフレームで算出された差分値が負である場合に、１ライン目において１ライン当たりのピクセルクロック数を少なくする補正を行う例を示す。図５は、１フレーム当たりのタイミングのずれを１ラインで補正するために、垂直ブランキング期間の１ライン目において、１ライン当たりのピクセルクロック数を変えていることを示している。

ここで、上記タイミングの補正は、画素データの入力のタイミングと出力のタイミングとの間のずれが直前のフレームの開始時と同程度となるように、垂直ブランキング期間の１ライン目のピクセルクロック数を調整することにより実現される。タイミングの補正は、例えば、初期化されるときのクロックカウンタ２５のカウント値、もしくは、初期値を調整することによって行う。

この補正により、図３に示すように、入力側のタイミングと出力側のタイミングとの間のずれ（レイテンシー）がフレーム内で変化したとしても、次のフレームの垂直ブランキング期間の最初のラインにおいて補正され、２つめのラインでは、直前のフレームの同じラインにおけるレイテンシーと概略同一になる。従って、フレームの進行にともなってレイテンシーの変化が蓄積されることが無く、バッファメモリ１９の容量を小さくした場合にも、オーバーフローやアンダーフローの発生を防止することができる。

その後、読み出し制御回路２６は、引き続き、それぞれのラインに、出力クロック信号の所定のサイクル数の期間をラインの順番に割り当て、割り当てたそれぞれの期間内に、所定数の画素データを出力クロック信号に同期して順次読み出して出力することを、バッファメモリ１９に指示する。また、同期信号生成回路２７は、画素データの読み出しの開始と同じタイミングから、出力クロック信号に同期して、水平アドレス信号０〜ｎを順次生成し、出力する。

上記実施形態では、１フレーム当たりの入力と出力との間のタイミングのずれ（レイテンシー）の変化を、垂直ブランキング期間の１ライン目において補正することにより、ピクセルクロック数をライン毎に変動することなく、従って、実際の表示画像に影響を与えることなく、画素データの入力のタイミングと出力のタイミングとの間のずれ（レイテンシー）の変化の蓄積を防止することができる。

ディスプレイポートでは、同期信号がパケット単位で送信される。このため、信号ＢＥの受信のタイミングには誤差が含まれ、隣り合う信号ＢＥ間の期間が厳密には一定にならない可能性がある。従って、本実施形態において、異なる信号ＢＥ間のクロックカウンタのカウント値と期待値との間の差分値から求めたレイテンシーの変化量には、誤差が含まれる可能性がある。しかし、現実には、信号ＢＥ間の期間が実質的に一定になるように、より具体的には、信号ＢＥ間の期間のばらつきが送信クロック信号（入力クロック信号）の数サイクル以内に収まるように、パケット送信のタイミングが調整される。従って、実用的には、本実施形態によって画素データの入力のタイミングと出力のタイミングとの間のレイテンシーの変化を評価し、補正を行うことによって、その蓄積を防止することが可能である。

本実施形態において、信号ＢＥのタイミングでクロックカウンタ２５の初期化を行うのは、最初のフレームの有効画像データ領域の最初のラインにおいてのみであり、その後は、クロックカウンタ２５の初期化は行わない。すなわち、次およびそれ以降のフレームにおいては、垂直ブランキング期間の最初のラインにおいて、直前のフレームにおいて算出した差分値による補正を行うのみで、クロックカウンタ２５は初期値と所定値との間のカウントを繰り返す。

これに対して、例えば、各フレームの有効画像データ領域の最初のラインにおいて、信号ＢＥのタイミングでクロックカウンタ２５の初期化を行うことによっても、入力側のタイミングと出力側のタイミングとのずれ（レイテンシー）の変化の蓄積を防ぐことができる。しかし、これでは、有効画像データ領域の最初のラインのピクセルクロック数が変化する。これによって、表示が乱れる場合がある。

本実施形態では、タイミングの調整を垂直ブランキング期間内に行うため、有効画像データ領域においては、１ライン当たりのピクセルクロック数は一定になる、従って、表示の乱れは発生しない。

バッファメモリ１９の記憶容量は、上記実施形態のように、それぞれのラインを構成する画素数の画素データを記憶可能な記憶容量よりも小さな記憶容量に限定されない。但し、バッファメモリ１９の記憶容量を小さくすることにより、コストを削減することができるので、タイミングのずれの最大値に応じて、バッファメモリ１９の記憶容量を適宜決定することが望ましい。

また、差分値算出回路２２が、それぞれのフレームの有効画像データ領域の最後のラインの前の信号ＢＥのタイミングで差分値を算出することは必須ではない。それぞれのフレームにおいて、有効画像データ領域の最初のラインより後の任意のラインの信号ＢＥのタイミングにおけるクロックカウンタ２５のカウント値により、差分値を算出してもよい。つまり、差分値算出回路２２は、入力クロック信号の任意の所定のサイクル数の期間の出力クロック信号のサイクル数の、期待値との差分を示す差分値を算出すればよい。

また、読み出し制御回路２６が、入力と出力との間のタイミングのずれの変化を補正するために、垂直ブランキング期間の１ライン目のピクセルクロック数を調整することは必須ではない。垂直ブランキング期間のいずれか１つもしくは複数のラインのピクセルクロック数を調整すればよい。つまり、有効画像データ領域の最初のラインの信号ＢＥよりも前にタイミングの補正を行えばよい。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０表示制御装置
１２入力データ検出回路
１４画像サイズ情報検出回路
１６クロック信号生成回路
１７書き込み制御回路
１８画像データバッファ
１９バッファメモリ
２０ライン検出回路
２２差分値算出回路
２４制御回路
２５クロックカウンタ
２６読み出し制御回路
２７同期信号生成回路

Claims

複数のフレームのそれぞれを構成する複数のラインの、それぞれを構成する複数の画素の値を示す画素データを、前記フレームの順に、かつ、それぞれのフレームごとに前記ラインの順に含む入力データを、第１のクロック信号に同期して受信し、該画素データを含む出力データを、前記第１のクロック信号とは非同期の第２のクロック信号に同期して出力する表示制御装置であって、
前記入力データは、前記それぞれのラインの水平ブランキング期間の終了を示す水平ブランキング終了信号を含み、該それぞれのラインを構成する画素の画素データは該水平ブランキング終了信号に続いて受信され、
それぞれのフレームにおいて、前記第１のクロック信号の所定のサイクル数の期間の前記第２のクロック信号のサイクル数の、期待値との差分を示す差分値を算出する差分値算出回路と、
前記受信した入力データに含まれる画素データが前記第１のクロック信号に同期して書き込まれるとともに、前記第２のクロック信号に同期して読み出され、出力されるバッファと、
最初のフレームにおいて、最初のラインの水平ブランキング終了信号のタイミングにもとづいて設定した読み出し開始タイミングから、それぞれのラインに、前記第２のクロック信号の所定のサイクル数の期間を該ラインの順番に割り当てるとともに、次およびそれ以降のフレームにおいて、最初のラインの水平ブランキング終了信号より前に、直前のフレームにおいて前記差分値算出回路が算出した差分値にもとづいたタイミングの補正を行ってから、引き続き、それぞれのラインに、前記第２のクロック信号の所定のサイクル数の期間を該ラインの順番に割り当て、該割り当てたそれぞれの期間内に、所定数の前記画素データを前記第２のクロック信号に同期して読み出すことを、前記バッファに指示する読み出し制御回路とを有することを特徴とする表示制御装置。
前記読み出し制御回路は、前記最初のフレームにおいて、前記最初のラインの水平ブランキング終了信号のタイミングで初期値に初期化され、その後、前記第２のクロック信号のサイクルをカウントし、前記所定のサイクル数に対応するカウント値に到達したときに初期化される動作を繰り返すクロックカウンタを有し、
前記クロックカウンタのカウント値にもとづいて前記それぞれのラインに前記所定のサイクル数の期間を割り当てるとともに、前記次およびそれ以降のフレームにおいて、前記最初のラインの水平ブランキング終了信号より前に、前記初期化されるときのカウント値、もしくは、前記初期値を調整することによって前記タイミングの補正を行うことを特徴とする請求項１記載の表示制御装置。
前記差分値算出回路は、それぞれのフレームにおいて、前記最初のラインより後のラインの水平ブランキング終了信号のタイミングにおける前記クロックカウンタのカウント値により、前記差分値を算出することを特徴とする請求項２記載の表示制御装置。
前記読み出し制御回路は、前記クロックカウンタのカウント値が所定の範囲内であるときに前記画素データの読み出しを前記バッファに指示することを特徴とする請求項２または３記載の表示制御装置。
前記バッファは、それぞれのラインを構成する画素数の画素データを記憶可能な記憶容量よりも小さな記憶容量を有することを特徴とする請求項１ないし４のいずれかに記載の表示制御装置。