JP5215087B2

JP5215087B2 - Electronic circuit

Info

Publication number: JP5215087B2
Application number: JP2008221221A
Authority: JP
Inventors: 弘原
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2008-08-29
Filing date: 2008-08-29
Publication date: 2013-06-19
Anticipated expiration: 2028-08-29
Also published as: JP2010057014A

Description

本発明は、電子回路及に関し、特に、入力端子と参照信号端子とを有する差動増幅回路を備え、入力信号を平均化した信号を参照信号として生成する電子回路に関する。 The present invention relates to an electronic circuit and, more particularly, to an electronic circuit that includes a differential amplifier circuit having an input terminal and a reference signal terminal and generates an averaged signal as a reference signal.

近年、ＰＯＮ（ＰａｓｓｉｖｅＯｐｔｉｃａｌＮｅｔｗｏｒｋ）方式のＦＴＴＨ（Ｆｉｂｅｒｔｏｔｈｅｈｏｍｅ）が普及している。このシステムでは、各家庭から送信されてくる様々な振幅の光信号を受信し電気信号として増幅することが求められる。 In recent years, FTTH (Fiber to the home) of the PON (Passive Optical Network) method has become widespread. This system is required to receive optical signals of various amplitudes transmitted from each home and amplify them as electrical signals.

例えば、特許文献１には、ＰＯＮ方式の光通信に用いられる受信回路が開示されている。このような受信回路においては、フォトダイオード（ＰＤ）等の受光素子が光信号を受信し電流を出力する。トランスインピーダンスアンプ（ＴＩＡ）がＰＤの出力した電流信号を電圧信号に変換する。差動増幅回路がＴＩＡの出力信号と、ＴＩＡの出力信号の平均値に関係した参照信号と、を差動増幅し、ＴＩＡの出力信号が参照信号より高ければハイレベル、低ければローレベルを出力する。ここで、例えばＰＯＮ方式の光通信に用いられる受信回路では、通信相手との距離の違いにより、光信号の振幅が異なる。このため、通信相手ごとに入力信号の平均値に関係した信号を参照信号として生成し、これと入力信号とを比較しハイレベル、ローレベルを出力する。
特開２００５−２２３６３８号公報 For example, Patent Document 1 discloses a receiving circuit used for PON optical communication. In such a receiving circuit, a light receiving element such as a photodiode (PD) receives an optical signal and outputs a current. A transimpedance amplifier (TIA) converts the current signal output from the PD into a voltage signal. The differential amplifier circuit differentially amplifies the TIA output signal and the reference signal related to the average value of the TIA output signal, and outputs a high level if the TIA output signal is higher than the reference signal, and outputs a low level if it is lower To do. Here, for example, in a receiving circuit used for PON optical communication, the amplitude of an optical signal varies depending on the distance from the communication partner. For this reason, a signal related to the average value of the input signal is generated as a reference signal for each communication partner, and this is compared with the input signal to output a high level and a low level.
JP 2005-223638 A

従来の受信回路においては、参照信号が入力信号の平均値に到達するまでの安定期間を要するため、入力信号が入力されてから一定時間を通信準備期間（プリアンブル期間ともいう）とし、ダミーの信号を受信する。しかしながら、このように生成された参照信号は、その後の通信期間において、入力光信号のレベル変動があると、その影響を受けて、本来の値とは異なってしまう。 In the conventional receiving circuit, since a stable period is required until the reference signal reaches the average value of the input signal, a predetermined time after the input signal is input is defined as a communication preparation period (also referred to as a preamble period), and a dummy signal Receive. However, the reference signal generated in this way is different from the original value under the influence of the fluctuation of the level of the input optical signal in the subsequent communication period.

本発明は、上記課題に鑑みなされたものであり、入力信号の影響で参照信号が変動することを抑制することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to suppress a reference signal from fluctuating due to an influence of an input signal.

本発明は、入力信号が入力される入力端子と参照信号端子とを有する差動増幅回路と、前記入力信号を平均化し平均化信号を生成する平均化回路と、前記参照信号端子と前記平均化回路の出力との間に設けられ、前記平均化信号を保持し前記参照信号端子に出力する第１保持回路と、前記第１保持回路と前記平均化回路との間に設けられた第１スイッチと、前記記第１保持回路の出力、および前記平均化回路の出力と前記第１スイッチとの間の出力ノードのいずれかを選択的に前記参照信号端子に接続する第２スイッチと、前記出力ノードと前記第２スイッチとの間に接続され、前記平均化信号を保持し前記第２スイッチに出力する第２保持回路と、を備えることを特徴とする電子回路である。本発明によれば、第１スイッチが第１保持回路と平均化回路とを遮断することにより、入力信号の影響で参照信号が変動することを抑制することができる。 The present invention provides a differential amplifier circuit having an input terminal to which an input signal is input and a reference signal terminal, an averaging circuit that averages the input signal to generate an averaged signal, the reference signal terminal, and the averaged signal A first holding circuit provided between the first holding circuit and the averaging circuit; and a first switch provided between the first holding circuit and the averaging circuit. And a second switch for selectively connecting one of an output of the first holding circuit and an output node between the output of the averaging circuit and the first switch to the reference signal terminal, and the output An electronic circuit comprising: a second holding circuit connected between a node and the second switch, holding the averaged signal and outputting the averaged signal to the second switch . According to the present invention, since the first switch cuts off the first holding circuit and the averaging circuit, it is possible to suppress the reference signal from fluctuating due to the influence of the input signal.

上記構成において、前記第１スイッチは、前記入力信号を平均化するための通信準備期間において、前記第１保持回路と前記平均化回路とを接続し、前記通信準備期間の後は前記第１保持回路と前記平均化回路とを遮断する構成とすることができる。この構成によれば、通信準備期間においては、入力信号の平均化信号を参照信号とすることができ、通信準備期間後は、入力信号の影響で参照信号が変動することを抑制することができる。 In the above configuration, the first switch connects the first holding circuit and the averaging circuit in a communication preparation period for averaging the input signals, and after the communication preparation period, the first holding circuit The circuit and the averaging circuit can be cut off. According to this configuration, the average signal of the input signal can be used as the reference signal in the communication preparation period, and the reference signal can be prevented from changing due to the influence of the input signal after the communication preparation period. .

上記構成において、前記第１スイッチは、前記入力信号を平均化するための通信準備期間において、前記第１保持回路と前記平均化回路とを接続し、前記通信準備期間の後は前記第１保持回路と前記平均化回路とを遮断し、前記第２スイッチは、前記通信準備期間において前記出力ノードを選択し前記参照信号端子に接続し、前記通信準備期間の後は前記第１保持回路の出力を選択し前記参照信号端子に接続する構成とすることができる。この構成によれば、通信準備期間においては、入力信号の平均化信号を参照信号とすることができ、通信準備期間後は、入力信号の影響で参照信号が変動することを抑制することができる。 In the above configuration, the first switch connects the first holding circuit and the averaging circuit in a communication preparation period for averaging the input signals, and after the communication preparation period, the first holding circuit The circuit is disconnected from the averaging circuit, and the second switch selects the output node and connects to the reference signal terminal in the communication preparation period, and outputs the first holding circuit after the communication preparation period. Can be selected and connected to the reference signal terminal. According to this configuration, the average signal of the input signal can be used as the reference signal in the communication preparation period, and the reference signal can be prevented from changing due to the influence of the input signal after the communication preparation period. .

本発明は、入力信号が入力される入力端子と参照信号端子とを有する差動増幅回路と、前記入力信号を平均化し平均化信号を生成する平均化回路と、前記参照信号端子と前記平均化回路の出力との間に設けられ、前記平均化信号を保持し前記参照信号端子に出力する第１保持回路と、前記第１保持回路と前記平均化回路との間に設けられた第１スイッチと、を具備し、前記第１保持回路の出力は前記平均化回路に入力され、前記平均化回路を介した前記第１保持回路の出力が前記参照信号端子に出力されることを特徴とする電子回路である。 The present invention provides a differential amplifier circuit having an input terminal to which an input signal is input and a reference signal terminal, an averaging circuit that averages the input signal to generate an averaged signal, the reference signal terminal, and the averaged signal A first holding circuit provided between the first holding circuit and the averaging circuit; and a first switch provided between the first holding circuit and the averaging circuit. If, comprising a, the output of the first holding circuit is input to the averaging circuit, the output of the first holding circuit through the averaging circuit is characterized in that it is output to the reference signal terminal It is an electronic circuit .

上記構成において、前記平均化回路は、前記入力信号および前記第１保持回路の出力のいずれかを選択して平均化することにより前記平均化信号を生成する構成とすることができる。この構成によれば、平均化回路が第１保持回路の出力を選択することにより、入力信号の影響で参照信号が変動することを抑制することができる。 In the above configuration, the averaging circuit may generate the average signal by selecting and averaging either the input signal or the output of the first holding circuit. According to this configuration, when the averaging circuit selects the output of the first holding circuit, the reference signal can be prevented from fluctuating due to the influence of the input signal.

上記構成において、前記第１スイッチは、前記入力信号を平均化するための通信準備期間において、前記第１保持回路と前記平均化回路とを接続し、前記通信準備期間の後は前記第１保持回路と前記平均化回路とを遮断し、前記平均化回路は、前記通信準備期間において前記入力信号を選択し平均化することにより前記平均化信号を生成し、前記通信準備期間の後は前記第１保持回路の出力を選択することにより前記平均化信号を生成する構成とすることができる。この構成によれば、通信準備期間においては、平均化信号を参照信号とすることができ、通信準備期間後は、入力信号の影響で参照信号が変動することを抑制することができる。 In the above configuration, the first switch connects the first holding circuit and the averaging circuit in a communication preparation period for averaging the input signals, and after the communication preparation period, the first holding circuit And the averaging circuit generates the average signal by selecting and averaging the input signal in the communication preparation period, and after the communication preparation period, the averaging signal is generated. The average signal can be generated by selecting the output of one holding circuit. According to this configuration, the averaged signal can be used as the reference signal during the communication preparation period, and the reference signal can be prevented from fluctuating due to the influence of the input signal after the communication preparation period.

上記構成において、前記平均化回路の出力と前記第１スイッチとの間に前記平均化信号を保持し、前記通信準備期間の後はその出力が前記参照信号端子に接続され、前記通信準備期間においてはその出力が前記第１スイッチに接続される第２保持回路が設けられ、前記第１保持回路は前記第２保持回路で保持された前記平均化信号を保持する構成とすることができる。この構成によれば、第２保持回路により、参照信号を早期に安定化させることができる。 In the above configuration, the averaged signal is held between the output of the averaging circuit and the first switch, and the output is connected to the reference signal terminal after the communication preparation period, and in the communication preparation period A second holding circuit whose output is connected to the first switch is provided, and the first holding circuit holds the averaged signal held by the second holding circuit. According to this configuration, the reference signal can be stabilized early by the second holding circuit.

上記構成において、前記第１保持回路は、前記入力信号のピークを保持するピークホールド回路またはローパスフィルタである構成とすることができる。 In the above configuration, the first holding circuit may be a peak hold circuit or a low-pass filter that holds the peak of the input signal.

上記構成において、前記第１保持回路は、出力を一定値に設定可能である構成とすることができる。 In the above configuration, the first holding circuit may be configured such that the output can be set to a constant value.

本発明によれば、第１スイッチが第１保持回路と平均化回路とを遮断することにより、入力信号の影響で参照信号が変動することを抑制することができる。 According to the present invention, since the first switch cuts off the first holding circuit and the averaging circuit, it is possible to suppress the reference signal from fluctuating due to the influence of the input signal.

まず、ＰＯＮ方式の通信システムについて説明する。図１（ａ）は、ＰＯＮ方式のブロック図である。局舎８０内の局側通信装置８２は、複数の家庭７０ａから７０ｃ内の各家庭側通信装置７２と光ファイバである通信経路Ｌ１およびＬ２を介し接続されている。局側通信装置８２とオプティカルスプリッタ７４とは１本の通信経路Ｌ１で接続されている。オプティカルスプリッタ７４と各家庭側通信装置７２との間は各通信経路Ｌ２を介し接続されている。オプティカルスプリッタ７４は、各家庭側通信装置７２から各通信経路Ｌ２を介し入出力された信号を通信経路Ｌ１に結合する。通信経路Ｌ１の信号は局側通信装置８２に入出力される。局側通信装置８２は制御回路８４、送信部８６および受信部８８を有している。送信部８６は、各家庭側通信装置７２に光信号を送信する送信回路である。受信部８８は、各家庭側通信装置７２からの光信号を受信する受信回路である。制御回路８４は送信部８６および受信部８８を制御する回路であり、例えば、受信部８８にリセット信号を出力する。 First, a PON communication system will be described. FIG. 1A is a block diagram of the PON system. The station side communication device 82 in the station building 80 is connected to each home side communication device 72 in the plurality of homes 70a to 70c via communication paths L1 and L2 which are optical fibers. The station side communication device 82 and the optical splitter 74 are connected by a single communication path L1. The optical splitter 74 and each home-side communication device 72 are connected via each communication path L2. The optical splitter 74 couples a signal input / output from each home-side communication device 72 via each communication path L2 to the communication path L1. The signal of the communication path L1 is input / output to / from the station side communication device 82. The station side communication device 82 has a control circuit 84, a transmission unit 86 and a reception unit 88. The transmission unit 86 is a transmission circuit that transmits an optical signal to each home-side communication device 72. The receiving unit 88 is a receiving circuit that receives an optical signal from each home-side communication device 72. The control circuit 84 is a circuit that controls the transmission unit 86 and the reception unit 88, and outputs a reset signal to the reception unit 88, for example.

図１（ｂ）は、受信部８８の受光素子（図２のフォトダイオード４２参照）に入力される光信号を時間に対し示す模式図である。期間Ｔｏｎ１の間は家庭７０ａの家庭側通信装置７２からの光信号が入力される。期間Ｔｏｆｆ１の間は光信号は入力されず、期間Ｔｏｎ２において家庭７０ｂの家庭側通信装置（不図示）からの光信号が入力される。さらに、期間Ｔｏｆｆ２の間は光信号は入力されず、期間Ｔｏｎ３において家庭７０ｃの家庭側通信装置（不図示）からの光信号が入力される。各家庭側通信装置７２の出力信号の振幅および各通信経路Ｌ２での光信号の損失はそれぞれ異なる。このため、期間Ｔｏｎ１、Ｔｏｎ２およびＴｏｎ３の光信号の振幅はそれぞれ振幅Ａ１、Ａ２およびＡ３と異なる。このように、ＰＯＮ用のＰＤ１２には、異なる家庭から光信号が異なる振幅で不定期に入力される。なお、期間Ｔｏｆｆ１およびＴｏｆｆ２は通信経路Ｌ２を切り換える期間である。 FIG. 1B is a schematic diagram showing an optical signal input to the light receiving element (see the photodiode 42 in FIG. 2) of the receiving unit 88 with respect to time. During the period Ton1, an optical signal is input from the home communication device 72 of the home 70a. During the period Toff1, no optical signal is input, and during the period Ton2, an optical signal from a home side communication device (not shown) of the home 70b is input. Further, no optical signal is input during the period Toff2, and an optical signal is input from the home side communication device (not shown) of the home 70c in the period Ton3. The amplitude of the output signal of each home-side communication device 72 and the loss of the optical signal in each communication path L2 are different. For this reason, the amplitudes of the optical signals in the periods Ton1, Ton2, and Ton3 are different from the amplitudes A1, A2, and A3, respectively. In this manner, optical signals from different homes are input irregularly with different amplitudes to the PON PD 12. Periods Toff1 and Toff2 are periods for switching the communication path L2.

次に比較例について説明する。図２は、比較例に係る電子回路のブロック図である。図２を参照に、フォトダイオード（ＰＤ）４２の出力電流を増幅したＴＩＡ４０の出力電圧信号がデジタル入力信号ＶＡとして電子回路９０に入力される。電子回路９０は差動増幅回路３０および参照信号生成回路１１を有している。差動増幅回路３０は、入力信号ＶＡが入力する入力端子と参照信号Ｖｒｅｆが入力する参照信号端子を有している。差動増幅回路３０は入力信号ＶＡと参照信号Ｖｒｅｆとを差動増幅し、差動出力信号ＶｏｕｔおよびＶｏｕｔＢを出力する。このように、差動増幅回路３０は、デジタル情報を含んだ高周波信号であるデジタル入力信号ＶＡを参照信号Ｖｒｅｆと比較することで、パルス信号に変換するパルス変換回路である。 Next, a comparative example will be described. FIG. 2 is a block diagram of an electronic circuit according to a comparative example. Referring to FIG. 2, the output voltage signal of TIA 40 obtained by amplifying the output current of photodiode (PD) 42 is input to electronic circuit 90 as digital input signal VA. The electronic circuit 90 has a differential amplifier circuit 30 and a reference signal generation circuit 11. The differential amplifier circuit 30 has an input terminal for receiving an input signal VA and a reference signal terminal for receiving a reference signal Vref. The differential amplifier circuit 30 differentially amplifies the input signal VA and the reference signal Vref, and outputs differential output signals Vout and VoutB. As described above, the differential amplifier circuit 30 is a pulse conversion circuit that converts a digital input signal VA, which is a high-frequency signal including digital information, into a pulse signal by comparing it with the reference signal Vref.

参照信号生成回路１１は、平均化回路１０と第１保持回路２０とを有している。平均化回路１０は、入力信号ＶＡを平均化し平均化信号Ｖｓｍを出力する。平均化回路１０は、差動増幅回路１２、１４、抵抗Ｒ１、Ｒ２およびキャパシタＣ１を有する。差動増幅回路１２には入力信号ＶＡと差動増幅回路１４の出力ノードＮｓｍの平均化信号Ｖｓｍとが入力する。差動増幅回路１２は入力信号ＶＡと平均化信号Ｖｓｍとを差動増幅し、差動信号を抵抗Ｒ１およびＲ２を介し差動増幅回路１４に出力する。差動増幅回路１４の２つの入力はキャパシタＣ１により互いに接続されている。平均化回路１０は、入力信号ＶＡを、抵抗Ｒ１、Ｒ２およびキャパシタＣ１で規定される時定数により平均化し、平均化信号Ｖｓｍを出力ノードＮｓｍに出力する。 The reference signal generation circuit 11 includes an averaging circuit 10 and a first holding circuit 20. The averaging circuit 10 averages the input signal VA and outputs an average signal Vsm. The averaging circuit 10 includes differential amplifier circuits 12 and 14, resistors R1 and R2, and a capacitor C1. The differential amplifier circuit 12 receives the input signal VA and the average signal Vsm of the output node Nsm of the differential amplifier circuit 14. The differential amplifier circuit 12 differentially amplifies the input signal VA and the averaged signal Vsm, and outputs the differential signal to the differential amplifier circuit 14 via the resistors R1 and R2. The two inputs of the differential amplifier circuit 14 are connected to each other by a capacitor C1. The averaging circuit 10 averages the input signal VA with a time constant defined by the resistors R1 and R2 and the capacitor C1, and outputs the average signal Vsm to the output node Nsm.

第１保持回路２０は、差動増幅回路３０の参照信号端子と平均化回路１０との間に接続されている。第１保持回路２０は、例えばピークホールド回路であり、平均化信号Ｖｓｍを保持し、保持信号Ｖｐｈを差動増幅回路３０の参照信号端子に出力する。例えば、第１保持回路２０は、平均化信号Ｖｓｍのピーク付近の信号を保持し保持信号Ｖｐｈとして出力する。保持信号Ｖｐｈは参照信号Ｖｒｅｆとして差動増幅回路３０に入力される。 The first holding circuit 20 is connected between the reference signal terminal of the differential amplifier circuit 30 and the averaging circuit 10. The first holding circuit 20 is, for example, a peak hold circuit, holds the average signal Vsm, and outputs the holding signal Vph to the reference signal terminal of the differential amplifier circuit 30. For example, the first holding circuit 20 holds a signal near the peak of the average signal Vsm and outputs it as the holding signal Vph. The holding signal Vph is input to the differential amplifier circuit 30 as the reference signal Vref.

平均化回路１０および第１保持回路２０の機能について説明する。図３（ａ）及び図３（ｂ）は、時間に対する入力信号ＶＡと参照信号Ｖｒｅｆとを示した図である。図３（ａ）及び図３（ｂ）を参照に、期間Ｔｏｆｆにおいて、ＰＤ４２に光信号は入力されない。よって、入力信号ＶＡは初期値である。期間Ｔｏｎにおいて、ＰＤ４２に光信号が入力され、入力信号ＶＡが変動する。ある一定期間（通信準備期間Ｔｐｒｅ）においては、オン、オフ信号（０、１信号）が交互に入力される。通信準備期間Ｔｐｒｅは、平均化回路１０が入力信号ＶＡを平均化するための準備期間である。通信準備期間Ｔｐｒｅ以降は実際にデータが送信される通信期間Ｔｃｏｍである。通信期間Ｔｃｏｍにおいて、入力信号ＶＡは、オン、オフ信号が交互に入力されるとは限らないが、以降の図では、オン、オフ信号が交互に入力される場合を記載する。 The functions of the averaging circuit 10 and the first holding circuit 20 will be described. FIGS. 3A and 3B are diagrams showing the input signal VA and the reference signal Vref with respect to time. Referring to FIGS. 3A and 3B, no optical signal is input to the PD 42 in the period Toff. Therefore, the input signal VA is an initial value. In the period Ton, an optical signal is input to the PD 42, and the input signal VA varies. During a certain period (communication preparation period Tpre), ON and OFF signals (0, 1 signal) are alternately input. The communication preparation period Tpre is a preparation period for the averaging circuit 10 to average the input signal VA. After the communication preparation period Tpre is a communication period Tcom in which data is actually transmitted. In the communication period Tcom, as the input signal VA, the on and off signals are not always input alternately, but the following figures describe the case where the on and off signals are input alternately.

差動増幅回路３０は、参照信号Ｖｒｅｆに対し入力信号ＶＡが大きいか小さいかでハイレベルまたはローレベルを出力信号Ｖｏｕｔ及びＶｏｕｔＢとして出力する。このため、参照信号Ｖｒｅｆは早期に、入力信号ＶＡの平均値Ｖｍとなることが好ましい。しかしながら、図３（ａ）のように、平均化回路１０の時定数が長いと、参照信号Ｖｒｅｆは早期には平均値Ｖｍとはならない。このように、通信準備期間Ｔｐｒｅ内に参照信号Ｖｒｅｆが安定化しない。一方、図３（ｂ）のように、平均化回路１０の時定数が短いと、参照信号Ｖｒｅｆは通信準備期間Ｔｐｒｅ内に早期に平均値Ｖｍとなるが、その後、入力信号ＶＡの変動に同期し参照信号Ｖｒｅｆも変動してしまう。 The differential amplifier circuit 30 outputs a high level or a low level as the output signals Vout and VoutB depending on whether the input signal VA is larger or smaller than the reference signal Vref. For this reason, it is preferable that the reference signal Vref becomes the average value Vm of the input signal VA early. However, as shown in FIG. 3A, if the time constant of the averaging circuit 10 is long, the reference signal Vref does not reach the average value Vm early. Thus, the reference signal Vref is not stabilized within the communication preparation period Tpre. On the other hand, as shown in FIG. 3B, if the time constant of the averaging circuit 10 is short, the reference signal Vref quickly reaches the average value Vm within the communication preparation period Tpre, but then synchronizes with the fluctuation of the input signal VA. The reference signal Vref also fluctuates.

図４は比較例の入力信号ＶＡと参照信号Ｖｒｅｆとを示した図である。図４を参照に、平均化回路１０の時定数を図３（ｂ）のように短くする。また、第１保持回路２０の保持の時定数を平均化回路１０の時定数より十分長くする。これにより、参照信号Ｖｒｅｆは入力信号ＶＡに追従し早期に立ち上がる。入力信号ＶＡがローレベルの場合も、第１保持回路２０が平均化信号Ｖｓｍのピーク付近の保持信号Ｖｐｈを出力するため、図３（ｂ）のような参照信号Ｖｒｅｆの時間に対する変動は小さく、通信準備期間Ｔｐｒｅ内に参照信号Ｖｒｅｆは早期に入力信号ＶＡの平均値Ｖｍに達し安定する。 FIG. 4 is a diagram showing the input signal VA and the reference signal Vref of the comparative example. Referring to FIG. 4, the time constant of the averaging circuit 10 is shortened as shown in FIG. Also, the holding time constant of the first holding circuit 20 is made sufficiently longer than the time constant of the averaging circuit 10. Thereby, the reference signal Vref follows the input signal VA and rises early. Even when the input signal VA is at a low level, the first holding circuit 20 outputs the holding signal Vph near the peak of the averaged signal Vsm, so that the variation of the reference signal Vref with respect to time as shown in FIG. Within the communication preparation period Tpre, the reference signal Vref quickly reaches the average value Vm of the input signal VA and stabilizes.

しかしながら、比較例の参照信号生成回路１１においては、参照信号Ｖｒｅｆが安定した後の通信期間Ｔｃｏｍにおいて、入力光信号のレベル変動があると、その影響を受けることにより、第１保持回路２０に入力する平均化信号Ｖｓｍが変動すると、第１保持回路２０は平均化信号Ｖｓｍのピークを保持してしまう。また、第１保持回路２０から平均化回路１０側への放電等によっても保持信号Ｖｐｈが変動し参照信号Ｖｒｅｆが変動してしまう。例えば、通信期間Ｔｃｏｍにおいて、入力信号ＶＡの出力レベルが大きくなった場合には、それらにつられて平均化信号Ｖｓｍも大きくなり、保持信号Ｖｐｈも大きくなってしまう。 However, in the reference signal generation circuit 11 of the comparative example, if there is a level fluctuation of the input optical signal in the communication period Tcom after the reference signal Vref is stabilized, it is input to the first holding circuit 20 due to the influence thereof. When the averaged signal Vsm to be changed fluctuates, the first holding circuit 20 holds the peak of the averaged signal Vsm. Further, the holding signal Vph varies due to the discharge from the first holding circuit 20 to the averaging circuit 10 side, and the reference signal Vref also varies. For example, when the output level of the input signal VA increases during the communication period Tcom, the average signal Vsm increases accordingly, and the holding signal Vph also increases.

表１は本発明の原理を示す表である。本発明によれば、参照信号生成回路１１は、入力信号ＶＡを平均化した平均化信号Ｖｓｍを参照信号Ｖｒｅｆとし、その後、入力信号ＶＡによらず平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとする。例えば、通信準備期間Ｔｐｒｅにおいて、平均化信号Ｖｓｍを参照信号Ｖｒｅｆとする。これにより、参照信号Ｖｒｅｆを入力信号ＶＡの平均値とすることができる。一方、通信期間Ｔｃｏｍ（通信準備期間の後）は入力信号ＶＡによらず平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとする。つまり、通信期間においては、保持信号Ｖｐｈは入力信号ＶＡに依存しない。これにより、参照信号Ｖｒｅｆを入力信号ＶＡの平均値に保持したままとすることができ、入力信号ＶＡの影響で参照信号Ｖｒｅｆが変動することを抑制することができる。

Table 1 shows the principle of the present invention. According to the present invention, the reference signal generation circuit 11 uses the averaged signal Vsm obtained by averaging the input signal VA as the reference signal Vref, and then refers to the holding signal Vph that holds the averaged signal Vsm regardless of the input signal VA. It is assumed that the signal Vref. For example, the average signal Vsm is used as the reference signal Vref in the communication preparation period Tpre. Thereby, the reference signal Vref can be set to the average value of the input signal VA. On the other hand, during the communication period Tcom (after the communication preparation period), the holding signal Vph that holds the averaged signal Vsm is used as the reference signal Vref regardless of the input signal VA. That is, the holding signal Vph does not depend on the input signal VA during the communication period. As a result, the reference signal Vref can be kept at the average value of the input signal VA, and the reference signal Vref can be prevented from fluctuating due to the influence of the input signal VA.

通信準備期間Ｔｐｒｅにおいて、参照信号生成回路１１が入力信号ＶＡを平均化し平均化信号Ｖｓｍとする。よって、参照信号生成回路１１は、入力信号ＶＡを平均化し平均化信号とした際の平均化信号Ｖｓｍのピークを保持し参照信号Ｖｒｅｆとすることが好ましい。 In the communication preparation period Tpre, the reference signal generation circuit 11 averages the input signal VA to obtain an average signal Vsm. Therefore, it is preferable that the reference signal generation circuit 11 holds the peak of the averaged signal Vsm when the input signal VA is averaged to obtain an averaged signal, which is used as the reference signal Vref.

なお、表１では通信準備期間Ｔｐｒｅと通信期間Ｔｃｏｍとで参照信号Ｖｒｅｆを切り換えている。参照信号Ｖｒｅｆの切り換えのタイミングは、参照信号Ｖｒｅｆが入力信号ＶＡの平均値に安定した後または入力信号ＶＡの平均値に近づけばよく、通信期間Ｔｃｏｍの前であることで通信期間中のＶｒｅｆは安定する。以下、表１に示した参照信号生成回路１１を実現する実施例について説明する。 In Table 1, the reference signal Vref is switched between the communication preparation period Tpre and the communication period Tcom. The reference signal Vref may be switched after the reference signal Vref is stabilized to the average value of the input signal VA or close to the average value of the input signal VA, and before the communication period Tcom, Vref during the communication period is Stabilize. Hereinafter, an embodiment for realizing the reference signal generation circuit 11 shown in Table 1 will be described.

図５は実施例１に係る電子回路のブロック図である。図５を参照に、実施例１の参照信号生成回路１１ａは、平均化回路１０の出力ノードＮｓｍと第１保持回路２０との間に第１スイッチＳＷ１が設けられている。つまり、第１スイッチＳＷ１は、平均化信号Ｖｓｍを第１保持回路２０ａに接続または遮断する。その他の構成は比較例の図２と同じであり説明を省略する。 FIG. 5 is a block diagram of an electronic circuit according to the first embodiment. Referring to FIG. 5, in the reference signal generation circuit 11 a according to the first embodiment, a first switch SW <b> 1 is provided between the output node Nsm of the averaging circuit 10 and the first holding circuit 20. That is, the first switch SW1 connects or blocks the average signal Vsm to the first holding circuit 20a. Other configurations are the same as those of the comparative example shown in FIG.

図６（ａ）は、第１保持回路２０としてローパスフィルタを用いる例を示す図である。図６（ａ）を参照に、第１保持回路２０ａは、入力と出力との間の抵抗Ｒと、出力とグランドとの間のキャパシタＣと、を有している。このように、第１保持回路２０ａとして時定数が平均化回路１０の時定数より十分大きなローパスフィルタを用いることができる。 FIG. 6A is a diagram illustrating an example in which a low-pass filter is used as the first holding circuit 20. Referring to FIG. 6A, the first holding circuit 20a includes a resistor R between the input and the output, and a capacitor C between the output and the ground. As described above, a low-pass filter having a time constant sufficiently larger than the time constant of the averaging circuit 10 can be used as the first holding circuit 20a.

図６（ｂ）は、第１保持回路２０としてピークホールド回路を用いる例を示す図である。図６（ｂ）を参照に、第１保持回路２０は差動増幅回路２２、２４、ダイオードＤ１、キャパシタＣ２及びリセット回路２５を有している。差動増幅回路２２は、平均化信号Ｖｓｍと保持信号Ｖｐｈとを差動増幅する。差動増幅回路２２の出力はダイオードＤ１のアノードに接続する。ダイオードＤ１のカソードは差動増幅回路２４の入力に接続される。差動増幅回路２４は、信号Ｖｐと保持信号Ｖｐｈとを差動増幅し保持信号Ｖｐｈを出力する。ダイオードＤ１のカソードとグランドとの間には、キャパシタＣ２とリセット回路２５とが並列に接続される。リセット回路２５はＮＰＮバイポーラトランジスタ２６である。トランジスタ２６のコレクタがダイオードＤ１のカソードに、エミッタがグランドに接続され、ベースにリセット信号Ｒｅｓｅｔが入力される。リセット信号Ｒｅｓｅｔがハイレベルになると、第１保持回路２０は、保持信号Ｖｐｈを一定値（例えばグランド）に設定する。これにより、第１保持回路２０がリセットされる。 FIG. 6B is a diagram illustrating an example in which a peak hold circuit is used as the first holding circuit 20. Referring to FIG. 6B, the first holding circuit 20 includes differential amplifier circuits 22 and 24, a diode D1, a capacitor C2, and a reset circuit 25. The differential amplifier circuit 22 differentially amplifies the averaged signal Vsm and the holding signal Vph. The output of the differential amplifier circuit 22 is connected to the anode of the diode D1. The cathode of the diode D1 is connected to the input of the differential amplifier circuit 24. The differential amplifier circuit 24 differentially amplifies the signal Vp and the holding signal Vph and outputs the holding signal Vph. A capacitor C2 and a reset circuit 25 are connected in parallel between the cathode of the diode D1 and the ground. The reset circuit 25 is an NPN bipolar transistor 26. The collector of the transistor 26 is connected to the cathode of the diode D1, the emitter is connected to the ground, and the reset signal Reset is input to the base. When the reset signal Reset becomes high level, the first holding circuit 20 sets the holding signal Vph to a constant value (for example, ground). As a result, the first holding circuit 20 is reset.

平均化信号Ｖｓｍが保持信号Ｖｐｈより大きいと、差動増幅回路２２は正の信号を出力し、ダイオードＤ１を介しキャパシタＣ２を充電し、信号Ｖｐの電位が定まる。差動増幅回路２４は信号Ｖｓｍと保持信号Ｖｐｈとを差動増幅する。よって、保持信号Ｖｐｈは信号Ｖｐとなる。信号Ｖｓｍが保持信号Ｖｐｈより小さいと、差動増幅回路２２は負の信号を出力するが、ダイオードＤ１は逆方向のため、信号Ｖｐは変化しない。以上により、ピークホールド回路である第１保持回路２０は、平均化信号Ｖｓｍの極大値（ピーク）に保持信号Ｖｐｈを保持する。 When the average signal Vsm is larger than the hold signal Vph, the differential amplifier circuit 22 outputs a positive signal, charges the capacitor C2 via the diode D1, and determines the potential of the signal Vp. The differential amplifier circuit 24 differentially amplifies the signal Vsm and the holding signal Vph. Therefore, the holding signal Vph becomes the signal Vp. When the signal Vsm is smaller than the hold signal Vph, the differential amplifier circuit 22 outputs a negative signal, but the signal Vp does not change because the diode D1 is in the reverse direction. As described above, the first holding circuit 20 which is a peak hold circuit holds the holding signal Vph at the maximum value (peak) of the averaged signal Vsm.

図７は、実施例１に係る電子回路の動作を示すタイムチャートである。時間に対する入力信号ＶＡおよび参照信号Ｖｒｅｆ並びに第１スイッチＳＷ１の動作を示している。図７を参照に、入力信号ＶＡが入力する時点ｔ０では第１スイッチＳＷ１はオン状態である。よって、通信準備期間Ｔｐｒｅの当初は、比較例の図４で説明した動作と同様に、参照信号Ｖｒｅｆは早期に入力信号ＶＡの平均値となり安定する。参照信号Ｖｒｅｆが安定した時点の時間ｔ１の後、時間ｔ２に第１スイッチＳＷ１がオフする。これにより、通信準備期間Ｔｐｒｅが終了した以降は、第１スイッチＳＷ１がオフする前に第１保持回路２０が保持した保持信号Ｖｐｈが参照信号Ｖｒｅｆとなるため、平均化信号Ｖｓｍが参照信号Ｖｒｅｆに影響することを抑制することができる。たとえ、時間ｔ１の前にスイッチＳＷ１がオフしたとしても、参照信号Ｖｒｅｆが安定レベルに近づいていれば平均化信号Ｖｓｍが参照信号Ｖｒｅｆに影響することを抑制することができる。 FIG. 7 is a time chart illustrating the operation of the electronic circuit according to the first embodiment. The operation of the input signal VA and the reference signal Vref with respect to time and the first switch SW1 is shown. Referring to FIG. 7, at time t0 when the input signal VA is input, the first switch SW1 is in the on state. Therefore, at the beginning of the communication preparation period Tpre, the reference signal Vref becomes an average value of the input signal VA at an early stage and becomes stable, similarly to the operation described in the comparative example of FIG. After time t1 when the reference signal Vref is stabilized, the first switch SW1 is turned off at time t2. Thus, after the communication preparation period Tpre ends, the holding signal Vph held by the first holding circuit 20 before the first switch SW1 is turned off becomes the reference signal Vref, so that the average signal Vsm becomes the reference signal Vref. It is possible to suppress the influence. Even if the switch SW1 is turned off before the time t1, it is possible to suppress the average signal Vsm from affecting the reference signal Vref as long as the reference signal Vref is approaching a stable level.

実施例１によれば、図７のように、第１スイッチＳＷ１は、時間ｔ２までの期間において（つまり、通信準備期間Ｔｐｒｅの少なくても一部の期間において）平均化信号Ｔｓｍを第１保持回路２０に接続する。これにより、表１のように、参照信号生成回路１１ａは、入力信号ＶＡを平均化した平均化信号Ｖｓｍを保持し参照信号Ｖｒｅｆとする。また、第１保持回路２０が平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとするため、図４で説明したように、参照信号Ｖｒｅｆを早期に入力信号ＶＡの平均値近くに安定化させることができる。一方、図７のように、第１スイッチＳＷ１は、時間ｔ２以降の期間（つまり、通信準備期間Ｔｐｒｅ以降の通信期間Ｔｃｏｍ）は、平均化信号Ｖｓｍと第１保持回路２０とを遮断する。これにより、表１のように、入力信号ＶＡによらず平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとする。よって、入力信号ＶＡの影響で参照信号Ｖｒｅｆが変動することを抑制することができる。 According to the first embodiment, as illustrated in FIG. 7, the first switch SW1 holds the average signal Tsm for the first time in the period up to the time t2 (that is, in at least a part of the communication preparation period Tpre). Connect to circuit 20. As a result, as shown in Table 1, the reference signal generation circuit 11a holds the averaged signal Vsm obtained by averaging the input signal VA and sets it as the reference signal Vref. In addition, since the first holding circuit 20 uses the holding signal Vph, which holds the averaged signal Vsm, as the reference signal Vref, as described with reference to FIG. 4, the reference signal Vref is quickly stabilized near the average value of the input signal VA. Can be made. On the other hand, as shown in FIG. 7, the first switch SW1 cuts off the average signal Vsm and the first holding circuit 20 during the period after the time t2 (that is, the communication period Tcom after the communication preparation period Tpre). As a result, as shown in Table 1, the holding signal Vph that holds the averaged signal Vsm regardless of the input signal VA is set as the reference signal Vref. Therefore, it is possible to suppress the reference signal Vref from fluctuating due to the influence of the input signal VA.

さらに、第１保持回路２０がリセット可能であることにより、図１（ｂ）の期間Ｔｏｆｆ１およびＴｏｆｆ２に第１保持回路２０をリセットし、参照信号Ｖｒｅｆを最小値にセットすることができる。 Further, since the first holding circuit 20 can be reset, the first holding circuit 20 can be reset during the periods Toff1 and Toff2 of FIG. 1B, and the reference signal Vref can be set to the minimum value.

実施例２は第２スイッチＳＷ２を有する例である。図８は実施例２のブロック図である。図８を参照に、実施例２の参照信号生成回路１１ｂは、平均化信号Ｖｓｍと保持信号Ｖｐｈとのいずれかを選択し参照信号Ｖｒｅｆとする第２スイッチＳＷ２を有している。つまり、第２スイッチＳＷ２は、第１保持回路２０の出力、および平均化回路１０の出力と第１スイッチＳＷ１との間の出力ノードＮｓｍのいずれかを選択的に差動増幅回路３０の参照信号端子に接続する。その他の構成は、実施例１の図５と同じであり、説明を省略する。 The second embodiment is an example having the second switch SW2. FIG. 8 is a block diagram of the second embodiment. Referring to FIG. 8, the reference signal generation circuit 11b according to the second embodiment includes a second switch SW2 that selects either the average signal Vsm or the hold signal Vph and sets it as the reference signal Vref. That is, the second switch SW2 selectively selects one of the output of the first holding circuit 20 and the output node Nsm between the output of the averaging circuit 10 and the first switch SW1 as a reference signal of the differential amplifier circuit 30. Connect to the terminal. Other configurations are the same as those of the first embodiment shown in FIG.

図９は、実施例２に係る電子回路の動作を示すタイムチャートである。時間に対する入力信号ＶＡおよび参照信号Ｖｒｅｆ並びに第１スイッチＳＷ１および第２スイッチＳＷ２の動作を示している。図９を参照に、時間ｔ２以前では、第２スイッチＳＷ２は平均化信号Ｖｓｍを選択し参照信号Ｖｒｅｆとする。時間ｔ２以降では、スイッチＳＷ２は保持信号Ｖｐｈを選択し参照信号Ｖｒｅｆとする。 FIG. 9 is a time chart illustrating the operation of the electronic circuit according to the second embodiment. The operations of the input signal VA and the reference signal Vref with respect to time, and the first switch SW1 and the second switch SW2 are shown. Referring to FIG. 9, before time t2, second switch SW2 selects averaged signal Vsm as reference signal Vref. After time t2, the switch SW2 selects the holding signal Vph and sets it as the reference signal Vref.

実施例２によれば、図９のように、第２スイッチＳＷ２は、時間ｔ２以前（通信準備期間Ｔｐｒｅの初期）において、平均化信号Ｖｓｍを選択する。つまり、出力ノードＮｓｍを選択し差動増幅回路３０の参照信号端子に接続する。これにより、表１のように、参照信号生成回路１１ｂは、入力信号ＶＡを平均化した平均化信号Ｖｓｍを参照信号Ｖｒｅｆとすることができる。このとき、第１スイッチＳＷ１は、オン状態になっており、第１保持回路２０には、平均化信号Ｖｓｍが入力されている。一方、第２スイッチＳＷ２は、時間ｔ２以降（通信準備期間Ｔｐｒｅの後）は、保持信号Ｖｐｈを選択する。つまり、第１保持回路２０の出力を選択し差動増幅回路３０の参照信号端子に接続する。時間ｔ２以降は、第１スイッチＳＷ１がオフとなっており、第１保持回路２０には、時間ｔ２までの平均化信号Ｖｓｍの例えばピーク値が保持されている。これにより、表１のように、入力信号ＶＡによらず平均化信号Ｖｓｍを保持した保持信号Ｖｐｈを参照信号Ｖｒｅｆとすることができる。よって、入力信号ＶＡの影響で参照信号Ｖｒｅｆが変動することを抑制することができる。 According to the second embodiment, as illustrated in FIG. 9, the second switch SW2 selects the averaged signal Vsm before time t2 (initial stage of the communication preparation period Tpre). That is, the output node Nsm is selected and connected to the reference signal terminal of the differential amplifier circuit 30. Thereby, as shown in Table 1, the reference signal generation circuit 11b can use the averaged signal Vsm obtained by averaging the input signal VA as the reference signal Vref. At this time, the first switch SW1 is in an on state, and the average signal Vsm is input to the first holding circuit 20. On the other hand, the second switch SW2 selects the holding signal Vph after time t2 (after the communication preparation period Tpre). That is, the output of the first holding circuit 20 is selected and connected to the reference signal terminal of the differential amplifier circuit 30. After the time t2, the first switch SW1 is turned off, and the first holding circuit 20 holds, for example, the peak value of the averaged signal Vsm up to the time t2. As a result, as shown in Table 1, the holding signal Vph that holds the averaged signal Vsm can be used as the reference signal Vref regardless of the input signal VA. Therefore, it is possible to suppress the reference signal Vref from fluctuating due to the influence of the input signal VA.

実施例３は、参照信号生成回路が第２保持回路を有する例である。図１０は、実施例３のブロック図である。図１０を参照に、実施例３の参照信号生成回路１１ｃは、平均化信号Ｖｓｍを保持する第２保持回路３２を有している。つまり、第２保持回路３２は、出力ノードＮｓｍと第２スイッチＳＷ２の間に接続されている。第２スイッチＳＷ２は、第２保持回路３２が保持した平均化信号Ｖｓｍ２と保持信号Ｖｐｈとのいずれかを選択し、選択した信号を参照信号Ｖｒｅｆとする。その他の構成は、実施例２の図８と同じであり、説明を省略する。 The third embodiment is an example in which the reference signal generation circuit includes a second holding circuit. FIG. 10 is a block diagram of the third embodiment. Referring to FIG. 10, the reference signal generation circuit 11c according to the third embodiment includes a second holding circuit 32 that holds the averaged signal Vsm. That is, the second holding circuit 32 is connected between the output node Nsm and the second switch SW2. The second switch SW2 selects either the average signal Vsm2 held by the second holding circuit 32 or the holding signal Vph, and sets the selected signal as the reference signal Vref. Other configurations are the same as those of the second embodiment shown in FIG.

実施例３の第１スイッチＳＷ１および第２スイッチＳＷ２の動作は、実施例２の図９と同じである。実施例３によれば、通信準備期間Ｔｐｒｅにおいて、第２スイッチＳＷ２は、第２保持回路３２が保持した平均化信号Ｖｓｍ２を参照信号Ｖｒｅｆとする。これにより、通信準備期間Ｔｐｒｅにおいて、参照信号Ｖｒｅｆをより早く安定化させることができる。なお、第２保持回路３２の時定数は、通信準備期間Ｔｐｒｅにおけるオフの間には、平均化信号Ｖｓｍを保持すればよいため、第１保持回路２０の時定数より小さいことが好ましい。このように、通信準備期間Ｔｐｒｅと通信期間Ｔｃｏｍとの保持時間を独立に設定することができる。また、第２保持回路３２としては、図６（ａ）のようなローパスフィルタまたは図６（ｂ）のようなピークホールド回路を用いることができる。 The operations of the first switch SW1 and the second switch SW2 of the third embodiment are the same as those in FIG. 9 of the second embodiment. According to the third embodiment, in the communication preparation period Tpre, the second switch SW2 uses the average signal Vsm2 held by the second holding circuit 32 as the reference signal Vref. Thereby, the reference signal Vref can be stabilized more quickly in the communication preparation period Tpre. Note that the time constant of the second holding circuit 32 is preferably smaller than the time constant of the first holding circuit 20 because the average signal Vsm may be held while the communication holding period Tpre is off. Thus, the holding time of the communication preparation period Tpre and the communication period Tcom can be set independently. As the second holding circuit 32, a low-pass filter as shown in FIG. 6A or a peak hold circuit as shown in FIG. 6B can be used.

図１１は実施例４に係る電子回路のブロック図である。図１１を参照に、参照信号生成回路１１ｄは、平均化回路１０ａ、第１保持回路３６、第１スイッチＳＷ１および第２保持回路３４を有している。平均化回路１０ａは、差動増幅回路１２ａおよび１４、抵抗Ｒ１、Ｒ２およびキャパシタＣ１を有している。差動増幅回路２３ａの正側の入力が＋１と＋２との２つあり、第２スイッチ信号Ｖｓｗ２により、入力＋１または＋２を選択することができる。その他の差動増幅回路１２ａおよび１４、抵抗Ｒ１、Ｒ２およびキャパシタＣ１の構成は実施例１〜３の平均化回路１０と同じであり説明を省略する。平均化回路１０ａの出力Ｖｓｍ（平均化信号）は、第２保持回路３４に入力する。第２保持回路３４は平均化信号Ｖｓｍを保持し（例えば、平均化信号Ｖｓｍのピークを保持し）保持信号Ｖｐｈを第１スイッチＳＷ１を介し第１保持回路３６に出力する。また第２保持回路３４はＶｐｈを差動増幅回路３０の参照信号端子に出力する。平均化回路１０ａの入力＋１には、入力信号ＶＡが入力し、入力＋２には、第１保持回路３６の出力Ｖｐｈ２が入力する。よって、平均化回路１０ａは、入力信号ＶＡおよび第１保持回路３６の出力Ｖｐｈ２のいずれかを選択して平均化することにより平均化信号Ｖｓｍを生成することができる。 FIG. 11 is a block diagram of an electronic circuit according to the fourth embodiment. Referring to FIG. 11, the reference signal generation circuit 11 d includes an averaging circuit 10 a, a first holding circuit 36, a first switch SW1, and a second holding circuit 34. The averaging circuit 10a includes differential amplifier circuits 12a and 14, resistors R1 and R2, and a capacitor C1. There are two positive side inputs of the differential amplifier 23a, +1 and +2, and the input +1 or +2 can be selected by the second switch signal Vsw2. The configurations of the other differential amplifier circuits 12a and 14, resistors R1 and R2, and capacitor C1 are the same as those of the averaging circuit 10 of the first to third embodiments, and a description thereof is omitted. The output Vsm (average signal) of the averaging circuit 10a is input to the second holding circuit 34. The second holding circuit 34 holds the average signal Vsm (for example, holds the peak of the average signal Vsm), and outputs the holding signal Vph to the first holding circuit 36 via the first switch SW1. The second holding circuit 34 outputs Vph to the reference signal terminal of the differential amplifier circuit 30. The input signal VA is input to the input +1 of the averaging circuit 10a, and the output Vph2 of the first holding circuit 36 is input to the input +2. Therefore, the averaging circuit 10a can generate the average signal Vsm by selecting and averaging either the input signal VA or the output Vph2 of the first holding circuit 36.

図１２は、差動増幅回路１２ａの回路図である。図１２を参照に、差動増幅回路１２ａは、ＮＰＮトランジスタＴ１〜Ｔ６、抵抗Ｒ８、Ｒ９および電流源１１０を有している。第２スイッチ信号Ｖｓｗ２とＶｓｗ２Ｂとは補信号である。第２スイッチ信号Ｖｓｗ２がハイの場合、トランジスタＴ１、Ｔ２、抵抗Ｒ８およびＲ９からなる差動回路が活性化し、参照信号Ｖｒｅｆと入力＋１の差動信号ＯｕｔおよびＯｕｔＢが出力される。第２スイッチ信号Ｖｓｗ２がローの場合、トランジスタＴ３、Ｔ４、抵抗Ｒ８およびＲ９からなる差動回路が活性化し、参照信号Ｖｒｅｆと入力＋２の差動信号ＯｕｔおよびＯｕｔＢが出力される。このように、トランジスタＴ５およびＴ６は入力＋１と＋２との選択する第２スイッチＳＷ２として機能する。 FIG. 12 is a circuit diagram of the differential amplifier circuit 12a. Referring to FIG. 12, the differential amplifier circuit 12a includes NPN transistors T1 to T6, resistors R8 and R9, and a current source 110. The second switch signals Vsw2 and Vsw2B are complementary signals. When the second switch signal Vsw2 is high, the differential circuit including the transistors T1 and T2 and the resistors R8 and R9 is activated, and the reference signal Vref and the input +1 differential signals Out and OutB are output. When the second switch signal Vsw2 is low, the differential circuit including the transistors T3 and T4 and the resistors R8 and R9 is activated, and the reference signal Vref and the input +2 differential signals Out and OutB are output. Thus, the transistors T5 and T6 function as the second switch SW2 that selects the inputs +1 and +2.

図１３は、実施例４に係る電子回路の動作を示すタイムチャートである。時間に対する入力信号ＶＡおよび参照信号Ｖｒｅｆ並びに第１スイッチＳＷ１および第２スイッチＳＷ２の動作を示している。図１３を参照に、時間ｔ０では、第２スイッチＳＷ２は入力信号ＶＡを選択し、第１スイッチＳＷ１はオンしている。参照信号Ｖｒｅｆは第２保持回路３４により、早期に安定することができる。また、第１スイッチＳＷ１がオンしているため、第１保持回路３６に保持信号Ｖｐｈが保持される。時間ｔ１において、参照信号Ｖｒｅｆが安定した後の時間ｔ２に第１スイッチＳＷ１がオフする。第２スイッチＳＷ２が入力信号ＶＡから第１保持回路３６の出力Ｖｐｈ２に切り換わる。言い換えれば、差動増幅回路１２ａは入力を＋１から＋２に切り換える。これにより、平均化回路１０ａは出力Ｖｐｈ２を平均化する。 FIG. 13 is a time chart illustrating the operation of the electronic circuit according to the fourth embodiment. The operations of the input signal VA and the reference signal Vref with respect to time, and the first switch SW1 and the second switch SW2 are shown. Referring to FIG. 13, at time t0, the second switch SW2 selects the input signal VA, and the first switch SW1 is on. The reference signal Vref can be stabilized early by the second holding circuit 34. Further, since the first switch SW1 is on, the holding signal Vph is held in the first holding circuit 36. At time t1, the first switch SW1 is turned off at time t2 after the reference signal Vref is stabilized. The second switch SW2 is switched from the input signal VA to the output Vph2 of the first holding circuit 36. In other words, the differential amplifier circuit 12a switches the input from +1 to +2. Thereby, the averaging circuit 10a averages the output Vph2.

実施例４によれば、第２スイッチＳＷ２が入力信号ＶＡを選択すると、平均化回路１０ａは、入力信号ＶＡの平均化により平均化信号Ｖｓｍを生成する。このとき第１スイッチＳＷ１がオンしているため、第１保持回路３６は、平均化信号Ｖｓｍを保持しＶｐｈ２を出力する。第１保持回路３６の出力Ｖｐｈ２は平均化回路１０ａに入力する。第２スイッチＳＷ２が第１保持回路３６の出力Ｖｐｈ２を選択すると、平均化回路１０ａを介した第１保持回路３６の出力Ｖｐｈ２が差動増幅回路３０の参照信号端子に出力される。 According to the fourth embodiment, when the second switch SW2 selects the input signal VA, the averaging circuit 10a generates the average signal Vsm by averaging the input signal VA. At this time, since the first switch SW1 is on, the first holding circuit 36 holds the average signal Vsm and outputs Vph2. The output Vph2 of the first holding circuit 36 is input to the averaging circuit 10a. When the second switch SW2 selects the output Vph2 of the first holding circuit 36, the output Vph2 of the first holding circuit 36 via the averaging circuit 10a is output to the reference signal terminal of the differential amplifier circuit 30.

実施例４によれば、通信準備期間Ｔｐｒｅにおいて、第１スイッチＳＷ１はオンし第１保持回路３６と平均化回路１０ａとを接続する。平均化回路１０ａは入力信号ＶＡを選択し平均化することとにより平均化信号Ｖｓｍを生成する。これにより、表１のように、参照信号生成回路１１ｄの出力である参照信号Ｖｒｅｆは、入力信号ＶＡを平均化した信号となる。一方、通信準備期間Ｔｐｒｅの後、第１スイッチＳＷ１はオフし第１保持回路３６と平均化回路１０ａとを遮断する。平均化回路１０ａは第１保持回路３６の出力Ｖｐｈ２を選択し平均化することとにより平均化信号Ｖｓｍを生成する。これにより、参照信号Ｖｒｅｆは、第１保持回路３６の出力Ｖｐｈ２を平均化した信号となる。つまり、参照信号Ｖｒｅｆは、表１のように、入力信号ＶＡによらず、第１保持回路３６が平均化信号Ｖｓｍを保持した保持信号（出力Ｖｐｈ２）となる。よって、入力信号ＶＡの影響で参照信号Ｖｒｅｆが変動することを抑制することができる。 According to the fourth embodiment, in the communication preparation period Tpre, the first switch SW1 is turned on to connect the first holding circuit 36 and the averaging circuit 10a. The averaging circuit 10a generates the average signal Vsm by selecting and averaging the input signal VA. As a result, as shown in Table 1, the reference signal Vref, which is the output of the reference signal generation circuit 11d, is a signal obtained by averaging the input signal VA. On the other hand, after the communication preparation period Tpre, the first switch SW1 is turned off to cut off the first holding circuit 36 and the averaging circuit 10a. The averaging circuit 10a generates an average signal Vsm by selecting and averaging the output Vph2 of the first holding circuit 36. As a result, the reference signal Vref becomes a signal obtained by averaging the output Vph2 of the first holding circuit 36. That is, as shown in Table 1, the reference signal Vref becomes a holding signal (output Vph2) in which the first holding circuit 36 holds the averaged signal Vsm regardless of the input signal VA. Therefore, it is possible to suppress the reference signal Vref from fluctuating due to the influence of the input signal VA.

さらに、平均化回路１０ａの出力と第１スイッチＳＷ１との間に第２保持回路３４が接続されている。第２保持回路３４は、平均化信号Ｖｓｍを保持し参照信号端子および第１スイッチＳＷ１に出力する。つまり、第２保持回路３４と第１スイッチＳＷ１との間のノード（保持ノード）が差動増幅回路３０の参照信号端子に接続されている。第１保持回路３６は第２保持回路３４に保持された平均化信号を保持する。これにより、通信準備期間Ｔｐｒｅにおいても第２保持回路３４が入力信号ＶＡの平均化信号を保持し参照信号とするため、参照信号Ｖｒｅｆを早期に安定化させることができる。通信準備期間Ｔｐｒｅにおける時定数は入力信号ＶＡのオンオフの期間に対し長い時間であればよく、通信期間Ｔｃｏｍにおける時定数は期間Ｔｏｎに対し長い時間であることが好ましい。よって、第１保持回路３６の時定数は第２保持回路３４の時定数より長いことが好ましい。また、比較例と同様に、平均化回路１０ａの平均化の時定数は第２保持回路３４の時定数より短いことが好ましい。このように、通信準備期間Ｔｐｒｅにおいて参照信号Ｖｒｅｆを安定化させる時定数と通信期間Ｔｃｏｍにおいて参照信号を安定に保つ時定数を独立に設定することができる。 Further, a second holding circuit 34 is connected between the output of the averaging circuit 10a and the first switch SW1. The second holding circuit 34 holds the average signal Vsm and outputs it to the reference signal terminal and the first switch SW1. That is, the node (holding node) between the second holding circuit 34 and the first switch SW1 is connected to the reference signal terminal of the differential amplifier circuit 30. The first holding circuit 36 holds the average signal held in the second holding circuit 34. Accordingly, since the second holding circuit 34 holds the averaged signal of the input signal VA as a reference signal even in the communication preparation period Tpre, the reference signal Vref can be stabilized at an early stage. The time constant in the communication preparation period Tpre may be a longer time than the on / off period of the input signal VA, and the time constant in the communication period Tcom is preferably a longer time than the period Ton. Therefore, the time constant of the first holding circuit 36 is preferably longer than the time constant of the second holding circuit 34. As in the comparative example, the averaging time constant of the averaging circuit 10 a is preferably shorter than the time constant of the second holding circuit 34. Thus, the time constant for stabilizing the reference signal Vref in the communication preparation period Tpre and the time constant for keeping the reference signal stable in the communication period Tcom can be set independently.

第１保持回路３６および第２保持回路３４は、例えば図６（ａ）のローパスフィルタとすることができる。また、例えば、図６（ｂ）のピークホールド回路とすることができる。 The first holding circuit 36 and the second holding circuit 34 can be, for example, the low-pass filter shown in FIG. Further, for example, the peak hold circuit of FIG.

図１４は実施例５のブロック図である。図１４を参照に、実施例４の図１１に比較し、差動増幅回路３０の後段に差動増幅回路９２および９４が設けられている。これにより、実施例４より大きな出力を行うことができる。また、差動増幅回路９２または９４をリミットアンプとすることにより、差動出力信号ＶｏｕｔおよびＶｏｕｔＢを矩形波とすることができる。第１保持回路３６および第２保持回路３４は、図６（ｂ）のピークホールド回路を用いている。 FIG. 14 is a block diagram of the fifth embodiment. Referring to FIG. 14, as compared with FIG. 11 of the fourth embodiment, differential amplifier circuits 92 and 94 are provided in the subsequent stage of the differential amplifier circuit 30. Thereby, a larger output than Example 4 can be performed. Further, by using the differential amplifier circuit 92 or 94 as a limit amplifier, the differential output signals Vout and VoutB can be made into rectangular waves. The first holding circuit 36 and the second holding circuit 34 use the peak hold circuit of FIG.

制御回路１０２は、抵抗Ｒ５、Ｒ６、ピークホールド回路５６、ヒステリシス比較器５４、ＡＮＤ回路５８、６２、タイマー６０および増幅回路６４を有している。差動増幅回路３０の出力信号Ａ３＋、Ａ３−の間に抵抗Ｒ５、Ｒ６が接続されている。ピークホールド回路５６は、信号Ａ３＋のピークを保持し、ヒステリシス比較器５４に出力する。抵抗Ｒ５とＲ６とで抵抗分割された信号がヒステリシス比較器５４の他方の入力に入力する。ヒステリシス比較器５４は、信号Ａ３＋が信号Ａ３＋の極大値の一定割合以下となると信号ＳＤとしてローレベルを出力する。増幅回路６４は信号ＳＤを増幅する。 The control circuit 102 includes resistors R5 and R6, a peak hold circuit 56, a hysteresis comparator 54, AND circuits 58 and 62, a timer 60, and an amplifier circuit 64. Resistors R5 and R6 are connected between the output signals A3 + and A3- of the differential amplifier circuit 30. The peak hold circuit 56 holds the peak of the signal A3 + and outputs it to the hysteresis comparator 54. A signal divided by the resistors R5 and R6 is input to the other input of the hysteresis comparator 54. The hysteresis comparator 54 outputs a low level as the signal SD when the signal A3 + falls below a certain ratio of the maximum value of the signal A3 +. The amplifier circuit 64 amplifies the signal SD.

ＡＮＤ回路５８にはリセット信号Ｒｅｓｅｔの反転と信号ＳＤが入力する。よって、ＡＮＤ回路５８は、リセット信号Ｒｅｓｅｔがローレベル（リセットをしていない）でかつ信号ＳＤがハイレベルのとき信号ＳＥＬとしてハイレベルを出力する。ＡＮＤ回路６２には、信号ＳＥＬと信号ＳＥＬをタイマー６０で遅延させた信号とが入力する。ＡＮＤ回路６２は、信号ＳＥＬがローレベルとなって、一定時間後にローレベルを出力する。これにより、第１スイッチ信号Ｖｓｗ１および第２スイッチ信号Ｖｓｗ２としてローレベルが出力される。増幅回路６４は第１スイッチ信号Ｖｓｗ１を増幅する。第２スイッチＳＷ２は第２スイッチ信号Ｖｓｗ２がハイレベルのときＶＡを選択し、ローレベルのときＶｐｈ２を選択する。第１スイッチＳＷ１は、第１スイッチ信号Ｖｓｗ１がハイレベルのときオンし、ローレベルのときオフする。 The AND circuit 58 receives the reset signal Reset and the signal SD. Therefore, the AND circuit 58 outputs a high level as the signal SEL when the reset signal Reset is at a low level (not reset) and the signal SD is at a high level. The AND circuit 62 receives the signal SEL and a signal obtained by delaying the signal SEL by the timer 60. The AND circuit 62 outputs a low level after a predetermined time after the signal SEL becomes a low level. As a result, a low level is output as the first switch signal Vsw1 and the second switch signal Vsw2. The amplifier circuit 64 amplifies the first switch signal Vsw1. The second switch SW2 selects VA when the second switch signal Vsw2 is at a high level, and selects Vph2 when the second switch signal Vsw2 is at a low level. The first switch SW1 is turned on when the first switch signal Vsw1 is at a high level and turned off when the first switch signal Vsw1 is at a low level.

増幅回路５２はリセット信号Ｒｅｓｅｔを増幅する。リセット信号Ｒｅｓｅｔはハイレベルとなると対応する回路をリセットする信号である。増幅回路５２の出力は、ピークホールド回路５６、第１保持回路３６および第２保持回路３４に入力する。リセット信号Ｒｅｓｅｔがハイレベルになると、ピークホールド回路５６、第１保持回路３６および第２保持回路３４はリセットされ、ピークホールド回路５６、第１保持回路３６および第２保持回路３４がそれぞれ保持していた保持信号はリセットされる。 The amplifier circuit 52 amplifies the reset signal Reset. The reset signal Reset is a signal for resetting the corresponding circuit when it becomes high level. The output of the amplifier circuit 52 is input to the peak hold circuit 56, the first holding circuit 36, and the second holding circuit 34. When the reset signal Reset becomes a high level, the peak hold circuit 56, the first holding circuit 36, and the second holding circuit 34 are reset, and the peak hold circuit 56, the first holding circuit 36, and the second holding circuit 34 respectively hold. The hold signal is reset.

図１５は実施例５に係る電子回路の動作を示すタイムチャートである。時間に対する入力信号ＶＡ、Ｒｅｓｅｔ信号、スイッチ信号Ｖｓｗ１、Ｖｓｗ２、第１スイッチＳＷ１の動作、第２スイッチＳＷ２の動作および参照信号Ｖｒｅｆを示している。前の入力信号ＶＡが入力される期間Ｔｏｎ２では、Ｒｅｓｅｔ信号はロー、スイッチ信号Ｖｓｗ１およびＶｓｗ２はローである。第２スイッチＳＷ２はＶｐｈ２を選択しており、参照信号ＶｒｅｆはＶｐｈ２の平均値のピークとなっている。第１スイッチＳＷ１はオフである。入力信号ＶＡが入力されない期間Ｔｏｆｆ２において、リセット信号Ｒｅｓｅｔがハイレベルとなる。第１保持回路３６、第２保持回路３４およびピークホールド回路５６がリセットされる。これにより、Ａ３＋はＡ３＋の極大値の一定割合以上となるため、信号ＳＤはハイレベルとなる。よって、信号ＳＥＬもハイレベルとなり、スイッチ信号Ｖｓｗ１およびＶｓｗ２はハイレベルとなる。これにより、第１スイッチＳＷ１はオン、第２スイッチＳＷ２はＶＡを選択し、参照信号Ｖｒｅｆは入力信号ＶＡの平均値のピークとなる。 FIG. 15 is a time chart illustrating the operation of the electronic circuit according to the fifth embodiment. An input signal VA, a Reset signal, switch signals Vsw1, Vsw2, operation of the first switch SW1, operation of the second switch SW2, and reference signal Vref with respect to time are shown. In the period Ton2 in which the previous input signal VA is input, the Reset signal is low and the switch signals Vsw1 and Vsw2 are low. The second switch SW2 selects Vph2, and the reference signal Vref has a peak of the average value of Vph2. The first switch SW1 is off. In a period Toff2 in which the input signal VA is not input, the reset signal Reset is at a high level. The first holding circuit 36, the second holding circuit 34, and the peak hold circuit 56 are reset. As a result, A3 + becomes equal to or greater than a certain ratio of the maximum value of A3 +, so that the signal SD becomes high level. Accordingly, the signal SEL is also at a high level, and the switch signals Vsw1 and Vsw2 are at a high level. Accordingly, the first switch SW1 is turned on, the second switch SW2 selects VA, and the reference signal Vref becomes a peak of the average value of the input signal VA.

時間ｔ０において、期間Ｔｏｎ３となり入力信号ＶＡが入力しはじめる。時間ｔ０において、参照信号Ｖｒｅｆは０（最小値）のため、Ａ３＋は極大値となる。参照信号Ｖｒｅｆが大きくなるにつれ、Ａ３＋は極大値に対するＡ３＋の割合は小さくなる。時間ｔ４において、Ａ３＋の極大値に対するＡ３＋の割合が一定値以下になると、信号ＳＤはロ−レベルになる。ここで、ヒステリシス比較器５４の時定数を入力信号ＶＡの周期より長くすることにより、信号ＳＡは入力信号ＶＡの周期の影響を受けない。時間ｔ４において、信号ＳＥＬがローレベルとなる。タイマー６０による遅延時間Ｔｄｅｌ後の時間ｔ２において、スイッチ信号Ｖｓｗ１およびＶｓｗ２がローレベルとなる。これにより、第１スイッチＳＷ１はオフ、第２スイッチＳＷ２はＶｐｈ２を選択し、参照信号ＶｒｅｆはＶｐｈ２の平均値のピークとなる。 At time t0, the period Ton3 is reached and the input signal VA starts to be input. Since the reference signal Vref is 0 (minimum value) at time t0, A3 + becomes a maximum value. As the reference signal Vref increases, the ratio of A3 + to the maximum value of A3 + decreases. At time t4, when the ratio of A3 + to the maximum value of A3 + becomes equal to or less than a certain value, the signal SD becomes low level. Here, by making the time constant of the hysteresis comparator 54 longer than the period of the input signal VA, the signal SA is not affected by the period of the input signal VA. At time t4, the signal SEL becomes low level. At time t2 after the delay time Tdel by the timer 60, the switch signals Vsw1 and Vsw2 are at a low level. Accordingly, the first switch SW1 is turned off, the second switch SW2 selects Vph2, and the reference signal Vref becomes a peak of the average value of Vph2.

以上のように、実例例５の回路により実施例４の図１３で説明した動作が可能となる。抵抗Ｒ５およびＲ６は、参照信号Ｖｒｅｆが平均値Ｖｍとなる直前に信号ＳＤがハイレベルとなるように設定することが好ましい。タイマー６０の遅延時間は、参照信号Ｖｒｅｆが安定してから、通信準備期間Ｔｐｒｅが終了するまでの間にスイッチ信号Ｖｓｗ２およびＶｓｗ１がオフするように設定することが好ましい。 As described above, the operation described with reference to FIG. The resistors R5 and R6 are preferably set so that the signal SD becomes high level immediately before the reference signal Vref becomes the average value Vm. The delay time of the timer 60 is preferably set so that the switch signals Vsw2 and Vsw1 are turned off after the reference signal Vref is stabilized and before the communication preparation period Tpre ends.

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

図１（ａ）はＰＯＮ方式のブロック図、図１（ｂ）はＰＯＮ方式の光通信の時間に対する光信号の模式図である。FIG. 1A is a block diagram of the PON system, and FIG. 1B is a schematic diagram of an optical signal with respect to the time of optical communication of the PON system. 図２は比較例に係る電子回路の回路図である。FIG. 2 is a circuit diagram of an electronic circuit according to a comparative example. 図３（ａ）および図３（ｂ）は保持回路を有さず時定数が大きい場合、小さい場合のタイミングチャートである。FIGS. 3A and 3B are timing charts in the case where the holding circuit is not provided and the time constant is large and small. 図４は比較例に係る電子回路のタイミングチャートである。FIG. 4 is a timing chart of the electronic circuit according to the comparative example. 図５は実施例１に係る電子回路の回路図である。FIG. 5 is a circuit diagram of an electronic circuit according to the first embodiment. 図６（ａ）はローパスフィルタを用いた保持回路の例であり、図６（ｂ）はピークホールド回路を保持回路に用いた例である。FIG. 6A shows an example of a holding circuit using a low-pass filter, and FIG. 6B shows an example of using a peak hold circuit for the holding circuit. 図７は実施例１に係る電子回路のタイミングチャートである。FIG. 7 is a timing chart of the electronic circuit according to the first embodiment. 図８は実施例２に係る電子回路の回路図である。FIG. 8 is a circuit diagram of an electronic circuit according to the second embodiment. 図９は実施例２に係る電子回路のタイミングチャートである。FIG. 9 is a timing chart of the electronic circuit according to the second embodiment. 図１０は実施例３に係る電子回路の回路図である。FIG. 10 is a circuit diagram of an electronic circuit according to the third embodiment. 図１１は実施例４に係る電子回路の回路図である。FIG. 11 is a circuit diagram of an electronic circuit according to the fourth embodiment. 図１２は差動増幅回路の回路図である。FIG. 12 is a circuit diagram of the differential amplifier circuit. 図１３は実施例４に係る電子回路のタイミングチャートである。FIG. 13 is a timing chart of the electronic circuit according to the fourth embodiment. 図１４は実施例５に係る電子回路の回路図である。FIG. 14 is a circuit diagram of an electronic circuit according to the fifth embodiment. 図１５は実施例５に係る電子回路のタイミングチャートである。FIG. 15 is a timing chart of the electronic circuit according to the fifth embodiment.

Explanation of symbols

１０平均化回路
１１参照信号生成回路
２０、３４第１保持回路
３０差動増幅回路
３２、３６第２保持回路
４０トランスインピーダンスアンプ
４２フォトダイオード
ＳＷ１第１スイッチ
ＳＷ２第２スイッチ DESCRIPTION OF SYMBOLS 10 Average circuit 11 Reference signal generation circuit 20, 34 1st holding circuit 30 Differential amplifier circuit 32, 36 2nd holding circuit 40 Transimpedance amplifier 42 Photodiode SW1 1st switch SW2 2nd switch

Claims

A differential amplifier circuit having an input terminal to which an input signal is input and a reference signal terminal;
An averaging circuit that averages the input signal to generate an averaged signal;
A first holding circuit which is provided between the reference signal terminal and the output of the averaging circuit, holds the averaged signal and outputs the averaged signal to the reference signal terminal;
A first switch provided between the first holding circuit and the averaging circuit;
A second switch for selectively connecting one of the output of the first holding circuit and the output node between the output of the averaging circuit and the first switch to the reference signal terminal;
A second holding circuit connected between the output node and the second switch, holding the averaged signal and outputting it to the second switch;
An electronic circuit comprising:

The first switch connects the first holding circuit and the averaging circuit in a communication preparation period for averaging the input signals, and after the communication preparation period, the first holding circuit and the average The electronic circuit according to claim 1, wherein the electronic circuit is interrupted.

The first switch connects the first holding circuit and the averaging circuit in a communication preparation period for averaging the input signals, and after the communication preparation period, the first holding circuit and the average Shut off the circuit
The second switch selects the output node in the communication preparation period and connects it to the reference signal terminal, and after the communication preparation period, selects the output of the first holding circuit and connects it to the reference signal terminal. The electronic circuit according to claim 1 .

A differential amplifier circuit having an input terminal to which an input signal is input and a reference signal terminal;
An averaging circuit that averages the input signal to generate an averaged signal;
A first holding circuit which is provided between the reference signal terminal and the output of the averaging circuit, holds the averaged signal and outputs the averaged signal to the reference signal terminal;
A first switch provided between the first holding circuit and the averaging circuit;
Comprising
The output of the first holding circuit is input to the averaging circuit, an electronic circuit which the output of the first holding circuit through the averaging circuit is characterized in that it is output to the reference signal terminal.

5. The electronic circuit according to claim 4, wherein the averaging circuit generates the average signal by selecting and averaging either the input signal or the output of the first holding circuit.

The first switch connects the first holding circuit and the averaging circuit in a communication preparation period for averaging the input signals, and after the communication preparation period, the first holding circuit and the average Shut off the circuit
The averaging circuit generates the averaged signal by selecting and averaging the input signal in the communication preparation period, and selecting the output of the first holding circuit after the communication preparation period 6. The electronic circuit according to claim 5 , wherein an averaged signal is generated.

The average signal is held between the output of the averaging circuit and the first switch, and the output is connected to the reference signal terminal after the communication preparation period, and the output is connected during the communication preparation period. A second holding circuit connected to the first switch is provided;
The electronic circuit according to claim 6, wherein the first holding circuit holds the average signal held by the second holding circuit.

Said first holding circuit, the electronic circuit according to any one of claims 1 to 7, characterized in that the peak-hold circuit or low-pass filter holds a peak of the input signal.

Said first holding circuit, the electronic circuit according to any one of claims 1 8, characterized in that it is possible to set the output to a constant value.