JP5214693B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。

抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

抵抗変化メモリ装置によって高密度メモリセルアレイを実現するためには、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイを構成する。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。

可変抵抗素子によっては抵抗変化型メモリのメモリセルとして機能させるために、初期設定動作としてフォーミングを行う必要がある素子もある。このフォーミングは、データの書き込みよりも高い所定の電圧を可変抵抗素子に印加して可変抵抗素子に電流パスを形成し、所定の抵抗状態、例えば低抵抗状態に設定することにより行われる。このようなフォーミングがなされたメモリセルに対するデータの書き込みは、ユニポーラ型のＲｅＲＡＭの場合、可変抵抗素子に所定の電圧を印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作とは異なる所定の電圧を印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。一方、メモリセルの読み出し動作は、可変抵抗素子に所定の電圧を与え、可変抵抗素子を介して流れる電流を差動増幅器にてモニターすることにより行う。この読み出し動作により、可変抵抗素子が低抵抗状態にあるか高抵抗状態にあるかを判定する。

このような半導体記憶装置においては、フォーミング動作、セット動作又はリセット動作によって、可変抵抗素子が確実にその状態を変化させることが求められる。

特開２０１０−２０８６３号 特開２００９−２６００６０号 特開２００９−１６４４８０号 特開２００７−２８１２０８号 米国特許出願公開第２０１０／０１１８５９０号

本発明は、フォーミング動作、セット動作又はリセット動作によって、可変抵抗素子が確実にその状態を変化させる信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。

実施形態に係る不揮発性半導体記憶装置は、複数の第１の配線、複数の第１の配線に交差する複数の第２の配線、並びに複数の第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセル、を有するメモリセルアレイと、複数の第１の配線の少なくとも一端に接続され、第１の配線を選択する第１のデコーダと、複数の第２の配線の両端に接続されて第１のデコーダが選択した第１の配線と第２の配線の両端との距離に応じていずれか一方が第２の配線を選択する少なくとも一対の第２のデコーダと、第１のデコーダ及び第２のデコーダによって選択された第１の配線及び第２の配線間に所定の電圧を印加する電圧印加回路とを備える。

本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す斜視図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。 図３におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態に係る不揮発性半導体記憶装置の可変抵抗素子の一例を示す模式的な断面図である。 同実施形態に係る不揮発性半導体記憶装置のカラム／ロウ制御回路の配置例を示すブロック図である。 同実施形態に係る不揮発性半導体記憶装置のロウ制御回路の一部の構成例を示す回路図である。 同実施形態に係る不揮発性半導体記憶装置のロウ制御回路の一部の構成例を示す回路図である。 同実施形態に係る不揮発性半導体記憶装置のロウ制御回路の一部の構成例を示す回路図である。 同実施形態に係る不揮発性半導体記憶装置のロウ制御回路の一部の構成例を示す回路図である。 同実施形態に係る不揮発性半導体記憶装置の他のロウ制御回路の一部の構成例を示す回路図である。 同実施形態に係る不揮発性半導体記憶装置のカラム制御回路の一部の構成例を示す回路図である。 同実施形態に係る不揮発性半導体記憶装置のカラム制御回路の一部の構成例を示す回路図である。 同実施形態に係る不揮発性半導体記憶装置のカラム制御回路の一部の構成例を示す回路図である。 同実施形態に係る不揮発性半導体記憶装置のカラム制御回路の一部の構成例を示す回路図である。 比較例に係る不揮発性半導体記憶装置のメモリセルアレイの一部の回路図である。 メモリセルアレイのフォーミング及びリセット後の歩留まりを示す図である。 メモリセルアレイのリセット後の歩留まりを示す図である。 本発明の第１の実施形態に係る不揮発性半導体記憶装置のフォーミング動作及びセット動作を説明する為の図である。 同実施形態に係る不揮発性半導体記憶装置のリセット動作を説明する為の図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置のフォーミング動作及びセット動作を説明する為の図である。 同実施形態に係る不揮発性半導体記憶装置のリセット動作を説明する為の図である。 本発明の第３の実施形態に係る不揮発性半導体記憶装置のフォーミング動作及びセット動作を説明する為の図である。 同実施形態に係る不揮発性半導体記憶装置のリセット動作を説明する為の図である。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において、半導体記憶装置はメモリセルに可変抵抗素子を用いた抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［第１の実施の形態］
［全体構成］
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。

この不揮発性半導体記憶装置は、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向の両側に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３Ａ，３Ｂが設けられている。これらカラム制御回路２及びロウ制御回路３Ａ，３Ｂで、メモリセルアレイ１に対するデータの読み出し／書き込みを行うデータ読み出し／書き込み回路を構成する。

データ入出力バッファ４は、外部の図示しないホスト装置と接続され、ホスト装置との間で書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部のホスト装置からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３Ａ，３Ｂに送られる。また、外部のホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、外部からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、外部のホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。

また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３Ａ，３Ｂで選択された任意の配線へ転送することが可能である。

なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。

［メモリブロック］
図２は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板上のグローバルバス等の配線が形成される配線領域１２とその上に積層されたメモリブロックＭＢの構成を示している。

図２に示すように、メモリブロックＭＢは、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロックＭＢの直下の半導体基板には、配線領域１２が設けられる。配線領域１２には、メモリブロックＭＢに書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域１２には後述するカラムスイッチ等を含むカラム制御回路２や、ローデコーダ等を含むロウ制御回路３Ａ，３Ｂが設けられていてもよい。

積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板上に形成された配線領域１２とを接続するために、メモリブロックＭＢの側面に垂直配線（ビアコンタクト）が必要になる。配線領域１２の周辺には、ビット線コンタクト領域１４及びワード線コンタクト領域１５が設けられている。ビット線コンタクト領域１４及びワード線コンタクト領域１５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト１３及びワード線コンタクト１１が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域１５に形成されたワード線コンタクト１１を介して配線領域１２に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域１４に形成されたビット線コンタクト１３を介して配線領域１２に接続されている。

図２では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図２に示すｚ方向）に積層した１つのメモリブロックＭＢについて示しているが、実際にはこのような単位メモリブロックＭＢがワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。

図２に示すように、本実施の形態では、ワード線コンタクト領域１５では、メモリセルアレイ１の両側から引き出されたワード線ＷＬがそれぞれ共通コンタクトを介して配線領域１２に接続されている。また、ビット線コンタクト領域１４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域１２に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。

図３は、メモリセルアレイ１の一部の斜視図、図４は、図３におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセルＭＣ１つ分の断面図である。

複数本の第１の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これと交差して複数本の第２の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。

メモリセルＭＣは、図４に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。

可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

図５は、ＲｅＲＡＭの例を示す図である。図５に示す可変抵抗素子ＶＲは、電極層ＶＲ１１、ＶＲ１３の間に記録層ＶＲ１２を配置してなる。記録層ＶＲ１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ_２Ｏ_４）、イルメナイト構造（ＡＭＯ_３）、デラフォサイト構造（ＡＭＯ_２）、ＬｉＭｏＮ_２構造（ＡＭＮ_２）、ウルフラマイト構造（ＡＭＯ_４）、オリビン構造（Ａ_２ＭＯ_４）、ホランダイト構造（ＡｘＭＯ_２）、ラムスデライト構造（Ａ_ｘＭＯ_２）ペロブスカイト構造（ＡＭＯ_３）等の結晶構造を持つ材料により構成される。

図５の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。

記録層ＶＲ１２の初期状態は高抵抗状態であるが、電極層ＶＲ１１を固定電位、電極層ＶＲ１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層ＶＲ１３側に移動し、記録層ＶＲ１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層ＶＲ１３側に移動した拡散イオンは、電極層ＶＲ１３から電子を受け取り、メタルとして析出するため、メタル層ＶＲ１４を形成する。記録層ＶＲ１２の内部では、陰イオンが過剰となり、結果的に記録層ＶＲ１２内の遷移元素イオンの下層を上昇させる。これにより、記録層ＶＲ１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。読み出しに関しては、記録層ＶＲ１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。セット状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層ＶＲ１２に大電流を充分な時間流してジュール加熱して、記録層ＶＲ１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。

［制御回路の構成］
次に、メモリセルアレイＭＡ及びその周辺回路の構成について、図６を参照して説明する。図６は、抵抗変化メモリ装置のメモリセルアレイＭＡ、カラム制御回路２及びロウ制御回路３Ａの詳細を示すブロック図である。図６に示すメモリセルアレイＭＡは、ビット線ＢＬの延びる方向に例えば２Ｋｂｉｔ（２０４８個）、ワード線ＷＬの延びる方向に例えば５１２ｂｉｔの単位メモリセルＭＣが配置されているものとする。これにより、１つのメモリセルアレイＭＡ内に例えば１Ｍｂｉｔ（約１０^６個）の単位メモリセルＭＣが配置されている。

図６に示されるように、ロウ制御回路３Ａ，３Ｂは、メモリセルアレイ１のワード線ＷＬ方向の両側に配置されている。ロウ制御回路３Ａ，３Ｂは、ほぼ同様の構成であるため、以下、ロウ制御回路３Ａの構成についてのみ詳述する。ロウ制御回路３Ａは、例えばローデコーダ３０、メインロウデコーダ３１、書き込み駆動線ドライバ３２、ロウ電源線ドライバ３３及びロウ系周辺回路３４を備えて構成される。また、カラム制御回路２は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３、カラム系周辺回路２４を備えて構成される。

本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ３１は、例えば２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのローデコーダ３０に接続される。ローデコーダ３０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬからなるワード線群ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ３１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたローデコーダ３０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。

書き込み駆動線ドライバ３２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ３３にはロウ電源線ＶＲｏｗが接続されている。この書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはローデコーダ３０に接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ローデコーダ３０がワード線ＷＬを駆動するための電圧が印加される。具体的には、リセット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＲＥＳＥＴを供給する。また、ロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬに供給される電圧（ＶＲＥＳＥＴ）が印加される。

ロウ系周辺回路３４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

本実施の形態に係るビット線ＢＬも階層化構造を有しており、カラムデコーダ２１は、２５６対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜２５５：０＞）のうち、複数の対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙを選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはひとつのカラムスイッチ２０に接続される。カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある２本のビット線ＢＬからなるビット線群ＢＬｙ＜１：０＞を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、ビット線ＢＬが選択駆動される。

センスアンプ／書き込みバッファ２２には、４本のローカルデータ線ＬＤＱ＜３：０＞が接続されている。このローカルデータ線ＬＤＱ＜３：０＞は、ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞の２本ずつの組に分けられて、カラムスイッチ２０に接続される。一つのカラムスイッチにはローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞のいずれか一方の組が接続される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜３：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜３：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。ローカルデータ線ＬＤＱ＜３：０＞には、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、リセット動作時において４本のローカルデータ線ＬＤＱ＜３：０＞に電圧ＶＲＥＳＥＴが供給される。センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１を介して、カラム電源線ドライバ２３が接続されている。

カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

次に、図７〜図１１を参照して、ロウ制御回路の構成を詳細に説明する。図７〜図１１は抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。

［ローデコーダ３０の構成］
図６及び図７に示されるように、ローデコーダ３０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ローデコーダ３０には、ワード線群ＷＬｘ＜７：０＞が接続されており、このワード線群ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのローデコーダ３０に接続されるワード線群ＷＬｘ＜７：０＞は、ワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。

図７に示すように、ローデコーダ３０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなるトランジスタ対を８つ備えて構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線群ＷＬｘ＜７：０＞のいずれか１本に接続されている。

［メインロウデコーダ３１の構成］
図６及び図８に示されるように、メインロウデコーダ３１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置のワード線ＷＬは階層化構造を有している。メインロウデコーダ３１はプリデコーダである。一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのローデコーダ３０内の８つのトランジスタ対（図７のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのローデコーダ３０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ３１は、図８に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。

図８に示すように、１つのメインロウデコーダ３１において、メインロウデコーダ３１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。また、論理ゲートＧＡＴＥ１には、カラムアドレスの最上位ビットＭＳＢが入力され、ワード線ＷＬ方向のいずれの側のビット線ＢＬが選択されるかを、カラムアドレスのＭＳＢによって判定して、メインロウデコーダ３１がアクティブ状態又は非アクティブ状態とされる。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。

また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。

図１１には、もう一方のロウ制御回路３Ｂ内に配置されているメインロウデコーダ３１の構成を示してある。基本的な構成は図８に示したものと同じであるが、カラムアドレス信号の最上位ビットＭＳＢがインバータによって反転されて論理ゲートＧＡＴＥ３に入力されている点が異なっている。これにより、カラムアドレス信号の最上位ビットＭＳＢが“１”のときには、ロウ制御回路３Ａ（フォーミング時及びセット時）又はロウ制御回路３Ｂ（リセット時）内のメインロウデコーダがアクティブになり、カラムアドレス信号の最上位ビットＭＳＢが“０”のときには、ロウ制御回路３Ｂ（フォーミング時及びセット時）又はロウ制御回路３Ａ（リセット時）内のメインロウデコーダがアクティブになる。

［書き込み駆動線ドライバ３２の構成］
図６及び図９に示されるように、書き込み駆動線ドライバ３２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ３２も、プリデコーダである。

書き込み駆動線ドライバ３２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続される。論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＲＥＳＥＴが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。

［ロウ電源線ドライバ３３の構成］
図６及び図１０に示されるように、ロウ電源線ドライバ３３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ３３において、電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続される。トランジスタＱＮ６のソースがＰＭＯＳトランジスタＱＰ６を介してロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。

また、ロウ電源線ドライバ３３において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

次に、図１２〜図１５を参照して、カラム制御回路の構成を詳細に説明する。図１２〜図１５は抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。

［カラムスイッチ２０の構成］
図６及び図１２に示されるように、カラムスイッチ２０には２５６対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜２５５：０＞）のいずれか一対及びローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞のいずれか一組が接続されている。ここで、同一のカラムアドレス信号ＣＡにより選択される２対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙのうち、一対が接続されたカラムスイッチ２０にローカルデータ線ＬＤＱ＜１：０＞が接続される。また、他の対が接続されたカラムスイッチ２０にローカルデータ線ＬＤＱ＜３：２＞が接続されるものとする。カラムスイッチ２０には、ビット線群ＢＬｙ＜１：０＞が接続されており、このビット線群ＢＬｙ＜１：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線群ＢＬｙ＜１：０＞は２本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞は、ＬＤＱ０、ＬＤＱ１又はＬＤＱ２、ＬＤＱ３の２本ずつの組からなる配線である。

図１２に示すように、カラムスイッチ２０は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなるトランジスタ対を２つ備えて構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜１：０＞又はＬＤＱ＜３：２＞のいずれか１本が接続されている。また、トランジスタＱＮ１２のゲートにはカラム選択線ＣＳＬｂｙが接続され、ドレインは接地されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線群ＢＬｙ＜１：０＞のいずれか１本に接続されている。

［カラムデコーダ２１の構成］
図６及び図１３に示されるように、カラムデコーダ２１には２５６対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜２５５：０＞）、並びにカラムアドレス信号ＣＡが入力されるアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ２０内の２つのトランジスタ対（図１２のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ２０は２本のビット線群ＢＬｙ＜１：０＞を選択駆動することができる。カラムデコーダ２１は、図１３に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙごとに有している。

図１３に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続される。

また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともにカラム選択線ＣＳＬｂｙに接続される。

［センスアンプ／書き込みバッファ２２の構成］
図６及び図１４に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜３：０＞及びデータ入出力線ＩＯ＜３：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するようにリセット電圧ＶＲＥＳＥＴが印加されている。また、トランジスタＱＮ１５のソースは接地されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介して、ローカルデータ線ＬＤＱ＜３：０＞に接続されている。

次に、センスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜３：０＞に接続されている。

［カラム電源線ドライバ２３の構成］
図６及び図１５に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及び制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。

また、カラム電源線ドライバ２３において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＳＥＴｏｎは、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

［メモリセルのフォーミング及びリセット動作の歩留まり］
次に、メモリセルのフォーミング及びリセット動作の歩留まりについて、図１６〜図１８を参照して説明する。図１６は比較例に係る不揮発性半導体記憶装置のメモリセルアレイ１の一部の回路図である。本実施形態においては、メモリセルアレイ１を挟んでロウ制御回路３が２つ配置されているが、図１６に示す比較例においてはロウ制御回路３が一つだけ配置されている。図１７及び図１８は、メモリセルアレイ１の書き込み可能回数とメモリセルアレイ１内におけるメモリセルＭＣの位置関係との相関関係について検証した結果を表している。検証は以下の様に行った。まず、図１６の様な回路において、メモリセルアレイ１に対してフォーミングを行う。次にリセット動作とセット動作を交互に１０回ずつ繰り返し行った。この際、ロウ制御回路３に近い方の半数のメモリセルＭＣをＮｅａｒグループ、遠い方の半数をＦａｒグループとし、検証過程の各時点において正常にフォーミング、リセット又はセット状態に移行したメモリセル数の割合を比較した。

図１７の縦軸は正常に動作したメモリセルＭＣの比率、横軸は検証作業の進行度合いを示している。尚、図中横軸の「Ｒ：ｎ」はリセット動作をｎ回行った直後の検証結果を、「Ｓ：ｎ」はセット動作をｎ回行った直後の検証結果を示している。例えば、「Ｒ：４ Ｓ：３」と表記されている部分には、リセット動作を４回、セット動作を３回終了した時点での検証結果が示されている。図より、フォーミング直後の最初のリセット動作において、Ｎｅａｒグループでは約１０％程度のメモリセルＭＣがフェイルしていることが分かる。これに対し、Ｆａｒグループでは３〜４％程度のメモリセルＭＣしかフェイルしていない事がわかる。これは、Ｆａｒグループにおいてはロウ制御回路３からメモリセルＭＣまでの配線距離が比較的長い為、配線抵抗が保護素子として働いたものと考えられる。

図１８は、図１７と同じ検証結果を表している。ただし、図１８においては一回目のリセット動作においてパスしたメモリセルＭＣのみについての結果を示している。具体的には、一回目のリセット動作が終了した時点で正常に動作していたメモリ数を１００％としている。図より、Ｎｅａｒグループの方がＦａｒグループと比較して検証作業の進行に伴うパスセルの減衰率が低い事がわかる。また、Ｆａｒグループでは、特にリセット動作時において大きくパスセル数が減少している。

［フォーミング動作］
図１９は、本実施形態に係る不揮発性半導体記憶装置のフォーミング動作を説明する為の図である。上記の検証結果から鑑みると、フォーミング動作を行う際にはメモリセルＭＣから遠い方の制御回路を使用することにより、フォーミング時の歩留まりを向上させることが可能であると考えられる。そこで、本実施形態においては２つ備えているロウ制御回路３Ａ，３Ｂのうち、一方のロウ制御回路３Ａに近い方の半数のメモリセルＭＣをグループＡ、もう一方のロウ制御回路３Ｂに近い方の半数のメモリセルＭＣをグループＢとし、グループＡのメモリセルＭＣについてはロウ制御回路３Ｂを、もう片方のグループＢのメモリセルＭＣに対してはロウ制御回路３Ａを用いてフォーミングを行う事とした。

具体的には、カラム制御回路２に入力されるカラムアドレス信号の最上位ビットＭＳＢが“０”の場合には、グループＡのメモリセルが選択されるものとして、ロウ制御回路３Ｂをアクティブ、ロウ制御回路３Ａを非アクティブとし、カラムアドレス信号の最上位ビットＭＳＢが“１”の場合には、グループＢのメモリセルが選択されるものとして、ロウ制御回路３Ａをアクティブ、ロウ制御回路３Ｂを非アクティブとする。

この様な方法によれば、フォーミング時に、ロウ制御回路３Ａ又は３ＢからメモリセルＭＣまでの配線抵抗を保護素子として利用し、メモリセルＭＣのフォーミングの歩留まりを向上させることが可能となる。

［セット動作］
本実施形態においてセット動作を行う際には、フォーミングを行う時と同様に、グループＡのメモリセルＭＣについてはロウ制御回路３Ｂを、もう片方のグループＢのメモリセルＭＣに対してはロウ制御回路３Ａを用いる。セット動作では高抵抗状態のメモリセルＭＣについて電流を流し続けるが、メモリセルＭＣがセットされ、低抵抗状態に移行すると、メモリセルＭＣには急激に電流が流れ始める。このため、メモリセルＭＣに対する負担が増加してしまう。しかしながら、上記の様な方法でセット動作を行った場合、ロウ制御回路３からメモリセルＭＣまでの配線抵抗が保護素子として機能し、メモリセルＭＣに対する負担を減少させることが可能となる。これにより、メモリセルＭＣの書き込み回数が向上する。

［リセット動作］
図２０は、本実施形態に係る不揮発性半導体記憶装置のリセット動作を説明する為の図である。上記の検証結果から鑑みると、リセット動作を行う際にはメモリセルＭＣから近い方の制御回路を使用することにより、メモリセルの書き込み可能回数を向上させることが可能である。これはリセット動作の場合、メモリセルＭＣに近い方がＩＲドロップによる影響が少ないからと考えられる。そこで、本実施形態においては、グループＡのメモリセルＭＣについてはロウ制御回路３Ａを、もう片方のグループＢのメモリセルＭＣに対してはロウ制御回路３Ｂを用いてリセット動作を行う事とした。上記の検証結果より、この様な方法によってメモリセルＭＣの書き込み回数は向上する。

［第２の実施の形態］
第１の実施形態に係る不揮発性半導体記憶装置では、メモリセルアレイ１を挟んで２つのロウ制御回路３Ａ，３Ｂが配置されていたが、カラム制御回路２が二つ配置されていても良い。本発明の第２の実施形態においては、ロウ制御回路３が一つ、カラム制御回路２Ａ，２Ｂが二つ配置されている。この時のフォーミング動作、セット動作、リセット動作の様子をそれぞれ図２１及び図２２に示す。この様な方法によっても、第１の実施形態と同様にメモリセルＭＣの書き込み回数を向上させることが可能となる。

［第３の実施の形態］
第１の実施形態及び第２の実施形態に係る不揮発性半導体記憶装置では、メモリセルアレイ１を挟んで２つのロウ制御回路３またはカラム制御回路２が配置されていた。本発明の第３の実施形態においては、ロウ制御回路３Ａ，３Ｂ、カラム制御回路２Ａ，２Ｂ共に二つずつ配置されている。この時のフォーミング動作、セット動作、リセット動作の様子をそれぞれ図２３及び図２４に示す。この様な方法によれば、第１の実施形態及び第２の実施形態と比較して配線抵抗を有効に調整する事が可能となるため、更にメモリセルＭＣの書き込み回数を向上させることが可能である。

１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ ２０…カラムスイッチ、 ２１…カラムデコーダ、 ２２…センスアンプ／書き込みバッファ、 ２３…カラム電源線ドライバ、 ２４…カラム系周辺回路、 ３０…ローデコーダ、 ３１…メインロウデコーダ、 ３２…書き込み駆動線ドライバ、 ３３…ロウ電源線ドライバ、 ３４…ロウ系周辺回路、 ＭＡ…メモリセルアレイ、 ＭＣ…メモリセル、 ＶＲ…可変抵抗素子、 Ｄｉ…ダイオード、 ＢＬ…ビット線、 ＷＬ…ワード線、 ＭＷＬ…メインワード線 ＣＳＬ…カラム選択線。

Claims (3)

1. 複数の第１の配線、前記複数の第１の配線に交差する複数の第２の配線、並びに前記複数の第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセル、を有するメモリセルアレイと、
   前記複数の第１の配線の少なくとも一端に接続され、前記第１の配線を選択する第１のデコーダと、
   前記複数の第２の配線の両端に接続されて前記第１のデコーダが選択した前記第１の配線と前記第２の配線の両端との距離に応じていずれか一方が前記第２の配線を選択する少なくとも一対の第２のデコーダと、
   前記第１のデコーダ及び第２のデコーダによって選択された前記第１の配線及び第２の配線間に所定の電圧を印加する電圧印加回路と
   を備え、
   前記メモリセルに対してフォーミング動作を行う際に、選択される前記第１の配線から遠い方の前記第２のデコーダが前記第２の配線を選択する
   ことを特徴とする不揮発性半導体記憶装置。
2. 複数の第１の配線、前記複数の第１の配線に交差する複数の第２の配線、並びに前記複数の第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセル、を有するメモリセルアレイと、
   前記複数の第１の配線の少なくとも一端に接続され、前記第１の配線を選択する第１のデコーダと、
   前記複数の第２の配線の両端に接続されて前記第１のデコーダが選択した前記第１の配線と前記第２の配線の両端との距離に応じていずれか一方が前記第２の配線を選択する少なくとも一対の第２のデコーダと、
   前記第１のデコーダ及び第２のデコーダによって選択された前記第１の配線及び第２の配線間に所定の電圧を印加する電圧印加回路と
   を備え、
   前記メモリセルに対してセット動作を行う際に、選択される前記第１の配線から遠い方の前記第２のデコーダが前記第２の配線を選択する
   ことを特徴とする不揮発性半導体記憶装置。
3. 前記メモリセルに対してリセット動作を行う際に、選択される前記第１の配線から近い方の前記第２のデコーダが前記第２の配線を選択する
   ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
   

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