JP5183874B2 - Manufacturing method of SOI wafer - Google Patents
Manufacturing method of SOI wafer Download PDFInfo
- Publication number
- JP5183874B2 JP5183874B2 JP2005374892A JP2005374892A JP5183874B2 JP 5183874 B2 JP5183874 B2 JP 5183874B2 JP 2005374892 A JP2005374892 A JP 2005374892A JP 2005374892 A JP2005374892 A JP 2005374892A JP 5183874 B2 JP5183874 B2 JP 5183874B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- region
- single crystal
- soi
- crystal silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000000758 substrate Substances 0.000 claims description 85
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 45
- 230000007547 defect Effects 0.000 claims description 33
- 238000005468 ion implantation Methods 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 239000007789 gas Substances 0.000 claims description 16
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 14
- 239000010453 quartz Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000005498 polishing Methods 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 9
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- -1 hydrogen ions Chemical class 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052594 sapphire Inorganic materials 0.000 claims description 4
- 239000010980 sapphire Substances 0.000 claims description 4
- 230000003116 impacting effect Effects 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 121
- 239000010408 film Substances 0.000 description 21
- 238000010438 heat treatment Methods 0.000 description 19
- 238000005336 cracking Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 230000003287 optical effect Effects 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000013078 crystal Substances 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000003746 surface roughness Effects 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000032798 delamination Effects 0.000 description 3
- 239000005357 flat glass Substances 0.000 description 3
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052783 alkali metal Inorganic materials 0.000 description 2
- 150000001340 alkali metals Chemical class 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Description
本発明は、ＳＯＩウエーハの製造方法及びＳＯＩウェーハに関するものであり、特に透明絶縁性基板上にＳＯＩ層を形成するＳＯＩウエーハの製造方法及びＳＯＩウェーハに関するものである。 The present invention relates to an SOI wafer manufacturing method and an SOI wafer, and more particularly to an SOI wafer manufacturing method and an SOI wafer for forming an SOI layer on a transparent insulating substrate.
絶縁体上にシリコン単結晶層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有するＳＯＩウェーハは、高密度の半導体集積回路を作製するのに適し、例えばＴＦＴ−ＬＣＤ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、薄膜トランジスタ液晶ディスプレイ）などの光学デバイスにも期待されている。 An SOI wafer having an SOI (Silicon On Insulator) structure in which a silicon single crystal layer is formed on an insulator is suitable for manufacturing a high-density semiconductor integrated circuit. For example, a TFT-LCD (Thin Film Transistor-Liquid Crystal Display) is suitable. And optical devices such as thin film transistor liquid crystal displays).
このような光学デバイスには、例えば透明な石英基板上にＳＯＩ層を形成したＳＯＩウェーハを用いる。この場合、基板が完全な絶縁体であるから、ＳＯＩ層中のキャリアの移動度が基板に影響されず、極めて高くなり、特に高周波で駆動した場合の効果が著しい。
例えば石英基板上に多結晶シリコンの薄膜をＣＶＤ法等で形成した場合、ＬＣＤの表示の高速化と高精彩化の指標である電子の移動度の最大値がＰ型で１００ｃｍ２／Ｖ・ｓｅｃ、Ｎ型で２００ｃｍ２／Ｖ・ｓｅｃ程度であったが、ＳＯＩ層の場合はこれと比較してより高速化が期待できる。しかも、このようなＳＯＩウェーハではＴＦＴ領域の周辺に駆動回路を一体に形成することもでき、高密度の実装が可能である。
For such an optical device, for example, an SOI wafer in which an SOI layer is formed on a transparent quartz substrate is used. In this case, since the substrate is a perfect insulator, the mobility of carriers in the SOI layer is not affected by the substrate and becomes extremely high, and the effect when driven at a high frequency is remarkable.
For example, when a polycrystalline silicon thin film is formed on a quartz substrate by a CVD method or the like, the maximum value of the mobility of electrons, which is an index of high-speed and high-definition LCD display, is 100 cm 2 / V · sec. In the case of the N-type, the speed is about 200 cm 2 / V · sec. However, in the case of the SOI layer, higher speed can be expected. Moreover, in such an SOI wafer, a drive circuit can be integrally formed around the TFT region, and high-density mounting is possible.
このような光学デバイスに用いるＳＯＩウェーハは、ＳＯＩ層の厚さを例えば０．５μｍ以下程度に薄くしなければならない。従って、石英基板とＳＯＩ層との接合は、このような厚さまでＳＯＩ層を薄膜化するための研削、研磨や、デバイス作製時にＳＯＩ層に掛かる熱的、機械的応力に耐えるように強固に接合している必要があり、そのため、高温熱処理により結合力を高めることが必要であった。 In an SOI wafer used for such an optical device, the thickness of the SOI layer must be reduced to, for example, about 0.5 μm or less. Therefore, the quartz substrate and the SOI layer are bonded firmly so as to withstand the thermal and mechanical stress applied to the SOI layer at the time of grinding and polishing to reduce the thickness of the SOI layer to such a thickness and device fabrication. Therefore, it was necessary to increase the bonding strength by high-temperature heat treatment.
しかし、石英基板とＳＯＩ層では熱膨張係数が相違するため、接合するための加熱処理中、あるいは接合後の冷却中または研削、研磨中に熱歪による応力が生じ、石英基板やＳＯＩ層にひび割れが発生したり、これらが剥離して破損することがあった。このような問題は絶縁性透明基板が石英基板の場合に限らず、単結晶シリコンウェーハを熱膨張係数が異なる基板と接合する場合に必然的に生じる問題である。 However, since the thermal expansion coefficient is different between the quartz substrate and the SOI layer, stress due to thermal strain is generated during the heat treatment for bonding, cooling, grinding, or polishing after bonding, and the quartz substrate and the SOI layer are cracked. May occur or they may be peeled off and damaged. Such a problem is not limited to the case where the insulating transparent substrate is a quartz substrate, but is a problem inevitably caused when a single crystal silicon wafer is bonded to a substrate having a different thermal expansion coefficient.
この問題を解決するため、水素イオン注入剥離法を用いるＳＯＩウェーハの製造方法において、結合熱処理工程と薄膜化工程とを交互に段階的に行い、熱処理時に発生する熱応力の影響を緩和する技術が開示されている（例えば特許文献１参照）。 In order to solve this problem, in a method for manufacturing an SOI wafer using a hydrogen ion implantation delamination method, there is a technique for performing the bonding heat treatment step and the thinning step alternately in a stepwise manner to alleviate the influence of thermal stress generated during the heat treatment. It is disclosed (for example, see Patent Document 1).
一方、このようなＳＯＩウェーハのＳＯＩ層にＴＦＴとしてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属酸化物半導体電界効果トランジスタ）を作製した場合、基板が透明であるため、基板の裏面からＭＯＳＦＥＴのチャンネル領域に光が入射することによりリーク電流（光リーク電流）が発生し、デバイスの特性が劣化することがある。 On the other hand, when a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is manufactured as a TFT on the SOI layer of such an SOI wafer, the substrate is transparent, so that the channel region of the MOSFET is formed from the back surface of the substrate. When light enters the device, a leakage current (light leakage current) is generated, and the device characteristics may be deteriorated.
これに対して、基板とＳＯＩ層との間に遮光層を形成し、基板裏面からの光の入射を遮り、光リーク電流の発生を防止する技術が開示されている（例えば特許文献２参照）。 On the other hand, a technique is disclosed in which a light shielding layer is formed between the substrate and the SOI layer to block the incidence of light from the back surface of the substrate, thereby preventing the occurrence of light leakage current (see, for example, Patent Document 2). .
本発明は、透明絶縁性基板上にＳＯＩ層を形成するＳＯＩウエーハの製造方法において、透明絶縁性基板とＳＯＩ層との熱膨張係数の差異に起因する熱歪、剥離、ひび割れ等の発生を簡易な工程で防止でき、さらにＳＯＩ層に半導体デバイスを作製した際に光リーク電流を抑制できるＳＯＩウエーハの製造方法及びＳＯＩウェーハを提供することを目的とする。 The present invention is a method for manufacturing an SOI wafer in which an SOI layer is formed on a transparent insulating substrate, and it is easy to generate thermal strain, delamination, cracks, and the like due to differences in thermal expansion coefficients between the transparent insulating substrate and the SOI layer. An object of the present invention is to provide an SOI wafer manufacturing method and an SOI wafer that can be prevented by a simple process and that can suppress a light leakage current when a semiconductor device is manufactured on an SOI layer.
上記目的達成のため、本発明は、単結晶シリコンウェーハと透明絶縁性基板とを接合後、前記単結晶シリコンウェーハを薄膜化することにより前記透明絶縁性基板上にＳＯＩ層を形成してＳＯＩウェーハを製造する方法において、少なくとも、
チョクラルスキー法により、全面がＯＳＦ領域の外側のＮ領域となる単結晶シリコンを育成し、これをスライスしてウェーハを作製する工程、
前記作製したＮ領域単結晶シリコンウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を注入し、ウェーハ中にイオン注入層を形成する工程、
前記Ｎ領域単結晶シリコンウェーハのイオン注入面及び／又は前記透明絶縁性基板の表面を、プラズマ及び／又はオゾンで処理する工程、
前記Ｎ領域単結晶シリコンウェーハのイオン注入面と前記透明絶縁性基板の表面とを、前記処理をした表面を接合面として室温で密着させて接合する工程、
前記イオン注入層に衝撃を与えて単結晶シリコンウェーハを機械的に剥離し、前記透明絶縁性基板上にＳＯＩ層を形成する工程、
を行なうことを特徴とするＳＯＩウエーハの製造方法を提供する。
To achieve the above object, according to the present invention, an SOI wafer is formed by forming an SOI layer on the transparent insulating substrate by thinning the single crystal silicon wafer after bonding the single crystal silicon wafer and the transparent insulating substrate. In the method of manufacturing, at least,
A step of growing a single crystal silicon whose entire surface is an N region outside the OSF region by the Czochralski method, and slicing this to produce a wafer;
Injecting at least one of hydrogen ions or rare gas ions from the surface of the produced N region single crystal silicon wafer to form an ion implantation layer in the wafer;
Treating the ion-implanted surface of the N region single crystal silicon wafer and / or the surface of the transparent insulating substrate with plasma and / or ozone;
Bonding the ion-implanted surface of the N region single crystal silicon wafer and the surface of the transparent insulating substrate by bringing the treated surface into close contact with each other at room temperature;
Impacting the ion implantation layer to mechanically peel off the single crystal silicon wafer and forming an SOI layer on the transparent insulating substrate;
That it provides a method for manufacturing an SOI wafer characterized by performing.
このように、本発明では、チョクラルスキー法により全面がＯＳＦ領域の外側のＮ領域となる単結晶シリコンを育成し、これをスライスしたウェーハ、すなわち、空孔型欠陥や格子間シリコンによる欠陥等のＧｒｏｗｎ−ｉｎ欠陥がほとんど存在しないＮ領域単結晶シリコンウェーハを用いる。そしてこのＮ領域単結晶シリコンウェーハの表面からイオン注入し、そのイオン注入面及び／又は透明絶縁性基板の表面をプラズマ及び／又はオゾンで処理すれば、ウェーハのイオン注入面及び／又は基板の表面にはＯＨ基が増加して活性化する。従って、このような状態でＮ領域単結晶シリコンウェーハと透明絶縁性基板とを、前記処理をした表面を接合面として室温で密着させ接合すれば、密着させた面が水素結合により強固に接合するので、その後結合力を高める高温熱処理を施さなくても十分に強固な接合となる。また、このように接合面が強固に接合しているので、その後イオン注入層に衝撃を与えてＮ領域単結晶シリコンウェーハを機械的に剥離し、透明絶縁性基板上に薄いＳＯＩ層を形成することができるので、剥離のための熱処理を行なわなくても薄膜化ができる。従って、透明絶縁性基板と単結晶シリコンウェーハとの熱膨張係数の差異に起因する熱歪、剥離、ひび割れ等が発生せずにＳＯＩウェーハを製造することができる。また、Ｎ領域単結晶シリコンウェーハに水素イオン注入剥離法を用いるので、薄くて良好な膜厚均一性を有し、Ｇｒｏｗｎ−ｉｎ欠陥がほとんど存在しない結晶性に優れたＮ領域のＳＯＩ層を有するＳＯＩウェーハを製造することができる。また、ＳＯＩ層がＮ領域からなるので、ＳＯＩ層に半導体デバイスを作製した場合に、光リーク電流による素子の特性劣化を抑制することができる。 As described above, in the present invention, single crystal silicon whose entire surface is the N region outside the OSF region is grown by the Czochralski method, and a sliced wafer, that is, a defect due to a void type defect or interstitial silicon, etc. N-region single crystal silicon wafer in which most of the grown-in defects do not exist is used. Then, if ions are implanted from the surface of the N region single crystal silicon wafer and the surface of the ion implanted surface and / or the surface of the transparent insulating substrate is treated with plasma and / or ozone, the ion implanted surface of the wafer and / or the surface of the substrate is obtained. Is activated by increasing the OH group. Therefore, if the N region single crystal silicon wafer and the transparent insulating substrate are bonded in close contact at room temperature with the treated surface as the bonding surface in such a state, the bonded surface is firmly bonded by hydrogen bonding. Therefore, a sufficiently strong bond can be obtained without performing a high-temperature heat treatment for increasing the bonding force thereafter. In addition, since the bonding surfaces are firmly bonded in this way, the N-region single crystal silicon wafer is mechanically peeled by applying an impact to the ion-implanted layer, and a thin SOI layer is formed on the transparent insulating substrate. Therefore, the film thickness can be reduced without performing heat treatment for peeling. Therefore, an SOI wafer can be manufactured without causing thermal distortion, peeling, cracking, or the like due to a difference in thermal expansion coefficient between the transparent insulating substrate and the single crystal silicon wafer. In addition, since the hydrogen ion implantation separation method is used for the N region single crystal silicon wafer, it has an N region SOI layer that is thin and has good film thickness uniformity and excellent crystallinity with almost no grown-in defects. An SOI wafer can be manufactured. In addition, since the SOI layer is formed of the N region, deterioration of element characteristics due to light leakage current can be suppressed when a semiconductor device is manufactured in the SOI layer.
ここで、Ｎ領域について、チョクラルスキー（ＣＺ）法により単結晶シリコンを育成する場合の引上げ速度と、育成される単結晶シリコンの欠陥との関係について説明する。
結晶中固液界面近傍の温度勾配Ｇとなる炉内構造（ホットゾーン）を使用したＣＺ引上げ機で結晶軸方向に成長速度Ｖを変化させた場合、図２に示すような欠陥分布図が得られる。欠陥分布図は縦軸をＶ（ｍｍ／ｍｉｎ）としており、ＦＰＤ、ＬＳＴＤ、ＣＯＰ等の空孔型欠陥が多く存在するＶ領域と、ＬＳＥＰＤ、ＬＦＰＤ等の格子間シリコンによる欠陥が多く存在するＩ領域とあるが、その間にある空孔型欠陥や格子間シリコンによる欠陥等のＧｒｏｗｎ−ｉｎ欠陥がほとんど存在しない領域がＮ領域と呼ばれる領域である。また、Ｖ領域の境界付近にはＯＳＦ（Ｏｘｉｄａｔｉｏｎ ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎ Ｆａｕｌｔ、酸化誘起積層欠陥）と呼ばれる欠陥が発生するＯＳＦ領域が存在する。このように、Ｎ領域はＯＳＦ領域の外側にある。なお、Ｎ領域は、ＯＳＦ領域の外側に隣接するＮｖ領域と、Ｉ領域に隣接するＮｉ領域とからなる。そして、ホットゾーンの設計と成長速度の調整によってＶ／Ｇを制御することで、全面がＯＳＦ領域の外側のＮ領域となる単結晶シリコンが得られる。
Here, regarding the N region, the relationship between the pulling rate when single crystal silicon is grown by the Czochralski (CZ) method and the defects of the single crystal silicon to be grown will be described.
When the growth rate V is changed in the crystal axis direction with a CZ puller using a furnace structure (hot zone) with a temperature gradient G near the solid-liquid interface in the crystal, a defect distribution diagram as shown in FIG. 2 is obtained. It is done. In the defect distribution diagram, the vertical axis is V (mm / min). The V region where many void-type defects such as FPD, LSTD, and COP are present, and the many defects due to interstitial silicon such as LSEPD and LFPD are present. An area is called an N area, but there is almost no grown-in defect such as a vacancy type defect or a defect caused by interstitial silicon. In addition, an OSF region in which a defect called OSF (Oxidation Induced Stackin Fault) occurs in the vicinity of the boundary of the V region. Thus, the N region is outside the OSF region. Note that the N region includes an Nv region adjacent to the outside of the OSF region and a Ni region adjacent to the I region. Then, by controlling V / G by designing the hot zone and adjusting the growth rate, single crystal silicon whose entire surface is the N region outside the OSF region can be obtained.
この場合、前記育成する単結晶シリコンを、Ｃｕデポジション法により検出される欠陥領域を含まないものとすることが好ましい。
このように、育成する単結晶シリコンをＣｕデポジション法により検出される欠陥領域を含まないものとすれば、Ｇｒｏｗｎ−ｉｎ欠陥が更に少なく、結晶性の極めて高い高品質のＳＯＩ層を形成できる。これにより、光リーク電流の発生をさらに抑制できる。
In this case, the single crystal silicon to the development, it is not preferable to contain no defective region detected by the Cu deposition method.
As described above, if the single crystal silicon to be grown does not include a defect region detected by the Cu deposition method, a high-quality SOI layer with very few crystallinities and extremely high crystallinity can be formed. Thereby, generation | occurrence | production of optical leak current can further be suppressed.
なお、Ｃｕデポジション法とは、Ｃｕイオンが溶存する液体の中で、ウェーハ表面に形成した酸化膜に電位を印加すると、酸化膜が劣化している部位に電流が流れ、ＣｕイオンがＣｕとなって析出することを利用した評価方法である。図２の欠陥分布図に示すように、Ｃｕデポジション法により欠陥が検出される領域は、Ｎｖ領域の一部であってＯＳＦ領域に隣接する領域に存在する（以下Ｃｕデポジション欠陥領域という場合がある）。このＣｕデポジション欠陥領域において、酸化膜が劣化しやすい部分には極微小なＣＯＰ等の欠陥が存在していることが知られている。 In the Cu deposition method, when a potential is applied to an oxide film formed on the wafer surface in a liquid in which Cu ions are dissolved, a current flows through a portion where the oxide film has deteriorated, and the Cu ions become Cu and Cu. It is an evaluation method using the fact that it precipitates. As shown in the defect distribution diagram of FIG. 2, a region where defects are detected by the Cu deposition method is a part of the Nv region and is adjacent to the OSF region (hereinafter referred to as a Cu deposition defect region). There). In this Cu deposition defect region, it is known that a very small defect such as COP exists in a portion where the oxide film is likely to deteriorate.
また、前記接合工程を行なった後、該接合ウェーハを１００〜３００℃で熱処理して結合力を高める工程を行い、その後前記剥離工程を行なうことが好ましい。
このように、接合したＮ領域単結晶シリコンウェーハ及び透明絶縁性基板を、熱歪が発生しないような１００〜３００℃という低温で熱処理してより結合力を高めてから、イオン注入層に衝撃を与えて機械的な剥離工程を行なえば、機械的応力による接合面の剥離、ひび割れ等の発生をより確実に防止してＳＯＩウェーハを製造できる。
Further, after performing the bonding step, a step of increasing the coupling force of the bonded wafer was heat-treated at 100 to 300 ° C., have preferably be subsequently performing the peeling process.
In this way, the bonded N region single crystal silicon wafer and the transparent insulating substrate are heat treated at a low temperature of 100 to 300 ° C. so that thermal distortion does not occur, and the bonding force is further increased. If the mechanical peeling process is performed, it is possible to more reliably prevent the occurrence of peeling, cracking, and the like of the joint surface due to mechanical stress, thereby manufacturing an SOI wafer.
また、前記剥離工程により得られたＳＯＩウェーハのＳＯＩ層表面に鏡面研磨を施すことが好ましい。
このように、剥離工程により得られたＳＯＩウェーハのＳＯＩ層表面に鏡面研磨を施せば、剥離工程で生じたＳＯＩ層の表面粗れやイオン注入工程で発生した結晶欠陥等を除去でき、表面が鏡面研磨された平滑なＳＯＩ層を有するＳＯＩウェーハを製造できる。
Further, the mirror polishing is not preferable to perform the SOI layer surface of the SOI wafer obtained by the separation step.
In this way, if the surface of the SOI layer of the SOI wafer obtained by the peeling process is mirror-polished, the surface roughness of the SOI layer generated in the peeling process or crystal defects generated in the ion implantation process can be removed, and the surface can be removed. An SOI wafer having a mirror-polished smooth SOI layer can be manufactured.
また、前記透明絶縁性基板を、石英基板、サファイヤ（アルミナ）基板、ガラス基板、のいずれかとすることが好ましい。
このように、透明絶縁性基板を石英基板、サファイヤ（アルミナ）基板、ガラス基板、のいずれかとすれば、これらは光学的特性が良好な透明絶縁性基板であるから、光学デバイス作製に好適なＳＯＩウェーハを製造できる。
ここで、ガラス基板としては、一般的な青板ガラスのほか、白板ガラス、ホウケイ酸ガラス、無アルカリホウケイ酸ガラス、アルミノホウケイ酸ガラス、結晶化ガラスなどを用いることができる。また、青板ガラスなどの様にアルカリ金属を含むガラス基板を用いる場合には、表面からのアルカリ金属の拡散を防止するため、ガラス基板の表面にスピンオンガラスによる拡散防止膜を形成することが好ましい。
Further, the transparent insulating substrate, a quartz substrate, a sapphire (alumina) substrate, have preferably be a glass substrate, either.
As described above, if the transparent insulating substrate is any one of a quartz substrate, a sapphire (alumina) substrate, and a glass substrate, these are transparent insulating substrates having good optical characteristics. Wafer can be manufactured.
Here, as a glass substrate, white plate glass, borosilicate glass, non-alkali borosilicate glass, alumino borosilicate glass, crystallized glass, etc. can be used besides general blue plate glass. When a glass substrate containing an alkali metal such as blue plate glass is used, it is preferable to form a diffusion prevention film made of spin-on glass on the surface of the glass substrate in order to prevent the alkali metal from diffusing from the surface.
さらに、前記イオン注入層を形成する際のイオン注入線量を、８×１０１６／ｃｍ２より大きくすることが好ましい。
このように、イオン注入層を形成する際のイオン注入線量を、８×１０１６／ｃｍ２より大きくすることにより、機械剥離を容易に行うことができる
Further, the ion implantation dose at the time of forming the ion-implanted layer, have preferably be greater than 8 × 10 16 / cm 2.
Thus, mechanical peeling can be easily performed by making the ion implantation dose at the time of forming the ion implantation layer larger than 8 × 10 16 / cm 2.
また、本発明は、上記のいずれかの製造方法により製造されたことを特徴とするＳＯＩウェーハを提供する。
このように、上記のいずれかの製造方法により製造されたＳＯＩウェーハであれば、製造の際に熱歪、剥離、ひび割れ等が発生しておらず、また、各種デバイス作製に有用な、薄くて良好な膜厚均一性を有し、Ｎ領域であって結晶性に特に優れ、キャリア移動度の高い透明絶縁性基板上にＳＯＩ層を持つＳＯＩウエーハとなる。また、ＳＯＩ層にＭＯＳＦＥＴ等を作製した場合には、光リーク電流による素子の特性劣化が抑制されたＳＯＩウェーハとなる。
Further, the present invention is that provides an SOI wafer, characterized in that it is produced by any of the manufacturing methods described above.
As described above, if the SOI wafer is manufactured by any one of the above manufacturing methods, thermal strain, peeling, cracking, etc. are not generated during the manufacturing process, and it is thin and useful for manufacturing various devices. An SOI wafer having an SOI layer on a transparent insulating substrate having good film thickness uniformity, N region, excellent crystallinity, and high carrier mobility. In addition, when a MOSFET or the like is manufactured in the SOI layer, an SOI wafer in which deterioration of element characteristics due to light leakage current is suppressed is obtained.
また、本発明は、透明絶縁性基板上に厚さが０．５μｍ以下のＳＯＩ層を有するＳＯＩウエーハであって、前記ＳＯＩ層は、全面がＯＳＦ領域の外側のＮ領域であり、且つキャリアの移動度がＮ型で２５０ｃｍ２／Ｖ・ｓｅｃ以上、Ｐ型で１５０ｃｍ２／Ｖ・ｓｅｃ以上となるものであることを特徴とするＳＯＩウエーハを提供する。 The present invention is also an SOI wafer having an SOI layer having a thickness of 0.5 μm or less on a transparent insulating substrate, the entire surface of the SOI layer being an N region outside the OSF region, and the carrier layer. mobility 250cm 2 / V · sec or more N-type, that provides an SOI wafer, characterized in that in which a 150cm 2 / V · sec or more P-type.
このように、透明絶縁性基板上に厚さが０．５μｍ以下のＳＯＩ層を有するＳＯＩウエーハであって、ＳＯＩ層が、全面がＯＳＦ領域の外側のＮ領域であり、且つキャリアの移動度がＮ型で２５０ｃｍ２／Ｖ・ｓｅｃ以上、Ｐ型で１５０ｃｍ２／Ｖ・ｓｅｃ以上となるＳＯＩウエーハであれば、光学デバイスに適する薄さを有し、Ｎ領域であって結晶性に特に優れ、キャリア移動度の高い透明絶縁性基板上にＳＯＩ層を持つＳＯＩウエーハとなる。また、ＳＯＩ層にＭＯＳＦＥＴ等を作製した場合には、光リーク電流による素子の特性劣化が抑制されたＳＯＩウェーハとなる。 Thus, an SOI wafer having an SOI layer with a thickness of 0.5 μm or less on a transparent insulating substrate, the SOI layer is the N region outside the OSF region, and the carrier mobility is An SOI wafer having an N-type of 250 cm 2 / V · sec or more and a P-type of 150 cm 2 / V · sec or more has a thickness suitable for an optical device, and is particularly excellent in crystallinity in an N region. An SOI wafer having an SOI layer on a transparent insulating substrate having high carrier mobility is obtained. In addition, when a MOSFET or the like is manufactured in the SOI layer, an SOI wafer in which deterioration of element characteristics due to light leakage current is suppressed is obtained.
この場合、前記ＳＯＩ層は、Ｃｕデポジション法により検出される欠陥領域を含まないものであることが好ましい。
このように、ＳＯＩ層がＣｕデポジション法により検出される欠陥領域を含まないものであれば、さらに光リーク電流が抑制されたものとなる
In this case, the SOI layer is not preferable are those which do not contain a defective region detected by the Cu deposition method.
Thus, if the SOI layer does not include a defect region detected by the Cu deposition method, the light leakage current is further suppressed.
本発明に従うＳＯＩウェーハの製造方法であれば、Ｎ領域単結晶シリコンウェーハと透明絶縁性基板を接合する前に、接合する表面をプラズマ及び／又はオゾンで処理することにより表面にＯＨ基が増加して活性化するので、このような状態でＮ領域単結晶シリコンウェーハと透明絶縁性基板とを室温で密着させ接合すると、密着させた面が水素結合により強固に接合する。従って、その後結合力を高める高温熱処理を施さなくても十分に強固な接合となる。また、このように接合面が強固に接合しているので、その後イオン注入層に衝撃を与えてＮ領域単結晶シリコンウェーハを機械的に剥離し、透明絶縁性基板上に薄いＳＯＩ層を形成することができる。従って、剥離のための熱処理を行なわなくても薄膜化ができる。このようにして、透明絶縁性基板と単結晶シリコンとの熱膨張係数の差異に起因する熱歪、剥離、ひび割れ等が発生せずにＳＯＩウェーハを製造することができる。また、Ｎ領域単結晶シリコンウェーハに水素イオン注入剥離法を用いるので、薄くて良好な膜厚均一性を有し、Ｇｒｏｗｎ−ｉｎ欠陥がほとんど存在しない結晶性に優れたＮ領域のＳＯＩ層を有するＳＯＩウェーハを製造することができる。また、ＳＯＩ層がＮ領域からなるので、ＳＯＩ層に半導体デバイスを作製した場合に、光リーク電流による素子の特性劣化を抑制することができる。 In the method for manufacturing an SOI wafer according to the present invention, before bonding the N region single crystal silicon wafer and the transparent insulating substrate, the surface to be bonded is treated with plasma and / or ozone to increase OH groups on the surface. Therefore, when the N region single crystal silicon wafer and the transparent insulating substrate are brought into close contact at room temperature and bonded in such a state, the bonded surfaces are firmly bonded by hydrogen bonding. Therefore, a sufficiently strong bond can be obtained without subsequent high-temperature heat treatment for increasing the bonding strength. In addition, since the bonding surfaces are firmly bonded in this way, the N-region single crystal silicon wafer is mechanically peeled by applying an impact to the ion-implanted layer, and a thin SOI layer is formed on the transparent insulating substrate. be able to. Accordingly, a thin film can be formed without performing heat treatment for peeling. In this manner, an SOI wafer can be manufactured without causing thermal distortion, peeling, cracking, or the like due to a difference in thermal expansion coefficient between the transparent insulating substrate and single crystal silicon. In addition, since the hydrogen ion implantation separation method is used for the N region single crystal silicon wafer, it has an N region SOI layer that is thin and has good film thickness uniformity and excellent crystallinity with almost no grown-in defects. An SOI wafer can be manufactured. In addition, since the SOI layer is formed of the N region, deterioration of element characteristics due to light leakage current can be suppressed when a semiconductor device is manufactured in the SOI layer.
また、本発明のＳＯＩウェーハは、製造の際に熱歪、剥離、ひび割れ等が発生しておらず、また、各種デバイス作製に有用な、薄くて良好な膜厚均一性を有し、Ｎ領域であって結晶性に特に優れ、キャリア移動度の高い透明絶縁性基板上にＳＯＩ層を持つＳＯＩウエーハとできる。また、ＳＯＩ層にＭＯＳＦＥＴ等を作製した場合には、光リーク電流による素子の特性劣化が抑制されたＳＯＩウェーハとできる。 In addition, the SOI wafer of the present invention is free from thermal distortion, peeling, cracking, etc. during production, and has a thin and good film thickness uniformity useful for various device fabrication, and an N region. Thus, an SOI wafer having an SOI layer on a transparent insulating substrate having particularly excellent crystallinity and high carrier mobility can be obtained. Further, in the case where a MOSFET or the like is manufactured in the SOI layer, an SOI wafer in which deterioration of element characteristics due to light leakage current is suppressed can be obtained.
また、本発明のＳＯＩウェーハは、熱歪、剥離、ひび割れ等がなく十分に薄い０．５μｍ以下のＳＯＩ層を有し、キャリアの移動度がＮ型で２５０ｃｍ２／Ｖ・ｓｅｃ以上、Ｐ型で１５０ｃｍ２／Ｖ・ｓｅｃ以上と高く、高速、高精彩な表示が可能な優れた性能を有するＴＦＴ−ＬＣＤの作製に適するＳＯＩウェーハであり、かつＳＯＩ層がＮ領域であるから、ＭＯＳＦＥＴを作製した場合には光リーク電流が抑制できるＳＯＩウェーハとなる。 In addition, the SOI wafer of the present invention has a sufficiently thin SOI layer of 0.5 μm or less without thermal distortion, peeling, cracking, etc., carrier mobility is N type, 250 cm 2 / V · sec or more, P type This is an SOI wafer suitable for the production of TFT-LCDs with excellent performance capable of high-speed, high-definition display at 150 cm 2 / V · sec or higher, and the MOSFET is manufactured because the SOI layer is in the N region. In this case, the SOI wafer can suppress the light leakage current.
前述したように、透明絶縁性基板上にＳＯＩ層を形成するＳＯＩウエーハの製造方法において、透明絶縁性基板とＳＯＩ層との熱膨張係数の差異に起因する熱歪、剥離、ひび割れ等の発生を解決するために、水素イオン注入剥離法を用いるＳＯＩウェーハの製造方法において、接合熱処理工程と薄膜化工程とを交互に段階的に行い、熱処理時に発生する熱応力の影響を緩和する技術が開示されている。
しかし、ＳＯＩウェーハの生産性向上の為に、より工程数が少なく、短時間で前記問題を解決する技術が望まれていた。
As described above, in the method for manufacturing an SOI wafer in which an SOI layer is formed on a transparent insulating substrate, the occurrence of thermal strain, peeling, cracking, etc. due to the difference in the thermal expansion coefficient between the transparent insulating substrate and the SOI layer. In order to solve this problem, a technique for reducing the influence of thermal stress generated during heat treatment by alternately performing a bonding heat treatment step and a thinning step in a method for manufacturing an SOI wafer using a hydrogen ion implantation delamination method is disclosed. ing.
However, in order to improve the productivity of SOI wafers, there has been a demand for a technique that can reduce the number of processes and solve the above problems in a short time.
そこで本発明者らは、接合する面に予めプラズマ及び／又はオゾン処理を行なうことで熱処理をしなくても接合強度を高くし、また剥離の際にも機械的剥離を行なうことで熱処理をせずに剥離して０．５μｍ以下の厚さのＳＯＩ層とできることに想到した。 Therefore, the present inventors increase the bonding strength without performing heat treatment by performing plasma and / or ozone treatment on the surfaces to be bonded in advance, and perform heat treatment by performing mechanical peeling even during peeling. It was conceived that an SOI layer having a thickness of 0.5 μm or less can be peeled off.
また、従来、このようなＳＯＩウェーハのＳＯＩ層にＭＯＳＦＥＴを作製した場合、基板が透明であるため、基板の裏面からＭＯＳＦＥＴのチャンネル領域に光が入射することにより光リーク電流が発生し、デバイスの特性が劣化することがあった。 Conventionally, when a MOSFET is fabricated on the SOI layer of such an SOI wafer, the substrate is transparent, so that light is incident on the channel region of the MOSFET from the back surface of the substrate, and a light leakage current is generated. The characteristics sometimes deteriorated.
これに対して本発明者らは、ＳＯＩ層を全面がＯＳＦ領域の外側のＮ領域からなるものとすることで、このような光リーク電流を抑制できることを見出した。このようにＮ領域からなるＳＯＩ層を用いることで光リーク電流が抑制される原理は明らかではないが、光リーク電流の発生にＳＯＩ層のＧｒｏｗｎ−ｉｎ欠陥、特に大きさが通常３０〜１３０ｎｍであるＣＯＰによる光散乱が関係するのではないかと考えられる。 On the other hand, the present inventors have found that such a light leakage current can be suppressed by making the entire surface of the SOI layer an N region outside the OSF region. Although the principle that the optical leakage current is suppressed by using the SOI layer composed of the N region in this way is not clear, the generation of the optical leakage current is caused by the grown-in defect of the SOI layer, especially the size is usually 30 to 130 nm. It is thought that light scattering by a certain COP may be involved.
特許文献２のように基板とＳＯＩ層との間に遮光膜を設けると、ＭＯＳＦＥＴのチャンネル領域へ直接入射する光は遮光できる。しかし一方で、ＭＯＳＦＥＴの両端に存在し、面積も大きいソース、ドレイン領域に入射した迷光が、ＣＯＰに散乱されてチャンネル領域に入射することによっても光リーク電流が発生するのではないかと考えられる。そして、Ｎ領域のＳＯＩ層であればそこに作製されたソース、ドレイン領域にはＣＯＰがほとんど存在しないので、ＣＯＰによる波長４００ｎｍ以上の可視光の散乱が発生せず、従ってこのような散乱によってＭＯＳＦＥＴのチャンネル領域に入射する光が減少するのではないかと考えられる。
以下、本発明の実施の形態について具体的に説明するが、本発明はこれらに限定されるものではない。
If a light shielding film is provided between the substrate and the SOI layer as in Patent Document 2, light that directly enters the channel region of the MOSFET can be shielded. However, on the other hand, it is considered that the light leakage current is also generated when stray light that is present at both ends of the MOSFET and is incident on the source / drain region having a large area is scattered by the COP and incident on the channel region. In the case of an SOI layer in the N region, since there is almost no COP in the source and drain regions produced there, no visible light is scattered by a wavelength of 400 nm or more due to the COP. It is thought that the light incident on the channel region of the light source decreases.
Hereinafter, embodiments of the present invention will be described in detail, but the present invention is not limited thereto.
図１は、本発明に係るＳＯＩウェーハの製造方法の一例を示す工程図である。 FIG. 1 is a process diagram showing an example of an SOI wafer manufacturing method according to the present invention.
まず、ＣＺ法により、全面がＯＳＦ領域の外側のＮ領域となる単結晶シリコンを育成し、これをスライスしてウェーハを作製する（工程Ａ）。
全面がＮ領域となる単結晶シリコンを育成するには、例えば、図２の欠陥分布図において、ＣＺ法により引上げ中の単結晶シリコンの成長速度（引上げ速度）を高速から低速に漸減させた場合に、リング状に発生するＯＳＦ領域が消滅する境界の成長速度以下で、さらに成長速度を漸減させた場合にＩ領域となる境界の成長速度以上の成長速度に制御して結晶を育成すればよい。
First, single crystal silicon whose entire surface is an N region outside the OSF region is grown by the CZ method, and this is sliced to produce a wafer (step A).
In order to grow single crystal silicon whose entire surface is an N region, for example, in the defect distribution diagram of FIG. 2, when the growth rate (pulling rate) of the single crystal silicon being pulled is gradually reduced from high to low by the CZ method. In addition, the crystal may be grown by controlling the growth rate to be equal to or lower than the growth rate of the boundary where the OSF region generated in the ring shape disappears, and more than the growth rate of the boundary serving as the I region when the growth rate is gradually decreased. .
こうして育成した全面がＮ領域の単結晶シリコンを、従来の内周刃スライサあるいはワイヤーソー等の切断装置でスライスした後、面取り、ラッピング、エッチング、研磨等の通常の工程によりＮ領域シリコン単結晶ウェーハを作製する。
単結晶シリコンウェーハとしてはＮ領域であれば特に限定されず、例えば直径が１００〜３００ｍｍ、導電型がＰ型またはＮ型、抵抗率が１０Ω・ｃｍ程度のものとすることができる。
After slicing the single crystal silicon of the entire N region grown in this way with a conventional cutting device such as an inner blade slicer or a wire saw, the N region silicon single crystal wafer is subjected to normal processes such as chamfering, lapping, etching and polishing. Is made.
The single crystal silicon wafer is not particularly limited as long as it is in the N region. For example, the single crystal silicon wafer may have a diameter of 100 to 300 mm, a conductivity type of P type or N type, and a resistivity of about 10 Ω · cm.
また、好ましくは、このとき育成する単結晶シリコンをＣｕデポジション法により検出される欠陥領域を含まないものとする。そのためには、制御する成長速度を、ＯＳＦ領域消滅後に残存するＣｕデポジション欠陥領域が消滅する境界の成長速度以下とすればよい。 Preferably, the single crystal silicon grown at this time does not include a defect region detected by the Cu deposition method. For this purpose, the growth rate to be controlled may be set to be equal to or lower than the growth rate at the boundary where the Cu deposition defect region remaining after the OSF region disappears.
次に、透明絶縁性基板を用意する（工程Ｂ）。
この透明絶縁性基板も特に限定されないが、これを石英基板、サファイヤ（アルミナ）基板、ガラス基板、のいずれかとすれば、これらは光学的特性が良好な透明絶縁性基板であるから、光学デバイス作製に好適なＳＯＩウェーハを製造できる。
Next, a transparent insulating substrate is prepared (process B).
The transparent insulating substrate is not particularly limited, but if it is a quartz substrate, a sapphire (alumina) substrate, or a glass substrate, these are transparent insulating substrates with good optical characteristics, so that an optical device is manufactured. SOI wafers suitable for the above can be manufactured.
次に、作製したＮ領域単結晶シリコンウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を注入し、ウェーハ中にイオン注入層を形成する（工程Ｃ）。
例えば、Ｎ領域単結晶シリコンウェーハの温度を２５０〜４５０℃とし、その表面から所望のＳＯＩ層の厚さに対応する深さ、例えば０．５μｍ以下の深さにイオン注入層を形成できるような注入エネルギーで、所定の線量の水素イオンまたは希ガスイオンの少なくとも一方を注入する。このときの条件として、例えば注入エネルギーは２０〜１００ｋｅＶ、注入線量は１×１０１６〜１×１０１７／ｃｍ２とできる。この場合、イオン注入層での剥離を容易にするため、イオン注入線量は８×１０１６／ｃｍ２より大きくすることが好ましい。また、単結晶シリコンウェーハの表面にあらかじめ薄いシリコン酸化膜などの絶縁膜を形成しておき、それを通してイオン注入を行なえば、注入イオンのチャネリングを抑制する効果が得られる。
Next, at least one of hydrogen ions or rare gas ions is implanted from the surface of the produced N region single crystal silicon wafer to form an ion implantation layer in the wafer (step C).
For example, the temperature of the N region single crystal silicon wafer is set to 250 to 450 ° C., and an ion implantation layer can be formed from the surface to a depth corresponding to a desired SOI layer thickness, for example, a depth of 0.5 μm or less. A predetermined dose of hydrogen ions or rare gas ions is implanted with an implantation energy. As conditions at this time, for example, the implantation energy can be 20 to 100 keV and the implantation dose can be 1 × 10 16 to 1 × 10 17 / cm 2 . In this case, the ion implantation dose is preferably greater than 8 × 10 16 / cm 2 in order to facilitate peeling at the ion implanted layer. Further, if an insulating film such as a thin silicon oxide film is formed in advance on the surface of the single crystal silicon wafer and ion implantation is performed therethrough, an effect of suppressing channeling of implanted ions can be obtained.
次に、このＮ領域単結晶シリコンウェーハのイオン注入面及び／又は透明絶縁性基板の表面をプラズマ及び／又はオゾンで処理する（工程Ｄ）。
プラズマで処理をする場合、真空チャンバ中にＲＣＡ洗浄等の洗浄をしたＮ領域単結晶シリコンウェーハ及び／又は透明絶縁性基板を載置し、プラズマ用ガスを導入した後、１００Ｗ程度の高周波プラズマに５〜１０秒程度さらし、表面をプラズマ処理する。プラズマ用ガスとしては、Ｎ領域単結晶シリコンウェーハを処理する場合、表面を酸化する場合には酸素ガスのプラズマ、酸化しない場合には水素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガスを用いることができる。透明絶縁性基板を処理する場合はいずれのガスでもよい。
Next, the ion implantation surface of the N region single crystal silicon wafer and / or the surface of the transparent insulating substrate are treated with plasma and / or ozone (step D).
When processing with plasma, an N-region single crystal silicon wafer and / or a transparent insulating substrate cleaned by RCA cleaning or the like is placed in a vacuum chamber, a plasma gas is introduced, and then a high frequency plasma of about 100 W is applied. The surface is exposed to plasma for about 5 to 10 seconds. As the plasma gas, when processing an N region single crystal silicon wafer, when oxidizing the surface, plasma of oxygen gas, when not oxidizing, hydrogen gas, argon gas, or a mixed gas thereof or hydrogen gas and helium A gas mixture can be used. When processing a transparent insulating substrate, any gas may be used.
オゾンで処理をする場合は、大気を導入したチャンバ中にＲＣＡ洗浄等の洗浄をしたＮ領域単結晶シリコンウェーハ及び／又は透明絶縁性基板を載置し、窒素ガス、アルゴンガス等のプラズマ用ガスを導入した後、高周波プラズマを発生させ、大気中の酸素をオゾンに変換することで、表面をオゾン処理する。プラズマ処理とオゾン処理とはどちらか一方又は両方行なうことができる。 When processing with ozone, an N-region single crystal silicon wafer and / or a transparent insulating substrate cleaned by RCA cleaning or the like is placed in a chamber introduced with air, and a plasma gas such as nitrogen gas or argon gas. Then, the surface is treated with ozone by generating high-frequency plasma and converting atmospheric oxygen into ozone. Either or both of plasma treatment and ozone treatment can be performed.
このプラズマ及び／又はオゾンで処理することにより、Ｎ領域単結晶シリコンウェーハ及び／又は透明絶縁性基板の表面の有機物が酸化して除去され、さらに表面のＯＨ基が増加し、活性化する。処理する面としては、接合面とされ、Ｎ領域単結晶シリコンウェーハであれば、イオン注入面とされる。処理はＮ領域単結晶シリコンウェーハ、透明絶縁性基板の両方ともに行なうのがより好ましいが、いずれか一方だけ行なってもよい。 By treating with this plasma and / or ozone, organic substances on the surface of the N region single crystal silicon wafer and / or the transparent insulating substrate are oxidized and removed, and the OH groups on the surface are increased and activated. The surface to be processed is a bonding surface, and in the case of an N region single crystal silicon wafer, it is an ion implantation surface. The treatment is more preferably performed on both the N region single crystal silicon wafer and the transparent insulating substrate, but only one of them may be performed.
次に、このＮ領域単結晶シリコンウェーハのイオン注入面と透明絶縁性基板の表面とを、プラズマ及び／又はオゾンで処理をした表面を接合面として室温で密着させて接合する（工程Ｅ）。
工程Ｄにおいて、Ｎ領域単結晶シリコンウェーハのイオン注入面または透明絶縁性基板の表面の少なくとも一方がプラズマ処理及び／又はオゾン処理されているので、これらを例えば減圧または常圧下、一般的な室温程度の温度下で密着させるだけで後工程での機械的剥離に耐え得る強度で強く接合できる。従って、１２００℃以上といった高温の結合熱処理が必要でなく、加熱により問題になる熱膨張係数の差異による熱歪、ひび割れ、剥離等が発生するおそれがなく好ましい。
Next, the ion-implanted surface of the N region single crystal silicon wafer and the surface of the transparent insulating substrate are bonded together at room temperature with the surface treated with plasma and / or ozone as the bonding surface (step E).
In step D, at least one of the ion-implanted surface of the N region single crystal silicon wafer and the surface of the transparent insulating substrate is subjected to plasma treatment and / or ozone treatment. It is possible to bond strongly at a strength that can withstand mechanical peeling in the subsequent process simply by adhering at a low temperature. Therefore, a high-temperature bonding heat treatment such as 1200 ° C. or higher is not necessary, and there is no fear of occurrence of thermal strain, cracking, peeling or the like due to a difference in thermal expansion coefficient that is a problem due to heating.
なお、この後、接合したウェーハを１００〜３００℃の低温で熱処理して結合力を高める工程を行なってもよい（工程Ｆ）。
例えば透明絶縁性基板が石英の場合、熱膨張係数はシリコンに比べて小さく（Ｓｉ：２．３３×１０−６、石英：０．６×１０−６）、同程度の厚さのシリコンウェーハと張り合わせて加熱すると、３００℃を超えるとシリコンウェーハが割れてしまう。しかし、このような比較的低温の熱処理であれば、熱膨張係数の差異による熱歪、ひび割れ、剥離等が発生するおそれがなく好ましい。なお、バッチ処理式の熱処理炉を用いる場合、熱処理時間は０．５〜２４時間程度であれば十分な効果が得られる。
In addition, after this, you may perform the process which heat-processes the joined wafer at low temperature of 100-300 degreeC, and raises a bond strength (process F).
For example, when the transparent insulating substrate is quartz, the thermal expansion coefficient is smaller than that of silicon (Si: 2.33 × 10 −6 , quartz: 0.6 × 10 −6 ), and a silicon wafer having a similar thickness and When bonded and heated, the silicon wafer breaks when the temperature exceeds 300 ° C. However, such a relatively low-temperature heat treatment is preferable because there is no fear of thermal distortion, cracking, peeling due to a difference in thermal expansion coefficient. In the case of using a batch processing type heat treatment furnace, a sufficient effect can be obtained if the heat treatment time is about 0.5 to 24 hours.
次に、イオン注入層に衝撃を与えてＮ領域単結晶シリコンウェーハを機械的に剥離し、前記透明絶縁性基板上にＳＯＩ層を形成する（工程Ｇ）。
水素イオン注入剥離法においては、接合ウェーハを不活性ガス雰囲気下５００℃程度で熱処理を行ない、結晶の再配列効果と注入した水素の気泡の凝集効果により熱剥離を行なうという方法であるが、本発明においてはイオン注入層に衝撃を与えて機械的剥離を行なうので、加熱に伴う熱歪、ひび割れ、剥離等が発生するおそれがない。
イオン注入層に衝撃をあたえるためには、例えばガスや液体等の流体のジェットを接合したウェーハの側面から連続的または断続的に吹き付ければよいが、衝撃により機械的剥離が生じる方法であれば特に限定はされない。
Next, an impact is applied to the ion implantation layer to mechanically peel off the N region single crystal silicon wafer to form an SOI layer on the transparent insulating substrate (Step G).
In the hydrogen ion implantation separation method, the bonded wafer is heat-treated at about 500 ° C. in an inert gas atmosphere, and thermal separation is performed by the effect of crystal rearrangement and the aggregation effect of the injected hydrogen bubbles. In the invention, impact is applied to the ion-implanted layer to perform mechanical peeling, so that there is no possibility that thermal strain, cracking, peeling, etc. due to heating occur.
In order to give an impact to the ion-implanted layer, for example, a jet of a fluid such as a gas or a liquid may be sprayed continuously or intermittently from the side surface of the wafer. There is no particular limitation.
こうして、剥離工程により透明絶縁性基板上にＮ領域のＳＯＩ層が形成されたＳＯＩウェーハが得られるが、このように得られたＳＯＩウェーハのＳＯＩ層表面に鏡面研磨を施すことが好ましい（工程Ｈ）。
この鏡面研磨によって、剥離工程で発生したヘイズと呼ばれる表面粗れを除去したり、イオン注入により生じたＳＯＩ層表面近傍の結晶欠陥を除去できる。この鏡面研磨として、例えばタッチポリッシュと呼ばれる研磨代が５〜４００ｎｍと極めて少ない研磨を用いることができる。
Thus, an SOI wafer in which an N region SOI layer is formed on the transparent insulating substrate is obtained by the peeling process, and it is preferable to perform mirror polishing on the surface of the SOI layer of the SOI wafer thus obtained (process H). ).
By this mirror polishing, surface roughness called haze generated in the peeling process can be removed, and crystal defects near the SOI layer surface caused by ion implantation can be removed. As this mirror polishing, for example, polishing called “touch polish” with a polishing margin of 5 to 400 nm being extremely small can be used.
そして、工程Ａ〜Ｈにより製造されたＳＯＩウェーハは、製造の際に熱歪、剥離、ひび割れ等が発生しておらず、また、各種デバイス作製に有用な、薄くて良好な膜厚均一性を有し、結晶性に特に優れ、キャリア移動度の高い透明絶縁性基板上にＳＯＩ層を持つＳＯＩウエーハとできる。このようなＳＯＩウェーハは、透明絶縁性基板の上にＳＯＩ層が形成されているものであるから、ＴＦＴ−ＬＣＤ等の光学デバイスの作製用に特に適する。さらに、ＳＯＩ層が全面Ｎ領域、好ましくはＣｕデポジション欠陥領域を含まないものなので、ＭＯＳＦＥＴを作製しても光リーク電流の発生が抑制されたものとできる。 And, the SOI wafer manufactured by the processes A to H is free from thermal distortion, peeling, cracking, etc. during manufacturing, and has a thin and good film thickness uniformity that is useful for manufacturing various devices. And an SOI wafer having an SOI layer on a transparent insulating substrate having particularly excellent crystallinity and high carrier mobility. Such an SOI wafer is particularly suitable for manufacturing an optical device such as a TFT-LCD because an SOI layer is formed on a transparent insulating substrate. Furthermore, since the SOI layer does not include the entire surface N region, preferably the Cu deposition defect region, generation of light leakage current can be suppressed even when the MOSFET is manufactured.
また、このようなＳＯＩウェーハは、透明絶縁性基板上に熱歪、剥離、ひび割れ等がなく、厚さが０．５μｍ以下のＳＯＩ層を有するものとできる。そして、このＳＯＩ層は、全面がＯＳＦ領域の外側のＮ領域であり、且つキャリアの移動度がＮ型で２５０ｃｍ２／Ｖ・ｓｅｃ以上、Ｐ型で１５０ｃｍ２／Ｖ・ｓｅｃ以上となる。従って、多結晶シリコンの場合には電子の移動度の最高値がＰ型で１００ｃｍ２／Ｖ・ｓｅｃ、Ｎ型で２００ｃｍ２／Ｖ・ｓｅｃ程度であったのに比べて、キャリア移動度が高く、高速、高精彩な表示が可能な優れた性能を有するＴＦＴ−ＬＣＤの作製に適するＳＯＩウェーハである。またＳＯＩ層がＮ領域であり、好ましくはＣｕデポジション欠陥領域を含まないものであるから、ＭＯＳＦＥＴを作製した場合には光リーク電流を抑制できるＳＯＩウェーハである。 Further, such an SOI wafer can have an SOI layer having a thickness of 0.5 μm or less on a transparent insulating substrate without thermal distortion, peeling, cracking, or the like. The entire surface of the SOI layer is an N region outside the OSF region, and the carrier mobility is N-type 250 cm 2 / V · sec or more, and the P-type is 150 cm 2 / V · sec or more. Therefore, in the case of polycrystalline silicon, the carrier mobility is higher than the maximum value of the electron mobility in the P-type is about 100 cm 2 / V · sec and in the N-type is about 200 cm 2 / V · sec. It is an SOI wafer suitable for manufacturing a TFT-LCD having excellent performance capable of high-speed and high-definition display. In addition, since the SOI layer is an N region and preferably does not include a Cu deposition defect region, the SOI wafer can suppress a light leakage current when a MOSFET is manufactured.
（実施例）
ＳＯＩ層形成用ウェーハとして、全面がＮ領域からなるシリコン単結晶棒から作製され、一方の面が鏡面研磨された直径２００ｍｍの単結晶シリコンウェーハを用意し、その表面に熱酸化によりシリコン酸化膜層を１００ｎｍ形成した。貼り合わせを行う鏡面側の酸化膜層の表面粗さ（Ｒａ）は０．２ｎｍであった。測定は原子間力顕微鏡を用い、１０μｍ×１０μｍの測定領域において行った。
(Example)
As a wafer for forming an SOI layer, a single crystal silicon wafer having a diameter of 200 mm, prepared from a silicon single crystal rod whose entire surface is made of an N region and having one surface mirror-polished, is prepared, and a silicon oxide film layer is formed on the surface by thermal oxidation. Was formed to 100 nm. The surface roughness (Ra) of the oxide film layer on the mirror surface side to be bonded was 0.2 nm. The measurement was performed using an atomic force microscope in a measurement area of 10 μm × 10 μm.
一方、透明絶縁性基板には一方の面が鏡面研磨された直径２００ｍｍの合成石英ウェーハを用意した。その貼り合わせを行う鏡面側の表面粗さ（Ｒａ）は０．１９ｎｍであった。測定装置及び方法は単結晶シリコンウェーハの酸化膜層と同一条件とした。 On the other hand, a synthetic quartz wafer having a diameter of 200 mm whose one surface was mirror-polished was prepared as the transparent insulating substrate. The surface roughness (Ra) on the mirror surface side where the bonding was performed was 0.19 nm. The measuring apparatus and method were the same conditions as the oxide film layer of the single crystal silicon wafer.
１００ｎｍのシリコン酸化膜層を通して単結晶シリコンウェーハに注入するイオンとしては水素イオンを選択し、注入エネルギーを３５ｋｅＶ、注入線量９×１０１６／ｃｍ２の条件で当該イオンを注入した。単結晶シリコン層中の注入深さは０．３ｎｍとなった。 Hydrogen ions were selected as ions to be implanted into the single crystal silicon wafer through the 100 nm silicon oxide film layer, and the ions were implanted under conditions of an implantation energy of 35 keV and an implantation dose of 9 × 10 16 / cm 2 . The implantation depth in the single crystal silicon layer was 0.3 nm.
次に、プラズマ処理装置中にイオン注入した単結晶シリコンウェーハを載置し、プラズマ用ガスとして空気を導入した後、２Ｔｏｒｒの減圧条件下で１３．５６ＭＨｚの高周波を直径３００ｍｍの平行平板電極間に高周波パワー５０Ｗの条件で印加することで、高周波プラズマ処理を５〜１０秒行った。 Next, an ion-implanted single crystal silicon wafer is placed in a plasma processing apparatus, air is introduced as a plasma gas, and a high frequency of 13.56 MHz is applied between parallel plate electrodes having a diameter of 300 mm under a reduced pressure of 2 Torr. By applying under the condition of high frequency power of 50 W, high frequency plasma treatment was performed for 5 to 10 seconds.
一方、合成石英ウェーハについては、大気を導入したチャンバ中にウェーハを載置し、狭い電極間にプラズマ用ガスとしてアルゴンガスを導入した後、電極間に高周波を印加することでプラズマを発生させ、そのプラズマと基板間に大気を介在させることで、大気中の酸素がオゾン化され、そのオゾンにより貼り合せ面を処理した。処理時間は５〜１０秒間とした。 On the other hand, for synthetic quartz wafers, the wafer is placed in a chamber into which air is introduced, and after introducing argon gas as a plasma gas between narrow electrodes, plasma is generated by applying a high frequency between the electrodes, By interposing the atmosphere between the plasma and the substrate, oxygen in the atmosphere was ozonized, and the bonded surface was treated with the ozone. The treatment time was 5 to 10 seconds.
以上のようにして表面処理を行ったウェーハ同士を室温で密着させた後、両ウェーハの一方の端部を厚さ方向に強く押圧することで接合を開始させた。これを室温で４８時間放置した後接合面を目視で確認すると、接合面は基板全面に広がり接合が確認された。接合強度を確認するため、一方のウェーハを固定し、他方のウェーハのウェーハ面に平行方向に応力を加え横にずらそうとしたがずれることはなかった。 After the wafers subjected to the surface treatment as described above were brought into close contact with each other at room temperature, bonding was started by strongly pressing one end of both wafers in the thickness direction. When this was allowed to stand at room temperature for 48 hours and then the joint surface was visually confirmed, the joint surface spread over the entire surface of the substrate, confirming bonding. In order to confirm the bonding strength, one wafer was fixed, and stress was applied in the direction parallel to the wafer surface of the other wafer to shift it laterally.
次に、イオン注入層に衝撃をあたえて剥離するため、紙切りバサミの刃を接合ウェーハの側面に対角位置において数回楔を打ち込むことを行った。これにより、イオン注入層において剥離が生じ、ＳＯＩウェーハと残りの単結晶シリコンウェーハが得られた。 Next, in order to give an impact to the ion-implanted layer and peel it off, a blade of a paper cutting scissor was driven into the side surface of the bonded wafer several times at a diagonal position. As a result, peeling occurred in the ion implantation layer, and an SOI wafer and the remaining single crystal silicon wafer were obtained.
ＳＯＩ層表面（剥離面）を目視で確認すると、その表面粗さは貼り合わせ面の表面粗さ（Ｒａ＝０．２ｎｍ）よりも荒かったので、研磨代１００ｎｍの研磨を行い、表面粗さ（Ｒａ）は０．２ｎｍ以下の平滑面が得られた。また、このＳＯＩ層の面内膜厚均一性を測定したところ、膜厚バラツキはウェーハ面内±１０ｎｍ以下であり良好な膜厚均一性を有することが確認できた。さらに、ＳＯＩ層の結晶性については、定法に従いＳＥＣＣＯエッチング液を希釈した液を用いてＳＥＣＣＯ欠陥評価として行った。その結果、欠陥密度は２×１０３〜６×１０３／ｃｍ２と良好な値が得られた。 When the surface of the SOI layer (peeled surface) was visually confirmed, the surface roughness was rougher than the surface roughness of the bonded surface (Ra = 0.2 nm). As for Ra), a smooth surface of 0.2 nm or less was obtained. Further, when the in-plane film thickness uniformity of this SOI layer was measured, the film thickness variation was ± 10 nm or less in the wafer plane, and it was confirmed that the film thickness had good film thickness uniformity. Further, the crystallinity of the SOI layer was evaluated as a SECCO defect evaluation using a solution obtained by diluting a SECCO etching solution according to a conventional method. As a result, a good value of 2 × 10 3 to 6 × 10 3 / cm 2 was obtained for the defect density.
尚、本発明は上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的思想に包含される。 The present invention is not limited to the above embodiment. The above embodiment is merely an example, and the present invention has the same configuration as that of the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical idea of the invention.
例えば、工程Ａ〜Ｇまでが終了したＳＯＩウェーハのＳＯＩ層はすでに十分に薄膜化されているので、目的に応じ更に結合強度を高めるための高温熱処理（５００℃以上〜シリコンの融点未満）を加えてもよい。 For example, since the SOI layer of the SOI wafer after steps A to G has already been sufficiently thinned, a high-temperature heat treatment (500 ° C. to less than the melting point of silicon) is added to further increase the bond strength depending on the purpose. May be.
Claims (3)
チョクラルスキー法により、全面がＯＳＦ領域の外側のＮ領域となり、Ｃｕデポジション法により検出される欠陥領域を含まない単結晶シリコンを育成し、これをスライスしてウェーハを作製する工程、
前記作製したＮ領域単結晶シリコンウェーハの表面から水素イオンまたは希ガスイオンの少なくとも一方を注入し、ウェーハ中にイオン注入層を形成する工程、
前記Ｎ領域単結晶シリコンウェーハのイオン注入面及び／又は前記透明絶縁性基板の表面を、プラズマ及び／又はオゾンで処理する工程、
前記Ｎ領域単結晶シリコンウェーハのイオン注入面と前記透明絶縁性基板の表面とを、前記処理をした表面を接合面として室温で密着させて接合する工程、
前記イオン注入層に衝撃を与えて単結晶シリコンウェーハを機械的に剥離し、前記透明絶縁性基板上にＳＯＩ層を形成する工程、
前記剥離工程により得られたＳＯＩウェーハのＳＯＩ層表面に鏡面研磨を施す工程、
を行なうことを特徴とするＳＯＩウエーハの製造方法 After bonding a single crystal silicon wafer and a transparent insulating substrate made of any one of a quartz substrate, a sapphire (alumina) substrate, and a glass substrate, the single crystal silicon wafer is thinned to form a thin film on the transparent insulating substrate. In a method for manufacturing an SOI wafer by forming an SOI layer, at least,
A process of growing a single crystal silicon that does not include a defect region detected by a Cu deposition method, and slicing the single crystal silicon to form an N region outside the OSF region by the Czochralski method,
Injecting at least one of hydrogen ions or rare gas ions from the surface of the produced N region single crystal silicon wafer to form an ion implantation layer in the wafer;
Treating the ion-implanted surface of the N region single crystal silicon wafer and / or the surface of the transparent insulating substrate with plasma and / or ozone;
Bonding the ion-implanted surface of the N region single crystal silicon wafer and the surface of the transparent insulating substrate by bringing the treated surface into close contact with each other at room temperature;
Impacting the ion implantation layer to mechanically peel off the single crystal silicon wafer and forming an SOI layer on the transparent insulating substrate;
Applying mirror polishing to the SOI layer surface of the SOI wafer obtained by the peeling step;
Of manufacturing SOI wafer, characterized in that
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005374892A JP5183874B2 (en) | 2004-12-28 | 2005-12-27 | Manufacturing method of SOI wafer |
| EP06781031.7A EP1981065B1 (en) | 2005-12-27 | 2006-07-12 | Process for producing soi wafer |
| PCT/JP2006/313911 WO2007074552A1 (en) | 2005-12-27 | 2006-07-12 | Process for producing soi wafer and soi wafer |
| KR1020087017451A KR20080086893A (en) | 2005-12-27 | 2006-07-12 | Process for producing soi wafer and soi wafer |
| US12/163,785 US20080305318A1 (en) | 2005-12-27 | 2008-06-27 | Silicon on insulator (soi) wafer and process for producing same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004380587 | 2004-12-28 | ||
| JP2004380587 | 2004-12-28 | ||
| JP2005374892A JP5183874B2 (en) | 2004-12-28 | 2005-12-27 | Manufacturing method of SOI wafer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006210900A JP2006210900A (en) | 2006-08-10 |
| JP5183874B2 true JP5183874B2 (en) | 2013-04-17 |
Family
ID=36967328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005374892A Active JP5183874B2 (en) | 2004-12-28 | 2005-12-27 | Manufacturing method of SOI wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5183874B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5019852B2 (en) * | 2006-11-10 | 2012-09-05 | 信越化学工業株式会社 | Method for manufacturing strained silicon substrate |
| JP5044195B2 (en) * | 2006-11-10 | 2012-10-10 | 信越化学工業株式会社 | Manufacturing method of SOQ substrate |
| JP5249511B2 (en) * | 2006-11-22 | 2013-07-31 | 信越化学工業株式会社 | SOQ substrate and method for manufacturing SOQ substrate |
| JP5172250B2 (en) * | 2007-09-04 | 2013-03-27 | シャープ株式会社 | Semiconductor device, display device and manufacturing method thereof |
| JP2009105315A (en) | 2007-10-25 | 2009-05-14 | Shin Etsu Chem Co Ltd | Method of manufacturing semiconductor substrate |
| JPWO2020095945A1 (en) | 2018-11-08 | 2021-09-24 | 住友建機株式会社 | Excavator, information processing device, information processing method, information processing program, terminal device, display method, display program |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391227A (en) * | 1989-09-01 | 1991-04-16 | Nippon Soken Inc | Adhering method for semiconductor substrate |
| JP2910334B2 (en) * | 1991-07-22 | 1999-06-23 | 富士電機株式会社 | Joining method |
| JP3294934B2 (en) * | 1994-03-11 | 2002-06-24 | キヤノン株式会社 | Method for manufacturing semiconductor substrate and semiconductor substrate |
| US6153524A (en) * | 1997-07-29 | 2000-11-28 | Silicon Genesis Corporation | Cluster tool method using plasma immersion ion implantation |
| JP3697106B2 (en) * | 1998-05-15 | 2005-09-21 | キヤノン株式会社 | Method for manufacturing semiconductor substrate and method for manufacturing semiconductor thin film |
| TW452866B (en) * | 2000-02-25 | 2001-09-01 | Lee Tien Hsi | Manufacturing method of thin film on a substrate |
| JP3994665B2 (en) * | 2000-12-28 | 2007-10-24 | 信越半導体株式会社 | Silicon single crystal wafer and method for producing silicon single crystal |
| JP2004153081A (en) * | 2002-10-31 | 2004-05-27 | Shin Etsu Handotai Co Ltd | Soi wafer and method of manufacturing the same |
| JP4407127B2 (en) * | 2003-01-10 | 2010-02-03 | 信越半導体株式会社 | Manufacturing method of SOI wafer |
| JP4380162B2 (en) * | 2003-01-23 | 2009-12-09 | 信越半導体株式会社 | SOI wafer and method for manufacturing the same |
| CN100472001C (en) * | 2003-02-25 | 2009-03-25 | 株式会社上睦可 | Silicon wafer, process for producing the same and method of growing silicon single crystal |
-
2005
- 2005-12-27 JP JP2005374892A patent/JP5183874B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006210900A (en) | 2006-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5128761B2 (en) | Manufacturing method of SOI wafer | |
| KR101276230B1 (en) | Soi substrate and method for manufacturing soi substrate | |
| JP2006210898A (en) | Process for producing soi wafer, and soi wafer | |
| US6350703B1 (en) | Semiconductor substrate and production method thereof | |
| KR100972213B1 (en) | Process for producing soi wafer and soi wafer | |
| JP3697106B2 (en) | Method for manufacturing semiconductor substrate and method for manufacturing semiconductor thin film | |
| JP2006210899A (en) | Process for producing soi wafer, and soi wafer | |
| US20130089968A1 (en) | Method for finishing silicon on insulator substrates | |
| JPH11307472A (en) | Soi wafer and manufacture soi by hydrogen ion releasing method | |
| US8703580B2 (en) | Silicon on insulator (SOI) wafer and process for producing same | |
| JP5183874B2 (en) | Manufacturing method of SOI wafer | |
| EP2757574B1 (en) | Method for manufacturing composite wafer | |
| KR20070084075A (en) | Method for producing semiconductor wafer | |
| CN104488081A (en) | Method for producing SOS substrates, and SOS substrate | |
| JP2003347176A (en) | Manufacturing method of laminate wafer | |
| JP2010098167A (en) | Method of manufacturing laminated wafer | |
| JP2007073878A (en) | Soi wafer and manufacturing method for soi wafer | |
| KR20080086893A (en) | Process for producing soi wafer and soi wafer | |
| WO2011021349A1 (en) | Method for manufacturing silicon epitaxial wafer | |
| JPH10200079A (en) | Semiconductor member and its manufacture | |
| JP2002176155A (en) | Method for manufacturing laminated soi wafer | |
| JPH11195774A (en) | Manufacture of semiconductor substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120410 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120607 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120925 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121107 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20121112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121225 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130116 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5183874 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160125 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |