JP5178658B2 - Appearance inspection device - Google Patents
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Description
本発明は、半導体ウェーハ上に形成された回路パターンや異物等の欠陥を検査する外観検査装置に関する。 The present invention relates to an appearance inspection apparatus for inspecting defects such as circuit patterns and foreign matters formed on a semiconductor wafer.
半導体ウェーハ上に形成された回路パターンの欠陥を検出する外観検査装置として、回路パターンの画像を取得し、検査の基準となる参照画像と検査画像を比較して画像に差がある部位を欠陥として抽出する外観検査装置が従来から知られている。参照画像としては、回路パターンの設計時に用いられた設計データを活用する方法や、検査画像の1つ前の画像を用いる方法等がある。検出画像を参照画像として用いる場合、検査対象となる回路パターンが検査画像毎に繰返し性のある必要がある。ウェーハ上に繰返し形成されたチップ同士を比較検査する方式はダイ比較検査方式と呼ばれ、1つのチップ内にあるメモリマット部のようなセルと呼ばれる繰返しパターン同士を比較検査する方式をセル比較検査方式と呼ぶ。ダイ比較検査方式はロジックチップなどに適用され、セル比較検査方式はメモリチップなどに適用されている。近年ではメモリ混載ロジックの需要が高まっていることから、1回の検査でダイ比較検査およびセル比較検査を同時に行うセルダイ混合比較検査に対する要求が高まってきている。 As an appearance inspection device that detects defects in circuit patterns formed on semiconductor wafers, it acquires a circuit pattern image, compares the reference image that is the inspection standard with the inspection image, and determines that there is a difference in the image as a defect. Conventionally, an appearance inspection apparatus for extraction is known. As the reference image, there are a method of using design data used at the time of designing a circuit pattern, a method of using an image immediately before the inspection image, and the like. When the detected image is used as a reference image, the circuit pattern to be inspected needs to be repeatable for each inspection image. A method of comparing and inspecting chips repeatedly formed on a wafer is called a die comparison inspection method, and a method of comparing and inspecting repeated patterns called cells such as a memory mat portion in one chip is a cell comparison inspection. This is called a method. The die comparison inspection method is applied to a logic chip or the like, and the cell comparison inspection method is applied to a memory chip or the like. In recent years, since the demand for memory mixed logic has increased, there has been an increasing demand for a cell die mixed comparison inspection in which a die comparison inspection and a cell comparison inspection are simultaneously performed in one inspection.
従来技術によるセルダイ混合比較検査の代表例として、検出した画像データをダイ比較検査ユニットおよびセル比較検査ユニットそれぞれに入力し、各ユニットにて欠陥抽出した結果を統合する方法が知られている。この方式の場合、ダイ比較,セル比較それぞれに専用ユニットを用意する必要があり、システムの規模が大きくなってしまう課題がある。 As a representative example of the cell die mixed comparison inspection according to the prior art, there is known a method of inputting detected image data to each of the die comparison inspection unit and the cell comparison inspection unit and integrating the results of defect extraction in each unit. In the case of this method, it is necessary to prepare a dedicated unit for each of the die comparison and the cell comparison, and there is a problem that the scale of the system becomes large.
最近ではプロセッサの処理性能向上により、複数のプロセッサエレメントを備えた並列データ処理型の画像処理装置が提案されている(例えば、特許文献1参照)。また、複数のプロセッサを使ってセル比較検査,ダイ比較検査,セルダイ混合比較検査を連続的に検査するための画像処理装置も提案されている(例えば、特許文献2参照)。これらの方式では、セルダイ混合比較検査を行う場合、画像データを均一に分割して各プロセッサエレメントに分配し、ダイ比較検査,セル比較検査をそれぞれ処理するため、各プロセッサエレメントの演算負荷が増大してしまう問題がある。リアルタイムに欠陥検出処理を行うためには、次に処理すべき画像データが入力されるまでに処理を終える必要があるため、リアルタイム性を確保するには、プロセッサエレメントの数を増やすことで各プロセッサエレメント辺りの演算負荷を軽減する必要が発生してしまう。その一方でセルダイ混合比較検査では、セル比較検査が不要な領域も存在するため、セル比較検査領域のデータを含まない画像データを処理するプロセッサエレメントは、セルダイ混合比較検査を行うプロセッサエレメントに比較して演算負荷は小さく待ち時間が増大し、これらの方式ではシステム全体が有する演算処理能力を十分に引き出せないという問題が生じてしまう。 Recently, an image processing apparatus of a parallel data processing type having a plurality of processor elements has been proposed due to an improvement in the processing performance of the processor (see, for example, Patent Document 1). There has also been proposed an image processing apparatus for continuously inspecting cell comparison inspection, die comparison inspection, and cell die mixed comparison inspection using a plurality of processors (see, for example, Patent Document 2). In these methods, when performing the cell die mixed comparison inspection, the image data is uniformly divided and distributed to the respective processor elements, and the die comparison inspection and the cell comparison inspection are respectively processed. Therefore, the calculation load of each processor element increases. There is a problem. In order to perform defect detection processing in real time, it is necessary to finish the processing until the next image data to be processed is input. To ensure real-time performance, each processor is increased by increasing the number of processor elements. It becomes necessary to reduce the calculation load around the element. On the other hand, in the cell die mixed comparison inspection, there is an area where the cell comparison inspection is not required, so the processor element that processes the image data not including the data in the cell comparison inspection area is compared with the processor element that performs the cell die mixed comparison inspection. Therefore, the calculation load is small and the waiting time is increased, and these methods cause a problem that the calculation processing capability of the entire system cannot be sufficiently extracted.
本発明は、複数のプロセッサの処理能力を効率良く活用してダイ比較検査,セル比較検査,セルダイ混合比較検査を実施可能な外観検査装置を提供することを目的とする。 An object of the present invention is to provide an appearance inspection apparatus capable of performing die comparison inspection, cell comparison inspection, and cell die mixed comparison inspection by efficiently utilizing the processing capabilities of a plurality of processors.
上記課題を解決するために、本発明の実施態様は、半導体装置の回路パターンが形成された基板の画像データを用いて欠陥を検出する外観検査装置において、回路パターンの複数の画像データを分割して切り出し、分配する条件を画像処理装置に設定する全体制御コンピュータと、画像処理装置に設定された前記条件に従って画像データを切り出し、複数のプロセッサへ分配する画像分配処理部とを備え、該プロセッサは、画像分配処理部により分配された画像データについて欠陥検出処理を行う構成としたものである。 In order to solve the above problems, an embodiment of the present invention divides a plurality of image data of a circuit pattern in an appearance inspection apparatus that detects defects using image data of a substrate on which a circuit pattern of a semiconductor device is formed. An overall control computer that sets the conditions for cutting out and distributing in the image processing apparatus, and an image distribution processing unit that cuts out image data according to the conditions set in the image processing apparatus and distributes the image data to a plurality of processors. The defect detection process is performed on the image data distributed by the image distribution processing unit.
本発明によれば、複数のプロセッサを使ってダイ比較検査,セル比較検査,セルダイ混合比較検査を各プロセッサの処理能力を効率良く活用して実施可能な外観検査装置を提供することができる。 According to the present invention, it is possible to provide an appearance inspection apparatus capable of performing die comparison inspection, cell comparison inspection, and cell die mixed comparison inspection using a plurality of processors by efficiently utilizing the processing capability of each processor.
以下、本発明の実施例を図面を用いて説明する。なお、本発明は、以下の実施例に限定されるものではなく、本発明の技術的思想の範囲内において適時変更可能である。 Embodiments of the present invention will be described below with reference to the drawings. In addition, this invention is not limited to a following example, It can change timely within the range of the technical idea of this invention.
はじめに、本発明の実施態様をまとめると、次のとおりである。本発明は、半導体装置の回路パターンが形成された基板の画像データを用いて欠陥を検出する外観検査装置において、回路パターンの複数の画像データを分割して切り出し、分配する条件を画像処理装置に設定する全体制御コンピュータと、画像処理装置に設定された前記条件に従って画像データを切り出し、複数のプロセッサへ分配する画像分配処理部とを備え、該プロセッサは、画像分配処理部により分配された画像データについて欠陥検出処理を行う構成を備える。 First, the embodiments of the present invention are summarized as follows. According to the present invention, in an appearance inspection apparatus that detects defects using image data of a substrate on which a circuit pattern of a semiconductor device is formed, a condition for dividing, cutting out, and distributing a plurality of image data of a circuit pattern is set in the image processing apparatus. An overall control computer to be set; and an image distribution processing unit that cuts out image data in accordance with the conditions set in the image processing apparatus and distributes the image data to a plurality of processors, the processor distributing the image data distributed by the image distribution processing unit A configuration for performing defect detection processing is provided.
より詳しく説明すると、被検査物の回路パターンの特徴、例えば、繰返しパターンや非繰返しパターン等により、検査領域を分割指定し、その分割された領域毎に検査アルゴリズムや検査条件等を指定する手段を備え、設定された条件を基にして各検査ストライプ毎にダイ比較検査領域,セル比較検査領域,セルダイ混合比較領域を算出する。更に算出された領域毎の演算負荷情報を与える手段を備え、その情報を基に演算負荷の大きい領域には多数のプロセッサを割当て1つのプロセッサが処理すべきデータ量を削減し、演算負荷が小さい領域には少数のプロセッサを割当て1つのプロセッサがより多くの量のデータを処理するように、各検査ストライプにおける領域毎のプロセッサ割当て数と画像分割幅を計算して画像分配し欠陥検出を行う。この構成により、複数のプロセッサを用いた並列処理による画像処理において、システム全体の有する処理能力を効率良く活用することが可能となる。 More specifically, there is provided means for designating an inspection area according to the characteristics of the circuit pattern of the object to be inspected, such as a repetitive pattern or a non-repetitive pattern, and designating an inspection algorithm, an inspection condition, etc. A die comparison inspection area, a cell comparison inspection area, and a cell die mixed comparison area are calculated for each inspection stripe based on the set conditions. Furthermore, a means for giving calculation load information for each calculated area is provided, and a large number of processors are allocated to areas with a large calculation load based on the information, thereby reducing the amount of data to be processed by one processor and reducing the calculation load. A small number of processors are allocated to the area, and the number of processors allocated to each area and the image division width in each inspection stripe are calculated so that one processor processes a larger amount of data, and the image is distributed and defect detection is performed. With this configuration, it is possible to efficiently utilize the processing capability of the entire system in image processing by parallel processing using a plurality of processors.
更に画像分配処理部には、検査領域毎に指定された検査アルゴリズムや検査条件、送信データのブロック番号などの属性データを、分割された画像データに付加する機能を備え、各プロセッサはこの属性データの情報に従い処理を実施するように構成すれば、プロセッサ毎に処理内容が異なる場合や検査ストライプ毎に処理内容が変更される場合でも、プロセッサは受信したデータの情報に従って動作すれば良く、処理内容変更に伴うパラメータの再設定などの処理を大幅に削減することができ、1回の検査にてダイ比較検査,セル比較検査,セルダイ混合比較検査が混在した検査を実施するのに最適な外観検査用画像処理システムを提供することが可能になる。 Further, the image distribution processing unit has a function of adding attribute data such as an inspection algorithm and inspection conditions designated for each inspection area and a block number of transmission data to the divided image data. If the processing is performed according to the information of the processor, even if the processing content is different for each processor or the processing content is changed for each inspection stripe, the processor may operate according to the received data information. Processes such as parameter resetting due to changes can be greatly reduced, and an optimal appearance inspection for performing inspections that include die comparison inspection, cell comparison inspection, and cell die mixed comparison inspection in one inspection. An image processing system can be provided.
図1に、本発明を実現するのに適した画像処理装置の構成図の一例を示す。被検査物であるウェーハ102は、ステージ101上に固定され、X方向,Y方向へとステージ101を移動させながら電子線やレーザー等の検出光をウェーハ102の回路パターン上に照射し、反射電子や2次電子あるいは反射光,透過光などの検出信号をセンサ103により受信する。センサ103は、2次元の画像データを検出する検出器(例えば、ラインセンサやCCDカメラ等)であって、AD回路104を通してデジタル化された連続の画像データを取得し、画像処理装置105に入力される。入力画像データは、画像処理装置105にある複数のプロセッサエレメント111,112,113にて欠陥検出処理が行われ、検出した欠陥情報を全体制御コンピュータ106に格納し、欠陥検出結果がディスプレイ等のインターフェース107に表示されて検査が完了する。
FIG. 1 shows an example of a configuration diagram of an image processing apparatus suitable for realizing the present invention. A
ここで全体制御コンピュータ106は、欠陥検出結果のデータを表示,解析するほか、検査前にオペレータから与えられた検査条件(レシピ情報)から、各プロセッサエレメント111,112,113が処理すべき画像データの場所やサイズ,処理方法などの条件を計算し、画像を処理するための各種パラメータ情報として通信バス114を介して画像処理装置105の各部位に設定する役割を果たす。画像処理装置105は、AD回路104からの入力画像データをバッファメモリ108を介して画像分配処理部109に入力する。画像分配処理部109は、検査前に全体制御コンピュータ106より設定された画像分配処理部109内にある画像分配テーブル115のデータに従って、連続して入力される入力画像データを所定の画像サイズに分割し、経路スイッチ110を介して各プロセッサエレメント111,112,113に画像データを分配する。
Here, the
図2は、プロセッサエレメント111の代表的な構成例を示す構成図である。また、図3は、画像分配処理部109にて分割分配される転送画像データの構成例を示す構成図である。図2において、画像データの入出力を制御する入出力コントローラ201,経路スイッチ110から入出力コントローラ201を経由して入力される転送画像データ301を格納する画像メモリ203、画像データに対して欠陥検出処理を行う少なくとも1つ以上のプロセッサ204を備え、これらの間のデータアクセスはバスアービタ202によって調停される。
FIG. 2 is a configuration diagram illustrating a typical configuration example of the
図3において、転送画像データ301には、分割された画像データ303の前後に、ヘッダ情報302とフッタ情報304が画像分配処理部109にて付加される。このヘッダ,フッタ情報302,304には、図1に示した画像分配処理部109内の画像分配テーブルに設定され、分割データ毎に指定されたブロック番号や検出方法、レシピ番号などの情報が転送画像データ303の属性データとして付加されている。
In FIG. 3,
図2において、プロセッサ204には、転送画像データ301の座標情報を示す座標テーブル205と、検査条件を示すレシピ情報に対応する検査条件を示す検査条件テーブル206が備えられ、全体制御コンピュータ106により、事前に検査条件が設定される。各プロセッサ204は、転送画像データ301のヘッダ情報302およびフッタ情報304に付加された属性データを解釈し、属性データに対応した座標テーブル205と検査条件テーブル206のデータに従って、欠陥検出処理を実行する。従って、分割された画像データ毎に処理内容を変更することが可能であり、それぞれの転送画像データ301の特徴に合った柔軟な画像処理を実現する画像処理装置を提供することができる。
In FIG. 2, the
次に、図2に示した画像処理装置を用いた検査方法の具体例を説明する。図4,図5は、半導体ウェーハの上面図であり、外観検査装置の画像処理装置105にて処理されるダイ比較検査方式を図4に、セル比較検査方式を図5に示す。被検査物であるウェーハ102上には、製造工程で加工された半導体の回路パターンである複数のチップ401が格子状に配置されており、図では、簡略化のために、n−1,n,n+1,n+2番目のチップのみを表示している。外観検査装置は、検査ストライプ402と呼ばれるスキャン方向に、ある幅を持った連続した画像データを取得する。通常この検査ストライプ402毎に欠陥検出を行い、スキャン位置をずらしながら全面をスキャンして処理を繰返し、ウェーハ102全面の欠陥を検出する。
Next, a specific example of an inspection method using the image processing apparatus shown in FIG. 2 will be described. 4 and 5 are top views of the semiconductor wafer. FIG. 4 shows a die comparison inspection method processed by the
図4は、ダイ比較検査方式を示したものである。ダイ比較検査方式はウェーハ102上にあるチップの格子状の配置を利用して隣同士のチップを比較し、両画像間で不一致となった部分を欠陥として抽出するもので、例えばn番目のチップが検査を行う検査画像である場合、n−1番目のチップが比較すべき参照画像となる。基本的にチップ全体を検査範囲とし、パターンの繰返し部,非繰返し部に関わらずに検査することが可能であるが、大きく離れたダイ同士を比較するため、位置ずれの影響を受けやすく、大きな範囲での位置合せ補正処理が必要となる等の特徴がある。尚、チップとダイは通常同じ意味で使われているが、本明細書においては方式を示す場合のみ、ダイと表現する。
FIG. 4 shows a die comparison inspection method. In the die comparison inspection method, adjacent chips are compared using a lattice-like arrangement of chips on the
図5は、セル比較検査方式を示したものである。セル比較検査方式は、1つのチップ内のメモリマット部のようなセルと呼ばれる繰返し性のあるパターン部に関して、その繰返しピッチをセルピッチとしてセルピッチ分離れたパターン同士を比較し、不一致となった部分を欠陥として抽出するものである。例えばn番目のチップ内の特定セルが検査対象となる検査画像の場合、その1つ前のセルが比較すべき参照画像となる。比較的狭い間隔のパターン同士を比較するため、位置ずれの影響はあまり大きくはないが、複数の繰返しパターン部に関して領域管理が必要となる等の特徴がある。このように信頼性の高い欠陥検出処理を行うためには、検査対象となる回路パターンの特徴により、検査方式を選択して検査を行う必要がある。近年ではメモリ混載ロジック等を対象として、1回の検査にてダイ比較検査方式およびセル比較検査方式を同時に行うセルダイ混合比較への要求が高まってきている。 FIG. 5 shows a cell comparison inspection method. In the cell comparison inspection method, with respect to a repetitive pattern portion called a cell such as a memory mat portion in one chip, the cell pitches are separated from each other by using the repetitive pitch as a cell pitch, and the mismatched portion is compared. It is extracted as a defect. For example, when a specific cell in the nth chip is an inspection image to be inspected, the previous cell is a reference image to be compared. Since the patterns having relatively narrow intervals are compared with each other, the influence of the positional deviation is not so great, but there is a feature that area management is required for a plurality of repeated pattern portions. In order to perform such highly reliable defect detection processing, it is necessary to select and inspect an inspection method according to the characteristics of a circuit pattern to be inspected. In recent years, there has been an increasing demand for cell die mixed comparison in which a die comparison inspection method and a cell comparison inspection method are simultaneously performed in a single inspection for memory embedded logic and the like.
図6は、図4に示した半導体ウェーハの上面図の一部を拡大したものであり、メモリ混載ロジックチップのチップ内パターン配置の一例と従来方法におけるチップ内画像分割例を示す。図に示すようにチップ401には、非繰返しパターン領域501内に繰返しパターン領域であるメモリマット部502が配置されている。図では本発明の効果を説明するのに適した3つの検査ストライプ503,504,505のみ図示しているが、通常の検査では非検査領域が発生しないように各検査ストライプを重複させながら、チップ全面をスキャンする。また以下の説明では、画像処理装置105内に16個のプロセッサエレメント111が実装されていることを想定して実施例を説明する。従来の画像分割方式では、各検査ストライプ503,504,505においてチップ401の領域を画像処理装置105内のプロセッサエレメント111,112,113の数(本実施例では16個)で等分割された領域aを基本分割サイズとして領域分割を行い、その分割情報を基にして非検査領域が発生しないように前後にオーバーラップ領域を付加したデータが各プロセッサエレメント111,112,113へ送信される。従来方法の場合、検査対象の回路パターンによらずプロセッサエレメント111,112,113の数によって等分割されるため、分割データによっては非繰返しパターン部だけのデータである場合と繰返しパターン部だけのデータである場合、および図中に斜線で示した領域のように、非繰返しパターン部と繰返しパターン部の両方を含む領域が存在する。
FIG. 6 is an enlarged view of a part of the top view of the semiconductor wafer shown in FIG. 4, and shows an example of an in-chip pattern arrangement of a memory-embedded logic chip and an example of in-chip image division in the conventional method. As shown in the figure, a
図7は、従来方法によるプロセッサの動作シーケンス図であり、非繰返しパターン部のみの領域はダイ比較検査のみを、繰返しパターン部のみの領域はセル比較検査のみを、両方を含む領域はダイ比較、セル比較両方の検査を実施する場合の検査シーケンスを示す。図7の説明の対象としている領域は、図6に示す検査ストライプ503の領域に相当する。図7において、n番目のチップの各分割領域データD1,D2,…,D16は、それぞれプロセッサエレメントPE(0),PE(1),…,PE(15)へと転送され、プロセッサエレメントは入力画像データを受信すると、すぐに欠陥検出処理を実行する。PE(0)からPE(5)およびPE(13)からPE(15)はダイ比較検査のみを実施し、PE(7)からPE(11)はセル比較検査のみを実施する。PE(6)とPE(12)が受診するデータには非繰返しパターンと繰返しパターンとが混在するため、ダイ比較検査およびセル比較検査の両方を実行することになる。図を見て判るようにPE(6),PE(12)は、ダイ比較検査,セル比較検査の両方を実施するため、他のプロセッサエレメントと比較して演算負荷が大きく、処理時間が長くなってしまう。各プロセッサエレメントは、次に処理すべき隣のn+1番目のチップのデータを受信するまでにn番目のデータの処理を完了させる必要があるが、図7の例では、PE(6)がn+1番目のデータを受信するタイミング601にてセル比較検査の処理が終了しておらず、このままではリアルタイムに処理することができない。このようにプロセッサエレメントの演算処理が各チップの画像分配周期内に収まらない場合、従来は、(1)画像データの検出速度を遅くする、(2)プロセッサエレメントの数を増やす等の方法で対応していた。
FIG. 7 is an operation sequence diagram of a processor according to a conventional method, in which only a non-repeated pattern portion region is subjected to only die comparison inspection, a repeated pattern portion only region is associated with only cell comparison inspection, and a region including both is die comparison, An inspection sequence in the case where both cell comparison inspections are performed is shown. 7 corresponds to the region of the
図8は、画像データの検出速度を遅くすることで、上述の問題の対策を行った場合の動作シーケンス図である。図を見て判るように、画像データの検出速度を遅くすることで画像分配周期が延び、1つの画像データに対する演算処理に許容される時間が増えることで正常に処理することが可能となっている。しかし画像データの検出速度を遅くすることで検査時間も増加してしまい、スループットの低下を引き起してしまうという課題が残る。 FIG. 8 is an operation sequence diagram in a case where the above-described problem is taken by reducing the detection speed of image data. As can be seen from the figure, the image distribution cycle is extended by reducing the detection speed of the image data, and normal processing can be performed by increasing the time allowed for calculation processing for one image data. Yes. However, slowing down the detection speed of image data increases the inspection time, which causes a problem of causing a reduction in throughput.
図9は、プロセッサエレメントの数を例えば2個増やし、上述の問題の対策を行った場合の動作シーケンス図である。プロセッサエレメントの数が増えることで、プロセッサエレメント1つ辺りに分配される画像データのデータ量が減り、演算処理の時間が低減されることで、スループットを劣化させることなく正常に処理することが可能となっている。しかしこの方法もまた装置規模やコストの増大など課題が存在する。先に述べたように、欠陥検出処理を画像データの収集に合せリアルタイムに処理するには、次のデータを受信するまでに欠陥検出処理を完了させる必要があるため、演算負荷の重いダイ比較検査,セル比較検査の両方を行うプロセッサエレメントの処理時間に合わせて、画像データの検出速度を調整する必要がある。このように従来方法では、最も演算負荷の重いプロセッサエレメントの処理終了タイミング802によって画像データの最大検出速度が決定し、その他のプロセッサエレメントは間隔801のようなデータ入力待ちとなる不稼働時間が発生してしまい、画像処理装置が有する演算処理能力を十分に活用できない状況に陥ってしまう。
FIG. 9 is an operation sequence diagram in the case where the number of processor elements is increased by, for example, two to take measures against the above problem. By increasing the number of processor elements, the amount of image data distributed around one processor element is reduced and the processing time is reduced, so that normal processing can be performed without degrading throughput. It has become. However, this method also has problems such as an increase in apparatus size and cost. As described above, in order to perform defect detection processing in real time in accordance with the collection of image data, it is necessary to complete the defect detection processing until the next data is received. , It is necessary to adjust the detection speed of the image data in accordance with the processing time of the processor element that performs both of the cell comparison inspections. As described above, in the conventional method, the maximum detection speed of the image data is determined by the
図10は、図6に示す検査ストライプ504における従来方法によるプロセッサの動作シーケンス図である。図9で説明した図6に示す検査ストライプ503の場合と同様な理由で、不稼働時間901が発生してしまう。
FIG. 10 is an operation sequence diagram of the processor according to the conventional method in the
図11は、図5に示した半導体ウェーハの上面図の一部を拡大したものであり、図6とおなじくメモリ混載ロジックチップのチップ内パターン配置の一例と、本発明に基づいたチップ内画像分割を行った場合の画像分割例を示す。事前に全体制御コンピュータ106により、非繰返し領域501とメモリマット部502の領域情報が与えられ、ここでは説明のために検査ストライプ方向の領域情報として、領域506の幅が「4」、領域507の幅が「3.8」、領域508の幅が「2.4」として与えられたものとする。またダイ比較検査のみを行う場合の演算負荷比率を「1」、セル比較検査のみを行う場合の演算負荷比率を「0.5」、セルダイ混合比較を行う場合の演算負荷比率を「1.5」として与えられているものとする。
FIG. 11 is an enlarged view of a part of the top view of the semiconductor wafer shown in FIG. 5, and an example of an in-chip pattern arrangement of a memory-embedded logic chip similar to FIG. 6 and in-chip image division based on the present invention. An example of image division when the above is performed is shown. The
はじめに、検査ストライプ503における画像分割方法を説明する。検査ストライプ503では、事前に与えられた領域情報から領域509,領域510および領域511の3つの領域に分割される。領域509および領域511はダイ比較検査領域であり、領域510はセル比較検査領域になる。ここで領域509,510,511の領域幅の比率は「4:3.8:2.4」、演算負荷の比率は「1:0.5:1」である。プロセッサエレメント数が16個である場合に、3つの領域にそれぞれ割当てるプロセッサエレメントの数は、以下のような手順で算出することができる。
First, an image dividing method in the
<手順1> 各領域における負荷比率を計算:領域幅比率×演算負荷比率
領域509の負荷比率 : 4×1=4
領域510の負荷比率 : 3.8×0.5=1.9
領域511の負荷比率 : 2.4×1=2.4
<手順2> 手順1の負荷比率の総和を計算
負荷比率の総和=4+1.9+2.4=8.3
<手順3> 理想的なプロセッサ割当数を計算
: 割当プロセッサ数=プロセッサ総数×領域の負荷比率/負荷比率の総和
領域509の割当数 : 16×4/8.3=7.71
領域510の割当数 : 16×1.9/8.3=3.67
領域511の割当数 : 16×2.4/8.3=4.62
<手順4> 小数部の大小比較により、割当数を整数化
手順3での整数部の総和:7+3+4=14
残り2つのプロセッサエレメントの割当てを小数部の大小比較より決定し整数化
領域509の割当数 : 7.71 → 8
領域510の割当数 : 3.67 → 4
領域511の割当数 : 4.62 → 4
このようにして算出した各領域へのプロセッサエレメント割当数により、領域509,510,511における分割幅b,c,dを算出する。
<
Load ratio of area 510: 3.8 × 0.5 = 1.9
Load ratio of area 511: 2.4 × 1 = 2.4
<
<
Number of allocations in the area 510: 16 × 1.9 / 8.3 = 3.67
Number of allocated areas 511: 16 × 2.4 / 8.3 = 4.62
<
The assignment of the remaining two processor elements is determined from the comparison of the decimal part and converted to an integer. Number of assignments in the area 509: 7.71 → 8
Number of allocated areas 510: 3.67 → 4
Number of allocated areas 511: 4.62 → 4
The division widths b, c, and d in the
同様に、検査ストライプ504の領域512,513,514のプロセッサ割当数は、領域513がセルダイ混合比較領域となり、以下のように計算される。
Similarly, the number of processors allocated to the
<手順1>
領域512の負荷比率 : 4×1=4
領域513の負荷比率 : 3.8×1.5=5.7
領域514の負荷比率 : 2.4×1=2.4
<手順2>
負荷比率の総和=4+5.7+2.4=12.1
<手順3>
領域512の割当数 : 16×4/12.1=5.28
領域513の割当数 : 16×5.7/12.1=7.53
領域514の割当数 : 16×2.4/12.1=3.17
<手順4>
整数部の総和:5+7+3=15
残り1つのプロセッサエレメントの割当てを小数部の大小比較より決定し指数化
領域512の割当数 : 5.28 → 5
領域513の割当数 : 7.53 → 8
領域514の割当数 : 3.17 → 3
図12および図13は、上記の画像分割を行った検査ストライプ503および504における本発明によるプロセッサの検査シーケンス図である。検査ストライプ503では、セルダイ混合比較検査を行うプロセッサエレメントが無くなると共に演算負荷の高いダイ比較検査領域に多くのプロセッサエレメントが割当てられることで、全体の演算負荷のバランスが取られて間隔1001と間隔1002の差が低減されている。また、検査ストライプ504では、演算負荷の高いセルダイ混合比較検査領域513により多くのプロセッサエレメントが割当てられることにより、全体の演算負荷のバランスが取られていることが判る。このように本発明の実施例によれば、各プロセッサエレメントの演算負荷のバランスが取られて特定のプロセッサエレメントの処理時間に画像データの検出速度が制約される必要がなくなる。
<
Load ratio of area 512: 4 × 1 = 4
Load ratio of area 513: 3.8 × 1.5 = 5.7
Load ratio of area 514: 2.4 × 1 = 2.4
<
Total load ratio = 4 + 5.7 + 2.4 = 12.1
<
Number of allocated areas 512: 16 × 4 / 12.1 = 5.28
Number of allocated areas 513: 16 × 5.7 / 12.1 = 7.53
Number of allocated areas 514: 16 × 2.4 / 12.2.1 = 3.17
<
Sum of integer parts: 5 + 7 + 3 = 15
The assignment of the remaining one processor element is determined from the comparison of the fractional part and indexed. Number of assignments in the area 512: 5.28 → 5
Number of allocated areas 513: 7.53-> 8
Number of allocated areas 514: 3.17 → 3
FIGS. 12 and 13 are inspection sequence diagrams of the processor according to the present invention in the
図14は、同じく本発明によるプロセッサの検査シーケンス図であり、図12で示した検査ストライプ503における検査において、演算負荷のバランスを取ることで得られた演算の余裕時間となる間隔1001,1002分、画像データの検出速度を速めた際の動作シーケンスを示す。従来方法では、スループットの低下や装置規模、コストの増大という犠牲を払わざるを得なかった課題が、本発明によれば装置規模、コストを増大させることなく、更にスループットの向上も図ることが可能となる。
FIG. 14 is also a test sequence diagram of the processor according to the present invention. In the test in the
図15および図16は、図6と同様のチップの領域分割例を示す平面図であり、繰返しパターンであるメモリマット部502をセルダイ混合比較で検査する場合の画像分割例を示す。図15が、従来方法による画像分割例、図16が、本発明による画像分割例である。斜線で示している分割領域がセルダイ混合比較検査領域である。ダイ比較検査領域の演算負荷比率を「1」、検査ストライプ1301におけるセルダイ混合比較検査の演算負荷比率を「2」、検査ストライプ1302におけるセルダイ混合比較検査の演算負荷比率を「1.5」とした場合、実施例2と同様にしてプロセッサエレメントの割当数を計算すると、領域1304は「4」、領域1305は「9」、領域1306は「3」となり、領域1307は「5」、領域1308は「8」、領域1309は「3」となる。
FIGS. 15 and 16 are plan views showing an example of chip area division similar to that in FIG. 6, and shows an example of image division when the
図17は、検査ストライプ1301における、従来方法によるプロセッサの動作シーケンス図であり、図18は、検査ストライプ1301における、本発明によるプロセッサの動作シーケンス図である。両図から判るように、従来方法ではダイ比較のみのプロセッサエレメントと、ダイ比較とセル比較の両方を実行するプロセッサエレメントの両方が混在し、ダイ比較とセル比較の両方の演算時間が長くなるため、プロセッサエレメント間の演算負荷に大きな差が発生して、待ち時間の発生するプロセッサエレメントが多数発生してしまう。これに対して、本発明の方法によれば、演算負荷のバランスが取られ無駄時間を低減できることが判る。このように演算負荷のバランスが取られることにより、画像処理装置の有する演算能力をフルに引き出すことが可能となり、処理能力に余裕を持つことができること、あるいは画像データの検出速度を更に高速化できる等の効果を得ることができる。
FIG. 17 is an operation sequence diagram of the processor according to the conventional method in the
上述の実施例1では、検査対象である回路パターンの特徴、例えば回路パターンの繰返し性により領域分割し、画像処理する方法を示した。本発明の別の側面から見れば、領域分割するための条件は、回路パターンの繰返し性に基づくことに留まる必要はない。例えば、チップ内には、回路パターンが密な領域と疎な領域がある。図19,図20は、チップの平面図であり、図19に示すように、チップ401内に回路パターンの密度が密な領域1901と粗な領域1902とが存在する場合、同じダイ比較検査あるいはセル比較検査であっても、欠陥検出のための検出アルゴリズムを変えて処理を実施したいという要求に応えることが可能である。あるいは、図20に示すように、チップ401内に欠陥の発生を引き起しやすいパターン群の存在する領域2001,2002,2003,2004が存在し、その領域のみ高度な検出アルゴリズムを用いて処理したいという要求にも応えることが可能である。何故ならば、検出アルゴリズムを変えれば演算負荷も当然ながら変わってしまうが、本発明によれば、任意の領域毎に演算負荷を考慮した画像分割が可能であり、分割した画像データ毎に検出方法や検出アルゴリズムを指定する情報を属性データとして付加することで、分割領域毎に容易に検査条件を変更できるため、柔軟な画像処理が実現可能となるからである。
In the first embodiment described above, a method of performing image processing by dividing an area according to the characteristics of the circuit pattern to be inspected, for example, the repeatability of the circuit pattern has been shown. From another aspect of the present invention, the condition for dividing the area need not be based on the repeatability of the circuit pattern. For example, in a chip, there are a region where the circuit pattern is dense and a region where the circuit pattern is sparse. 19 and 20 are plan views of the chip. As shown in FIG. 19, when there are a dense
次に、本発明を実施するために必要となる検査領域や各検査領域の検査方法、演算負荷比率の指定方法およびその効果の確認方法に関し、図を用いて具体例を説明する。 Next, specific examples will be described with reference to the drawings regarding the inspection areas and inspection methods required for carrying out the present invention, the calculation load ratio designation method, and the effect confirmation method.
図21は、検査領域を指定するための指定画面の一例を示す画面図である。本画面は、被検査物となるウェーハ上に加工されたチップの製造条件に合せ、欠陥検出に必要となる様々な条件を設定するユーザーインタフェース画面の一部として提供され、全体制御コンピュータ106およびインターフェース107にて実現される。あるいは全体制御コンピュータ106とネットワーク等の通信手段で接続可能なオフラインのコンピュータにて提供することも可能である。
FIG. 21 is a screen diagram illustrating an example of a designation screen for designating an examination area. This screen is provided as a part of a user interface screen for setting various conditions necessary for defect detection in accordance with the manufacturing conditions of chips processed on the wafer to be inspected, and the
画面2101内のチップ選択ウィンドウ2102は、ウェーハ上に格子状に配置されたチップ401の中から、検出方式やアルゴリズム、レシピ情報などを設定するチップを選択するためのウィンドウである。オペレータは、マウスポインタ2104にて、チップ選択ウィンドウ2102を選択、ハイライト表示させて領域設定ボタン2105により全チップ指定,行指定,列指定,個別指定などの方法から選択方法を選択し、任意のチップを選択する。オペレータは、チップを選択後、検査条件設定ボタン2106の中からダイ比較検査,セル比較検査,セルダイ混合比較検査の検査方式選択,高感度検出,高速検出などのアルゴリズム選択、およびレシピ番号の選択を行うことができる。ここで選択した検査条件は、選択したチップの全領域に対して有効となる。
A
オペレータがチップ内の任意の領域毎に検査条件を指定する場合には、マウスポインタ2104にてチップ内領域指定ウィンドウ2103を選択、ハイライト表示させた上で領域選択ボタン2105により2点指定や数値入力指定など選択方法から任意の領域を選択し、前述と同様にして検査条件設定ボタン2106から指定する。
When the operator designates an inspection condition for each arbitrary area in the chip, the chip
オペレータは、指定した全ての情報を設定後、設定保存ボタン2107を押して設定情報を確定させ、クローズボタン2108にて画面2101を閉じれば、チップ内分割領域の指定が完了する。
After setting all the specified information, the operator presses the setting
次に、分割領域毎に演算負荷比率を設定する手順を説明する。通常は、オペレータが検査に必要となる情報を設定した後、設定した条件にて問題がないか確認するために、数チップを対象にした試し検査と呼ばれる検査が実行される。オペレータは、試し検査の実行後に画面2101を呼び出し、チップ選択ウィンドウ2102にて演算負荷比率を指定したいチップを選択後、検査条件設定ボタン2106中にある演算負荷調整ボタン2109を押し、図22に示す演算負荷比率指定画面を表示させる。
Next, a procedure for setting the calculation load ratio for each divided area will be described. Usually, after setting information necessary for an inspection by an operator, an inspection called a test inspection for several chips is performed in order to confirm whether there is a problem under the set conditions. The operator calls the
図22は、チップ内演算負荷比率指定画面の一例を示す画面図である。画面2201内の演算負荷比率の検査結果ウィンドウ2202には、試し検査実行時に各プロセッサエレメントから通信バス114を経由して全体制御コンピュータ106に送られた各プロセッサエレメントが検査に要した処理時間のデータを基にして、分割領域毎に求められた演算負荷比率が、2次元のマップとして表示される。オペレータは、マウスポインタ2203にて、検査結果ウィンドウ2202中の任意の分割領域をクリックして、数値ボックス2204、およびインジケータ2205にてクリックされた分割領域の演算負荷比率を個別に確認することができる。尚、試し検査を実施しない場合には、本ウィンドウは表示されない。演算負荷比率指定ウィンドウ2206は、各領域の演算負荷比率を指定するためのウィンドウである。オペレータが自動計算ボタン2207を押すことで、試し検査の結果から領域毎の演算負荷比率の平均値を算出した結果が、演算負荷比率指定ウィンドウ2206に表示される。オペレータが手動設定ボタン2208を押してから、演算負荷比率指定ウィンドウ2206中の任意の領域をマウスポインタ2203にて選択し、数値ボックス2204あるいはインジケータ2205にて個別に演算負荷比率を指定することで、演算負荷比率の任意の設定が可能である。オペレータが演算負荷比率を設定後に設定ボタン2209を押すと、図23に示す演算負荷比率計算結果ウィンドウが表示される。クローズボタン2210は、図22に示すチップ内演算負荷比率指定画面の表示を終了するボタンである。
FIG. 22 is a screen diagram showing an example of the intra-chip calculation load ratio designation screen. In the calculation load ratio
図23は、チップ内演算負荷比率確認画面の一例を示す画面図である。図22と同じ画面2201内の演算負荷比率計算結果ウィンドウ2301には、演算負荷比率指定ウィンドウ2206にて指定された情報に従い、図11で説明した画像分割計算を行って、画像分割した場合の各分割領域毎の演算負荷比率が、2次元マップとして表示される。尚、試し検査を実施している場合に、前述の計算結果に試し検査で得た実処理時間のデータを反映させて補正した結果を表示させることも可能である。オペレータは、この結果を確認し、設定内容を変更したい場合には、リセットボタン2302を押せば、元の設定画面に戻ることができる。また、オペレータは、演算負荷比率の検査結果ウィンドウ2202、または演算負荷比率計算結果ウィンドウ2301中の任意の検査ストライプをマウスポインタ2203にて選択,ダブルクリックすることで、図24に示すようなストライプ単位の演算負荷比率設定画面を表示させることができる。
FIG. 23 is a screen diagram illustrating an example of the intra-chip calculation load ratio confirmation screen. In the calculation load ratio
図24は、検査ストライプにおける演算負荷比率確認画面の一例を示す画面図である。演算負荷比率確認画面2401内の検査ストライプ数値ボックス2402には、画面に表示された検査ストライプの番号が表示される。オペレータが検査ストライプ数値ボックス2402に直接数値を入力することで、画面に表示したい検査ストライプを変更することができる。上方のウィンドウ2403には、演算負荷比率検査結果が表示され、下方のウィンドウ2404には、演算負荷比率計算結果が表示される。プロセッサの番号毎の演算付加比率がグラフ化されて示されるので、オペレータにとって状況が把握し易くなる。また、プロセッサのうちの第1グループ2405,第2グループ2406,第3グループ2407のような演算負荷比率の近いプロセッサをグループにまとめ、グループ毎に色分け表示等で強調することで、オペレータにとって、プロセッサエレメントの割当て数の変化や、演算負荷の変化を容易に確認することができるようになる。また、オペレータは、色分け表示された領域をマウスポインタ2408で選択し、数値ボックス2409、あるいはインジケータ2410にて演算負荷率を指定し、設定ボタン2411を押すことにより、設定結果が反映されて再計算した結果が数値ボックス2409に表示される。クローズボタン2412は、図24に示す演算負荷比率確認画面の表示を終了するボタンである。
FIG. 24 is a screen diagram illustrating an example of a calculation load ratio confirmation screen in the inspection stripe. The inspection
このようにして、検査領域毎の演算負荷比率指定のみではなく、検査ストライプ毎に演算負荷比率の指定を変更することができる。実際の画像処理装置105では、プロセッサエレメントの数に限りがあるため、本発明による画像分割を行っても演算負荷は完全にはフラットにならない可能性がある。そのため、画像処理装置105の持つ処理能力を最大限に活かすには、どの領域により多くのプロセッサエレメントを割当てたいかなど微調整が必要となる可能性がある。その場合であっても、前述したように検査ストライプ毎に演算負荷比率の指定を調整する機能を備えることで細やかな微調整が可能であり、システムの有する処理能力を効率よく活用して欠陥検出処理可能な外観検査装置用の画像処理装置を提供することができる。
In this way, it is possible to change not only the calculation load ratio designation for each inspection area, but also the calculation load ratio designation for each inspection stripe. In the actual
以上述べたように、本発明の実施例では、被検査物の回路パターンの特徴、例えば、繰返しパターンや非繰返しパターン等により、検査領域を分割指定し、その分割された領域毎に検査アルゴリズムや検査条件等を指定する手段を備え、設定された条件を基にして各検査ストライプ毎にダイ比較検査領域,セル比較検査領域,セルダイ混合比較領域を算出する。更に算出された領域毎の演算負荷情報を与える手段を備え、その情報を基に演算負荷の大きい領域には多数のプロセッサを割当て1つのプロセッサが処理すべきデータ量を削減し、演算負荷が小さい領域には少数のプロセッサを割当て1つのプロセッサがより多くの量のデータを処理するように、各検査ストライプにおける領域毎のプロセッサ割当て数と画像分割幅を計算して画像分配し欠陥検出を行う構成を採用した。この構成により、複数のプロセッサを用いた並列処理による画像処理において、システム全体の有する処理能力を効率良く活用することが可能となる。 As described above, in the embodiment of the present invention, the inspection area is designated by dividing the circuit pattern characteristics of the inspected object, for example, a repetitive pattern or a non-repetitive pattern, and an inspection algorithm or Means for designating inspection conditions and the like are provided, and a die comparison inspection area, a cell comparison inspection area, and a cell die mixed comparison area are calculated for each inspection stripe based on the set conditions. Furthermore, a means for giving calculation load information for each calculated area is provided, and a large number of processors are allocated to areas with a large calculation load based on the information, thereby reducing the amount of data to be processed by one processor and reducing the calculation load. A configuration in which a small number of processors are allocated to a region, and the number of processors allocated to each region and the image division width in each inspection stripe is calculated and an image is distributed to detect defects so that one processor processes a larger amount of data. It was adopted. With this configuration, it is possible to efficiently utilize the processing capability of the entire system in image processing by parallel processing using a plurality of processors.
更に画像分配処理部には、検査領域毎に指定された検査アルゴリズムや検査条件、送信データのブロック番号などの属性データを、分割された画像データに付加する機能を備え、各プロセッサはこの属性データの情報に従い処理を実施するように構成すれば、プロセッサ毎に処理内容が異なる場合や検査ストライプ毎に処理内容が変更される場合でも、プロセッサは受信したデータの情報に従って動作すれば良く、処理内容変更に伴うパラメータの再設定などの処理を大幅に削減することができ、1回の検査にてダイ比較検査,セル比較検査,セルダイ混合比較検査が混在した検査を実施するのに最適な外観検査用画像処理システムを提供することが可能になる。 Further, the image distribution processing unit has a function of adding attribute data such as an inspection algorithm and inspection conditions designated for each inspection area and a block number of transmission data to the divided image data. If the processing is performed according to the information of the processor, even if the processing content is different for each processor or the processing content is changed for each inspection stripe, the processor may operate according to the received data information. Processes such as parameter resetting due to changes can be greatly reduced, and an optimal appearance inspection for performing inspections that include die comparison inspection, cell comparison inspection, and cell die mixed comparison inspection in one inspection. An image processing system can be provided.
以上のように、本発明によれば、複数のプロセッサを使ってダイ比較検査,セル比較検査,セルダイ混合比較検査を各プロセッサの処理能力を効率良く活用して実施可能な外観検査装置、及び画像処理装置を提供することができる。 As described above, according to the present invention, it is possible to perform a die comparison inspection, a cell comparison inspection, and a cell die mixed comparison inspection using a plurality of processors by efficiently utilizing the processing capability of each processor, and an image. A processing device can be provided.
101 ステージ
102 ウェーハ
105 画像処理装置
106 全体制御コンピュータ
107 インターフェース
109 画像分配処理部
110 経路スイッチ
111,112,113 プロセッサエレメント
114 通信バス
115 画像分配テーブル
201 入出力コントローラ
202 バスアービタ
203 画像メモリ
204 プロセッサ
205 座標テーブル
206 検査条件テーブル
401 チップ
402 検査ストライプ
501 非繰返しパターン領域
502 メモリマット部
2101,2201 画面
2102 チップ選択ウィンドウ
2103 チップ内領域指定ウィンドウ
2104 マウスポインタ
2105 領域設定ボタン
2106 検査条件設定ボタン
2202 検査結果ウィンドウ
2206 演算負荷比率指定ウィンドウ
2207 自動計算ボタン
2208 手動設定ボタン
2301 演算負荷比率計算結果ウィンドウ
2401 演算負荷比率確認画面
101
Claims (7)
前記回路パターンの複数の画像データを切り出し、複数のプロセッサに分配する条件を設定する全体制御コンピュータと、
前記条件に従って、前記画像データを切り出し、前記複数のプロセッサへ分配する画像分配処理部とを備え、
前記プロセッサは、前記画像分配処理部により分配された前記画像データを用いて前記基板における検査対象領域に対して予め定められた検査アルゴリズムで欠陥検出処理を行うものであって、
前記全体制御コンピュータは、一つの検査アルゴリズムで処理される前記検査対象領域の大きさの情報と、当該検査アルゴリズムの演算負荷比率とに基づいて、前記条件を設定することを特徴とする外観検査装置。 In an appearance inspection apparatus capable of detecting defects with a plurality of inspection algorithms using image data of a substrate on which a circuit pattern of a semiconductor device is formed,
An overall control computer for setting a condition for cutting out a plurality of image data of the circuit pattern and distributing the plurality of image data to a plurality of processors ;
Accordance with the conditions, cut out the image data, and an image distribution processing section for distributing to the plurality of processors,
The processor performs a defect detection process with a predetermined inspection algorithm for an inspection target region on the substrate using the image data distributed by the image distribution processing unit ,
The overall control computer sets the condition based on the information on the size of the inspection target area processed by one inspection algorithm and the calculation load ratio of the inspection algorithm. .
前記全体制御コンピュータは、前記検査アルゴリズムの情報を、前記切り出された画像データの属性データとして付加するものであり、
前記プロセッサは、前記属性データの情報に従って選択された検査アルゴリズムで欠陥を検出することを特徴とする外観検査装置。 The appearance inspection apparatus according to claim 1,
The whole control computer, the information of the inspection algorithm, which added as the attribute data of the clipped image data,
The visual inspection apparatus, wherein the processor detects a defect with an inspection algorithm selected according to the information of the attribute data.
前記画像データの分割は、検査対象となる回路パターンが繰返しパターンであるか、非繰返しパターンであるかの別に基づいて設定される領域で分割され、それぞれの該領域毎に、前記検査アルゴリズムとしてダイ比較検査,セル比較検査、あるいはセルダイ混合比較検査が指定されることを特徴とする外観検査装置。 The appearance inspection apparatus according to claim 1,
The division of the image data, or the circuit pattern to be inspected is repeated pattern is divided in a region that is set based on another or a non-repeating pattern, for each of the regions, the die as the inspection algorithm An appearance inspection apparatus characterized in that a comparison inspection, a cell comparison inspection, or a cell die mixed comparison inspection is designated.
前記条件は、前記検査対象領域に割り当てられるプロセッサの数と、前記複数のプロセッサの各々に分配された各々の画像データの大きさであることを特徴とする外観検査装置。 In the description of the appearance inspection apparatus according to claim 1,
The appearance inspection apparatus characterized in that the condition is the number of processors assigned to the inspection target area and the size of each image data distributed to each of the plurality of processors .
前記全体制御コンピュータは、ディスプレイに前記プロセッサ毎の演算負荷比率を表示させ、該演算負荷比率は変更可能であることを特徴とする外観検査装置。 The appearance inspection apparatus according to claim 1,
The overall inspection computer displays a calculation load ratio for each processor on a display, and the calculation load ratio can be changed.
前記演算負荷比率の変更によって、前記画像データの分割の範囲が変更されることを特徴とする外観検査装置。 The appearance inspection apparatus according to claim 5,
An appearance inspection apparatus, wherein a range of division of the image data is changed by changing the calculation load ratio.
前記基板には複数の半導体チップが形成され、前記全体制御コンピュータは、該半導体チップのうちの一部について画像データを取得し、該画像データについて欠陥検出を行う試し検査を行い、所定の領域に対する該試し検査における前記プロセッサ毎の演算負荷比率をディスプレイへ表示することを特徴とする外観検査装置。 The appearance inspection apparatus according to claim 1,
A plurality of semiconductor chips are formed on the substrate, and the overall control computer acquires image data for a part of the semiconductor chips, performs a test inspection for detecting defects for the image data, and performs a predetermined inspection on a predetermined area. An appearance inspection apparatus for displaying a calculation load ratio for each processor in the trial inspection on a display.
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