JP5155843B2

JP5155843B2 - 情報処理装置及びこれを用いたニューラルネットワーク回路

Info

Publication number: JP5155843B2
Application number: JP2008326313A
Authority: JP
Inventors: 茂夫大西; 隆森江
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-12-22
Filing date: 2008-12-22
Publication date: 2013-03-06
Anticipated expiration: 2028-12-22
Also published as: JP2010146514A

Description

本発明は、電気的ストレス印加による電気抵抗の変化により情報を記憶可能な抵抗変化型メモリ素子を用いた情報処理装置に関し、特に、ニューラルネットワーク回路に好適な情報処理技術に関する。

現在、コンピュータは大きな進展を見せ、世の中の様々な場面で使用されている。しかしながら、これらノイマン型と呼ばれるコンピュータは、その処理方法自体の特性により、人が容易に行なうことができる処理（リアルタイムでの場面の認識、理解等）を非常に不得意としている。

これに対し、脳の情報処理様式を真似た演算処理モデルである、ニューラルネットワークの研究が行われている。ニューラルネットワークを構成するニューロンのモデルとしては、ニューロンに相当するユニットに対して、他の複数のユニット（ニューロン）の出力値をシナプス結合強度で重み付けした乗算値が入力され、その入力値をさらに非線形変形した値を出力値とするものが一般的である。

２０００年頃から、生体の神経回路をより忠実に真似て、スパイクパルスを直接扱うモデルが盛んに研究されてきている。スパイクパルスとは、パルス幅が極めて短く、その時間タイミングだけで情報を表現するパルスのことである。例えば非特許文献１には、従来のニューラルネットワークモデルでは、スパイクパルスの時間平均または集団平均としてのアナログ値を扱っているが、それよりも高い性能を、スパイクパルスを直接扱うモデルの利用により得られることが示唆されている。

ところで、ニューラルネットワークは、超並列・分散型の情報処理モデルであるため、逐次処理方式であるノイマン型コンピュータでの実行による場合、極めて効率が悪くなる。したがって、ニューラルネットワークの実用化に際しては、専用のハードウェアとしての集積回路化が必須である。

この集積回路化に際しては、アナログ値を直接扱うよりも、２値のパルスを扱う方が設計・システム化が容易であるという利点がある。すなわち、ノイズ等に強く、デジタルシステムとの整合性がよい。これは、パルス自体がアナログとデジタルの中間的情報表現であるために、本格的なＡＤ変換が不要となるからである。

ここで、図１０に、積分発火型と呼ばれる最も単純なスパイク型ニューロンモデル（スパイキングニューロンモデル）を示す。図１０を用いて、この積分発火型モデルの動作について簡単に説明する。

外部もしくは他のニューロンからスパイクパルスが入力されると、ニューロン間の結合部（シナプス）で単峰性の電圧変化が現れる。これをシナプス後電位（Post-synaptic potential、以下、「ＰＳＰ」と略記する）と呼ぶ。このＰＳＰの電圧変化の向きは、シナプス結合の符号（正または負）に合わせて、正側もしくは負側になる。正の結合は興奮性シナプス、負の結合は抑制性シナプスと呼ばれる。ＰＳＰ（ＥＰＳＰ、ＩＰＳＰ）の形は同じで、山の高さがシナプス結合強度に比例する。

１つのニューロンには多くのシナプス結合があり、それら多くのシナプス結合からの各ＰＳＰの総和がニューロンの内部電位Ｖｎとなる。その内部電位Ｖｎが予め定められた閾値Ｖｔｈを越えると、そのニューロンはスパイクパルスである出力ｉｎを出力し、その内部電位Ｖｎをリセットする。これをニューロンの「発火」と呼ぶ。ニューロン発火の後は、一定の期間、そのニューロンが発火できない不応期と呼ばれる期間が発生する。この不応期は、発火のための閾値Ｖｔｈを一時的に高くすることによって実現される。スパイクパルスである出力ｉｎはニューロンから出力され、一定の遅延時間の後に、他のニューロンに入力される。

このようなスパイクタイミングを用いた学習法としてスパイクタイミング依存型シナプス可塑性（Spike-Timing Dependent synaptic Plasticity、以下、「ＳＴＤＰ」と略記する）が注目され、盛んに研究されている。図１１に、このＳＴＤＰを説明するための説明図を示す。

図１１（ａ）に示すように、このＳＴＤＰは、ニューロンに入力されたスパイクのタイミングｔ_ｉと、そのニューロンの発火スパイクのタイミングｔ_ｊとの時間差の関数として、シナプス結合強度ΔＷ_ｉｊが変化するものである。このＳＴＤＰには、大きく分けて２種類のものが知られており、図１１（ｂ）に示す対称時間窓（対称型）と、図１１（ｃ）に示す非対称時間窓（非対称型）と、がある。

図１１（ｂ）の対称型ＳＴＤＰは、シナプス結合強度ΔＷ_ｉｊの変化が２つのスパイクの時間差ｔ_ｊ−ｔ_ｉだけの関数で決まり、同図に示すような関数形状を持つ。

一方、図１１（ｃ）の非対称型ＳＴＤＰは、シナプス結合強度ΔＷ_ｉｊの変化が２つのスパイクの時間差ｔ_ｊ−ｔ_ｉに加えて、両スパイクの時間順序にも依存する。

このようなＳＴＤＰを実現する手法として、例えば特許文献１には、非線形電圧波形をサンプリングする方法が開示されている。これは、第１のスパイクパルスで非線形電圧波形を発生させ、第２のスパイクパルスでそれをサンプリングすることにより、非線形変換関数を実現するものである。

また、このようなＳＴＤＰ回路の具体的な実現法としては、例えば非特許文献２に開示されている。

しかしながら、ＳＴＤＰ機能を含む従来のニューラルネットワーク回路においては、これまで、シナプス結合におけるシナプス結合強度をアナログ量として記憶するのに適切した素子が見出されていない。

例えば、非特許文献２に開示されたキャパシタに蓄える方法では、せいぜい秒オーダの短時間しか、記憶保持できないうえに、ＬＳＩチップ上の専有面積が極めて大きくなり、高集積化が困難であるという問題があった。

また、フラッシュメモリ等の不揮発性半導体メモリを利用する方法も挙げられるが、この場合、フラッシュメモリ等に使われる浮遊ゲート素子は、書き込み特性が指数関数的に非線形であり、ヒステリシスも存在するため、追加書き込み等が難しい。

このため、例えば特許文献２に開示された特殊な構造や、例えば非特許文献３に開示された複雑な回路が必要となり、その結果、回路の専有面積が大きくなるという問題点が依然としてあった。
特開２００７−２４１６８４号公報（平成１９年９月２０日公開）特開平５−３３５６５６号公報（平成５年１２月１７日公開） W. Maass、 "Networks of Spiking Neurons: The Third Generation of Neural Network Models、" Neural Networks、 vol. 10、 no. 9、 pp. 1659-1671、 1997. 田中秀樹、森江隆、合原一幸、STDPを有するCMOSスパイキングニューラルネットワークLSIの評価、電子情報通信学会ニューロコンピューティング研究会、 NC2007-61、 Vol. 107、 No. 328、 pp. 37-42、 2007年11月18日 S. Kinoshita、 T. Morie、 M. Nagata and A. Iwata、 A PWM Analog Memory Programming Circuit for Floating-Gate MOSFETs with 75us Programming Time and 11b Updating Resolution、 IEEE J. Solid-State Circuits、 Vol. 36、 No. 8、 pp. 1286-1290、 2001. Liu, S. Q. 他、"Electric-pulse-induced reversible Resistance change effect in magnetoresistive films", Applied Physics Letter, Vol. 76, pp. 2749-2751, 2000年

上記問題点に鑑み、本発明の目的は、シナプス回路のシナプス結合強度を抵抗変化型メモリ素子の抵抗値を用いて表わすことにより、ＬＳＩチップ上の専有面積を増大させることなく、シナプス結合強度をアナログ量として記憶することができる情報処理装置及び、これを用いたニューラルネットワーク回路を提供することである。

上記目的を達成するために、本発明における情報処理装置は、スパイクパルスが入力され、当該スパイクパルスに重み値を与えて重み付け信号を生成する少なくとも１つのシナプス部を備える情報処理装置であって、前記シナプス部は、電圧パルスの印加により可逆的に変化する抵抗値を持つ記憶素子と、異なるタイミングで入力される２つのスパイクパルス間における入力タイミングのずれに応じて予め設定された非線形電圧波形を表わす関数を用いた演算を実行する演算部とを有し、前記記憶素子は、前記スパイクパルスに与えられる重み値を表わすアナログ量として設定される前記抵抗値を持ち、前記演算部は、２つのスパイクパルスが入力された場合に、前記関数を用いて当該２つのスパイクパルス間における入力タイミングのずれに対する演算を実行し、当該演算の結果に基づいて前記記憶素子に印加されるべき電圧パルスを設定することを特徴とする。

上記の情報処理装置では、スパイクパルスに与えられる重み値を電圧パルスの印加により可逆的に変化する抵抗値を持つ記憶素子を用いて表わしている。２つのスパイクパルス間における入力タイミングのずれに応じて予め設定された非線形電圧波形を表わす関数を用いた演算結果に基づいて記憶素子に印加すべき電圧パルスを設定することにより、２つのスパイクパルス間における入力タイミングのずれに応じてシナプス部がスパイクパルスに与える重み値を変化させることができる。

ここで、上記の情報処理装置では、記憶素子が持つ、電圧パルスを印加することによって可逆的に抵抗値が変化するという物理的特性を利用する点が重要である。

すなわち、記憶素子が持つ、電圧パルスの印加により可逆的に変化する抵抗値をスパイクパルスに与えられる重み値を表わすアナログ量として設定することにより、複雑な回路構成を必要とすることなく、スパイクパルスに与えられる重み値を長期的に安定して保持することができる。また、従来のようにキャパシタを利用する場合と比較して、素子面積を低減することができるので、情報処理装置の高集積化を図ることができる。

記憶素子としては、例えば、非特許文献４に記載されているＲＲＡＭ(Resistance RAM)やＰＣＲＡＭ(Phase Change RAM)が挙げられる。なお、このような記憶素子は、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Nonvolatile Random Access Memory）として応用が期待されている。

前記演算部は、第１のスパイクパルスと、第２のスパイクパルスとが、この順に入力された場合に、前記第１のスパイクパルスの入力タイミングに基づいて前記関数が表わす非線形電圧波形の生成を開始すると共に、前記第２のスパイクパルスをサンプリングパルスとして前記非線形電圧波形をサンプリングし、そのサンプリングされた波形における電圧値を持つ電圧パルスを前記記憶素子に印加することが好ましい。

この場合、入力されたサンプリングパルスをそのまま利用して記憶素子に印加する電圧パルスを設定することができるので、パルス発生回路等新たな回路を追加する必要がなく、情報処理装置をより安価に実現することができる。

前記複数のシナプス部の各々により生成される複数の重み付け信号を加算し、重み付け加算信号を生成する複数のニューロン部をさらに備え、前記複数のニューロン部の各々は、自身が生成する重み付け加算信号のレベルがスパイクパルスを生成すべきとして予め定められた閾値以上となった場合に、新たなスパイクパルスを生成しており、前記複数のシナプス部の各々は、前記ニューロン部による新たなスパイクパルスの生成の後に到来する、前記シナプス部へのスパイクパルスの入力の有無にかかわらず前記ニューロン部が新たなスパイクパルスの生成を停止するパルス発生停止期間において、前記演算部による前記記憶素子への電圧パルス印加を実行することが好ましい。

この場合、ニューロン部がスパイクパルスの生成を停止するパルス停止期間においてのみ、記憶素子の抵抗値変化を起こすことができるので、ニューロン部による新たなスパイクパルスの生成を阻害することなく、記憶素子の抵抗値変化による重み値の更新を確実に行なうことができる。

前記記憶素子は、自身の抵抗値を変化させるために要する電圧パルスの電圧値の閾値を持っており、前記記憶素子は、前記シナプス部による重み付け信号の生成が行なわれる場合には、前記閾値未満の電圧値を持つ電圧パルスが印加される一方、自身の抵抗値の変化による前記重み値の更新が行われる場合には、前記閾値以上の電圧値を持つ電圧パルスが印加されることが好ましい。

この場合、シナプス部による重み付け信号の生成と記憶素子の抵抗値変化による重み値の更新とを確実に切り分けて行なうことができるので、記憶素子の抵抗値変化による重み値の更新を確実に行なうことができる。

前記複数のシナプス部の各々は、前記演算部と前記記憶素子との間に配置されたスイッチング素子をさらに有し、前記スイッチング素子は、前記パルス発生停止期間においてのみ閉状態となることが好ましい。

この場合、スイッチング素子によりパルス発生停止期間においてのみ演算部と記憶素子とが接続されるので、記憶素子の抵抗値変化による重み値の更新をより確実に行なうことができる。

本発明におけるニューラルネットワーク回路は、上記の情報処理装置をニューロン素子として用いることを特徴とする。

上記のニューラルネットワーク回路では、上記の情報処理装置を備えているニューラルネットワーク回路が実現される。

本発明の情報処理装置は、以上のように、前記シナプス部は、電圧パルスの印加により可逆的に変化する抵抗値を持つ記憶素子と、異なるタイミングで入力される２つのスパイクパルス間における入力タイミングのずれに応じて予め設定された非線形電圧波形を表わす関数を用いた演算を実行する演算部とを有し、前記記憶素子は、前記スパイクパルスに与えられる重み値を表わすアナログ量として設定される前記抵抗値を持ち、前記演算部は、２つのスパイクパルスが入力された場合に、前記関数を用いて当該２つのスパイクパルス間における入力タイミングのずれに対する演算を実行し、当該演算の結果に基づいて前記記憶素子に印加されるべき電圧パルスを設定する。

それゆえ、シナプス回路のシナプス結合強度を抵抗変化型メモリ素子の抵抗値を用いて表わすことにより、ＬＳＩチップ上の専有面積を増大させることなく、シナプス結合強度をアナログ量として記憶することができるという効果を奏する。

以下、図面を参照しつつ本発明の実施の形態について説明する。なお、以下の説明に用いる図面では、同一の部分には同一の符号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰り返さない。

（実施の形態１）
本発明の実施の形態１における情報処理装置は、スパインキングニューロンモデルのうち、最も基本的なモデルである、積分発火型のニューロンモデルを利用した形態である。図１は、本発明の実施の形態１における情報処理装置の構成を示すブロック図である。

本実施の形態における情報処理装置１００は、図１に示すように、複数のニューロン回路（ニューロン部）１０１と、複数のシナプス回路（シナプス部）１０２と、を備えている。なお、図１では、図面の見易さのため、１つのニューロン回路１０１及び１つのシナプス回路１０２のみが記載されているが、実際には、複数のニューロン回路１０１が複数のシナプス回路１０２を介して相互に接続されている。

ニューロン回路１０１は、シナプス回路１０２を介して、他のニューロン回路（図示省略）からスパイクを受け取ると、自身の内部電位Ｕ_ｉにＰＳＰ（後シナプス電位）を生成する。このスパイクは、複数の他のニューロン回路から非同期的に与えられており、ニューロン回路１０１の内部電位Ｕ_ｉは複数のスパイクによるＰＳＰの時空間加算によって決定される。

また、ニューロン１０１とシナプス回路１０２との間におけるシナプス結合には、興奮性と抑制性が存在し、シナプス結合強度の符号で表現される。ニューロン回路１０１の内部電位Ｕ_ｉが所定の閾値を超えると、ニューロン回路１０１は発火し、スパイクを生成する。同時に、ニューロン回路１０１は、そのスパイク生成と同時に、一定期間の不応期に入り、生成されたスパイクは所定の伝播遅延時間を経て、他のニューロン回路へ与えられる。

具体的には、図１に示すように、他のニューロン回路からシナプス回路１０２にスパイクＯ_ｊが入力されると、そのスパイクＯ_ｊの入力タイミングに基づいて、パルス生成部２１は制御信号Ｑ_ｊを生成し、スイッチ２２に出力する。スイッチ２２は、制御信号Ｑ_ｊがＨレベルの期間に閉状態となり、それ以外の期間に開状態となる。

スイッチ２２が閉状態になると、所定の電源電圧と抵抗変化型メモリ素子（記憶素子）２４の一方の端部とが接続される。なお、このとき、後述するスイッチ２３も閉状態である。

抵抗変化型メモリ素子２４は、後述する可変抵抗値を持っている。スイッチ２２の閉状態により、所定の電源電圧と抵抗変化型メモリ素子２４の他方の端部との間に、抵抗変化型メモリ素子２４の現時点の抵抗値σ_ｊｉに応じた電流が流れ、ニューロン回路１０１に出力される。

ニューロン回路１０１は、シナプス回路１０２から出力される電流を用いてキャパシタ１１を充電する。キャパシタ１１は、オペアンプ１２の負極性入力端子（−）及び出力端子間に配置されており、これらキャパシタ１１及びオペアンプ１２は積分回路を構成する。そして、フィードバック抵抗１３を介して出力信号を負極性入力端子（−）に戻す、オペアンプ１２のフィードバック機能により、負極性入力端子（−）への入力が仮想接地となり、キャパシタ１１に電荷が溜まることによる電位変動が抑制されている。

すなわち、ニューロン回路１０１のキャパシタ１１の電位をオペアンプ１２により一定に保持することができるので、キャパシタ１１の電位の如何にかかわらず、抵抗変化型メモリ素子２４に一定電流を流すことができる。このため、後述する抵抗変化型メモリ素子２４の抵抗値σ_ｊｉを正確に変化させることができる。

ニューロン回路１０１は、このキャパシタ１１を充電することにより、上述したＰＳＰを生成する、すなわち、上述したＰＳＰの時空間加算は、このキャパシタ１１上で行なわれている。シナプス回路１０２から出力される電流は、抵抗変化型メモリ素子２４の抵抗値σ_ｊｉに比例し、その値に応じてＰＳＰは興奮性または抑制性となる。

具体的には、図１においてＰＳＰを興奮性にするには、抵抗変化型メモリ素子２４の他端子をオペアンプの反転入力端子電圧より高い電位（例えば、電源電圧）に接続し、キャパシタ１１を充電すればよい。

一方、ＰＳＰを抑制性にするには、抵抗変化型メモリ素子２４の他端子をオペアンプの反転入力端子電圧より低い電位（例えば、接地電位）に接続し、キャパシタ１１を放電すればよい。

なお、このようにしてＰＳＰを興奮性または抑制性とするためには、図１において、抵抗変化型メモリ素子２４の他端子の接続先を電源電圧または接地電位に切り替えるスイッチが必要である。

そして、キャパシタ１１の充電により生成される内部電位Ｕ_ｉは、コンパレータ１４により閾値ＴＨと比較され、内部電位Ｕ_ｉが閾値ＴＨを超えると、その超えたとの比較結果に基づき、スパイク生成部１５がスパイクＰ_ｉを生成する。スパイク生成部１５は、そのスパイクＰ_ｉの生成と同時に、閾値ＴＨを一定期間上昇させることにより、上述した不応期を開始する。

スパイク生成部１５により生成されたスパイクＰ_ｉは、遅延部１６により設定された伝播遅延時間が経過した後、他のニューロン回路にスパイクＯ_ｉとして出力される。

次に、情報処理装置１００のＳＴＤＰ機能について説明する。

図１に示すように、シナプス回路１０２では、ＳＴＤＰ部（演算部）２５が、他のニューロン回路から入力されたスパイクＯ_ｊの入力タイミング及びスパイク生成部１５により生成されたスパイクＰ_ｉの発生タイミングに基づいて、抵抗変化型メモリ素子２４の抵抗値σ_ｊｉを変化させるためのＳＴＤＰ信号ｙ_ｊｉを生成する。本実施の形態においては、抵抗変化型メモリ素子２４の抵抗値σ_ｊｉは上述したシナプス結合強度を表わしており、その抵抗値の変化によりシナプス回路１０２のシナプス結合強度が更新可能となっている。

図２に、このＳＴＤＰ部２５の基本構成を示す。ＳＴＤＰ部２５は、非線形波形を形成する波形形成部２７と、波形形成部２７により形成される非線形波形をサンプリングするためのスイッチ２８と、を有している。ＳＴＤＰ部２５は、２つのスパイク、つまり、スパイクＯ_ｊ及びスパイクＰ_ｉで動作するものであり、例えば、他のニューロン回路から入力されるスパイクＯ_ｊを波形形成部２７が非線形波形の形成を開始するトリガパルスとして利用する一方、スパイク生成部１５により生成されるスパイクＰ_ｉを波形形成部２７により形成される非線形波形をサンプリングするためにスイッチ２８の開閉動作を行なうためのサンプリングパルスとして利用する。

上述したように、ニューロン回路１０１のスパイク生成部１５が不応期を開始させるべく、閾値ＴＨを上昇させると、その上昇された閾値ＴＨを用いて電圧変換回路１０３は制御信号Ｓ_ｉを生成する。そして、制御信号Ｓ_ｉがＨレベルの期間において、シナプス回路１０２のスイッチ２３は開状態、スイッチ（スイッチング素子）２６は閉状態となる。すなわち、制御信号Ｓ_ｉがＨレベルの期間において、抵抗変化型メモリ素子２４の一方の端部が接続する接続先がＳＴＤＰ部２５に切り替わっている。

すなわち、本実施の形態においては、スパイク生成部１５によるスパイクＰ_ｉの生成（シナプス荷重）と、ＳＴＤＰ部２５によるＳＴＤＰ信号ｙ_ｊｉの生成とが、上記のスイッチ２２、２３、２６の開閉動作により、切り替えられている。

ここで、他のニューロン回路からのスパイクは、いつ入力されるかわからないので、上記のシナプス荷重は常時働かせておく必要がある。唯一の例外は、スパイク発火直後の不応期の期間なので、本実施の形態においては、この期間内に上記のスイッチ２２、２３、２６の開閉動作により、ＳＴＤＰ信号ｙ_ｊｉの生成を実行する。上記のスイッチ２２、２３、２６の開閉動作には、スパイク生成部１５により生成されるスパイクＰ_ｉを用いることができる。

なお、この時、ニューロン回路１０１のスイッチ１７は閉状態となり、ニューロン回路１０１の入力は接地される。

ＳＴＤＰ部２５においては、図２に示すように、他のニューロン回路からスパイクＯ_ｊがシナプス回路１０２に入力されると、そのスパイクＯ_ｊをトリガとして波形形成部２７が所定の非線形波形Ｚ_ｊを形成する。この非線形波形Ｚ_ｊは、例えば、図１１（ｂ）や（ｃ）に示した関数形状である。

そして、ニューロン回路１０１のスパイク生成部１５によりスパイクＰ_ｉが生成され、ＳＴＤＰ部２５に入力されると、そのスパイクＰ_ｉがＨレベルの期間においてはスイッチ２８が閉状態となる。その結果、スイッチ２８が閉状態である期間において、波形形成部２７により形成される非線形波形Ｚ_ｊがサンプリングされ、パルス形状を持つサンプリング信号ｙ_ｊｉ、すなわち、ＳＴＤＰ信号ｙ_ｊｉとして出力される。

このサンプリング信号ｙ_ｊｉは、スイッチ２６を介して、抵抗変化型メモリ素子２４の一方の端部に出力される。抵抗変化型メモリ素子２４は、後述するように、所定の閾値以上の電圧値を持つ信号が入力された場合に限り、自身の抵抗値σ_ｊｉを変化させるものである。サンプリング信号ｙ_ｊｉのＨレベルの電圧値が、上記の閾値以上の値である場合に、抵抗変化型メモリ素子２４の抵抗値σ_ｊｉは、サンプリング信号ｙ_ｊｉの入力に応じて変化する。

抵抗変化型メモリ素子２４の抵抗値σ_ｊｉは、上述したように、シナプス回路１０２のシナプス結合強度を表わしている。したがって、抵抗変化型メモリ素子２４の抵抗値σ_ｊｉが変化することにより、シナプス回路１０２のシナプス結合強度が変化することになる。

次に、図３を用いて、本実施の形態における情報処理装置１００の動作について具体的に説明する。図３は、情報処理装置１００の動作を説明するためのタイミングチャートである。

図３に示すように、時刻ｔ_１において、他のニューロン回路からスパイクＯ_ｊがシナプス回路１０２に入力されると、そのスパイクＯ_ｊの入力に基づいて、パルス生成部２１は、制御信号Ｑ_ｊを生成し、スイッチ２２に出力する。この制御信号Ｑ_ｊは、時刻ｔ_１から所定の期間、Ｈレベルとなり、スイッチ２２は、制御信号Ｑ_ｊがＨレベルの期間、閉状態となる。このとき、スイッチ２３も閉状態であり、抵抗変化型メモリ素子２４の抵抗値σ_ｊｉに応じた電流がニューロン回路１０１に出力される。

そして、ニューロン回路１０１は、シナプス回路１０２から出力される電流を用いてキャパシタ１１を充放電する。その結果、キャパシタ１１の充放電により生成される内部電位Ｕ_ｉは、徐々に上昇すると共に、コンパレータ１４は、この内部電位Ｕ_ｉと所定の閾値ＴＨとを比較し、時刻ｔ_２において内部電位Ｕ_ｉが閾値ＴＨを超えると、その超えたとの比較結果をスパイク生成部１５に出力する。

スパイク生成部１５は、コンパレータ１４からの内部電位Ｕ_ｉが閾値ＴＨを超えたとの比較結果に基づいてスパイクＰ_ｉを生成する。また、スパイク生成部１５は、そのスパイクＰ_ｉの生成と同時に、閾値ＴＨを一定期間上昇させ、不応期を開始する。また、電圧変換回路１０３は、その不応期にあわせて制御信号Ｓ_ｉのＨレベル期間を設定し、シナプス回路１０２のスイッチ２３を開状態、スイッチ２６を閉状態とする。その結果、時刻ｔ_２において、抵抗変化型メモリ素子２４の一方の端部がＳＴＤＰ部２５に接続されることになる。

遅延部１６は、スパイク生成部１５により生成されたスパイクＰ_ｉが入力されると、所定の伝播遅延時間の経過後、他のニューロン回路にスパイクＯ_ｉとして出力する。

一方、ＳＴＤＰ部２５では、時刻ｔ_１において、他のニューロン回路からスパイクＯ_ｊがシナプス回路１０２に入力されると、そのスパイクＯ_ｊの入力に基づいて、波形形成部２７が所定の非線形波形Ｚ_ｊの形成を開始する。

そして、上述したように、時刻ｔ_２において、スパイク生成部１５により生成されたスパイクＰ_ｉがＳＴＤＰ部２５に入力されると、そのスパイクＰ_ｉがＨレベルの期間、スイッチ２８が閉状態となる。その結果、波形形成部２７により形成される非線形波形Ｚ_ｊがサンプリングされ、ＳＴＤＰ部２５は、そのサンプリング結果をサンプリング信号ｙ_ｊｉとして出力する。なお、サンプリング信号ｙ_ｊｉの振幅は、時刻ｔ_２における非線形波形Ｚ_ｉの振幅Ｖ_ｊｉと同一となる。

抵抗変化型メモリ素子２４は、このサンプリング信号ｙ_ｊｉが入力されると、自身の抵抗値σ_ｊｉを変化させ、シナプス回路１０２のシナプス結合強度を変化させる。

次に、シナプス回路１０２の抵抗変化型メモリ素子２４について説明する。

図４は、抵抗変化型メモリ素子２４の構造及び測定時の等価回路を示す。例えば、ＲＲＡＭ（Resistance RAM：抵抗変化型メモリ素子）は、図４に示すように、上部電極２４１と、下部電極２４２と、抵抗体２４３と、を有している。

抵抗体２４３は、金属酸化物が材料となっており、上部電極２４１及び下部電極２４２に挟まれた構造をしている。

ＲＲＡＭに、パルス電圧を印加することにより、電気抵抗が変化し、電源をオフにしてもその抵抗値が保持され、不揮発性メモリとして働く。通常、高抵抗状態から低抵抗状態に遷移する動作を「ＳＥＴ（セット）動作」、低抵抗状態から高抵抗状態に遷移する動作を「ＲＥＳＥＴ（リセット）動作」と定義している。

ＳＥＴ動作及びＲＥＳＥＴ動作ともに同極性の電圧パルスを印加する方式を「ユニポーラースイッチング方式（モノポーラ動作）」、逆極性のパルスを印加する方式を「バイポーラースイッチング方式（バイポーラ動作）」と呼ぶ。

図５（ａ）に、抵抗変化型メモリ素子２４にパルス電圧（振幅値２．６Ｖ）を３５ｎｓｅｃ間隔で印加した回数（ＳＥＴパルス回数）と、その時の抵抗変化型メモリ素子２４に流れる電流との関係を示す。図５（ａ）に示すように、ＳＥＴパルス回数に応じて抵抗変化型メモリ素子２４に流れる電流が制御可能となっていることがわかる。

抵抗変化型メモリ素子２４は、ＳＥＴパルス回数に応じて素子に流れる電流を制御できる。よって、抵抗変化型メモリ素子２４へのＳＥＴパルス回数に応じて素子に流れる電流値が決まる。すなわち、抵抗変化型メモリ素子２４の抵抗値を変化させることができる。

図５（ｂ）に、抵抗変化型メモリ素子２４へ印加したパルス電圧の印加時間（振幅値２．６Ｖのパルス電圧を印加した時間：単位はｎｓ）（パルス幅）と、その時の抵抗変化型メモリ素子２４に流れる電流との関係を示す。図５（ｂ）に示すように、印加時間に応じて抵抗変化型メモリ素子２４に流れる電流が制御可能となっていることがわかる。

抵抗変化型メモリ素子２４は、印加時間に応じて素子に流れる電流を制御できる。よって、抵抗変化型メモリ素子２４への印加時間に応じて素子に流れる電流値が決まる。すなわち、抵抗変化型メモリ素子２４の抵抗値を変化させることができる。

図５（ｃ）に、抵抗変化型メモリ素子２４に所定のパルス電圧を印加した場合のパルス電圧値と、その時の抵抗変化型メモリ素子２４に流れる電流との関係を示す。図５（ｃ）に示すように、０．５Ｖ程度までは、変化が無いが、それ以上の電圧で、パルス電圧値に応じて抵抗変化型メモリ素子２４に流れる電流が制御可能となっていることがわかる。

抵抗変化型メモリ素子２４は、パルス電圧値に応じて素子に流れる電流を制御できる。よって、抵抗変化型メモリ素子２４へのパルス電圧値に応じて素子に流れる電流値が決まる。すなわち、抵抗変化型メモリ素子２４の抵抗値を変化させることができる。さらに、図５（ｃ）に示すように、抵抗変化型メモリ素子２４の抵抗値を変化させるパルス電圧値には、閾値があることがわかる。

本実施の形態においては、２個のスパイクの時間差、時間的順序に応じて、抵抗変化型メモリ素子４の抵抗値、つまり、シナプス回路１０２のシナプス結合強度を変化させている。上述したように、抵抗変化型メモリ素子２４の抵抗値を変化させるには、抵抗変化型メモリ素子２４に印加するパルス電圧のＳＥＴパルス回数、印加時間、及び、パルス電圧値のいずれかを変化させればよい。

特に、スパイキングニューロンモデルのＳＴＤＰに利用する場合は、上述したように、不応期という限られた期間に、抵抗変化型メモリ素子４の抵抗値を変化させる必要があるので、パルス電圧値を変化させる手法が好ましい。

また、このパルス電圧値を変化させる手法を用いた場合、抵抗変化型メモリ素子２４の抵抗値を変化させるパルス電圧値には閾値があることを利用し、ＳＴＤＰ部２５が抵抗変化型メモリ素子２４の抵抗値を変化させる際、抵抗変化型メモリ素子２４に出力するＳＴＤＰ信号ｙ_ｊｉが上記の閾値以上となるようにすれば、不応期における抵抗変化型メモリ素子２４の抵抗値の変化が実現される。

すなわち、本実施の形態においては、ニューロン回路１０１のスパイク生成部１５によるスパイクＰ_ｉの生成（シナプス荷重）を、上記の閾値未満の電圧値を持つ電源電圧を抵抗変化型メモリ素子２４に印加する一方、ＳＴＤＰ部２５によるシナプス回路１０２のシナプス結合強度の更新を、上記の閾値以上の電圧値を持つＳＴＤＰ信号ｙ_ｊｉを抵抗変化型メモリ素子２４に印加する。

そうすることにより、シナプス荷重の際に抵抗変化型メモリ素子２４の抵抗値が変化してしまうことを回避することができるので、シナプス結合強度の更新を正確に実行することができる。

次に、ＳＴＤＰ部２５のより具体的な構成について説明する。図６は、対称型構造を持つＳＴＤＰ部２５の構成を示す回路図であり、（ａ）は、スパイク検出部の構成を示す回路図、（ｂ）は、荷重更新部の構成を示す回路図である。

対称型ＳＴＤＰ部２５は、図６に示すように、スパイク検出部と、荷重更新部と、を有している。スパイク検出部において、Ｔ−ＦＦ（Toggle flip-flop）は、ｐｒｅとｐｏｓｔのスパイクによって２度、状態が反転する。Ｔ−ＦＦにおける状態の反転は、後段のＤ＆Ｉ（遅延反転回路）とＮＯＲゲートによって検出される。その結果、早く到達したスパイクは荷重更新部のｉｎ１へ、遅く到達したものは所定の遅延時間を経てｉｎ２へ入力される。

荷重更新部は、ｐｒｅとｐｏｓｔの時間間隔のみに依存し、ＳＴＤＰ信号ｙ_ｊｉを変化させる。一方で、ｐｒｅとｐｏｓｔが同時に入力された場合は、Ｔ−ＦＦの状態値は１度しか変化しない。この場合は回路内のリセット回路により、Ｔ−ＦＦの状態は再び反転する。

入力スパイクｉｎ１が荷重更新部に入力されると、キャパシタＣＡの端子にランプ波形ＶＡが生成される。また、同時にＤ＆Ｉ（遅延反転回路）によって制御信号ＳＷがＨレベルとなる。このランプ波形ＶＡは、後段のトランジスタンＭ１によって非線形波形に変形され、トランスコンダクタンスアンプＡ１の入力端子に入力される。そして、キャパシタＣＢの端子電圧ＶＢは、制御信号ＳＷがＬレベルになると、抵抗Ｒによって基準電位ＶＲＥＦへ落ち着く。

トランジスタＭ１により非線形波形の生成が行なわれている間に入力スパイクｉｎ２が入力されると、トランスコンダクタンスアンプＡ１からのＳＴＤＰ信号ｙ_ｊｉが抵抗変化型メモリ素子２４に印加させる。

一方、キャパシタＣＢの端子電圧ＶＢが基準電位ＶＲＥＦに落ち着いた後に入力スパイクｉｎ２が入力されると、トランスコンダクタンスアンプＡ１からのＳＴＤＰ信号ｙ_ｊｉは抵抗変化型メモリ素子２４に印加されることはない。

なお、Ｖ_ｂ３、Ｖ_{ｂ＿ｒｍｐ}はＳＴＤＰ関数の時間窓、Ｖ_{ｂ＿ｔｏｐ}、Ｖ_{ｂ＿ｂｔｍ２}及びｉｎ２のパルス幅は、抵抗変化型メモリ素子２４の抵抗値の変化量を決定するパラメータである。

図７は、非対称型構造を持つＳＴＤＰ部２５の構成を示す回路図である。

この非対称型ＳＴＤＰ部２５においては、図７に示すように、トランスコンダクタンスアンプＡ１はＶ１−ＶＲＥＦに比例してＳＴＤＰ信号ｙ_ｊｉを増加させるのに対し、トランスコンダクタンスアンプＡ２はＶ２−ＶＲＥＦに比例してＳＴＤＰ信号ｙ_ｊｉを減少させる。すなわち、トランスコンダクタンスアンプＡ１はＬＴＰ（Long Term Potentiation）、トランスコンダクタンスアンプＡ２はＬＴＤ（Long Term Depression）として動作している。

Ｐｒｅの入力タイミングをｔ_ｐｒｅとし、Ｐｏｓｔの入力タイミングをｔ_{ｐｏｓｔと}とした場合、ｔ_ｐｏｓｔ−ｔ_ｐｒｅ＞０であれば入力スパイクｐｒｅによって非線形波形Ｖ１が生成され、トランスコンダクタンスアンプＡ１が駆動される。このとき、トランスコンダクタンスアンプＡ２も駆動されるが、Ｖ２−ＶＲＥＦ＝０であるため、トランスコンダクタンスアンプＡ２はＳＴＤＰ信号ｙ_ｊｉを減少させることができない。このため、ＳＴＤＰ信号ｙ_ｊｉは、トランスコンダクタンスアンプＡ１によって増加する。

ｔ_ｐｏｓｔ−ｔ_ｐｒｅ＝０であればトランスコンダクタンスアンプＡ１、Ａ２が同時に駆動され、抵抗変化型メモリ素子２４に印加されるＳＴＤＰ信号ｙ_ｊｉは相殺される。

ｔ_ｐｏｓｔ−ｔ_ｐｒｅ＜０であれば入力スパイクＰｏｓｔによって非線形波形Ｖ２が生成され、トランスコンダクタンスアンプＡ２が駆動される。このとき、トランスコンダクタンスアンプＡ１も駆動されるが、Ｖ１−ＶＲＥＦ＝０であるため、トランスコンダクタンスアンプＡ１はＳＴＤＰ信号ｙ_ｊｉを増加させることができない。このため、ＳＴＤＰ信号ｙ_ｊｉは、トランスコンダクタンスアンプＡ２によって減少する。

なお、上記の対称型ＳＴＤＰ部２５と同様、ＳＴＤＰ関数の形状は、Ｖ_{ｂ＿ｔｏｐ１}、Ｖ_{ｂ＿ｔｏｐ２}等のバイアス値によって決定される。

以上説明したように、本実施の形態によれば、抵抗変化型メモリ素子２４の一方の端部にＳＴＤＰ部２５により生成されるＳＴＤＰ信号ｙ_ｊｉを入力することにより、抵抗変化型メモリ素子２４の抵抗値、つまり、シナプス回路１０２のシナプス結合強度を変化させることができる。

本実施の形態における情報処理装置１００の特徴点は、抵抗変化型メモリ素子２４における、電圧パルスを印加することによって可逆的に抵抗値が変化するという物理的特性を利用する点にある。抵抗変化型メモリ素子２４は、電圧パルスを印加することによって可逆的に電気抵抗が変化する素子のことである。抵抗変化型メモリ素子２４は、近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Nonvolatile Random Access Memory）として応用が期待されているものである。また、抵抗変化型メモリ素子２４としては、例えば、非特許文献４に記載されている様なＲＲＡＭ（Resistance RAM）やＰＣＲＡＭ（Phase Change RAM）などが挙げられる。

このように、本実施の形態によれば、シナプス回路１０２のシナプス結合強度を抵抗変化型メモリ素子２４の抵抗値を用いて表わすことにより、ＬＳＩチップ上の専有面積を増大させることなく、シナプス結合強度をアナログ量として記憶することができるので、ＬＳＩチップの高集積化を実現することができる。

また、電圧パルスの印加により抵抗変化型メモリ素子２４の抵抗値を容易に変化させることができるので、複雑な回路構成が不要となり、その結果、ＬＳＩチップの専有面積を小さくすることができる。

（実施の形態２）
次に、本発明の実施の形態２について説明する。上記の実施の形態１においては、オペアンプ１２のフィードバック機能により、キャパシタ１１に電荷が溜まることによる電位変動の抑制を行なっていた。

これに対し、本実施の形態においては、抵抗変化型メモリ素子２４の抵抗値を電圧値に変換し、その変換された電圧値を用いて電流源を制御する。そうすることにより、オペアンプのフィードバック機能の利用を不要とすることができる。

図８は、本実施の形態における情報処理装置において、抵抗変化型メモリ素子２４の抵抗値を電圧値に変換し、その変換された電圧値を用いて電流源を制御する様子を説明するための説明図である。

本実施の形態における情報処理装置においては、図８（ａ）に示すように、抵抗変化型メモリ素子２４の他方の端部にキャパシタ４１が接続されている。キャパシタ４１は、抵抗変化型メモリ素子２４を流れる電流により充放電され、抵抗変化型メモリ素子２４の他方の端部とキャパシタ４１との接続点に電位Ｖｃを与える。

キャパシタ４１に電荷が徐々に蓄積され、電位Ｖｃが所定の電位Ｖｃｏまで上昇すると、抵抗変化型メモリ素子２４の他方の端部とキャパシタ４１との接続点に接続されたトランジスタ４２が閉状態となる。

その結果、予め閉状態とされたスイッチ４４及びトランジスタ４２を介して、ニューロン回路１０１のキャパシタ１１と所定の電源電圧とが接続され、キャパシタ１１に一定電流が出力されることになる。したがって、キャパシタ１１に電荷が溜まることによる電位変動が抵抗変化型メモリ素子２４に影響を及ぼすことを防止することができる。

次に、本実施の形態における情報処理装置の動作について、図８（ｂ）のタイミングチャートを用いて、より具体的に説明する。

図８（ｂ）に示すように、時刻０において、抵抗変化型メモリ素子２４の一方の端部に振幅Ｖｏを持つ所定の電源電圧Ｖが印加されると、抵抗変化型メモリ素子２４に電流が流れることになり、その流れ込む電流によりキャパシタ４１が充電されることになる。このキャパシタ４１の充電により、抵抗変化型メモリ素子２４の他方の端部とキャパシタ４１との接続点に電位Ｖｃは、徐々に上昇することになる。

そして、時刻Ｔにおいて、上記の電源電圧Ｖの印加が終了し、上記の接続点の電位ＶｃがＶｃｏに到達する。ここで、この接続点の電位Ｖｃの時刻Ｔにおける到達点Ｖｃｏは、所定の電源電圧Ｖの振幅Ｖｏと、抵抗変化型メモリ素子２４が持つ現時点の抵抗値Ｒ及びキャパシタ４１の容量値Ｃから与えられる時定数τ＝ＲＣと、を用いた、図８（ｂ）に示す式に基づいて算出されることになる。

このようにして抵抗変化型メモリ素子２４とキャパシタ４１との接続点の電位ＶｃがＶｃｏに到達し、このＶｃｏがその接続点と接続されたトランジスタ４２のゲート端子に供給される。トランジスタ４２の閾値電圧は、このＶｃｏ以上となるように予め設定されている。このため、トランジスタ４２は、上記の接続点の電位ＶｃがＶｃｏに到達した時点、つまり、時刻Ｔの以降、閉状態となる。

トランジスタ４２が閉状態になると、トランジスタ４２を通して一定の電流がニューロン回路１０１のキャパシタ１１に供給されることになる。キャパシタ１１は、この一定の電流により充電されることになる。

（実施の形態３）
次に、本発明の実施の形態３について説明する。図９は、本発明の実施の形態３における情報処理装置の構成を示すブロック図である。以下、本発明の実施の形態１と同様の部分については、同一符号を付し、その詳細な説明は省略する。

本実施の形態における情報処理装置１００ａは、図９に示すように、複数のニューロン回路１０１ａと、複数のシナプス回路１０２ａと、を備えている。図面の見易さのため、１つのニューロン回路１０１ａ及び１つのシナプス回路１０２ａのみが記載されているが、実際には、複数のニューロン回路１０１ａが複数のシナプス回路１０２ａを介して相互に接続されている。

図９に示すように、本実施の形態の情報処理装置１００ａと上記の実施の形態１の情報処理装置１００とで異なる点は、スイッチ２３、２６に代えて、ＳＴＤＰ部２５と抵抗変化型メモリ素子２４との間にキャパシタ２９を配置した点である。

本実施の形態の情報処理装置１００ａにおいては、ＳＴＤＰ部２５により生成されるＳＴＤＰ信号ｙ_ｊｉがキャパシタ２９を介して抵抗変化型メモリ素子２４の一方に端部に供給されている。ＳＴＤＰ部２５と抵抗変化型メモリ素子２４との間はキャパシタ２９により容量結合されており、このため、上記の実施の形態１とは異なり、スイッチ２３、２６を用いた抵抗変化型メモリ素子２４の接続先の切り替えが不要となる。

ＳＴＤＰ部２５から出力されるＳＴＤＰ信号ｙ_ｊｉは、時間幅の狭いパルス状であることから、キャパシタ２９を交流的に通過し、抵抗変化型メモリ素子２４に印加される。一方、パルス生成部２１から出力される制御信号Ｑ_ｊに基づきＰＳＰが生成される時間は、ＳＴＤＰ信号ｙ_ｊｉの時間幅に比して長く、このため、キャパシタ２９はこの期間では直流的に電流を流さない。

したがって、本実施の形態では、上記の実施の形態１のスイッチ２３、２６を用いることなく、抵抗変化型メモリ素子２４の接続先の切り替えが可能となる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

なお、本発明は、以下のようにも表現することができる。すなわち、本発明にかかる情報処理装置は、２つのスパイクパルスの時間差を所定の関数にしたがって変換した値に比例して、抵抗変化型メモリ素子の抵抗値を変化させることを特徴とする。

最初に入力される第１のスパイクパルスにより非線形電圧波形を発生させ、次に入力される第２のスパイクパルスでそれをサンプリングすることにより、前記電圧波形に相似の関数で変換された電圧値を得て、前記電圧値を前記抵抗変化型メモリ素子に印加することにより、その抵抗値を変化させることが好ましい。

複数個の入力パルスに対応して複数個の抵抗変化型メモリ素子を用意し、前記複数個の入力パルスから各々一時的電圧または電流信号を生成し、前記一時的電圧または電流信号を、前記抵抗変化型メモリ素子を通して共通の線に電流として集め、前記共通線に電荷蓄積素子または電流検出回路を接続して、電流値または電荷量を検出することにより、抵抗値で重み付けされた前記一時的電圧信号の加算値を得ることが好ましい。

スパイクパルスを情報表現とするニューラルネットワークであって、ニューロン発火直後の不応期の期間中に前記抵抗変化型メモリ素子の抵抗値を変化させ、それ以外の期間に前記一時的電圧信号の加算値を得ることが好ましい。

本発明は、電気的ストレス印加による電気抵抗の変化により情報を記憶可能な抵抗変化型メモリ素子を用いた情報処理装置、及び、この情報処理装置をニューロン素子として用いるニューラルネットワーク等に適用することができる。

本発明の実施の形態１における情報処理装置の構成を示すブロック図である。図１に示すＳＴＤＰ部の基本構成を示すブロック図である。図１に示す情報処理装置の動作を説明するためのタイミングチャートである。図１に示す抵抗変化型メモリ素子の構造及び電気特性測定の際の等価回路を示す回路図である。（ａ）は、図１に示す抵抗変化型メモリ素子に流れる電流値のＳＥＴパルス回数依存性を示すグラフ図、（ｂ）は、図１に示す抵抗変化型メモリ素子に流れる電流値の所定パルス電圧の電圧パルス幅（所定パルス電圧の印加時間）依存性を示すグラフ図、（ｃ）は、図１に示す抵抗変化型メモリ素子に流れる電流値のパルス電圧依存性を示すグラフ図である。図１に示すＳＴＤＰ部の具体的な構成を示す回路図であり、（ａ）は、スパイク検出部の構成を示す回路図、（ｂ）は、荷重更新部の構成を示す回路図である。図１に示すＳＴＤＰ部の他の具体的な構成を示す回路図である。本発明の実施の形態２における情報処理装置の動作を説明するための説明図である。本発明の実施の形態３における情報処理装置の構成を示すブロック図である。従来のスパイク型ニューロンモデルを説明するための説明図である。従来のＳＴＤＰを説明するための説明図である。

符号の説明

１００、１００ａ情報処理装置
１０１、１０１ａニューロン回路（ニューロン部）
１０２、１０２ａシナプス回路（シナプス部）
１１、２９、４１キャパシタ
１２オペアンプ
１３フィードバック抵抗
１４コンパレータ
１５スパイク生成部
１６遅延部
２１パルス生成部
２２、２３、２８、４３、４４スイッチ
２４抵抗変化型メモリ素子（記憶素子）
２５ＳＴＤＰ部（演算部）
２６スイッチ（スイッチング素子）
２７波形形成部
４２トランジスタ
２４１上部電極
２４２下部電極
２４３抵抗体

Claims

スパイクパルスが入力され、当該スパイクパルスに重み値を与えて重み付け信号を生成する少なくとも１つのシナプス部を備える情報処理装置であって、
前記シナプス部は、
電圧パルスの印加により可逆的に変化する抵抗値を持つ記憶素子と、
異なるタイミングで入力される２つのスパイクパルス間における入力タイミングのずれに応じて予め設定された非線形電圧波形を表わす関数を用いた演算を実行する演算部と
を有し、
前記記憶素子は、前記スパイクパルスに与えられる重み値を表わすアナログ量として設定される前記抵抗値を持ち、
前記演算部は、２つのスパイクパルスが入力された場合に、前記関数を用いて当該２つのスパイクパルス間における入力タイミングのずれに対する演算を実行し、当該演算の結果に基づいて前記記憶素子に印加されるべき電圧パルスを設定することを特徴とする情報処理装置。
前記演算部は、第１のスパイクパルスと、第２のスパイクパルスとが、この順に入力された場合に、前記第１のスパイクパルスの入力タイミングに基づいて前記関数が表わす非線形電圧波形の生成を開始すると共に、前記第２のスパイクパルスをサンプリングパルスとして前記非線形電圧波形をサンプリングし、そのサンプリングされた波形における電圧値を持つ電圧パルスを前記記憶素子に印加することを特徴とする請求項１に記載の情報処理装置。
複数の前記シナプス部の各々により生成される複数の重み付け信号を加算し、重み付け加算信号を生成する複数のニューロン部をさらに備え、
前記複数のニューロン部の各々は、自身が生成する重み付け加算信号のレベルがスパイクパルスを生成すべきとして予め定められた閾値以上となった場合に、新たなスパイクパルスを生成しており、
前記複数のシナプス部の各々は、前記ニューロン部による新たなスパイクパルスの生成の後に到来する、前記シナプス部へのスパイクパルスの入力の有無にかかわらず前記ニューロン部が新たなスパイクパルスの生成を停止するパルス発生停止期間において、前記演算部による前記記憶素子への電圧パルス印加を実行することを特徴とする請求項１または２に記載の情報処理装置。
前記記憶素子は、自身の抵抗値を変化させるために要する電圧パルスの電圧値の閾値を持っており、
前記記憶素子は、前記シナプス部による重み付け信号の生成が行なわれる場合には、前記閾値未満の電圧値を持つ電圧パルスが印加される一方、自身の抵抗値の変化による前記重み値の更新が行われる場合には、前記閾値以上の電圧値を持つ電圧パルスが印加されることを特徴とする請求項１〜３のいずれか１項に記載の情報処理装置。
前記複数のシナプス部の各々は、前記演算部と前記記憶素子との間に配置されたスイッチング素子をさらに有し、
前記スイッチング素子は、前記パルス発生停止期間においてのみ閉状態となることを特徴とする請求項３に記載の情報処理装置。
請求項１〜５のいずれか１項に記載の情報処理装置をニューロン素子として用いることを特徴とするニューラルネットワーク回路。