JP5135767B2 - Data receiver - Google Patents
Data receiver Download PDFInfo
- Publication number
- JP5135767B2 JP5135767B2 JP2006304584A JP2006304584A JP5135767B2 JP 5135767 B2 JP5135767 B2 JP 5135767B2 JP 2006304584 A JP2006304584 A JP 2006304584A JP 2006304584 A JP2006304584 A JP 2006304584A JP 5135767 B2 JP5135767 B2 JP 5135767B2
- Authority
- JP
- Japan
- Prior art keywords
- amplitude
- signal
- reference clock
- unit
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
本発明は、デジタル・データを差動伝送路経由で受信するデータ受信装置に係り、特に、デューティ・サイクルが５０％でない高速ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号を伝送する際に差動電圧に発生するＤＣオフセットを除去するデータ受信装置に関する。 The present invention relates to a data receiving apparatus that receives digital data via a differential transmission line, and is generated in a differential voltage particularly when transmitting a high speed NRZ (Non Return to Zero) signal with a duty cycle of 50%. The present invention relates to a data receiving apparatus that removes a DC offset.
さらに詳しくは、本発明は、データ信号に混入したＤＣオフセットを量子化帰還により補償するデータ受信装置に係り、特に、振幅の定めていない高速データ信号に対しても、量子化帰還により正確にＤＣオフセットを除去するデータ受信装置に関する。 More specifically, the present invention relates to a data receiving apparatus that compensates for DC offset mixed in a data signal by quantization feedback, and more particularly to high-speed data signals whose amplitudes are not determined accurately by DC feedback. The present invention relates to a data receiving apparatus that removes an offset.
ＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）は、主に家電やＡＶ機器向けのデジタル映像及び音声入出力用に策定されたインターフェース規格であり、具体的には、パーソナル・コンピュータとディスプレイの接続に使われるデジタル・インターフェースのＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）をさらに発展させ、１本のケーブルで映像信号、音声信号、及び双方向制御信号を合わせて送受信するように構成されており、取り回しが容易になっている。また、オプションでは制御信号を双方向に伝送させることができ、機器間を中継させることで１台のリモコンを用いて複数のＡＶ機器を制御することができる。 HDMI (High Definition Multimedia Interface) is an interface standard established mainly for digital video and audio input / output for home appliances and AV equipment. Specifically, digital definition used for connecting personal computers and displays. Interface DVI (Digital Visual Interface) is further developed, and it is configured to transmit and receive a video signal, an audio signal, and a bidirectional control signal together with a single cable, and handling is easy. In addition, as an option, control signals can be transmitted in both directions, and a plurality of AV devices can be controlled using a single remote controller by relaying between devices.
ＨＤＭＩは、物理層には、ＤＶＩにも採用されているディスプレイ映像信号のデジタル伝送方式であるＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：遷移時間最短差動信号伝送方式）を使用し、高速なデジタル・データ伝送を実現することができる。ＴＭＤＳは、デジタル・データを差動伝送する手段の１つであり、Ｒ（Ｒｅｄ：赤）／Ｇ（Ｇｒｅｅｎ：緑）／Ｂ（Ｂｌｕｅ：青）という３種類の映像信号と、リファレンス・クロック信号の伝送にそれぞれ１チャネルずつの合計４チャネルからなるリンクで構成される。各映像信号は１０ビットのパラレル信号をシリアル変換し、１クロック周期当たり１０ビットのデータを伝送する。例えば、クロックを５００ＭＨｚとすれば１秒当たり５Ｇビットの映像データを送ることができる（ＨＤＭＩ ｖｅｒ１．３の実効伝送レートは２５０Ｍｂｐｓ〜３．４Ｇｂｐｓである）。 In the physical layer, TMDS (Transition Minimized Differential Signaling), which is a digital transmission method for display video signals that is also adopted in DVI, is used for high-speed digital data transmission. Can be realized. TMDS is one of means for differentially transmitting digital data, and three types of video signals R (Red: Red) / G (Green: Green) / B (Blue: Blue) and a reference clock signal. The transmission is composed of a total of four channels, one channel each. Each video signal serially converts a 10-bit parallel signal and transmits 10-bit data per clock cycle. For example, if the clock is set to 500 MHz, video data of 5 Gbits per second can be transmitted (the effective transmission rate of HDMI ver1.3 is 250 Mbps to 3.4 Gbps).
ＴＭＤＳは、ツイスト・ペア・ケーブルなどの対になった導電体に差動信号として、クロック並びにＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）データを伝搬させるデジタル・データ伝送方式である。この種の伝送方式は、送受信機の電位差変動に強い、外来ノイズをコモンモード電圧除去作用により排除できる、不要輻射を抑制できる、といった利点があり、高速で且つ１０〜１００メートル程度の比較的長い距離のデータ伝送にも用いることができる。 TMDS is a digital data transmission system in which a clock and NRZ (Non Return to Zero) data are propagated as differential signals to a pair of conductors such as a twisted pair cable. This type of transmission system has advantages such as being resistant to fluctuations in the potential difference of the transmitter / receiver, excluding external noise by the common mode voltage removing action, and suppressing unnecessary radiation, and is relatively long at about 10 to 100 meters at high speed. It can also be used for distance data transmission.
ここで、デューティ・サイクルが５０％でない（すなわち、ハイレベル値とローレベル値の比率が偏った）高速ＮＲＺ信号をＡＣ結合回路を通して伝送する際には、受信信号は本来のＤＣレベルを失って、信号の平均電圧は結合後段に与えたバイアス電圧になる。差動信号の場合は、Ｐｏｓｉｔｉｖｅの信号とＮｅｇａｔｉｖｅの信号とで異なる平均電圧値がＤＣバイアス電位になるため、差動電圧にＤＣオフセットが発生してしまう。 Here, when a high-speed NRZ signal whose duty cycle is not 50% (ie, the ratio between the high level value and the low level value is biased) is transmitted through the AC coupling circuit, the received signal loses its original DC level. The average voltage of the signal is the bias voltage given to the subsequent stage of the coupling. In the case of a differential signal, an average voltage value different between the positive signal and the negative signal becomes a DC bias potential, and thus a DC offset occurs in the differential voltage.
図１６には、デューティ・サイクルが５０％でないＮＲＺ信号をＡＣ結合回路を通した際に、ＤＣオフセット電圧（Ｖｏｓ）が発生し、アイパターン（Ｅｙｅ ｐａｔｔｅｒｎ）におけるジッタ特性が悪化する様子を示している。図１６Ａに示すように、Ｐｏｓｉｔｉｖｅの信号とＮｅｇａｔｉｖｅの信号の平均電圧値は、振幅中心から正負方向にそれぞれ偏ったＤＣバイアス電位になる。ＤＣバイアス電位は、デューティ・サイクルが５０％から離れるほど大きくなる。この結果、図１６Ｂに示すように、それぞれバイアスを持った平均電圧レベルに合わせてＰｏｓｉｔｉｖｅの信号とＮｅｇａｔｉｖｅの信号を重ね合わせると、両者の交差点はＤＣバイアス電位に応じて本来の位置からシフトする。差動伝送方式では、受信側でＰｏｓｉｔｉｖｅの信号とＮｅｇａｔｉｖｅの信号のいずれか一方を反転して他方に加算して出力する。この場合に受信側で観測されるアイパターンを見ると、図１６Ｃに示すように、信号タイミングは０電位レベルが持つバイアスに応じた時間方向の変化すなわちジッタを生じる。 FIG. 16 shows that when an NRZ signal having a duty cycle of 50% is passed through an AC coupling circuit, a DC offset voltage (Vos) is generated and jitter characteristics in an eye pattern are deteriorated. Yes. As shown in FIG. 16A, the average voltage values of the positive signal and the negative signal are DC bias potentials that are respectively biased in the positive and negative directions from the amplitude center. The DC bias potential increases as the duty cycle goes away from 50%. As a result, as shown in FIG. 16B, when the positive signal and the negative signal are superposed in accordance with the average voltage level having a bias, the intersection of both shifts from the original position according to the DC bias potential. In the differential transmission method, one of a positive signal and a negative signal is inverted on the reception side, added to the other, and output. Looking at the eye pattern observed on the receiving side in this case, as shown in FIG. 16C, the signal timing changes in the time direction according to the bias of the 0 potential level, that is, jitter occurs.
このように本来の信号に無いＤＣオフセットが混入すると、差動クロスポイントのタイミングをずらすことになるので、信号ジッタが増大し、最悪な場合にはビット・エラーを起こすことも有り得る。 Thus, when a DC offset not included in the original signal is mixed, the timing of the differential cross point is shifted, so that signal jitter increases, and in the worst case, a bit error may occur.
データ信号に含まれるＤＣオフセットを除去して直流再生する方法として、量子化帰還（Ｑｕａｎｔｉｚｅｄ ｆｅｅｄｂａｃｋ：ＱＦＢ）による補償が一般的に用いられている。 Compensation by quantized feedback (QFB) is generally used as a method for removing a DC offset included in a data signal and performing DC reproduction.
図１７には、量子化帰還回路の構成例が示されている。図示の量子化帰還回路は、加算器と、比較器と、ローパス・フィルタ（ＬＰＦ）で構成される。入力信号は、加算器を介して比較器の正側端子に供給される。この比較器の負側端子は接地されている。比較器では、正側端子に供給される信号が１と−１の２値に識別され、その識別結果が再生データとして出力されるとともに、ローパス・フィルタに供給される。ローパス・フィルタでは２値の識別データより低域成分が抽出され、この低域成分が加算器に供給され、入力信号に加算される（例えば、特許文献１を参照のこと）。 FIG. 17 shows a configuration example of the quantization feedback circuit. The illustrated quantized feedback circuit includes an adder, a comparator, and a low-pass filter (LPF). The input signal is supplied to the positive terminal of the comparator via the adder. The negative terminal of this comparator is grounded. In the comparator, the signal supplied to the positive terminal is identified as binary values of 1 and −1, and the identification result is output as reproduction data and also supplied to the low-pass filter. In the low-pass filter, a low-frequency component is extracted from binary identification data, and this low-frequency component is supplied to an adder and added to the input signal (see, for example, Patent Document 1).
量子化帰還回路の動作原理に基づいた動作条件（詳細は後述）として、ＤＣオフセットを持った入力信号の信号振幅に量子化帰還回路の出力振幅が一致することが要求される。 As an operation condition (details will be described later) based on the operation principle of the quantization feedback circuit, the output amplitude of the quantization feedback circuit is required to match the signal amplitude of the input signal having a DC offset.
例えば、量子化帰還回路の入力レベルを検出し、この検出レベルが小さいときは、フィルタにおいて信号増幅度を大きくするような係数の設定を行なうことで量子化帰還回路が誤動作したときに正常動作状態に速やかに復帰する自動等化装置について提案がなされている（例えば、特許文献２を参照のこと）。また、自動等化器の信号増幅率の変化又は入力信号レベルの急激な低下による量子化帰還回路の誤動作を防止する自動等化装置について提案がなされている（例えば、特許文献３を参照のこと）。 For example, when the input level of the quantization feedback circuit is detected and this detection level is low, the coefficient is set so as to increase the signal amplification factor in the filter so that the quantization feedback circuit malfunctions. A proposal has been made for an automatic equalization apparatus that quickly returns to a normal state (see, for example, Patent Document 2). Also, an automatic equalizer that prevents malfunction of the quantization feedback circuit due to a change in the signal amplification factor of the automatic equalizer or a rapid decrease in the input signal level has been proposed (see, for example, Patent Document 3). ).
しかし、これらの自動等化装置では、入力信号振幅≧量子化帰還回路の出力振幅という条件が常に成り立つよう、入力信号の振幅を制御するように構成されている。よって、回路の誤動作を防げる方法として有効であるものの、信号振幅＞帰還回路の出力振幅の状態においては、正確にＤＣオフセットを除去することができない。 However, these automatic equalization apparatuses are configured to control the amplitude of the input signal so that the condition of input signal amplitude ≧ quantization feedback circuit output amplitude always holds. Therefore, although effective as a method for preventing malfunction of the circuit, the DC offset cannot be accurately removed when the signal amplitude> the output amplitude of the feedback circuit.
また、クランプ電圧を使って入力信号振幅を一定にしてＤＣオフセットを除去する方法について提案がなされているが（例えば、特許文献４を参照のこと）、クランプ電圧以下の入力振幅には効果が無く、それを避けてクランプ電圧を小さく設定した場合には、反射などによるノイズで誤動作する可能性が高くなるという問題点がある。 Further, although a method has been proposed for removing a DC offset by making the input signal amplitude constant using a clamp voltage (see, for example, Patent Document 4), there is no effect on an input amplitude below the clamp voltage. If the clamp voltage is set to be small while avoiding this, there is a problem that there is a high possibility of malfunction due to noise due to reflection or the like.
本発明の目的は、デューティ・サイクルが５０％でない高速ＮＲＺ信号を伝送する際に差動電圧に発生するＤＣオフセットを除去することができる、優れたデータ受信装置を提供することにある。 An object of the present invention is to provide an excellent data receiving apparatus capable of removing a DC offset generated in a differential voltage when transmitting a high-speed NRZ signal having a duty cycle which is not 50%.
本発明のさらなる目的は、データ信号に混入したＤＣオフセットを量子化帰還により好適に補償することができる、優れたデータ受信装置を提供することにある。 A further object of the present invention is to provide an excellent data receiving apparatus capable of preferably compensating for a DC offset mixed in a data signal by quantization feedback.
本発明のさらなる目的は、振幅の定めていない高速データ信号に対しても、量子化帰還により正確にＤＣオフセットを除去することができる、優れたデータ受信装置を提供することにある。 It is a further object of the present invention to provide an excellent data receiving apparatus capable of accurately removing a DC offset by quantization feedback even for a high-speed data signal whose amplitude is not determined.
本発明のさらなる目的は、ＤＣオフセットが混入したデータ信号を量子化帰還によって最適なジッタ特性を有する信号に変換するとともに、送信信号振幅に追随した受信波形を得ることができる、優れたデータ受信装置を提供することにある。 A further object of the present invention is to provide an excellent data receiver capable of converting a data signal mixed with a DC offset into a signal having optimum jitter characteristics by quantization feedback and obtaining a received waveform following the transmission signal amplitude. Is to provide.
本発明は、上記課題を参酌してなされたものであり、リファレンス・クロックの１チャネルを含む２チャネル以上からなる差動伝送路を介してデジタル・データを受信するデータ受信装置であって（但し、リファレンス・クロックの一周期はデータ信号のビット時間の整数倍であるとする）、
送信機側から前記差動伝送路に送信された各データ・チャンネルの信号を受信するデジタル・データ受信部と、
送信機側から前記差動伝送路に送信されたリファレンス・クロックを受信するリファレンス・クロック受信部と、
前記リファレンス・クロック受信部において受信したリファレンス・クロックにおける振幅情報を抽出する振幅情報抽出部と、
前記デジタル・データ受信部及び前記リファレンス・クロック受信部それぞれの後段に配設され、各部への入力信号に含まれるＤＣオフセット成分を除去する量子化帰還部と、
を備えたデータ受信装置である。
The present invention has been made in consideration of the above problems, and is a data receiving apparatus that receives digital data via a differential transmission line composed of two or more channels including one channel of a reference clock (however, The period of the reference clock is an integral multiple of the bit time of the data signal)
A digital data receiver for receiving signals of each data channel transmitted from the transmitter side to the differential transmission path;
A reference clock receiver for receiving a reference clock transmitted from the transmitter side to the differential transmission path;
An amplitude information extraction unit that extracts amplitude information in the reference clock received by the reference clock reception unit;
A quantization feedback unit disposed in a subsequent stage of each of the digital data receiving unit and the reference clock receiving unit, for removing a DC offset component included in an input signal to each unit;
Is a data receiving device.
ここで、前記の各量子化帰還部は、ＤＣオフセット電圧Ｖｏｓを含んだ入力信号と当該量子化帰還部におけるフィードバック電圧ＶＦＢからなる出力信号を加算する加算器と、前記加算器の出力に基づいてＤＣオフセットを相殺する振幅からなる量子化帰還出力信号を生成する比較器と、該量子化帰還出力信号を積分してＤＣオフセット電圧Ｖｏｓと相殺するフィードバック電圧ＶＦＢを生成して前記加算器に入力する積分器を備えている。そして、前記振幅情報抽出部から供給される入力信号振幅に量子化帰還出力振幅を追随させることにより、該入力信号の信号振幅に量子化帰還回路の出力振幅が一致することを動作条件とする量子化帰還の動作原理によって、入力信号に含まれるＤＣオフセット成分を除去するようになっている。 Here, each of the quantization feedback units is based on an adder that adds an input signal including the DC offset voltage Vos and an output signal composed of the feedback voltage VFB in the quantization feedback unit, and an output of the adder. A comparator that generates a quantized feedback output signal having an amplitude that cancels the DC offset, and a feedback voltage VFB that integrates the quantized feedback output signal and cancels the DC offset voltage Vos are generated and input to the adder. It has an integrator. Then, by causing the quantization feedback output amplitude to follow the input signal amplitude supplied from the amplitude information extraction unit, a quantum whose operating condition is that the output amplitude of the quantization feedback circuit matches the signal amplitude of the input signal. The DC offset component contained in the input signal is removed by the operation principle of the feedback.
ＨＤＭＩの物理層としても採用されるＴＭＤＳは、ツイスト・ペア・ケーブルなどの対になった導電体に差動信号として、クロック並びにＮＲＺデータを伝搬させる高速デジタル・データ伝送方式であり、高速で且つ１０〜１００メートル程度の比較的長い距離のデータ伝送にも用いることができる。 TMDS, which is also used as the physical layer of HDMI, is a high-speed digital data transmission system that propagates clock and NRZ data as differential signals to a pair of conductors such as twisted pair cables. It can also be used for data transmission over a relatively long distance of about 10 to 100 meters.
ところが、デューティ・サイクルが５０％でない高速ＮＲＺ信号をＡＣ結合回路を通して伝送する際には、差動電圧にＤＣオフセットが発生してしまうことから、信号ジッタが増大し、最悪な場合にはビット・エラーを起こすことも有り得る。 However, when a high-speed NRZ signal with a duty cycle of 50% is transmitted through an AC coupling circuit, a DC offset is generated in the differential voltage, resulting in an increase in signal jitter. It is possible to cause an error.
データ信号に含まれるＤＣオフセットを除去して直流再生する方法として、量子化帰還による補償が一般的であるが、ＤＣオフセットが完全に除去される動作条件としてＤＣオフセットを持った入力信号の信号振幅Ｖ１に量子化帰還回路の出力振幅Ｖ２が一致することが必要である。 Compensation by quantization feedback is generally used as a method for removing DC offset contained in a data signal and reproducing DC, but the signal amplitude of an input signal having DC offset as an operating condition for completely removing DC offset. It is necessary that the output amplitude V2 of the quantization feedback circuit matches V1.
そこで、本発明では、入力信号振幅Ｖ１に追随した量子化帰還出力振幅Ｖ２を正確に作り出すことによって、上記の動作条件に基づいてＤＣオフセットを除去し、出力信号のジッタ特性を改善するようにしている。 Therefore, in the present invention, by accurately generating the quantized feedback output amplitude V2 that follows the input signal amplitude V1, the DC offset is removed based on the above operating conditions, and the jitter characteristics of the output signal are improved. Yes.
具体的には、ＴＤＭＳのようにリファレンス・クロックの１チャネルを含む２チャネル以上からなる差動伝送路において、クロック及びデータの各チャネルに対して量子化帰還回路を配設するとともに、クロック信号から振幅情報を抽出する。差動伝送路に含まれる各チャネルの特性はほぼ同じであることから、クロック・チャネルから抽出された振幅情報を、その整数分の１のビット時間を持つデータ・チャネルに対しても適用することができる。但し、送信時のクロック振幅とデータ振幅が等しいことを前提条件とする。 Specifically, in a differential transmission line composed of two or more channels including one channel of the reference clock as in TDMS, a quantization feedback circuit is provided for each channel of the clock and data, and from the clock signal. Extract amplitude information. Since the characteristics of each channel included in the differential transmission line are almost the same, the amplitude information extracted from the clock channel should be applied to the data channel having a bit time of 1 / integer. Can do. However, it is assumed that the clock amplitude and the data amplitude at the time of transmission are equal.
そして、クロック信号から得られた振幅情報に基づいてクロック及びデータの各チャネルでの入力信号振幅を推定すると、それぞれのチャネルの量子化帰還回路において量子化帰還出力振幅を入力信号振幅に追随させて、量子化帰還回路の動作条件を成立させる。これによって、差動伝送路に含まれる各チャネルにおいて、信号に含まれるＤＣオフセット成分を正確に取り除いて、最適な受信波形に変換することができる。 When the input signal amplitude in each channel of the clock and data is estimated based on the amplitude information obtained from the clock signal, the quantization feedback output amplitude is made to follow the input signal amplitude in the quantization feedback circuit of each channel. The operating condition of the quantized feedback circuit is established. Thereby, in each channel included in the differential transmission path, it is possible to accurately remove the DC offset component included in the signal and convert it to an optimal received waveform.
また、本発明に係る量子化帰還によるＤＣオフセットの除去方法は、伝送損失度合いの判別回路と組み合わせることができる。 Also, the DC offset removal method using quantization feedback according to the present invention can be combined with a transmission loss degree determination circuit.
すなわち、前記リファレンス・クロック受信部において受信したリファレンス・クロックの前記差動伝送路伝送路を通過したことに起因する波形劣化に基づいて、リファレンス・クロックにおける伝送損失の大小度合いを判別する伝送損失度合い判別部と、前記デジタル・データ受信部及びリファレンス・クロック受信部の後段にそれぞれ配設された、前記差動伝送路の伝送損失の周波数特性と反対方向の周波数特性を持った伝送損失補償用フィルタとをさらに備える。また、前記の各量子化帰還部は該伝送損失補償用フィルタの後段に配設される。そして、前記伝送損失度合い判別部における高周波特性減衰特性の推定結果に基づいて前記フィルタにおける高域利得特性又は低域減衰特性の制御を行なうようにする。 That is, the transmission loss degree for determining the degree of transmission loss in the reference clock based on the waveform deterioration caused by the reference clock received by the reference clock receiver passing through the differential transmission line transmission line Transmission loss compensation filter having frequency characteristics in the opposite direction to the frequency characteristics of the transmission loss of the differential transmission path, which are respectively disposed after the determination section and the digital data receiving section and the reference clock receiving section. And further comprising. Each of the quantization feedback units is disposed after the transmission loss compensating filter. Then, based on the estimation result of the high frequency characteristic attenuation characteristic in the transmission loss degree determining unit, the high band gain characteristic or low band attenuation characteristic of the filter is controlled.
このような場合、伝送路で受けた伝送損失の補償、振幅減衰の補償、ジッタ特性の向上などを自動的に行なうことができる。また、入力信号振幅やクロック周波数範囲において広いダイナミックレンジを持つことから、広範な仕様を持つ伝送系においても適用することができる。 In such a case, it is possible to automatically compensate for transmission loss received on the transmission line, compensate for amplitude attenuation, and improve jitter characteristics. Further, since it has a wide dynamic range in the input signal amplitude and clock frequency range, it can be applied to a transmission system having a wide range of specifications.
ここで、送信機側から差動伝送路の各チャネルへの出力信号が一定の振幅を有することを前提とした場合には、送信機側の振幅（Ｖｔｘ）が既知であり、受信機側での受信信号振幅（Ｖｒｘ）は伝送路の減衰量（すなわち伝送損失とＤＣ的な抵抗損を含む）の関数として表される。また、伝送路の材質や構成が一様であれば、減衰量は単位長さに対する変化量に換算できるので、受信側の受信信号振幅を伝送損失度合い判別部で得られた減衰量の判別結果（ＶＬ１、ＶＬ２）から正規化することができる。 Here, when it is assumed that the output signal from the transmitter side to each channel of the differential transmission path has a certain amplitude, the amplitude (Vtx) on the transmitter side is known and the receiver side The received signal amplitude (Vrx) is expressed as a function of the attenuation amount of the transmission line (that is, including transmission loss and DC resistance loss). In addition, if the material and configuration of the transmission line are uniform, the attenuation can be converted into the amount of change with respect to the unit length, so the received signal amplitude on the receiving side is the attenuation determination result obtained by the transmission loss degree determination unit. Normalization can be performed from (VL1, VL2).
減衰量（ｄＢ）＝２０×ｌｏｇ（Ｖｒｘ／Ｖｔｘ） Attenuation (dB) = 20 × log (Vrx / Vtx)
この正規化部は、判別部から出力される伝送損失による伝送信号の減衰量から上式を用いて受信信号振幅Ｖｒｘを算出すると、それぞれのチャネルに配設された量子化帰還部へ供給すればよい。したがって、電圧電流を正規化する正規化部で振幅情報抽出部を代用して、システム構成を簡素化することができる。 When the normalization unit calculates the received signal amplitude Vrx from the attenuation amount of the transmission signal due to the transmission loss output from the determination unit using the above equation, the normalization unit supplies it to the quantization feedback unit disposed in each channel. Good. Therefore, the system configuration can be simplified by substituting the amplitude information extraction unit with a normalization unit that normalizes the voltage / current.
また、本発明に係るデータ受信装置において、各チャネルについての量子化帰還部の後段に送信信号振幅再生部を配設することによって、当該受信装置の出力段において、送信機が差動伝送路に送出する際と同じ振幅Ｖｔｘの信号を再生するようにしてもよい。各送信信号振幅再生部は、前記振幅情報抽出部において抽出された振幅情報に基づいて、送信信号の振幅を再生することができる。 Further, in the data receiving apparatus according to the present invention, by arranging a transmission signal amplitude reproducing unit after the quantization feedback unit for each channel, the transmitter is connected to the differential transmission path at the output stage of the receiving apparatus. You may make it reproduce | regenerate the signal of the same amplitude Vtx at the time of sending out. Each transmission signal amplitude reproducing unit can reproduce the amplitude of the transmission signal based on the amplitude information extracted by the amplitude information extracting unit.
このような場合、振幅特性、ジッタ特性ともに、送信信号に極めて近い信号を受信機の出力段において複製する効果が得られる。このようなデータ受信装置は、中継機として作用して、さらに他の受信機に向けてデータ及びリファレンス・クロックを再送信することができる。 In such a case, both the amplitude characteristics and the jitter characteristics can be obtained by replicating a signal very close to the transmission signal at the output stage of the receiver. Such a data receiver can act as a repeater and retransmit data and reference clocks to other receivers.
本発明によれば、デューティ・サイクルが５０％でない高速ＮＲＺ信号を伝送する際に差動電圧に発生するＤＣオフセットを除去することができる、優れたデータ受信装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the outstanding data receiver which can remove the DC offset which generate | occur | produces in a differential voltage when transmitting the high-speed NRZ signal whose duty cycle is not 50% can be provided.
また、本発明によれば、振幅の定めていない高速データ信号に対しても、量子化帰還により正確にＤＣオフセットを除去することができる、優れたデータ受信装置を提供することができる。 In addition, according to the present invention, it is possible to provide an excellent data receiving apparatus capable of accurately removing a DC offset by quantization feedback even for a high-speed data signal whose amplitude is not defined.
また、本発明によれば、ＤＣオフセットが混入したデータ信号を量子化帰還によって最適なジッタ特性を有する信号に変換するとともに、送信信号振幅に追随した受信波形を得ることができる、優れたデータ受信装置を提供することができる。 In addition, according to the present invention, a data signal mixed with a DC offset is converted into a signal having optimum jitter characteristics by quantization feedback, and a reception waveform that follows the transmission signal amplitude can be obtained. An apparatus can be provided.
本発明に係るデータ受信装置は、差動伝送路に含まれる高速データ信号を量子化帰還してＤＣオフセットを除去するが、量子化帰還回路の出力として使われる振幅値情報を、高速データ信号自体ではなく、同じく差動伝送路の別チャネルとして含まれるリファレンス・クロックを用いて検出する。リファレンス・クロックのクロック１周期はデータ信号の整数倍のビット時間に相当するので、本発明によれば、より高速信号に対応し、ノイズに強く、安定且つ精度の高い振幅検出を行なうことができる。また、従来のように低い検出精度ゆえの送信機における送信制限をなくすことができ、送信機の設計自由度の向上、伝送回路の高速化などを実現することができる。 The data receiving apparatus according to the present invention quantizes and feeds back a high-speed data signal included in the differential transmission path to remove the DC offset, but converts the amplitude value information used as the output of the quantization feedback circuit into the high-speed data signal itself. Instead, detection is performed using a reference clock included as another channel of the differential transmission path. Since one clock cycle of the reference clock corresponds to an integer multiple of the bit time of the data signal, according to the present invention, it is possible to cope with a higher speed signal, to be resistant to noise, and to perform stable and highly accurate amplitude detection. . In addition, it is possible to eliminate the transmission limitation in the transmitter due to low detection accuracy as in the conventional case, and it is possible to improve the design freedom of the transmitter and increase the speed of the transmission circuit.
また、本発明によれば、高い振幅検出精度によって正確なＤＣオフセットの除去を行なうことができるので、ビット・エラーなどの誤動作をなくすことができるとともに、伝送品質の一指標であるジッタ特性の劣化を抑制することによって、より長距離で且つ高品質なデータ伝送を実現することができる。 In addition, according to the present invention, accurate DC offset removal can be performed with high amplitude detection accuracy, so that malfunctions such as bit errors can be eliminated, and deterioration of jitter characteristics, which is an index of transmission quality. By suppressing this, it is possible to realize data transmission over a longer distance and with higher quality.
本発明に係るデータ受信装置では、送信機から差動伝送路への入力信号と同じ振幅からなる出力信号を量子化帰還回路の出力側において再生複製することができる。したがって、伝送路での振幅減衰の度合いに関係なく、常に一定な信号振幅をさらに後段の回路若しくは受信装置に繰り返し供給することができることから、後段回路の設計自由度も高まる。 In the data receiving apparatus according to the present invention, an output signal having the same amplitude as the input signal from the transmitter to the differential transmission path can be reproduced and duplicated on the output side of the quantization feedback circuit. Therefore, since a constant signal amplitude can be repeatedly supplied to the subsequent circuit or the receiving apparatus regardless of the degree of amplitude attenuation in the transmission path, the degree of freedom in designing the subsequent circuit is increased.
また、本発明によれば、素子間の製造ばらつきや温度変化により特性変動に対しても、正確な振幅検出を行なうことで送信信号振幅に追随した受信波形を得ることができ、より広い設計マージンを得ることができる。 In addition, according to the present invention, it is possible to obtain a reception waveform that follows the amplitude of a transmission signal by accurately detecting an amplitude even with respect to a characteristic variation due to a manufacturing variation between elements or a temperature change, and a wider design margin. Can be obtained.
また、本発明によれば、量子化帰還によるＤＣオフセットの除去と、伝送損失度合いの判別回路とを組み合わせることによって、伝送路で受けた伝送損失の補償、振幅減衰の補償、ジッタ特性の向上などを自動的に行なうことができる。また、入力信号振幅やクロック周波数範囲において広いダイナミックレンジを持つことから、広範な仕様を持つ伝送系においても適用することができる。 In addition, according to the present invention, compensation of transmission loss received on the transmission line, compensation for amplitude attenuation, improvement of jitter characteristics, etc. can be achieved by combining DC offset removal by quantization feedback and a circuit for determining the degree of transmission loss. Can be performed automatically. Further, since it has a wide dynamic range in the input signal amplitude and clock frequency range, it can be applied to a transmission system having a wide range of specifications.
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。 Other objects, features, and advantages of the present invention will become apparent from more detailed description based on embodiments of the present invention described later and the accompanying drawings.
以下、図面を参照しながら本発明の実施形態について詳解する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
デューティ・サイクルが５０％でないＮＲＺ信号をＡＣ結合回路を通した際に、ＤＣオフセット電圧（Ｖｏｓ）が発生し、アイパターン（Ｅｙｅ ｐａｔｔｅｒｎ）におけるジッタ特性が悪化することは、［背景技術］の欄でも既に説明した通りである（図１６を参照のこと）。データ信号に含まれるＤＣオフセットを除去する方法として、量子化帰還（ＱＦＢ）による補償が有効である。 When an NRZ signal whose duty cycle is not 50% is passed through an AC coupling circuit, a DC offset voltage (Vos) is generated, and the jitter characteristics in the eye pattern are deteriorated. However, as already described (see FIG. 16). As a method for removing the DC offset included in the data signal, compensation by quantization feedback (QFB) is effective.
まず、量子化帰還回路によるＤＣオフセット電圧（Ｖｏｓ）補償を行なう動作原理について、図１を参照しながら説明する。 First, the operation principle of performing DC offset voltage (Vos) compensation by the quantized feedback circuit will be described with reference to FIG.
図１Ａには、本発明の実施形態に係る量子化帰還回路の構成を示している。図示の量子化帰還回路は、ＤＣオフセット電圧Ｖｏｓを含んだ入力信号と当該量子化帰還部におけるフィードバック電圧ＶＦＢからなる出力信号を加算する加算器と、前記加算器の出力に基づいてＤＣオフセットを相殺する振幅からなる量子化帰還出力信号を生成する比較器と、該量子化帰還出力信号を積分してＤＣオフセット電圧Ｖｏｓと相殺するフィードバック電圧ＶＦＢを生成して前記加算器に入力する積分器を備えている。但し、同図では、説明の便宜上、差動信号ではなくシングルエンドのＡＣ結合で生じるＤＣバイアスと信号の中央値の差をＶｏｓとしているが、差動信号においてはこれが差信号のオフセットになる。 FIG. 1A shows a configuration of a quantization feedback circuit according to an embodiment of the present invention. The quantized feedback circuit shown in the figure cancels the DC offset based on an adder that adds an input signal including the DC offset voltage Vos and an output signal composed of the feedback voltage VFB in the quantized feedback unit, and the output of the adder. A comparator that generates a quantized feedback output signal having an amplitude to generate, and an integrator that integrates the quantized feedback output signal to generate a feedback voltage VFB that cancels the DC offset voltage Vos and inputs the feedback voltage VFB to the adder. ing. However, in the figure, for convenience of explanation, the difference between the DC bias generated by single-ended AC coupling and the median value of the signal is not Vos but is the difference signal offset in the differential signal.
ここでは、図１Ｂに示す波形（１）のようなＨｉｇｈ値とＬｏｗ値の出現比率が１：Ｎ（デューティ比＝１／（Ｎ＋１）×１００％）で、電圧振幅がＶ１となるデータ信号を入力すると仮定する。キャパシタ通過によるＡＣ結合によって、入力波形（１）には図１Ｃに示す波形（２）のようなＤＣオフセット（Ｖｏｓ）が発生してしまう。 Here, as shown in the waveform (1) in FIG. 1B, a data signal in which the appearance ratio of the high value and the low value is 1: N (duty ratio = 1 / (N + 1) × 100%) and the voltage amplitude is V1. Assume that you enter. Due to AC coupling through the capacitor, a DC offset (Vos) like the waveform (2) shown in FIG. 1C is generated in the input waveform (1).
ＤＣオフセット（Ｖｏｓ）が発生した入力信号は、加算器を介して比較器の正側端子に供給される。この比較器の負側端子は接地されており、比較器では正側端子に供給される信号が１と−１の２値に識別される。そして、その識別結果を基に、図１Ｄに示すような、ＤＣオフセット（Ｖｏｓ）と相殺するための量子化帰還出力振幅Ｖ２の信号（３）が作り出される。 The input signal in which the DC offset (Vos) is generated is supplied to the positive terminal of the comparator via the adder. The negative terminal of this comparator is grounded, and in the comparator, the signal supplied to the positive terminal is identified as a binary value of 1 and -1. Based on the identification result, a signal (3) having a quantized feedback output amplitude V2 for canceling the DC offset (Vos) as shown in FIG. 1D is generated.
この信号（３）を積分回路によって時間軸上で積分することによって、図１Ｅに示すような、ＤＣオフセット（Ｖｏｓ）と相殺するフィードバック電圧（４）（＝ＶＦＢ）に変換される。そして、加算器では、ＡＣ結合によりＤＣオフセットが発生した入力信号（２）と、このフィードバック信号（４）が加算される際に、ＶｏｓとＶＦＢが相殺される。これによって、図１Ｆに示すような、ＤＣオフセットが除去された信号（５）が得られる。 By integrating along the time axis by the signal (3) an integrating circuit, as shown in FIG. 1E, is converted into a feedback voltage to offset DC offset (Vos) (4) (= VFB). The adder cancels Vos and VFB when the input signal (2) in which the DC offset has occurred due to AC coupling and the feedback signal (4) are added. As a result, the signal (5) from which the DC offset is removed is obtained as shown in FIG. 1F.
ここで、ＤＣオフセット電圧Ｖｏｓ、並びにフィードバック電圧ＶＦＢはそれぞれ下式のように表される。 Here, the DC offset voltage Vos and the feedback voltage VFB are each expressed by the following equations.
Ｖｏｓ＝０．５×Ｖ１×（Ｎ−１）／（Ｎ＋１）
ＶＦＢ＝−０．５×Ｖ２×（Ｎ−１）／（Ｎ＋１）
Vos = 0.5 × V1 × (N−1) / (N + 1)
VFB = −0.5 × V2 × (N−1) / (N + 1)
量子化帰還回路においてＤＣオフセットが完全に除去される動作条件は、Ｖｏｓ（ＤＣオフセット電圧）＋ＶＦＢ（フィードバック電圧）＝０である。かかる動作条件が成り立つためには、ＤＣオフセットを持った入力信号の信号振幅Ｖ１に量子化帰還回路の出力振幅Ｖ２が一致することが必要である。 The operating condition in which the DC offset is completely removed in the quantization feedback circuit is Vos (DC offset voltage) + VFB (feedback voltage) = 0. In order to satisfy this operating condition, it is necessary that the output amplitude V2 of the quantization feedback circuit matches the signal amplitude V1 of the input signal having a DC offset.
本発明では、この動作条件に基づいて、入力信号振幅Ｖ１に追随した量子化帰還出力振幅Ｖ２を正確に作り出すことによって、ＤＣオフセットを除去し、出力信号のジッタ特性を改善するようにしている。例えば、ＴＤＭＳのようにリファレンス・クロックの１チャネルを含む２チャネル以上からなる差動伝送路において、クロック及びデータの各チャネルに対して量子化帰還回路を配設するとともに、クロック信号から振幅情報を抽出し、この振幅情報に基づいてクロック及びデータの各チャネルでの入力信号振幅を推定すると、それぞれのチャネルの量子化帰還回路において量子化帰還出力振幅を入力信号振幅に追随させて、量子化帰還回路の動作条件を成立させる。これによって、差動伝送路に含まれる各チャネルにおいて、信号に含まれるＤＣオフセット成分を正確に取り除いて、最適な受信波形に変換することができる。 In the present invention, based on this operating condition, the quantized feedback output amplitude V2 that follows the input signal amplitude V1 is accurately generated, thereby removing the DC offset and improving the jitter characteristics of the output signal. For example, in a differential transmission line composed of two or more channels including one channel of a reference clock such as TDMS, a quantization feedback circuit is provided for each channel of the clock and data, and amplitude information is obtained from the clock signal. After extracting and estimating the input signal amplitude in each channel of the clock and data based on this amplitude information, the quantization feedback output amplitude follows the input signal amplitude in the quantization feedback circuit of each channel, and the quantization feedback Establish circuit operating conditions. Thereby, in each channel included in the differential transmission path, it is possible to accurately remove the DC offset component included in the signal and convert it to an optimal received waveform.
図２には、本発明を適用した通信システムの構成例を模式的に示している。図示の通信システムは、送信機と受信機の対からなり、送信機と受信機間は差動伝送路１０３を介して相互接続されている。 FIG. 2 schematically shows a configuration example of a communication system to which the present invention is applied. The illustrated communication system includes a pair of a transmitter and a receiver, and the transmitter and the receiver are interconnected via a differential transmission path 103.
差動伝送路１０３は、リファレンス・クロックの１チャネルを含む２チャネル以上からなる高速デジタル伝送路であり、その一例はＨＤＭＩなどにおいて採用されるＴＤＭＳに従った伝送路である。この種の差動伝送路１０３では、表皮効果や誘電損失に起因する高周波成分に対して顕著に現れる減衰が単位伝送長当たりに発生する。 The differential transmission path 103 is a high-speed digital transmission path composed of two or more channels including one channel of a reference clock, and an example thereof is a transmission path according to TDMS adopted in HDMI or the like. In this type of differential transmission path 103, attenuation that appears remarkably with respect to high-frequency components due to the skin effect and dielectric loss occurs per unit transmission length.
送信機は、高速デジタル・データ発生回路１０１と、リファレンス・クロック発生回路１０２を備えている。 The transmitter includes a high-speed digital data generation circuit 101 and a reference clock generation circuit 102.
高速デジタル信号発生回路１０１は、差動の高速ＮＲＺデータ信号を発生し、差動伝送路１０３を介して受信機へ送信する。 The high-speed digital signal generation circuit 101 generates a differential high-speed NRZ data signal and transmits it to the receiver via the differential transmission path 103.
リファレンス・クロック発生回路１０２は、差動のクロック信号を発生し、差動伝送路１０３の別のチャネルを通して受信機へ送信する。リファレンス・クロック発生回路１０２から発生するクロック信号は周期的なパルスであって、その周波数は、高速デジタル・データ発生回路１０１から発生するデータ信号のビットレートより低い。具体的には、クロックの一周期が、１０倍のビット時間に相当する。 The reference clock generation circuit 102 generates a differential clock signal and transmits it to the receiver through another channel of the differential transmission path 103. The clock signal generated from the reference clock generation circuit 102 is a periodic pulse, and the frequency thereof is lower than the bit rate of the data signal generated from the high-speed digital data generation circuit 101. Specifically, one cycle of the clock corresponds to 10 times the bit time.
差動伝送路１０３は、一定の減衰量を限界長とする任意な線路長Ｌを有して、単位長当たりの減衰量や遅延量が一定である。差動伝送路１０３に含む２つ以上のチャンネルは、長さや、太さ、材質、ペア間距離、シールド、終端など物理的な構造において差異が無いことが理想である。したがって、信号が伝送路１０３の各チャンネルで受ける伝送損失、抵抗損失は同程度であると見なされ、差動伝送路１０３から受信機に到着した各チャネルの信号は同程度の劣化を受ける。 The differential transmission path 103 has an arbitrary line length L having a constant attenuation amount as a limit length, and the attenuation amount and delay amount per unit length are constant. Ideally, two or more channels included in the differential transmission path 103 have no difference in physical structure such as length, thickness, material, distance between pairs, shield, and termination. Therefore, the transmission loss and resistance loss that the signal receives in each channel of the transmission path 103 are considered to be approximately the same, and the signal of each channel that arrives at the receiver from the differential transmission path 103 undergoes the same degree of degradation.
受信機は、高速デジタル・データ受信回路１０４と、リファレンス・クロック受信回路１０５と、振幅情報抽出回路１０６と、量子化帰還回路１０７、１０８を備えている。受信機は、例えばＨＤＭＩケーブルを介してデジタルＡＶ信号を受信するＴＶモニタなどのＨＤＭＩ対応ＡＶ機器や、ＨＤＭＩ信号を中継する中継器として構成される。 The receiver includes a high-speed digital data reception circuit 104, a reference clock reception circuit 105, an amplitude information extraction circuit 106, and quantization feedback circuits 107 and 108. The receiver is configured as an HDMI-compatible AV device such as a TV monitor that receives a digital AV signal via an HDMI cable or a relay that relays the HDMI signal.
高速デジタル・データ受信回路１０４は、送信機側から差動伝送路１０３に送信された各データ・チャンネルの信号を受信する。また、リファレンス・クロック受信回路１０５は、送信機側から差動伝送路１０３に送信されたクロック信号のみを受信する。 The high-speed digital data receiving circuit 104 receives a signal of each data channel transmitted from the transmitter side to the differential transmission path 103. The reference clock receiving circuit 105 receives only the clock signal transmitted from the transmitter side to the differential transmission path 103.
振幅情報抽出回路１０６は、リファレンス・クロック受信回路１０５でのクロック信号の振幅情報を抽出する回路である。リファレンス・クロックのクロック１周期はデータ信号の整数倍のビット時間に相当する（前述）。したがって、周波数が低く、周期的に安定なクロック信号を振幅情報の検出に利用すれば、送信機側の入力振幅が定まっていない高速なデータ信号に対しても、差動伝送路１０３で与えられた信号の減衰が不確定であっても、より正確に振幅を推定することができる。 The amplitude information extraction circuit 106 is a circuit that extracts the amplitude information of the clock signal in the reference clock reception circuit 105. One cycle of the reference clock corresponds to a bit time that is an integral multiple of the data signal (described above). Therefore, if a clock signal having a low frequency and periodically stable is used for detection of amplitude information, even a high-speed data signal whose input amplitude on the transmitter side is not fixed is given by the differential transmission line 103. Even if the signal attenuation is indeterminate, the amplitude can be estimated more accurately.
図３には、振幅情報抽出回路１０６の回路構成例を示している。図示の回路は、本出願人に既に譲渡されている特願２００５−２６６７２２号明細書に記載されているので、本明細書では詳細な説明を省略する。振幅情報抽出回路１０６には、これ以外にも、ピークホールド回路などクロック信号の振幅を検出することができる回路を適用することができる。 FIG. 3 shows a circuit configuration example of the amplitude information extraction circuit 106. The illustrated circuit is described in Japanese Patent Application No. 2005-266722 already assigned to the applicant of the present invention, and therefore detailed description thereof will be omitted. In addition to this, a circuit that can detect the amplitude of the clock signal, such as a peak hold circuit, can be applied to the amplitude information extraction circuit 106.
高速デジタル・データ受信回路１０４及びリファレンス・クロック受信回路１０５の後段には、各チャネルに対して量子化帰還によりＤＣオフセットの除去を行なうための量子化帰還回路１０７、１０８がそれぞれ配設されている。図４には、量子化帰還回路の回路構成例を示している。同図中、コンパレータ(ＣＯＭＰ)部では、振幅情報抽出回路１０６で得られた受信クロックの振幅量を、例えばカレント・ミラーなどを用いて量子化帰還回路１０７、１０８の出力振幅として再生させる。 Subsequent to the high-speed digital data reception circuit 104 and the reference clock reception circuit 105, quantization feedback circuits 107 and 108 for removing a DC offset from each channel by quantization feedback are provided. . FIG. 4 shows a circuit configuration example of the quantization feedback circuit. In the figure, the comparator (COMP) unit reproduces the amplitude of the received clock obtained by the amplitude information extraction circuit 106 as the output amplitude of the quantization feedback circuits 107 and 108 using, for example, a current mirror.
振幅情報抽出回路１０６においてクロック信号から振幅情報を抽出すると、この振幅情報に基づいてクロック・チャネルでの入力信号振幅を推定することができる。また、差動伝送路１０３に含まれる各チャネルの特性はほぼ同じであることから、クロック・チャネルにて推定された入力信号振幅をそれ以外のデータ・チャネルにも当て嵌めることができる。そして、それぞれのチャネルの量子化帰還回路１０７、１０８では量子化帰還出力振幅を入力信号振幅に追随させて、量子化帰還回路の動作条件を成立させる。これによって、差動伝送路１０３に含まれる各チャネルにおいて、信号に含まれるＤＣオフセット成分を正確に取り除いて、最適な受信波形に変換することによって、出力のジッタ特性を改善することができる。 When the amplitude information extraction circuit 106 extracts amplitude information from the clock signal, the input signal amplitude in the clock channel can be estimated based on the amplitude information. Further, since the characteristics of each channel included in the differential transmission path 103 are substantially the same, the input signal amplitude estimated in the clock channel can be applied to other data channels. Then, the quantization feedback circuits 107 and 108 of the respective channels cause the quantization feedback output amplitude to follow the input signal amplitude, thereby satisfying the operation condition of the quantization feedback circuit. Thereby, in each channel included in the differential transmission path 103, the DC offset component included in the signal is accurately removed and converted into an optimal received waveform, whereby the output jitter characteristic can be improved.
これまでは、差動伝送路１０３を介して送信機と受信機が接続される通信システムにおいて、受信機側において量子化帰還により受信信号からＤＣオフセットを除去する方法について説明してきた。本発明に係る量子化帰還によるＤＣオフセットの除去方法は、伝送損失度合いの判別回路と組み合わせることができ、このような場合、伝送路で受けた伝送損失の補償、振幅減衰の補償、ジッタ特性の向上などを自動的に行なうことができる。また、入力信号振幅やクロック周波数範囲において広いダイナミックレンジを持つことから、広範な仕様を持つ伝送系においても適用することができる。 So far, in a communication system in which a transmitter and a receiver are connected via a differential transmission path 103, a method of removing a DC offset from a received signal by quantization feedback on the receiver side has been described. The DC offset elimination method using quantization feedback according to the present invention can be combined with a transmission loss degree discrimination circuit. In such a case, compensation of transmission loss received on the transmission line, compensation for amplitude attenuation, jitter characteristic Improvements can be made automatically. Further, since it has a wide dynamic range in the input signal amplitude and clock frequency range, it can be applied to a transmission system having a wide range of specifications.
図５には、受信機側において伝送損失の補償を行なう通信システムの構成例を示している。送信機側における高速デジタル・データ送信回路１０１とリファレンス・クロック発生回路１０２、差動伝送路１０３、受信機側における高速デジタル・データ受信回路１０４とリファレンス・クロック受信回路１０５の構成は、図２と同様なので、ここでは説明を省略する。 FIG. 5 shows a configuration example of a communication system that performs transmission loss compensation on the receiver side. The configuration of the high-speed digital data transmission circuit 101 and reference clock generation circuit 102 and differential transmission path 103 on the transmitter side, and the configuration of the high-speed digital data reception circuit 104 and reference clock reception circuit 105 on the receiver side are as shown in FIG. Since it is the same, description is abbreviate | omitted here.
導電体には必ず有限の単位伝送長当たりの減衰があり、しかもそれは表皮効果や誘電損失に起因する高周波成分に対して顕著に現れる。このため、差動伝送路１０３上では、誘電損失、表皮効果による抵抗損失など周波数に依存する劣化減衰が単位伝送長当たりに発生することから、受信側では等化技術（ケーブル・イコライジング）により高域補償を施して劣化減衰がなかった元の信号を再生する必要がある。 A conductor always has a finite attenuation per unit transmission length, and this is prominent with respect to high-frequency components caused by the skin effect and dielectric loss. For this reason, on the differential transmission line 103, frequency-dependent deterioration attenuation such as dielectric loss and resistance loss due to the skin effect occurs per unit transmission length. Therefore, on the receiving side, high performance is achieved by equalization technology (cable equalizing). It is necessary to reproduce the original signal which has been subjected to band compensation and has no deterioration attenuation.
判別回路１１６は、受信したリファレンス・クロックを用いて、差動伝送路１０３上における伝送損失の度合いを自動で判別する。 The determination circuit 116 automatically determines the degree of transmission loss on the differential transmission path 103 using the received reference clock.
図６には、リファレンス・クロックが差動伝送路１０３で伝送損失を受け、波形が劣化する様子を示している。同図において、左側がリファレンス・クロック発生回路１０２から出力された直後のクロックの波形であり、右側が差動伝送路１０３を通過してリファレンス・クロック受信回路１０５で受信したクロック劣化波形である。 FIG. 6 shows a state in which the reference clock receives a transmission loss in the differential transmission path 103 and the waveform deteriorates. In the figure, the left side is the waveform of the clock immediately after being output from the reference clock generation circuit 102, and the right side is the clock degradation waveform received by the reference clock receiving circuit 105 through the differential transmission path 103.
クロックの波形劣化の度合いは、例えば、クロックの振幅変化量（図２中の送信側の振幅Ｖ０から受信側の振幅Ｖ１への減衰）と、クロック半周期における立上がりと立下りの時間差（図６中のΔｔｘｐ−Δｔｘｍ）の変化量などによって最も顕著に表すことができる。立上がり時間はクロック半周期において時間に対する電圧の傾きが正（ｄＶ／ｄｔ＞０）となるクロック・エッジ時間であり、立下り時間は時間に対する電圧の傾きが負（ｄＶ／ｄｔ＜０）となるクロック・エッジ時間である。 The degree of clock waveform deterioration includes, for example, the amount of change in the clock amplitude (attenuation from the transmission-side amplitude V0 to the reception-side amplitude V1 in FIG. 2) and the time difference between the rise and fall in the half cycle of the clock (FIG. 6). (Δtxp−Δtxm) among them can be expressed most prominently. The rise time is a clock edge time in which the voltage gradient with respect to time is positive (dV / dt> 0) in the half clock cycle, and the fall time is a negative voltage gradient with respect to time (dV / dt <0). Clock edge time.
クロックの振幅変化量は、入力信号の振幅の大小にも直接影響される。そこで、本実施形態では、判別回路１１６は、後者のクロック半周期における立上がりと立下りの時間差を、伝送損失の大小度合いの判別度合いとして用いることにする。 The amount of change in the amplitude of the clock is directly affected by the amplitude of the input signal. Therefore, in this embodiment, the determination circuit 116 uses the time difference between the rise and fall in the latter half clock cycle as the determination degree of the degree of transmission loss.
図７Ａ〜図７Ｃには、差動伝送路１０３の伝送路の長さに応じてリファレンス・クロックの波形が劣化していく様子を示している。伝送損失は一般的に、同一材質において伝送路の長さ及び信号周波数のＮ乗に比例して増加する。したがって、各図を比較すると、Ｌ２＞Ｌ１＞Ｌ０とすると、以下の関係が成り立っている。 7A to 7C show how the waveform of the reference clock deteriorates according to the length of the transmission path of the differential transmission path 103. FIG. Transmission loss generally increases in proportion to the length of the transmission line and the Nth power of the signal frequency in the same material. Therefore, when the figures are compared, if L2> L1> L0, the following relationship is established.
（Δｔ２Ｐ−Δｔ２ｍ）＞（Δｔ１Ｐ−Δｔ１ｍ）＞（Δｔ０Ｐ−Δｔ０ｍ） (Δt2P−Δt2m)> (Δt1P−Δt1m)> (Δt0P−Δt0m)
上式から、伝送損失の大小度合いを伝送路の長さで表すことができることが分かる。すなわち、差動伝送路１０３の長さＬが過大でクロック波形が過度に歪んでしまった場合を除くと、差動伝送路１０３が長くなるにつれて、クロック半周期における立上がりと立下りの時間差（Δｔｘｐ−Δｔｘｍ）は大きくなっていく。（勿論、差動伝送路１０３が長くなるにつれて、クロックの振幅も小さくなっている。）したがって、判別回路１１６は、クロック受信回路１０５に対して立上がりと立下りの時間差（Δｔｘｐ−Δｔｘｍ）を検出し、これを評価することにより、任意長さの差動伝送路１０３における伝送損失及び長さを定量的に自動判別する。 From the above equation, it can be seen that the magnitude of the transmission loss can be expressed by the length of the transmission path. That is, except for the case where the length L of the differential transmission path 103 is excessively large and the clock waveform is excessively distorted, the time difference (Δtxp) between the rising and falling edges in the half cycle of the clock as the differential transmission path 103 becomes longer. -Δtxm) increases. (Of course, as the differential transmission path 103 becomes longer, the amplitude of the clock becomes smaller.) Therefore, the determination circuit 116 detects the time difference (Δtxp−Δtxm) between the rise and fall of the clock reception circuit 105. By evaluating this, the transmission loss and length in the differential transmission path 103 having an arbitrary length are automatically determined quantitatively.
図８Ａには、判別回路１１６の回路構成例を示している。また、図８Ｂには、図８Ａに示した回路をバイポーラ型トランジスタで構成した等価回路を示している。判別回路１１６は、全波整流器１１６Ａと、微分器１１６Ｂと、比較器１１６Ｃと、積分器１１６Ｄで構成される。図８Ｃには、判別回路１１６に入力される（波形劣化した）リファレンス・クロック、並びに各部１１６Ａ〜１１６Ｄを通過した後の信号波形を示している。 FIG. 8A shows a circuit configuration example of the determination circuit 116. FIG. 8B shows an equivalent circuit in which the circuit shown in FIG. 8A is composed of bipolar transistors. The discrimination circuit 116 includes a full-wave rectifier 116A, a differentiator 116B, a comparator 116C, and an integrator 116D. FIG. 8C shows a reference clock (waveform deteriorated) input to the discrimination circuit 116 and a signal waveform after passing through each of the units 116A to 116D.
クロック受信回路１０５で受信した劣化クロック波形に対して、まず全波整流器１１６Ａにより整流する。これによって、クロックの前半周期と後半周期の電圧情報の相殺を避けることができる。また、負の半周期の情報を正に変換し利用することによって、判別の高効率化を図ることができる。 The deteriorated clock waveform received by the clock receiving circuit 105 is first rectified by the full-wave rectifier 116A. As a result, it is possible to avoid cancellation of voltage information in the first half cycle and the second half cycle of the clock. Also, by converting negative half-cycle information to positive and using it, it is possible to increase the efficiency of discrimination.
次いで、微分器１１６Ｂにより差動の微分波形に整形させる。この際に、伝送損失の度合いを表す情報が、信号が正である時間と負である時間の比で表わされるように転換することになる。 Next, the differentiator 116B shapes the differential waveform. At this time, information indicating the degree of transmission loss is converted so as to be expressed as a ratio of the time when the signal is positive and the time when the signal is negative.
次いで、純粋に時間軸の情報だけを精度よく取り出すために、差動の微分波形を比較器１１６Ｃで電圧振幅値を差動波形のように揃える。そして、正負電圧の絶対値が同じになったため、積分器１１６Ｄで全周期時間に対して積分すると、正電圧値と負電圧の時間差が差分電圧（ＶＬ）として現れる。 Next, in order to accurately extract only the information on the time axis, the differential differential waveform is aligned with the voltage amplitude value like a differential waveform by the comparator 116C. Since the absolute values of the positive and negative voltages are the same, when the integrator 116D integrates with respect to the entire cycle time, the time difference between the positive voltage value and the negative voltage appears as a differential voltage (VL).
図９には、判別回路１１６から供給されるＶＬ値と伝送損失（利得）の周波数特性との相関を示している。正のＶＬ値は、クロック信号が差動伝送路１０３で伝送損失を受けたことを意味し、その値が高い程、伝送損失が大きい。同一伝送損失の周波数特性を持つ差動伝送路１０３においては、伝送損失は伝送路長に比例するので、ＶＬ値が高いことは伝送路長Ｌが長いことになる。したがって、図９Ａに示すように、ＶＬ値が高い、すなわち伝送路長Ｌが長くなるほど、周波数に依存した伝送損失の度合いが激しくなる。ＶＬ電圧値を伝送損失（若しくは伝送路長）に対して正規化すれば、ＶＬ値を観測することによって、任意の伝送路の伝送損失の度合い（若しくは伝送路長）を定量化することができる。 FIG. 9 shows the correlation between the VL value supplied from the determination circuit 116 and the frequency characteristic of transmission loss (gain). A positive VL value means that the clock signal has undergone transmission loss in the differential transmission path 103, and the higher the value, the larger the transmission loss. In the differential transmission path 103 having the frequency characteristics of the same transmission loss, the transmission loss is proportional to the transmission path length. Therefore, a high VL value means that the transmission path length L is long. Therefore, as shown in FIG. 9A, the higher the VL value, that is, the longer the transmission path length L, the greater the degree of transmission loss depending on the frequency. If the VL voltage value is normalized with respect to transmission loss (or transmission path length), the degree of transmission loss (or transmission path length) of any transmission path can be quantified by observing the VL value. .
ちなみに、ＶＬ値が０の場合は、クロック信号が伝送損失を受けていない、若しくは、伝送損失と相殺する利得の周波数特性を持つ回路素子を通した、状態で受信されたことを意味する。この場合、図９Ｂに示すように、伝送損失は周波数に依存しない。また、ＶＬ値が負の場合は、クロック信号が伝送損失より大きな利得の周波数特性を持つ回路素子を経由して受信されたことを意味する。この場合、図９Ｃに示すように、高周波数になるほど伝送特性が向上することになる。 Incidentally, when the VL value is 0, it means that the clock signal has not been subjected to transmission loss or has been received through a circuit element having a frequency characteristic of gain that cancels out the transmission loss. In this case, as shown in FIG. 9B, the transmission loss does not depend on the frequency. When the VL value is negative, it means that the clock signal is received via a circuit element having a frequency characteristic with a gain larger than the transmission loss. In this case, as shown in FIG. 9C, the higher the frequency, the better the transmission characteristics.
差動伝送路１０３を介して受信機に到着した各々のチャンネルの信号は同程度の劣化を受け、クロック信号伝送用のチャネルはＮＲＺデータ信号伝送用のチャネルはほぼ同じ高周波減衰特性を持つ。したがって、差動伝送路１０３を通じて受信機に到来した各チャンネルの信号は同程度の波形劣化を受けることから、クロック信号伝送用のチャネルはＮＲＺデータ信号伝送用のチャネルはほぼ同じ高周波減衰特性を持つと理解されるので、判別回路１１６によるリファレンス・クロックの波形劣化の判別結果に基づいて高速デジタル・データ受信回路１０４において受信したデータ信号についても、その伝送損失を推定して、データ・チャネル及びクロック・チャネルのそれぞれについて高域ゲイン補償フィルタの特性制御を行なうことができる。 The signal of each channel arriving at the receiver via the differential transmission path 103 is subjected to the same degree of deterioration, and the channel for clock signal transmission has the same high frequency attenuation characteristic as the channel for NRZ data signal transmission. Therefore, since the signal of each channel that has arrived at the receiver through the differential transmission path 103 is subjected to the same degree of waveform deterioration, the channel for clock signal transmission has substantially the same high-frequency attenuation characteristics as the channel for NRZ data signal transmission. Therefore, the transmission loss of the data signal received by the high-speed digital data receiving circuit 104 based on the discrimination result of the waveform deterioration of the reference clock by the discrimination circuit 116 is estimated, and the data channel and clock are The characteristics of the high frequency gain compensation filter can be controlled for each channel.
高速デジタル・データ受信回路１０４並びにリファレンス・クロック受信回路１０５の後段には高域ゲインを補償するフィルタ回路１１７、１１８がそれぞれ配設されている。各フィルタ１１７、１１８は、高域利得型又は低域減衰型として構成され、伝送損失を相殺あるいは緩和する。 Filter circuits 117 and 118 for compensating for the high-frequency gain are provided at the subsequent stage of the high-speed digital data receiving circuit 104 and the reference clock receiving circuit 105, respectively. Each filter 117 and 118 is configured as a high-frequency gain type or a low-frequency attenuation type, and cancels or mitigates transmission loss.
図１０Ａには、高域利得可変型に構成されたフィルタ１１８を備えた受信機の構成例を示している。また、図１１Ａには、高周波数帯域が劣化減衰した劣化信号に対して、判別回路１１６から出力される制御電圧ＶＬにより特性制御される高周波利得型フィルタを適用して周波数等化を行なう動作原理を示している。この場合のフィルタ１１８は、制御電圧ＶＬ１〜ＶＬ２に従って高域利得可変できる動作をするように構成されており、差動伝送路１０３の伝送損失と相殺あるいは緩和する適切な制御電圧ＶＬを判別回路１１６から供給することにより、受信した劣化信号の再生整形することができる。この場合、ＶＬはＶＬ１とＶＬ２の差動電圧に相当する。 FIG. 10A shows a configuration example of a receiver including a filter 118 configured as a high-frequency gain variable type. FIG. 11A also shows an operating principle of performing frequency equalization by applying a high frequency gain filter whose characteristics are controlled by a control voltage VL output from the discrimination circuit 116 to a deteriorated signal whose high frequency band has deteriorated and attenuated. Is shown. In this case, the filter 118 is configured to operate so that the high-frequency gain can be varied in accordance with the control voltages VL1 and VL2, and the determination circuit 116 determines an appropriate control voltage VL that cancels or mitigates the transmission loss of the differential transmission path 103. By supplying from, it is possible to regenerate and shape the received deteriorated signal. In this case, VL corresponds to the differential voltage between VL1 and VL2.
一方、図１０Ｂには、低域減衰可変型に構成されたフィルタ１１８を備えた受信機の構成例を示している。また、図１１Ｂには、高周波数帯域が劣化減衰した劣化信号に対して、判別回路１１６から出力される制御電圧ＶＬにより特性制御される低周波減衰型フィルタを適用して周波数等化を行なう動作原理を示している。この場合のフィルタ１１８は、制御電圧ＶＬに従って低域利得可変できる動作をするように構成されており、差動伝送路１０３の伝送損失と相殺あるいは緩和する適切な制御電圧ＶＬを判別回路１１６から供給することにより、受信した劣化信号の再生整形することができる。 On the other hand, FIG. 10B shows a configuration example of a receiver including a filter 118 configured as a low-frequency attenuation variable type. Also, FIG. 11B shows an operation for performing frequency equalization by applying a low-frequency attenuation filter whose characteristics are controlled by the control voltage VL output from the discrimination circuit 116 to a deteriorated signal whose high frequency band has deteriorated and attenuated. The principle is shown. In this case, the filter 118 is configured to operate so that the low-frequency gain can be varied in accordance with the control voltage VL. By doing so, the received degraded signal can be reshaped and shaped.
ここで、クロック半周期における立上がりと立下りの時間差（Δｔｘｐ−Δｔｘｍ）に基づいてクロックの波形劣化の度合いの判定を行なう判別回路１１６を用いた場合を例にとって考察してみる。 Here, a case where the determination circuit 116 for determining the degree of deterioration of the clock waveform based on the time difference (Δtxp−Δtxm) between the rising edge and the falling edge in the half clock cycle is taken as an example.
ある初期制御電圧ＶＬ０（例えば０Ｖ）をフィルタ１１７、１１８に与えたときに、もし最適制御電圧ＶＡよりＶＬ０が低ければ、伝送損失の判別回路１１６では、フィルタ１０８で受信したクロック再生信号に対して、ＶＬ＝ＶＬ１＞ＶＬ０の判別結果となる。ＶＬ１の制御電圧をフィルタ１１８にフィードバックすることによって、フィルタ１１８により高い利得特性を生成させることになる。反対に、もし最適制御電圧ＶＡよりＶＬ０が高ければ、伝送損失の判別回路１１６では、ＶＬ＝ＶＬ１＜ＶＬ０の判別結果となる。ＶＬ１をフィルタ１１８にフィードバックすることによって、フィルタ１１８により低い利得特性を生成させることになる。 When a certain initial control voltage VL0 (for example, 0V) is applied to the filters 117 and 118, if VL0 is lower than the optimum control voltage VA, the transmission loss discriminating circuit 116 applies to the clock recovery signal received by the filter 108. , VL = VL1> VL0. By feedback to the filter 118 the control voltage of VL1, so that to produce a high gain characteristic by the filter 118. On the other hand, if VL0 is higher than the optimum control voltage VA, the transmission loss discrimination circuit 116 gives a discrimination result of VL = VL1 <VL0. By feedback to the filter 118 VL1, thereby to produce a low gain characteristic by the filter 118.
このようにフィードバック周期の増加につれて、ＶＬが次第に最適制御電圧ＶＡに収束していくので、フィルタ１１８の出力部では広い帯域でフラットとなる周波数特性が得られる。フーリエ理論に基づければ、クロック信号も異なった周波数の正弦波の足し合せと見なすことができる。利得（若しくは減衰）が周波数に依存せずに一定ということは、クロック信号が振幅の増減以外に、波形の劣化がないことを意味する（実際の動作特性には、カットオフ周波数という再生できない周波数領域が存在するので、補償できない分に多少の劣化が生じる）。 Thus, as the increase in the feedback period, since VL is converges gradually optimal control voltage VA, the frequency characteristic is obtained as a flat in a wide band at the output of filter 118. Based on Fourier theory, the clock signal can also be regarded as a sum of sine waves of different frequencies. The fact that the gain (or attenuation) is constant without depending on the frequency means that the clock signal has no waveform deterioration other than the amplitude increase / decrease (the actual operating characteristics include a frequency that cannot be reproduced, such as a cut-off frequency). Since there is a region, some degradation will occur if it cannot be compensated).
したがって、クロック信号が伝送路において受けた伝送損失を、判別回路１１６によって伝送損失の度合いを定量化し、フィルタ１１８によってクロック信号の伝送損失を補償することになる。同様に、データ信号も異なった周波数の正弦波の足し合わせと見なすことかせできるので、クロック信号と同程度の伝送損失を受けたときには、データ・チャネル側のフィルタ１１７についても同程度のフィルタ特性で補償すれば良い。そのため、判別回路１１６によって、生成された制御電圧ＶＬをデータ・チャンネルのフィルタ１１７にもフィードバックを掛けるようにすれば、データ信号の等化を同様に行なうことができる。
Therefore, the transmission loss received by the clock signal in the transmission path is quantified by the discrimination circuit 116, and the transmission loss of the clock signal is compensated by the filter 118. Similarly, since the data signal can be regarded as an addition of sine waves having different frequencies, the data channel side filter 117 has the same filter characteristics when receiving a transmission loss of the same level as that of the clock signal. Compensation is sufficient. Therefore, the determination circuit 116, if the generated control voltage VL to multiply the feedback to the filter 117 of the data channel, it is possible to perform equalization of the data signal as well.
図１２には、受信機側において量子化帰還回路と伝送損失度合いの判別回路と組み合わせた場合の通信システムの構成例を示している。この場合、判別回路１１６及びフィルタ回路１１７によって、ある任意長さの伝送路の伝送損失が補償されて、伝送損失によるデータ信号の劣化が回避できるとともに、再生された信号を上記の振幅情報抽出回路１０６と量子化帰還回路１０７、１０８によってＤＣオフセットを除去してジッタ特性の改善を行なうことができる。したがって、毎秒ギガビット以上の高速信号でも、送信側の出力振幅があるダイナミックレンジを持っても、伝送路の伝送損失が不明であっても、受信の出力側から伝送損失を相殺し（あるいは緩和し）、ジッタ特性を改善した最適な再生波形が得ることができる。 FIG. 12 shows a configuration example of a communication system in the case of combining a quantization feedback circuit and a transmission loss degree determination circuit on the receiver side. In this case, the determination circuit 116 and the filter circuit 117 compensate for the transmission loss of a transmission path of a certain arbitrary length, so that the deterioration of the data signal due to the transmission loss can be avoided, and the reproduced signal is used as the amplitude information extraction circuit. The jitter characteristics can be improved by removing the DC offset by 106 and the quantization feedback circuits 107 and 108. Therefore, even for high-speed signals of more than gigabits per second, even if the transmission side has a dynamic range with a certain output amplitude or the transmission loss of the transmission path is unknown, the transmission loss is canceled (or reduced) from the reception output side. ), An optimum reproduction waveform with improved jitter characteristics can be obtained.
図１３Ａには、図１２に示した通信システムの変形例を示している。図示の通信システムは、送信機側からの出力信号が一定の振幅を有することを前提としたものであり、振幅情報抽出回路１０６を省略してシステム構成の簡素化を図っている。この場合、送信機側の振幅（Ｖｔｘ）が既知なので、受信機側での受信信号振幅（Ｖｒｘ）は、下式（１）に示すように、伝送路の減衰量（伝送損失とＤＣ的な抵抗損を含む）の関数として表される。 FIG. 13A shows a modification of the communication system shown in FIG. The illustrated communication system is based on the premise that the output signal from the transmitter side has a constant amplitude, and the amplitude information extraction circuit 106 is omitted to simplify the system configuration. In this case, since the amplitude (Vtx) on the transmitter side is known, the received signal amplitude (Vrx) on the receiver side is represented by the attenuation amount (transmission loss and DC characteristics) of the transmission line as shown in the following equation (1). (Including resistance loss).
減衰量（ｄＢ）＝２０×ｌｏｇ（Ｖｒｘ／Ｖｔｘ） …（１） Attenuation (dB) = 20 × log (Vrx / Vtx) (1)
また、伝送路の材質や構成が一様であれば、減衰量は単位長さに対する変化量に換算できるため、受信側の受信信号振幅を判別回路１１６で得られた減衰量の判別結果（ＶＬ１、ＶＬ２）から正規化することができる。 Further, if the material and configuration of the transmission line are uniform, the attenuation can be converted into an amount of change with respect to the unit length. Therefore, the received signal amplitude on the reception side is determined by the determination result of the attenuation (VL1). , VL2) can be normalized.
したがって、図１３Ａに示すように、電圧電流を正規化する正規化回路１０６´で振幅情報抽出回路１０６を代用することができる。この正規化回路１０６は、送信信号振幅Ｖｔｘが一定であるという前提の下で、判別回路１１６から出力される伝送損失による伝送信号の減衰量から上式を用いて受信信号振幅Ｖｒｘを算出する。 Therefore, as shown in FIG. 13A, the amplitude information extraction circuit 106 can be replaced by a normalization circuit 106 ′ that normalizes the voltage / current. The normalization circuit 106 calculates the reception signal amplitude Vrx using the above equation from the attenuation amount of the transmission signal due to the transmission loss output from the determination circuit 116 under the assumption that the transmission signal amplitude Vtx is constant.
図１３Ｂには、正規化回路１０６´の回路構成例を示している。図示の正規化回路１０６´は、判別回路１１６から供給される伝送損失ＶＬが最大若しくは所定値以上のときには制御電流Ｉを流すが、伝送損失が最小若しくは所定値を下回るときには制御電流をＩからＩ（１＋β）に割り増しする（但し、βは正数）。 FIG. 13B shows a circuit configuration example of the normalization circuit 106 ′. The normalization circuit 106 ′ shown in the drawing passes the control current I when the transmission loss VL supplied from the discrimination circuit 116 is maximum or above a predetermined value, but when the transmission loss is minimum or below a predetermined value, the control current I is changed from I to I. It is increased to (1 + β) (where β is a positive number).
そして、量子化帰還回路１０７、１０８は、正規化回路１０６´から供給される受信信号振幅Ｖｒｘに基づいてクロック及びデータの各チャネルでの入力信号振幅を推定すると、それぞれのチャネルの量子化帰還回路において量子化帰還出力振幅を入力信号振幅に追随させて、量子化帰還回路の動作条件を成立させる。これによって、差動伝送路１０３に含まれる各チャネルにおいて、信号に含まれるＤＣオフセット成分を正確に取り除いて、最適な受信波形に変換することができる。 When the quantization feedback circuits 107 and 108 estimate the input signal amplitude in each channel of the clock and data based on the reception signal amplitude Vrx supplied from the normalization circuit 106 ′, the quantization feedback circuit of each channel , The quantization feedback output amplitude is made to follow the input signal amplitude to establish the operation condition of the quantization feedback circuit. Thereby, in each channel included in the differential transmission path 103, it is possible to accurately remove the DC offset component included in the signal and convert it into an optimal received waveform.
図１４には、図１２に示した通信システムのさらに他の変形例を示している。図１２に示した通信システムでは、受信機側において伝送路損失の補償とジッタ特性の改善の効果を得ることができる。これに対し、図１４に示す通信システムでは、データ・チャネル及びクロック・チャネルそれぞれの量子化帰還回路１０７、１０８の後段に送信信号振幅再生回路１１０、１１１を配設して、さらに伝送路で受けた振幅減衰量に対しても補償して、受信器の出力段において、送信機が差動伝送路１０３に送出する際と同じ振幅Ｖｔｘの信号を再生するように構成されている。 FIG. 14 shows still another modification of the communication system shown in FIG. In the communication system shown in FIG. 12, it is possible to obtain effects of compensating for transmission line loss and improving jitter characteristics on the receiver side. On the other hand, in the communication system shown in FIG. 14, transmission signal amplitude recovery circuits 110 and 111 are arranged after the quantization feedback circuits 107 and 108 for the data channel and the clock channel, respectively, and further received by the transmission path. The signal is also compensated for the amount of amplitude attenuation, and at the output stage of the receiver, a signal having the same amplitude Vtx as that transmitted from the transmitter to the differential transmission path 103 is reproduced.
このような場合、振幅特性、ジッタ特性ともに、送信信号に極めて近い信号を受信機の出力段において複製する効果が得られる。このような受信機は、中継機として作用して、さらに他の受信機に向けてデータ及びリファレンス・クロックを再送信することができる。 In such a case, both the amplitude characteristics and the jitter characteristics can be obtained by replicating a signal very close to the transmission signal at the output stage of the receiver. Such a receiver can act as a repeater and retransmit data and reference clocks to other receivers.
送信信号振幅（Ｖｔｘ）及び受信信号振幅（Ｖｒｘ）と伝送損失との関係を表した上式（１）において、伝送路の減衰量と受信信号振幅（Ｖｒｘ）が分かれば、送信信号振幅Ｖｔｘを特定することができる。図１１４に示した通信システムでは、判別回路１１６によって伝送路の減衰量を得ることができるとともに、振幅抽出回路１０６によって受信振幅（Ｖｒｘ）が得られる。そして、得られたそれぞれの情報に対して制御電流での正規化を行ない、その制御電流を介して、送信信号振幅再生回路１１０、１１１で送信振幅Ｖｔｘを再生することができる。 In the above equation (1) representing the relationship between the transmission signal amplitude (Vtx) and the reception signal amplitude (Vrx) and the transmission loss, if the attenuation amount of the transmission path and the reception signal amplitude (Vrx) are known, the transmission signal amplitude Vtx is obtained. Can be identified. In the communication system shown in FIG. 114, the attenuation amount of the transmission path can be obtained by the discrimination circuit 116, and the reception amplitude (Vrx) can be obtained by the amplitude extraction circuit 106. Then, the obtained information is normalized with the control current, and the transmission amplitude Vtx can be reproduced by the transmission signal amplitude reproduction circuits 110 and 111 via the control current.
図１５には、送信信号振幅再生回路１１０、１１１の回路構成例を示している。図示の送信信号振幅再生回路１１０、１１１では、判別回路１１６から供給される伝送損失ＶＬが最小若しくは所定値を下回るときには制御電流２×Ｉ０を流すが、伝送損失が最大若しくは所定値を超えるときには制御電流を２×Ｉ０から２×Ｉ０（１＋α）に割り増しする（但し、αは正数）。 FIG. 15 shows a circuit configuration example of the transmission signal amplitude reproduction circuits 110 and 111. In the illustrated transmission signal amplitude reproduction circuits 110 and 111, when the transmission loss VL supplied from the discrimination circuit 116 is minimum or below a predetermined value, a control current 2 × I0 is supplied, but when the transmission loss is maximum or exceeds a predetermined value, control is performed. The current is increased from 2 × I0 to 2 × I0 (1 + α) (where α is a positive number).
例えば、対象となる伝送路の最大と最小抵抗損失の差が−３ｄＢとする。フィルタ１１７の再生出力電圧にて換算すれば、伝送路の最大減衰量時のＶｔｘが約１．４×Ｖｒｘで、伝送路の最小減衰量時のＶｔｘがＶｒｘになる。図１５中の振幅情報抽出回路１０６において、受信信号のＶｒｘ振幅情報を電流情報２×Ｉ０に変換する。送信信号再生回路１１０、１１１において、最大０．４Ｖｒｘの振幅補償量を２×Ｉ０×α（但し、α＝０．４）の電流を流すことによって、可変制御電流回路にＶＬ（＝ＶＬ１−ＶＬ２）に比例した２×Ｉ０〜１．４×２×Ｉ０のＤＣ電流が流れる。送信信号再生回路１１０、１１１の出力負荷では、Ｖｒｘ〜１．４×Ｖｒｘの出力振幅、つまり送信側の出力振幅を得ることができる。 For example, the difference between the maximum and minimum resistance loss of the target transmission line is −3 dB. In terms of the regenerative output voltage of the filter 117, Vtx at the maximum attenuation of the transmission line is about 1.4 × Vrx, and Vtx at the minimum attenuation of the transmission line is Vrx. In the amplitude information extraction circuit 106 in FIG. 15, the Vrx amplitude information of the received signal is converted into current information 2 × I0. In the transmission signal regeneration circuits 110 and 111, by supplying a current of 2 × I0 × α (where α = 0.4) with an amplitude compensation amount of 0.4Vrx at the maximum, VL (= VL1−VL2) is supplied to the variable control current circuit. ), A DC current of 2 × I0 to 1.4 × 2 × I0 flows. With the output load of the transmission signal regeneration circuits 110 and 111, an output amplitude of Vrx to 1.4 × Vrx, that is, an output amplitude on the transmission side can be obtained.
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。 The present invention has been described in detail above with reference to specific embodiments. However, it is obvious that those skilled in the art can make modifications and substitutions of the embodiment without departing from the gist of the present invention.
本明細書では、ＨＤＭＩインターフェースに適用した実施形態を中心に説明してきたが、本発明の要旨はこれに限定されるものではない。高速のデジタル・データをＴＭＤＳやＬＶＤＳといった差動伝送路を通して長距離伝送するその他の場合や、リファレンス・クロックを含んだシリアル通信のさまざまな受信系において各信号からＤＣオフセット成分の除去を行なう際に、同様に本発明を適用することができる。 In this specification, the embodiment applied to the HDMI interface has been mainly described, but the gist of the present invention is not limited to this. In other cases where high-speed digital data is transmitted over long distances through differential transmission lines such as TMDS and LVDS, and when DC offset components are removed from each signal in various serial communication reception systems including a reference clock. Similarly, the present invention can be applied.
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。 In short, the present invention has been disclosed in the form of exemplification, and the description of the present specification should not be interpreted in a limited manner. In order to determine the gist of the present invention, the claims should be taken into consideration.
１０１…高速デジタル・データ発生回路
１０２…リファレンス・クロック発生回路
１０３…差動伝送路
１０４…高速デジタル・データ受信回路
１０５…リファレンス・クロック受信回路
１０６…振幅情報抽出回路
１０７、１０８…量子化帰還回路
１１０、１１１…送信信号振幅再生回路
１１６…判別回路
１１６Ａ…全波整流器
１１６Ｂ…微分器
１１６Ｃ…比較器
１１６Ｄ…積分器
１１７、１１８…フィルタ回路
DESCRIPTION OF SYMBOLS 101 ... High-speed digital data generation circuit 102 ... Reference clock generation circuit 103 ... Differential transmission path 104 ... High-speed digital data reception circuit 105 ... Reference clock reception circuit 106 ... Amplitude information extraction circuit 107, 108 ... Quantization feedback circuit 110, 111... Transmission signal amplitude regeneration circuit 116... Discrimination circuit 116A.
Claims (6)
前記送信機側から前記差動伝送路に送信された各データ・チャンネルの信号を受信するデジタル・データ受信部と、
前記送信機側から前記差動伝送路に送信されたリファレンス・クロックを受信するリファレンス・クロック受信部と、
前記リファレンス・クロック受信部において受信したリファレンス・クロックにおける振幅情報を抽出し、この振幅情報に基づいてクロック及びデータの各チャネルでの入力信号の振幅を推定する振幅情報抽出部と、
前記デジタル・データ受信部及び前記リファレンス・クロック受信部それぞれの後段に配設され、各部からＤＣオフセット成分を含んだ信号を入力し、前記振幅情報抽出部から供給される入力信号の振幅に量子化帰還出力信号の振幅を追随させて該ＤＣオフセット成分を除去する量子化帰還部と、
を具備し、
前記の各量子化帰還部は、ＤＣオフセット電圧Ｖｏｓを含んだ入力信号と当該量子化帰還部におけるフィードバック電圧ＶＦＢを加算する加算器と、前記加算器の出力に基づいてＤＣオフセットを相殺する振幅からなる量子化帰還出力信号を生成する比較器と、該量子化帰還出力信号を積分してＤＣオフセット電圧Ｖｏｓと相殺するフィードバック電圧ＶＦＢを生成して前記加算器に入力する積分器を備え、前記振幅情報抽出部から供給される入力信号の振幅に量子化帰還出力信号の振幅を追随させながら、該入力信号の信号振幅に当該量子化帰還部の出力振幅が一致することを動作条件とする量子化帰還の動作原理に基づいて入力信号に含まれるＤＣオフセット成分を除去する、
ことを特徴とするデータ受信装置。 A data receiving device for receiving digital data from a transmitter via a differential transmission line composed of two or more channels including one channel of a reference clock,
A digital data receiving unit for receiving a signal of each data channel transmitted from the transmitter side to the differential transmission path;
A reference clock receiver for receiving a reference clock transmitted from the transmitter side to the differential transmission path;
An amplitude information extracting unit that extracts amplitude information in the reference clock received by the reference clock receiving unit and estimates the amplitude of the input signal in each channel of the clock and data based on the amplitude information;
Arranged at the subsequent stage of each of the digital data receiving unit and the reference clock receiving unit, a signal including a DC offset component is input from each unit, and quantized to the amplitude of the input signal supplied from the amplitude information extracting unit A quantization feedback unit that follows the amplitude of the feedback output signal to remove the DC offset component;
Comprising
Each quantization feedback unit includes an adder that adds an input signal including the DC offset voltage Vos and a feedback voltage VFB in the quantization feedback unit, and an amplitude that cancels the DC offset based on the output of the adder. A comparator that generates a quantized feedback output signal, and an integrator that integrates the quantized feedback output signal to generate a feedback voltage VFB that cancels the DC offset voltage Vos and inputs the feedback voltage VFB to the adder. Quantization with an operating condition that the amplitude of the quantized feedback output signal follows the amplitude of the input signal supplied from the information extraction unit and the output amplitude of the quantized feedback unit matches the signal amplitude of the input signal. Removing the DC offset component contained in the input signal based on the operating principle of feedback;
A data receiving apparatus.
ことを特徴とする請求項１に記載のデータ受信装置。 One cycle of the reference clock is an integer multiple of the bit time of the data signal.
The data receiving device according to claim 1.
前記デジタル・データ受信部及びリファレンス・クロック受信部の後段にそれぞれ配設された、前記差動伝送路の伝送損失の周波数特性と反対方向の周波数特性を持った伝送損失補償用フィルタとをさらに備え、前記の各量子化帰還部は該伝送損失補償用フィルタの後段に配設され、
前記伝送損失度合い判別部における高周波特性減衰特性の推定結果に基づいて前記フィルタにおける高域利得特性又は低域減衰特性の制御を行なう、
ことを特徴とする請求項１に記載のデータ受信装置。 A transmission loss degree determination unit that determines the degree of transmission loss in the reference clock based on waveform degradation caused by the reference clock received by the reference clock reception unit passing through the differential transmission line transmission line. When,
A transmission loss compensation filter having a frequency characteristic opposite to the frequency characteristic of the transmission loss of the differential transmission path, which is disposed in the subsequent stage of the digital data receiving unit and the reference clock receiving unit, respectively. In addition, each of the quantization feedback units is disposed after the transmission loss compensation filter,
Control the high-frequency gain characteristic or low-frequency attenuation characteristic in the filter based on the estimation result of the high-frequency characteristic attenuation characteristic in the transmission loss degree determination unit,
The data receiving device according to claim 1.
前記振幅情報抽出部は、（前記リファレンス・クロック受信部において受信したリファレンス・クロックから振幅情報を抽出することに代えて）、前記伝送損失度合い判別部により推定された伝送路の減衰量と、前記送信機からの出力信号振幅に基づいて、前記リファレンス・クロック受信部において受信した信号の振幅を算出する、
ことを特徴とする請求項３に記載のデータ受信装置。 In the case where the output signal from the transmitter side to each channel of the differential transmission path has a constant amplitude,
The amplitude information extraction unit (instead of extracting amplitude information from the reference clock received by the reference clock reception unit), the transmission path attenuation estimated by the transmission loss degree determination unit, Based on the output signal amplitude from the transmitter, to calculate the amplitude of the signal received in the reference clock receiver ,
The data receiving apparatus according to claim 3.
ことを特徴とする請求項３に記載のデータ受信装置。 Each quantization feedback unit further includes a transmission signal amplitude regeneration unit that regenerates a signal having the same amplitude as that transmitted by the transmitter to the differential transmission path, after each of the transmission loss compensation filters.
The data receiving apparatus according to claim 3.
ことを特徴とする請求項５に記載のデータ受信装置。
Each of the transmission signal amplitude reproducing units reproduces the amplitude of the transmission signal based on the amplitude of the input signal estimated in the amplitude information extracting unit.
The data receiving apparatus according to claim 5.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006304584A JP5135767B2 (en) | 2006-11-09 | 2006-11-09 | Data receiver |
| US11/979,480 US8355428B2 (en) | 2006-11-09 | 2007-11-05 | Data receiving device |
| CN2007101657909A CN101179297B (en) | 2006-11-09 | 2007-11-09 | Data receiving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006304584A JP5135767B2 (en) | 2006-11-09 | 2006-11-09 | Data receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008124669A JP2008124669A (en) | 2008-05-29 |
| JP5135767B2 true JP5135767B2 (en) | 2013-02-06 |
Family
ID=39405411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006304584A Expired - Fee Related JP5135767B2 (en) | 2006-11-09 | 2006-11-09 | Data receiver |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5135767B2 (en) |
| CN (1) | CN101179297B (en) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100254491A1 (en) * | 2009-04-01 | 2010-10-07 | General Electric Company | Dc offset compensating system and method |
| CN102045512B (en) * | 2009-10-21 | 2013-07-03 | 宏正自动科技股份有限公司 | Multi-computer switcher, signal stretcher and audio/video signal detection method |
| JP5573361B2 (en) * | 2010-05-25 | 2014-08-20 | ソニー株式会社 | Transmission device, reception device, transmission method, reception method, and transmission / reception device |
| JP6031745B2 (en) * | 2011-10-17 | 2016-11-24 | ソニー株式会社 | Transmitting apparatus, transmitting method, and receiving apparatus |
| JP6190701B2 (en) * | 2013-11-25 | 2017-08-30 | 株式会社メガチップス | Data receiving apparatus and fail-safe circuit |
| CN103746949B (en) * | 2013-12-11 | 2017-01-18 | 厦门市迅芯电子科技有限公司 | Signal reception equalization processing method |
| US9935839B2 (en) * | 2016-03-03 | 2018-04-03 | Parade Technologies, Ltd. | Display data channel snooping scheme for retimers |
| JP6660773B2 (en) * | 2016-03-04 | 2020-03-11 | ルネサスエレクトロニクス株式会社 | Semiconductor device, light source control device and light source control system |
| WO2017177422A1 (en) * | 2016-04-14 | 2017-10-19 | 华为技术有限公司 | Differential signal compensation method and apparatus |
| CN106411797B (en) * | 2016-08-31 | 2019-12-03 | 硅谷数模半导体（北京）有限公司 | The adaptive equilibrium method and device of receiver |
| CN107995135B (en) * | 2017-10-31 | 2021-07-23 | 北京集创北方科技股份有限公司 | Channel attenuation compensation system, method, circuit, storage medium and processor |
| DE112019001819T5 (en) * | 2018-04-06 | 2021-01-07 | Rohm Co., Ltd. | RECEIVING SYSTEM, TRANSMISSION SYSTEM AND VEHICLE |
| JP7136716B2 (en) * | 2019-02-08 | 2022-09-13 | 日立Astemo株式会社 | Electronic control device, judgment method |
| CN112448901B (en) * | 2019-08-29 | 2022-04-05 | 华为技术有限公司 | Channel compensation method and device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140875A (en) * | 1992-10-27 | 1994-05-20 | Matsushita Electric Ind Co Ltd | Automatic equalizer |
| JPH06169232A (en) * | 1992-11-27 | 1994-06-14 | Matsushita Electric Ind Co Ltd | Automatic equalizer |
| US5426389A (en) * | 1993-01-21 | 1995-06-20 | Gennum Corporation | System for DC restoration of serially transmitted binary signals |
| JPH0869605A (en) * | 1994-08-30 | 1996-03-12 | Sony Corp | Quantization feedback circuit |
| CN100502241C (en) * | 2001-11-07 | 2009-06-17 | 华为技术有限公司 | Electric signal scrambling device |
-
2006
- 2006-11-09 JP JP2006304584A patent/JP5135767B2/en not_active Expired - Fee Related
-
2007
- 2007-11-09 CN CN2007101657909A patent/CN101179297B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101179297A (en) | 2008-05-14 |
| CN101179297B (en) | 2012-05-30 |
| JP2008124669A (en) | 2008-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5135767B2 (en) | Data receiver | |
| JP2009055306A (en) | Data receiver | |
| US7738567B2 (en) | Baseline wander correction for communication receivers | |
| US7167517B2 (en) | Analog N-tap FIR receiver equalizer | |
| US20080212715A1 (en) | Method and apparatus for baseline wander compensation in Ethernet application | |
| US7400675B2 (en) | System and method for digital adaptive equalization with failure detection and recovery | |
| US8929747B1 (en) | Reducing pulse narrowing in the transmitter signal that drives a limiting E/O converter for optical fiber channels | |
| US8355428B2 (en) | Data receiving device | |
| JP2007527185A (en) | Method and circuit for adaptive equalization of a plurality of signals in response to a control signal generated from one of the equalization signals | |
| US8659986B1 (en) | Crosstalk cancellation for a multiport ethernet system | |
| US8428111B2 (en) | Crosstalk emission management | |
| US9485120B1 (en) | Method and apparatus for signal detection and baseline wander cancellation | |
| US20080159414A1 (en) | Apparatus for and method of baseline wander mitigation in communication networks | |
| EP1538797B1 (en) | Electrical backplane transmission using duobinary signaling | |
| US6570916B1 (en) | Adaptive equalization circuit and method | |
| EP3413525B1 (en) | Circuits for correction of signals susceptible to baseline wander | |
| US8737461B2 (en) | Receiving equalization device in communication system and receiving equalization method | |
| US20070053419A1 (en) | Adaptive analog equalizer and digital signal receiver having the same | |
| JP5834983B2 (en) | Method for compensating phase distortion of transmission data signal in linear equalizer and linear equalizer | |
| JP2010135957A (en) | Waveform equalizer and waveform equalization method, data receiver and data reception method, and computer program | |
| US8320503B2 (en) | Receiver | |
| US10873365B1 (en) | Alien crosstalk cancellation for a multiport ethernet system | |
| CN113141196B (en) | Channel compensation method and communication device | |
| JP5018027B2 (en) | Data receiver | |
| US8416673B1 (en) | Canceling far end cross-talk in communication systems |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120724 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120807 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121016 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121029 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151122 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |