JP5096020B2 - インダクタンス負荷制御装置 - Google Patents

Description

本発明は、Ｈブリッジ回路を用いてモータ巻線等のインダクタンス負荷を制御する装置に関し、特に、上記インダクタンス負荷に流れる電流を連続的に検出する技術に関するものである。

従来からＨブリッジ回路のスイッチング素子をオンオフ制御してモータの電流を制御するモータ制御装置が実用されている。このモータ制御装置では、上記スイッチング素子をオンオフ制御するために、モータに流れる電流を検出する必要がある。そこで、従来、次のような手法によってモータ電流を検出している。

i）モータコイルに直列接続した電流検出素子によってモータ電流を検出する。（例えば、特許文献１）
ii）Ｈブリッジ回路とグラウンドとの間に介在させた１つの電流検出抵抗器によってモータ電流を検出する。（例えば、特許文献２）
iii）Ｈブリッジ回路の一方のローサイドスイッチ素子とグラウンド間に第１の電流検出抵抗を介在させるとともに、Ｈブリッジ回路の他方のローサイドスイッチ素子とグラウンド間に第２の電流検出抵抗器を介在させ、これらの電流検出抵抗器の端子電圧に基づいてモータ電流を検出する。具体的には、上記各電流検出抵抗器を用いてモータの巻線に流れる駆動電流を検出し、この駆動電流を補正回路で平均化した電流を還流電流と見なすようにしている。（例えば、特許文献３）
特開２００６−１２９５４３号公報 特開２００１−２５２９６号公報 特開平１０−１００９１４号公報

上記手法i）は、電流検出素子として電源を内蔵する双方向性の高価なものを使用する必要がある。
上記手法ii）は、１つの電流検出抵抗器を用いるので、還流電流を検出することができず、このため、還流電流を流すスイッチングシーケンス、つまり、電流のリプルを小さくすることができるスイッチングシーケンスを採用することができない。
上記手法iii）では、還流電流を直接検出しないで、演算によって得るようにしている。このように、還流電流を直接的に検出しない手法では、上記補正回路等を必要とするため構成が複雑かつ高価になり、しかも、還流電流を精度良く検出することができないおそれがある。さらに、この手法iii）は、還流電流を電源側に戻すスイッチングシーケンスを併用しているので、モータ電流のリプルも大きくなる。

本発明は、このような従来の問題点に着目してなされたものであり、その目的は、高価な電流検出手段を使用する必要がなく、しかも、電流のリプルを小さくすることが可能なスイッチングシーケンスを採用して、インダクタンス負荷に流れる電流を連続的かつ精度よく検出することができるインダクタンス負荷制御装置を提供することにある。

本発明は、上記目的を達成するため、ブリッジ接続したスイッチング素子を有し、該スイッチング素子を介してインダクタンス負荷に電流を流すＨブリッジ回路と、前記Ｈブリッジ回路における一方のローサイドスイッチング素子とグラウンド間に介在させた第１の電流検出抵抗器と、前記Ｈブリッジ回路における他方のローサイドスイッチング素子とグラウンド間に介在させた第２の電流検出抵抗器と、前記第１、第２の電流検出抵抗器の端子電圧に基づいて、前記インダクタンス負荷に流れる電流を検出する電流検出手段と、前記インダクタンス負荷に流れる電流に基づいてＰＷＭ信号を形成するＰＷＭ信号形成手段と、前記ＰＷＭ信号に基づいて、前記Ｈブリッジ回路における対角の各スイッチング素子を介して前記負荷に駆動電流を流す第１のモードと、前記Ｈブリッジ回路におけるローサイドのスイッチング素子を介して前記負荷に放電電流を流す第２のモードとを切換えるスイッチングシーケンスを実行するシーケンス制御手段と、を備え、
前記電流検出手段は、前記第１、第２の電流検出抵抗器の端子電圧を差動増幅する差動増幅手段と、前記駆動電流と前記差動増幅手段の出力との対応関係と前記放電電流と前記差動増幅手段の出力との対応関係が一致するように、前記第２のモード時に前記差動増幅手段のゲインを前記第１のモード時のゲインよりも低下させるゲイン調整手段と、を備えている。

前記差動増幅手段は、演算増幅器を用いた加算器としての構成を有することができる。この場合、前記ゲイン調整手段は、前記演算増幅器のゲインを規定する抵抗器の抵抗値を変化させるように構成される。

前記ゲインを規定する抵抗器として、例えば、前記演算増幅器に接続した帰還抵抗器が適用される。この場合、前記帰還抵抗器が２つの抵抗器を含み、この２つの抵抗器の内の一方の抵抗器に対して他方の抵抗器を直列接続もしくは並列接続することによって前記帰還抵抗器の抵抗値を変化させるように構成することができる。

前記ゲインを規定する抵抗器として、例えば、前記演算増幅器に接続した入力抵抗器が適用される。この場合、前記入力抵抗器が２つの抵抗器を含み、この２つの抵抗器の内の一方の抵抗器に対して他方の抵抗器を直列接続もしくは並列接続することによって前記入力抵抗器の抵抗値を変化させるように構成することができる。

前記第１、第２の電流検出抵抗器には、同じ抵抗値を持たすことができる。また、前記差動増幅手段の出力のサージを抑制するために、前記帰還抵抗器にフィルタとしての機能を有するキャパシタを並列接続してもよい。

本発明によれば、高価な電流検出手段を使用する必要がなく、しかも、電流のリプルを小さくすることが可能なスイッチングシーケンスを採用して、モータの巻線等のインダクタンス負荷に流れる電流を連続的かつ精度よく検出することができる。したがって、電流のリプルが小さくて、しかも、コストの低減と構成の簡単化を図ることが可能な実用性の高いインダクタンス負荷制御装置を提供することができる。

図１は、本発明の第１の実施形態に係るインダクタンス負荷制御装置を示すブロック図である。
このインダクタンス負荷制御装置は、インダクタンス負荷であるモータ（例えば、ステッピングモータ）の巻線Ｌに駆動電流を流すためのＨ型ブリッジ回路ＢＣを備えている。
Ｈ型ブリッジ回路ＢＣは、電源の正極と負極（グラウンド）間に直列接続されたスイッチング素子１，３および上記正極と負極間に直列接続されたスイッチング素子２，４を備え、スイッチング素子１，３の共通接続点およびスイッチング素子２，４の共通接続点に上記巻線Ｌの一端および他端がそれぞれ接続されている。
なお、スイッチング素子１〜４には、電界効果トランジスタ等が使用される。また、スイッチング素子１〜４には、図示していないフリーホイールダイオードがそれぞれ並列接続されている。

このモータ駆動装置は、更に、Ｈ型ブリッジ回路ＢＣのローサイドのスイッチング素子３および４とグラウンドとの間にそれぞれ介在させた電流検出用抵抗器Ｒｓ１およびＲｓ２と、スイッチング素子１，３にオンオフ信号を出力する駆動回路５と、スイッチング素子２，４にオンオフ信号を出力する駆動回路６と、上記電流検出用抵抗器Ｒｓ１，Ｒｓ２に接続された差動増幅部７−１と、該差動増幅部７−１の出力に接続された電流制御部８と、該電流制御部８の出力に接続され、所定のスイッチングシーケンスに従ったオンオフ制御信号を駆動回路５，６に出力する制御信号生成部９とを備えている。

上記差動増幅部７−１は、演算増幅器１１を用いた加算器としての構成を有し、上記電流検出用抵抗器Ｒｓ１，Ｒｓ２に生じる電圧に基づいてモータ電流に対応する電圧を発生する手段、つまり、電流検出手段として設けられている。上記演算増幅器１１は、その反転入力が入力抵抗器Ｒ１を介して電流検出用抵抗器Ｒｓ１の非グラウンド側端に接続され、その非反転入力が入力抵抗器Ｒ２を介して電流検出用抵抗器Ｒｓ２の非グラウンド側端に接続されている。また、演算増幅器１１は、その反転入力と出力間に、直列接続された帰還抵抗器Ｒ３，Ｒ４およびフィルタ用キャパシタＣｐ１が介在され、その非反転入力とグラウンド間に、直列接続された帰還抵抗器Ｒ５，Ｒ６およびフィルタ用キャパシタＣｐ２が介在されている。そして、帰還抵抗器Ｒ４およびＲ６には、それぞれゲイン切換用のアナログスイッチＳｗ１およびＳｗ２が並列接続されている。
なお、本実施形態では、電流検出用抵抗器Ｒｓ１，Ｒｓ２として抵抗値が等しいものを使用し、また、上記入力抵抗器Ｒ１およびＲ２の抵抗値ｒ１およびｒ２をｒ１＝ｒ２に設定するともに、上記帰還抵抗器Ｒ３，Ｒ４，Ｒ５およびＲ６の抵抗値ｒ３，ｒ４，ｒ５およびｒ６をｒ３＝ｒ４＝ｒ５＝ｒ６に設定している。

以下、本実施形態に係るインダクタンス負荷制御装置の動作について説明する。
制御信号生成部９は、スイッチング素子２，３（あるいは、スイッチング素子１，４）をオンさせる「Fastモード」とスイッチング素子３，４をオンさせる「Slowモード」とを順次切換えるスイッチングシーケンスを実行する。
上記「Fastモード」では、制御信号生成部９からライン８ｂおよびライン８ｄのみにオン制御信号が出力されるので、駆動回路５，６を介してスイッチング素子２，３が同時にオンされ、その結果、図２に実線矢印で示すモータ電流（駆動電流）が流れる。
そして、上記「Slowモード」では、制御信号生成部９からライン８ｃおよびライン８ｄのみにオン制御信号が出力されるので、駆動回路５，６を介してスイッチング素子３，４が同時にオンされ、その結果、図３に実線矢印で示すモータ電流（還流電流）が流れる。このモータ電流は、「Fastモード」時に巻線Ｌに蓄積されたエネルギーに基づくものである。

ところで、図３に実線矢印で示す還流電流は、スイッチング素子３、およびスイッチング素子４に並列接続された前記フリーホイールダイオードを通って流れる。したがって、上記還流電流は、スイッチング素子４をオンさせない状態でも流れることになるが、還流電流路の内部抵抗をより小さくするためは、該スイッチング素子４をオンさせることが望ましい。そこで、本実施形態では、上記「Slowモード」時に、スイッチング素子３，４の双方をオンさせるようにしている。
なお、スイッチング素子１，４をオンさせる「Fastモード」では、図２に点線矢印で示すモータ電流が流れる。そして、この場合、「Slowモード」で図３に点線矢印で示すモータ電流（還流電流）が流れることになる。

スイッチング素子２，３をオンさせる「Fastモード」では、モータ電流（駆動電流）に対応する電圧が一方の電流検出用抵抗器Ｒｓ１の両端に発生する。そして、シーケンスが上記「Slowモード」に移行すると、モータ電流（還流電流）に対応する電圧が電流検出用抵抗器Ｒｓ１の両端および電流検出用抵抗器Ｒｓ２の両端にそれぞれ発生する。

ここで、電流検出用抵抗器Ｒｓ１の端子電圧をＶ₁、電流検出用抵抗器Ｒｓ２の端子電圧をＶ₂とし、前記スイッチＳｗ１およびＳｗ２が共に図１に示す状態にあるとすると、つまり、演算増幅器１１のゲインが固定されているとすると、該演算増幅器１１の出力電圧Ｖ₀は以下のように表される。
Ｖ₀＝−[（ｒ３+ｒ４）／ｒ１]×（Ｖ₁−Ｖ₂）
したがって、Ｖ₂＝０である「Fastモード」での演算増幅器１１の出力電圧Ｖ₀は、
Ｖ₀＝−[（ｒ３+ｒ４）／ｒ１]×Ｖ₁
と表され、また、Ｖ₂＝−Ｖ₁である「slowモード」での演算増幅器１１の出力電圧Ｖ₀は、
Ｖ₀＝−２×[（ｒ３+ｒ４）／ｒ１]×Ｖ₁
と表される。

以上から明らかなように、演算増幅器１１のゲインが固定されている場合、「Fastモード」と「slowモード」とでモータ電流と演算増幅器１１の出力電圧Ｖ₀との対応関係が相違することになる。つまり、本実施形態では、例えば、「Fastモード」と「slowモード」におけるモータ電流が等しいとすると、後者における演算増幅器１１の出力電圧Ｖ₀が前者のそれの２倍になる。換言すれば、「Slowモード」における差動増幅部７−１の電流検出レベルが「Fastモード」時におけるそれの２倍になる。

図４の上段には、上記「Fastモード」時および「Slowモード」における演算増幅器１１の出力電圧波形ａが例示されている。この図４から明らかなように、「Slowモード」では、演算増幅器１１の出力電圧が点線で示す正規の値の２倍の値を示している。これは、上記電流検出レベルの倍増に基づくものである。

「Slowモード」時の差動増幅部７−１の電流検出レベルを「Fastモード」時のそれと一致させるには、「Slowモード」時の演算増幅器１１のゲインを「Fastモード」時のそれの１／２に設定すればよい。
「Slowモード」では、スイッチング素子３，４をオンさせるために、制御信号生成部９が出力ライン８ｃ、８dに論理レベル「Ｈ」の信号を出力する。差動増幅部７−１に組込まれたアンド回路１４は、ライン８ｃ、８dにその各入力が接続されているので、「Slowモード」時にアナログスイッチＳｗ１およびＳｗ２を同時に切換接続する。このため、「Slowモード」時においては、抵抗器Ｒ４およびＲ６が共に短絡されて、演算増幅器１１のゲインがｒ３／ｒ１、つまり、「Fastモード」時のゲインの１／２になる。
かくして、この実施形態によれば、「Slowモード」時の差動増幅部７−１の電流検出レベルと「Fastモード」時のそれとが一致し、その結果、図４の下段に示す波形ｂから明らかなように、「Slowモード」時に演算増幅器１１が還流電流の大きさに対応する正しい電圧を出力することになる。

なお、「Fastモード」と「Slowモード」の切換時や、スイッチＳｗ１およびＳｗ２による演算増幅器１１のゲインの切換時には、演算増幅器１１の出力にサージの影響が現れるおそれがある。図1に示すキャパシタＣｐ１およびＣｐ２は、このサージを抑制するためのローパスフィルタとして設けたものである。

モータ電流に対応する差動増幅部７−１の出力は、電流制御部８の減算器１２に入力される。減算器１２は、電流指令（目標電流を示す電圧）と差動増幅部７−１の出力との偏差（電流偏差）を演算し、その偏差を比較器１３に出力する。そこで、比較器１３は、図示していない三角波発生器から与えられる三角波と上記偏差とを比較して、該偏差に対応するＰＷＭ（パルス幅変調）信号を形成する。そして、前記制御信号生成部９は、上記ＰＷＭ信号に基づいて上記「Fastモード」および「Slowモード」を規定し、これらのモードに応じてＨ型ブリッジ回路ＢＣのスイッチング素子１〜４を選択的にオンオフ制御する。

上記したように、本実施形態に係るインダクタンス負荷制御装置によれば、「Slowモード」時の差動増幅部７−１の電流検出レベルと「Fastモード」時のそれとを一致させることができる。したがって、「Fastモード」および「Slowモード」におけるモータ電流を連続的に検出して、該モータ電流を適正に制御することが可能なる。

図５は、本発明の第２の実施形態に係るインダクタンス負荷制御装置を示している。
本実施形態に係るインダクタンス負荷制御装置は、差動増幅部７−２の構成において前記第１の実施形態と相違する。
すなわち、本実施形態に係る差動増幅部７−２は、帰還抵抗器Ｒ３を演算増幅器１１の反転入力と出力間に介在させた点と、該反転入力と出力間に帰還抵抗器Ｒ４とゲイン切換用スイッチＳｗ１を直列に介在させた点と、上記非反転入力とグラウンド間に帰還抵抗器Ｒ５を介在させた点と、該非反転入力とグラウンド間に帰還抵抗器Ｒ６とゲイン切換用スイッチＳｗ２を直列に介在させた点とにおいて図１に示す差動増幅部７−１と相違する。

この差動増幅部７−２において、スイッチＳｗ１、Ｓｗ２が図示の接続状態にある「Fastモード」時には、演算増幅器１１のゲインがｒ３／ｒ１であるが、スイッチＳｗ１、Ｓｗ２が切換接続される「Slowモード」時には、抵抗器Ｒ３に抵抗器Ｒ４が並列接続されるとともに、抵抗器Ｒ６に抵抗器Ｒ５が並列接続されることから、演算増幅器１１の帰還抵抗値が半減され、その結果、そのゲインが（ｒ３／２）／ｒ１、つまり、「Fastモード」時のゲインの１／２になる。
したがって、本実施形態に係るインダクタンス負荷制御装置においても、「Slowモード」時の差動増幅部７−２の電流検出レベルと「Fastモード」時のそれとを一致させることができる。

図６は、本発明の第３の実施形態に係るインダクタンス負荷制御装置を示している。
本実施形態に係るインダクタンス負荷制御装置は、差動増幅部７−３の構成において前記第２の実施形態と相違する。
すなわち、図６に示す差動増幅部７−３は、入力抵抗器Ｒ４をゲイン切換用スイッチＳｗ１を介して入力抵抗器Ｒ１に並列接続した点と、入力抵抗器Ｒ６をゲイン切換用スイッチＳｗ２を介して入力抵抗器Ｒ２に並列接続した点とにおいて図５に示す差動増幅部７−２と相違する。

この差動増幅部７−３において、スイッチＳｗ１、Ｓｗ２が図示の接続状態にある「Fastモード」時には、抵抗器Ｒ４が抵抗器Ｒ１に並列接続されるとともに、抵抗器Ｒ６が抵抗器Ｒ２に並列接続されるので、演算増幅器１１のゲインがｒ３／（ｒ１／２）であるが、スイッチＳｗ１、Ｓｗ２が切換接続される「Slowモード」時には、演算増幅器１１の入力抵抗値が倍増されるので、そのゲインがｒ３／ｒ１、つまり、「Fastモード」時のゲインの１／２になる。
したがって、本実施形態に係るインダクタンス負荷制御装置においても、「Slowモード」時の差動増幅部７−２の電流検出レベルと「Fastモード」時のそれとを一致させることができる。

図７は、本発明の第４の実施形態に係るインダクタンス負荷制御装置を示している。
本実施形態に係るインダクタンス負荷制御装置は、差動増幅部７−４の構成において前記第３の実施形態と相違する。
すなわち、図７に示す差動増幅部７−４は、抵抗器Ｒ４を抵抗器Ｒ１に直列接続した点と、ゲイン切換用スイッチＳｗ１を抵抗器Ｒ４に並列接続した点と、抵抗器Ｒ６を抵抗器Ｒ２に直列接続した点と、ゲイン切換用スイッチＳｗ２を抵抗器Ｒ６に並列接続した点とにおいて図６に示す差動増幅部７−３と相違する。

この差動増幅部７−４において、スイッチＳｗ１、Ｓｗ２が図示の接続状態にある「Fastモード」時には、抵抗器Ｒ４およびＲ６が共に短絡されることから、演算増幅器１１のゲインがｒ３／ｒ１であるが、スイッチＳｗ１、Ｓｗ２が切換接続される「Slowモード」時には、抵抗器Ｒ４が抵抗器Ｒ１に直列接続されるとともに、抵抗器Ｒ６が抵抗器Ｒ２に直列接続されるので、演算増幅器１１の入力抵抗値が倍増され、その結果、そのゲインがｒ３／（２ｒ１）、つまり、「Fastモード」時のゲインの１／２になる。
したがって、本実施形態に係るインダクタンス負荷制御装置においても、「Slowモード」時の差動増幅部７−２の電流検出レベルと「Fastモード」時のそれとを一致させることができる。

上述した各実施形態に係るインダクタンス負荷制御装置は、高価な電流検出手段を使用する必要がなく、しかも、電流のリプルを小さくすることが可能なスイッチングシーケンスを採用して、モータの巻線等のインダクタンス負荷に流れる電流を連続的かつ精度よく検出することができるので実用性が高い。

なお、上記各実施形態では、電流検出用抵抗器Ｒｓ１，Ｒｓ２として抵抗値が等しいものを使用している。しかし、本発明は、この電流検出用抵抗器Ｒｓ１，Ｒｓ２として抵抗値の異なるものを使用する場合でも実施可能である。
また、本発明は、インダクタンス負荷がモータの巻線Ｌではない場合にも適用可能である。

本発明の第１の実施形態に係るインダクタンス負荷制御装置を示すブロック図である。 Fastモード時のモータ電流の流通形態を示す説明図である。 Slowモード時のモータ電流の流通形態を示す説明図である。 ゲインを固定した場合の演算増幅器の出力波形とゲインを変化した場合の演算増幅器の出力波形を示す波形図である。 本発明の第２の実施形態に係るインダクタンス負荷制御装置を示すブロック図である。 本発明の第３の実施形態に係るインダクタンス負荷制御装置を示すブロック図である。 本発明の第４の実施形態に係るインダクタンス負荷制御装置を示すブロック図である。

符号の説明

１〜４ スイッチング素子
Ｒｓ１，Ｒｓ２ 電流検出用抵抗器
Ｌ モータ巻線
５，６ 駆動回路
Ｒ１〜Ｒ６ 抵抗器
７−１〜７−４ 差動増幅部
Ｃｐ１，Ｃｐ２ キャパシタ
Ｓｗ１，Ｓｗ２ スイッチ
８ 電流制御部
９ 制御信号生成部
１０ 電流検出方向生成部
１１ 演算増幅器
１４ アンド回路

Claims (8)

1. ブリッジ接続したスイッチング素子を有し、該スイッチング素子を介してインダクタンス負荷に電流を流すＨブリッジ回路と、
   前記Ｈブリッジ回路における一方のローサイドスイッチング素子とグラウンド間に介在させた第１の電流検出抵抗器と、
   前記Ｈブリッジ回路における他方のローサイドスイッチング素子とグラウンド間に介在させた第２の電流検出抵抗器と、
   前記第１、第２の電流検出抵抗器の端子電圧に基づいて、前記インダクタンス負荷に流れる電流を検出する電流検出手段と、
   前記インダクタンス負荷に流れる電流に基づいてＰＷＭ信号を形成するＰＷＭ信号形成手段と、
   前記ＰＷＭ信号に基づいて、前記Ｈブリッジ回路における対角の各スイッチング素子を介して前記負荷に駆動電流を流す第１のモードと、前記Ｈブリッジ回路におけるローサイドのスイッチング素子を介して前記負荷に放電電流を流す第２のモードとを切換えるスイッチングシーケンスを実行するシーケンス制御手段と、
   を備え、前記電流検出手段は、
   前記第１、第２の電流検出抵抗器の端子電圧を差動増幅する差動増幅手段と、
   前記駆動電流と前記差動増幅手段の出力との対応関係と前記放電電流と前記差動増幅手段の出力との対応関係が一致するように、前記第２のモード時に前記差動増幅手段のゲインを前記第１のモード時のゲインよりも低下させるゲイン調整手段と、
   を備えることを特徴とするインダクタンス負荷制御装置。
2. 前記差動増幅手段は、演算増幅器を用いた加算器としての構成を有し、前記ゲイン調整手段は、前記演算増幅器のゲインを規定する抵抗器の抵抗値を変化させるように構成されていることを特徴とする請求項１に記載のインダクタンス負荷制御装置。
3. 前記ゲインを規定する抵抗器が前記演算増幅器に接続した帰還抵抗器であることを特徴とする請求項２に記載のインダクタンス負荷制御装置。
4. 前記帰還抵抗器が２つの抵抗器を含み、この２つの抵抗器の内の一方の抵抗器に対して他方の抵抗器を直列接続もしくは並列接続することによって前記帰還抵抗器の抵抗値を変化させるように構成されていることを特徴とする請求項３に記載のインダクタンス負荷制御装置。
5. 前記ゲインを規定する抵抗器が前記演算増幅器に接続した入力抵抗器であることを特徴とする請求項２に記載のインダクタンス負荷制御装置。
6. 前記入力抵抗器が２つの抵抗器を含み、この２つの抵抗器の内の一方の抵抗器に対して他方の抵抗器を直列接続もしくは並列接続することによって前記入力抵抗器の抵抗値を変化させるように構成されていることを特徴とする請求項５に記載のインダクタンス負荷制御装置。
7. 前記第１、第２の電流検出抵抗器が同じ抵抗値を有することを特徴とする請求項１に記
   載のインダクタンス負荷制御装置。
8. 前記差動増幅手段の出力のサージを抑制するために、前記帰還抵抗器にフィルタとしての機能を有するキャパシタを並列接続したことを特徴とする請求項３に記載のインダクタンス負荷制御装置。
   

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