JP5078223B2 - Organic EL pixel circuit - Google Patents

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Description

本発明は、有機ＥＬ素子などの発光素子を含む画素回路に関する。   The present invention relates to a pixel circuit including a light emitting element such as an organic EL element.

従来より、有機ＥＬ素子を用いた有機ＥＬパネルが知られており、その開発が進んでいる。この有機ＥＬパネルにおいては、有機ＥＬ素子をマトリクス状に配置し、この有機ＥＬ素子の発光を個別に制御することで、表示を行う。特に、アクティブマトリクスタイプの有機ＥＬパネルでは、画素毎に表示制御用のＴＦＴを有し、このＴＦＴの動作制御により画素毎の発光を制御できるため、非常に高精度の表示を行うことができる。   Conventionally, an organic EL panel using an organic EL element is known, and development thereof is progressing. In this organic EL panel, organic EL elements are arranged in a matrix and display is performed by individually controlling the light emission of the organic EL elements. In particular, an active matrix type organic EL panel has a display control TFT for each pixel, and the light emission for each pixel can be controlled by the operation control of the TFT. Therefore, display with very high accuracy can be performed.

図５に、アクティブマトリクスタイプの有機ＥＬパネルにおける画素回路の一例を示す。画素の輝度を示すデータ電圧が供給されるデータラインは、ゲートがゲートラインに接続されたｎチャネルの選択ＴＦＴ１０を介し、駆動ＴＦＴ１２のゲートに接続されている。また、駆動ＴＦＴ１２のゲートには、他端が容量電源ラインに接続された保持容量１４の一端が接続され、駆動ＴＦＴ１２のゲート電圧を保持する。   FIG. 5 shows an example of a pixel circuit in an active matrix type organic EL panel. A data line to which a data voltage indicating the luminance of the pixel is supplied is connected to the gate of the driving TFT 12 via an n-channel selection TFT 10 whose gate is connected to the gate line. The gate of the driving TFT 12 is connected to one end of the holding capacitor 14 whose other end is connected to the capacitor power supply line, and holds the gate voltage of the driving TFT 12.

駆動ＴＦＴ１２のソースは、ＥＬ電源ラインに接続され、ドレインは有機ＥＬ素子１６のアノードに接続され、有機ＥＬ素子１６のカソードがカソード電源に接続されている。   The source of the driving TFT 12 is connected to the EL power supply line, the drain is connected to the anode of the organic EL element 16, and the cathode of the organic EL element 16 is connected to the cathode power supply.

このような画素回路がマトリクス状に配置されており、所定のタイミングで、水平ライン毎に設けられたゲートラインがＨレベルとなり、その行の選択ＴＦＴ１０がオン状態になる。この状態で、データラインには、順次データ電圧が供給されるため、そのデータ電圧は保持容量１４に供給保持され、ゲートラインがＬレベルとなってもその時の電圧を保持する。   Such pixel circuits are arranged in a matrix. At a predetermined timing, the gate line provided for each horizontal line becomes H level, and the selection TFT 10 in that row is turned on. In this state, since the data voltage is sequentially supplied to the data line, the data voltage is supplied and held in the holding capacitor 14, and the voltage at that time is held even if the gate line becomes L level.

そして、この保持容量１４に保持された電圧に応じて、駆動ＴＦＴ１２が動作して対応する駆動電流がＥＬ電源からの有機ＥＬ素子１６を介し、カソード電源に流れ、有機ＥＬ素子１６がデータ電圧に応じて発光する。   Then, according to the voltage held in the holding capacitor 14, the driving TFT 12 operates and a corresponding driving current flows to the cathode power source through the organic EL element 16 from the EL power source, and the organic EL element 16 becomes the data voltage. It emits light in response.

そして、ゲートラインを順次Ｈレベルとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機ＥＬ素子１６がデータ電圧に応じて発光し、ビデオ信号についての表示が行われる。   Then, the gate lines are sequentially set to the H level, and the input video signals are sequentially supplied as data voltages to the corresponding pixels, so that the organic EL elements 16 arranged in a matrix emit light according to the data voltages, Display about the video signal is performed.

特表２００２−５１４３２０号公報Special table 2002-514320 gazette

しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。   However, in such a pixel circuit, if the threshold voltage of the driving TFTs of the pixel circuits arranged in a matrix varies, there is a problem that the luminance varies and the display quality deteriorates. It is difficult to make the characteristics of the TFTs constituting the pixel circuit of the entire display panel the same, and it is difficult to prevent the on / off threshold value from varying.

そこで、駆動ＴＦＴにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。   Therefore, it is desirable to prevent the influence on the display of the variation in threshold value in the driving TFT.

ここで、ＴＦＴのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、上記特許文献１）。   Here, various proposals have conventionally been made on a circuit for preventing the influence on the fluctuation of the threshold value of the TFT (for example, Patent Document 1).

しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。   However, this proposal requires a circuit for compensating for threshold fluctuation. Therefore, when such a circuit is used, there is a problem that the number of elements of the pixel circuit increases and the aperture ratio becomes small. In addition, when a circuit for compensation is added, there is a problem that a peripheral circuit for driving the pixel circuit needs to be changed.

本発明は、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。   The present invention provides a pixel circuit that can effectively compensate for fluctuations in the threshold voltage of a driving transistor.

本発明は、一端がデータラインに接続された選択トランジスタと、この選択トランジスタの他端に一端が接続されたコンデンサと、このコンデンサの他端に制御端が接続され、一端が電源ラインに接続された駆動トランジスタと、この駆動トランジスタの他端に一端が接続された制御トランジスタと、この制御トランジスタの他端に接続された有機ＥＬ素子と、前記駆動トランジスタをダイオード接続する短絡トランジスタと、前記選択トランジスタとコンデンサの接続部に一端が接続され、他端が一定電圧の電源に接続されたリセット制御トランジスタと、を含み、前記選択トランジスタがオフされている期間に、前記制御トランジスタをオフするとともに、前記短絡トランジスタおよびリセット制御トランジスタをオンして、前記駆動トランジスタの制御端に駆動トランジスタのしきい値電圧に対応する電圧を設定し、その後選択トランジスタをオンして、データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせて、このシフトした電圧に応じて駆動トランジスタに有機ＥＬ素子の駆動電流を流すことを特徴とする。   The present invention includes a selection transistor having one end connected to the data line, a capacitor having one end connected to the other end of the selection transistor, a control end connected to the other end of the capacitor, and one end connected to the power supply line. Drive transistor, a control transistor having one end connected to the other end of the drive transistor, an organic EL element connected to the other end of the control transistor, a short-circuit transistor diode-connecting the drive transistor, and the selection transistor And a reset control transistor having one end connected to the connection portion of the capacitor and the other end connected to a power supply having a constant voltage, and turning off the control transistor while the selection transistor is turned off, The short circuit transistor and the reset control transistor are turned on to A voltage corresponding to the threshold voltage of the driving transistor is set at the control terminal of the transistor, and then the selection transistor is turned on, and the voltage at the control terminal of the driving transistor is shifted by the data voltage supplied to the data line, The driving current of the organic EL element is caused to flow through the driving transistor in accordance with the shifted voltage.

また、前記リセット制御トランジスタの他端が接続される電源は、前記駆動トランジスタの一端が接続される電源ラインであることが好適である。   The power supply to which the other end of the reset control transistor is connected is preferably a power supply line to which one end of the drive transistor is connected.

また、前記短絡トランジスタと、リセット制御トランジスタは、同一極性であり、その制御端は、同一の第１リセット制御ラインに接続されていることが好適である。   The short-circuit transistor and the reset control transistor preferably have the same polarity, and their control terminals are preferably connected to the same first reset control line.

また、前記制御トランジスタの制御端は、前記短絡トランジスタおよびリセット制御トランジスタが接続される第１リセット制御ラインとは別に設けられた第２リセット制御ラインに接続されており、前記制御トランジスタをオフした後に前記短絡トランジスタおよびリセット制御トランジスタをオンし、前記短絡トランジスタおよびリセット制御トランジスタをオフした後に前記制御トランジスタをオンすることが好適である。   The control terminal of the control transistor is connected to a second reset control line provided separately from the first reset control line to which the short-circuit transistor and the reset control transistor are connected, and after the control transistor is turned off It is preferable to turn on the control transistor after turning on the short circuit transistor and the reset control transistor and turning off the short circuit transistor and the reset control transistor.

また、前記制御トランジスタの制御端は、前記短絡トランジスタおよびリセット制御トランジスタが接続される第１リセット制御ラインとは別に設けられた第２リセット制御ラインに接続されており、前記短絡トランジスタおよびリセット制御トランジスタをオンした後に前記制御トランジスタをオフし、前記短絡トランジスタおよびリセット制御トランジスタをオフした後に前記制御トランジスタをオンすることが好適である。   The control terminal of the control transistor is connected to a second reset control line provided separately from a first reset control line to which the short-circuit transistor and the reset control transistor are connected, and the short-circuit transistor and the reset control transistor It is preferable to turn off the control transistor after turning on, and turn on the control transistor after turning off the short-circuit transistor and the reset control transistor.

また、前記制御トランジスタがオンした後に、前記選択トランジスタをオンして、データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせて、このシフトした電圧に応じて前記駆動トランジスタに有機ＥＬ素子の駆動電流を流すことが好適である。   In addition, after the control transistor is turned on, the selection transistor is turned on, and the voltage at the control end of the drive transistor is shifted by the data voltage supplied to the data line, and the drive transistor according to the shifted voltage. It is preferable to pass a driving current for the organic EL element.

また、前記選択トランジスタをオンして、データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせた後、前記選択トランジスタがオンの期間において前記制御トランジスタをオンし、その後前記選択トランジスタをオフすることが好適である。   Further, after the selection transistor is turned on and the voltage at the control end of the driving transistor is shifted by the data voltage supplied to the data line, the control transistor is turned on in the period when the selection transistor is on, and then the control transistor is turned on. It is preferable to turn off the selection transistor.

また、前記制御トランジスタは、前記短絡トランジスタおよびリセット制御トランジスタとは反対の極性であり、前記制御トランジスタの制御端は前記短絡トランジスタおよびリセット制御トランジスタと同一の第１リセット制御ラインに接続されていることが好適である。   The control transistor has a polarity opposite to that of the short-circuit transistor and the reset control transistor, and a control terminal of the control transistor is connected to the same first reset control line as the short-circuit transistor and the reset control transistor. Is preferred.

また、前記駆動トランジスタは、Ｐチャネルトランジスタであり、前記制御トランジスタは、ｎチャネルトランジスタであることが好適である。   The drive transistor is preferably a P-channel transistor, and the control transistor is preferably an n-channel transistor.

また、前記駆動トランジスタと、前記制御トランジスタとの間に、電流を駆動トランジスタ側から制御トランジスタ側へ向けて流すダイオードを配置することが好適である。   In addition, it is preferable that a diode that allows current to flow from the drive transistor side to the control transistor side is disposed between the drive transistor and the control transistor.

また、前記駆動トランジスタのドレインと、前記制御トランジスタのドレインを連続する半導体層によって形成し、これらドレイン同士の接続部において、ＰＮ接合のダイオードを形成することが好適である。   Preferably, the drain of the driving transistor and the drain of the control transistor are formed by a continuous semiconductor layer, and a PN junction diode is formed at a connection portion between these drains.

以上説明したように、本発明によれば、選択トランジスタがオフされている期間に、制御トランジスタをオフするとともに、短絡トランジスタおよびリセット制御トランジスタをオンして、駆動トランジスタの制御端に駆動トランジスタのしきい値電圧に対応する電圧を設定し、これをコンデンサに保持する。従って、各画素の駆動トランジスタの間でしきい値電圧にバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機ＥＬ素子に供給することができる。   As described above, according to the present invention, the control transistor is turned off, the short-circuit transistor and the reset control transistor are turned on while the selection transistor is turned off, and the drive transistor is connected to the control terminal of the drive transistor. A voltage corresponding to the threshold voltage is set and held in the capacitor. Therefore, even if there is a variation in the threshold voltage between the drive transistors of each pixel, this can be compensated and a current corresponding to the video signal can be supplied to the organic EL element.

特に、リセット制御トランジスタにより、コンデンサの選択トランジスタ側の電圧を一定電位（例えば、電源電圧）に設定している。このため、前の書き込みデータ影響を排除して、短絡トランジスタをオンしたときに、コンデンサに駆動トランジスタのしきい値電圧に応じた電圧を確実に保持することができる。また、しきい値電圧のセットの際には、データラインの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、選択トランジスタがオフの期間であれば、データラインのリセットをいずれのタイミングでも行うことができ、リセットの時間を長くして、確実なしきい値電圧のセットが行える。   In particular, the voltage on the selection transistor side of the capacitor is set to a constant potential (for example, power supply voltage) by the reset control transistor. For this reason, it is possible to eliminate the influence of the previous write data and reliably hold the voltage according to the threshold voltage of the drive transistor in the capacitor when the short-circuit transistor is turned on. Further, when setting the threshold voltage, it is not necessary to change the voltage of the data line, and the operation of the horizontal driver is simplified. In addition, if the selection transistor is in an off period, the data line can be reset at any timing, and the reset time can be lengthened to reliably set the threshold voltage.

また、制御トランジスタの制御端と、短絡トランジスタおよびリセット制御トランジスタの制御端とを別のリセット制御ラインに接続することで、短絡トランジスタと、制御トランジスタの同時オンを確実に防止することができる。   Further, by connecting the control terminal of the control transistor and the control terminals of the short-circuit transistor and the reset control transistor to different reset control lines, it is possible to reliably prevent the short-circuit transistor and the control transistor from being simultaneously turned on.

また、制御トランジスタと短絡トランジスタおよびリセット制御トランジスタの極性を反対にし、制御トランジスタの制御端と、短絡トランジスタおよびリセット制御トランジスタの制御端とを同一リセット制御ラインに接続することで、ラインの本数を減少することができる。   Also, the number of lines is reduced by reversing the polarity of the control transistor, short-circuit transistor and reset control transistor, and connecting the control terminal of the control transistor and the control terminal of the short-circuit transistor and reset control transistor to the same reset control line. can do.

また、選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフする。制御トランジスタをオンすると、有機ＥＬ素子に電流が流れ始め、これによって、駆動トランジスタの有機ＥＬ素子側の端子の電圧が低くなり、これによって駆動トランジスタの制御端電圧が低くなりやすい。しかし、本発明では、この時に選択トランジスタがオンしている。そこで、コンデンサのデータライン側の電圧が変化しにくく、従って駆動トランジスタの制御端電圧の変動を抑制することができる。   Further, the control transistor is turned on while the selection transistor is on, and then the selection transistor is turned off. When the control transistor is turned on, a current starts to flow through the organic EL element, whereby the voltage at the terminal on the organic EL element side of the drive transistor is lowered, and the control terminal voltage of the drive transistor is likely to be lowered. However, in the present invention, the selection transistor is turned on at this time. Therefore, the voltage on the data line side of the capacitor is unlikely to change, and therefore fluctuations in the control terminal voltage of the drive transistor can be suppressed.

また、前記駆動トランジスタは、ｐチャネルトランジスタであり、前記制御トランジスタは、ｎチャネルトランジスタであり、前記駆動トランジスタと、制御トランジスタとの間にダイオードが形成されていることで、駆動トランジスタと制御トランジスタを同一の半導体層を用いて形成することができ、効率的なレイアウトが可能になる。   The drive transistor is a p-channel transistor, the control transistor is an n-channel transistor, and a diode is formed between the drive transistor and the control transistor, so that the drive transistor and the control transistor are It can be formed using the same semiconductor layer, and an efficient layout becomes possible.

以下、本発明の実施形態について、図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、実施形態に係る１画素の画素回路の構成を示す図である。垂直方向に伸びるデータラインＤＬには、ｐチャネルの選択ＴＦＴ２０のドレインが接続されている。この選択ＴＦＴ２０のゲートは水平方向に伸びるゲートラインＧＬに接続され、ソースはコンデンサ２２の一端に接続されている。コンデンサ２２の他端はｐチャネルの駆動ＴＦＴ２４のゲートに接続されている。さらに、選択ＴＦＴ２０のソースと、コンデンサ２２の接続部には、ｐチャネルのリセット制御ＴＦＴ２６のドレインが接続されており、このリセット制御ＴＦＴ２６のソースは垂直方向に伸びる電源ラインＰＶＤＤに接続されている。さらに、駆動ＴＦＴ２４のゲートには、ｐチャネルの短絡ＴＦＴ２８のソースが接続され、この短絡ＴＦＴ２８のドレインは、駆動ＴＦＴ２４のドレインに接続されている。そして、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８のゲートは、リセットラインＲＬ１に接続されている。   FIG. 1 is a diagram illustrating a configuration of a pixel circuit of one pixel according to the embodiment. The drain of the p-channel selection TFT 20 is connected to the data line DL extending in the vertical direction. The gate of the selection TFT 20 is connected to the gate line GL extending in the horizontal direction, and the source is connected to one end of the capacitor 22. The other end of the capacitor 22 is connected to the gate of the p-channel driving TFT 24. Further, the drain of the p-channel reset control TFT 26 is connected to the connection portion of the selection TFT 20 and the capacitor 22, and the source of the reset control TFT 26 is connected to the power supply line PVDD extending in the vertical direction. Furthermore, the source of the p-channel short-circuit TFT 28 is connected to the gate of the drive TFT 24, and the drain of the short-circuit TFT 28 is connected to the drain of the drive TFT 24. The gates of the reset control TFT 26 and the short-circuit TFT 28 are connected to the reset line RL1.

また、駆動ＴＦＴ２４のソースは、電源ラインＰＶＤＤに接続され、ドレインはｐチャネルの制御ＴＦＴ３０のソースに接続されている。この制御ＴＦＴ３０のドレインは、有機ＥＬ素子３２のアノードに接続され、ゲートは水平方向に伸びるリセットラインＲＬ２に接続されている。有機ＥＬ素子３２のカソードは、カソード電源ＣＶに接続されている。ここで、通常の場合、有機ＥＬ素子３２のカソードは全画素共通になっており、このカソードが所定の電位のカソード電源ＣＶに接続されている。   The source of the driving TFT 24 is connected to the power supply line PVDD, and the drain is connected to the source of the p-channel control TFT 30. The drain of the control TFT 30 is connected to the anode of the organic EL element 32, and the gate is connected to a reset line RL2 extending in the horizontal direction. The cathode of the organic EL element 32 is connected to a cathode power source CV. Here, in the normal case, the cathode of the organic EL element 32 is common to all pixels, and this cathode is connected to a cathode power source CV having a predetermined potential.

次に、この画素回路の動作について、図２に基づいて説明する。ゲートラインＧＬが該当水平ライン（行）の画素が選択される１Ｈ（水平期間）の選択期間だけＬレベルになる。そして、この選択期間に先だって、リセットラインＲＬ２がＨレベルになり、次に所定の短期間Δだけ遅れてリセットラインＲＬ１がＬレベルになる。これによって、選択ＴＦＴ２０がオフされている状態で、制御ＴＦＴ３０がオフされ、さらにリセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオンされる。   Next, the operation of this pixel circuit will be described with reference to FIG. The gate line GL is at the L level only during the selection period of 1H (horizontal period) in which pixels of the corresponding horizontal line (row) are selected. Prior to this selection period, the reset line RL2 becomes H level, and then the reset line RL1 becomes L level after a predetermined short period Δ. As a result, the control TFT 30 is turned off while the selection TFT 20 is turned off, and the reset control TFT 26 and the short-circuit TFT 28 are turned on.

これによって、コンデンサ２２の駆動ＴＦＴ２４のゲートに接続されているのと反対側がＰＶＤＤの電位に保たれている状態で、駆動ＴＦＴ２４のゲート・ドレイン間は短絡ＴＦＴ２８によって短絡され、駆動ＴＦＴ２４はダイオード接続される。そこで、駆動ＴＦＴ２４のゲート電位は、ＰＶＤＤよりしきい値電圧Ｖｔだけ低い電圧になり、このしきい値電圧Ｖｔの電圧が、コンデンサ２２に保持される。そして、このようなコンデンサ２２への充電が完了した後、リセットラインＲＬ１がＨレベルとなり、これに対し所定の短時間後に、リセットラインＲＬ２がＬレベルになり、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオフされ、その後制御ＴＦＴ３０がオンされる。   As a result, the gate and drain of the driving TFT 24 are short-circuited by the short-circuit TFT 28 while the opposite side of the capacitor 22 connected to the gate of the driving TFT 24 is kept at the potential of PVDD, and the driving TFT 24 is diode-connected. The Therefore, the gate potential of the driving TFT 24 becomes a voltage lower than the PVDD by the threshold voltage Vt, and this threshold voltage Vt is held in the capacitor 22. After the charging of the capacitor 22 is completed, the reset line RL1 becomes H level. After a predetermined short time, the reset line RL2 becomes L level, and the reset control TFT 26 and the short-circuit TFT 28 are turned off. Thereafter, the control TFT 30 is turned on.

次に、該当水平ラインの選択期間に入り、ゲートラインＧＬがＬレベルになり、これによって選択ＴＦＴ２０がオンになる。この状態で、水平ドライバは、ビデオラインから供給される各画素のビデオ信号を各データラインに順次供給する。従って、データラインＤＬには、対応する画素についてビデオ信号が設定される。そして、このデータラインＤＬは、ゲートラインＧＬがＨレベルになるまで、ビデオ信号の電位を維持する。このために、データラインＤＬに、コンデンサなどを接続して、電位を維持できるようにするとよい。   Next, in the selection period of the corresponding horizontal line, the gate line GL becomes L level, and thereby the selection TFT 20 is turned on. In this state, the horizontal driver sequentially supplies the video signal of each pixel supplied from the video line to each data line. Accordingly, a video signal is set for the corresponding pixel in the data line DL. The data line DL maintains the potential of the video signal until the gate line GL becomes H level. For this purpose, it is preferable to connect a capacitor or the like to the data line DL so that the potential can be maintained.

そして、ゲートラインＧＬをＨレベルに戻した後、一旦データラインを一定電位（例えば、ＰＶＤＤ）に戻す。これによって、次のビデオ信号についてのデータラインＤＬへのセットに問題がなくなる。   Then, after returning the gate line GL to the H level, the data line is once returned to a constant potential (for example, PVDD). As a result, there is no problem in setting the next video signal to the data line DL.

データラインＤＬがビデオ信号の電位に設定されると、コンデンサ２２の他端である駆動ＴＦＴ２４のゲート電位は、ビデオ信号の電位によりシフトされ、このゲート電位に応じた電流が駆動ＴＦＴ２４、制御ＴＦＴ３０を介し、有機ＥＬ素子３２に流れる。そして、ゲートラインＧＬがＨレベルに復帰して選択ＴＦＴ２０がオフした後も、駆動ＴＦＴ２４のゲート電位はそのときの電圧のまま保たれる。   When the data line DL is set to the potential of the video signal, the gate potential of the driving TFT 24, which is the other end of the capacitor 22, is shifted by the potential of the video signal, and a current corresponding to this gate potential causes the driving TFT 24 and the control TFT 30 to flow. Through the organic EL element 32. Even after the gate line GL returns to the H level and the selection TFT 20 is turned off, the gate potential of the driving TFT 24 is maintained at the voltage at that time.

このように、本実施形態では、最初に駆動ＴＦＴ２４のゲートに、ＰＶＤＤより駆動ＴＦＴ２４のしきい値電圧Ｖｔ分だけ低い電圧を設定し、これをコンデンサ２２に保持する。従って、各画素の駆動ＴＦＴ２４の間でしきい値電圧Ｖｔにバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機ＥＬ素子３２に供給することができる。   Thus, in this embodiment, first, a voltage lower than PVDD by the threshold voltage Vt of the driving TFT 24 is set at the gate of the driving TFT 24, and this is held in the capacitor 22. Therefore, even if the threshold voltage Vt varies among the drive TFTs 24 of each pixel, this can be compensated for and a current corresponding to the video signal can be supplied to the organic EL element 32.

特に、リセット制御ＴＦＴ２６により、コンデンサ２２の選択ＴＦＴ２０側の電圧を一定電位（この例ではＰＶＤＤ）に設定している。このため、前フレームでの書き込みデータの影響を排除して、短絡ＴＦＴ２８をオンしたときに、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧Ｖｔに応じた電圧を確実に保持することができる。また、しきい値電圧のセットの際には、データラインＤＬの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、該当するゲートラインＧＬがＨレベルの期間であれば、データラインのリセットをいずれのタイミングでも行うことができ、リセットの時間を長くして、確実なしきい値電圧のセットが行える。   In particular, the voltage on the selection TFT 20 side of the capacitor 22 is set to a constant potential (PVDD in this example) by the reset control TFT 26. Therefore, the influence of the write data in the previous frame is eliminated, and the voltage corresponding to the threshold voltage Vt of the drive TFT 24 can be reliably held in the capacitor 22 when the short-circuit TFT 28 is turned on. Further, when the threshold voltage is set, it is not necessary to change the voltage of the data line DL, and the operation of the horizontal driver is simplified. In addition, if the corresponding gate line GL is at the H level, the data line can be reset at any timing, and the reset time can be lengthened to reliably set the threshold voltage.

さらに、本実施形態では、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８を同時に駆動するが、制御ＴＦＴ３０のオフの期間を、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８のオンの期間より長くして、制御ＴＦＴ３０のオフの期間にのみ、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオンするようにしている。これによって、制御ＴＦＴ３０がオンしているときに、駆動ＴＦＴ２４がダイオード接続されることを確実に防止でき、有機ＥＬ素子３２に不要な電流が流れてしまうことを確実に防止することができる。   Furthermore, in this embodiment, the reset control TFT 26 and the short-circuit TFT 28 are driven simultaneously, but the off period of the control TFT 30 is made longer than the on-period of the reset control TFT 26 and the short-circuit TFT 28, and only in the off period of the control TFT 30. The reset control TFT 26 and the short-circuit TFT 28 are turned on. This can reliably prevent the drive TFT 24 from being diode-connected when the control TFT 30 is on, and can surely prevent an unnecessary current from flowing through the organic EL element 32.

また、本画素回路では、トランジスタとして、すべてｐチャネルＴＦＴを使用しており、その作成が容易となる。しかし、駆動ＴＦＴ２４以外は、ｎチャネルＴＦＴに変更しても何ら問題はない。なお、制御信号の極性は反転する必要がある。また、駆動ＴＦＴ２４も、そのソース側電位を固定する手段を設ければ、ｎチャネルＴＦＴを採用することができる。   Further, in the present pixel circuit, all p-channel TFTs are used as the transistors, and the creation thereof becomes easy. However, except for the driving TFT 24, there is no problem even if it is changed to an n-channel TFT. Note that the polarity of the control signal needs to be inverted. The driving TFT 24 can also be an n-channel TFT if a means for fixing the source side potential is provided.

図３に、他の構成例を示す。この例では、制御ＴＦＴ３０にリセット制御ＴＦＴ２６および短絡ＴＦＴ２８とは、反対の極性であるｎチャネルＴＦＴを利用している。そして、このｎチャネルの制御ＴＦＴ３０のゲートは、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８のゲートともにリセットラインＲＬ１に接続されている。これによって、リセットラインＲＬ１をＨレベルにセットすることで、制御ＴＦＴ３０がオン、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオフされ、リセットラインＲＬ１をＬレベルにセットすることで、制御ＴＦＴ３０がオフ、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオンされる。   FIG. 3 shows another configuration example. In this example, an n-channel TFT having a polarity opposite to that of the reset control TFT 26 and the short-circuit TFT 28 is used for the control TFT 30. The gate of the n-channel control TFT 30 is connected to the reset line RL1 together with the gates of the reset control TFT 26 and the short-circuit TFT 28. Accordingly, the reset line RL1 is set to the H level to turn on the control TFT 30, the reset control TFT 26 and the short-circuit TFT 28 are turned off, and the reset line RL1 is set to the L level to turn off the control TFT 30 and the reset control TFT 26. And the short-circuit TFT 28 is turned on.

この構成では、１本のリセットラインＲＬ１を利用して、制御ＴＦＴ３０、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８のオンオフを制御する。従って、リセットラインを１本にすることができるというメリットがある。また、制御ＴＦＴ３０のオフと、短絡ＴＦＴ２８のオンが同時に行われるため、両者がオンする可能性があるが、制御ＴＦＴ３０がｎチャネルであり、ｐチャネルの短絡ＴＦＴ２８より動作が速く先にオフするため、両者が同時オンすることを防止できている。   In this configuration, on / off of the control TFT 30, the reset control TFT 26, and the short-circuit TFT 28 is controlled using one reset line RL1. Therefore, there is an advantage that the number of reset lines can be reduced to one. Since the control TFT 30 is turned off and the short-circuit TFT 28 is turned on at the same time, both may be turned on. However, the control TFT 30 is an n-channel and operates faster than the p-channel short-circuit TFT 28 first. , Both can be prevented from turning on simultaneously.

図４に、他の構成例を示す。この例では、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８をｎチャネルＴＦＴとし、制御ＴＦＴ３０にその反対の極性のｐチャネルＴＦＴを利用している。そして、このｐチャネルの制御ＴＦＴ３０のゲートは、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８のゲートとともにリセットラインＲＬ１に接続されている。これによって、リセットラインＲＬ１をＨレベルにセットすることで、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオン、制御ＴＦＴ３０がオフされ、リセットラインＲＬ１をＬレベルにセットすることで、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオフ、制御ＴＦＴ３０がオンされる。   FIG. 4 shows another configuration example. In this example, the reset control TFT 26 and the short-circuit TFT 28 are n-channel TFTs, and a p-channel TFT having the opposite polarity is used as the control TFT 30. The gate of the p-channel control TFT 30 is connected to the reset line RL 1 together with the gates of the reset control TFT 26 and the short-circuit TFT 28. As a result, the reset control TFT 26 and the short-circuit TFT 28 are turned on and the control TFT 30 is turned off by setting the reset line RL1 to the H level, and the reset control TFT 26 and the short-circuit TFT 28 are turned off by setting the reset line RL1 to the L level. The control TFT 30 is turned on.

この構成では、図３の構成と同様に、１本のリセットラインＲＬ１を利用して、リセット制御ＴＦＴ２６、短絡ＴＦＴ２８および制御ＴＦＴ３０のオンオフを制御しているため、同様にリセットラインを１本にできるというメリットを有する。   In this configuration, similarly to the configuration of FIG. 3, since one reset line RL1 is used to control the on / off of the reset control TFT 26, the short-circuit TFT 28, and the control TFT 30, the number of reset lines can be reduced to one. It has the merit that.

「さらに他の構成例」
図６には、さらに他の構成例を示す。この例では、駆動ＴＦＴ２４以外の選択ＴＦＴ２０、リセット制御ＴＦＴ２６、短絡ＴＦＴ２８、制御ＴＦＴ３０にｎチャネルＴＦＴを利用している。 "Other configuration examples"
FIG. 6 shows still another configuration example. In this example, n-channel TFTs are used for the selection TFT 20 other than the driving TFT 24, the reset control TFT 26, the short-circuit TFT 28, and the control TFT 30.

そして、駆動ＴＦＴ２４と、制御ＴＦＴ３０は、１つの連続する半導体層を用いて構成されている。駆動ＴＦＴ２４のドレインは、ｐ型不純物がドープされており、一方制御ＴＦＴ３０のドレインは、ｎ型不純物がドープされている。ダイオード４０は、この連続する半導体層におけるｐｎ接合によって生じるものである。ここで、図のように、ダイオード４０を短絡ＴＦＴ２８との接続部より、駆動ＴＦＴ２４側に配置することで、短絡ＴＦＴ２８から制御ＴＦＴ３０への電流が阻止されることがなくなり、駆動ＴＦＴ２４のゲート電圧のリセットが問題なく行える。なお、駆動ＴＦＴ２４と、制御ＴＦＴ３０を別個の半導体層を用いて構成し、その接続はメタル層を利用すれば、ダイオード４０を省略できるが、この場合メタル層との２つのコンタクトが必要となり、レイアウト時に不利となる。   The driving TFT 24 and the control TFT 30 are configured using one continuous semiconductor layer. The drain of the driving TFT 24 is doped with p-type impurities, while the drain of the control TFT 30 is doped with n-type impurities. The diode 40 is generated by a pn junction in this continuous semiconductor layer. Here, as shown in the figure, by disposing the diode 40 closer to the drive TFT 24 than the connection with the short-circuit TFT 28, the current from the short-circuit TFT 28 to the control TFT 30 is not blocked, and the gate voltage of the drive TFT 24 is reduced. Reset can be done without problems. If the drive TFT 24 and the control TFT 30 are configured using separate semiconductor layers and the connection is made using a metal layer, the diode 40 can be omitted. In this case, however, two contacts with the metal layer are required, and the layout is reduced. Sometimes it is disadvantageous.

制御ＴＦＴ３０のソースは、有機ＥＬ素子３２のアノードに接続され、ゲートは水平方向に伸びるリセットラインＲＬ２に接続されている。有機ＥＬ素子３２のカソードは、カソード電源ＣＶに接続されている。ここで、通常の場合、有機ＥＬ素子３２のカソードは全画素共通になっており、このカソードが所定の電位のカソード電源ＣＶに接続されている。   The source of the control TFT 30 is connected to the anode of the organic EL element 32, and the gate is connected to a reset line RL2 extending in the horizontal direction. The cathode of the organic EL element 32 is connected to a cathode power source CV. Here, in the normal case, the cathode of the organic EL element 32 is common to all pixels, and this cathode is connected to a cathode power source CV having a predetermined potential.

次に、この画素回路の動作について、図７に基づいて説明する。ゲートラインＧＬが該当水平ライン（行）の画素が選択される１Ｈ（水平期間）の選択期間だけＨレベルになる。図において、ゲートラインＧＬ（−１）は、該当水平ラインの１つ上の水平ラインについてのゲートラインであり、１Ｈ前のタイミングでＨレベルになる。そして、ＧＬ（−１）がＨレベルとなるとこれと同時にリセットラインＲＬ１がＨレベルになる。このリセットラインＲＬ１のＨレベルによって、選択ＴＦＴ２０がオフ、制御ＴＦＴ３０がオンの状態で、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオンし、有機ＥＬ素子３２に所定の電流が流れる。これによって、コンデンサ２２の選択ＴＦＴ２０側が電源電圧ＰＶＤＤの状態で、駆動ＴＦＴ２４のドレインソース間が短絡され、駆動ＴＦＴ２４のゲートから電荷が引き抜かれ、リセットされる。   Next, the operation of this pixel circuit will be described with reference to FIG. The gate line GL is at the H level only during the selection period of 1H (horizontal period) in which the pixels of the corresponding horizontal line (row) are selected. In the figure, a gate line GL (−1) is a gate line for the horizontal line one level above the corresponding horizontal line, and becomes H level at the timing 1H before. When GL (-1) becomes H level, the reset line RL1 becomes H level at the same time. By the H level of the reset line RL1, the reset control TFT 26 and the short-circuit TFT 28 are turned on while the selection TFT 20 is turned off and the control TFT 30 is turned on, and a predetermined current flows through the organic EL element 32. As a result, the drain 22 and the source of the driving TFT 24 are short-circuited while the selection TFT 20 side of the capacitor 22 is at the power supply voltage PVDD, and electric charges are extracted from the gate of the driving TFT 24 and reset.

次に、所定の短期間Δだけ遅れてリセットラインＲＬ２がＬレベルになり、制御ＴＦＴ３０がオフする。一方、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８はオンしているため、コンデンサ２２の駆動ＴＦＴ２４のゲートに接続されているのと反対側がＰＶＤＤの電位に保たれている状態で、駆動ＴＦＴ２４のゲート・ドレイン間は短絡ＴＦＴ２８によって短絡され、駆動ＴＦＴ２４はダイオード接続される。そこで、駆動ＴＦＴ２４のゲート電位は、ＰＶＤＤよりしきい値電圧Ｖｔだけ低い電圧になり、このしきい値電圧Ｖｔの電圧が、コンデンサ２２に保持される。   Next, the reset line RL2 becomes L level with a delay of a predetermined short period Δ, and the control TFT 30 is turned off. On the other hand, since the reset control TFT 26 and the short-circuit TFT 28 are on, the gate and drain of the drive TFT 24 are not connected to each other while the opposite side of the capacitor 22 connected to the gate of the drive TFT 24 is kept at the potential of PVDD. Shorted by the short-circuit TFT 28, the drive TFT 24 is diode-connected. Therefore, the gate potential of the driving TFT 24 becomes a voltage lower than the PVDD by the threshold voltage Vt, and this threshold voltage Vt is held in the capacitor 22.

このように、１Ｈ前の水平期間において、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧Ｖｔが充電される。次に、リセットラインＲＬ１がＬレベルとなり、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオフされる。ここで、リセットラインＲＬ２は、Ｌレベルに維持され、制御ＴＦＴ３０はオフのままにする。   Thus, the threshold voltage Vt of the driving TFT 24 is charged in the capacitor 22 in the horizontal period before 1H. Next, the reset line RL1 becomes L level, and the reset control TFT 26 and the short-circuit TFT 28 are turned off. Here, the reset line RL2 is maintained at the L level, and the control TFT 30 remains off.

次に、該当水平ラインの選択期間に入り、ゲートラインＧＬがＨレベルになり、これによって選択ＴＦＴ２０がオンになる。この状態で、水平ドライバは、ビデオラインＤＬから供給される各画素のビデオ信号を各データラインＤＬに順次供給する。従って、データラインＤＬには、対応する画素についてビデオ信号が設定される。そして、このデータラインＤＬは、ゲートラインＧＬがＬレベルになるまで、ビデオ信号の電位を維持する。このために、データラインＤＬに、コンデンサなどを接続して、電位を維持できるようにするとよい。   Next, in the selection period of the corresponding horizontal line, the gate line GL becomes H level, and thereby the selection TFT 20 is turned on. In this state, the horizontal driver sequentially supplies the video signal of each pixel supplied from the video line DL to each data line DL. Accordingly, a video signal is set for the corresponding pixel in the data line DL. The data line DL maintains the potential of the video signal until the gate line GL becomes L level. For this purpose, it is preferable to connect a capacitor or the like to the data line DL so that the potential can be maintained.

データラインＤＬがビデオ信号の電位に設定されると、コンデンサ２２の他端である駆動ＴＦＴ２４のゲート電位は、ビデオ信号の電圧（データ電圧）によりシフトされる。そして、リセットラインＲＬ２がＨレベルとなり、制御ＴＦＴ３０がオンとなり、駆動ＴＦＴ２４にそのゲート電位に応じた電流が流れ、これが制御ＴＦＴ３０を介し、有機ＥＬ素子３２に流れる。ゲートラインＧＬがＬレベルに復帰して選択ＴＦＴ２０がオフした後も、駆動ＴＦＴ２４のゲート電位はそのときの電圧のまま保たれ、有機ＥＬ素子３２にはビデオ信号の電圧に応じた電流が流れ、発光する。   When the data line DL is set to the video signal potential, the gate potential of the driving TFT 24, which is the other end of the capacitor 22, is shifted by the video signal voltage (data voltage). Then, the reset line RL2 becomes H level, the control TFT 30 is turned on, a current corresponding to the gate potential flows to the drive TFT 24, and this flows to the organic EL element 32 via the control TFT 30. Even after the gate line GL returns to the L level and the selection TFT 20 is turned off, the gate potential of the driving TFT 24 is kept at the current voltage, and a current corresponding to the voltage of the video signal flows through the organic EL element 32. Emits light.

そして、ゲートラインＧＬをＬレベルに戻した後、一旦データラインＤＬを一定電位（例えば、ＰＶＤＤ）に戻す。これによって、次のビデオ信号についてのデータラインＤＬへのセットに問題がなくなる。   Then, after returning the gate line GL to the L level, the data line DL is once returned to a constant potential (for example, PVDD). As a result, there is no problem in setting the next video signal to the data line DL.

このように、本実施形態では、最初に駆動ＴＦＴ２４のゲートに、ＰＶＤＤより駆動ＴＦＴ２４のしきい値電圧Ｖｔ分だけ低い電圧を設定し、これをコンデンサ２２に保持する。従って、各画素の駆動ＴＦＴ２４の間でしきい値電圧Ｖｔにバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機ＥＬ素子３２に供給することができる。   Thus, in this embodiment, first, a voltage lower than PVDD by the threshold voltage Vt of the driving TFT 24 is set at the gate of the driving TFT 24, and this is held in the capacitor 22. Therefore, even if the threshold voltage Vt varies among the drive TFTs 24 of each pixel, this can be compensated for and a current corresponding to the video signal can be supplied to the organic EL element 32.

特に、リセット制御ＴＦＴ２６により、コンデンサ２２の選択ＴＦＴ２０側の電圧を一定電位（この例ではＰＶＤＤ）に設定している。このため、前フレームでの書き込みデータ影響を排除して、短絡ＴＦＴ２８をオンしたときに、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧Ｖｔに応じた電圧を確実に保持することができる。また、しきい値電圧Ｖｔのセットの際には、データラインＤＬの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、該当するゲートラインＧＬがＬレベルの期間であれば、駆動トランジスタのゲート電圧のリセットをいずれのタイミングでも行うこともでき、リセットの時間を長くして、確実なしきい値電圧のセットが行える。   In particular, the voltage on the selection TFT 20 side of the capacitor 22 is set to a constant potential (PVDD in this example) by the reset control TFT 26. For this reason, the influence of the write data in the previous frame is eliminated, and the voltage corresponding to the threshold voltage Vt of the drive TFT 24 can be reliably held in the capacitor 22 when the short-circuit TFT 28 is turned on. Further, when the threshold voltage Vt is set, it is not necessary to change the voltage of the data line DL, and the operation of the horizontal driver is simplified. Further, if the corresponding gate line GL is in the L level period, the gate voltage of the driving transistor can be reset at any timing, and the reset time can be lengthened and the threshold voltage can be reliably set. .

さらに、制御ＴＦＴ３０がオンしている状態で、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８を同時にオンする。このため、駆動ＴＦＴ２４のゲート電圧のリセットが確実に行える。   Further, the reset control TFT 26 and the short-circuit TFT 28 are simultaneously turned on while the control TFT 30 is on. For this reason, the gate voltage of the driving TFT 24 can be reliably reset.

そして、本実施形態では、ゲートラインＧＬがＨレベルで選択ＴＦＴ２０がオンしている状態で、リセットラインＲＬ２をＨレベルとして、制御ＴＦＴ３０をオンする。制御ＴＦＴ３０がオンすると、有機ＥＬ素子３２に電流が流れ始め、駆動ＴＦＴ２４のドレイン電圧が下がり、この影響でそのゲート電圧も下がりやすい。本実施形態では、この制御ＴＦＴ３０がオンするときに、選択ＴＦＴ２０がオンであり、コンデンサ２２の一端がデータラインＤＬに接続されている。従って、制御ＴＦＴ３０がオンすることで、駆動ＴＦＴ２４のドレイン電位が変動しても、コンデンサ２２の一端の電位は変動しにくいのでゲート電位は変動しにくく、入力されたビデオデータに則した電位を保持することができ、データ電圧に応じた有機ＥＬ素子３２の発光が達成できる。   In this embodiment, in a state where the gate line GL is at the H level and the selection TFT 20 is on, the reset line RL2 is set to the H level and the control TFT 30 is turned on. When the control TFT 30 is turned on, a current starts to flow through the organic EL element 32, the drain voltage of the driving TFT 24 is lowered, and the gate voltage is likely to be lowered due to this influence. In the present embodiment, when the control TFT 30 is turned on, the selection TFT 20 is turned on and one end of the capacitor 22 is connected to the data line DL. Therefore, when the control TFT 30 is turned on, even if the drain potential of the driving TFT 24 fluctuates, the potential at one end of the capacitor 22 hardly fluctuates, so the gate potential does not fluctuate easily, and the potential corresponding to the input video data is maintained. The light emission of the organic EL element 32 according to the data voltage can be achieved.

また、制御ＴＦＴ３０をｐチャネルにすると、リーク電流が生じやすく、駆動ＴＦＴ２４のゲートドレイン間を短絡ＴＦＴ２８をオンして駆動ＴＦＴ２４のゲート電圧をＰＶＤＤ−Ｖｔにセットする際に、ゲート電圧が低くなる傾向がある。制御ＴＦＴ３０をｎチャネルにすることによって、リーク電流を減少して、駆動ＴＦＴ２４の正確なゲート電圧セットが行える。   Further, when the control TFT 30 is a p-channel, a leak current is likely to occur, and when the short-circuit TFT 28 is turned on between the gate and drain of the driving TFT 24 and the gate voltage of the driving TFT 24 is set to PVDD−Vt, the gate voltage tends to decrease. There is. By using the control TFT 30 as an n-channel, the leakage current can be reduced and the gate voltage of the drive TFT 24 can be set accurately.

また、本実施形態において、ＰＶＤＤは５Ｖ未満、データラインＤＬにセットされるデータ電圧の黒レベル電圧はＰＶＤＤより２Ｖ程度高い電圧に設定される。これによって、黒レベルの際に駆動ＴＦＴ２４のゲートをソースの電圧であるＰＶＤＤに対し、十分高い電圧として、電流が流れるのを防止して、黒レベルを達成することができる。   In this embodiment, PVDD is set to less than 5V, and the black level voltage of the data voltage set on the data line DL is set to a voltage about 2V higher than PVDD. As a result, the black level can be achieved by setting the gate of the drive TFT 24 to a sufficiently high voltage with respect to the source voltage PVDD when the black level is reached, preventing current from flowing.

「タイミング発生回路の構成」
図８には、上述のようなリセットラインＲＬ１、ＲＬ２に供給する信号ＲＳＴ１、ＲＳＴ２の発生回路が示されている。 "Configuration of timing generator"
FIG. 8 shows a circuit for generating the signals RST1 and RST2 supplied to the reset lines RL1 and RL2 as described above.

入力信号としては、１水平ライン上のゲート信号の反転信号であるＸＧＬ（−１）と、当該水平ラインのゲート信号の反転信号であるＸＧＬと、水平方向のドライバ最終段の出力信号の反転信号であるＸＨＯＵＴと、を利用する。   As input signals, XGL (−1) which is an inverted signal of the gate signal on one horizontal line, XGL which is an inverted signal of the gate signal on the horizontal line, and an inverted signal of the output signal of the horizontal driver final stage. XHOUT is used.

ＸＧＬは、インバータ５０によって反転され、ＧＬが出力される。また、ＸＧＬ（−１）がインバータ５２によって反転されてリセット信号ＲＳＴ１として出力される。   XGL is inverted by the inverter 50 and GL is output. Further, XGL (−1) is inverted by the inverter 52 and output as the reset signal RST1.

ＸＧＬと、ＸＨＯＵＴは、ノアゲート５４に入力される。このノアゲート５４の出力は、ｎチャネルＴＦＴ５６のゲートに供給されるとともに、ノアゲート５８に入力される。   XGL and XHOUT are input to the NOR gate 54. The output of the NOR gate 54 is supplied to the gate of the n-channel TFT 56 and input to the NOR gate 58.

ＴＦＴ５６は、ソースがグランドに接続され、ドレインはｐチャネルＴＦＴ６０のドレインに接続され、このＴＦＴ６０のソースが電源に接続されている。また、ＴＦＴ６０のゲートには、ＸＧＬ（−１）が供給されている。   The source of the TFT 56 is connected to the ground, the drain is connected to the drain of the p-channel TFT 60, and the source of the TFT 60 is connected to the power source. Further, XGL (−1) is supplied to the gate of the TFT 60.

ＴＦＴ６０とＴＦＴ５６の接続部は、ノアゲート５８に入力されるとともに、この入力ラインには、インバータ６２ａ、６２ｂの直列接続からなるラッチ回路６２が接続されている。すなわち、ＴＦＴ６０とＴＦＴ５６の接続部からノアゲート５８の入力ラインには、インバータ６２ａに入力され、インバータ６２ｂの出力が返されている。従って、ＴＦＴ６０とＴＦＴ５６の接続部が変化した場合に、その変化がラッチ回路６２に取り込まれた後、ノアゲート５８への入力が変化する。   A connection portion between the TFT 60 and the TFT 56 is input to a NOR gate 58, and a latch circuit 62 including a series connection of inverters 62a and 62b is connected to the input line. That is, the input line of the NOR gate 58 from the connection portion between the TFT 60 and the TFT 56 is input to the inverter 62a and the output of the inverter 62b is returned. Therefore, when the connection portion between the TFT 60 and the TFT 56 is changed, the input to the NOR gate 58 is changed after the change is taken into the latch circuit 62.

このような回路における動作について、図９に基づいて説明する。ＸＧＬ（−１）、ＸＧＬは、１水平ラインの選択期間だけＬレベルになる信号であり、Ｌレベルになる期間が１Ｈだけシフトしている。ＸＨＯＵＴは、１Ｈに１回Ｌレベルになる信号であり、各ラインのゲート信号がＬレベルになる期間の終了前においてＬレベルとなり、ゲート信号がＨレベルになる若干前にＨレベルに戻る。   The operation in such a circuit will be described with reference to FIG. XGL (−1) and XGL are signals that are at the L level only during the selection period of one horizontal line, and the period of the L level is shifted by 1H. XHOUT is a signal that becomes L level once in 1H, and becomes L level before the end of the period when the gate signal of each line becomes L level, and returns to H level slightly before the gate signal becomes H level.

このような信号によって、ＴＦＴ６０のゲートに入力される信号Ａは、ＸＧＬ（−１）と同じ信号となる。ノアゲート５４の出力信号である信号Ｂは、ＸＧＬと、ＸＨＯＵＴの両方がＬレベルの時のみＨレベルとなる。   With such a signal, the signal A input to the gate of the TFT 60 becomes the same signal as XGL (−1). The signal B which is the output signal of the NOR gate 54 becomes H level only when both XGL and XHOUT are L level.

さらに、ノアゲート５８の入力ラインの信号Ｃは、ＸＧＬ（−１）のＬレベルによって立ち上がり、ノアゲート５４のＨレベルによって立ち下がる信号となる。ここで、ＴＦＴ６０、５６の能力と、ラッチ回路６２に能力に差があり、ラッチ回路６２の書き込みに時間が掛かると、その能力差に応じて遅れることになる。すなわち、ＸＧＬ（−１）の立ち下がりに応じてＴＦＴ６０、５６の接続点は上昇しようとするが、ラッチ回路６２の出力がＨレベルになるまでの期間Δだけ、立ち上がるのが遅れる。一方、ノアゲート５４の出力がＨレベルとなった場合にも、信号Ｂは、Δだけ遅れてＬレベルになる。   Further, the signal C on the input line of the NOR gate 58 rises when the XGL (−1) is at the L level, and falls when the NOR gate 54 is at the H level. Here, if there is a difference between the capabilities of the TFTs 60 and 56 and the capability of the latch circuit 62, and writing to the latch circuit 62 takes a long time, the delay is caused according to the capability difference. That is, the connection point of the TFTs 60 and 56 tends to rise in response to the fall of XGL (−1), but the rise is delayed by a period Δ until the output of the latch circuit 62 becomes H level. On the other hand, when the output of the NOR gate 54 becomes H level, the signal B becomes L level with a delay of Δ.

さらに、リセット信号ＲＳＴ２は、ノアゲート５８の出力であり、ノアゲート５８の入力が２つともＬレベルの時のみＨレベルを出力する。従って、リセット信号ＲＳＴ２は、信号Ｃの立ち上がりによって、Ｌレベルとなり、その後の信号Ｂの立ち下がりによって、Ｈレベルとなる。   Further, the reset signal RST2 is an output of the NOR gate 58, and outputs an H level only when both inputs of the NOR gate 58 are at an L level. Therefore, the reset signal RST2 becomes L level when the signal C rises, and becomes H level when the signal B thereafter falls.

このようにして、リセット信号ＲＳＴ２の立ち下がりタイミングは、リセット信号ＲＳＴ１の立ち上がりタイミングに比べ、若干遅れる。この遅れ時間は、ＴＦＴ６０、５６の能力と、ラッチ回路６２を構成するインバータ６２ａ、６２ｂの能力に差によって決定される。例えば、ラッチ回路６２を構成するインバータ６２ａ、６２ｂの能力をＴＦＴ６０、５６の能力の２倍程度に設定することが好適である。これによって、例えば４００ｎｓｅｃ程度の遅延が得られる。一方、この程度の遅延を容量によって得ようとすると、かなりの面積が必要となる。このため、この回路によって、効果的な信号の遅延を図ることできる。   In this way, the falling timing of the reset signal RST2 is slightly delayed from the rising timing of the reset signal RST1. This delay time is determined by a difference between the capabilities of the TFTs 60 and 56 and the capabilities of the inverters 62 a and 62 b that constitute the latch circuit 62. For example, it is preferable to set the capacity of the inverters 62 a and 62 b constituting the latch circuit 62 to about twice the capacity of the TFTs 60 and 56. Thereby, for example, a delay of about 400 nsec is obtained. On the other hand, if such a delay is to be obtained by the capacity, a considerable area is required. Therefore, this circuit can effectively delay the signal.

一方、リセット信号ＲＳＴ２の立ち上がりは、信号ＸＨＯＵＴの立ち上がりに同期しており、予め定められたタイミングである。ゲートラインＧＬの立ち下がりより、所定の短時間１ｆＨ（ここで、１ｆＨは、最小周期であり、例えば、２００ｎｓｅｃ程度である。）だけ、早い。従って、この回路によって、所定時間だけ、選択ＴＦＴ２０と、制御ＴＦＴ３０が両方オンする時間を設けることができる。   On the other hand, the rising edge of the reset signal RST2 is synchronized with the rising edge of the signal XHOUT and has a predetermined timing. It is earlier than the fall of the gate line GL by a predetermined short time 1fH (where 1fH is a minimum period, for example, about 200 nsec). Therefore, this circuit can provide a time for both the selection TFT 20 and the control TFT 30 to be turned on for a predetermined time.

このように、本回路によれば、所定の遅延時間を２つのＴＦＴ５６、６０の直列接続からなるドライバーと、ラッチ回路６２の能力差によって、得ることができる。従って、通常のように容量を設け、その充電時間を利用する回路に比べ、所要面積を小さくすることができる。   Thus, according to the present circuit, a predetermined delay time can be obtained by the difference in capability between the driver composed of the series connection of the two TFTs 56 and 60 and the latch circuit 62. Therefore, the required area can be reduced as compared with a circuit that provides a capacity as usual and uses the charging time.

実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of embodiment. 実施形態の動作を説明するための信号の波形図である。It is a wave form diagram of a signal for explaining operation of an embodiment. 他の実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of other embodiment. 他の実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of other embodiment. 従来例の構成を示す回路図である。It is a circuit diagram which shows the structure of a prior art example. 他の実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of other embodiment. 他の実施形態の動作を説明するための信号の波形図である。It is a wave form diagram of a signal for explaining operation of other embodiments. リセット信号ＲＳＴ１、ＲＳＴ２を生成する回路の構成を示す図である。It is a figure which shows the structure of the circuit which produces | generates reset signal RST1 and RST2. 図８の回路の動作を説明するための信号の波形図である。FIG. 9 is a signal waveform diagram for explaining the operation of the circuit of FIG. 8.

符号の説明Explanation of symbols

１０，２０ 選択ＴＦＴ、１２，２４ 駆動ＴＦＴ、１４ 保持容量、１６，３２ 有機ＥＬ素子、２２ コンデンサ、２６ リセット制御ＴＦＴ、２８ 短絡ＴＦＴ、３０ 制御ＴＦＴ、ＣＶ カソード電源、ＤＬ データライン、ＧＬ ゲートライン、ＰＶＤＤ 電源ライン、ＲＬ１，ＲＬ２ リセットライン。   10, 20 Selection TFT, 12, 24 Drive TFT, 14 Holding Capacitance, 16, 32 Organic EL Element, 22 Capacitor, 26 Reset Control TFT, 28 Short-circuit TFT, 30 Control TFT, CV Cathode Power Supply, DL Data Line, GL Gate Line , PVDD power line, RL1, RL2 reset line.

Claims (4)

一端がデータラインに接続された選択トランジスタと、
この選択トランジスタの他端に一端が接続されたコンデンサと、
このコンデンサの他端に制御端が接続され、一端が電源ラインに接続された駆動トランジスタと、
この駆動トランジスタの他端に一端が接続された制御トランジスタと、
この制御トランジスタの他端に接続された有機ＥＬ素子と、
前記駆動トランジスタをダイオード接続する短絡トランジスタと、
前記選択トランジスタとコンデンサの接続部に一端が接続され、他端が一電圧の電源に接続されたリセット制御トランジスタと、
を含み、
前記選択トランジスタがオフされている期間に、前記制御トランジスタをオフするとともに、前記短絡トランジスタおよびリセット制御トランジスタをオンして、前記駆動トランジスタの制御端にこの駆動トランジスタのしきい値電圧に対応する電圧を設定し、
その後、前記選択トランジスタをオンして、前記データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせて、このシフトした電圧に応じて前記駆動トランジスタに前記有機ＥＬ素子の駆動電流を流し、
前記選択トランジスタがオフされている期間においては、前記制御トランジスタをオフした後に前記短絡トランジスタおよびリセット制御トランジスタをオンし、前記短絡トランジスタおよびリセット制御トランジスタをオフした後に前記制御トランジスタをオンすることを特徴とする有機ＥＬ画素回路。 A select transistor having one end connected to the data line;
A capacitor having one end connected to the other end of the selection transistor;
Control end to the other end of the capacitor is connected, the drive motion transistor having one end connected to a power supply line,
A control transistor having one end connected to the other end of the drive transistor;
An organic EL element connected to the other end of the control transistor;
A short-circuit transistor that diode-connects the drive transistor;
A reset control transistor having one end connected to the connection portion of the selection transistor and the capacitor, and the other end connected to a power source of one voltage;
Including
While the selection transistor is turned off, the control transistor is turned off, the short-circuit transistor and the reset control transistor are turned on, and a voltage corresponding to the threshold voltage of the drive transistor is applied to the control terminal of the drive transistor. Set
Thereafter, the selection transistor is turned on, and the voltage at the control end of the driving transistor is shifted by the data voltage supplied to the data line, and the driving transistor drives the organic EL element according to the shifted voltage. Current flow,
In a period in which the selection transistor is off , the short-circuit transistor and the reset control transistor are turned on after the control transistor is turned off, and the control transistor is turned on after the short-circuit transistor and the reset control transistor are turned off. An organic EL pixel circuit. 請求項１に記載の有機ＥＬ画素回路において、
前記リセット制御トランジスタの他端が接続される電源は、前記駆動トランジスタの一端が接続される電源ラインであることを特徴とする有機ＥＬ画素回路。 The organic EL pixel circuit according to claim 1,
The organic EL pixel circuit, wherein the power supply to which the other end of the reset control transistor is connected is a power supply line to which one end of the drive transistor is connected. 請求項１または２に記載の有機ＥＬ画素回路において、
前記短絡トランジスタおよびリセット制御トランジスタは、同一極性であり、その制御端は、同一の第１リセット制御ラインに接続されていることを特徴とする有機ＥＬ画素回路。 The organic EL pixel circuit according to claim 1 or 2,
The short-circuit transistor and the reset control transistor have the same polarity, and their control terminals are connected to the same first reset control line. 一端がデータラインに接続された選択トランジスタと、
この選択トランジスタの他端に一端が接続されたコンデンサと、
このコンデンサの他端に制御端が接続され、一端が電源ラインに接続された駆動トランジスタと、
この駆動トランジスタの他端に一端が接続された制御トランジスタと、
この制御トランジスタの他端に接続された有機ＥＬ素子と、
前記駆動トランジスタをダイオード接続する短絡トランジスタと、
前記選択トランジスタとコンデンサの接続部に一端が接続され、他端が一電圧の電源に接続されたリセット制御トランジスタと、
を含み、
前記選択トランジスタがオフされている期間に、前記制御トランジスタをオフするとともに、前記短絡トランジスタおよびリセット制御トランジスタをオンして、前記駆動トランジスタの制御端にこの駆動トランジスタのしきい値電圧に対応する電圧を設定し、
その後、前記選択トランジスタをオンして、前記データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせて、このシフトした電圧に応じて前記駆動トランジスタに前記有機ＥＬ素子の駆動電流を流し、
前記短絡トランジスタおよびリセット制御トランジスタは、同一極性であり、その制御端は、同一の第１リセット制御ラインに接続されており、前記制御トランジスタの制御端は、前記短絡トランジスタおよびリセット制御トランジスタが接続される第１リセット制御ラインとは別に設けられた第２リセット制御ラインに接続されており、
前記選択トランジスタがオフされている期間においては、前記短絡トランジスタおよびリセット制御トランジスタをオンした後に前記制御トランジスタをオフし、前記短絡トランジスタおよびリセット制御トランジスタをオフした後に、前記選択トランジスタがオンされている期間において、前記制御トランジスタをオンすることを特徴とする有機ＥＬ画素回路。 A select transistor having one end connected to the data line;
A capacitor having one end connected to the other end of the selection transistor;
Control end to the other end of the capacitor is connected, the drive motion transistor having one end connected to a power supply line,
A control transistor having one end connected to the other end of the drive transistor;
An organic EL element connected to the other end of the control transistor;
A short-circuit transistor that diode-connects the drive transistor;
A reset control transistor having one end connected to the connection portion of the selection transistor and the capacitor, and the other end connected to a power source of one voltage;
Including
While the selection transistor is turned off, the control transistor is turned off, the short-circuit transistor and the reset control transistor are turned on, and a voltage corresponding to the threshold voltage of the drive transistor is applied to the control terminal of the drive transistor. Set
Thereafter, the selection transistor is turned on, and the voltage at the control end of the driving transistor is shifted by the data voltage supplied to the data line, and the driving transistor drives the organic EL element according to the shifted voltage. Current flow,
The short-circuit transistor and the reset control transistor have the same polarity, their control ends are connected to the same first reset control line, and the control transistor is connected to the short-circuit transistor and the reset control transistor. Connected to a second reset control line provided separately from the first reset control line,
In a period in which the selection transistor is turned off, the control transistor is turned off after the short-circuit transistor and the reset control transistor are turned on, and the selection transistor is turned on after the short-circuit transistor and the reset control transistor are turned off. An organic EL pixel circuit , wherein the control transistor is turned on during a period .
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