JP4974512B2 - Semiconductor device, display device and electronic apparatus - Google Patents
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Description
本発明は、増幅機能を有する半導体装置の技術に関する。より詳細には、差動増幅回路、センスアンプ、レベルシフタなどに代表される回路が形成された半導体装置に関する。また、それらを有する表示装置に関する。また、その表示装置を表示部に有する電子機器に関する。 The present invention relates to a technology of a semiconductor device having an amplification function. More specifically, the present invention relates to a semiconductor device in which circuits typified by a differential amplifier circuit, a sense amplifier, a level shifter, and the like are formed. Moreover, it is related with the display apparatus which has them. The present invention also relates to an electronic device having the display device in a display portion.
近年、携帯電話や携帯端末などに幅広く使用されている集積回路（ＩＣ）は、５ｍｍ四方程度のシリコン基板上に、数十万〜数百万ものトランジスタや抵抗等を形成したもので、装置の小型化及び高信頼化、装置の大量生産に重要な役割を果たしている。 In recent years, an integrated circuit (IC) widely used for mobile phones and mobile terminals is formed by forming hundreds of thousands to millions of transistors, resistors, etc. on a silicon substrate of about 5 mm square. It plays an important role in miniaturization and high reliability and mass production of equipment.
そして、集積回路（ＩＣ）等に用いられる回路を設計するときには、多くの場合において、振幅が小さい信号の電圧や電流を増幅させる機能を有する増幅回路が設計される。増幅回路は、ひずみの発生をなくし、回路を安定に働かせるために不可欠な回路であるため、幅広く用いられている。 When designing a circuit used for an integrated circuit (IC) or the like, in many cases, an amplifier circuit having a function of amplifying a voltage or current of a signal having a small amplitude is designed. An amplifier circuit is widely used because it is an indispensable circuit in order to eliminate distortion and to make the circuit work stably.
ここで、増幅回路の一例として、差動増幅回路について説明する。差動増幅回路はよくレベルシフタやオペアンプに利用される。ここで、従来のレベルシフタの構成例を図６に示し、構成と動作について説明する（特許文献１の従来技術を参照）。 Here, a differential amplifier circuit will be described as an example of the amplifier circuit. Differential amplifier circuits are often used for level shifters and operational amplifiers. Here, a configuration example of a conventional level shifter is shown in FIG. 6, and the configuration and operation will be described (see the prior art in Patent Document 1).
なお、本明細書中、各電源電位をＶＤＤ＃及びＶＳＳ＃（＃は数字）と表記する。ここでは、ＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、ＶＳＳ３を用い、その大小関係はＶＳＳ３＜ＶＳＳ２＜ＶＳＳ１＜ＶＤＤ１＜ＶＤＤ２とする。 Note that in this specification, each power supply potential is expressed as VDD # and VSS # (# is a number). Here, VDD1, VDD2, VSS1, VSS2, and VSS3 are used, and the magnitude relationship is VSS3 <VSS2 <VSS1 <VDD1 <VDD2.
まずは、図６（Ａ）に示したレベルシフタの構成について説明する。図６（Ａ）に示したレベルシフタは、低電位側を固定して高電位側をシフトさせるレベルシフタで、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする入力信号に対し、電圧レベルＶＳＳ１と電圧レベルＶＤＤ２との差を振幅とする出力信号を得るものである。このレベルシフタの構成は以下のようになっている。ｐチャネル型トランジスタ６０１のソース領域と、ｐチャネル型トランジスタ６０２のソース領域とは共に高電位電源（電源電位ＶＤＤ２）に接続されている。ｐチャネル型トランジスタ６０１のゲート電極とｐチャネル型トランジスタ６０２のゲート電極は互いに接続され、ｐチャネル型トランジスタ６０２のドレイン領域と接続されている。ｐチャネル型トランジスタ６０１のドレイン領域はｎチャネル型トランジスタ６０３のドレイン領域と接続されている。ｎチャネル型トランジスタ６０３のソース領域と、ｎチャネル型トランジスタのソース領域とは共に低電位電源（電源電位ＶＳＳ１）に接続されている。また、第１の入力信号ｉｎ１（電圧をＶｉｎ１と表記する）は、ｎチャネル型トランジスタ６０３のゲート電極に入力され、第２の入力信号ｉｎ２（電圧をＶｉｎ２と表記する）は、ｎチャネル型トランジスタ６０４のゲート電極に入力される。なお、第２の入力信号ｉｎ２は第１の入力信号ｉｎ１の反転信号である。ｐチャネル型トランジスタ６０２のドレイン領域はｎチャネル型トランジスタ６０４のドレイン領域に接続され、この交点から出力信号ｏｕｔ（電圧をＶｏｕｔと表記する）を取り出す。
First, the structure of the level shifter shown in FIG. The level shifter shown in FIG. 6A is a level shifter that fixes the low potential side and shifts the high potential side. The input signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VDD1 is the level shifter. An output signal whose amplitude is the difference from the voltage level VDD2 is obtained. The structure of this level shifter is as follows. Both the source region of the p-
次に、図６（Ａ）に示したレベルシフタの基本的な動作を説明する。第１の入力信号ｉｎ１にＨｉｇｈ信号が入力されると、ｎチャネル型トランジスタ６０３が導通状態になり、ｎチャネル型トランジスタ６０３のドレイン電位がＶＳＳ１となる。一方、ｐチャネル型トランジスタ６０２のゲート電極とドレイン領域とが接続されているので、ｐチャネル型トランジスタ６０２は飽和領域で動作する。従って、ｐチャネル型トランジスタ６０１のゲート電極には、ＶＤＤ２−ＶＳＳ１間の電圧をｎチャネル型トランジスタ６０４とｐチャネル型トランジスタ６０２の有する抵抗で抵抗分割した電位が入力される。この電位をＶ６０１と表記する。第１の入力信号ｉｎ１がＨｉｇｈ信号のとき、第２の入力信号はＬｏｗ信号となるため、ｎチャネル型トランジスタ６０４は非導通状態となる。これにより、ｐチャネル型トランジスタ６０１のゲート電極に入力される電位Ｖ６０１は電源電位ＶＤＤ２に引っ張られて高くなる。従って、ｐチャネル型トランジスタ６０１は非導通状態になり、出力信号ｏｕｔの電位はＶＳＳ１となる。
Next, basic operation of the level shifter shown in FIG. When a High signal is input to the first input signal in1, the n-
第１の入力信号ｉｎ１にＬｏｗ信号が入力されると、ｎチャネル型トランジスタ６０３が非導通状態になる。一方、第２の入力信号はＨｉｇｈ信号となるため、ｎチャネル型トランジスタ６０４は導通状態となる。これにより、ｐチャネル型トランジスタ６０１のゲート電極に入力される電位Ｖ６０１は電源電位ＶＳＳ１に引っ張られて低くなる。従って、ｐチャネル型トランジスタ６０１は導通状態になり、出力信号ｏｕｔの電位はＶＤＤ２となる。
When a Low signal is input to the first input signal in1, the n-
このようにして、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする入力信号は、電圧レベルＶＳＳ１と電圧レベルＶＤＤ２との差を振幅とする出力信号に変換される。 In this way, an input signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VDD1 is converted into an output signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VDD2.
次に、図６（Ｂ）に示したレベルシフタの構成について説明する。図６（Ｂ）に示したレベルシフタは、高電位側を固定して低電位側をシフトするレベルシフタで、電圧レベルＶＳＳ２と電圧レベルＶＳＳ１との差を振幅とする入力信号に対し、電圧レベルＶＳＳ３と電圧レベルＶＳＳ１との差を振幅とする出力信号を得るものである。このレベルシフタの構成は以下のようになっている。ｎチャネル型トランジスタ６０７のソース領域と、ｎチャネル型トランジスタ６０８のソース領域とは共に低電位電源（電源電位ＶＳＳ３）に接続されている。ｎチャネル型トランジスタ６０７のゲート電極とｎチャネル型トランジスタ６０８のゲート電極は互いに接続され、ｎチャネル型トランジスタ６０８のドレイン領域及びｐチャネル型トランジスタ６０６のドレイン領域と接続されている。ｎチャネル型トランジスタ６０７のドレイン領域はｐチャネル型トランジスタ６０５のドレイン領域と接続されている。ｐチャネル型トランジスタ６０５のソース領域と、ｐチャネル型トランジスタ６０６のソース領域とは共に低電位電源（電源電位ＶＳＳ１）に接続されている。また、第１の入力信号ｉｎ１は、ｐチャネル型トランジスタ６０５のゲート電極に入力され、第２の入力信号ｉｎ２は、ｐチャネル型トランジスタ６０６のゲート電極に入力される。なお、第２の入力信号ｉｎ２は第１の入力信号ｉｎ１の反転信号である。出力信号ｏｕｔは、第１のｐチャネル型トランジスタ６０５のドレイン領域から取り出される。
Next, the structure of the level shifter shown in FIG. The level shifter shown in FIG. 6B is a level shifter that fixes the high potential side and shifts the low potential side, and for the input signal whose amplitude is the difference between the voltage level VSS2 and the voltage level VSS1, An output signal whose amplitude is the difference from the voltage level VSS1 is obtained. The structure of this level shifter is as follows. The source region of the n-
次に、図６（Ｂ）に示したレベルシフタの基本的な動作を説明する。第１の入力信号ｉｎ１にＬｏｗ信号が入力されると、ｐチャネル型トランジスタ６０５が導通状態になり、ｐチャネル型トランジスタ６０５のドレイン電位がＶＳＳ１となる。一方、ｎチャネル型トランジスタ６０８のゲート電極とドレイン領域とが接続されているので、ｎチャネル型トランジスタ６０８は飽和領域で動作する。従って、ｎチャネル型トランジスタ６０７のゲート電極には、ＶＳＳ１−ＶＳＳ３間の電圧をｐチャネル型トランジスタ６０６とｎチャネル型トランジスタ６０８の有する抵抗で抵抗分割した電位が入力される。この電位をＶ６０７と表記する。第１の入力信号ｉｎ１がＬｏｗ信号のとき、第２の入力信号はＨｉｇｈ信号となるため、ｐチャネル型トランジスタ６０６は非導通状態となる。これにより、ｎチャネル型トランジスタ６０７のゲート電極に入力される電位Ｖ６０７は電源電位ＶＳＳ３に引っ張られて低くなる。従って、ｎチャネル型トランジスタ６０７は非導通状態になり、出力信号ｏｕｔの電位はＶＳＳ１となる。
Next, basic operation of the level shifter shown in FIG. 6B will be described. When a Low signal is input to the first input signal in1, the p-
第１の入力信号ｉｎ１にＨｉｇｈ信号が入力されると、ｐチャネル型トランジスタ６０５が非導通状態になる。一方、第２の入力信号はＬｏｗ信号となるため、ｐチャネル型トランジスタ６０６は導通状態となる。これにより、ｎチャネル型トランジスタ６０７のゲート電極に入力される電位Ｖ６０７は電源電位ＶＳＳ１に引っ張られて高くなる。従って、ｎチャネル型トランジスタ６０７は導通状態になり、出力信号ｏｕｔの電位はＶＳＳ３となる。
When a High signal is input to the first input signal in1, the p-
このようにして、電圧レベルＶＳＳ２と電圧レベルＶＳＳ１との差を振幅とする入力信号は、電圧レベルＶＳＳ３と電圧レベルＶＳＳ１との差を振幅とする出力信号に変換される。
図６に示したレベルシフタにおける問題点について述べる。なお、ここでは、図６（Ａ）、図６（Ｂ）いずれのレベルシフタについても共通の問題点であるため、図６（Ａ）のみを例に挙げて説明する。 Problems in the level shifter shown in FIG. 6 will be described. Here, since both the level shifters in FIGS. 6A and 6B are common problems, only FIG. 6A will be described as an example.
第２の入力信号ｉｎ２がＨｉｇｈ信号の時、ｎチャネル型トランジスタ６０４は導通状態となる。また、ｐチャネル型トランジスタ６０２が常に飽和領域で動作している。この結果、ＶＤＤ２−ＶＳＳ１間にｐチャネル型トランジスタ６０２とｎチャネル型トランジスタ６０４を介して電流が流れることになる。この状態は、ｎチャネル型トランジスタ６０４が非導通状態にならない限り継続する。電流が流れ続けることにより、レベルシフタの消費電力は高くなってしまう。
When the second input signal in2 is a High signal, the n-
ここで、第２の入力信号ｉｎ２がＨｉｇｈ信号からＬｏｗ信号へ切り替わる場合について、図７を用いて説明する。図７（Ａ）は、縦軸が第２の入力信号ｉｎ２の電位Ｖｉｎ２、第２の入力信号ｉｎ２の時間経過を示す。図７（Ｂ）は、縦軸が第１の入力信号ｉｎ１の電位Ｖｉｎ１、横軸が第１の入力信号ｉｎ１の時間経過を示す。ｎチャネル型トランジスタ６０４のゲート−ソース間電圧Ｖｇｓ６０４は以下の（１）式で与えられる。
Here, the case where the second input signal in2 is switched from the High signal to the Low signal will be described with reference to FIG. In FIG. 7A, the vertical axis represents the potential Vin2 of the second input signal in2, and the time passage of the second input signal in2. In FIG. 7B, the vertical axis represents the potential Vin1 of the first input signal in1, and the horizontal axis represents the passage of time of the first input signal in1. The gate-source voltage Vgs 604 of the n-
ここで、Ｖｇｓ６０４の時間経過を図７（Ｃ）に示す。特に、第２の入力信号ｉｎ２がＨｉｇｈ信号からＬｏｗ信号への切り替わり時間が長い場合、Ｖｉｎ２がＶＤＤ１から徐々にＶＳＳ１まで減少するため、Ｖｇｓ６０４がｎチャネル型トランジスタ６０４の閾値電圧Ｖｔｈ６０４以下になるまでに余計な時間がかかってしまう。すなわち、ｎチャネル型トランジスタ６０４が非導通状態になるまでの時間が必要以上に長くなり、その分ＶＤＤ２−ＶＳＳ１間に、ｐチャネル型トランジスタ６０２とｎチャネル型トランジスタ６０４を介して、電流が余計に流れてしまう。その結果、レベルシフタの消費電力を高くしてしまう。また、余計な電流が流れる結果、出力波形がなまってしまう。
Here, the time course of Vgs 604 is shown in FIG. In particular, when the switching time of the second input signal in2 from the High signal to the Low signal is long, Vin2 gradually decreases from VDD1 to VSS1, and thus Vgs 604 is equal to or lower than the threshold voltage Vth 604 of the n-
また、第２の入力信号ｉｎ２がＬｏｗ信号からＨｉｇｈ信号へ切り替わる場合についても同様に、Ｌｏｗ信号からＨｉｇｈ信号への切り替わり時間が長い場合、Ｖｉｎ２がＶＳＳ１から徐々にＶＤＤ１まで増加するため、Ｖｇｓ６０４がｎチャネル型トランジスタ６０４の閾値電圧Ｖｔｈ６０４以上になってからＶＤＤ１に到達するまでに時間がかかる。すなわち、ｎチャネル型トランジスタ６０４が導通状態になる時間が必要以上に長くなり、その分ＶＤＤ２−ＶＳＳ１間に、ｐチャネル型トランジスタ６０２とｎチャネル型トランジスタ６０４を介して、電流が余計に流れてしまう。
Similarly, when the second input signal in2 is switched from the Low signal to the High signal, if the switching time from the Low signal to the High signal is long, Vin2 gradually increases from VSS1 to VDD1, so that Vgs 604 is it takes time from when the above threshold voltage Vth 604 of the n-
故に、本発明においては、前述のように入力信号のＨｉｇｈ信号からＬｏｗ信号、またはＬｏｗ信号からＨｉｇｈ信号への切り替わり時間が長い場合でも余計な電流を流さず、消費電力を低減でき、出力波形のなまりを抑えることができる半導体装置を提供することを課題とする。 Therefore, in the present invention, as described above, even when the switching time from the High signal to the Low signal or from the Low signal to the High signal is long, no extra current flows and power consumption can be reduced. It is an object of the present invention to provide a semiconductor device that can suppress rounding.
前述した課題を解決するために、本発明においては以下に説明するような半導体装置を考案した。 In order to solve the above-described problems, the present invention has devised a semiconductor device as described below.
本発明の半導体装置は、
ゲート電極に第１の信号が入力され、第１の端子に第２の信号が入力される第１のトランジスタと、
ゲート電極に第２の信号が入力され、第１の端子に第１の信号が入力される第２のトランジスタと、
第１の端子に所定の電位が入力され、第２の端子が該第１のトランジスタの第２の端子と接続される第３のトランジスタと、
ゲート電極が該第３のトランジスタのゲート電極と接続され、第１の端子に該所定の電位が入力され、第２の端子が該第２のトランジスタの第２の端子と接続され、ゲート電極と第２の端子が接続された第４のトランジスタと、を有する。
The semiconductor device of the present invention is
A first transistor having a first signal input to the gate electrode and a second signal input to the first terminal;
A second transistor in which a second signal is input to the gate electrode and a first signal is input to the first terminal;
A third transistor in which a predetermined potential is input to the first terminal and the second terminal is connected to the second terminal of the first transistor;
The gate electrode is connected to the gate electrode of the third transistor, the predetermined potential is input to the first terminal, the second terminal is connected to the second terminal of the second transistor, and the gate electrode And a fourth transistor to which the second terminal is connected.
また、他の構成の本発明の半導体装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、
を有し、
該第３のトランジスタのゲート電極は、該第４のトランジスタのゲート電極と接続され、該第３のトランジスタの第１の端子は、第１の配線と接続され、
該第４のトランジスタの第１の端子は、第２の配線に接続され、該第４のトランジスタの第２の端子は、該第４のトランジスタのゲート電極に接続され、
該第１のトランジスタのゲート電極は、第３の配線に接続され、該第１のトランジスタの第１の端子は、第４の配線に接続され、該第１のトランジスタの第２の端子は、該第３のトランジスタの第２の端子に接続され、
該第２のトランジスタのゲート電極は、該第４の配線に接続され、該第２のトランジスタの第１の端子は、該第３の配線に接続され、該第２のトランジスタの第２の端子は、該第４のトランジスタの第２の端子に接続されている。
Further, the semiconductor device of the present invention having another structure includes a first transistor, a second transistor, a third transistor, a fourth transistor,
Have
A gate electrode of the third transistor is connected to a gate electrode of the fourth transistor; a first terminal of the third transistor is connected to a first wiring;
A first terminal of the fourth transistor is connected to a second wiring; a second terminal of the fourth transistor is connected to a gate electrode of the fourth transistor;
The gate electrode of the first transistor is connected to a third wiring, the first terminal of the first transistor is connected to a fourth wiring, and the second terminal of the first transistor is Connected to the second terminal of the third transistor;
The gate electrode of the second transistor is connected to the fourth wiring, the first terminal of the second transistor is connected to the third wiring, and the second terminal of the second transistor Is connected to the second terminal of the fourth transistor.
例えば、第１のトランジスタのゲート端子を第１の入力端子、第２のトランジスタのゲート端子を第２の入力端子とし、第１のトランジスタのゲート端子を第２のトランジスタのソース端子に接続する。また、第２のトランジスタのゲート端子を第１のトランジスタのソース端子に接続する。 For example, the gate terminal of the first transistor is used as the first input terminal, the gate terminal of the second transistor is used as the second input terminal, and the gate terminal of the first transistor is connected to the source terminal of the second transistor. The gate terminal of the second transistor is connected to the source terminal of the first transistor.
また、他の構成の半導体装置は、上記構成において、該第３の配線は、第１のレベルシフタ回路を介してと該第３のトランジスタのゲート電極と接続され、該第４の配線は、第２のレベルシフタ回路を介して該第４のトランジスタのゲート電極と接続されている。 In another semiconductor device having the above structure, the third wiring is connected to the gate electrode of the third transistor through the first level shifter circuit, and the fourth wiring is A second level shifter circuit is connected to the gate electrode of the fourth transistor.
また、他の構成の半導体装置は、上記構成において、該第３の配線に第１の入力信号を入力し、該第４の配線に第２の入力信号を入力される。 In the semiconductor device having another structure, the first input signal is input to the third wiring and the second input signal is input to the fourth wiring in the above structure.
また、他の構成の半導体装置は、上記構成において、該第１のトランジスタ及び該第２のトランジスタが同じ第１の導電形式であり、該第３のトランジスタ及び該第４のトランジスタが同じ第２の導電形式である。 Further, in the semiconductor device having another structure, in the above structure, the first transistor and the second transistor have the same first conductivity type, and the third transistor and the fourth transistor have the same second conductivity type. The conductivity type.
なお、トランジスタはその構造上、ソース領域とドレイン領域の区別が困難である。さらに、回路の動作によっては、電位の高低が入れ替わる場合もあるため、ここでは特に特定せず、第１の端子、第２の端子と記述する。例えば、第１の端子がソース領域である場合には、第２の端子とはドレイン領域を指し、逆に第１の端子がドレイン領域である場合には、第２の端子とはソース領域を指すものとする。 Note that it is difficult to distinguish between a source region and a drain region because of the structure of a transistor. Further, depending on the operation of the circuit, the level of the potential may be switched, so that it is not particularly specified here and is described as the first terminal and the second terminal. For example, when the first terminal is the source region, the second terminal refers to the drain region, and conversely, when the first terminal is the drain region, the second terminal refers to the source region. Shall point to.
また、トランジスタの導電形式にはｎチャネル型とｐチャネル型とがあるが、本明細書中、特にその極性を限定しない場合においては、第１の導電形式、第２の導電形式と記述する。例えば、第１の導電形式と記したトランジスタがｎチャネル型である場合には、第２の導電形式とはｐチャネル型を指し、逆に第１の導電形式と記したトランジスタがｐチャネル型である場合には、第２の導電形式とはｎチャネル型を指すものとする。 In addition, there are an n-channel type and a p-channel type as the conductivity type of the transistor. In the present specification, when the polarity is not particularly limited, the first conductivity type and the second conductivity type are described. For example, when a transistor described as the first conductivity type is an n-channel type, the second conductivity type refers to a p-channel type, and conversely, a transistor described as the first conductivity type is a p-channel type. In some cases, the second conductivity type refers to the n-channel type.
なお、本発明において、接続されているとは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、トランジスタやダイオードや抵抗や容量やスイッチなど）が配置されていてもよい。 In the present invention, being connected is synonymous with being electrically connected. Therefore, in the configuration disclosed by the present invention, in addition to a predetermined connection relationship, other elements (for example, a transistor, a diode, a resistor, a capacitor, a switch, and the like) that can be electrically connected are disposed. Good.
本発明の半導体装置によって、入力信号の切り替わり時間が長い場合でも電流を削減することができ、無駄な消費電力を低減できると同時に、出力波形のなまりを抑えることができる。 With the semiconductor device of the present invention, even when the input signal switching time is long, current can be reduced, wasteful power consumption can be reduced, and at the same time, output waveform rounding can be suppressed.
以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.
（実施の形態１）
まず、本実施形態の半導体装置の基本的構成について、図１を用いて説明する。
(Embodiment 1)
First, the basic configuration of the semiconductor device of this embodiment will be described with reference to FIG.
図１は、本実施形態の半導体装置の回路図を示す。本実施形態の半導体装置の構成は以下のようになっている。ｐチャネル型トランジスタ（第３のトランジスタ）１０１のソース領域は、第１の配線１０５に接続されている。ｐチャネル型トランジスタ（第４のトランジスタ）１０２のソース領域は、第２の配線１０６に接続されている。ｐチャネル型トランジスタ１０１、ｐチャネル型トランジスタ１０２のゲート電極は互いに接続され、ｐチャネル型トランジスタ１０２のドレイン領域と接続されている。ｐチャネル型トランジスタ１０１のドレイン領域は、ｎチャネル型トランジスタ（第１のトランジスタ）１０３のドレイン領域と接続され、この交点より出力信号ｏｕｔを得る。ｎチャネル型トランジスタ１０３のソース領域は、ｎチャネル型トランジスタ（第２のトランジスタ）１０４のゲート電極に接続され、ｎチャネル型トランジスタ１０４のソース領域は、ｎチャネル型トランジスタ１０３のゲート電極に接続されている。ｎチャネル型トランジスタ１０３のゲート電極には第１の入力信号ｉｎ１（電圧Ｖｉｎ１）が入力され、ｎチャネル型トランジスタ１０４のゲート電極には第２の入力信号ｉｎ２（電圧Ｖｉｎ２）が入力される。
FIG. 1 is a circuit diagram of the semiconductor device of this embodiment. The configuration of the semiconductor device of this embodiment is as follows. A source region of the p-channel transistor (third transistor) 101 is connected to the
次に、本実施形態の半導体装置の基本的な動作を説明する。ここでは、本実施形態の半導体装置をレベルシフタとして用いた場合を例に挙げて説明する。なお、第１、第２の入力信号は電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とし、第１の配線１０５、第２の配線１０６には共に電源電位ＶＤＤ２が印加され、第２の入力信号として、第１の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はＶＳＳ１＜ＶＤＤ１＜ＶＤＤ２である。
Next, the basic operation of the semiconductor device of this embodiment will be described. Here, a case where the semiconductor device of this embodiment is used as a level shifter will be described as an example. Note that the first and second input signals have the amplitude of the difference between the voltage level VSS1 and the voltage level VDD1, and the power supply potential VDD2 is applied to both the
まず、第１の入力信号ｉｎ１として、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする信号がｎチャネル型トランジスタ１０３のゲート電極に入力され、第２の入力信号として電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする信号がｎチャネル型トランジスタ１０４のゲート電極に入力される。ここで、ｎチャネル型トランジスタ１０３のソース領域は、ｎチャネル型トランジスタ１０４のゲート電極に接続されているため、ｎチャネル型トランジスタ１０３のソース電位はＶｉｎ２となる。同様に、ｎチャネル型トランジスタ１０４のソース領域は、ｎチャネル型トランジスタ１０３のゲート電極に接続されているため、ｎチャネル型トランジスタ１０４のソース電位はＶｉｎ１となる。
First, as the first input signal in1, a signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VDD1 is input to the gate electrode of the n-
第１の入力信号にＨｉｇｈ信号が入力されると、第２の入力信号はＬｏｗ信号となるので、ｎチャネル型トランジスタ１０３のソース電位がＶＳＳ１となり、ｎチャネル型トランジスタ１０３は導通状態となる。そして、ｎチャネル型トランジスタ１０３のドレイン電位がＶＳＳ１となる。一方、ｐチャネル型トランジスタ１０２のゲート電極とドレイン領域とが接続されているので、ｐチャネル型トランジスタ１０２は飽和領域で動作する。従って、ｐチャネル型トランジスタ１０１のゲート電極には、ＶＤＤ２−Ｖｉｎ１間の電圧をｎチャネル型トランジスタ１０４とｐチャネル型トランジスタ１０２の有する抵抗で抵抗分割した電位が入力される。この電位をＶ１０１と表記する。第１の入力信号ｉｎ１がＨｉｇｈ信号のとき、第２の入力信号はＬｏｗ信号となるため、ｎチャネル型トランジスタ１０４のソース電位はＶＤＤ１となり、ｎチャネル型トランジスタ１０４は非導通状態となる。これにより、ｐチャネル型トランジスタ１０１のゲート電極に入力される電位Ｖ１０１は電源電位ＶＤＤ２に引っ張られて高くなる。従って、ｐチャネル型トランジスタ１０１は非導通状態になり、出力信号ｏｕｔの電位はＶＳＳ１となる。
When the High signal is input to the first input signal, the second input signal becomes a Low signal, so that the source potential of the n-
第１の入力信号にＬｏｗ信号が入力されると、第２の入力信号はＨｉｇｈ信号となるので、ｎチャネル型トランジスタ１０３のソース電位がＶＤＤ１となり、ｎチャネル型トランジスタ１０３が非導通状態となる。一方、ｎチャネル型トランジスタ１０４のソース電位はＶＳＳ１となり、ｎチャネル型トランジスタ６０４は導通状態となる。これにより、ｐチャネル型トランジスタ１０１のゲート電極に入力される電位Ｖ１０１は電源電位ＶＳＳ１に引っ張られて低くなる。従って、ｐチャネル型トランジスタ１０１は導通状態になり、出力信号ｏｕｔの電位はＶＤＤ２となる。
When the Low signal is input to the first input signal, the second input signal becomes a High signal, so that the source potential of the n-
本実施形態の半導体装置の出力波形を図２２に示す。図２２（Ａ）〜（Ｃ）はそれぞれ、第１の入力信号ｉｎ１の電位Ｖｉｎ１、第２の入力信号ｉｎ２の電位Ｖｉｎ２、出力信号ｏｕｔの電位Ｖｏｕｔの時間経過を示す。 The output waveform of the semiconductor device of this embodiment is shown in FIG. FIGS. 22A to 22C show the passage of time of the potential Vin1 of the first input signal in1, the potential Vin2 of the second input signal in2, and the potential Vout of the output signal out, respectively.
このようにして、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする入力信号は、電圧レベルＶＳＳ１と電圧レベルＶＤＤ２との差を振幅とする出力信号に変換される。 In this way, an input signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VDD1 is converted into an output signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VDD2.
ここで、第２の入力信号ｉｎ２がＨｉｇｈ信号からＬｏｗ信号へ切り替わる場合について、図２を用いて説明する。図２（Ａ）は、縦軸が第２の入力信号ｉｎ２の電位、横軸が第２の入力信号ｉｎ２の時間経過を示す。図２（Ｂ）は、縦軸が第１の入力信号ｉｎ１の電位、横軸が第１の入力信号ｉｎ１の時間経過を示す。ｎチャネル型トランジスタ１０４のゲート−ソース間電圧Ｖｇｓ１０４は以下の（２）式で与えられる。
Here, the case where the second input signal in2 is switched from the High signal to the Low signal will be described with reference to FIG. In FIG. 2A, the vertical axis represents the potential of the second input signal in2, and the horizontal axis represents the passage of time of the second input signal in2. In FIG. 2B, the vertical axis represents the potential of the first input signal in1, and the horizontal axis represents the passage of time of the first input signal in1. The gate-source voltage Vgs 104 of the n-
ここで、Ｖｇｓ１０４の時間経過を図２（Ｃ）に示す。特に、第２の入力信号ｉｎ２がＨｉｇｈ信号からＬｏｗ信号へ切り替わるのにかかる時間が長い場合でも、Ｖｉｎ２がＶＤＤ１からＶＳＳ１まで減少すると同時に、Ｖｉｎ１がＶＳＳ１からＶＤＤ１まで増加するため、Ｖｇｓ１０４がｎチャネル型トランジスタ１０４の閾値電圧Ｖｔｈ１０４以下になるまでの時間を従来のレベルシフタよりも短縮することができる。すなわち、ｎチャネル型トランジスタ１０４が非導通状態になるまでの時間を短縮することができ、その分、ＶＤＤ２−ＶＳＳ１間にｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１０４を介して流れる電流を削減することができる。その結果、消費電力が低減される。また、電流の削減により、出力波形のなまりを抑えることができる。
Here, the time course of Vgs 104 is shown in FIG. In particular, even if the time it takes for the second input signal in2 is switched to Low signal from the High signal is long, at the same time Vin2 decreases from VDD1 to VSS1, because Vin1 is increased from VSS1 to VDD1, Vgs 104 is an n-channel The time until the threshold voltage Vth of the
また、第２の入力信号ｉｎ２がＬｏｗ信号からＨｉｇｈ信号へ切り替わる場合についても同様に、Ｖｉｎ２がＶＳＳ１からＶＤＤ１まで増加すると同時に、Ｖｉｎ１がＶＤＤ１からＶＳＳ１まで減少するため、Ｖｇｓ１０４がｎチャネル型トランジスタ１０４の閾値電圧Ｖｔｈ１０４以上になってからＶＤＤ２に到達するまでに時間を短縮することができる。すなわち、第２のｎチャネル型トランジスタ１０４が導通状態になる時間を短縮することができ、その分、ＶＤＤ２−ＶＳＳ１間にｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１０４を介して流れる電流を削減することができる。その結果、消費電力が低減される。また、電流の削減により、出力波形のなまりを抑えることができる。
Similarly, when the second input signal in2 is switched from the Low signal to the High signal, Vin2 increases from VSS1 to VDD1 and at the same time Vin1 decreases from VDD1 to VSS1, so that Vgs 104 is changed to the n-
ここで、本実施形態のレベルシフタの上面図を図３に示す。ただし、図３中のトランジスタ（ｐチャネル型トランジスタ１０１、ｐチャネル型トランジスタ１０２、ｎチャネル型トランジスタ１０３及びｎチャネル型トランジスタ１０４）は、それぞれ図１の回路図内に付したトランジスタの番号ｐチャネル型トランジスタ１０１、ｐチャネル型トランジスタ１０２、ｎチャネル型トランジスタ１０３及びｎチャネル型トランジスタ１０４に対応している。
Here, a top view of the level shifter of the present embodiment is shown in FIG. However, the transistors in FIG. 3 (p-
なお、図中、配線メタル−ゲートメタル−半導体層間には、それぞれ絶縁膜を有しており、互いに重なる部分においての短絡はない。コンタクトホールを配した部分で互いを接続している。 In the drawing, an insulating film is provided between the wiring metal-gate metal-semiconductor layer, and there is no short circuit in the overlapping portion. The contact holes are connected to each other.
ここで、図４に、本実施形態で用いられるトランジスタの一例として、ＣＭＯＳトランジスタの断面図を示す。４０１はｎチャネル型トランジスタを、４０２はｐチャネル型トランジスタを示す。４０３は基板を示す。４０４は下地膜を示す。下地膜は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などの絶縁膜から成る。４０５は半導体層を示す。半導体層の材料として、シリコンやシリコンゲルマニウム合金などが上げられる。４０６は半導体層を覆うゲート絶縁膜を示す。ゲート絶縁膜にはシリコンを含む絶縁膜を用いる。４１１、４１２は第１、第２の導電膜を示す。第１、第２の導電膜はゲート電極を形成するためのものであり、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ等から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いる。４０７はｎ型不純物領域を示す。ｎ型不純物領域は、第１のドーピング処理を行い、ｎ型を付与する不純物元素（典型的にはリンや砒素を用いる）を添加することにより、自己整合的に形成される。４０８はｐ型不純物領域を示す。ｐ型不純物領域は、第２のドーピング処理を行い、ｐチャネル型トランジスタを形成する半導体層のみにｐ型を付与する不純物元素（典型的にはホウ素を用いる）を添加することにより、自己整合的に形成される。４０９、４１０は第１、第２の層間絶縁膜を示す。４１３は半導体層のソース領域とコンタクトを形成するソース配線４１３を示し、４１４はドレイン領域とコンタクトを形成するドレイン配線を示す。
Here, FIG. 4 shows a cross-sectional view of a CMOS transistor as an example of a transistor used in this embodiment. 401 denotes an n-channel transistor, and 402 denotes a p-channel transistor.
なお、本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板などに配置することが出来る。 Note that in the present invention, applicable transistor types are not limited, and a thin film transistor (TFT) using a non-single-crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, a semiconductor substrate, or an SOI substrate is used. A MOS transistor, a junction transistor, a bipolar transistor, a transistor using an organic semiconductor or a carbon nanotube, and other transistors can be applied. There is no limitation on the kind of the substrate over which the transistor is provided, and the transistor can be provided over a single crystal substrate, an SOI substrate, a glass substrate, or the like.
本実施形態のレベルシフタは、その動作の特性上、各々を構成するトランジスタの特性のばらつきが少ないことが望ましい。故に、各回路を構成するトランジスタは、近接に配置することが望ましい。また、トランジスタ基板の作成工程中、レーザー照射等が含まれる場合にも、図３のように近接配置することにより、照射ムラ等によるトランジスタ特性のばらつきを低減することができる。加えて、前述のレーザー照射等は、線状照射が一般的であるため、各トランジスタを平行に配置することで、さらに前述の照射ムラ等によるトランジスタ特性のばらつきを低減することができるため、望ましい。 In the level shifter of this embodiment, it is desirable that the characteristics of the transistors constituting each of the level shifters are small in terms of operation characteristics. Therefore, it is desirable to arrange the transistors constituting each circuit close to each other. Further, even when laser irradiation or the like is included in the process of forming the transistor substrate, variation in transistor characteristics due to irradiation unevenness or the like can be reduced by arranging them closely as shown in FIG. In addition, since the above-described laser irradiation or the like is generally linear irradiation, it is desirable to arrange the transistors in parallel to further reduce the variation in transistor characteristics due to the above-described irradiation unevenness and the like. .
なお、図３は本実施形態で示したレベルシフタの上面図の一例を示したものであり、本実施形態で示したレベルシフタ回路は図３に示した構成に限定されない。 FIG. 3 shows an example of a top view of the level shifter shown in this embodiment, and the level shifter circuit shown in this embodiment is not limited to the configuration shown in FIG.
なお、本実施形態においては、入力信号は、第１の入力信号の反転信号を第２の入力信号としているが、これに限定されない。差動回路として用いる場合は、２つの入力信号の電位Ｖｉｎ１、Ｖｉｎ２に差があればどのような信号でもよい。また、第１の配線１０５、第２の配線１０６に電源電圧が印加されているが、これに限定されない。他の回路からの信号が入力されてもよいし、クロック信号が入力されてもよい。また、第１の配線１０５、第２の配線１０６には異なる電位を印加してもよい。
In the present embodiment, the input signal uses the inverted signal of the first input signal as the second input signal, but the present invention is not limited to this. When used as a differential circuit, any signal may be used as long as there is a difference between the potentials Vin1 and Vin2 of the two input signals. Further, although the power supply voltage is applied to the
（実施の形態２）
本実施形態では、実施の形態１において、トランジスタの極性を変えた場合について、図５を用いて説明する。
(Embodiment 2)
In this embodiment, the case where the polarity of a transistor is changed in
図５は、本実施形態の半導体装置の回路図を示す。本実施形態の半導体装置の構成は以下のようになっている。ｎチャネル型トランジスタ５０３のソース領域は、第１の配線５０５に接続されている。ｎチャネル型トランジスタ５０４のソース領域は、第２の配線５０６に接続されている。ｎチャネル型トランジスタ５０３、ｎチャネル型トランジスタ５０４のゲート電極は互いに接続され、ｎチャネル型トランジスタ５０４のドレイン領域と接続されている。ｎチャネル型トランジスタ５０３のドレイン領域は、ｐチャネル型トランジスタ５０１のドレイン領域と接続され、この交点より出力信号ｏｕｔを得る。ｐチャネル型トランジスタ５０１のソース領域は、ｐチャネル型トランジスタ５０２のゲート電極に接続され、ｐチャネル型トランジスタ５０２のソース領域は、ｐチャネル型トランジスタ５０１のゲート電極に接続されている。ｐチャネル型トランジスタ５０１のゲート電極には第１の入力信号ｉｎ１（電圧Ｖｉｎ１）が入力され、ｐチャネル型トランジスタ５０２のゲート電極には第２の入力信号ｉｎ２（電圧Ｖｉｎ２）が入力される。
FIG. 5 is a circuit diagram of the semiconductor device of this embodiment. The configuration of the semiconductor device of this embodiment is as follows. A source region of the n-
次に、本実施形態の半導体装置の基本的な動作を説明する。ここでは、本実施形態の半導体装置をレベルシフタとして用いた場合を例に挙げて説明する。なお、第１、第２の入力信号が電圧レベルＶＳＳ１と電圧レベルＶＳＳ２との差を振幅とし、第１の配線５０５、第２の配線５０６には共に電源電位ＶＳＳ３が印加され、第２の入力信号として、第１の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はＶＳＳ３＜ＶＳＳ２＜ＶＳＳ１である。
Next, the basic operation of the semiconductor device of this embodiment will be described. Here, a case where the semiconductor device of this embodiment is used as a level shifter will be described as an example. Note that the first and second input signals have the amplitude of the difference between the voltage level VSS1 and the voltage level VSS2, and the power supply potential VSS3 is applied to both the
まず、第１の入力信号ｉｎ１として、電圧レベルＶＳＳ１と電圧レベルＶＳＳ２との差を振幅とする信号がｐチャネル型トランジスタ５０１のゲート電極に入力され、第２の入力信号として電圧レベルＶＳＳ１と電圧レベルＶＳＳ２との差を振幅とする信号がｐチャネル型トランジスタ５０２のゲート電極に入力される。ここで、ｐチャネル型トランジスタ５０１のソース領域は、ｐチャネル型トランジスタ５０２のゲート電極に接続されているため、ｐチャネル型トランジスタ５０１のソース電位はＶｉｎ２となる。同様に、ｐチャネル型トランジスタ５０２のソース領域は、ｐチャネル型トランジスタ５０１のゲート電極に接続されているため、ｐチャネル型トランジスタ５０２のソース電位はＶｉｎ１となる。
First, as the first input signal in1, a signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VSS2 is input to the gate electrode of the p-
第１の入力信号にＨｉｇｈ信号が入力されると、第２の入力信号はＬｏｗ信号となるので、ｐチャネル型トランジスタ５０１のソース電位がＶＳＳ２となり、ｐチャネル型トランジスタ５０１は非導通状態となる。一方、ｎチャネル型トランジスタ５０４のゲート電極とドレイン領域とが接続されているので、ｎチャネル型トランジスタ５０４は飽和領域で動作する。従って、ｎチャネル型トランジスタ５０３のゲート電極には、Ｖｉｎ１−ＶＳＳ３間の電圧をｐチャネル型トランジスタ５０２とｎチャネル型トランジスタ５０４の有する抵抗で抵抗分割した電位が入力される。この電位をＶ５０３と表記する。第１の入力信号ｉｎ１がＨｉｇｈ信号のとき、第２の入力信号はＬｏｗ信号となるため、ｐチャネル型トランジスタ５０２のソース電位はＶＳＳ１となり、ｐチャネル型トランジスタ５０２は導通状態となる。これにより、ｎチャネル型トランジスタ５０３のゲート電極に入力される電位Ｖ５０３は電源電位ＶＳＳ１に引っ張られて高くなる。従って、ｎチャネル型トランジスタ５０３は導通状態になり、出力信号ｏｕｔの電位はＶＳＳ３となる。
When a High signal is input to the first input signal, the second input signal becomes a Low signal, so that the source potential of the p-
第１の入力信号にＬｏｗ信号が入力されると、第２の入力信号はＨｉｇｈ信号となるので、ｐチャネル型トランジスタ５０１のソース電位がＶＳＳ１となり、ｐチャネル型トランジスタ５０１は導通状態となる。そして、ｐチャネル型トランジスタ５０１のドレイン電位がＶＳＳ１となる。一方、ｐチャネル型トランジスタ５０２のソース電位はＶＳＳ２となり、ｐチャネル型トランジスタ５０２は非導通状態となる。これにより、ｎチャネル型トランジスタ５０３のゲート電極に入力される電位Ｖ５０３は電源電位ＶＳＳ３に引っ張られて低くなる。従って、ｎチャネル型トランジスタ５０３は非導通状態になり、出力信号ｏｕｔの電位はＶＳＳ１となる。
When the Low signal is input to the first input signal, the second input signal becomes a High signal, so that the source potential of the p-
本実施形態の半導体装置の出力波形を図２３に示す。図２３（Ａ）〜（Ｃ）はそれぞれ、第１の入力信号ｉｎ１の電位Ｖｉｎ１、第２の入力信号ｉｎ２の電位Ｖｉｎ２、出力信号ｏｕｔの電位Ｖｏｕｔの時間経過を示す。 The output waveform of the semiconductor device of this embodiment is shown in FIG. FIGS. 23A to 23C show the time lapse of the potential Vin1 of the first input signal in1, the potential Vin2 of the second input signal in2, and the potential Vout of the output signal out, respectively.
このようにして、電圧レベルＶＳＳ１と電圧レベルＶＳＳ２との差を振幅とする入力信号は、電圧レベルＶＳＳ１と電圧レベルＶＳＳ３との差を振幅とする出力信号に変換される。 In this way, an input signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VSS2 is converted into an output signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VSS3.
なお、本実施形態においては、入力信号は、第１の入力信号の反転信号を第２の入力信号としているが、これに限定されない。差動回路として用いる場合は、２つの入力信号の電位Ｖｉｎ１、Ｖｉｎ２に差があればどのような信号でもよい。また、第１の配線５０５、第２の配線５０６に電源電圧が印加されているが、これに限定されない。他の回路からの信号が入力されてもよいし、クロック信号が入力されてもよい。また、第１の配線５０５、第２の配線５０６には異なる電位を印加してもよい。
In the present embodiment, the input signal uses the inverted signal of the first input signal as the second input signal, but the present invention is not limited to this. When used as a differential circuit, any signal may be used as long as there is a difference between the potentials Vin1 and Vin2 of the two input signals. Further, although the power supply voltage is applied to the
（実施の形態３）
実施の形態１（図１）では、入力信号ｉｎ１、ｉｎ２の電圧振幅よりもｎチャネル型トランジスタ１０３、１０４の閾値電圧が高い場合には、ｎチャネル型トランジスタ１０３、ｎチャネル型トランジスタ１０４が非導通状態となり、正常に動作しない場合がある。そこで、本実施形態では、ｎチャネル型トランジスタ１０３、ｎチャネル型トランジスタ１０４に加えるゲート電位を高くして、ｎチャネル型トランジスタ１０３、ｎチャネル型トランジスタ１０４を導通状態にしやすくした。
(Embodiment 3)
In the first embodiment (FIG. 1), when the threshold voltages of the n-
まず、本実施形態の半導体装置の基本的構成について、図８を用いて説明する。 First, the basic configuration of the semiconductor device of this embodiment will be described with reference to FIG.
本実施形態の半導体装置は、差動回路部８０７、第１のレベルシフタ回路８０８、第２のレベルシフタ回路８０９から構成されている。差動回路部８０７の構造は以下のようになっている。ｐチャネル型トランジスタ８０１のソース領域は、第１の配線８０５に接続されている。ｐチャネル型トランジスタ８０２のソース領域は、第２の配線８０６に接続されている。ｐチャネル型トランジスタ８０１、ｐチャネル型トランジスタ８０２のゲート電極は互いに接続され、ｐチャネル型トランジスタ８０２のドレイン領域と接続されている。ｐチャネル型トランジスタ８０１のドレイン領域は、ｎチャネル型トランジスタ８０３のドレイン領域と接続され、この交点より出力信号ｏｕｔを得る。ｎチャネル型トランジスタ８０４のソース領域には、第１の入力信号ｉｎ１（電圧Ｖｉｎ１）が入力され、ｎチャネル型トランジスタ８０３のソース領域には、第２の入力信号ｉｎ２（電圧Ｖｉｎ２）が入力される。第１のレベルシフタ回路８０８は、ｎチャネル型トランジスタ８０３のゲート電極とｎチャネル型トランジスタ８０４のソース領域とに接続され、第２のレベルシフタ回路８０９は、ｎチャネル型トランジスタ８０４のゲート電極とｎチャネル型トランジスタ８０３のソース領域とに接続される。
The semiconductor device according to the present embodiment includes a
ここで、本実施形態の半導体装置をレベルシフタに用いた場合について、図９を用いて説明する。図９は、第１のレベルシフタ回路８０８、第２のレベルシフタ回路８０９を具体的に明示した図である。なお、第１、第２の入力信号が電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とし、第１の配線８０５、第２の配線８０６には共に電源電位ＶＤＤ２が印加され、第２の入力信号として、第１の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はＶＳＳ１＜ＶＤＤ１＜ＶＤＤ２である。
Here, the case where the semiconductor device of this embodiment is used for a level shifter will be described with reference to FIG. FIG. 9 is a diagram specifically showing the first
本実施形態のレベルシフタは、差動回路部９０９、第１のレベルシフタ回路９１０、第２のレベルシフタ回路９１１から構成されている。差動回路部９０９は、ｐチャネル型トランジスタ９０１、ｐチャネル型トランジスタ９０２、ｎチャネル型トランジスタ９０３、ｎチャネル型トランジスタ９０４から構成されている。第１のレベルシフタ回路９１０は電流源９０５とｎチャネル型トランジスタ９０６から構成されている。ｎチャネル型トランジスタ９０６のゲート電極と差動回路部９０９のｎチャネル型トランジスタ９０３のゲート電極は互いに接続され、ｎチャネル型トランジスタ９０６のドレイン領域及び電流源９０５と接続されている。第２のレベルシフタ回路９１１は電流源９０７とｎチャネル型トランジスタ９０８から構成されている。ｎチャネル型トランジスタ９０８のゲート電極と差動回路部９０９のｎチャネル型トランジスタ９０４のゲート電極は互いに接続され、ｎチャネル型トランジスタ９０８のドレイン領域及び電流源９０７と接続されている。入力信号に関しては、差動回路部９０９のｎチャネル型トランジスタ９０４及び第１のレベルシフタ回路９１０のｎチャネル型トランジスタ９０６のソース領域には第１の入力信号ｉｎ１（電圧Ｖｉｎ１）が入力され、差動回路部９０９のｎチャネル型トランジスタ９０３及び第２のレベルシフタ回路９１１のｎチャネル型トランジスタ９０８のソース領域には第２の入力信号ｉｎ２（電圧Ｖｉｎ２）が入力される。
The level shifter according to this embodiment includes a
次に、本実施形態のレベルシフタの基本的な動作を説明する。 Next, the basic operation of the level shifter of this embodiment will be described.
まず、第１の入力信号ｉｎ１として、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする信号がｎチャネル型トランジスタ９０４、ｎチャネル型トランジスタ９０６のソース領域に入力され、第２の入力信号として電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする信号がｎチャネル型トランジスタ９０３、ｎチャネル型トランジスタ９０８のソース領域に入力される。従って、ｎチャネル型トランジスタ９０４、ｎチャネル型トランジスタ９０６のソース電位はＶｉｎ１となり、ｎチャネル型トランジスタ９０３、ｎチャネル型トランジスタ９０８のソース電位はＶｉｎ２となる。
First, as the first input signal in1, a signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VDD1 is input to the source regions of the n-
次に、第１のレベルシフタ回路９１０、第２のレベルシフタ回路９１１の動作について説明する。ｎチャネル型トランジスタ９０６、ｎチャネル型トランジスタ９０８は、共にゲート電極とドレイン領域とが接続されているので、ｎチャネル型トランジスタ９０６、ｎチャネル型トランジスタ９０８はいずれも飽和領域で動作する。従って、ｎチャネル型トランジスタ９０３のゲート電極には、Ｖｉｎ１−ＶＤＤ２間の電圧を抵抗分割した電位が入力される。この電位をＶ９０３と表記する。同様に、ｎチャネル型トランジスタ９０４のゲート電極には、Ｖｉｎ２−ＶＤＤ２間の電圧を抵抗分割した電位が入力される。この電位をＶ９０４と表記する。
なお、ｎチャネル型トランジスタ９０３、ｎチャネル型トランジスタ９０４のゲート電極に入力される電位Ｖ９０３、Ｖ９０４のうち少なくとも一方が、ｎチャネル型トランジスタ９０３、ｎチャネル型トランジスタ９０４の閾値電圧よりも高くなるように、レベルシフタ回路９１０、レベルシフタ回路９１１を設定する
Next, operations of the first
Note that at least one of the potentials V 903 and V 904 input to the gate electrodes of the n-
第１の入力信号ｉｎ１がＨｉｇｈ信号のとき、第２の入力信号はＬｏｗ信号となるため、差動回路部９０９への入力電位Ｖ９０３とＶ９０４の大小関係はＶ９０３＞Ｖ９０４となる。また、ｎチャネル型トランジスタ９０３のソース電位がＶＳＳ１、ｎチャネル型トランジスタ９０４のソース電位がＶＤＤ１となるため、ｎチャネル型トランジスタ９０３のゲート−ソース間電圧は大きくなり、ｎチャネル型トランジスタ９０４のゲート−ソース間電圧は小さくなる。従って、差動回路部９０９により、出力信号ｏｕｔの電位は下降し、ＶＳＳ１となる。なお、差動回路部９０９の基本的な動作は、実施の形態１で示したレベルシフタ（図１）と同じなので、ここでは詳細な説明は割愛する。
When the first input signal in1 is a High signal, the second input signal is a Low signal, so that the magnitude relationship between the input potentials V 903 and V 904 to the
第１の入力信号ｉｎ１がＬｏｗ信号のとき、第２の入力信号はＨｉｇｈ信号となるため、差動回路部９０９への入力電位Ｖ９０３とＶ９０４の大小関係はＶ９０３＜Ｖ９０４となる。また、ｎチャネル型トランジスタ９０３のソース電位がＶＤＤ１、ｎチャネル型トランジスタ９０４のソース電位がＶＳＳ１となるため、ｎチャネル型トランジスタ９０３のゲート−ソース間電圧は小さくなり、ｎチャネル型トランジスタ９０４のゲート−ソース間電圧は大きくなる。従って、差動回路部９０９により、出力信号ｏｕｔの電位は上昇し、ＶＤＤ２となる。
When the first input signal in1 is a Low signal, the second input signal is a High signal, so that the magnitude relationship between the input potentials V 903 and V 904 to the
このようにして、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする入力信号は、電圧レベルＶＳＳ１と電圧レベルＶＤＤ２との差を振幅とする出力信号に変換される。 In this way, an input signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VDD1 is converted into an output signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VDD2.
本実施形態のレベルシフタは、電圧振幅変換時の電流を低減することにより、出力波形のなまりを抑えるだけでなく、消費電力の削減を実現できる。また、第１のレベルシフタ回路９１０、第２のレベルシフタ回路９１１を用いることにより、ｎチャネル型トランジスタ９０３、ｎチャネル型トランジスタ９０４に加えるゲート電位Ｖ９０３、Ｖ９０４をｎチャネル型トランジスタ９０３、ｎチャネル型トランジスタ９０４の閾値電圧よりも高くすることができるため、ｎチャネル型トランジスタ９０３、ｎチャネル型トランジスタ９０４の閾値電圧が入力信号の電圧振幅が高い場合でも動作が可能となる。
The level shifter of the present embodiment can reduce power consumption as well as suppressing the rounding of the output waveform by reducing the current during voltage amplitude conversion. Further, by using the first
なお、図９に示したレベルシフタ回路は電流源を用いた回路であったが、本実施形態においてレベルシフタ回路はこれに限定されない。レベルシフタ回路として用いることができる回路の一例を図１０に示す。図１０（Ａ）は、抵抗１００１とダイオード１００２を直列に接続した回路である。図１０（Ｂ）は、ダイオード１００３と抵抗１００４を直列に接続した回路で、図１０（Ａ）に示した回路と接続関係が逆になっている。図１０（Ｃ）は、ダイオード１００５、ダイオード１００６を直列に接続した回路である。なお、図１０に示した回路はレベルシフタ回路の一例であり、これに限定されない。
Although the level shifter circuit shown in FIG. 9 is a circuit using a current source, the level shifter circuit is not limited to this in the present embodiment. An example of a circuit that can be used as a level shifter circuit is shown in FIG. FIG. 10A shows a circuit in which a
また、本実施形態においては、入力信号は、第１の入力信号の反転信号を第２の入力信号としているが、これに限定されない。差動回路として用いる場合は、２つの入力信号の電位Ｖｉｎ１、Ｖｉｎ２に差があればどのような信号でもよい。また、第１の配線８０５、第２の配線８０６に電源電圧が印加されているが、これに限定されない。他の回路からの信号が入力されてもよいし、クロック信号が入力されてもよい。また第１の配線８０５、第２の配線８０６には異なる電位を印加してもよい。
In the present embodiment, the input signal uses the inverted signal of the first input signal as the second input signal, but is not limited to this. When used as a differential circuit, any signal may be used as long as there is a difference between the potentials Vin1 and Vin2 of the two input signals. Further, although the power supply voltage is applied to the
（実施の形態４）
本実施形態では、実施の形態３において、トランジスタの極性を変えた場合について、図１１を用いて説明する。実施の形態２（図５）では、入力信号ｉｎ１、ｉｎ２の電圧振幅よりもｐチャネル型トランジスタ５０１、ｐチャネル型トランジスタ５０２の閾値電圧が低い場合には、ｐチャネル型トランジスタ５０１、ｐチャネル型トランジスタ５０２が非導通状態となり、正常に動作しない場合がある。そこで、本実施形態では、ｐチャネル型トランジスタ５０１、ｐチャネル型トランジスタ５０２に加えるゲート電位を低くして、ｐチャネル型トランジスタ５０１、ｐチャネル型トランジスタ５０２を導通状態にしやすくした。
(Embodiment 4)
In this embodiment, the case where the polarity of a transistor is changed in Embodiment 3 will be described with reference to FIGS. In the second embodiment (FIG. 5), when the threshold voltages of the p-
本実施形態の半導体装置は、差動回路部１１０７、第１のレベルシフタ回路１１０８、第２のレベルシフタ回路１１０９から構成されている。差動回路部１１０７の構造は以下のようになっている。ｎチャネル型トランジスタ１１０３のソース領域は、第１の配線１１０５に接続されている。ｎチャネル型トランジスタ１１０４のソース領域は、第２の配線１１０６に接続されている。ｎチャネル型トランジスタ１１０３、ｎチャネル型トランジスタ１１０４のゲート電極は互いに接続され、ｎチャネル型トランジスタ１１０４のドレイン領域と接続されている。ｎチャネル型トランジスタ１１０３のドレイン領域は、ｐチャネル型トランジスタ１１０１のドレイン領域と接続され、この交点より出力信号ｏｕｔを得る。ｐチャネル型トランジスタ１１０２のソース領域には、第１の入力信号ｉｎ１（電圧Ｖｉｎ１）が入力され、ｐチャネル型トランジスタ１１０１のソース領域には、第２の入力信号ｉｎ２（電圧Ｖｉｎ２）が入力される。第１のレベルシフタ回路１１０８は、ｐチャネル型トランジスタ１１０１のゲート電極とｐチャネル型トランジスタ１１０２のソース領域とに接続され、第２のレベルシフタ回路１１０９は、ｐチャネル型トランジスタ１１０２のゲート電極とｐチャネル型トランジスタ１１０１のソース領域とに接続される。
The semiconductor device of this embodiment includes a
ここで、本実施形態の半導体装置をレベルシフタに用いた場合について、図１２を用いて説明する。図１２は、第１のレベルシフタ回路１１０８、第２のレベルシフタ回路１１０９を具体的に明示した図である。なお、第１、第２の入力信号が電圧レベルＶＳＳ１と電圧レベルＶＳＳ２との差を振幅とし、第１の配線１１０５、第２の配線１１０６には共に電源電位ＶＳＳ３が印加され、第２の入力信号として、第１の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はＶＳＳ３＜ＶＳＳ２＜ＶＳＳ１である。
Here, the case where the semiconductor device of this embodiment is used for a level shifter will be described with reference to FIG. FIG. 12 is a diagram specifically showing the first
本実施形態のレベルシフタは、差動回路部１２０９、第１のレベルシフタ回路１２１０、第２のレベルシフタ回路１２１１から構成されている。差動回路部１２０９は、ｐチャネル型トランジスタ１２０１、ｐチャネル型トランジスタ１２０２、ｎチャネル型トランジスタ１２０３、ｎチャネル型トランジスタ１２０４から構成されている。第１のレベルシフタ回路９１０は電流源９０５とｎチャネル型トランジスタ９０６から構成されている。第１のレベルシフタ回路１２１０はｐチャネル型トランジスタ１２０５と電流源１２０６から構成されている。ｐチャネル型トランジスタ１２０５のゲート電極と差動回路部１２０９のｐチャネル型トランジスタ１２０１のゲート電極は互いに接続され、ｐチャネル型トランジスタ１２０５のドレイン領域及び電流源１２０６と接続されている。第２のレベルシフタ回路１２１１はｐチャネル型トランジスタ１２０７と電流源１２０８から構成されている。ｐチャネル型トランジスタ１２０７のゲート電極と差動回路部１２０９のｐチャネル型トランジスタ１２０２のゲート電極は互いに接続され、ｐチャネル型トランジスタ１２０７のドレイン領域及び電流源１２０８と接続されている。入力信号に関しては、差動回路部１２０９のｐチャネル型トランジスタ１２０２及び第１のレベルシフタ回路１２１０のｐチャネル型トランジスタ１２０５のソース領域には第１の入力信号ｉｎ１（電圧Ｖｉｎ１）が入力され、差動回路部１２０９のｐチャネル型トランジスタ１２０１及び第２のレベルシフタ回路１２１１のｐチャネル型トランジスタ１２０７のソース領域には第２の入力信号ｉｎ２（電圧Ｖｉｎ２）が入力される。
The level shifter according to this embodiment includes a
次に、本実施形態のレベルシフタの基本的な動作を説明する。 Next, the basic operation of the level shifter of this embodiment will be described.
まず、第１の入力信号ｉｎ１として、電圧レベルＶＳＳ１と電圧レベルＶＳＳ２との差を振幅とする信号がｐチャネル型トランジスタ１２０２、ｐチャネル型トランジスタ１２０５のソース領域に入力され、第２の入力信号として電圧レベルＶＳＳ１と電圧レベルＶＳＳ２との差を振幅とする信号がｐチャネル型トランジスタ１２０１、ｐチャネル型トランジスタ１２０７のソース領域に入力される。従って、ｐチャネル型トランジスタ１２０２、ｐチャネル型トランジスタ１２０５のソース電位はＶｉｎ１となり、ｐチャネル型トランジスタ１２０１、ｐチャネル型トランジスタ１２０７のソース電位はＶｉｎ２となる。
First, as the first input signal in1, a signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VSS2 is input to the source regions of the p-
次に、第１のレベルシフタ回路１２１０、第２のレベルシフタ回路１２１１の動作について説明する。ｐチャネル型トランジスタ１２０５、ｐチャネル型トランジスタ１２０７は、共にゲート電極とドレイン領域とが接続されているので、ｐチャネル型トランジスタ１２０５、ｐチャネル型トランジスタ１２０７はいずれも飽和領域で動作する。従って、ｐチャネル型トランジスタ１２０１のゲート電極には、ＶＳＳ３−Ｖｉｎ２間の電圧を抵抗分割した電位が入力される。この電位をＶ１２０１と表記する。同様に、ｐチャネル型トランジスタ１２０２のゲート電極には、ＶＳＳ３−Ｖｉｎ１間の電圧を抵抗分割した電位が入力される。この電位をＶ１２０２と表記する。
Next, operations of the first
第１の入力信号ｉｎ１がＨｉｇｈ信号のとき、第２の入力信号はＬｏｗ信号となるため、差動回路部１２０９への入力電位Ｖ１２０１とＶ１２０２の大小関係はＶ１２０１＞Ｖ１２０２となる。また、ｐチャネル型トランジスタ１２０１のソース電位がＶＳＳ２、ｐチャネル型トランジスタ１２０２のソース電位がＶＳＳ１となるため、ｐチャネル型トランジスタ１２０１のゲート−ソース間電圧は小さくなり、ｐチャネル型トランジスタ１２０２のゲート−ソース間電圧は大きくなる。従って、差動回路部１２０９により、出力信号ｏｕｔの電位は下降し、ＶＳＳ３となる。
When the first input signal in1 is a High signal, the second input signal is a Low signal, so that the magnitude relationship between the input potentials V 1201 and V 1202 to the
なお、差動回路部１２０９の基本的な動作は、実施の形態２で示したレベルシフタ（図５）と同じなので、ここでは詳細な説明は割愛する。
The basic operation of the
第１の入力信号ｉｎ１がＬｏｗ信号のとき、第２の入力信号はＨｉｇｈ信号となるため、差動回路部１２０９への入力電位Ｖ１２０１とＶ１２０２の大小関係はＶ１２０１＜Ｖ１２０２となる。また、ｐチャネル型トランジスタ１２０１のソース電位がＶＳＳ１、ｐチャネル型トランジスタ１２０２のソース電位がＶＳＳ２となるため、ｐチャネル型トランジスタ１２０１のゲート−ソース間電圧は大きくなり、ｐチャネル型トランジスタ１２０２のゲート−ソース間電圧は小さくなる。従って、差動回路部１２０９により、出力信号ｏｕｔの電位は上昇しＶＳＳ１となる。
When the first input signal in1 is a low signal, the second input signal is a high signal, so that the magnitude relationship between the input potentials V 1201 and V 1202 to the
このようにして、電圧レベルＶＳＳ１と電圧レベルＶＳＳ２との差を振幅とする入力信号は、電圧レベルＶＳＳ１と電圧レベルＶＳＳ３との差を振幅とする出力信号に変換される。 In this way, an input signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VSS2 is converted into an output signal whose amplitude is the difference between the voltage level VSS1 and the voltage level VSS3.
本実施形態のレベルシフタは、電圧振幅変換時の電流を低減することにより、出力波形のなまりを抑えるだけでなく、消費電力の削減を実現できる。また、第１のレベルシフタ回路１２１０、第２のレベルシフタ回路１２１１を用いることにより、ｐチャネル型トランジスタ１２０１、ｐチャネル型トランジスタ１２０２に加えるゲート電位Ｖ１２０１、Ｖ１２０２を低くし、ｐチャネル型トランジスタ１２０１、ｐチャネル型トランジスタ１２０２の閾値電圧よりも低くすることができるため、ｐチャネル型トランジスタ１２０１、ｐチャネル型トランジスタ１２０２の閾値電圧が入力信号の電圧振幅よりも低い場合でも動作が可能となる。
The level shifter of the present embodiment can reduce power consumption as well as suppressing the rounding of the output waveform by reducing the current during voltage amplitude conversion. Further, by using the first
なお、図１２に示したレベルシフタ回路は電流源を用いた回路であったが、本実施形態においてレベルシフタ回路はこれに限定されない。レベルシフタ回路として用いることができる回路の一例を図１０に示す。なお、図１０に示した回路はレベルシフタ回路の一例であり、これに限定されない。 Although the level shifter circuit shown in FIG. 12 is a circuit using a current source, the level shifter circuit is not limited to this in the present embodiment. An example of a circuit that can be used as a level shifter circuit is shown in FIG. The circuit shown in FIG. 10 is an example of a level shifter circuit, and is not limited to this.
また、本実施形態においては、入力信号は、第１の入力信号の反転信号を第２の入力信号としているが、これに限定されない。差動回路として用いる場合は、２つの入力信号の電位Ｖｉｎ１、Ｖｉｎ２に差があればどのような信号でもよい。また、第１の配線１１０５、第２の配線１１０６に電源電圧が印加されているが、これに限定されない。他の回路からの信号が入力されてもよいし、クロック信号が入力されてもよい。また、第１の配線１１０５、第２の配線１１０６には異なる電位を印加してもよい。
In the present embodiment, the input signal uses the inverted signal of the first input signal as the second input signal, but is not limited to this. When used as a differential circuit, any signal may be used as long as there is a difference between the potentials Vin1 and Vin2 of the two input signals. Further, although power supply voltage is applied to the
（実施の形態５）
これまでの実施形態で示した半導体装置では、入力信号の低電位側、高電位側のどちらか一方を固定し、他方をシフトさせるレベルシフタとして用いる場合について説明したが、本実施形態では、入力信号の低電位側、高電位側を両方シフトさせるレベルシフタとして用いる場合について、図１３を用いて説明する。
(Embodiment 5)
In the semiconductor devices shown in the above embodiments, the case where the input signal is used as a level shifter that fixes either the low potential side or the high potential side of the input signal and shifts the other has been described. A case of using as a level shifter that shifts both the low potential side and the high potential side will be described with reference to FIG.
実施の形態１、実施の形態２で示した半導体装置を併用することにより、入力信号の低電位側、高電位側を両方シフトさせるレベルシフタとして用いることができる。図１３は本実施形態を示す概略図である。図１３（Ａ）は、第１、第２の入力信号ｉｎ１、ｉｎ２を始めに高電位側レベルシフタ１３０１に入力し、入力信号の高電位側をシフトさせてから、低電位側レベルシフタ１３０２を用いて入力信号の低電位側をシフトされる場合を示す。図１３（Ｂ）は図１３（Ａ）とは逆に、第１、第２の入力信号ｉｎ１、ｉｎ２を始めに低電位側レベルシフタ１３０２に入力し、入力信号の低電位側をシフトさせてから、高電位側レベルシフタ１３０１を用いて入力信号の高電位側をシフトされる場合を示す。本実施形態では、高電位側レベルシフタ１３０１として実施の形態１で示した半導体装置を用い、低電位側レベルシフタ１３０２として実施の形態２で示した半導体装置を用いることができる。
By using the semiconductor devices described in
ここで、高電位側レベルシフタ１３０１として実施の形態１で示した半導体装置を用い、低電位側レベルシフタ１３０２として実施の形態２で示した半導体装置を用いた例について、図１４（Ａ）、（Ｂ）を用いて説明する。図１４（Ａ）は、入力信号の高電位側をシフトした後、低電位側をシフトするレベルシフタの例を示し、図１４（Ｂ）は、入力信号の低電位側をシフトした後、高電位側をシフトするレベルシフタの例を示す。なお、本実施形態では、第１、第２の入力信号が電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とし、高電位側の電源電位がＶＤＤ２、低電位側の電源電位がＶＳＳ３であり、第２の入力信号として、第１の入力信号の反転信号が入力されるものとする。ここで、電源電位の大小関係はＶＳＳ３＜ＶＳＳ１＜ＶＤＤ１＜ＶＤＤ２である。
Here, FIGS. 14A and 14B illustrate an example in which the semiconductor device described in
まず、図１４（Ａ）に示した、入力信号の高電位側をシフトした後、低電位側をシフトするレベルシフタについて説明する。 First, the level shifter shown in FIG. 14A that shifts the low potential side after shifting the high potential side of the input signal will be described.
図１４（Ａ）のレベルシフタの構造は以下のようになっている。高電位側レベルシフタ１４０９は、実施の形態１で示した半導体装置（図１）と同様の構造となっており、低電位側レベルシフタ１４１０は、実施の形態２で示した半導体装置（図５）と同様の構造となっている。高電位側レベルシフタ１４０９は、ｐチャネル型トランジスタ１４０１、ｐチャネル型トランジスタ１４０２、ｎチャネル型トランジスタ１４０３、ｎチャネル型トランジスタ１４０４を有し、低電位側レベルシフタ１４１０は、ｐチャネル型トランジスタ１４０５、ｐチャネル型トランジスタ１４０６、ｎチャネル型トランジスタ１４０７、ｎチャネル型トランジスタ１４０８、インバータ１４１１を有している。
The structure of the level shifter shown in FIG. 14A is as follows. The high potential
高電位側レベルシフタ１４０９において、第１の入力信号ｉｎ１はｎチャネル型トランジスタ１４０３のゲート電極とｎチャネル型トランジスタ１４０４のソース領域に入力され、第２の入力信号ｉｎ２はｎチャネル型トランジスタ１４０４のゲート電極とｎチャネル型トランジスタ１４０３のソース領域に入力される。ｐチャネル型トランジスタ１４０２のドレイン領域はｎチャネル型トランジスタ１４０４のドレイン領域と接続され、この交点から出力信号ｏｕｔ１を得る。
In the high-potential
低電位側レベルシフタ１４１０において、高電位側レベルシフタ１４０９の出力信号ｏｕｔ１がｐチャネル型トランジスタ１４０５のゲート電極とｐチャネル型トランジスタ１４０６のソース領域に入力され、高電位側レベルシフタ１４０９の出力信号ｏｕｔ１の反転信号がｐチャネル型トランジスタ１４０６のゲート電極とｐチャネル型トランジスタ１４０５のソース領域に入力される。ｐチャネル型トランジスタ１４０６のドレイン領域はｎチャネル型トランジスタ１４０８のドレイン領域と接続され、この交点から出力信号ｏｕｔを得る。
In the low potential
次に、図１４（Ａ）のレベルシフタの基本的な動作について説明する。 Next, basic operation of the level shifter of FIG.
まずは、高電位側レベルシフタ１４０９について説明する。第１の入力信号ｉｎ１として、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする信号がｎチャネル型トランジスタ１４０３のゲート電極とｎチャネル型トランジスタ１４０４のソース領域に入力され、第２の入力信号として電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする信号がｎチャネル型トランジスタ１４０４のゲート電極とｎチャネル型トランジスタ１４０３のソース領域に入力される。高電位側レベルシフタ１４０９の基本的な動作については、図１で示した半導体装置と同じなので、ここでは詳細な説明を割愛するが、最終的に電圧レベルＶＳＳ１と電圧レベルＶＤＤ２との差を振幅とする信号が出力信号ｏｕｔ１として得られる。
First, the high potential
次に、低電位側レベルシフタ１４１０について説明する。ｐチャネル型トランジスタ１４０５のゲート電極とｐチャネル型トランジスタ１４０６のソース領域には、電圧レベルＶＳＳ１と電圧レベルＶＤＤ２との差を振幅とする高電位側レベルシフタ１４０９の出力信号ｏｕｔ１が入力され、ｐチャネル型トランジスタ１４０６のゲート電極とｐチャネル型トランジスタ１４０５のソース領域には、電圧レベルＶＳＳ１と電圧レベルＶＤＤ２との差を振幅とする高電位側レベルシフタ１４０９の出力信号ｏｕｔ１がインバータ１４１１を介して入力される。低電位側レベルシフタ１４１０の基本的な動作については、図５で示したレベルシフタと同じなので、ここでは詳細な説明を割愛するが、最終的に電圧レベルＶＳＳ３と電圧レベルＶＤＤ２との差を振幅とする信号が出力信号ｏｕｔとして得られる。
Next, the low potential
つぎに、図１４（Ｂ）に示した、入力信号の低電位側をシフトした後、高電位側をシフトするレベルシフタについて説明する。 Next, the level shifter shown in FIG. 14B that shifts the high potential side after shifting the low potential side of the input signal will be described.
図１４（Ｂ）のレベルシフタの構造は以下のようになっている。高電位側レベルシフタ１４２０は、実施の形態１で示した半導体装置（図１）と同様の構造となっており、低電位側レベルシフタ１４２１は、実施の形態２で示した半導体装置（図５）と同様の構造となっている。高電位側レベルシフタ１４２０は、ｐチャネル型トランジスタ１４１２、ｐチャネル型トランジスタ１４１３、ｎチャネル型トランジスタ１４１４、ｎチャネル型トランジスタ１４１５、インバータ１４２２を有し、低電位側レベルシフタ１４２１は、ｐチャネル型トランジスタ１４１６、ｐチャネル型トランジスタ１４１７、ｎチャネル型トランジスタ１４１８、ｎチャネル型トランジスタ１４１９を有している。
The structure of the level shifter shown in FIG. 14B is as follows. The high-potential
低電位側レベルシフタ１４２１において、第１の入力信号ｉｎ１はｐチャネル型トランジスタ１４１６のゲート電極とｐチャネル型トランジスタ１４１７のソース領域に入力され、第２の入力信号ｉｎ２はｐチャネル型トランジスタ１４１７のゲート電極とｐチャネル型トランジスタ１４１６のソース領域に入力される。ｎチャネル型トランジスタ１４１８のドレイン領域はｐチャネル型トランジスタ１４１６のドレイン領域と接続され、この交点から出力信号ｏｕｔ１を得る。
In the low potential
高電位側レベルシフタ１４２０において、低電位側レベルシフタ１４２１の出力信号ｏｕｔ１がｎチャネル型トランジスタ１４１５のゲート電極とｎチャネル型トランジスタ１４１４のソース領域に入力され、低電位側レベルシフタ１４２１の出力信号ｏｕｔ１の反転信号がｎチャネル型トランジスタ１４１４のゲート電極とｎチャネル型トランジスタ１４１５のソース領域に入力される。ｐチャネル型トランジスタ１４１２のドレイン領域はｎチャネル型トランジスタ１４１４のドレイン領域と接続され、この交点から出力信号ｏｕｔを得る。
In the high potential
次に、図１４（Ｂ）のレベルシフタの基本的な動作について説明する。 Next, the basic operation of the level shifter shown in FIG. 14B will be described.
まずは、低電位側レベルシフタ１４２１について説明する。第１の入力信号ｉｎ１として、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする信号がｐチャネル型トランジスタ１４１６のゲート電極とｐチャネル型トランジスタ１４１７のソース領域に入力され、第２の入力信号として電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする信号がｐチャネル型トランジスタ１４１７のゲート電極とｐチャネル型トランジスタ１４１６のソース領域に入力される。低電位側レベルシフタ１４２１の基本的な動作については前述した通りであるため、ここでは詳細な説明を割愛するが、最終的に電圧レベルＶＳＳ３と電圧レベルＶＤＤ１との差を振幅とする信号が出力信号ｏｕｔ１として得られる。
First, the low potential
次に、高電位側レベルシフタ１４２０について説明する。ｎチャネル型トランジスタ１４１５のゲート電極とｎチャネル型トランジスタ１４１４のソース領域には、電圧レベルＶＳＳ３と電圧レベルＶＤＤ１との差を振幅とする低電位側レベルシフタ１４２１の出力信号ｏｕｔ１が入力され、ｎチャネル型トランジスタ１４１４のゲート電極とｎチャネル型トランジスタ１４１５のソース領域には、電圧レベルＶＳＳ３と電圧レベルＶＤＤ１との差を振幅とする低電位側レベルシフタ１４２１の出力信号ｏｕｔ１がインバータ１４２２を介して入力される。高電位側レベルシフタ１４２０の基本的な動作については前述した通りであるため、ここでは詳細な説明を割愛するが、最終的に電圧レベルＶＳＳ３と電圧レベルＶＤＤ２との差を振幅とする信号が出力信号ｏｕｔとして得られる。
Next, the high potential
このように、本実施形態のレベルシフタを用いると、電圧レベルＶＳＳ３と電圧レベルＶＤＤ１との差を振幅とする信号を電圧レベルＶＳＳ３と電圧レベルＶＤＤ２との差を振幅とする信号に変換できる。 As described above, when the level shifter of the present embodiment is used, a signal having the amplitude of the difference between the voltage level VSS3 and the voltage level VDD1 can be converted into a signal having the amplitude of the difference between the voltage level VSS3 and the voltage level VDD2.
なお、本実施形態では、高電位側レベルシフタとして実施の形態１で示した半導体装置を用い、低電位側レベルシフタとして実施の形態２で示した半導体装置を用いたが、高電位側、低電位側レベルシフタとして用いる回路はこれに限定されない。他の実施形態で示した半導体装置であればよい。また、従来のレベルシフタ回路と他の実施形態で示した半導体装置を組み合わせて用いてもよい。
In this embodiment, the semiconductor device described in
（実施の形態６）
本実施形態では、信号線駆動回路、あるいは走査線駆動回路、あるいは表示素子を有する表示装置において、信号線駆動回路、あるいは走査線駆動回路に本発明の半導体装置を搭載した例について説明する。
(Embodiment 6)
In this embodiment, an example in which a semiconductor device of the present invention is mounted on a signal line driver circuit or a scan line driver circuit in a display device having a signal line driver circuit, a scan line driver circuit, or a display element will be described.
図１５（Ａ）は、基板１５０１上に、複数の画素がマトリクス状に配置された画素部１５０２を有し、画素部１５０２の周辺に信号線駆動回路１５０３、第１の走査線駆動回路１５０４及び第２の走査線駆動回路１５０５を有する表示装置を示す。図１５（Ａ）に示した表示装置は、信号線駆動回路１５０３と２個の走査線駆動回路（第１の走査線駆動回路１５０４及び第２の走査線駆動回路１５０５）を有しているが、本実施形態はこれに限定されず、信号線駆動回路と走査線駆動回路の数は画素の構成に応じて任意に配置することができる。また、信号線駆動回路１５０３と２個の走査線駆動回路（第１の走査線駆動回路１５０４、第２の走査線駆動回路１５０５）には、ＦＰＣ１５０６を介して外部より信号が入力されている。しかし、本実施形態はこれに限定されず、画素部以外の半導体装置にはＩＣ等を用いて外部より信号を入力してもよい。
FIG. 15A includes a pixel portion 1502 in which a plurality of pixels are arranged in a matrix over a substrate 1501, and a signal line driver circuit 1503, a first scan line driver circuit 1504, and the like around the pixel portion 1502. A display device including a second scan
まず、信号線駆動回路１５０３について図１５（Ｂ）を用いて説明する。図１５（Ｂ）は信号線駆動回路１５０３の構成を示している。信号線駆動回路１５０３は、シフトレジスタ１５０７、第１のラッチ回路１５０８、第２のラッチ回路１５０９及びレベルシフタ回路１５１０を有する。 First, the signal line driver circuit 1503 is described with reference to FIG. FIG. 15B shows the structure of the signal line driver circuit 1503. The signal line driver circuit 1503 includes a shift register 1507, a first latch circuit 1508, a second latch circuit 1509, and a level shifter circuit 1510.
次に、信号線駆動回路１５０３の動作について簡単に説明する。シフトレジスタ１５０７は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、クロック反転信号（Ｓ−ＣＬＫＢ）が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。 Next, the operation of the signal line driver circuit 1503 will be briefly described. The shift register 1507 includes a plurality of columns of flip-flop circuits (FF) and the like, and receives a clock signal (S-CLK), a start pulse (S-SP), and a clock inversion signal (S-CLKB). Sampling pulses are sequentially output according to the timing of these signals.
シフトレジスタ１５０７より出力されたサンプリングパルスは、第１のラッチ回路１５０８に入力される。第１のラッチ回路１５０８には、ビデオ信号（Ｖｉｄｅｏ Ｄａｔａ）が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。 The sampling pulse output from the shift register 1507 is input to the first latch circuit 1508. A video signal (Video Data) is input to the first latch circuit 1508, and the video signal is held in each column in accordance with the timing at which the sampling pulse is input.
第１のラッチ回路１５０８において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路１５０９にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路１５０８に保持されていたビデオ信号は、一斉に第２のラッチ回路１５０９に転送される。その後、第２のラッチ回路１５０９に保持されたビデオ信号は、１行分が同時にレベルシフタ回路１５１０に入力され、電圧が増幅された後に、信号線へ送られる。 When the first latch circuit 1508 completes holding the video signal up to the last column, a latch pulse (Latch Pulse) is input to the second latch circuit 1509 during the horizontal blanking period, and the first latch circuit 1508 is input. The held video signals are transferred to the second latch circuit 1509 all at once. After that, the video signal held in the second latch circuit 1509 is input to the level shifter circuit 1510 for one row at the same time, and is sent to the signal line after the voltage is amplified.
次に、第１の走査線駆動回路１５０４、第２の走査線駆動回路１５０５について図１５（Ｃ）を用いて説明する。図１５（Ｃ）は第１の走査線駆動回路１５０４、第２の走査線駆動回路１５０５の構成を示している。第１の走査線駆動回路１５０４、第２の走査線駆動回路１５０５は、シフトレジスタ１５１１、レベルシフタ回路１５１２及びバッファ１５１３を有する。
Next, the first scan line driver circuit 1504 and the second scan
次に、第１の走査線駆動回路１５０４、第２の走査線駆動回路１５０５の動作について簡単に説明する。シフトレジスタ１５１１は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｇ−ＣＬＫ）、スタートパルス（Ｇ−ＳＰ）、クロック反転信号（Ｇ−ＣＬＫＢ）が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。その後、レベルシフタ回路１５１２及びバッファ１５１３で増幅されたサンプリングパルスは走査線に入力されて、１行すつ選択状態にしていく。
Next, operations of the first scan line driver circuit 1504 and the second scan
ここで、本発明の半導体装置を信号線駆動回路１５０３のレベルシフタ回路１５１０として搭載した場合を、図１６を用いて説明する。図１６（Ａ）は、本実施形態における信号線駆動回路１５０３の１列分の回路図である。図１６（Ａ）に示したレベルシフタ回路は、実施の形態１に示したレベルシフタ回路である。レベルシフタ回路１６０４は、ｐチャネル型トランジスタ１６０５、ｐチャネル型トランジスタ１６０６、ｎチャネル型トランジスタ１６０７、ｎチャネル型トランジスタ１６０８、インバータ１６０９を有している。第２のラッチ回路１６０３から出力されたビデオ信号を、インバータ１６０９を介してレベルシフタ回路１６０４のｎチャネル型トランジスタ１６０７のゲート電極に、第２のラッチ回路１６０３から出力されたビデオ信号をｎチャネル型トランジスタ１６０８のゲート電極に入力し、ｎチャネル型トランジスタ１６０７のドレイン領域から出力信号ｏｕｔを得る。レベルシフタ回路１６０４の動作は前述した通りであるため、ここでは説明を割愛するが、最終的に第２のラッチ回路１６０３から出力されたビデオ信号の電圧振幅を増幅することができる。
Here, the case where the semiconductor device of the present invention is mounted as the level shifter circuit 1510 of the signal line driver circuit 1503 will be described with reference to FIG. FIG. 16A is a circuit diagram for one column of the signal line driver circuit 1503 in this embodiment. The level shifter circuit illustrated in FIG. 16A is the level shifter circuit described in
図１６（Ｂ）は、本実施形態の信号線駆動回路のタイミングチャートの一例を示している。図１６（Ｂ）では、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、クロック反転信号（Ｓ−ＣＬＫＢ）、ビデオ信号（Ｖｉｄｅｏ Ｄａｔａ）、ラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする場合を例に挙げている。シフトレジスタ１６０１、第１のラッチ回路１６０２、第２のラッチ回路１６０３を経てレベルシフタ回路１６０４に入力される信号は、Ｈｉｇｈ信号となる期間が短い信号となる。一方、本実施形態で用いたレベルシフタ回路１６０４において、ｎチャネル型トランジスタ１６０８のゲート電極にＨｉｇｈ信号が入力された場合に電流が流れる。従って、インバータ１６０９をｎチャネル型トランジスタ１６０７のゲート電極に接続することにより、ｎチャネル型トランジスタ１６０８のゲート電極にＨｉｇｈ信号が入力される時間を大幅に短縮することができるため、電流の削減と消費電力の低減が実現される。
FIG. 16B shows an example of a timing chart of the signal line driver circuit of this embodiment. In FIG. 16B, the clock signal (S-CLK), the start pulse (S-SP), the clock inversion signal (S-CLKB), the video signal (Video Data), and the latch pulse (Latch Pulse) are at the voltage level VSS1. A case where the difference from the voltage level VDD1 is set as an amplitude is taken as an example. A signal that is input to the level shifter circuit 1604 through the shift register 1601, the first latch circuit 1602, and the second latch circuit 1603 is a signal that has a short period of time as a High signal. On the other hand, in the level shifter circuit 1604 used in this embodiment, a current flows when a High signal is input to the gate electrode of the n-
次に、本発明の半導体装置を第１の走査線駆動回路１５０４、第２の走査線駆動回路１５０５のレベルシフタ回路１５１０、レベルシフタ回路１５１２として搭載した場合を、図１７を用いて説明する。図１７（Ａ）は、本実施形態における第１の走査線駆動回路１５０４、第２の走査線駆動回路１５０５の１行分の回路図である。図１７（Ａ）に示したレベルシフタ回路は、実施の形態１に示したレベルシフタ回路である。レベルシフタ回路１７０２は、ｐチャネル型トランジスタ１７０４、ｐチャネル型トランジスタ１７０５、ｎチャネル型トランジスタ１７０６、ｎチャネル型トランジスタ１７０７、インバータ１７０８を有している。シフトレジスタ１７０１から出力されたサンプリングパルスを、インバータ１７０８を介してレベルシフタ回路１７０２のｎチャネル型トランジスタ１７０６のゲート電極に、シフトレジスタ１７０１から出力されたサンプリングパルスをｎチャネル型トランジスタ１７０７のゲート電極に入力し、ｎチャネル型トランジスタ１７０６のドレイン領域から出力信号ｏｕｔを得、バッファ１７０３に入力する。レベルシフタ回路１７０２の動作は前述した通りであるため、ここでは説明を割愛するが、最終的にシフトレジスタ１７０１から出力されたサンプリングパルスの電圧振幅を増幅することができる。
Next, the case where the semiconductor device of the present invention is mounted as the first scan line driver circuit 1504, the level shifter circuit 1510 of the second scan
図１７（Ｂ）は、本実施形態の走査線駆動回路のタイミングチャートの一例を示している。図１７（Ｃ）では、クロック信号（Ｇ−ＣＬＫ）、スタートパルス（Ｇ−ＳＰ）、クロック反転信号（Ｇ−ＣＬＫＢ）が電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とする場合を例に挙げている。シフトレジスタ１７０１を経てレベルシフタ回路１７０２に入力される信号は、Ｈｉｇｈ信号となる期間が短い信号となる。一方、本実施形態で用いたレベルシフタ回路１７０２において、ｎチャネル型トランジスタ１７０７のゲート電極にＨｉｇｈ信号が入力された場合に電流が流れる。従って、インバータ１７０８をｎチャネル型トランジスタ１７０６のゲート電極に接続することにより、ｎチャネル型トランジスタ１７０７のゲート電極にＨｉｇｈ信号が入力される時間を大幅に短縮することができるため、電流の削減と消費電力の低減が実現される。
FIG. 17B shows an example of a timing chart of the scanning line driver circuit of this embodiment. FIG. 17C illustrates an example in which the clock signal (G-CLK), the start pulse (G-SP), and the clock inversion signal (G-CLKB) have a difference between the voltage level VSS1 and the voltage level VDD1 as an amplitude. Cite. A signal which is input to the level shifter circuit 1702 through the shift register 1701 is a signal having a short period during which the signal becomes a high signal. On the other hand, in the level shifter circuit 1702 used in this embodiment, a current flows when a High signal is input to the gate electrode of the n-
また、本発明のレベルシフタ回路を搭載することにより、電圧振幅変換時にレベルシフタに電流が流れる時間を短縮できるため、出力波形のなまりを抑えることもできる。 In addition, by mounting the level shifter circuit of the present invention, the time during which current flows through the level shifter at the time of voltage amplitude conversion can be shortened, so that the rounding of the output waveform can also be suppressed.
なお、本実施形態では、本発明のレベルシフタ回路を、信号線駆動回路及び走査線駆動回路のレベルシフタ回路１５１０及びレベルシフタ回路１５１２として用いた例を示したが、本発明のレベルシフタ回路を信号線駆動回路及び走査線駆動回路の別の箇所に用いてもよい。
In this embodiment, the level shifter circuit of the present invention is used as the level shifter circuit 1510 and the
例えば、本発明のレベルシフタ回路を、信号線駆動回路及び走査線駆動回路に入力されるクロック信号の増幅回路として用いてもよい。この例を図２０、図２１に示す。 For example, the level shifter circuit of the present invention may be used as an amplifier circuit for a clock signal input to a signal line driver circuit and a scanning line driver circuit. This example is shown in FIGS.
図２０は、本発明のレベルシフタ回路を、信号線駆動回路に入力されるクロック信号の増幅回路として用いた例を示す。第１のレベルシフタ回路２００１はｐチャネル型トランジスタ２００２、ｐチャネル型トランジスタ２００３、ｎチャネル型トランジスタ２００４、ｎチャネル型トランジスタ２００５、インバータ２００６を有する。電圧レベルＶＳＳ１と電圧レベルＶＤＤ３との差を振幅とするクロック信号（Ｉｎｐｕｔ Ｓ−ＣＬＫ）を第１のレベルシフタ回路２００１に入力し、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とするクロック信号（Ｓ−ＣＬＫ）を生成する。ここで、電源電圧の大小関係は、ＶＳＳ１＜ＶＤＤ３＜ＶＤＤ１である。
FIG. 20 shows an example in which the level shifter circuit of the present invention is used as an amplifier circuit for a clock signal input to a signal line driver circuit. The first level shifter circuit 2001 includes a p-
図２１は、本発明のレベルシフタ回路を、走査線駆動回路に入力されるクロック信号の増幅回路として用いた例を示す。第１のレベルシフタ回路２１０１はｐチャネル型トランジスタ２１０２、ｐチャネル型トランジスタ２１０３、ｎチャネル型トランジスタ２１０４、ｎチャネル型トランジスタ２１０５、インバータ２１０６を有する。電圧レベルＶＳＳ１と電圧レベルＶＤＤ３との差を振幅とするクロック信号（Ｉｎｐｕｔ Ｇ−ＣＬＫ）を第１のレベルシフタ回路２１０１に入力し、電圧レベルＶＳＳ１と電圧レベルＶＤＤ１との差を振幅とするクロック信号（Ｇ−ＣＬＫ）を生成する。ここで、電源電圧の大小関係は、ＶＳＳ１＜ＶＤＤ３＜ＶＤＤ１である。
FIG. 21 shows an example in which the level shifter circuit of the present invention is used as an amplifier circuit for a clock signal input to a scanning line driver circuit. The first level shifter circuit 2101 includes a p-
このように、本発明のレベルシフタ回路を、信号線駆動回路及び走査線駆動回路に入力されるクロック信号の増幅回路として用いることにより、クロック信号（Ｉｎｐｕｔ Ｓ−ＣＬＫ、Ｉｎｐｕｔ Ｇ−ＣＬＫ）の電圧振幅を小さくすることができるため、クロック信号を流す配線の負荷を小さくすることができるとともに、消費電力を削減することができる。また、電圧振幅変換時にレベルシフタに電流が流れる時間を短縮できるため、出力波形のなまりを抑えることもできる。 As described above, by using the level shifter circuit of the present invention as an amplifier circuit for the clock signal input to the signal line driver circuit and the scanning line driver circuit, the voltage amplitude of the clock signals (Input S-CLK, Input G-CLK). Therefore, the load on the wiring through which the clock signal flows can be reduced, and the power consumption can be reduced. In addition, since the time during which the current flows through the level shifter during voltage amplitude conversion can be shortened, the rounding of the output waveform can be suppressed.
なお、本実施形態では、実施の形態１で示した半導体装置（図１）を用いたが、レベルシフタ回路として用いる回路はこれに限定されない。他の実施形態で示した半導体装置を用いてもよい。
Note that although the semiconductor device (FIG. 1) described in
また、本実施形態に示した半導体装置に用いる表示素子は限定されない。液晶を用いた液晶表示装置や、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ ： ＥＬ）で発光する無機及び有機材料を用いたＥＬ表示装置、Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ（ＤＭＤ）素子を用いた表示装置、電界放出ディスプレイ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ ： ＦＥＤ）、表面電界ディスプレイ（Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ ： ＳＥＤ）、及び電子ペーパー等に対しても本発明は適用できる。 Further, the display element used in the semiconductor device described in this embodiment is not limited. Liquid crystal display devices using liquid crystals, EL display devices using inorganic and organic materials that emit light by electroluminescence (EL), display devices using digital micromirror device (DMD) elements, field emission displays (Field Emission). The present invention can also be applied to a display (FED), a surface-electric field display (SED), an electronic paper, and the like.
（実施の形態７）
本実施形態では、本発明の半導体装置をオペアンプに適用した例を、図１８を用いて説明する。
(Embodiment 7)
In this embodiment, an example in which the semiconductor device of the present invention is applied to an operational amplifier will be described with reference to FIG.
図１８（Ａ）はオペアンプの回路記号を示す。オペアンプは、第１の入力電位Ｖｉｎ１及び第２の入力電位Ｖｉｎ２との電位差に対し、増幅された出力電位Ｖｏｕｔを出力する機能を有する。オペアンプの回路構成としては、様々なものがあるが、主に差動回路と増幅回路から構成されている。そこで、本実施形態では、本発明の半導体装置を差動回路として適用し、増幅回路としてソース接地回路と組み合わせた場合を例に挙げて説明する。なお、電源電位はＶＳＳ１、ＶＤＤ２を用い、大小関係はＶＳＳ１＜ＶＤＤ２である。 FIG. 18A shows a circuit symbol of the operational amplifier. The operational amplifier has a function of outputting an amplified output potential Vout with respect to a potential difference between the first input potential Vin1 and the second input potential Vin2. There are various operational amplifier circuit configurations, which are mainly composed of a differential circuit and an amplifier circuit. Therefore, in this embodiment, a case where the semiconductor device of the present invention is applied as a differential circuit and combined with a source ground circuit as an amplifier circuit will be described as an example. Note that VSS1 and VDD2 are used as the power supply potential, and the magnitude relationship is VSS1 <VDD2.
図１８（Ｂ）は、本実施形態におけるオペアンプの回路図を示す。本実施形態におけるオペアンプの構成は以下のようになっている。 FIG. 18B shows a circuit diagram of the operational amplifier in this embodiment. The configuration of the operational amplifier in this embodiment is as follows.
本実施形態におけるオペアンプは、差動回路１８０７と増幅回路１８０８から構成されている。差動回路１８０７として、実施の形態１で示した半導体装置（図１）を適用した。差動回路１８０７は、ｐチャネル型トランジスタ１８０１、ｐチャネル型トランジスタ１８０２、ｎチャネル型トランジスタ１８０３、ｎチャネル型トランジスタ１８０４から構成されている。第１の入力電位Ｖｉｎ１がｎチャネル型トランジスタ１８０４のゲート電極とｎチャネル型トランジスタ１８０３のソース領域に印加され、第２の入力電位Ｖｉｎ２がｎチャネル型トランジスタ１８０３のゲート電極とｎチャネル型トランジスタ１８０４のソース領域に印加される。ｎチャネル型トランジスタ１８０４のドレイン領域はｐチャネル型トランジスタ１８０２のドレイン領域と接続され、この交点から出力電位Ｖｏｕｔ１を得る。
増幅回路１８０８は、ソース接地回路となっており、ｎチャネル型トランジスタ１８０５、ｎチャネル型トランジスタ１８０６から構成されている。ｎチャネル型トランジスタ１８０５のドレイン領域は高電位電源（電源電位ＶＤＤ２）に接続されている。ｎチャネル型トランジスタ１８０５のゲート電極とドレイン領域は互いに接続されている。ｎチャネル型トランジスタ１８０６のソース領域は低電位電源（電源電位ＶＳＳ１）に接続されている。ｎチャネル型トランジスタ１８０６のゲート電極には、差動回路１８０７からの出力電位Ｖｏｕｔ１が印加される。ｎチャネル型トランジスタ１８０６のドレイン領域は、ｎチャネル型トランジスタ１８０５のソース領域と接続され、この交点から出力電位Ｖｏｕｔを得る。
The operational amplifier according to this embodiment includes a
The
次に、本実施形態におけるオペアンプの基本的な動作を説明する。 Next, the basic operation of the operational amplifier in this embodiment will be described.
差動回路１８０７において、第１の入力電位Ｖｉｎ１と第２の入力電位Ｖｉｎ２に差がある場合、出力端子には、ｎチャネル型トランジスタ１８０３に流れる電流Ｉ１８０３とｎチャネル型トランジスタ１８０４に流れる電流Ｉ１８０４の差分の電流（Ｉ１８０３ −Ｉ１８０４）が流れる。従って、出力電位Ｖｏｕｔ１として差分の電流による電位が得られる。第１の入力電位Ｖｉｎ１と第２の入力電位Ｖｉｎ２の大小関係がＶｉｎ１＞Ｖｉｎ２の場合、ｎチャネル型トランジスタ１８０３に流れる電流Ｉ１８０３は減少し、ｎチャネル型トランジスタ１８０４に流れる電流Ｉ１８０４は増加する。従って、出力電位Ｖｏｕｔ１は下降する。
In the
次に、増幅回路１８０８において、ｎチャネル型トランジスタ１８０５のゲート電極とドレイン領域が接続されているため、ｎチャネル型トランジスタ１８０５は飽和領域で動作する。従って、出力電位Ｖｏｕｔは、ＶＤＤ２−ＶＳＳ１間の電圧を抵抗分割した電位となる。第１の入力電位Ｖｉｎ１と第２の入力電位Ｖｉｎ２の大小関係がＶｉｎ１＞Ｖｉｎ２の場合、差動回路１８０７の出力電位Ｖｏｕｔ１が下降するため、ｎチャネル型トランジスタ１８０６のゲート−ソース間電圧が小さくなる。従って、出力電位Ｖｏｕｔは電源電位ＶＤＤ２に引っ張られて高くなる。なお、第１の入力電位Ｖｉｎ１と第２の入力電位Ｖｉｎ２の電位差が大きい程、出力電位Ｖｏｕｔはより電源電位ＶＤＤ２に近くなる。
Next, in the
一方、第１の入力電位Ｖｉｎ１と第２の入力電位Ｖｉｎ２の大小関係がＶｉｎ１＜Ｖｉｎ２の場合、差動回路１８０７において、ｎチャネル型トランジスタ１８０３に流れる電流Ｉ１８０３は増加し、ｎチャネル型トランジスタ１８０４に流れる電流Ｉ１８０４は減少する。従って、出力電位Ｖｏｕｔ１は上昇する。これにより、増幅回路１８０８において、ｎチャネル型トランジスタ１８０６のゲート−ソース間電圧が大きくなる。従って、出力電位Ｖｏｕｔは電源電位ＶＳＳ１に引っ張られて低くなる。なお、第１の入力電位Ｖｉｎ１と第２の入力電位Ｖｉｎ２の電位差が大きい程、出力電位Ｖｏｕｔはより電源電位ＶＳＳ１に近くなる。
On the other hand, when the magnitude relationship between the first input potential Vin1 and the second input potential Vin2 is Vin1 <Vin2, in the
このようにして、入力電位Ｖｉｎ１とＶｉｎ２の電位差に対して、ＶＳＳ１〜ＶＤＤ２の範囲で増幅された出力電位Ｖｏｕｔが得られる。 In this way, the output potential Vout amplified in the range of VSS1 to VDD2 is obtained with respect to the potential difference between the input potentials Vin1 and Vin2.
なお、本実施形態においては、差動回路として実施の形態１で示した半導体装置を用いたが、差動回路として用いる回路はこれに限定されない。他の実施形態で示した半導体装置を用いてもよい。また、増幅回路としてソース接地回路を用いたが、増幅回路として用いる回路はこれに限定されない。
Note that in this embodiment, the semiconductor device described in
（実施の形態８）
本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、記憶媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。それらの電子機器の具体例を図１９に示す。
(Embodiment 8)
As an electronic device using the semiconductor device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproducing device (car audio, audio component, etc.), a notebook type personal computer, a game device, A portable information terminal (mobile computer, mobile phone, portable game machine, electronic book, etc.), an image playback device (specifically, Digital Versatile Disc (DVD)) provided with a storage medium is played back, and the image is displayed. A device provided with a display capable of displaying). Specific examples of these electronic devices are shown in FIGS.
図１８（Ａ）はテレビであり、筐体１９０１、支持台１９０２、表示部１９０３、スピーカー部１９０４、ビデオ入力端子１９０５等を含む。本発明は、表示部１９０３を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたテレビを提供することが可能となる。
FIG. 18A illustrates a television which includes a
図１９（Ｂ）はデジタルスチルカメラであり、本体１９０６、表示部１９０７、受像部１９０８、操作キー１９０９、外部接続ポート１９１０、シャッター１９１１等を含む。本発明は、表示部１９０７を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたデジタルスチルカメラを提供することが可能となる。
FIG. 19B shows a digital still camera, which includes a
図１９（Ｃ）はノート型パーソナルコンピュータであり、本体１９１２、筐体１９１３、表示部１９１４、キーボード１９１５、外部接続ポート１９１６、ポインティングマウス１９１７等を含む。本発明は、表示部１９１４を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたノート型パーソナルコンピュータを提供することが可能となる。
FIG. 19C illustrates a laptop personal computer, which includes a
図１９（Ｄ）はモバイルコンピュータであり、本体１９１８、表示部１９１９、スイッチ１９２０、操作キー１９２１、赤外線ポート１９２２等を含む。本発明は、表示部１９１９を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたモバイルコンピュータを提供することが可能となる。
FIG. 19D illustrates a mobile computer, which includes a
図１９（Ｅ）は記憶媒体装置を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１９２３、筐体１９２４、表示部Ａ１９２５、表示部Ｂ１９２６、記憶媒体（ＤＶＤ等）読み込み部１９２７、操作キー１９２８、スピーカー部１９２９等を含む。表示部Ａ１９２５は主に画像情報を表示し、表示部Ｂは主に文字情報を表示するが、本発明は、表示部Ａ、Ｂ１９２５、１９２６を構成する半導体装置に用いることができる。なお、記憶媒体を備えた画像再生装置には家庭用ゲーム機器等も含まれる。本発明の半導体装置を用いることにより、消費電力が低減された画像再生装置を提供することが可能となる。
FIG. 19E shows a portable image playback device (specifically, a DVD playback device) provided with a storage medium device, which includes a
図１９（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１９３０、表示部１９３１、アーム部１９３２等を含む。本発明は、表示部１９３１を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたゴーグル型ディスプレイ（ヘッドマウントディスプレイ）を提供することが可能となる。
FIG. 19F illustrates a goggle type display (head mounted display), which includes a
図１９（Ｇ）はビデオカメラであり、本体１９３３、表示部１９３４、筐体１９３５、外部接続ポート１９３６、リモコン受信部１９３７、受像部１９３８、バッテリー１９３９、音声入力部１９４０、操作キー１９４１等を含む。本発明は、表示部１９３４を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減されたビデオカメラを提供することが可能となる。
FIG. 19G illustrates a video camera, which includes a
図１９（Ｈ）は携帯電話であり、本体１９４２、筐体１９４３、表示部１９４４、音声入力部１９４５、音声出力部１９４６、操作キー１９４７、外部接続ポート１９４８、アンテナ１９４９等を含む。本発明は、表示部１９４４を構成する半導体装置に用いることができる。本発明の半導体装置を用いることにより、消費電力が低減された携帯電話を提供することが可能となる。
FIG. 19H illustrates a mobile phone, which includes a
以上のように、本発明の適応範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。 As described above, the applicable range of the present invention is extremely wide and can be used for electronic devices in various fields.
１０１ ｐチャネル型トランジスタ
１０２ ｐチャネル型トランジスタ
１０３ ｎチャネル型トランジスタ
１０４ ｎチャネル型トランジスタ
１０５ 第１の配線
１０６ 第２の配線
４０１ ｎチャネル型トランジスタ
４０２ ｐチャネル型トランジスタ
４０３ 基板
４０４ 下地膜
４０５ 半導体層
４０６ ゲート絶縁膜
４０７ ｎ型不純物領域
４０８ ｐ型不純物領域
４０９ 第１の層間絶縁膜
４１０ 第２の層間絶縁膜
４１１ 第１の導電膜
４１２ 第２の導電膜
４１３ ソース配線
４１４ ドレイン配線
５０１ ｐチャネル型トランジスタ
５０２ ｐチャネル型トランジスタ
５０３ ｎチャネル型トランジスタ
５０４ ｎチャネル型トランジスタ
５０５ 第１の配線
５０６ 第２の配線
６０１ ｐチャネル型トランジスタ
６０２ ｐチャネル型トランジスタ
６０３ ｎチャネル型トランジスタ
６０４ ｎチャネル型トランジスタ
６０５ ｐチャネル型トランジスタ
６０６ ｐチャネル型トランジスタ
６０７ ｎチャネル型トランジスタ
６０８ ｎチャネル型トランジスタ
８０１ ｐチャネル型トランジスタ
８０２ ｐチャネル型トランジスタ
８０３ ｎチャネル型トランジスタ
８０４ ｎチャネル型トランジスタ
８０５ 第１の配線
８０６ 第２の配線
８０７ 差動回路部
８０８ 第１のレベルシフタ回路
８０９ 第２のレベルシフタ回路
９０１ ｐチャネル型トランジスタ
９０２ ｐチャネル型トランジスタ
９０３ ｎチャネル型トランジスタ
９０４ ｎチャネル型トランジスタ
９０５ 電流源
９０６ ｎチャネル型トランジスタ
９０７ 電流源
９０８ ｎチャネル型トランジスタ
９０９ 差動回路部
９１０ 第１のレベルシフタ回路
９１１ 第２のレベルシフタ回路
１００１ 抵抗
１００２ ダイオード
１００３ ダイオード
１００４ 抵抗
１００５ ダイオード
１００６ ダイオード
１１０１ ｐチャネル型トランジスタ
１１０２ ｐチャネル型トランジスタ
１１０３ ｎチャネル型トランジスタ
１１０４ ｎチャネル型トランジスタ
１１０５ 第１の配線
１１０６ 第２の配線
１１０７ 差動回路部
１１０８ 第１のレベルシフタ回路
１１０９ 第２のレベルシフタ回路
１２０１ ｐチャネル型トランジスタ
１２０２ ｐチャネル型トランジスタ
１２０３ ｎチャネル型トランジスタ
１２０４ ｎチャネル型トランジスタ
１２０５ ｐチャネル型トランジスタ
１２０６ 電流源
１２０７ ｐチャネル型トランジスタ
１２０８ 電流源
１２０９ 差動回路部
１２１０ 第１のレベルシフタ回路
１２１１ 第２のレベルシフタ回路
１３０１ 高電位側レベルシフタ
１３０２ 低電位側レベルシフタ
１４０１ ｐチャネル型トランジスタ
１４０２ ｐチャネル型トランジスタ
１４０３ ｎチャネル型トランジスタ
１４０４ ｎチャネル型トランジスタ
１４０５ ｐチャネル型トランジスタ
１４０６ ｐチャネル型トランジスタ
１４０７ ｎチャネル型トランジスタ
１４０８ ｎチャネル型トランジスタ
１４０９ 高電位側レベルシフタ
１４１０ 低電位側レベルシフタ
１４１１ インバータ
１４１２ ｐチャネル型トランジスタ
１４１３ ｐチャネル型トランジスタ
１４１４ ｎチャネル型トランジスタ
１４１５ ｎチャネル型トランジスタ
１４１６ ｐチャネル型トランジスタ
１４１７ ｐチャネル型トランジスタ
１４１８ ｎチャネル型トランジスタ
１４１９ ｎチャネル型トランジスタ
１４２０ 高電位側レベルシフタ
１４２１ 低電位側レベルシフタ
１４２２ インバータ
１５０１ 基板
１５０２ 画素部
１５０３ 信号線駆動回路
１５０４ 第１の走査線駆動回路
１５０５ 第２の走査線駆動回路
１５０６ ＦＰＣ
１５０７ シフトレジスタ
１５０８ 第１のラッチ回路
１５０９ 第２のラッチ回路
１５１０ レベルシフタ回路
１５１１ シフトレジスタ
１５１２ レベルシフタ回路
１５１３ バッファ
１６０１ シフトレジスタ
１６０２ 第１のラッチ回路
１６０３ 第２のラッチ回路
１６０４ レベルシフタ回路
１６０５ ｐチャネル型トランジスタ
１６０６ ｐチャネル型トランジスタ
１６０７ ｎチャネル型トランジスタ
１６０８ ｎチャネル型トランジスタ
１６０９ インバータ
１７０１ シフトレジスタ
１７０２ レベルシフタ回路
１７０３ バッファ
１７０４ ｐチャネル型トランジスタ
１７０５ ｐチャネル型トランジスタ
１７０６ ｎチャネル型トランジスタ
１７０７ ｎチャネル型トランジスタ
１７０８ インバータ
１８０１ ｐチャネル型トランジスタ
１８０２ ｐチャネル型トランジスタ
１８０３ ｎチャネル型トランジスタ
１８０４ ｎチャネル型トランジスタ
１８０５ ｎチャネル型トランジスタ
１８０６ ｎチャネル型トランジスタ
１８０７ 差動回路
１８０８ 増幅回路
１９０１ 筐体
１９０２ 支持台
１９０３ 表示部
１９０４ スピーカー部
１９０５ ビデオ入力端子
１９０６ 本体
１９０７ 表示部
１９０８ 受像部
１９０９ 操作キー
１９１０ 外部接続ポート
１９１１ シャッター
１９１２ 本体
１９１３ 筐体
１９１４ 表示部
１９１５ キーボード
１９１６ 外部接続ポート
１９１７ ポインティングマウス
１９１８ 本体
１９１９ 表示部
１９２０ スイッチ
１９２１ 操作キー
１９２２ 赤外線ポート
１９２３ 本体
１９２４ 筐体
１９２５ 表示部Ａ
１９２６ 表示部Ｂ
１９２７ 読み込み部
１９２８ 操作キー
１９２９ スピーカー部
１９３０ 本体
１９３１ 表示部
１９３２ アーム部
１９３３ 本体
１９３４ 表示部
１９３５ 筐体
１９３６ 外部接続ポート
１９３７ リモコン受信部
１９３８ 受像部
１９３９ バッテリー
１９４０ 音声入力部
１９４１ 操作キー
１９４２ 本体
１９４３ 筐体
１９４４ 表示部
１９４５ 音声入力部
１９４６ 音声出力部
１９４７ 操作キー
１９４８ 外部接続ポート
１９４９ アンテナ
２００１ 第１のレベルシフタ回路
２００２ ｐチャネル型トランジスタ
２００３ ｐチャネル型トランジスタ
２００４ ｎチャネル型トランジスタ
２００５ ｎチャネル型トランジスタ
２００６ インバータ
２１０１ 第１のレベルシフタ回路
２１０２ ｐチャネル型トランジスタ
２１０３ ｐチャネル型トランジスタ
２１０４ ｎチャネル型トランジスタ
２１０５ ｎチャネル型トランジスタ
２１０６ インバータ
101 p-channel transistor 102 p-channel transistor 103 n-channel transistor 104 n-channel transistor 105 first wiring 106 second wiring 401 n-channel transistor 402 p-channel transistor 403 substrate 404 base film 405 semiconductor layer 406 gate Insulating film 407 n-type impurity region 408 p-type impurity region 409 first interlayer insulating film 410 second interlayer insulating film 411 first conductive film 412 second conductive film 413 source wiring 414 drain wiring 501 p-channel transistor 502 p-channel transistor 503 n-channel transistor 504 n-channel transistor 505 first wiring 506 second wiring 601 p-channel transistor 602 p-channel transistor 603 n-channel Transistor 604 n-channel transistor 605 p-channel transistor 606 p-channel transistor 607 n-channel transistor 608 n-channel transistor 801 p-channel transistor 802 p-channel transistor 803 n-channel transistor 804 n-channel transistor 805 first Wiring 806 second wiring 807 differential circuit portion 808 first level shifter circuit 809 second level shifter circuit 901 p-channel transistor 902 p-channel transistor 903 n-channel transistor 904 n-channel transistor 905 current source 906 n-channel Type transistor 907 current source 908 n-channel type transistor 909 differential circuit section 910 first level shifter circuit 911 second type Belshifter circuit 1001 Resistor 1002 Diode 1003 Diode 1004 Resistor 1005 Diode 1006 Diode 1101 p-channel transistor 1102 p-channel transistor 1103 n-channel transistor 1104 n-channel transistor 1105 first wiring 1106 second wiring 1107 differential circuit portion 1108 First level shifter circuit 1109 Second level shifter circuit 1201 p-channel transistor 1202 p-channel transistor 1203 n-channel transistor 1204 n-channel transistor 1205 p-channel transistor 1206 current source 1207 p-channel transistor 1208 current source 1209 differential Circuit unit 1210 First level shifter circuit 1211 Second level shifter circuit 1301 High-potential side level shifter 1302 Low-potential side level shifter 1401 p-channel transistor 1402 p-channel transistor 1403 n-channel transistor 1404 n-channel transistor 1405 p-channel transistor 1406 p-channel transistor 1407 n-channel transistor 1408 n-channel transistor 1408 1409 High-potential side level shifter 1410 Low-potential side level shifter 1411 Inverter 1412 p-channel transistor 1413 p-channel transistor 1414 n-channel transistor 1415 n-channel transistor 1416 p-channel transistor 1417 p-channel transistor 1418 n-channel transistor 1419 n-channel Type transistor 1420 Potential level shifter 1421 low-potential side level shifter 1422 inverter 1501 substrate 1502 pixel portion 1503 signal line driver circuit 1504 first scan line driver circuit 1505 second scan line driver circuit 1506 FPC
1507 shift register 1508 first latch circuit 1509 second latch circuit 1510
1926 Display B
1927 Reading unit 1928 Operation key 1929
Claims (12)
前記第１のトランジスタのゲートには、第１の信号が入力され、
前記第１のトランジスタのソース及びドレインの一方には、第２の信号が入力され、
前記第２のトランジスタのゲートには、前記第２の信号が入力され、
前記第２のトランジスタのソース及びドレインの一方には、前記第１の信号が入力され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方には、第１の所定の電位が入力され、
前記第３のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第４のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方には、前記第１の所定の電位が入力され、
前記第４のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第５のトランジスタのゲートには、前記第１のトランジスタのソース及びドレインの他方と前記第３のトランジスタのソース及びドレインの他方との接続箇所の電位に応じた第３の信号が入力され、
前記第５のトランジスタのソース及びドレインの一方には、前記第３の信号をインバータ回路を用いて反転した信号が入力され、
前記第６のトランジスタのゲートには、前記第３の信号を前記インバータ回路を用いて反転した信号が入力され、
前記第６のトランジスタのソース及びドレインの一方には、前記第３の信号が入力され、
前記第７のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース及びドレインの一方には、第２の所定の電位が入力され、
前記第７のトランジスタのソース及びドレインの他方は、前記第５のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第８のトランジスタのゲートは、前記第７のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第８のトランジスタのソース及びドレインの一方には、前記第２の所定の電位が入力され、
前記第８のトランジスタのソース及びドレインの他方は、前記第６のトランジスタのソース及びドレインの他方と電気的に接続されることを特徴とする半導体装置。 A first circuit having first to fourth transistors and a second circuit having fifth to eighth transistors;
A first signal is input to a gate of the first transistor;
A second signal is input to one of a source and a drain of the first transistor,
The second signal is input to the gate of the second transistor,
The first signal is input to one of a source and a drain of the second transistor,
A gate of the third transistor is electrically connected to a gate of the fourth transistor;
A first predetermined potential is input to one of a source and a drain of the third transistor,
The other of the source and the drain of the third transistor is electrically connected to the other of the source and the drain of the first transistor;
A gate of the fourth transistor is electrically connected to the other of the source and the drain of the fourth transistor;
The first predetermined potential is input to one of a source and a drain of the fourth transistor,
The other of the source and the drain of the fourth transistor is electrically connected to the other of the source and the drain of the second transistor;
A third signal corresponding to a potential at a connection point between the other of the source and the drain of the first transistor and the other of the source and the drain of the third transistor is input to the gate of the fifth transistor,
Said fifth to one of a source and a drain of the transistor, the signal which is inverted using the inverter circuit said third signal is inputted,
Wherein the gate of the sixth transistor, the signal of the third signal inverted using the inverter circuit is inputted,
The third signal is input to one of a source and a drain of the sixth transistor,
A gate of the seventh transistor is electrically connected to a gate of the eighth transistor;
A second predetermined potential is input to one of the source and the drain of the seventh transistor,
The other of the source and the drain of the seventh transistor is electrically connected to the other of the source and the drain of the fifth transistor;
A gate of the eighth transistor is electrically connected to the other of the source and the drain of the seventh transistor;
The second predetermined potential is input to one of a source and a drain of the eighth transistor,
The other of the source and the drain of the eighth transistor is electrically connected to the other of the source and the drain of the sixth transistor.
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートには、前記第２の配線と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、第３の配線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第４のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記第３の配線と電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第５のトランジスタのゲートには、前記第１のトランジスタのソース及びドレインの他方と前記第３のトランジスタのソース及びドレインの他方との接続箇所の電位に応じた信号が入力され、
前記第５のトランジスタのソース及びドレインの一方は、インバータ回路を介して前記第５のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのゲートは、前記第５のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第６のトランジスタのソース及びドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース及びドレインの一方は、第４の配線と電気的に接続され、
前記第７のトランジスタのソース及びドレインの他方は、前記第５のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第８のトランジスタのゲートは、前記第７のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第８のトランジスタのソース及びドレインの一方は、前記第４の配線と電気的に接続され、
前記第８のトランジスタのソース及びドレインの他方は、前記第６のトランジスタのソース及びドレインの他方と電気的に接続されることを特徴とする半導体装置。 A first circuit having first to fourth transistors and a second circuit having fifth to eighth transistors;
A gate of the first transistor is electrically connected to a first wiring;
One of a source and a drain of the first transistor is electrically connected to a second wiring;
A gate of the second transistor is electrically connected to the second wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
A gate of the third transistor is electrically connected to a gate of the fourth transistor;
One of a source and a drain of the third transistor is electrically connected to a third wiring;
The other of the source and the drain of the third transistor is electrically connected to the other of the source and the drain of the first transistor;
A gate of the fourth transistor is electrically connected to the other of the source and the drain of the fourth transistor;
One of a source and a drain of the fourth transistor is electrically connected to the third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the other of the source and the drain of the second transistor;
A signal corresponding to the potential at the connection point between the other of the source and the drain of the first transistor and the other of the source and the drain of the third transistor is input to the gate of the fifth transistor,
One of a source and a drain of the fifth transistor is electrically connected to a gate of the fifth transistor through an inverter circuit,
A gate of the sixth transistor is electrically connected to one of a source and a drain of the fifth transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the fifth transistor;
A gate of the seventh transistor is electrically connected to a gate of the eighth transistor;
One of a source and a drain of the seventh transistor is electrically connected to a fourth wiring;
The other of the source and the drain of the seventh transistor is electrically connected to the other of the source and the drain of the fifth transistor;
A gate of the eighth transistor is electrically connected to the other of the source and the drain of the seventh transistor;
One of a source and a drain of the eighth transistor is electrically connected to the fourth wiring;
The other of the source and the drain of the eighth transistor is electrically connected to the other of the source and the drain of the sixth transistor.
前記第１の配線は、第１のレベルシフタ回路を介して前記第１のトランジスタのゲート電極と接続され、
前記第２の配線は、第２のレベルシフタ回路を介して前記第２のトランジスタのゲート電極と接続されることを特徴とする半導体装置。 In claim 2,
The first wiring is connected to the gate electrode of the first transistor via a first level shifter circuit;
The semiconductor device, wherein the second wiring is connected to a gate electrode of the second transistor through a second level shifter circuit.
前記第１の配線は、第１のレベルシフタ回路を介して前記第１のトランジスタのゲート電極と電気的に接続され、
前記第２の配線は、第２のレベルシフタ回路を介して前記第２のトランジスタのゲート電極と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方と前記第３のトランジスタのソース及びドレインの他方との接続箇所は、第３のレベルシフタ回路を介して前記第５のトランジスタのゲートと電気的に接続され、
前記インバータ回路の出力端子は、第４のレベルシフタ回路を介して前記第６のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。 In claim 2,
The first wiring is electrically connected to the gate electrode of the first transistor through a first level shifter circuit,
The second wiring is electrically connected to the gate electrode of the second transistor via a second level shifter circuit;
A connection point between the other of the source and the drain of the first transistor and the other of the source and the drain of the third transistor is electrically connected to the gate of the fifth transistor through a third level shifter circuit. ,
An output terminal of the inverter circuit is electrically connected to a gate of the sixth transistor through a fourth level shifter circuit.
前記第３の配線に第１の電源電位が印加され、前記第４の配線に第２の電源電位が印加されることを特徴とする半導体装置。 In Claims 2 to 4,
A semiconductor device, wherein a first power supply potential is applied to the third wiring and a second power supply potential is applied to the fourth wiring.
前記第１の配線に第１の入力信号が入力され、前記第２の配線に第２の入力信号が入力されることを特徴とする半導体装置。 In any one of Claims 2 thru | or 5,
A semiconductor device, wherein a first input signal is input to the first wiring, and a second input signal is input to the second wiring.
前記第１のトランジスタ、前記第２のトランジスタ、前記第７のトランジスタ及び前記第８のトランジスタが同じ第１の導電形式であり、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタが同じ第２の導電形式であることを特徴とする半導体装置。 In any one of Claims 1 thru | or 6,
The first transistor, the second transistor, the seventh transistor, and the eighth transistor have the same first conductivity type, and the third transistor, the fourth transistor, and the fifth transistor And the sixth transistor has the same second conductivity type.
前記半導体装置は、前記第６のトランジスタのソース及びドレインの他方と前記第８のトランジスタのソース及びドレインの他方との間の電位を出力信号とすることを特徴とする半導体装置。 In any one of Claims 1 thru | or 7,
In the semiconductor device, a potential between the other of the source and the drain of the sixth transistor and the other of the source and the drain of the eighth transistor is used as an output signal.
前記半導体装置は、レベルシフタであることを特徴とする半導体装置。 In any one of Claims 1 thru | or 8,
The semiconductor device is a level shifter.
前記第１のトランジスタのゲートには、第１の信号が入力され、
前記第１のトランジスタのソース及びドレインの一方には、第２の信号が入力され、
前記第２のトランジスタのゲートには、前記第２の信号が入力され、
前記第２のトランジスタのソース及びドレインの一方には、前記第１の信号が入力され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方には、第１の所定の電位が入力され、
前記第３のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第４のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方には、前記第１の所定の電位が入力され、
前記第４のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第５のトランジスタのゲートには、前記第１のトランジスタのソース及びドレインの他方と前記第３のトランジスタのソース及びドレインの他方との接続箇所の電位に応じた信号が入力され、
前記第５のトランジスタのソース及びドレインの一方には、第２の所定の電位が入力され、
前記第６のトランジスタのゲートは、前記第６のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第６のトランジスタのソース及びドレインの一方には、前記第１の所定の電位が入力され、
前記第６のトランジスタのソース及びドレインの他方は、前記第５のトランジスタのソース及びドレインの他方と電気的に接続されることを特徴とする半導体装置。 A first circuit having first to fourth transistors, and a second circuit having fifth and sixth transistors,
A first signal is input to a gate of the first transistor;
A second signal is input to one of a source and a drain of the first transistor,
The second signal is input to the gate of the second transistor,
The first signal is input to one of a source and a drain of the second transistor,
A gate of the third transistor is electrically connected to a gate of the fourth transistor;
A first predetermined potential is input to one of a source and a drain of the third transistor,
The other of the source and the drain of the third transistor is electrically connected to the other of the source and the drain of the first transistor;
A gate of the fourth transistor is electrically connected to the other of the source and the drain of the fourth transistor;
The first predetermined potential is input to one of a source and a drain of the fourth transistor,
The other of the source and the drain of the fourth transistor is electrically connected to the other of the source and the drain of the second transistor;
A signal corresponding to the potential at the connection point between the other of the source and the drain of the first transistor and the other of the source and the drain of the third transistor is input to the gate of the fifth transistor,
A second predetermined potential is input to one of the source and the drain of the fifth transistor,
A gate of the sixth transistor is electrically connected to one of a source and a drain of the sixth transistor;
The first predetermined potential is input to one of a source and a drain of the sixth transistor,
The other of the source and the drain of the sixth transistor is electrically connected to the other of the source and the drain of the fifth transistor.
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