JP4923645B2

JP4923645B2 - Input protection circuit

Info

Publication number: JP4923645B2
Application number: JP2006072545A
Authority: JP
Inventors: 晋一郎中田; 伴　　博行
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-03-16
Filing date: 2006-03-16
Publication date: 2012-04-25
Anticipated expiration: 2026-03-16
Also published as: JP2007250846A

Description

本発明は、入力端子にサージ電圧が印加された場合に、内部回路を保護するように動作する入力保護回路に関する。 The present invention relates to an input protection circuit that operates to protect an internal circuit when a surge voltage is applied to an input terminal.

半導体集積回路の入力端子にサージ電圧が印加された場合、内部回路が破壊されないように保護するための入力保護回路の一例として、特許文献１に開示されているものがある。その構成を図１３に示す。入力端子１は、抵抗２を介して内部回路たるコンパレータ３の（＋）端子に接続されていると共に、ダイオード４を介して内部回路たるＮＰＮトランジスタ５のコレクタに接続されている。
そのトランジスタ５のエミッタは、グランドに接続されており、ベースは、図示しない他の内部回路に接続されている。また、コンパレータ３の（−）端子及び出力端子も、夫々図示しない他の内部回路に接続されている。尚、ダイオード４は、グランド電位が何らかの理由で上昇した場合に、グランド側からトランジスタ５を介して入力端子１側に電流が逆流することを防止するために配置されている。 As an example of an input protection circuit for protecting an internal circuit from being destroyed when a surge voltage is applied to an input terminal of a semiconductor integrated circuit, there is one disclosed in Patent Document 1. The configuration is shown in FIG. The input terminal 1 is connected to a (+) terminal of a comparator 3 as an internal circuit via a resistor 2 and is connected to a collector of an NPN transistor 5 as an internal circuit via a diode 4.
The emitter of the transistor 5 is connected to the ground, and the base is connected to another internal circuit (not shown). The (−) terminal and the output terminal of the comparator 3 are also connected to other internal circuits (not shown). The diode 4 is arranged to prevent a current from flowing backward from the ground side to the input terminal 1 side through the transistor 5 when the ground potential rises for some reason.

入力端子１とグランドとの間には、順方向のダイオード６及び逆方向のツェナーダイオード７の直列回路と、逆方向のダイオード８及び順方向のツェナーダイオード９の直列回路とが接続されている。即ち、ダイオード６〜９により入力保護回路１０が構成されており、その他の内部回路を含んだものが半導体集積回路１１を構成している。
そして、入力端子１に正極性のサージ電圧が印加され、ツェナーダイオード７に印加される電圧がツェナー電圧ＶZを超えると、ツェナーダイオード７が導通する。すると、電流が入力端子１からダイオード６及びツェナーダイオード７を介してグランドに流れるため、入力端子１の電位は（ＶZ＋Ｖf）にクランプされる（Ｖfはダイオード６の順方向電圧）。従って、コンパレータ３及びトランジスタ５を保護することができる。
特開平５−１６０３４８号公報 Between the input terminal 1 and the ground, a series circuit of a forward diode 6 and a reverse zener diode 7 and a series circuit of a reverse diode 8 and a forward zener diode 9 are connected. That is, the input protection circuit 10 is constituted by the diodes 6 to 9, and the one including other internal circuits constitutes the semiconductor integrated circuit 11.
When a positive surge voltage is applied to the input terminal 1 and the voltage applied to the Zener diode 7 exceeds the Zener voltage VZ, the Zener diode 7 becomes conductive. Then, since a current flows from the input terminal 1 to the ground via the diode 6 and the Zener diode 7, the potential of the input terminal 1 is clamped to (VZ + Vf) (Vf is a forward voltage of the diode 6). Therefore, the comparator 3 and the transistor 5 can be protected.
JP-A-5-160348

ところで、上記の保護動作は理想的なものであり、トランジスタ５がＯＦＦであれば逆流防止用のダイオード４もＯＦＦしているという前提で成り立っている。しかしながら、実際に、例えば入力端子１に１００Ｖ程度の極めて高レベルのサージ電圧が印加されると、電流のリークなどによりダイオード４が瞬間的にＯＮすることがある。すると、トランジスタ５のコレクタは入力端子１と略同電位となり、サージ電圧がオフ耐圧Ｖceoを超えた場合は、トランジスタ５が破壊されてしまうという問題があった。
尚、上記の問題は、ダイオード４に替えて、例えば入力電流を制限するための抵抗素子が配置されている場合でも同様に発生する。
本発明は上記事情に鑑みてなされたものであり、その目的は、入力端子と内部回路との間にインピーダンス素子が配置されている場合でも、内部回路をサージ電圧より確実に保護することができる入力護回路を提供することにある。 By the way, the above-described protection operation is ideal, and is based on the assumption that if the transistor 5 is OFF, the backflow preventing diode 4 is also OFF. However, in practice, for example, when a very high level surge voltage of about 100 V is applied to the input terminal 1, the diode 4 may be instantaneously turned on due to current leakage or the like. Then, the collector of the transistor 5 has substantially the same potential as that of the input terminal 1, and when the surge voltage exceeds the off breakdown voltage Vceo, the transistor 5 is destroyed.
Note that the above problem similarly occurs even when, for example, a resistance element for limiting the input current is arranged instead of the diode 4.
The present invention has been made in view of the above circumstances, and an object of the present invention is to reliably protect an internal circuit from a surge voltage even when an impedance element is disposed between the input terminal and the internal circuit. It is to provide an input protection circuit.

請求項１記載の入力保護回路によれば、電流経路形成手段は、入力端子にサージ電圧が印加されると、逆流防止素子と内部回路との第１共通接続点から電圧発生素子と電圧クランプ手段との第２共通接続点との間に電流が流れる経路を形成して、第１共通接続点の電位を入力端子の電位未満に設定する。この場合、第２共通接続点の電位は、電圧クランプ手段によるクランプ電圧であり、入力端子の電位は、前記クランプ電圧に、電圧発生素子に流れる電流に応じて発生する端子電圧を加えたものとなっている。
そして、電流経路形成手段が上記のように電流経路を形成することで、内部回路に対する印加電圧は、クランプ電圧以上で且つ入力端子の電位未満に確定する。従って、内部回路に直接印加される電圧を確実に低減して破壊を防止することができる。尚、ここで言う「第１共通接続点の電位を入力端子の電位未満に設定する」の「電位未満」とは、電圧の極性を問わずその絶対値の大きさを比較したものとする。 According to the input protection circuit of the first aspect, when the surge voltage is applied to the input terminal, the current path forming means starts from the first common connection point between the backflow prevention element and the internal circuit, and the voltage generating element and the voltage clamping means. Is formed between the second common connection point and the second common connection point, and the potential of the first common connection point is set to be lower than the potential of the input terminal. In this case, the potential at the second common connection point is a clamp voltage by the voltage clamp means, and the potential at the input terminal is obtained by adding the terminal voltage generated according to the current flowing through the voltage generating element to the clamp voltage. It has become.
When the current path forming unit forms the current path as described above, the voltage applied to the internal circuit is determined to be equal to or higher than the clamp voltage and lower than the potential of the input terminal. Therefore, it is possible to reliably reduce the voltage directly applied to the internal circuit and prevent destruction. Note that “less than potential” in “set the potential of the first common connection point below the potential of the input terminal” here is a comparison of the magnitudes of the absolute values regardless of the polarity of the voltage.

請求項２記載の入力保護回路によれば、電流経路形成手段をトランジスタで構成するので、サージ電圧が印加された場合にトランジスタをＯＮさせることで、第１共通接続点と第２共通接続点とを略同電位に設定することができる。 According to the input protection circuit of the second aspect, since the current path forming means is constituted by a transistor, the first common connection point and the second common connection point are obtained by turning on the transistor when a surge voltage is applied. Can be set to substantially the same potential.

請求項３記載の入力保護回路によれば、電流経路形成手段をダイオードで構成するので、サージ電圧が印加された場合にダイオードをＯＮさせることで、第１共通接続点と第２共通接続点との電位差をダイオードの順方向電圧で定めることができる。 According to the input protection circuit of the third aspect, since the current path forming means is constituted by a diode, the first common connection point and the second common connection point are obtained by turning on the diode when a surge voltage is applied. Can be determined by the forward voltage of the diode.

請求項４記載の入力保護回路によれば、電流経路形成手段は、入力端子にサージ電圧が印加されると、インピーダンス素子と内部回路との第１共通接続点から電圧発生素子と電圧クランプ手段との第２共通接続点との間に一方向に電流が流れる経路を形成して、第１共通接続点の電位を入力端子の電位未満に設定する。従って、請求項１と同様に、内部回路に直接印加される電圧を確実に低減して破壊を防止することができる。また、入力端子が複数ある場合に、例えば夫々に対応する内部回路の何れか１つだけが通電状態となっている状態でサージ電圧が印加されたとしても、その通電状態にある内部回路に向ってサージ電流が流れようとするのを、電流経路形成手段により阻止することができる。尚、ここで言う「電位未満」も、請求項１と同様の定義である。 According to the input protection circuit of the fourth aspect, when the surge voltage is applied to the input terminal, the current path forming means includes the voltage generating element and the voltage clamping means from the first common connection point between the impedance element and the internal circuit. A path through which current flows in one direction is formed between the second common connection point and the potential of the first common connection point is set to be lower than the potential of the input terminal. Therefore, as in the first aspect, the voltage directly applied to the internal circuit can be reliably reduced to prevent destruction. Further, when there are a plurality of input terminals, for example, even when a surge voltage is applied in a state where only one of the corresponding internal circuits is energized, it is suitable for the internal circuit in the energized state. Thus, the current path forming means can prevent the surge current from flowing. Here, “less than potential” is the same definition as in claim 1.

請求項５記載の入力保護回路によれば、インピーダンス素子と電流経路形成手段をとの間に抵抗素子を挿入するので、サージ電圧が印加され、電流経路形成手段を介して電流が流れた場合、内部回路に直接印加される電圧を、前記抵抗素子の抵抗値を選択して調整することができる。 According to the input protection circuit of claim 5, since the resistance element is inserted between the impedance element and the current path forming means, when a surge voltage is applied and a current flows through the current path forming means, The voltage directly applied to the internal circuit can be adjusted by selecting the resistance value of the resistance element.

請求項６記載の入力保護回路によれば、電圧クランプ手段をツェナーダイオードで構成するので、クランプ電圧をツェナー電圧で調整することができる。
請求項７記載の入力保護回路によれば、電圧発生素子をダイオードで構成する。即ち、サージ電圧の印加に伴いダイオードに極めて大きな順方向電流が流れる領域では、ダイオードの順方向電圧は電流に略比例して上昇するようになり、見かけ上は抵抗素子と同様となる。従って、ダイオードの両端に発生する電圧により、内部回路に印加される電圧を軽減することができる。 According to the input protection circuit of the sixth aspect, since the voltage clamp means is constituted by a Zener diode, the clamp voltage can be adjusted by the Zener voltage.
According to the input protection circuit of the seventh aspect, the voltage generating element is constituted by a diode. That is, in a region where a very large forward current flows through the diode as a surge voltage is applied, the forward voltage of the diode increases substantially in proportion to the current, and is apparently the same as that of the resistance element. Therefore, the voltage applied to the internal circuit can be reduced by the voltage generated across the diode.

請求項８記載の入力保護回路によれば、電圧発生素子をツェナーダイオードで構成するので、サージ電圧のクランプレベルを、ツェナー電圧を設定することによっても調整することができる。 According to the input protection circuit of the eighth aspect, since the voltage generating element is constituted by a Zener diode, the clamp level of the surge voltage can be adjusted also by setting the Zener voltage.

請求項９記載の入力保護回路によれば、内部回路たるコンパレータの内部に逆流防止素子を配置することで、サージ電圧が印加された場合、当該コンパレータ自身の入力端子から自身の内部を経由して、電源又はグランド側に逆流しようとする電流を阻止することができる。 According to the input protection circuit of claim 9, when a surge voltage is applied by arranging a backflow prevention element inside the comparator which is an internal circuit, the input terminal of the comparator itself passes through the inside of the comparator. , It is possible to prevent a current from flowing back to the power source or the ground side.

請求項１０記載の入力保護回路によれば、コンパレータの入力段を、互いに異なる導電型のトランジスタで構成される２組の差動対を並列接続して構成し、逆流防止素子を、少なくとも、２組の差動対を構成するトランジスタについて、一方の組の電源側端子と他方の組のグランド側端子とに挿入する。斯様に構成すれば、２組の差動対を組み合わせることで、逆流防止素子を挿入した場合でもコンパレータの同相入力電圧範囲を狭めてしまうことがない。従って、同相入力電圧範囲を、電源電圧以上，グランドレベル以下まで拡張することができる。 According to the input protection circuit of the tenth aspect, the input stage of the comparator is configured by connecting two sets of differential pairs composed of transistors of different conductivity types in parallel, and the backflow prevention element is at least 2 The transistors constituting the pair of differential pairs are inserted into one set of power supply side terminals and the other set of ground side terminals. With such a configuration, by combining two differential pairs, the common-mode input voltage range of the comparator is not narrowed even when a backflow prevention element is inserted. Therefore, the common-mode input voltage range can be expanded to a level above the power supply voltage and below the ground level.

（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。尚、図１３と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図１は、図１５の入力端子１及びトランジスタ（内部回路）５を中心とする一部相当図である。本実施例の入力保護回路２１は、トランジスタ５のコレクタとツェナーダイオード（電圧クランプ手段）７のカソードとの間に抵抗素子（電流経路形成手段）２２を接続したものである。 (First embodiment)
A first embodiment of the present invention will be described below with reference to FIG. The same parts as those in FIG. 13 are denoted by the same reference numerals and the description thereof is omitted, and only different parts will be described below. FIG. 1 is a partial equivalent diagram centering on the input terminal 1 and the transistor (internal circuit) 5 of FIG. The input protection circuit 21 of the present embodiment has a resistance element (current path forming means) 22 connected between the collector of the transistor 5 and the cathode of the Zener diode (voltage clamp means) 7.

次に、本実施例の作用について説明する。入力端子１に正極性のサージ電圧が印加されると、当初は、ダイオード６（電圧発生素子）及びツェナーダイオード７を介して電流が流れる。この時、ツェナーダイオード７のアノード（第２共通接続点）はツェナー電圧ＶZとなり、サージ電圧を例えば６０Ｖ〜７０Ｖ程度にクランプする。また、ダイオード６には極めて大きな電流が流れるため、順方向電圧Ｖf1は、その電流に応じた値となる。
そして、ダイオード６に順方向電圧Ｖf1が発生すると、やや遅れてダイオード４（逆流防止素子），抵抗素子２２の経路で電流が流れる。従って、この時、トランジスタ５のコレクタ（第１共通接続点）の電位Ｖｃは、ツェナー電圧ＶZを基準として、順方向電圧Ｖf1を、ダイオード４の順方向電圧Ｖf2と抵抗素子２２の端子電圧ＶRとで分圧した電位となる。従って、Ｖf1＞Ｖf2の関係が成り立っている。 Next, the operation of this embodiment will be described. When a positive surge voltage is applied to the input terminal 1, initially, a current flows through the diode 6 (voltage generating element) and the Zener diode 7. At this time, the anode (second common connection point) of the Zener diode 7 becomes the Zener voltage VZ, and the surge voltage is clamped to about 60V to 70V, for example. Further, since a very large current flows through the diode 6, the forward voltage Vf1 has a value corresponding to the current.
When the forward voltage Vf1 is generated in the diode 6, a current flows through the path of the diode 4 (backflow prevention element) and the resistance element 22 with a slight delay. Accordingly, at this time, the potential Vc of the collector (first common connection point) of the transistor 5 is determined by using the forward voltage Vf1, the forward voltage Vf2 of the diode 4, and the terminal voltage VR of the resistance element 22 based on the Zener voltage VZ. The potential is divided by. Therefore, the relationship Vf1> Vf2 is established.

以上のように動作する結果、コレクタ電位Ｖｃは以下のように定まる。
Ｖｃ＝ＶZ＋ＶR＝ＶZ＋Ｖf1−Ｖf2
そして、入力端子１の電位は（ＶZ＋Ｖf1）であるから、コレクタ電位Ｖｃは、入力端子１の電位未満に設定される。
尚、ダイオード４は、グランド電位が上昇した場合、電流がツェナーダイオード７より抵抗素子２２を介して入力端子１側に逆流しようとすることを防止するために配置されている。 As a result of the operation as described above, the collector potential Vc is determined as follows.
Vc = VZ + VR = VZ + Vf1-Vf2
Since the potential of the input terminal 1 is (VZ + Vf1), the collector potential Vc is set to be lower than the potential of the input terminal 1.
The diode 4 is arranged to prevent a current from flowing backward from the Zener diode 7 to the input terminal 1 side through the resistance element 22 when the ground potential rises.

以上のように本実施例によれば、トランジスタ５のコレクタとツェナーダイオード７のアノードとの間に抵抗素子２２を接続することで、半導体集積回路の入力端子１に正極性のサージ電圧が印加された際に抵抗素子２２を介して電流を流す経路を形成し、コレクタ電位Ｖｃを入力端子１の電位未満に設定するようにした。従って、トランジスタ５に直接印加される電圧を確実に低減することができ、トランジスタ５が破壊されるのを防止することができる。そして、サージ電圧のクランプを、ツェナーダイオード７のツェナー電圧ＶZで調整することができる。 As described above, according to this embodiment, a positive surge voltage is applied to the input terminal 1 of the semiconductor integrated circuit by connecting the resistance element 22 between the collector of the transistor 5 and the anode of the Zener diode 7. In this case, a path for passing a current through the resistance element 22 is formed, and the collector potential Vc is set to be lower than the potential of the input terminal 1. Therefore, the voltage directly applied to the transistor 5 can be reliably reduced, and the transistor 5 can be prevented from being destroyed. The clamp of the surge voltage can be adjusted by the Zener voltage VZ of the Zener diode 7.

また、サージ電圧の印加に伴いダイオード４，６に極めて大きな電流が流れる領域では、ダイオード４，６の順方向電圧は電流に略比例して上昇するようになり、見かけ上は抵抗素子と同様となる。従って、ダイオード４の両端に発生する電圧によって、トランジスタ５に印加される電圧を軽減することができる。 Further, in a region where a very large current flows through the diodes 4 and 6 due to the application of the surge voltage, the forward voltage of the diodes 4 and 6 increases substantially in proportion to the current. Become. Therefore, the voltage applied to the transistor 5 can be reduced by the voltage generated across the diode 4.

（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と異なる部分について説明する。第２実施例の入力保護回路２５は、第１実施例の入力保護回路２１の抵抗素子２２をＮＰＮトランジスタ２６（電流経路形成手段）に置き換えたものである。即ち、トランジスタ２６のコレクタはトランジスタ５のコレクタに接続され、エミッタはツェナーダイオード７のアノードに接続されている。そして、トランジスタ２６のベースは、ベース抵抗２７を介して入力端子１に接続されている。
以上のように構成される第２実施例によれば、入力端子１にサージ電圧が印加されると、トランジスタ２６がＯＮするので、トランジスタ５のコレクタ電位Ｖｃを、ツェナー電圧ＶZと略同じ電位に設定することができる。 (Second embodiment)
FIG. 2 shows a second embodiment of the present invention, and different parts from the first embodiment will be described. In the input protection circuit 25 of the second embodiment, the resistance element 22 of the input protection circuit 21 of the first embodiment is replaced with an NPN transistor 26 (current path forming means). That is, the collector of the transistor 26 is connected to the collector of the transistor 5, and the emitter is connected to the anode of the Zener diode 7. The base of the transistor 26 is connected to the input terminal 1 via the base resistor 27.
According to the second embodiment configured as described above, when a surge voltage is applied to the input terminal 1, the transistor 26 is turned on, so that the collector potential Vc of the transistor 5 is set to substantially the same potential as the Zener voltage VZ. Can be set.

（第３実施例）
図３は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第３実施例の入力保護回路２７は、第１実施例の入力保護回路２１のトランジスタ５をＮチャネルＭＯＳＦＥＴ（内部回路）２８に置き換えたものである。斯様に構成された第４実施例による場合も、第１実施例と同様の効果を得ることができる。 (Third embodiment)
FIG. 3 shows a third embodiment of the present invention, and different portions from the first embodiment will be described. The input protection circuit 27 of the third embodiment is obtained by replacing the transistor 5 of the input protection circuit 21 of the first embodiment with an N-channel MOSFET (internal circuit) 28. Even in the case of the fourth embodiment configured as described above, the same effect as that of the first embodiment can be obtained.

（第４実施例）
図４乃至図６は本発明の第４実施例を示すものであり、第１実施例と異なる部分について説明する。第４実施例の入力保護回路２９は、第１実施例の入力保護回路２１の抵抗素子２２をダイオード３０（電流経路形成手段）に置き換えたものである。斯様に構成した場合も第１実施例と同様に、入力端子１にサージ電圧が印加されてダイオード６に大きな順方向電圧Ｖf1が発生すると、ダイオード４（インピーダンス素子）及び３０の経路にも電流が流れて夫々に順方向電圧Ｖf2，Ｖf3が発生する。従って、トランジスタ５のコレクタ電位Ｖｃは、（ＶZ＋Ｖf3）となる。 (Fourth embodiment)
FIGS. 4 to 6 show a fourth embodiment of the present invention, and different parts from the first embodiment will be described. The input protection circuit 29 of the fourth embodiment is obtained by replacing the resistance element 22 of the input protection circuit 21 of the first embodiment with a diode 30 (current path forming means). Even in such a configuration, as in the first embodiment, when a surge voltage is applied to the input terminal 1 and a large forward voltage Vf1 is generated in the diode 6, current also flows in the paths of the diodes 4 (impedance elements) and 30. And forward voltages Vf2 and Vf3 are generated respectively. Therefore, the collector potential Vc of the transistor 5 is (VZ + Vf3).

また、入力保護回路２９では、以下のような効果も得ることができる。図６は、半導体集積回路３１Ａの入力端子が複数（１ａ，１ｂ）ある場合に、第１実施例の入力保護回路２１を適用した構成を示す。ツェナーダイオード７は、双方の端子１ａ，１ｂに対して共通に設け、その他の素子はパラレルに配置されている。
例えば、トランジスタ５ａがＯＦＦ，トランジスタ５ｂがＯＮとなっている場合に、入力端子１ａにサージ電圧が印加された状態を想定すると、サージ電流は、入力端子１ａ，ダイオード６ａ，抵抗素子２２ｂを経由し、トランジスタ５ｂを介してグランドに流れてしまうため、ツェナーダイオード７による電圧クランプが作用しなくなってしまう。 The input protection circuit 29 can also provide the following effects. FIG. 6 shows a configuration in which the input protection circuit 21 of the first embodiment is applied when there are a plurality (1a, 1b) of input terminals of the semiconductor integrated circuit 31A. The Zener diode 7 is provided in common for both terminals 1a and 1b, and the other elements are arranged in parallel.
For example, assuming that a surge voltage is applied to the input terminal 1a when the transistor 5a is OFF and the transistor 5b is ON, the surge current passes through the input terminal 1a, the diode 6a, and the resistance element 22b. Since the current flows to the ground via the transistor 5b, the voltage clamp by the Zener diode 7 does not work.

これに対して、同様に入力端子が複数の半導体集積回路３１Ｂに、入力保護回路２９を適用した構成を図５に示す。すると、図６と同様のケースでは、トランジスタ５ｂ側に流れようとする電流はダイオード３０ｂによって阻止されるため、サージ電流はツェナーダイオード７を介して流れ、電圧クランプが作用する。
以上のように第４実施例によれば、電流経路形成手段をダイオード３０で構成したので、トランジスタ５ｂがＯＮしている場合に入力端子１ａにサージ電圧が印加されたとしても、トランジスタ５ｂに向ってサージ電流が流れようとするのを、逆方向となるダイオード３０ｂにより阻止することができる。また、トランジスタ５のコレクタ電位Ｖｃを、（ＶZ＋Ｖf3）に抑えることができる。 In contrast, FIG. 5 shows a configuration in which the input protection circuit 29 is applied to the semiconductor integrated circuit 31B having a plurality of input terminals. Then, in the same case as in FIG. 6, since the current to flow to the transistor 5b side is blocked by the diode 30b, the surge current flows through the Zener diode 7, and the voltage clamp acts.
As described above, according to the fourth embodiment, since the current path forming means is constituted by the diode 30, even when a surge voltage is applied to the input terminal 1a when the transistor 5b is ON, the current path forming means is directed to the transistor 5b. Thus, it is possible to prevent the surge current from flowing by the diode 30b in the reverse direction. Further, the collector potential Vc of the transistor 5 can be suppressed to (VZ + Vf3).

（第５実施例）
図７は本発明の第５実施例を示すものであり、第４実施例と異なる部分について説明する。第５実施例の入力保護回路３２は、第４実施例の入力保護回路２９におけるトランジスタ５のコレクタとダイオード４との間に、抵抗素子３３を挿入して構成されている。斯様に構成すれば、入力端子１にサージ電圧が印加された場合に、トランジスタ５のコレクタに印加される電圧を抵抗素子３３の抵抗値によって調整することが可能となる。 (5th Example)
FIG. 7 shows a fifth embodiment of the present invention, and different portions from the fourth embodiment will be described. The input protection circuit 32 of the fifth embodiment is configured by inserting a resistance element 33 between the collector of the transistor 5 and the diode 4 in the input protection circuit 29 of the fourth embodiment. With this configuration, when a surge voltage is applied to the input terminal 1, the voltage applied to the collector of the transistor 5 can be adjusted by the resistance value of the resistance element 33.

（第６実施例）
図８は本発明の第６実施例を示すものである。第６実施例は、第１実施例の構成を、負極性のサージ電圧に対する保護について適用したものである。即ち、入力保護回路４１において、回路グランドと入力端子１との間にはツェナーダイオード４２（電圧クランプ手段）及びダイオード４３（電圧発生素子）の直列回路が接続されており、内部回路としてのＮＰＮトランジスタ４４のコレクタは電源に、エミッタはダイオード４５（逆流防止素子）を介して入力端子１に接続されている。そして、トランジスタ４４のコレクタ（第１共通接続点）とダイオード４３のアノード（第２共通接続点）との間には、抵抗素子４６（電流経路形成手段）が接続されている。 (Sixth embodiment)
FIG. 8 shows a sixth embodiment of the present invention. In the sixth embodiment, the configuration of the first embodiment is applied for protection against a negative surge voltage. That is, in the input protection circuit 41, a series circuit of a Zener diode 42 (voltage clamping means) and a diode 43 (voltage generating element) is connected between the circuit ground and the input terminal 1, and an NPN transistor as an internal circuit The collector of 44 is connected to the power supply, and the emitter is connected to the input terminal 1 via a diode 45 (backflow prevention element). A resistance element 46 (current path forming means) is connected between the collector of the transistor 44 (first common connection point) and the anode of the diode 43 (second common connection point).

次に、第６実施例の作用について説明する。入力端子１に負極性のサージ電圧が印加されると、当初は、回路グランドからツェナーダイオード４２及びダイオード４３を介して電流が流れる。この時、ツェナーダイオード４２のアノードは、グランド電位を基準として（−ＶZ）となりサージ電圧をクランプする。また、ダイオード４３には極めて大きな電流が流れ、順方向電圧Ｖf4はその電流に応じた値となり、入力端子１の電位は−（ＶZ＋Ｖf4）となる。 Next, the operation of the sixth embodiment will be described. When a negative surge voltage is applied to the input terminal 1, initially, a current flows from the circuit ground via the Zener diode 42 and the diode 43. At this time, the anode of the Zener diode 42 becomes (−VZ) with reference to the ground potential, and clamps the surge voltage. Also, a very large current flows through the diode 43, the forward voltage Vf4 has a value corresponding to the current, and the potential of the input terminal 1 is-(VZ + Vf4).

そして、ダイオード４３に順方向電圧Ｖf4が発生すると、やや遅れて抵抗素子４６，ダイオード４５の経路で電流が流れる。従って、この時、トランジスタ４４のエミッタ電位Ｖｅは、ダイオード４３のアノード電位（−ＶZ）を基準として、順方向電圧Ｖf4を、抵抗素子４６の端子電圧ＶRとダイオード４５の順方向電圧Ｖf5とで分圧した電位となる。従って、Ｖf4＞Ｖf5の関係が成り立っている。 When the forward voltage Vf4 is generated in the diode 43, a current flows through the path of the resistance element 46 and the diode 45 with a slight delay. Accordingly, at this time, the emitter potential Ve of the transistor 44 is obtained by dividing the forward voltage Vf4 by the terminal voltage VR of the resistance element 46 and the forward voltage Vf5 of the diode 45 with reference to the anode potential (−VZ) of the diode 43. It becomes a pressed potential. Therefore, the relationship of Vf4> Vf5 is established.

以上のように動作する結果、エミッタ電位Ｖｅは以下のように定まる。
Ｖｅ＝−ＶZ−ＶR＝−ＶZ−Ｖf4＋Ｖf5
そして、入力端子１の電位は−（ＶZ＋Ｖf4）であるから、エミッタ電位Ｖｅは、入力端子１の電位未満（絶対値比較）に設定される。
以上のように第７実施例によれば、入力端子１に負極性のサージ電圧が印加された場合にも、第１実施例と同様の効果を得ることができる。 As a result of the operation as described above, the emitter potential Ve is determined as follows.
Ve = -VZ-VR = -VZ-Vf4 + Vf5
Since the potential of the input terminal 1 is-(VZ + Vf4), the emitter potential Ve is set to be less than the potential of the input terminal 1 (absolute value comparison).
As described above, according to the seventh embodiment, even when a negative surge voltage is applied to the input terminal 1, the same effect as that of the first embodiment can be obtained.

（第７〜第９実施例）
図９乃至図１１は本発明の第７〜第９実施例を示すものである。第７〜第９実施例は、第２，第４，第５実施例の構成を、負極性のサージ電圧について適用したものである。即ち、図９に示す第７実施例の入力保護回路４９は、第６実施例の抵抗素子４６をＰＮＰトランジスタ５０（電流経路形成手段）に置き換えたものである。トランジスタ５０のエミッタはダイオード４３のアノードに接続され、コレクタはトランジスタ４４のエミッタに、ベースは抵抗素子５１を介して入力端子１に接続されている。 (Seventh to ninth examples)
9 to 11 show seventh to ninth embodiments of the present invention. In the seventh to ninth embodiments, the configurations of the second, fourth, and fifth embodiments are applied to a negative surge voltage. That is, the input protection circuit 49 of the seventh embodiment shown in FIG. 9 is obtained by replacing the resistor element 46 of the sixth embodiment with a PNP transistor 50 (current path forming means). The emitter of the transistor 50 is connected to the anode of the diode 43, the collector is connected to the emitter of the transistor 44, and the base is connected to the input terminal 1 via the resistance element 51.

また、図１０に示す第８実施例の入力保護回路５２は、第６実施例の抵抗素子４６をダイオード５３（電流経路形成手段）に置き換えたものであり、図１１に示す第９実施例の入力保護回路５４は、第８実施例のダイオード５３，４５（インピーダンス素子）の間に抵抗素子５５を挿入したものである。
以上のように構成された第７〜第９実施例によれば、入力端子１に負極性のサージ電圧が印加された場合について、第２，第４，第５実施例と同様の効果を得ることができる。 Further, the input protection circuit 52 of the eighth embodiment shown in FIG. 10 is obtained by replacing the resistor element 46 of the sixth embodiment with a diode 53 (current path forming means), which is the same as that of the ninth embodiment shown in FIG. The input protection circuit 54 is obtained by inserting a resistance element 55 between the diodes 53 and 45 (impedance element) of the eighth embodiment.
According to the seventh to ninth embodiments configured as described above, the same effects as those of the second, fourth, and fifth embodiments are obtained when a negative surge voltage is applied to the input terminal 1. be able to.

（第１０実施例）
図１２は本発明の第１０実施例を示すものである。第１０実施例は、半導体集積回路の内部回路として図１３に示したようにコンパレータを備えている場合に、そのコンパレータの内部においてサージ保護を図るものである。図１２に示すコンパレータ６１は、入力段に２組の差動対６２，６３を備えている。差動対６２はＮＰＮトランジスタ６４ａ，６４ｂで構成され、差動対６３はＰＮＰトランジスタ６５ａ，６５ｂで構成されている。そして、コンパレータ６１の入力端子６６は、トランジスタ６４ｂ，６５ａのベースに接続されており、入力端子６７は、トランジスタ６４ａ，６５ｂのベースに接続されている。 (Tenth embodiment)
FIG. 12 shows a tenth embodiment of the present invention. In the tenth embodiment, when a comparator is provided as an internal circuit of a semiconductor integrated circuit as shown in FIG. 13, surge protection is achieved inside the comparator. The comparator 61 shown in FIG. 12 includes two pairs of differential pairs 62 and 63 in the input stage. The differential pair 62 is composed of NPN transistors 64a and 64b, and the differential pair 63 is composed of PNP transistors 65a and 65b. The input terminal 66 of the comparator 61 is connected to the bases of the transistors 64b and 65a, and the input terminal 67 is connected to the bases of the transistors 64a and 65b.

電源とトランジスタ６４ａ，６４ｂのコレクタとの間には、ダイオード６８ａ，６８ｂが挿入されており、電源とトランジスタ６５ａ，６５ｂのコレクタとの間には、共通の電流源６９が接続されている。トランジスタ６４ａ，６４ｂのエミッタは、ベースが共通に接続されているＰＮＰトランジスタ７０ａ，７０ｂのエミッタに接続されており、トランジスタ７０ａ，７０ｂのコレクタは、ダイオード７１ａ，７１ｂを介してミラー対をなすＮＰＮトランジスタ７２ａ，７２ｂのコレクタに夫々接続されている。トランジスタ７２ａ，７２ｂのエミッタはグランドに接続され、ベースは共通にトランジスタ７２ａのコレクタに接続されている。 Diodes 68a and 68b are inserted between the power supply and the collectors of the transistors 64a and 64b, and a common current source 69 is connected between the power supply and the collectors of the transistors 65a and 65b. The emitters of the transistors 64a and 64b are connected to the emitters of the PNP transistors 70a and 70b whose bases are connected in common, and the collectors of the transistors 70a and 70b are NPN transistors that form mirror pairs via the diodes 71a and 71b. 72a and 72b are respectively connected to the collectors. The emitters of the transistors 72a and 72b are connected to the ground, and the bases are commonly connected to the collector of the transistor 72a.

トランジスタ７０ａ，７０ｂのベースは、ダイオード７３を介してＮＰＮトランジスタ７４ｂのコレクタに接続されている。ＮＰＮトランジスタ７４ａ，７４ｂはミラー対を構成しており、両者のエミッタはグランドに、ベースは共通にトランジスタ７４ａのコレクタに接続されている。また、そのコレクタと電源との間には、電流源７５が接続されている。 The bases of the transistors 70a and 70b are connected to the collector of the NPN transistor 74b via the diode 73. The NPN transistors 74a and 74b form a mirror pair, and the emitters of both are connected to the ground, and the base is commonly connected to the collector of the transistor 74a. A current source 75 is connected between the collector and the power source.

トランジスタ６５ａ，６５ｂのコレクタは、ダイオード７６ａ，７６ｂを介してトランジスタ７２ａ，７２ｂのコレクタに夫々接続されている。そして、トランジスタ７２ｂのコレクタは、出力段に配置されているＮＰＮトランジスタ７７のベースに接続されている。トランジスタ７７のコレクタは、抵抗素子７８を介して電源に接続されてコンパレータ６１の出力端子となっており、エミッタはグランドに接続されている。以上におけるダイオード６８，７１，７３，７６は、何れも逆流防止素子に対応する。
即ち、コンパレータ６１は、入力段に異なる導電型のトランジスタ６４，６５で構成される２組の差動対６２，６３を備えることによって、同相入力電圧範囲をグランドレベルから電源レベルまで確保することが可能となっている。 The collectors of the transistors 65a and 65b are connected to the collectors of the transistors 72a and 72b via the diodes 76a and 76b, respectively. The collector of the transistor 72b is connected to the base of an NPN transistor 77 arranged in the output stage. The collector of the transistor 77 is connected to the power supply via the resistance element 78 and serves as the output terminal of the comparator 61, and the emitter is connected to the ground. The diodes 68, 71, 73, and 76 described above all correspond to backflow prevention elements.
That is, the comparator 61 has two pairs of differential pairs 62 and 63 composed of transistors 64 and 65 having different conductivity types in the input stage, thereby ensuring the common-mode input voltage range from the ground level to the power supply level. It is possible.

次に、第１０実施例の作用について説明する。上記のように、コンパレータ６１の入力端子６６，６７に正極性のサージ電圧が印加された場合を想定する。この時、入力端子６６，６７からトランジスタ６２のコレクタを経由して電源側に流れようとするサージ電流は、ダイオード６８ａ，６８ｂによって阻止される。
一方、入力端子６６，６７に負極性のサージ電圧が印加された場合を想定すると、グランドからトランジスタ７２，６３を経由して入力端子６６，６７側に流れようとするサージ電流は、ダイオード７６ａ，７６ｂによって阻止される。またこの場合、トランジスタ７０を経由しようとするサージ電流は、ダイオード７１，７３によって阻止される。 Next, the operation of the tenth embodiment will be described. As described above, it is assumed that a positive surge voltage is applied to the input terminals 66 and 67 of the comparator 61. At this time, a surge current that tends to flow from the input terminals 66 and 67 to the power supply side via the collector of the transistor 62 is blocked by the diodes 68a and 68b.
On the other hand, assuming that a negative surge voltage is applied to the input terminals 66 and 67, the surge current that flows from the ground to the input terminals 66 and 67 via the transistors 72 and 63 is connected to the diodes 76a and 76a. Blocked by 76b. Further, in this case, a surge current going through the transistor 70 is blocked by the diodes 71 and 73.

更に、サージ電圧が印加された場合ではないコンパレータ６１の通常動作について考える。一般に、入力端子６７側には比較用の基準電圧が与えられるが、その基準電圧が電源電圧より高い場合であっても、ダイオード６８ａにより電源側に電流が逆流することはない。従って、上記のようなケースについても、比較動作を正常に行なうことが可能となっている。 Further, consider the normal operation of the comparator 61 when the surge voltage is not applied. In general, a reference voltage for comparison is given to the input terminal 67 side, but even if the reference voltage is higher than the power supply voltage, current does not flow backward to the power supply side by the diode 68a. Accordingly, the comparison operation can be normally performed even in the above case.

以上のように第１０実施例によれば、コンパレータ６１の内部にダイオード６８，７１，７３，７６を配置したので、入力端子６６，６７にサージ電圧が印加された場合、コンパレータ６１の内部を経由して、電源又はグランド側に逆流しようとする電流を阻止することができる。また、コンパレータ６１の入力段を、互いに異なる導電型のトランジスタ６４，６５よりなる２組の差動対６２，６３を並列接続して構成し、トランジスタ６４のコレクタ（電源側端子）と電源との間、トランジスタ６５のコレクタ（グランド側端子）とグランドとの間にダイオード６８，７６を挿入したので、２組の差動対６２，６３を組み合わせることで、ダイオードを各部に挿入した場合でもコンパレータ６１の同相入力電圧範囲を狭めてしまうことがない。従って、同相入力電圧範囲を、電源電圧以上，グランドレベル以下まで拡張することができる。 As described above, according to the tenth embodiment, the diodes 68, 71, 73, 76 are arranged inside the comparator 61, so that when a surge voltage is applied to the input terminals 66, 67, Thus, it is possible to prevent a current from flowing backward to the power source or the ground side. Further, the input stage of the comparator 61 is configured by connecting in parallel two sets of differential pairs 62 and 63 composed of transistors 64 and 65 having different conductivity types, and the collector (power supply side terminal) of the transistor 64 is connected to the power source. Since the diodes 68 and 76 are inserted between the collector (ground side terminal) of the transistor 65 and the ground, the two differential pairs 62 and 63 are combined, so that even when the diode is inserted in each part, the comparator 61 The common-mode input voltage range is not narrowed. Therefore, the common-mode input voltage range can be expanded to a level above the power supply voltage and below the ground level.

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
第１〜第５実施例の構成と、第６〜第１０実施例の構成とを同時に備えても良い。
内部回路は、ＰＮＰトランジスタであっても良い。
第６〜第９実施例の内部回路を、第３実施例と同様にＭＯＳＦＥＴとしても良い。
第４並びに第５，第８並びに第９実施例の場合、ダイオード４，４５を抵抗素子（インピーダンス素子）に置き換えても良い。即ち、この場合、ダイオード３０，５３が電流の逆流を防止する機能を果すからである。
電圧発生素子，電圧クランプ手段を抵抗素子で構成しても良い。
内部回路としてのコンパレータは第１０実施例の構成に限ることなく、入力段を構成する差動対が１組だけであっても良いし、複数組みを直列に接続したものであっても良い。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications are possible.
The configurations of the first to fifth embodiments and the configurations of the sixth to tenth embodiments may be provided at the same time.
The internal circuit may be a PNP transistor.
The internal circuits of the sixth to ninth embodiments may be MOSFETs as in the third embodiment.
In the case of the fourth, fifth, eighth and ninth embodiments, the diodes 4 and 45 may be replaced with resistance elements (impedance elements). That is, in this case, the diodes 30 and 53 perform the function of preventing the reverse current flow.
The voltage generating element and the voltage clamping means may be constituted by a resistance element.
The comparator as an internal circuit is not limited to the configuration of the tenth embodiment, but may be a single differential pair constituting the input stage, or may be a plurality of sets connected in series.

本発明の第１実施例であり、入力保護回路の構成を示す図The figure which is 1st Example of this invention and shows the structure of an input protection circuit 本発明の第２実施例を示す図１相当図FIG. 1 equivalent view showing a second embodiment of the present invention. 本発明の第３実施例を示す図１相当図FIG. 1 equivalent view showing a third embodiment of the present invention. 本発明の第４実施例を示す図１相当図FIG. 1 equivalent view showing a fourth embodiment of the present invention. 複数の入力端子に対して、入力保護回路を配置した構成を示す図The figure which shows the configuration where the input protection circuit is arranged for the plural input terminals 第３実施例の構成を適用した場合の図５相当図FIG. 5 equivalent diagram when the configuration of the third embodiment is applied. 本発明の第５実施例を示す図１相当図FIG. 1 equivalent view showing a fifth embodiment of the present invention. 本発明の第６実施例を示す図１相当図FIG. 1 equivalent view showing a sixth embodiment of the present invention. 本発明の第７実施例を示す図１相当図FIG. 1 equivalent view showing a seventh embodiment of the present invention 本発明の第８実施例を示す図１相当図FIG. 1 equivalent view showing an eighth embodiment of the present invention. 本発明の第９実施例を示す図１相当図FIG. 1 equivalent diagram showing a ninth embodiment of the present invention. 本発明の第１０実施例であり、コンパレータの内部構成を示す図The figure which is 10th Example of this invention and shows the internal structure of a comparator. 従来技術を示す図１相当図1 equivalent diagram showing the prior art

Explanation of symbols

図面中、１は入力端子、４はダイオード（逆流防止素子，インピーダンス素子）、５はトランジスタ（内部回路）、６はダイオード（電圧発生素子）、７はツェナーダイオード（電圧クランプ手段）、２１は入力保護回路、２２は抵抗素子（電流経路形成手段）、２５は入力保護回路、２６はＮＰＮトランジスタ（電流経路形成手段）、２７は入力保護回路、２８はＮチャネルＭＯＳＦＥＴ（内部回路）、２９は入力保護回路、３０はダイオード（電流経路形成手段）、３１は半導体集積回路、３２は入力保護回路、３３は抵抗素子、４１は入力保護回路、４２はツェナーダイオード（電圧クランプ手段）、４３はダイオード（電圧発生素子）、４４はＮＰＮトランジスタ（内部回路）、４５はダイオード（逆流防止素子，インピーダンス素子）、４６は抵抗素子（電流経路形成手段）、４９は入力保護回路、５０はＰＮＰトランジスタ（電流経路形成手段）、５２は入力保護回路、５３はダイオード（電流経路形成手段）、５４は入力保護回路、５５は抵抗素子、６１はコンパレータ（内部回路）、６２，６３は差動対、６４ａ，６４ｂはＮＰＮトランジスタ、６５ａ，６５ｂはＰＮＰトランジスタ、６６，６７は入力端子、６８，７１，７３，７６はダイオード（逆流防止素子）を示す。 In the drawings, 1 is an input terminal, 4 is a diode (backflow prevention element, impedance element), 5 is a transistor (internal circuit), 6 is a diode (voltage generating element), 7 is a zener diode (voltage clamping means), and 21 is an input. Protection circuit, 22 is a resistance element (current path forming means), 25 is an input protection circuit, 26 is an NPN transistor (current path forming means), 27 is an input protection circuit, 28 is an N-channel MOSFET (internal circuit), and 29 is an input Protection circuit, 30 is a diode (current path forming means), 31 is a semiconductor integrated circuit, 32 is an input protection circuit, 33 is a resistance element, 41 is an input protection circuit, 42 is a Zener diode (voltage clamping means), and 43 is a diode ( Voltage generating element) 44 is an NPN transistor (internal circuit), 45 is a diode (backflow prevention element, impedance element) ), 46 is a resistance element (current path forming means), 49 is an input protection circuit, 50 is a PNP transistor (current path formation means), 52 is an input protection circuit, 53 is a diode (current path formation means), and 54 is input protection. Circuit, 55 is a resistance element, 61 is a comparator (internal circuit), 62 and 63 are differential pairs, 64a and 64b are NPN transistors, 65a and 65b are PNP transistors, 66 and 67 are input terminals, 68, 71, 73, Reference numeral 76 denotes a diode (backflow prevention element).

Claims

A backflow prevention element connected between an input terminal for transmitting a signal given from the outside to the internal circuit and the internal circuit;
A voltage generating element that is connected between the input terminal and the ground, generates a voltage between both terminals when energized, and a voltage clamp that clamps the voltage when a surge voltage is applied to the input terminal. A series circuit of means;
When a surge voltage is applied to the input terminal, by forming a current path between the first common connection point of the backflow prevention element and the internal circuit and the second common connection point of the series circuit, An input protection circuit comprising: current path forming means for setting a potential of the first common connection point to be lower than a potential of the input terminal.

2. The input protection circuit according to claim 1, wherein the current path forming means is constituted by a transistor.

2. The input protection circuit according to claim 1, wherein the current path forming means is constituted by a diode.

An impedance element connected between an input terminal for transmitting a signal given from the outside to the internal circuit and the internal circuit;
A voltage generating element that is connected between the input terminal and the ground, generates a voltage between both terminals when energized, and a voltage clamp that clamps the voltage when a surge voltage is applied to the input terminal. A series circuit of means;
When a surge voltage is applied to the input terminal, a one-way current path is formed between a first common connection point of the impedance element and the internal circuit and a second common connection point of the series circuit. And a current path forming means for setting the potential of the first common connection point to be lower than the potential of the input terminal.

5. The input protection circuit according to claim 4, wherein a resistance element is inserted between the impedance element and the current path forming means.

6. The input protection circuit according to claim 1, wherein the voltage clamp means is constituted by a Zener diode.

The input protection circuit according to claim 1, wherein the voltage generation element includes a diode.

The input protection circuit according to claim 1, wherein the voltage generating element includes a Zener diode.

A comparator is provided as one of the internal circuits,
When a surge voltage is applied to the input terminal inside the comparator, the comparator prevents a current from flowing backward from the input terminal of the comparator itself to the power supply or the ground side via the inside of the comparator. 9. The input protection circuit according to claim 1, further comprising a backflow prevention element.

The input stage of the comparator is configured by connecting two sets of differential pairs composed of transistors of different conductivity types in parallel,
The backflow prevention element is inserted into one set of power supply side terminals and the other set of ground side terminals for at least the transistors constituting the two sets of differential pairs. 9. The input protection circuit according to 9.