JP4884784B2 - 半導体装置の作製方法及び半導体装置 - Google Patents

半導体装置の作製方法及び半導体装置 Download PDF

Info

Publication number
JP4884784B2
JP4884784B2 JP2006013880A JP2006013880A JP4884784B2 JP 4884784 B2 JP4884784 B2 JP 4884784B2 JP 2006013880 A JP2006013880 A JP 2006013880A JP 2006013880 A JP2006013880 A JP 2006013880A JP 4884784 B2 JP4884784 B2 JP 4884784B2
Authority
JP
Japan
Prior art keywords
voltage
memory
memory element
writing
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006013880A
Other languages
English (en)
Other versions
JP2006236556A5 (ja
JP2006236556A (ja
Inventor
清 加藤
小波 泉
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2006013880A priority Critical patent/JP4884784B2/ja
Publication of JP2006236556A publication Critical patent/JP2006236556A/ja
Publication of JP2006236556A5 publication Critical patent/JP2006236556A5/ja
Application granted granted Critical
Publication of JP4884784B2 publication Critical patent/JP4884784B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/202—Integrated devices comprising a common active layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight
    • H10K85/631—Amine compounds having at least two aryl rest on at least one amine-nitrogen atom, e.g. triphenylamine

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Read Only Memory (AREA)

Description

本発明は複数の回路が集積された記憶装置と、記憶装置の駆動方法に関する。また本発明は記憶装置を有し、情報の送受信が可能な半導体装置と、半導体装置の駆動方法に関する。
現在市場が大きく拡大している記憶装置の１つに不揮発性メモリがある。不揮発性メモリは電源を切っても記憶情報を失わないという利点から需要が高まっている。しかしながら、例えばＥＰＲＯＭやＥＥＰＲＯＭ、フラッシュメモリは作製工程が煩雑で書き込み電圧が高く、一回の書き込み動作では完全な書き込みが行われないといった問題点があった。例えば、従来のＥＥＰＲＯＭでは、メモリセルにある一定の書込電圧を一定時間印加して書き込みを行った後、当該書き込み内容を読み出し、データが正確に書き込まれたかを確認していた。そして、書き込みが完全でない場合は、再度書き込み動作を行う必要があった。（例えば特許文献１）。また、マスクＲＯＭは作製工程中にしか情報の書き込みを行えず追記が不可能であるといった欠点がある。
不揮発性メモリの中でも記憶素子内の物質に不可逆的変化を与えることで情報を記憶するライトワンスメモリは、上記欠点を改善するメモリとして期待されている。
また不揮発性メモリを内蔵し、無線により情報の送受信が可能な半導体装置の開発が進められ、大きな注目を浴びている。当該半導体装置の例として無線チップがあり、一部の市場では導入が始められている。なかでも物品を管理するためのタグ（無線タグ）に使用される無線チップは小型で軽量、使い勝手がよく、情報の安全性が高く、かつ安価なものが求められている。
特開平５−３１４７５４号公報
本発明は低消費電力で動作し、記憶情報の信頼性が高く、小型で軽量、安価な記憶装置とその駆動方法を提供することを課題とする。さらに本発明は低消費電力で動作し、記憶情報の信頼性が高く、無線通信距離の長い、小型で軽量、安価な半導体装置とその駆動方法を提供することを課題とする。
上記課題を解決するために、本発明では以下の手段を講ずる。
本発明の記憶装置の駆動方法は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有する記憶素子に、電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。
また、本発明の記憶装置の駆動方法は二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有する記憶素子のゲート電極と、二つの不純物領域のうち少なくとも一方との間に、電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。ここで、本発明の記憶装置の駆動方法において、記憶素子は半導体膜及びゲート絶縁膜の少なくとも一方の導電性の変化の有無を記憶することを特徴とする。
本発明の記憶装置の駆動方法は二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜により囲まれた第二の導電層とを有する記憶素子に、第１の導電層と、二つの不純物領域を有する半導体領域の少なくとも一方との間に電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。
本発明の記憶装置の駆動方法において、電圧を複数回印加するとは、第一の電圧を印加した後、階段状に増加した第２の電圧を印加することを特徴とする。
本発明の記憶装置は、記憶素子をマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、記憶素子は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
本発明の記憶装置は、メモリセルをマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
また、本発明の記憶装置が有する記憶素子は、有機化合物層の導電性の変化の有無を記憶することを特徴とする。
また、本発明の記憶装置が有する記憶素子は、有機化合物層の導電性が低い状態から高い状態への不可逆的な変化の有無を記憶することを特徴とする。
本発明の記憶装置は、記憶素子をマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、記憶素子は二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
本発明の記憶装置は、メモリセルをマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
本発明の記憶装置は、記憶素子が半導体膜及びゲート絶縁膜の少なくとも一方の導電性の変化の有無を記憶することを特徴とする。
本発明の記憶装置は、記憶素子をマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、記憶素子は二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜に囲まれた第二の導電層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
本発明の記憶装置は、メモリセルをマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜に囲まれた第二の導電層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
また、本発明の記憶装置が有する電圧発生回路は、電圧発生回路は第一の電圧と、第一の電圧よりも大きい第二の電圧とを発生する機能を有し、タイミング制御回路は第一の電圧を有する第一のパルスと、第二の電圧を有する第二のパルスとを連続的に生成する機能を有することを特徴とする。
また、本発明の記憶装置が有するメモリセルアレイ及び書き込み回路は、ガラス基板又は可撓性基板上に設けられていることを特徴とする。
また、本発明の記憶装置が有する書き込み回路は薄膜トランジスタを含むことを特徴とする。
本発明の半導体装置の駆動方法は、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、不揮発性メモリは、第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とで構成される記憶素子を有し、記憶素子に電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。
本発明の半導体装置の駆動方法は、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、不揮発性メモリは、二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とで構成される記憶素子を有し、記憶素子に電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。
本発明の半導体装置の駆動方法において、記憶素子は半導体膜及びゲート絶縁膜の少なくとも一方の導電性の変化の有無を記憶することを特徴とする。
本発明の半導体装置の駆動方法は、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、不揮発性メモリは、二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜により囲まれた第二の導電層とで構成される記憶素子を有し、記憶素子に電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。
本発明の半導体装置の駆動方法において、電圧を複数回印加するとは、第一の電圧を印加した後、階段状に増加した第２の電圧を印加することを特徴とする。
本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、マトリックス状に配置された記憶素子と、書き込み回路とを有し、記憶素子は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタ及び記憶素子を有し、記憶素子は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
また、本発明の半導体装置が有する記憶素子は、有機化合物層の導電性の変化の有無を記憶することを特徴とする。
また、例えば、本発明の半導体装置が有する記憶素子は、有機化合物層の導電性が低い状態から高い状態への不可逆的な変化の有無を記憶することを特徴とする。
本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、記憶素子は、マトリックス状に配置された記憶素子と、書き込み回路とを有し、不揮発性メモリは、二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有し、記書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタ及び記憶素子を有し、記憶素子は、二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
本発明の半導体装置は、記憶素子は半導体膜及びゲート絶縁膜の少なくとも一方の導電性の変化の有無を記憶することを特徴とする。
本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、マトリックス状に配置された記憶素子と、書き込み回路とを有し、記憶素子は、二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜により囲まれた第二の導電層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタ及び記憶素子を有し、記憶素子は、二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜により囲まれた第二の導電層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。
また、本発明の半導体装置が有する電圧発生回路は第一の電圧と、第一の電圧よりも大きい第二の電圧とを発生する機能を有し、タイミング制御回路は第一の電圧を有する第一のパルスと、第二の電圧を有する第二のパルスとを連続的に生成する機能を有することを特徴とする。
また、本発明の半導体装置が有するメモリセルアレイ及び書き込み回路は、ガラス基板又は可撓性基板上に設けられていることを特徴とする。
また、本発明の半導体装置が有する書き込み回路は薄膜トランジスタを含むことを特徴とする。
本発明の記憶装置の一形態として導電体と有機化合物とから成る構造の記憶素子、または、別の形態としてトランジスタと同じ構成の記憶素子を有するため、ガラス等の安価な基板上に低温プロセスを用いて容易に作製することができる。さらに本発明の記憶装置は、記憶素子に電圧を複数回を印加することで低消費電力の書き込みを行うことができる。その結果、回路面積を縮小することが可能である。また、電圧を複数回を印加する書き込みは、複数の記憶素子の導電性の変化量を均一にできる。そのためばらつきを低減し、信頼性の高い記憶装置を提供することができる。
さらに非接触で通信を行う半導体装置に上記記憶装置を内蔵し、電圧を複数回に印加する書き込み方法を用いることで信頼性が高く、小型で軽量、安価な半導体装置を提供することができる。また半導体装置を低消費電力で動作させることでリーダライタと半導体装置との無線通信距離を拡大することができる。また、一回の書き込み動作で、確実な書き込みを行うことができる。
本発明の実施の形態を、図面を用いて説明する。しかしながら本発明は以下の説明に限定されず、本発明の趣旨から逸脱することなくその形態を様々に変更し得ることは当業者であれば容易に理解される。したがって本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する本発明の構成において同じものを指す符号は異なる図面間で共通する場合がある。
（実施の形態１）
本実施の形態では、有機物を含む記憶素子を有する記憶装置について説明する。図１に本発明の記憶装置が有する記憶素子の構造を示す。記憶素子は第一の導電層１０１と、第二の導電層１０３と、前記第一の導電層１０１と前記第二の導電層１０３とに挟まれた有機化合物層１０２とから構成される。第一の導電層１０１と第二の導電層１０３の材料には導電性の高い元素や化合物等用いる。有機化合物層１０２の材料には電気的作用により導電性が変化する有機化合物を用いる。本実施の形態では初期状態でダイオード特性を示し、高い電圧を印加した後に高い導電性を示す有機化合物を用いる。上記構成を有する記憶素子は電圧印加前後で導電性が変化するので、「初期状態」と「導電性変化後」とに対応した２値を記憶させることができる。
図２に電圧印加前後における記憶素子の電流電圧特性（以降Ｉ−Ｖ特性と記載する）を示す。記憶素子は第一の導電層が珪素を含有したインジウム錫酸化物（以降ＩＴＳＯと記載する）、有機化合物層が厚さ５０ｎｍのビス［Ｎ−（１−ナフチル）−Ｎ−フェニル］ベンジジン（以降ＮＰＢと記載する）、第二の導電層がアルミニウム（Ａｌ）で構成され、サイズが１００μｍ×１００μｍである。ここで記憶素子のサイズとは、第一の導電層がメモリとして機能する層（有機化合物層など）と接している面の大きさである。図２は、初期状態の記憶素子に０Ｖから２０Ｖまでの電圧を徐々に印加した時のＩ−Ｖ特性（Ａ）と、電圧を印加した後の記憶素子Ｉ−Ｖ特性（Ｂ）とを示す。初期状態の記憶素子のＩ−Ｖ特性（Ａ）は１９Ｖ付近で電流値が突然増加し、記憶素子の導電性が変化したことが分かる。電圧印加後の記憶素子のＩ−Ｖ特性（Ｂ）は、初期状態に比べて電流値が大幅に増大している。また、初期状態の当該記憶素子に２０Ｖ、１０ｍｓｅｃのパルス電圧を印加しても導電性の変化が確認された。
様々な構成を有する記憶素子に対して同様の実験を行ったところ、記憶素子の導電性が変化する電圧は、記憶素子のサイズ、電圧の印加方法、有機化合物層の厚さ、大きさ、材料等に依存することが分かった。例えば上記構成の記憶素子においてサイズを２０μｍ×２０μｍとすると、２０Ｖ以下の電圧で導電性は変化しなかった。また、上記構成の記憶素子において有機化合物層の厚さを１０ｎｍとして、０Ｖから徐々に又は連続的に電圧を印加していくと１０Ｖで導電性が変化した。さらに記憶素子にパルス電圧を印加する場合は、上記場合より０〜数Ｖ高い電圧を０．１ｍｓｅｃ〜１００ｍｓｅｃ印加することで導電性が変化することが確認された。
上記結果から、記憶素子のサイズを小さくすると導電性の変化に必要な電圧は高くなる、パルス電圧印加の場合は電圧を徐々に印加する場合よりも導電性の変化に必要な電圧は高くなる、有機化合物層の膜厚を薄くすると導電性の変化に必要な電圧は低くなる、ということが分かった。
ここで図３に電圧印加前の記憶素子の断面像を、図４に電圧印加後の記憶素子の断面像を示す。断面像は透過電子顕微鏡（ＴＥＭ）により撮影した。記憶素子は第一の導電層１０１が厚さ１１０ｎｍのＩＴＯ、有機化合物層１０２が厚さ３５ｎｍのＮ，Ｎ’−ジフェニルＮ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（以降ＴＰＤと記載する）、第二の導電層１０３が厚さ２７０ｎｍのアルミニウムで構成されている。図３に示す電圧印加前の有機化合物層１０２は均一な厚さであるが、図４に示す電圧印加後の有機化合物層１０２は厚さが不均一である。このように、電圧印加により導電性が変化した記憶素子の有機化合物層では膜厚が１５ｎｍ以下の領域が生じることが確認された。
以上の測定結果から、記憶素子の導電性が変化するメカニズムについて次のように考えられる。まず、記憶素子に電圧を印加すると有機化合物層に電流が流れて熱が発生する。そして、有機化合物の温度がガラス転移点まで上昇すると有機化合物がゴム状に変化して流動し、膜厚が不均一になる。そのなかで特に膜厚の薄くなった部分において、第１の導電層と第２の導電層がショートし、記憶素子の導電性が高くなると考えられる。
また、有機化合物層で発生した熱は周囲の絶縁層や導電層から散逸する。このとき有機化合物層の中心は放熱が起こりにくいために温度が最も高くなる。したがって、サイズが大きい記憶素子は温度が高くなりやすく、サイズの小さい記憶素子より低い電圧で導電性が変化すると考えられる。
上記のようなメカニズムを考慮して、効率良く記憶素子の導電性を変化させる方法を示すことができる。その方法のひとつは記憶素子に２段階の電圧値、つまり第一の電圧と第二の電圧とを印加することを特徴とする。更に好ましくは、第一の電圧と第二の電圧を連続的に印加する。ここで第一の電圧は有機化合物の導電性が変化しない大きさであり、第二の電圧は第一の電圧よりも大きく、有機化合物の温度がガラス転移点に達する大きさとするとよい。さらには、記憶素子に３段階以上の電圧値を印加してもよい。まず、有機化合物の導電性を変化させない第一の電圧を印加し、その後有機化合物がガラス転移点に達する電圧を印加し、その後有機化合物からの放熱量と同等のエネルギーを与える電圧を印加する。この場合も好ましくは、電圧を連続して印加する。
上記のように電圧値が２段階、３段階等となるように複数段階の電圧値を印加することによって、記憶素子に発生する熱が散逸しにくい状態を作ることができるため、サイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また上記のような電圧の印加によって書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。
また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧値を印加する、好ましくは連続的印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。
さらに本発明は、記憶素子の材料に有機化合物を用いるので、ガラス基板や可撓性基板上に低温プロセスで作製することができ、安価な記憶装置を提供することができる。このようなガラス基板や可撓性基板は大型なものを使用できるため、記憶装置の低コスト化を図ることができる。
（実施の形態２）
本実施の形態では本発明の記憶装置の構成とデータの書き込み方法について説明する。
図５に本発明の記憶装置の構成を示す。本発明の記憶装置５０８はカラムデコーダ５０１、ローデコーダ５０２、読み出し回路５０４、書き込み回路５０５、セレクタ５０３、メモリセルアレイ５０６を有する。メモリセルアレイ５０６はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、前記ビット線とワード線との交点にｘ×ｙ個のメモリセル５０７を有する。
カラムデコーダ５０１はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のセレクタ５０３に信号を与える。セレクタ５０３はカラムデコーダ５０１の信号を受けて指定行のビット線を選択する。ローデコーダ５０２はメモリセルアレイの列を指定するアドレス信号を受けて、指定列のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル５０７が選択される。読み出し回路５０４は選択されたメモリセルが有するデータを読み出し、増幅して出力する。書き込み回路５０５は書き込みに必要な電圧を生成し、選択されたメモリセルの記憶素子に電圧を印加することでデータの書き込みを行う。
図６（Ａ）に示すように、メモリセルはトランジスタ６０１と記憶素子６０２とを有する。トランジスタ６０１はゲート電極にワード線が接続され、一方の高濃度不純物領域にビット線が接続され、もう一方の高濃度不純物領域に記憶素子６０２の第一の導電層が接続されている。記憶素子６０２の第二の導電層はメモリセルアレイ内の全記憶素子の第二の導電層と導通しており、記憶装置の動作時、つまり書き込み時、読み出し時に一定の電圧が印加される。このような構成を有する第二の導電層を、本明細書では共通電極６０３と記載する場合がある。
図７に本発明の記憶装置が有する書き込み回路５０５の構成を示す。書き込み回路５０５は電圧発生回路７０１、タイミング制御回路７０２、スイッチＳＷ０、ＳＷ１、ＳＷ２、出力端子Ｐｗを有する。電圧発生回路７０１は昇圧回路等で構成され、書き込みに必要な電圧Ｖ１、Ｖ２を生成し、それぞれ出力Ｐａ、Ｐｂから出力する。タイミング制御回路７０２は、書き込み制御信号（以降ＷＥと記載する）、データ信号（以降ＤＡＴＡと記載する）、クロック信号（以降ＣＬＫと記載する）等からスイッチＳＷ０、ＳＷ１、ＳＷ２を制御する信号Ｓ０、Ｓ１、Ｓ２を生成し、それぞれ出力Ｐ０、Ｐ１、Ｐ２から出力する。電圧発生回路の出力と、記憶装置内で基準となる電圧源との接続を切り換える。ここで基準となる電圧源とは、記憶装置内での基準であり、設置、又は固定電位等と記載することができるが、本明細書中では、主に設置と記載する。また、ＳＷ１により、Ｐａと電圧発生回路の出力が接続され、ＳＷ２により、Ｐｂと電圧発生回路の出力が接続されることによって、電圧発生回路の出力のＶｗｒｉｔｅが切り替えられる。ここで、ＳＷ０〜ＳＷ２は同時に接続されない。
次に書き込みについて説明する。書き込みは、記憶素子の導電性を変化させる書き込みと、導電性を変化させない書き込みとがあり、本明細書においては記憶素子の導電性を変化させる場合を「１」の書き込み、導電性を変化させない場合を「０」の書き込みとする。
図８に「１」の書き込みを説明するタイミングチャートを示す。タイミングチャートは、外部からの入力信号ＷＥ、ＤＡＴＡ、タイミング制御回路７０２の出力信号Ｓ０、Ｓ１、Ｓ２、書き込み回路の出力電圧Ｖｗｒｉｔｅ、選択されたメモリセルに印加される電圧Ｖｂｉｔ、Ｖｗｏｒｄ、Ｖｃｏｍのタイミングを示す。ここで入力信号ＷＥは低い電圧（以降Ｌｏと記載する）で書き込み不許可を示し、高い電圧（以降Ｈｉと記載する）で書き込み許可を示す。入力信号ＤＡＴＡはＨｉで「１」を示し、Ｌｏで「０」を示す。出力信号Ｓ０、Ｓ１、Ｓ２はＬｏでスイッチのオフ、Ｈｉでスイッチのオンを制御する。また印加電圧Ｖｂｉｔはビット線に印加される電圧、Ｖｗｏｒｄはワード線に印加される電圧、Ｖｃｏｍは共通電極に印加される電圧を示す。
書き込みは以下のように行われる。まず入力信号ＷＥがＨｉになると、行を指定するアドレス信号を受けたカラムデコーダ５０１は指定行のセレクタに信号を与え、セレクタ５０３は指定行のビット線を書き込み回路の出力Ｐｗに接続する。指定されていないビット線は非接続（以降フローティングと記載する）状態となる。同様に列を指定するアドレス信号を受けたローデコーダ５０２は指定列のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つのメモリセル５０７が選択される。ここで共通電極には０Ｖを印加する。
同時に入力信号ＤＡＴＡ＝Ｈｉを受け、電圧発生回路７０１は電圧Ｖ１、Ｖ２を生成し、出力Ｐａ、Ｐｂから出力する。タイミング制御回路７０２は入力信号ＷＥ、ＤＡＴＡ、ＣＬＫ等からスイッチを制御する信号Ｓ０、Ｓ１、Ｓ２を生成し、出力Ｐ０、Ｐ１、Ｐ２から出力する。当該信号によりスイッチＳＷ０、ＳＷ１、ＳＷ２が切り替わり、書き込み回路は出力Ｐｗから電圧Ｖ１、Ｖ２を連続的に出力する。
選択されたメモリセルは、上記動作によりワード線に電圧Ｖ２が印加され、ビット線に２段階の電圧値であるＶ１、Ｖ２が連続的に印加され、共通電極に０Ｖが印加される。このとき、Ｖ１＜Ｖ２を満たすようにする。したがってトランジスタの二つの高濃度不純物領域が導通してビット線の電圧が記憶素子の第一の導電層に印加され、記憶素子の導電性が変化することで「１」を記憶する。
入力信号ＷＥがＬｏになると、全てのワード線は０Ｖとなり、全てのビット線と共通電極はフローティング状態となる。同時にタイミング制御回路は信号Ｓ０、Ｓ１、Ｓ２はそれぞれＬｏを生成して出力Ｐ０、Ｐ１、Ｐ２から出力し、書き込み回路の出力Ｐｗはフローティング状態となる。上記動作により、書き込みは行われなくなる。図８においてフローティング状態をＦと記載する。
例えば実施の形態１で示した、第一の導電層がＩＴＯ、有機化合物層が厚さ５０ｎｍのＮＰＢ、第二の導電層がアルミニウムで構成され、サイズが１００μｍ×１００μｍの記憶素子の場合、電圧Ｖ１が印加されている時間をｔ１、電圧Ｖ２が印加されている時間をｔ２とすると、Ｖ１＝１０Ｖ、Ｖ２＝１９Ｖ、ｔ１＝ｔ２＝５ｍｓｅｃで書き込みを行うことができる。
次に、図９に「０」の書き込みを説明するタイミングチャートを示す。タイミングチャートは図８と同様、入力信号ＷＥ、ＤＡＴＡ、出力信号Ｓ０、Ｓ１、Ｓ２、出力電圧Ｖｗｒｉｔｅ、印加電圧Ｖｂｉｔ、Ｖｗｏｒｄ、Ｖｃｏｍのタイミングを示す。「０」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しないことで実現される。本実施の形態ではビット線と共通電極を０Ｖにする方法を説明する。
まず「１」の書き込みと同様に入力信号ＷＥがＨｉになると、行を指定するアドレス信号を受けたカラムデコーダ５０１は指定行のセレクタに信号を与え、セレクタ５０３は指定行のビット線を書き込み回路の出力Ｐｗに接続する。指定されていないビット線はフローティング状態となる。同様に列を指定するアドレス信号を受けたローデコーダ５０２は指定列のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つのメモリセル５０７が選択される。ここで共通電極には０Ｖを印加する。
同時に入力信号ＤＡＴＡ＝Ｌｏを受け、タイミング制御回路７０２は制御信号Ｓ０＝Ｈｉ、Ｓ１＝Ｌｏ、Ｓ２＝Ｌｏを生成し、出力Ｐ０、Ｐ１、Ｐ２から出力する。当該制御信号によりスイッチＳＷ０はオン、ＳＷ１、ＳＷ２はオフとなり、書き込み回路は出力Ｐｗから０Ｖを出力する。
選択されたメモリセルは、上記動作によりワード線にＶ２が印加され、ビット線と共通電極に０Ｖが印加される。したがって記憶素子は電圧が印加されず、導電性は変化しないので「０」を記憶する。
入力信号ＷＥがＬｏになると、全てのワード線は０Ｖ、全てのビット線と共通電極はフローティング状態となる。同時にタイミング制御回路は信号Ｓ０、Ｓ１、Ｓ２はそれぞれＬｏを生成して出力Ｐ０、Ｐ１、Ｐ２から出力し、書き込み回路の出力はフローティング状態となる。
本発明の構成、手段によってサイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、書き込み回路を構成する昇圧回路は、生成する電圧が小さくなる程、回路面積、消費電力共に小さくなる。また、したがって、本発明によって書き込み時の消費電流を小さくし、消費電流が最大となる時間を短くすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。
なお、本実施の形態は上記実施の形態１と自由に組み合わせて行うことができる。
（実施の形態３）
本実施の形態では、少なくとも制御回路、不揮発性メモリ、アンテナを有し、無線で情報の送受信を行う半導体装置について説明する。
図１０に本発明の半導体装置の構成を示す。半導体装置１００１はアンテナと共振容量からなる共振回路１００２、電源回路１００３、クロック発生回路１００４、復調回路１００５、制御回路１００６、不揮発性メモリ１００７、符号化回路１００８、変調回路１００９を有する。半導体装置は上記構成に制限されず、中央処理演算装置（ＣＰＵ）、輻輳制御回路等を有することもある。また半導体装置１００１はアンテナを接続する配線のみを有してもよい。この場合は半導体装置を使用する時に、別途作製されたアンテナを当該配線に接続する。
本発明の半導体装置１００１はリーダライタ１０１０より発せられる電磁波から電力供給を受け、リーダライタ１０１０と無線で情報の送受信を行う。リーダライタ１０１０は通信回線１０１１を介してコンピュータ１０１２と接続され、当該コンピュータ１０１２の制御のもとに半導体装置１００１への電力供給、半導体装置１００１との情報の送受信を行う。
共振回路１００２はリーダライタ１０１０より発せられる電磁波を受信し、誘導電圧を発生させる。この誘導電圧は半導体装置１００１の電力になるほか、リーダライタ１０１０から送信される情報を含んでいる。電源回路１００３は共振回路１００２に発生した誘導電圧をダイオードで整流し、容量を用いて安定化し、各回路へ供給する。クロック発生回路１００４は共振回路１００２に発生した誘導電圧を基に、必要な周波数のクロック信号を生成する。復調回路１００５は共振回路に発生した誘導電圧からデータを復調する。制御回路１００６は不揮発性メモリ１００７を制御する。ここではメモリ制御信号の生成のほか、リーダライタ１０１０からのデータを読み込む情報判定回路等を含む。不揮発性メモリ１００７は半導体装置１００１固有のデータを保持する。ここで不揮発性メモリは実施の形態２の記憶装置とする。符号化回路１００８は不揮発性メモリ１００７が有するデータを符号化信号に変換する。変調回路１００９は符号化信号を基に搬送波を変調する。
本実施の形態は半導体装置がリーダライタから電力供給を受ける例を示したが、本発明はこの形態に限定されない。すなわち半導体装置は内部に電池等を有して電力供給を行い、リーダライタと無線で情報の送受信を行うことも可能である。
次に、本発明の半導体装置が有する不揮発性メモリについて説明する。不揮発性メモリは実施の形態２の記憶装置を適用し、図５に示す構成を有する。図６に不揮発性メモリが有するメモリセルの構成を示す。図６（Ａ）が示すメモリセルは実施の形態２の記憶装置が有するメモリセルである。図６（Ｂ）が示すメモリセルは記憶素子６０２と整流素子６０４とを有する。当該メモリセルは、ビット線を構成する導電層とワード線を構成する導電層との間に、有機化合物層と整流作用を有する層とを積層することで作製できる。また当該メモリセルは、電圧印加前後で異なるダイオード特性を示す有機化合物を使用し、導電層間に当該有機化合物の層を有する記憶素子で構成することも可能である。本発明の半導体装置を構成する不揮発性メモリは、図６（Ａ）、（Ｂ）どちらの構成を取ってもよい。記憶素子６０２は初期状態でダイオード特性を示し、電圧を印加すると不可逆的に導電性が高い状態へ変化する。本発明の記憶素子は複数段階の電圧を連続的に印加することで「１」の書き込みが行われることを特徴とする。
不揮発性メモリは実施の形態２の記憶装置が有する書き込み回路を適用する（図７）。したがって、図６（Ａ）のメモリセルに「１」と「０」を書き込む動作も実施の形態２の記憶装置が行う書き込み動作が適用される（図８、図９）。
記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、半導体装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、半導体装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、半導体装置の信頼性を向上させることができる。さらに本発明は、記憶素子の材料に有機化合物を用いるので、大判のガラス基板や可撓性基板上に低温プロセスで作製することができ、安価な半導体装置を提供することができる。
なお、本実施の形態は上記実施の形態１または２と自由に組み合わせて行うことができる。
（実施例１）
本実施例では、実施の形態２とは異なるメモリセルの構成について説明する。図６（Ｂ）にメモリセルの構成を示す。メモリセルは記憶素子６０２と整流素子６０４とを有する。当該メモリセルは、ビット線を構成する導電層とワード線を構成する導電層との間に、有機化合物層と整流作用を有する層とを積層することで作製できる。また当該メモリセルは、電圧印加前後で異なるダイオード特性を示す有機化合物を使用し、導電層間に当該有機化合物の層を有する記憶素子で構成することも可能である。
図６（Ｂ）のメモリセルに「１」を書き込む動作について説明する。ここで記憶装置の構成は図５を適用し、書き込み回路の構成は図７を適用する。本発明は記憶素子に複数段階の電圧を連続的に印加し、導電性を変化させることを特徴とする。本実施例では、メモリセル内のｍ行ｎ列（１≦ｍ≦ｘ、１≦ｎ≦ｙ）で指定されるメモリセルに書き込みを行う。
図１１に「１」の書き込みを説明するタイミングチャートを示す。タイミングチャートは、入力信号ＷＥ、ＤＡＴＡ、出力信号Ｓ０、Ｓ１、Ｓ２、出力電圧Ｖｗｒｉｔｅ、ｍ行ｎ列のメモリセルに印加される電圧Ｖｂｉｔ、Ｖｗｏｒｄのタイミングを示す。
本実施例のメモリセルは第一の導電層がワード線で構成され、第二の導電層はビット線で構成されている。したがってビット線Ｂｍに接続されるｍ行ａ列（１≦ａ≦ｙ、ａ≠ｎ）のメモリセルに誤った書き込みが起こらないように配慮する必要がある。タイミングチャートは選択されていないｍ行ａ列のメモリセルの印加電圧Ｖｂｉｔ、Ｖｗｏｒｄも示す。
書き込みは以下のように行われる。まず入力信号ＷＥ、ＤＡＴＡがＨｉになると、電圧発生回路７０１は電圧Ｖ１、Ｖ２を生成し、出力Ｐａ、Ｐｂから出力する。タイミング制御回路７０２は、入力信号ＷＥ、ＤＡＴＡ、ＣＬＫ等からスイッチを制御する信号Ｓ０、Ｓ１、Ｓ２を生成し、出力Ｐ０、Ｐ１、Ｐ２から出力する。当該信号によりスイッチＳＷ０、ＳＷ１、ＳＷ２が切り替わり、書き込み回路は出力Ｐｗから電圧Ｖ１、Ｖ２を連続的に出力する。
同時に行を指定するアドレス信号を受けたカラムデコーダ５０１はｍ行のセレクタに信号を与え、セレクタ５０３はｍ行のビット線Ｂｍを書き込み回路の出力Ｐｗに接続する。指定されていないビット線はフローティング状態となる。同様に列を指定するアドレス信号を受けたローデコーダ５０２はｎ列のワード線Ｗｎを０Ｖにし、指定されていないワード線Ｗａに電圧Ｖ３を印加する。電圧Ｖ３は、記憶素子に電圧Ｖ１と電圧Ｖ３との差Ｖ４と電圧Ｖ２と電圧Ｖ３との差Ｖ５を印加しても記憶素子の導電性が変化しない範囲から決定する。
上記動作によりワード線Ｗｎに０Ｖが印加され、ビット線Ｂｍに電圧Ｖ１、Ｖ２が連続的に印加される。したがって記憶素子の導電性が変化し、ｍ行ｎ列のメモリセルは「１」を記憶する。同時にワード線ＷａにはＶ３が印加され、ビット線ＢｍにはＶ１、Ｖ２とが連続的に印加される。したがって記憶素子には電圧Ｖ４と電圧Ｖ５とが連続的に印加され、メモリセルに書き込みが行われないように制御される。
入力信号ＷＥがＬｏになると、全てのワード線は０Ｖとなり、全てのビット線はフローティング状態となる。同時にタイミング制御回路は信号Ｓ０、Ｓ１、Ｓ２はそれぞれＬｏを生成して出力Ｐ０、Ｐ１、Ｐ２から出力し、書き込み回路の出力Ｐｗはフローティング状態となる。上記動作により、書き込みは行われなくなる。
記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。
なお、本実施例は上記実施の形態１乃至３と自由に組み合わせて行うことができる。
（実施例２）
本実施例では実施の形態２と異なる記憶装置の書き込み方法を説明する。本発明の書き込みは記憶素子に複数段階の電圧を連続的に印加し、記憶素子の導電性を変化させることを特徴とする。したがってｎを２以上の整数とすると、本発明の記憶装置が有する書き込み回路はｎ段階の電圧Ｖ１からＶｎを発生する電圧発生回路と、前記ｎ段階の電圧を連続的に出力するように制御するタイミング制御回路とを有する。そして記憶素子に電圧Ｖ１からＶｎを印加時間ｔ１からｔｎで連続的に印加し、導電性を変化させることを特徴とする。本発明を実施する場合、記憶素子のサイズや有機化合物層の膜厚、材料等を考慮して整数ｎ、電圧Ｖｎ、印加時間ｔｎを決定する。整数ｎは２から５程度が望ましい。
次に書き込みの印加電圧について説明する。実施の形態２では、記憶素子の第一の導電層に正の電圧Ｖ１、Ｖ２を連続的に印加し、第二の導電層に０Ｖを印加する方法を説明した。しかしながら本発明は上記形態に限定されず、負の電圧を用いて書き込みを行うことも可能である。具体的には第一の導電層に正の電圧Ｖ１、Ｖ２を連続的に印加し、第二の導電層に負の電圧Ｖｍを印加する方法がある。ここで電圧Ｖ１を０Ｖにすることも可能である。さらには第一の導電層に正の電圧Ｖ１を印加し、第二の導電層に負の電圧Ｖｍ、Ｖｎを連続的に印加する方法がある。ここで電圧Ｖ１を０Ｖ、電圧Ｖｍ、Ｖｎを負の電圧とすることが可能であり、または電圧Ｖ１を正の電圧、電圧Ｖｍを０Ｖ、電圧Ｖｎを負の電圧とすることも可能である。これはすなわち、正の電圧と負の電圧を利用して記憶素子の第一の導電層と第二の導電層との間に複数段階の電位差を与え、記憶素子に書き込みを行うことを示している。
このように負電圧を用いて書き込みを行うと、回路面積を縮小できる利点がある。なぜなら書き込み回路は正の電圧を発生させる昇圧回路、負の電圧を発生させる降圧回路を有し、昇圧回路、降圧回路の面積は発生させる電圧の絶対値に比例して大きくなるからである。例えば第一の導電層に正の電圧Ｖ１、Ｖ２を印加して第二の導電層に０Ｖを印加する時の書き込み回路の面積をＳ１とし、第一の導電層に０Ｖと正の電圧Ｖ１を印加して第二の導電層に負の電圧Ｖｍを印加する時の書き込み回路の面積をＳ２とする。負の電圧Ｖｍを用いる書き込みは｜Ｖ１｜＋｜Ｖｍ｜＝｜Ｖ２｜であるから｜Ｖｍ｜＜｜Ｖ２｜となり、面積Ｓ２は面積Ｓ１よりも小さくなる。
さらに、昇圧回路、降圧回路は、アンテナから受け取った信号を元に発生させる電圧の絶対値が小さくなるほど消費電力が小さくなる。したがって、本発明を適用し、複数段階で記憶素子への書き込みを行うことで、消費電力を低減することが可能になる。さらに上記のように昇圧回路、降圧回路を組み合わせることによってアンテナから受け取った信号を元に発生させる電圧の絶対値を小さくすることで、消費電力をさらに低減することができる。
次に書き込み電圧を印加する方法について説明する。実施の形態２では｜Ｖ１｜＜｜Ｖ２｜で与えられる電圧Ｖ１、Ｖ２を印加する方法を説明した。しかしながら本発明はこれに限定されず、整数ｎ≧２において電圧Ｖ（ｎ−１）、Ｖｎの大きさを自由に設定することが可能である。
実施の形態１で示したように、記憶素子の導電性が変化するメカニズムは次のように考えられる。まず時間ｔ０に電圧を印加すると有機化合物層に熱が発生して温度が上昇する。次に時間ｔＡ後に有機化合物層の温度がガラス転移点に達して流動が始まる。そして時間ｔＢ後に導電性が変化する。ここで電圧を印加している間は常時放熱が起こっている。
上記メカニズムからデータの書き込みは次のように実施することが望ましい。
（Ａ）時間ｔ０からｔＡまでの間、有機化合物層からの放熱を起こりにくくするために電圧を段階的に印加し、有機化合物層の温度を段階的に上昇させる。
（Ｂ）時間ｔＡからｔＢ間での間、ガラス転移点の温度を保つために放熱と同量のエネルギーに相当する電圧を印加する。
例えば時間ｔ０からｔＡの間にある一点の時間をｔＣとし、ｔ０からｔＣまでの印加電圧をＶ１、ｔＣからｔＡまでの印加電圧をＶ２、ｔＡからｔＢまでの印加電圧をＶ３とすると、電圧の大きさを｜Ｖ１｜＜｜Ｖ２｜＞｜Ｖ３｜とすることが可能である。
また、この場合においても負電圧を用いて記憶素子に複数段階の電位差を与え、書き込みを行うことも可能である。
このように記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。
なお、本実施例は上記実施の形態１乃至３、実施例１と自由に組み合わせて行うことができる。
（実施例３）
本実施例ではデータを読み出しについて説明する。図１２には、読み出しを説明するために必要な部分を抽出した記憶装置を示す。記憶装置はカラムデコーダ２００１、ローデコーダ２００２、読み出し回路２００３、セレクタ２００５、メモリセルアレイ２００６を有する。メモリセルアレイ２００６はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、前記ビット線とワード線との交点にｘ×ｙ個のメモリセル２０１１を有する。メモリセル２０１１はトランジスタ２０１２、記憶素子２０１３、共通電極２０１４を有する。読み出し回路２００３は電圧発生回路２００７、センスアンプ２００８、抵抗素子２００９、データ出力回路２０１０、入出力端子Ｐｒを有し、抵抗素子２００９と入出力端子Ｐｒとの間からセンスアンプ２００８に入力する点をαとする。
電圧発生回路２００７は読み出し動作に必要な電圧Ｖｒｅａｄ、Ｖｒｅｆを生成し、それぞれＰ１、Ｐ２から出力する。データの読み出しは低い電圧を使用するため、電圧Ｖｒｅａｄは電源電圧（ＶＤＤ）を使用することも可能である。電圧Ｖｒｅｆは電圧Ｖｒｅａｄよりも低い電圧であり、電源電圧と接地電圧との抵抗分割により生成する。したがって読み出し回路２００３が有する電圧発生回路２００７は、書き込み回路が有する電圧発生回路とは異なる構成を有する。センスアンプ２００８は点αの電圧と電圧Ｖｒｅｆとの大小を比較してその結果を出力する。データ出力回路２０１０は読み出し制御信号（以降ＲＥと記載する）により制御され、センスアンプ２００８の出力からメモリセルが有するデータを取得し、当該データを増幅して出力する。
次に、ｍ列ｎ行目のメモリセル２０１１が有するデータを読み出す動作を説明する。まず、行を指定するアドレス信号を受けたカラムデコーダ２００１はｍ行のセレクタ２００５に信号を与え、セレクタ２００５はｍ行のビット線Ｂｍを読み出し回路の入出力端子Ｐｒに接続する。指定されていないビット線はフローティング状態となる。同様に列を指定するアドレス信号を受けたローデコーダ２００２はｎ列のワード線Ｗｎに電圧Ｖｒｅａｄを印加し、指定されていないワード線に０Ｖを印加する。同時に電圧発生回路２００７の出力Ｐ１、Ｐ２から電圧Ｖｒｅａｄ、Ｖｒｅｆを出力し、共通電極２０１４に０Ｖを印加する。上記動作によって抵抗素子２００９と記憶素子２０１３の直列抵抗に電圧Ｖｒｅａｄを印加した状態となり、点αの電圧はこれら二つの素子によって抵抗分割された値を取る。
ここで点αの取りうる電圧を説明するために、図１３に「１」の書き込みを行った記憶素子のＩ−Ｖ特性２０１５、「０」の書き込みを行った記憶素子のＩ−Ｖ特性２０１６、抵抗素子２００９のＩ−Ｖ特性２０１７を示す。ここで抵抗素子２００９はトランジスタとする。また図１３の横軸は点αの電圧を示す。「１」の書き込みを行った記憶素子のＩ−Ｖ特性２０１５は、記憶素子２０１３の電気抵抗が小さいため、点αの電圧が小さくても電流値が急激に増大する。「０」の書き込みを行った記憶素子のＩ−Ｖ特性２０１６は、記憶素子２０１３がダイオード特性を示すため、点αの電圧がある値以上になると電流値が増大し始める。抵抗素子のＩ−Ｖ特性２０１７は、点αの電圧が上昇すると電流値が減少し、点αの電圧がＶｒｅａｄで電流値が０となる。
図１３から点αの取りうる電圧は次のように説明できる。記憶素子２０１３に「１」が書き込まれているときは、「１」の書き込みを行った記憶素子のＩ−Ｖ特性２０１５と抵抗素子のＩ−Ｖ特性２０１７との交点Ａの電圧ＶＡが点αの電圧となる。また記憶素子２０１３に「０」が書き込まれているときは、「０」の書き込みを行った記憶素子のＩ−Ｖ特性２０１６と抵抗素子のＩ−Ｖ特性２０１７との交点Ｂの電圧ＶＢが点αの電圧となる。
次にセンスアンプ２００８は点αの電圧とＶｒｅｆとの大きさを比較する。ここで電圧Ｖｒｅｆは電圧ＶＡよりも大きく電圧ＶＢよりも小さい電圧とし、望ましくは（ＶＡ＋ＶＢ）／２とする。このように電圧を設定することで、センスアンプ２００８により点αの電圧がＶｒｅｆよりも小さいと判断された場合、点αの電圧は電圧ＶＡであると考えられ、記憶素子２０１３には「１」が書き込まれていることが分かる。逆に点αの電圧がＶｒｅｆよりも大きいと判断された場合、点αの電圧は電圧ＶＢであると考えられ、記憶素子２０１３には「０」が書き込まれていることが分かる。
点αの電圧がＶｒｅｆよりも小さい場合、センスアンプは「１」を示す信号を出力し、点αの電圧がＶｒｅｆよりも大きい場合、センスアンプは「０」を示す信号を出力する。データ出力回路２０１０は、外部から入力される制御信号ＲＥを基に、センスアンプ２００８の出力信号からデータを取り込み、当該データを増幅して出力する。上記の動作により読み出しを行うことができる。
本実施例は記憶素子の抵抗値を電圧の大きさに置き換えて読み取っているが、本発明はこれに限定されずに実施することができる。例えば記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。
なお、本実施例は、上記実施の形態１乃至３、実施例１乃至２と自由に組み合わせて行うことができる。
（実施例４）
本発明の記憶装置、半導体装置はおもに半導体素子、記憶素子から構成されている。本実施例では当該半導体素子、記憶素子の作製例を、断面図を用いて説明する。本明細書では当該半導体素子、記憶素子を総称して素子群と記載する。
本実施例では上記素子群をガラス基板上に作製する。その後、半導体装置又は記憶装置に可撓性、軽量性等の付加価値を付けるため、ガラス基板上に作製した素子群を剥離して可撓性を有する基板又はフィルム等に張り合わせる例を説明するが、本発明はこれに限定されない。
まず、ガラス基板４００１上に剥離層４００２を形成する（図１４（Ａ））。基板はガラス以外にも石英、シリコン、金属等を用いることができる。剥離層４００２は金属、珪素等の元素や化合物を基板全面もしくは部分的に形成する。なお、ガラス基板４００１上に記憶装置、半導体装置を作製する場合は剥離層４００２を形成しなくてもよい。次に、剥離層４００２を覆うように絶縁層４００３を形成する。絶縁層４００３は珪素酸化物、珪素窒化物等で形成する。次に、絶縁層４００３上に半導体層４００４を形成し、レーザ結晶化、金属触媒を用いた熱結晶化等により結晶化させ、その後所望の形状に加工する。次に、半導体層を覆うようにゲート絶縁層４００５を形成する。ゲート絶縁層４００５は珪素酸化物、珪素窒化物等で形成する。
次に、ゲート電極層４００６を形成する。ゲート電極層４００６は導電性を持つ元素や化合物で形成し、その後所望の形状に加工する。フォトリソグラフィ法により形状を加工する場合、レジストマスクをプラズマ等でエッチングすることでゲート電極幅を短くすることができ、トランジスタの性能を高めることができる。図１４（Ａ）はゲート電極層を積層構造に形成した場合を示す。次に、半導体層４００４に不純物元素を添加してＮ型不純物領域４００７、Ｐ型不純物領域４００８を形成する。不純物領域はフォトリソグラフィ法によりレジストマスクを形成し、燐、砒素、ボロン等の不純物元素を添加する。次に、窒素化合物等により絶縁層を形成し、当該絶縁層を垂直方向の異方性エッチングすることでゲート電極の側面に接する絶縁層４００９（以降サイドウォールと記載する）を形成する（図１４（Ｂ））。次に、Ｎ型不純物領域を有する半導体層に不純物を添加し、サイドウォール４００９直下の第一のＮ型不純物領域４０１０と、第一の不純物領域よりも高い不純物濃度を有する第二のＮ型不純物領域４０１１とを形成する。上記の工程によりＮ型トランジスタ４０１２、Ｐ型トランジスタ４０１３が形成される。
続いてＮ型トランジスタ４０１２、Ｐ型トランジスタ４０１３を覆うように絶縁層４０１４を形成する（図１４（Ｃ））。絶縁層４０１４は絶縁性を有する無機化合物、有機化合物等により形成する。図１４（Ｃ）は絶縁層４０１４を積層構造で形成したものを示す。次に、第二のＮ型不純物領域４０１１、Ｐ型不純物領域４００８を露出させるコンタクトホールを形成し、当該コンタクトホールを充填するように導電層４０１５を形成し、当該導電層４０１５を所望の形状に加工する。導電層４０１５は導電性を有する金属元素や化合物等で形成する。次に、導電層４０１５を覆うように絶縁層４０１６を形成する。絶縁層４０１６は絶縁性を有する無機化合物、有機化合物等で形成する。
次に記憶素子の構成を図１５（Ａ）に示す。まず、導電層４０１５を露出させるコンタクトホールを形成し、当該コンタクトホールを充填するように導電層４０１７を形成し、当該導電層４０１７を所望の形状に加工する。導電層４０１７は導電性を有する金属元素や化合物等で形成する。導電層４０１７は記憶素子の第一の導電層となる。次に、導電層４０１７を覆うように絶縁層４０１８を形成する。絶縁層４０１８は隣り合う記憶素子同士を電気的に分離させるため、高い絶縁性を有する無機化合物、有機化合物等で形成する。次に、導電層４０１７を露出させるコンタクトホールを形成する。半導体装置を作製する場合はここでアンテナ、もしくはアンテナを接続するための配線を、導電層４０１７に接するように形成する。図１５（Ａ）はアンテナ４０１９を示す。次に、導電層４０１７と接するように有機化合物層４０２０を形成し、その後導電層４０２１を形成する。有機化合物層４０２０は、電気的作用を加えることにより電気特性が変化する有機化合物を用いて形成する。導電層４０２１は導電性を有する金属元素や化合物等で形成する。導電層４０２１は記憶素子の第二の導電層となる。次に保護層４０２２を形成する。保護層４０２２は絶縁性を有する化合物、樹脂等により形成する。
また、上記と異なる構成の記憶素子の構成を図１５（Ｂ）に示す。まず導電層４０１５を露出させるコンタクトホールを形成し、当該コンタクトホールを充填するように導電層４０１７を形成し、当該導電層４０１７を所望の形状に加工する。導電層４０１７は導電性を有する金属元素や化合物等で形成する。導電層４０１７は記憶素子の第一の導電層となる。半導体装置を作製する場合はここでアンテナ、もしくはアンテナを接続するための配線を、導電層４０１７と接するように形成する。図１５（Ｂ）はアンテナ４０１９を示す。次に導電層４０１７上に所望の形状の有機化合物層４０２３を形成する。有機化合物層４０２３は、電気的作用を加えることにより電気特性が変化する有機化合物を用いて形成する。次に有機化合物層４０２３の間を充填するように絶縁層４０２４を形成する。絶縁層４０２４は隣り合う記憶素子同士を電気的に分離させるため、高い絶縁性を有する無機化合物、有機化合物等で形成する。次に有機化合物層４０２３と絶縁層４０２４上に、所望の形状の導電層４０２５を形成する。導電層４０２５は導電性を有する金属元素や化合物等で形成する。導電層４０２５は記憶素子の第二の導電層となる。次に保護層４０２６を形成する。保護層４０２６は絶縁性を有する化合物、樹脂等により形成する。
絶縁層、導電層、素子を形成する各々の層は単一材料の単層構造、もしくは複数の材料の積層構造で形成することができる。
上記の工程により作製した半導体素子が有する半導体層は、非晶質半導体、微結晶半導体、マイクロクリスタル半導体、多結晶半導体、有機半導体等のいずれを用いてもよい。良好な特性の半導体素子を得るためには、２００度から６００度の温度（好適には３５０度から５００度）で結晶化した結晶質半導体層（低温ポリシリコン層）や、６００度以上の温度で結晶化した結晶質半導体層（高温ポリシリコン層）を用いることができる。さらに良好な特性の半導体素子を得るためには、金属元素を触媒として結晶化した半導体層や、レーザにより結晶化した半導体層を用いるとよい。また、プラズマＣＶＤ法によりＳｉＨ４／Ｆ２ガス、ＳｉＨ４／Ｈ２ガス等を用いて形成した半導体層や、前記半導体層にレーザ照射を行ったものを用いるとよい。さらに回路内の半導体素子が有する半導体層は、キャリアの流れる方向（チャネル長方向）と平行に延びる結晶粒界を有する。このような半導体層は連続発振レーザ（ＣＷＬＣ）や１０ＭＨｚ以上（好ましくは６０〜１００ＭＨｚ）で動作するパルスレーザで形成することができる。
また、半導体層の厚さは２０ｎｍ〜２００ｎｍ（好ましくは５０ｎｍ〜１５０ｎｍ）とするとよい。さらに、半導体層（特にチャネル形成領域）に１×１０１９ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３の濃度（好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度）で水素又はハロゲン元素を添加すると、欠陥が少なくクラックが生じにくい活性層を得ることができる。
上記のように作製したトランジスタは、Ｓ値（サブスレッシュホールド値）が０．３５Ｖ／ｓｅｃ以下（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）を有する。また、移動度は１０ｃｍ２／Ｖｓ以上の特性を有するとよい。さらに当該トランジスタは、電源電圧が３〜５Ｖで動作するリングオシレータで１ＭＨｚ以上（好ましくは１０ＭＨｚ以上）の特性を有することが望ましい。また、本実施例に示されたトランジスタは基板上に半導体層、ゲート絶縁層、ゲート電極層を順に積層を積層させた構造を取るが、この例には限定されず、ゲート電極層、絶縁膜、半導体層を順に積層させる構造を取ることも可能である。また本実施例のＮ型のトランジスタは第一のＮ型不純物領域と第二のＮ型不純物領域を有するが、この例には限定されず不純物領域における不純物濃度が一様であっても良い。
また、素子群は複数の層に渡って設けられていてもよい。多層構造で作製する場合は、層間での寄生容量を低減するために層間絶縁膜の材料として低誘電率材料を用いるとよい。例えばエポキシ樹脂、アクリル樹脂等の樹脂材料、シロキサン系ポリマー等の重合によってできた化合物材料などが挙げられる。寄生容量を低減した多層構造を採用すれば、小面積化、動作の高速化、低消費電力化を実現することができる。また、アルカリ金属の汚染を防ぐための保護層を設けることで、信頼性を向上することができる。当該保護層は窒化アルミニウム、窒化珪素膜等の無機材料により形成し、回路内の素子を包むように、または回路全体を包むように設けるとよい。
次に、上記のように構成した素子群をガラス基板４００１から剥離し、可撓性を有する基板又はフィルム等へ張り付ける方法を説明する。素子群をガラス基板４００１から剥離して可撓性を有する基板、フィルム等へ張り付ける場合、当該素子群の厚さは５μｍ以下（好ましくは１μｍ〜３μｍ）であることが望ましい。また、本発明の半導体装置を構成する場合、素子群の面積は５ｍｍ角以下（好ましくは０．３ｍｍ角〜４ｍｍ角）であることが望ましい。
まず剥離層４００２が露出するように開口部４０２７を形成し、当該開口部４０２７にエッチング剤を導入して剥離層４００２を部分的に除去する図１６（Ａ）。次に、ガラス基板上面方向から第一の可撓性基板４０２９を接着し、剥離層４００２を境に素子群４０２８をガラス基板４００１から第一の可撓性基板４０２９側へ移し取る。次に、素子群４０２８がガラス基板４００１と接していた側に第二の可撓性基板４０３０を接着することで、可撓性を有する記憶装置、半導体装置を作製することができる図１６（Ｂ）。可撓性基板としてはプラスティックフィルム、紙等を用いることができる。外部からの影響を最小限にするため、第一の可撓性基板４０２９と第二の可撓性基板４０３０とが同一の厚さを有し、素子群４０２８が断面の中心に存在することが望ましい。
上記工程において素子群４０２８にアンテナを接続する配線のみを作製した場合、第一の可撓性基板４０２９にアンテナを作製し、素子群４０２８と接着することで半導体装置を作製することが可能である。また、曲面を有する可撓性基板に素子群４０２８を張り付ける場合、半導体素子のキャリアの流れる方向（チャネル長方向）と曲線の方向とを同一にすると半導体素子への影響を少なくすることができる。
また、本実施例においては開口部４０２７から剥離層４００２をエッチングした後に素子群４０２８を第一の可撓性基板４０２９へ移し取る方法を挙げたが、本発明はこの例には限定されない。例えば剥離層４００２を開口部４０２７からのエッチング工程のみで除去した後、素子群４０２８を可撓性基板へ移しかえる方法や、開口部４０２７を設けずに第一の可撓性基板４０２９を貼り付けて素子群４０２８をガラス基板から剥がし取る方法、さらにはガラス基板４００１を裏面から研磨して素子群４０２８を得る方法などがあり、これらの方法を組み合わせて行うことも可能である。ガラス基板を裏面から研磨する以外の方法で素子群４０２８を可撓性基板へ移しかえる工程を用いれば、素子群４０２８を作製するためのガラス基板４００１が再利用できる利点がある。
このように本発明は、記憶素子の材料に有機化合物を用いて大判のガラス基板や可撓性基板上に低温プロセスで作製することができ、さらには基板の再利用も可能であるため安価な半導体装置を提供することができる。
また低温プロセスで作製することができるため、半導体装置や記憶装置が有するメモリセルアレイ及び書き込み回路等の回路は、ガラス基板又は可撓性基板に一体形成することができる。その結果、半導体装置や記憶装置の小型化を達成することができる。
なお、本実施例は上記実施の形態１乃至３、上記実施例１乃至３と自由に組み合わせて行うことができる。
（実施例５）
本実施例では記憶素子の作製方法を説明する。記憶素子は図１に示すように、第一の導電層１０１と第二の導電層１０３との間に有機化合物層１０２が挟まれて設けられている。本実施例ではこれら３つの層について層構造、材料、作製方法等を説明する。
まず、基板上に第一の導電層を形成する。第一の導電層は導電性を有する材料によりプラズマＣＶＤ法、はスパッタリング法を用いて形成し、所望の形状に加工を行う。第一の導電層を形成する材料としては、実施の形態１で挙げたＩＴＯの他に、電気抵抗の低いチタン（Ｔｉ）、チタンを主成分とする合金、チタン化合物材料、アルミニウム（Ａｌ）等がある。第一の導電層はこれらの材料のいずれか一つを用いて単層構造で形成するか、もしくは複数の材料を用いて積層構造で形成する。また実施例４で示したように半導体素子上に記憶素子を形成する場合は、下層の半導体素子に悪影響を与ないように配慮する必要がある。そのため、第一の導電層を形成するフォトグラフィ工程はウエットエッチング加工を行い、エッチング剤にはフッ化水素（ＨＦ）、またはアンモニア過水を用いると良い。
次に、第一の導電層上に有機化合物層を形成する。有機化合物層の材料は電気的作用を加えることで電気特性が変化する有機化合物を用いる。例えば、電圧を加えることで、伝導性が変化する（より具体的には、電気抵抗が変化する）有機化合物の例としては実施の形態１で挙げたＮＰＢやＴＰＤの他に、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物、ポリビニルカルバゾール（略称：ＰＶＫ）、又はフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等がある。上記の有機化合物は正孔輸送性が高い性質を有する。
さらに、電気的作用を加えることで電気特性が変化する有機化合物の例として挙げられるのは、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格又はベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等がある。上記の有機化合物は電子輸送性が高い性質を有する。
他にも有機化合物層の材料として使用できる有機化合物には、４−ジシアノメチレン−２−メチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス（１０−メトキシ−１，１，７，７−テトラメチルジュロリジル−９−エニル）ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等が挙げられる。また、上記材料を分散して層を形成する場合、母体となる材料として９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）などの金属錯体等を用いることができる。また、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等がある。
有機化合物層は上記材料のいずれか一つを用いて単層構造で形成するか、もしくは複数の材料を用いて積層構造で形成する。
また、上記有機化合物材料に金属酸化物、金属窒化物等を混在させてもよい。当該金属酸化物として周期表第４族から第１２族のいずれかの遷移金属酸化物を用いるとよく、例えば酸化バナジウム、酸化モリブデン、酸化レニウム、酸化タングステン、酸化ルテニウム、酸化チタン、酸化クロム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル等がある。有機化合物材料に金属酸化物、金属窒化物を混在させることによって有機化合物層の結晶化を抑制することができ、抵抗の増加を伴わずに有機化合物層を厚く形成することが可能となる。有機化合物層を厚膜化することで基板上にゴミや汚れ等に起因する凹凸がある場合でも当該凹凸に起因する不良を防止することができる。また、本発明の記憶装置を可撓性基板上に設ける場合、記憶素子の層を厚く形成することで物理的応力による記憶素子の破壊を回避することができる。
有機化合物層は液滴吐出法、スピンコート法、蒸着法等により形成する。有機化合物層は使用する有機物材料等の条件により、成膜時に所望の形状に有機化合物層を形成する方法と、有機化合物層を成膜した後所望の形状に加工する方法とがある。例えば使用する有機化合物層が熱や化学的作用に弱い場合、有機化合物層は成膜時に所望の形状に加工することが望ましい。当該方法の例としてはメタルマスクを使用して所望の形状に有機化合物層を形成する方法や、液滴吐出法により有機化合物層を所望の形状に描画する方法がある。メタルマスクとは所望の形状に穴をあけた金属板であり、有機化合物の蒸着時に材料と基板との間に当該金属板を置くことで当該形状の膜を作製することができる。また、液滴吐出法とはインクジェット法やディスペンサ法等液滴を吐出してパターンを形成する方式の総称であり、材料を無駄にしないという利点がある。また、有機化合物が熱や化学的作用に比較的強い場合、有機化合物層を成膜した後に形成することができる。例えば蒸着法、スピンコート法等で有機化合物層を成膜した後に、フォトリソグラフィ法により所望の形状に加工する方法がある。スピンコート法による成膜は非常に容易に行うことができるという利点がある。
次に、第二の導電層を形成する。第二の導電層はスパッタリング法、蒸着法等を用いて、導電性を有する材料により形成する。第二の導電層を形成する材料としては実施の形態１で挙げたアルミニウムの他に、第一の導電層と同様に電気抵抗の低いチタン（Ｔｉ）、チタンを主成分とする合金、チタン化合物材料等がある。第二の導電層はこれらの材料のいずれか一つを用いて単層構造で形成するか、もしくは複数の材料を用いて積層構造で形成する。また第二の導電層には、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。
第二の導電層は先に形成した有機化合物層の特性に影響を与えないように形成する。つまり使用する有機化合物の材料により、成膜時に所望の形状を加工する方法と成膜後に所望の形状に加工する方法とがある。これらの方法は、有機化合物層の形成と同様、メタルマスクでの蒸着法、液滴吐出法、蒸着やスピンコートによる成膜後に形成する方法等がある。
また実施例４でも示したように、隣接する記憶素子の間には絶縁層を設ける。記憶素子の集積密度を高くすることは記憶装置の小型化にとって重要であるが、同時に記憶素子間の距離が小さくなり隣接する記憶素子が電気的な相互作用を持ち、記憶装置の誤動作の原因となる。したがって記憶素子間の絶縁層には非常に絶縁性の高い材料を使用することが望ましく、例えば珪素の酸化物、珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料等で形成する。絶縁層はこれらの材料のいずれか一つを用いて単層構造で形成するか、もしくは複数の材料を用いて積層構造で形成する。当該絶縁層は液滴吐出法、スピンコート法等を用いて形成する。また、シロキサン等の材料を用いて、ＳＯＧ法によって形成してもよい。また、絶縁層は０．７５μｍ〜３μｍの厚さを有することが望ましい。
上記工程により本発明の記憶装置が有する記憶素子を作製することができる。当該記憶素子は三層の薄膜から成る構造であり、容易に作製することが可能である。さらに当該記憶素子は有機化合物を材料とする低温のプロセスで作製でき、ガラス等の大きな基板に作製することが可能である。
なお、本実例は、上記実施の形態１乃至３、実施例１乃至３と自由に組み合わせて行うことができる。
（実施例６）
上記実施の形態および実施例で説明したように、二つの電極間に複数段階の電圧を印加することによって記憶素子に情報を記憶させる方法は、有機メモリ以外にも用いる事ができる。本実施例では、薄膜トランジスタと同じ形状を有する記憶素子に対して上記書き込み方法を適用する例を説明する。まず、薄膜トランジスタ（ＴＦＴとも記載する。）と同じ形状を記憶素子を有する半導体装置について説明する。
絶縁基板上に作製したＴＦＴは、ゲート電極と二つの不純物領域のうち少なくともどちらか一方との間に通常の駆動電圧よりも高い電圧を印加すると、ＴＦＴのチャネル領域が絶縁状態になる。このことを利用して記憶装置を構成することができる。このとき、全体の回路構成は図５に示すものと同様である。
記憶装置を構成するメモリセルの例を図１７に示す。図１７（Ｂ）はメモリセルが記憶素子１７０７のみで構成される例を示している。記憶素子１７０７はＴＦＴと同様の形状を有することから三端子素子であり、ゲート電極はワード線１７０８に接続され、高濃度不純物領域（ソースもしくはドレイン）の一方にビット線１７０９が接続される。そしてもう一方の高濃度不純物領域に信号線１７１０が接続される。
図１７（Ａ）はメモリセルが選択用のトランジスタ１７０１および記憶素子１７０２で構成される例を示す。選択用のトランジスタ１７０１は、ゲート電極がＴＦＴを選択するワード線１７０３に接続され、高濃度不純物領域の一方（ソースもしくはドレインの一方）が接地等の定電位源１７０４に接続されている。そしてもう一方の高濃度不純物領域が記憶素子と接続されている。記憶素子１７０２もＴＦＴと同様ゲート電極と二つの高濃度不純物領域の三端子により構成され、ゲート電極は記憶素子を選択するワード線１７０５に接続され、高濃度不純物領域の一方はビット線１７０６に接続される。そして、もう一方の高濃度不純物領域が選択用のトランジスタと接続される。
記憶素子の断面図を図１８（Ａ）に示す。絶縁基板上に作製したＴＦＴは、ゲート電極と二つの不純物領域（ソースもしくはドレイン）のうち少なくともどちらか一方との間に、通常ＴＦＴとして動作させる時よりも高い電圧を印加するとチャネル領域が絶縁状態になる。たとえば、図１８（Ａ）に示す記憶素子は、絶縁基板１８０１の上に半導体膜１８０２、ゲート絶縁膜１８０５、ゲート電極１８０６を有する。ここで、絶縁基板１８０１上には下地となる保護膜１８０９を形成した後に半導体膜１８０２を形成することも可能である。そして半導体膜１８０２は二つの高濃度不純物領域１８０３とチャネル領域１８０４とを有する。
この記憶素子のゲート電極と二つの不純物領域のどちらか一方に高い電圧を印加した後の模式図を図１８（Ｂ）に示す。図１８（Ｂ）に示す記憶素子は、少なくとも半導体膜のチャネル領域１８０４が変質し、ゲート電極の下に絶縁化した領域１８０８ができる。そしてゲート電極と二つの高濃度不純物領域１８０３の３端子間がすべて絶縁状態になる。図１８（Ｂ）に示す絶縁化した領域１８０８は模式的に示したものであり、実際の絶縁化した領域はさまざまな形状を取る。
ゲート電極と二つの不純物領域の少なくとも一方との間にＴＦＴの通常動作よりも高い電圧（ここでは書き込み電圧と記載する。）を印加すると、ゲート絶縁膜に電流が流れて熱が発生する。絶縁基板は基本的に熱伝導率が低いので、絶縁基板上に作製された素子の中で大量の熱が発生しても熱の逃げる場所がなく、その熱がゲート絶縁膜や半導体膜を変質てしまう。これによってゲート電極と二つの高濃度不純物領域の３端子間を絶縁状態にすることができる。
本実施例では上記の機構を利用して、電圧をかける前の記憶素子を「１」の状態、記憶素子に書き込み電圧を印加してチャネル領域を絶縁化したものを「０」の状態とする。記憶素子の状態と符号「０」、「１」の対応はこの限りではないが、便宜上、本発明の明細書内においては上記の対応を用いる。
ここで簡単な回路動作を説明するために、４ビットのメモリセルアレイの記憶装置を図１９に示す。メモリセルは記憶素子のみで構成される例を示している。メモリセルアレイは、２本のワード線１９０１、１９０２、２本のビット線１９０３、１９０４、２本のソース線１９０５、１９０６、４つの記憶素子１９０７乃至１９１０からなる。記憶素子１９０７乃至１９１０は、例えば、ゲート電極と、高濃度不純物領域の一方もしくは両方の間に電圧Ｖ１以上を時間ｔ１秒以上印加することで、チャネル領域が絶縁状態になるものであるとする。
ここで、記憶素子１９０７に「０」を書き込むための回路動作の一例を述べる。書き込みは、記憶素子１９０７のゲート電極と二つの不純物領域のうち少なくともどちらか一方との間に書き込み電圧を印加すればよい。したがってワード線１９０１に電圧Ｖ１、ビット線１９０３とソース線１９０５に０Ｖを、時間ｔ１秒印加することで記憶素子に情報を書き込むことができる。
このとき、他の記憶素子に、「０」の書き込みが起こらないようにワード線１９０２、ビット線１９０４、ソース線１９０６の電圧を決める必要がある。たとえば上記書き込み電圧と同時に、ワード線１９０２に電圧０Ｖを印加、ビット線１９０４とソース線１９０６とに電圧Ｖ２（０＜Ｖ２＜Ｖ１）を印加することで、記憶素子１９０７のみに書き込み電圧が印加されて書き込みを行うことができる。ここで、電圧Ｖ２を０＜Ｖ２＜Ｖ１としたが、電圧Ｖ２は電圧Ｖ１の半分程度が好ましいと考えられる。これは、記憶素子１９０７への書き込み動作時に記憶素子１９０８へ印加される電位差が最小となり、誤った書き込みを防止することができるためである。
次に、記憶素子１９０７に「１」を書き込む回路動作の一例を述べる。記憶素子１９０７に「１」を書き込むということは、書き込み電圧を印加せずに初期状態を保つということなので、たとえばすべてのワード線１９０１、１９０２、ビット線１９０３、１９０４、ソース線１９０５、１９０６を同電圧にするなど、「０」の書き込み動作が起こらないようにすればよい。これは一例であり、回路制御により各ワード線１９０１、１９０２、ビット線１９０３、１９０４、ソース線１９０５、１９０６の電位を適当に決定してよい。
次に、記憶素子１９０７の読み出し動作の例を示す。読み出し動作は、記憶素子１９０７が書き込み処理を受けず、「１」の状態、つまりＴＦＴのままであるか、書き込み処理を受けて、「０」の状態、つまり記憶素子１９０７のチャネル領域が絶縁状態に変化しているかを判断すればよい。したがって、記憶素子１９０７のゲート電極に閾値以上の電圧Ｖ３を印加し、二つの高濃度不純物領域間に電流が流れるか否かを判断する。
例えば動作の一例を示すと、読み出し操作の前にビット線１９０３をプリチャージし、ワード線１９０１に電圧Ｖ３、ソース線１９０５に電圧０Ｖを印加し、ビット線１９０３の電位を読み出すように設定する。記憶素子１９０７が書き込み処理を受けておらず、「１」の状態であったとすると、ワード線１９０１に電圧Ｖ３が印加されているので二つの不純物領域は導通し、ビット線１９０３の電圧は０Ｖになる。逆に、記憶素子１９０７が書き込み処理を受け、「０」の状態であったとすると、ビット線１９０３とソース線１９０５は絶縁しているので、ビット線１９０３はプリチャージ電圧のままとなる。
このとき、他の記憶素子の情報を間違えて読み出さないようにワード線１９０２、ビット線１９０４、ソース線１９０６の電圧を決める必要がある。たとえば、ワード線１９０２とソース線１９０６に電圧０Ｖを印加し、ビット線１９０４は読み出しの選択がされないようにすることでその問題を回避できる。
例えば記憶素子１９０７に「０」を書き込む場合の例を図２０を用いて示す。まず図２０（Ａ）に示すように書き込み開始から時刻ｔ２までの間に、ワード線１９０１に第一の電圧Ｖ４、ビット線１９０３およびソース線１９０５に０Ｖを印加する。次いで時刻ｔ２からｔ３までの間に、ワード線１９０１に第二の電圧Ｖ５、ビット線１９０３およびソース線１９０５に０Ｖを印加する。
図示した時刻ｔは書き込み開始時刻を０とし、電圧の切り替が時刻ｔ２、書き込み終了は時刻ｔ２＋ｔ３である。ここで時刻ｔ２およびｔ３は、０＜ｔ２＜ｔ２＋ｔ３であり、ｔ３はｔ１よりも小さくなることを特徴とする。また印加電圧Ｖ４、Ｖ５は、０＜Ｖ４＜Ｖ５であり、Ｖ５はＶ１よりも小さくなることを特徴とする。
このとき隣接する他の記憶素子に書き込みが起こらないようにワード線１９０２、ビット線１９０４およびソース線１９０６の電圧を決める必要がある。例えば図２０（Ｂ）に示すように、上記書き込み期間中にワード線１９０２には０Ｖ、ビット線１９０４およびソース線１９０６には電圧Ｖ６を印加することによって誤記を防ぐことができる。
さらには図２０（Ｃ）に示すように書き込み期間において、ワード線１９０２には常時０Ｖを印加する。そしてビット線１９０４およびソース線１９０６には、書き込み開始から時刻ｔ２までは電圧Ｖ７を印加し、時刻ｔ３には電圧Ｖ８を印加することによって誤記を防ぐことも可能である。
上記のように書き込み電圧を複数段階に分けて印加することにより、ワード線やビット線が共通している書き込み対象でない記憶素子に印加される電圧を低くすることが可能になる。したがって、本発明の書き込み方法を適用することによって、書き込み対象以外の記憶素子への誤記を低減することが可能である。
上記のような各線への印加電圧は、記憶素子の動作電圧や書き込み電圧等の動作特性によって任意に決定することができる。さらには印加電圧を上記のように２段階に分けて印加することも可能であるが、それ以上（３段階以上）に分けて印加することも可能である。
また記憶素子１９０７へ「０」を書き込む別の例を図２１を用いて説明する。まず、ビット線１９０３は書き込み開始から終了まで０Ｖを印加し、ソース線１９０５には書き込み開始から終了までの間、負の電圧Ｖ９を印加する。そして、ワード線１９０１には書き込み開始から時刻ｔ４までの間は０Ｖを印加し、時刻ｔ４から時刻ｔ５までは正の電圧Ｖ１０を印加することで書き込みを行うことができる。
図示した時刻ｔは上記同様書き込み開始時刻を０とし、電圧の切り替えが時刻ｔ４、書き込み終了は時刻ｔ４＋ｔ５である。ここで、時刻ｔ４およびｔ５は、０＜ｔ４＜ｔ４＋ｔ５であり、ｔ５はｔ１よりも小さくなることを特徴とする。また印加電圧Ｖ９、Ｖ１０は、０＜｜Ｖ９｜＜｜Ｖ９｜＋｜Ｖ１０｜であり、｜Ｖ９｜＋｜Ｖ１０｜はＶ１よりも小さくなることを特徴とする。
このとき隣接する他の記憶素子に書き込みが起こらないようにワード線１９０２、ビット線１９０４およびソース線１９０６へ印加する電圧を決める必要がある。例えば印加電圧が｜Ｖ９｜＝｜Ｖ１０｜であるなら、ワード線１９０２、ビット線１９０４およびソース線１９０６にはそれぞれ０Ｖを印加しても、他の記憶素子に印加される電圧は書き込み電圧に到達しないので誤記は起こらない。
さらには、電圧を時間的に変化させて書き込みを行っていることを利用して、他の記憶素子への誤った書き込みを防ぐことができる。すなわち、書き込みを行わない記憶素子に書き込み電圧Ｖ１ほどではないが高い電圧が印加される場合には、その高い電圧が書き込みに必要な時間ｔ１以上印加されないように、ワード線１９０２、ビット線１９０４およびソース線１９０６に段階的に電圧を印加して誤記を回避することが可能である。
ここで示した書き込み電圧の印加方法は上記方法のみに限定されず、印加電圧を変更したり入れ替えたりすることも可能である。例えば上記例ではワード線１９０１に正の電圧を段階的に印加し、ソース線１９０５に負の電圧を印加したが、ビット線１９０３に正の電圧を印加し、ワード線１９０１に負の電圧を段階的に印加する等の方法をとることも可能である。すなわち上記方法に限定されることなく、回路動作に応じて誤記が生じないような電圧を印加することが可能である。
このように本実施例では、メモリセルが「スイッチ素子」と「絶縁体」の２値をとることから、メモリセルを１つのＴＦＴのみで構成することができる。これは、周辺回路を構成するＴＦＴと同一に形成することができるので、製造コストを削減することができる。さらにメモリセルを１つの記憶素子のみで構成することができるので、メモリセルアレイの面積を縮小することができ、記憶容量を増やすにも有利である。
また、当該メモリに本発明の書き込み方法を適用することによって、隣接するメモリセルへの誤った書き込みが起こる確率を低減することができ、信頼性の高い記憶装置を提供することができる。
さらに、当該メモリに本発明の書き込み方法を適用する事によって、書き込み電圧を低くすることができ、低消費電力での駆動を実現することができる。例えばこのようなライトワンスメモリは、無線で通信を行うＲＦＩＤ（ＩＣタグ、ＩＤチップ等、様々な呼び方がある。）等に適用することが考えられる。ＲＦＩＤは無線で電力を供給され、無線で通信を行うことから少しでも少ない電力によって駆動することが望まれる。このような場合に本発明の書き込み方法は低消費電力を実現する方法を提供することができる。
なお、本実施例は上記実施の形態１乃至３、実施例１乃至４と自由に組み合わせて行うことができる。
（実施例６）
本実施例では、フラッシュメモリ等のフローティングゲート（浮遊ゲート）を有する不揮発性メモリに本発明の書き込み方法を適用する例を示す。本発明の書き込み方法は、記憶素子に複数段階の電圧を連続的に印加し、記憶素子の導電性を変化させることを特徴とする。したがってｎを２以上の整数とすると、本発明の記憶装置が有する書き込み回路はｎ段階の電圧Ｖ１からＶｎを発生する電圧発生回路と、前記ｎ段階の電圧を連続的に出力するように制御するタイミング制御回路とを有する。そして、記憶素子に電圧Ｖ１からＶｎを印加時間ｔ１からｔｎで連続的に印加することで書き込みを行うことを特徴とする。
図２２に不揮発性メモリの一例として、記憶素子を直列に接続した構成のフラッシュメモリを有する記憶装置図を示す。図２２において、記憶装置はカラムデコーダ２２０１、ローデコーダ２２０２、読み出し回路２２０４、書き込み回路２２０５、セレクタ２２０３、メモリセルアレイ２２０６を有する。メモリセルアレイは記憶素子２２０７〜２２１５、トランジスタ２２１６〜２２１８、信号線２２１９〜２２２４によって構成される。上記回路構成を有する記憶装置においてｍ行ｎ列の記憶素子へ書き込みを行う場合、セレクタ２２０３を介してｍ行目の記憶素子を選択し、信号線２２１９〜２２２４を介してｎ列目の記憶素子を選択する。そして、書き込み回路２２０５から記憶素子に複数段階の電圧を連続的に印加することで書き込みを行うことができる。
次に、フラッシュメモリが有する記憶素子の構成例を、図２３に示す。記憶素子は基板２３０１、高濃度不純物領域（ソースもしくはドレイン）２３０２、２３０３、第一の酸化膜２３０４、フローティングゲート２３０５、第二の酸化膜２３０６、コントロールゲート２３０７より構成される。また、フローティングゲート２３０５は酸化膜に包まれ、どことも電気的に接続していない。
次に、上記構成の記憶素子へ書き込みを行う方法の例を説明する。高濃度不純物領域（ソースもしくはドレイン）の少なくとも一方に電圧Ｖ１、Ｖ２を連続的に印加し、コントロールゲートに電圧Ｖ３、Ｖ４を、高濃度不純物領域（ソースもしくはドレイン）に対して正になるように連続的に印加する。これはすなわち、記憶素子の高濃度不純物領域（ソースもしくはドレイン）とコントロールゲートとの間に電圧差を与えることにより、フローティングゲートに自由電子を注入し、書き込みを行うことを示している。
すなわち本発明の書き込み方法は、記憶素子に電圧Ｖ１からＶｎを印加時間ｔ１からｔｎで連続的に印加し、自由電子をフローティングゲート注入することを特徴とする。本発明を実施する場合、記憶素子のサイズやフローティングゲート及び酸化膜の膜圧、材料等を考慮して整数ｎ、電圧Ｖｎ、印加時間ｔｎを決定する。整数ｎは２から５程度が望ましい。
記憶素子のコントロールゲートとソース電極及びドレイン電極に、連続的に複数段階の電圧を印加することで、フラッシュメモリ等のフローティングゲートを有する不揮発性メモリに書き込みを行うことが可能となる。本発明の手段を適用することにより書き込み時の印加電圧を小さくでき、不揮発性メモリの消費電流を小さくすることができる。
フラッシュメモリへの書き込みや消去には、１２〜１３Ｖ程度の高い電圧を必要とし、電源電圧とクロックパルスを用いて高い電圧を作り出す昇圧回路によってこれらの電圧を生成する。昇圧回路は、ダイオードとコンデンサ（またはインダクタ等）が形成され、昇圧回路自体も、昇圧回路を駆動させるためのバッファ等も含めて非常に多くの電力を消費する。この消費電力は、生成する電圧の絶対値が大きくなる程大きくなる。したがって、本発明を適用して複数段階の電圧を印加することで記憶素子に書き込みを行うことで、昇圧回路の回路面積を小さくし、消費電力を低減することができる。
また、記憶素子に高いパルス電圧を印加すると隣接する記憶素子に誤って書き込まれる場合がある。本発明の書き込み方法を適用することで、隣接する記憶素子に高い電圧がかからないようにし、誤って書き込まれる可能性を低減することができる。また、例えばトンネル電流を利用した書き込みを行う場合に、書き込み電圧が最大となる時間を短くすることができるので、ホット・エレクトロンの発生と注入が抑えられ、酸化膜の劣化を防止できる。
なお、本実施の形態は上記実施の形態１乃至３、実施例１乃至５と自由に組み合わせて行うことができる。
（実施例７）
本実施の形態では本発明の半導体装置の具体的な使用例を説明する。
本発明の半導体装置の用途は広範にわたるが、例えば本発明の半導体装置の一形態である無線タグは紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
紙幣、硬貨とは市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す。証書類とは、運転免許証、住民票等を指す。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す。書籍類とは、書物、本等を指す。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す。身の回り品とは、鞄、眼鏡等を指す。乗物類とは、自転車等の車両、船舶等を指す。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
紙幣、硬貨、有価証券類、証書類、無記名債券類等に無線タグを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に無線タグを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に無線タグを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。無線タグの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。
このように半導体装置を物の管理や流通のシステムに応用することでシステムの高機能化を図ることができる。例えば図２４（Ａ）に示すように、本発明の半導体装置３００１が実装された品物３００２をベルトコンベアにより搬送し、ベルトコンベアの脇にリーダライタ３００３を設けることで品物３００２の検品を簡単に行うことができる。
さらに図２４（Ｂ）に示すように、表示部３００４を含む携帯端末３００５の側面にリーダライタ３００３を設け、上記検品された品物３００２に実装された半導体装置３００１をかざすと、表示部３００４に品物３００２の原材料、原産地、流通過程の履歴等が表示されるシステムにすることが可能である。
本実施例は、上記実施の形態１乃至３、実施例１乃至６と自由に組み合わせて行うことができる。
本発明の記憶装置が有する記憶素子の構成を説明する図。 電圧印加前後の記憶素子の電流電圧特性。 電圧印加前の記憶素子の断面図。 電圧印加後の記憶素子の断面図。 本発明の記憶装置の構成を説明する図。 本発明の記憶装置が有するメモリセルの構成を説明する図。 本発明の記憶装置が有する書き込み回路の構成を説明する図。 書き込みを説明するタイミングチャート。 書き込みを説明するタイミングチャート。 本発明の半導体装置の構成例を説明する図。 書き込みタイミングチャート例。 本発明の記憶装置が有する読み出し回路を説明する図。 記憶素子、抵抗素子の電流電圧特性。 本発明の記憶装置、半導体装置が有する半導体素子、記憶素子作成例。 本発明の記憶装置、半導体装置が有する半導体素子、記憶素子作成例。 本発明の記憶装置、半導体装置が有する半導体素子、記憶素子作成例。 本発明の記憶装置が有するメモリセルの構成を説明する図。 電圧印加前後の記憶素子の断面図。 ４ビットのメモリセルアレイの記憶装置の構成を説明する図。 書き込みを説明するタイミングチャート。 書き込みを説明するタイミングチャート。 フラッシュメモリを有する記憶装置の構成を説明する図。 フラッシュメモリにおける記憶素子の構造を説明する図。 本発明の半導体装置利用例。
符号の説明
１０１ 導電層
１０２ 有機化合物層
１０３ 導電層
５０１ カラムデコーダ
５０２ ローデコーダ
５０３ セレクタ
５０４ 回路
５０５ 回路
５０６ メモリセルアレイ
５０７ メモリセル
５０８ 記憶装置
６０１ トランジスタ
６０２ 記憶素子
６０３ 共通電極
６０４ 整流素子
７０１ 電圧発生回路
７０２ タイミング制御回路
１００１ 半導体装置
１００２ 共振回路
１００３ 電源回路
１００４ クロック発生回路
１００５ 復調回路
１００６ 制御回路
１００７ 不揮発性メモリ
１００８ 符号化回路
１００９ 変調回路
１０１０ リーダライタ
１０１１ 通信回線
１０１２ コンピュータ
１７０１ トランジスタ
１７０２ 記憶素子
１７０３ ワード線
１７０４ 定電位源
１７０５ ワード線
１７０６ ビット線
１７０７ 記憶素子
１７０８ ワード線
１７０９ ビット線
１７１０ 信号線
１８０１ 絶縁基板
１８０２ 半導体膜
１８０３ 高濃度不純物領域
１８０４ チャネル領域
１８０５ ゲート絶縁膜
１８０６ ゲート電極
１８０８ 領域
１８０９ 保護膜
１９０１ ワード線
１９０２ ワード線
１９０３ ビット線
１９０４ ビット線
１９０５ ソース線
１９０６ ソース線
１９０７ 記憶素子
１９０８ 記憶素子
１９０９ 記憶素子
１９１０ 記憶素子
２００１ カラムデコーダ
２００２ ローデコーダ
２００３ 回路
２００５ セレクタ
２００６ メモリセルアレイ
２００７ 電圧発生回路
２００８ センスアンプ
２００９ 抵抗素子
２０１０ データ出力回路
２０１１ メモリセル
２０１２ トランジスタ
２０１３ 記憶素子
２０１４ 共通電極
２０１５ Ｉ−Ｖ特性
２０１６ Ｉ−Ｖ特性
２０１７ Ｉ−Ｖ特性
２２０１ カラムデコーダ
２２０２ ローデコーダ
２２０３ セレクタ
２２０４ 回路
２２０５ 回路
２２０６ メモリセルアレイ
２２０７ 記憶素子
２２１６ トランジスタ
２２１９ 信号線
２３０１ 基板
２３０２ ドレイン
２３０４ 酸化膜
２３０５ フローティングゲート
２３０６ 酸化膜
２３０７ コントロールゲート
３００１ 半導体装置
３００２ 品物
３００３ リーダライタ
３００４ 表示部
３００５ 携帯端末
４００１ ガラス基板
４００２ 剥離層
４００３ 絶縁層
４００４ 半導体層
４００５ ゲート絶縁層
４００６ ゲート電極層
４００７ Ｎ型不純物領域
４００８ Ｐ型不純物領域
４００９ 絶縁層
４０１０ Ｎ型不純物領域
４０１１ Ｎ型不純物領域
４０１２ Ｎ型トランジスタ
４０１３ Ｐ型トランジスタ
４０１４ 絶縁層
４０１５ 導電層
４０１６ 絶縁層
４０１７ 導電層
４０１８ 絶縁層
４０１９ アンテナ
４０２０ 有機化合物層
４０２１ 導電層
４０２２ 保護層
４０２３ 有機化合物層
４０２４ 絶縁層
４０２５ 導電層
４０２６ 保護層
４０２７ 開口部
４０２８ 素子群
４０２９ 可撓性基板
４０３０ 可撓性基板

Claims (3)

  1. 第１の導電層と第２の導電層とに挟まれて設けられた有機化合物層を有する記憶素子に、少なくとも第１の電圧を印加した後、前記第１の電圧より高い第２の電圧を印加することにより、前記記憶素子の電気特性を変化させることを特徴とする半導体装置の作製方法。
  2. 第１の導電層と第２の導電層とに挟まれて設けられた有機化合物層を有する記憶素子と、
    前記記憶素子に、少なくとも第１の電圧を印加した後、前記第１の電圧より高い第２の電圧を印加する回路とを有することを特徴とする半導体装置。
  3. 請求項２において、
    前記回路に信号を送信するアンテナを有することを特徴とする半導体装置。
JP2006013880A 2005-01-28 2006-01-23 半導体装置の作製方法及び半導体装置 Expired - Fee Related JP4884784B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006013880A JP4884784B2 (ja) 2005-01-28 2006-01-23 半導体装置の作製方法及び半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005022302 2005-01-28
JP2005022302 2005-01-28
JP2006013880A JP4884784B2 (ja) 2005-01-28 2006-01-23 半導体装置の作製方法及び半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011214261A Division JP5371155B2 (ja) 2005-01-28 2011-09-29 半導体装置

Publications (3)

Publication Number Publication Date
JP2006236556A JP2006236556A (ja) 2006-09-07
JP2006236556A5 JP2006236556A5 (ja) 2009-02-26
JP4884784B2 true JP4884784B2 (ja) 2012-02-29

Family

ID=36740497

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2006013880A Expired - Fee Related JP4884784B2 (ja) 2005-01-28 2006-01-23 半導体装置の作製方法及び半導体装置
JP2011214261A Expired - Fee Related JP5371155B2 (ja) 2005-01-28 2011-09-29 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2011214261A Expired - Fee Related JP5371155B2 (ja) 2005-01-28 2011-09-29 半導体装置

Country Status (4)

Country Link
US (1) US8649201B2 (ja)
JP (2) JP4884784B2 (ja)
KR (1) KR101298954B1 (ja)
WO (1) WO2006080478A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649832B1 (ko) * 2005-07-20 2006-11-27 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치
CN101305465B (zh) * 2005-11-09 2010-06-09 株式会社半导体能源研究所 半导体器件及其制造方法
US7912439B2 (en) 2005-11-25 2011-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operating method thereof
KR100673131B1 (ko) * 2005-12-09 2007-01-22 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치
JP4852400B2 (ja) 2006-11-27 2012-01-11 シャープ株式会社 半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機
US7988057B2 (en) * 2006-11-28 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US8581260B2 (en) 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
US20080204234A1 (en) * 2007-02-28 2008-08-28 Vijay Pillai Systems and methods for increased memory capacity in a low-power environment
WO2008153124A1 (ja) * 2007-06-15 2008-12-18 Nec Corporation 半導体装置及びその駆動方法
EP2023418A1 (en) * 2007-08-09 2009-02-11 Sony Corporation Memory device
AT507620B1 (de) * 2008-10-07 2014-02-15 Nanoident Technologies Ag Mobiler datenspeicher
JP5044617B2 (ja) 2009-08-31 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
TWI539453B (zh) * 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
US9582465B2 (en) * 2012-11-15 2017-02-28 Elwha Llc Flexible processors and flexible memory
US9442854B2 (en) 2012-11-15 2016-09-13 Elwha Llc Memory circuitry including computational circuitry for performing supplemental functions
US9323499B2 (en) 2012-11-15 2016-04-26 Elwha Llc Random number generator functions in memory
US10149135B1 (en) * 2017-05-30 2018-12-04 Illinois Tool Works Inc. Methods and apparatuses for wireless communication with a brush
US11226645B2 (en) 2019-05-16 2022-01-18 Sitronix Technology Corp. Reference voltage generating circuit

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854494A (en) 1991-02-16 1998-12-29 Semiconductor Energy Laboratory Co., Ltd. Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors
JPH05314754A (ja) 1992-05-08 1993-11-26 Toshiba Corp メモリカード装置
GB9416899D0 (en) * 1994-08-20 1994-10-12 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin-film circuitry
US5457649A (en) 1994-08-26 1995-10-10 Microchip Technology, Inc. Semiconductor memory device and write-once, read-only semiconductor memory array using amorphous-silicon and method therefor
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JPH11306772A (ja) * 1998-04-24 1999-11-05 Denso Corp 不揮発性半導体記憶装置の書き込み方法
US7088322B2 (en) 2000-05-12 2006-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4663094B2 (ja) * 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
TWI281748B (en) 2001-12-18 2007-05-21 Matsushita Electric Ind Co Ltd Non-volatile memory
US6812491B2 (en) 2002-03-22 2004-11-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory cell and semiconductor memory device
JP3949599B2 (ja) * 2002-03-22 2007-07-25 株式会社半導体エネルギー研究所 半導体記憶装置
JP3940014B2 (ja) * 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
US7973313B2 (en) * 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
JP4585209B2 (ja) 2003-03-19 2010-11-24 大日本印刷株式会社 有機双安定性メモリ装置
US7354647B2 (en) 2003-03-19 2008-04-08 Dai Nippon Printing Co., Ltd. Organic bistable element, organic bistable memory device using the same, and method for driving said organic bistable element and organic bistable memory device
JP2004349308A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置
US7436032B2 (en) * 2003-12-19 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit comprising read only memory, semiconductor device comprising the semiconductor integrated circuit, and manufacturing method of the semiconductor integrated circuit
US7699232B2 (en) 2004-02-06 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7005665B2 (en) 2004-03-18 2006-02-28 International Business Machines Corporation Phase change memory cell on silicon-on insulator substrate
WO2005119779A1 (en) * 2004-06-03 2005-12-15 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method of the same
JP4671765B2 (ja) 2004-06-03 2011-04-20 株式会社半導体エネルギー研究所 記憶装置及びその作製方法
KR101125174B1 (ko) * 2005-01-31 2012-03-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치 및 반도체장치
US7768014B2 (en) * 2005-01-31 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method thereof

Also Published As

Publication number Publication date
KR101298954B1 (ko) 2013-08-23
KR20070107074A (ko) 2007-11-06
US20080144349A1 (en) 2008-06-19
WO2006080478A1 (en) 2006-08-03
JP5371155B2 (ja) 2013-12-18
JP2012033948A (ja) 2012-02-16
JP2006236556A (ja) 2006-09-07
US8649201B2 (en) 2014-02-11

Similar Documents

Publication Publication Date Title
JP4884784B2 (ja) 半導体装置の作製方法及び半導体装置
US8295104B2 (en) Semiconductor device
KR101169262B1 (ko) 반도체 장치
US8107303B2 (en) Semiconductor RAM device with writing voltage higher than withstand voltage of select transistor
US8174006B2 (en) Semiconductor device and manufacturing method thereof and method for writing memory element
TWI434411B (zh) 半導體裝置
JP5019737B2 (ja) 半導体装置
US7700984B2 (en) Semiconductor device including memory cell
US8288197B2 (en) Method for manufacturing a semiconductor device including a memory device comprising an insulator mixture region in a conductive layer
US7681801B2 (en) RFID chip with write-once functionality for an operation-stop instruction
US8865511B2 (en) Semiconductor device and method for manufacturing the same
JP4954537B2 (ja) 半導体装置
JP2008124448A (ja) 半導体装置及び半導体装置の作製方法
JP5190182B2 (ja) 半導体装置
JP4767653B2 (ja) 半導体装置及び無線チップ

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090114

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111206

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111207

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141216

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4884784

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141216

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees