JP4850328B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネル、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ表示装置等に代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００４】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００５】
アクティブマトリクス型液晶表示装置の画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００６】
画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００８】
また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低かった。このように、アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導体装置において、このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきた。
【０００９】
【発明が解決しようとする課題】
従来では、ＬＤＤ構造を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１０】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【００１１】
【課題を解決するための手段】
製造コストの低減および歩留まりを実現するためには、工程数を削減することが一つの手段として考えられる。具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減する。フォトマスクはフォトリソグラフィーの技術において、エッチング工程の際、マスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１２】
本発明は、フォトマスクの枚数を従来より削減し、以下に示すような作製工程でＴＦＴを作製することを特徴としている。
【００１３】
本明細書で開示する本発明の作製方法は、
同一の絶縁表面上に画素部及び駆動回路を含む半導体装置の作製方法において、
絶縁表面上に半導体層を形成する第１の工程と、
前記半導体層上に絶縁膜を形成する第２の工程と、
前記絶縁膜上に、第１の幅を有する第１の導電層と、第２の導電層との積層からなる第１の電極を形成する第３の工程と、
前記第１の電極をマスクとして、前記半導体層にｎ型を付与する不純物元素を添加して第１の高濃度不純物領域を形成する第４の工程と、
前記第２の導電層をエッチングして、前記第１の幅を有する第１の導電層と、第２の幅を有する第２の導電層との積層からなる第２の電極を形成する第５の工程と、
前記第２の導電層をマスクとして、前記半導体層にｎ型を付与する不純物元素を添加して低濃度不純物領域を形成する第６の工程と、
駆動回路の一部を覆うマスクを形成した後、前記第１の導電層を選択的にエッチングして、前記第２の導電層と同じ幅を有する第１の導電層と、前記第２の導電層との積層からなる第３の電極を画素部に形成する第７の工程と、
画素部の半導体層にｐ型を付与する不純物元素を選択的に添加して第２の高濃度不純物領域を形成する第８の工程と、
を有することを特徴とする半導体装置の作製方法である。
【００１４】
上記作製方法において、第１の導電層及び第２の導電層を形成する材料としては、耐熱性導電性材料を用い、代表的にはタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前記元素を成分とする化合物或いは合金から形成する。
【００１５】
また、上記工程において、第１の電極の形状は、端部において、端部から内側に向かって徐々に厚さが増加する形状、いわゆるテーパー形状とする。
【００１６】
耐熱性導電性材料からなる第１の導電膜及び第２の導電膜を高速でかつ精度良くエッチングして、さらに端部をテーパー形状とするためには、高密度プラズマを用いたドライエッチング法を適用する。高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。特に、ＩＣＰエッチング装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
【００１７】
ＩＣＰを用いたプラズマ処理方法やプラズマ処理装置に関しては特開平９−２９３６００号公報で開示されている。同公報では、プラズマ処理を高精度に行うための手段として、高周波電力をインピーダンス整合器を介して４本の渦巻き状コイル部分が並列に接続されてなるマルチスパイラルコイルに印加してプラズマを形成する方法を用いている。ここで、各コイル部分の１本当たりの長さは、高周波の波長の１／４倍としている。さらに、被処理物を保持する下部電極にも、別途高周波電力を印加してバイアス電圧を付加する構成としている。
【００１８】
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、テーパー部の角度（テーパー角）は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５〜４５°まで変化させることができる。
【００１９】
また、上記第４の工程において、第１の高濃度不純物領域を自己整合的に形成するために、イオン化した不純物元素を、電界で加速してゲート絶縁膜（本発明では、第１の電極と半導体層とに密接してその両者の間に設けられる絶縁膜と、該絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する）を通過させて、半導体層に添加する方法を用いる。本明細書中において、この不純物元素の添加方法を便宜上「スルードープ法」と呼ぶ。
【００２０】
なお、本明細書において、不純物元素とは、半導体にｎ型を付与する不純物元素（リン、ヒ素）またはｐ型を付与する不純物元素（ボロン）のことを指している。
【００２１】
また、上記第５の工程により、ＩＣＰを用いたエッチング装置を用いて、第２の導電層を選択的にエッチングして、前記第２の電極を構成する第２の導電層１７ｃの第２の幅を、前記第１の幅より狭くする。また、前記第２の電極における前記第１の導電層の端部におけるテーパー角は、前記第２の導電層の端部におけるテーパー角より小さくする。
【００２２】
本発明は、このような形状の第２の電極とすることによって、前記第６の工程でスルードープ法を用い、第２の電極を構成する第１の導電層のテーパー形状となっている部分（テーパー部）の下方に存在する半導体層に、不純物元素の濃度がチャネル形成領域から遠ざかるにつれて連続的に高くなる低濃度不純物領域を自己整合的に形成することを特徴としている。ただし、連続的に高くなっているといっても、低濃度不純物領域における濃度差は、ほとんど生じていない。
【００２３】
このように緩やかな濃度勾配を有する低濃度不純物領域を自己整合的に形成するために、イオン化した不純物元素を、電界で加速して第２の電極を構成する第１の導電層のテーパー部とゲート絶縁膜を通過させて、半導体層に添加する。こうして、第２の電極を構成する第１の導電層のテーパー部にスルードープ法を行うことで、第１の導電層のテーパー部の厚さによって、半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化する低濃度不純物領域を形成することができる。
【００２４】
なお、上記スルードープを行った第６の工程直後において、低濃度不純物領域は、ゲート絶縁膜を介して第２の電極を構成する第１の導電層のテーパー部と重なっている。
【００２５】
また、上記第７の工程により、後にｐチャネル型ＴＦＴのゲート電極となる第１の導電層のテーパー部を選択的にエッチングする。この第７の工程により、マスクで覆われなかった第１の導電層の幅は、前記第２の電極における前記第２の導電層の幅とほぼ同じとなり、第３の電極が形成される。従って、本発明において、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのゲート電極の形状が大きく異なっており、ＴＦＴの構造が全く異なったものとなっている。即ち、ｎチャネル型ＴＦＴのゲート電極は第２の電極であり、ｐチャネル型ＴＦＴのゲート電極は第３の電極である。また、エッチング条件を適宜設定して、前記第７の工程と同時、あるいはその後に前記絶縁膜を除去して第１の高濃度不純物領域の一部を露呈させてもよい。
【００２６】
上記作製方法において、第１の工程に第１のフォトリソグラフィー工程を行い、第３の工程に第２のフォトリソグラフィー工程を行っているが、その他の工程（第４〜第６の工程）では、第２のフォトリソグラフィー工程で使用したレジストマスクをそのまま使用しているため、フォトリソグラフィー工程を行っていない。また、第７の工程に第３のフォトリソグラフィー工程を行っているが、その後の第８の工程では、第３のフォトリソグラフィー工程で使用したレジストマスクをそのまま使用しているため、フォトリソグラフィー工程を行っていない。
【００２７】
従って、上記第８の工程の後、形成される層間絶縁膜にコンタクトホールを形成のための第４のフォトリソグラフィー工程と、半導体層に達するソース電極、ドレイン電極、または画素電極（反射電極）を形成するための第５のフォトリソグラフィー工程を行うことで、反射型の表示装置を作製することができる。
【００２８】
なお、透過型の表示装置を作製する場合には、透明導電膜からなる画素電極を形成するための第６のフォトリソグラフィー工程を行うことで作製することができる。
【００２９】
このようにフォトマスク数を削減しながらも、本発明はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを備えた半導体装置を作製することができる。本発明の構成を以下に示す。
【００３０】
本明細書に開示する本発明は、
同一の絶縁表面上に画素部及び駆動回路を含む半導体装置において、
前記画素部の画素電極に接続するＴＦＴはｐチャネル型ＴＦＴで形成し、
前記駆動回路はｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴで形成することを特徴とする半導体装置である。
【００３１】
また、上記構成において、前記ｎチャネル型ＴＦＴのゲート電極は、第１の幅を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を上層とする積層構造（上記作製方法では第２の電極に相当する）を有することを特徴としている。
【００３２】
また、上記構成において、前記ｎチャネル型ＴＦＴの半導体層は、前記第２の導電層と重なるチャネル形成領域と、前記第１の導電層と一部重なる低濃度不純物領域と、第１の高濃度不純物領域からなるソース領域及びドレイン領域とを有していることを特徴としている。なお、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、または前記チャネル形成領域と前記ドレイン領域との間に存在することを特徴としている。
【００３３】
また、上記構成において、前記ｎチャネル型ＴＦＴは、ゲート電極と重なる領域（ＧＯＬＤ領域）と、ゲート電極と重ならない領域（ＬＤＤ領域）とを備えている点である。
【００３４】
なお、本明細書では、絶縁膜を介してゲート電極と重なる低濃度不純物領域をＧＯＬＤ領域と呼び、ゲート電極と重ならない低濃度不純物領域をＬＤＤ領域と呼ぶ。
【００３５】
また、上記構成において、前記ｐチャネル型ＴＦＴのゲート電極は、第１の導電層を下層とし、前記第１の導電層と同じ幅を有する第２の導電層を上層とする積層構造（上記作製方法では第３の電極に相当する）を有することを特徴としている。
【００３６】
また、上記構成において、前記ｐチャネル型ＴＦＴの半導体層は、前記第１の導電層及び前記第２の導電層と重なるチャネル形成領域と、第２の高濃度不純物領域からなるソース領域及びドレイン領域とを有していることを特徴としている。
【００３７】
また、上記構成を備えたｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いて液晶表示装置やＥＬ表示装置に代表される電気光学装置を形成することを特徴としている。
【００３８】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００３９】
まず、基板上に下地絶縁膜を形成する。基板としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４０】
また、下地絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。ここでは下地膜として２層構造を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００４１】
次いで、下地絶縁膜上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００４２】
次いで、半導体層を覆う絶縁膜を形成する。
【００４３】
絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜はゲート絶縁膜となる。
【００４４】
次いで、絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜と、Ｗ膜からなる第２の導電膜を積層形成した。なお、ここでは、第１の導電膜をＴａＮ、第２の導電膜をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００４５】
次いで、第２のフォトマスクを用いてレジストマスクを形成し、ＩＣＰエッチング装置を用いて第１のエッチング工程を行う。この第１のエッチング工程によって、第２の導電膜をエッチングして、端部においてテーパー形状を有する部分（テーパー部）を有する第２の導電層を得る。
【００４６】
ここで、テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。第２の導電層のテーパー角は、エッチング条件を適宜、選択することによって、５〜４５°の範囲とすることができる。
【００４７】
次いで、レジストマスクをそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチングを行う。この第２のエッチング工程によって、第１の導電膜をエッチングして第１の導電層を形成する。第１の導電層は、第１の幅を有している。なお、この第２のエッチングの際、レジストマスク、第２の導電層、及び絶縁膜もわずかにエッチングされる。
【００４８】
なお、ここでは、絶縁膜の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、特に限定されず、１回のエッチング工程で行ってもよい。
【００４９】
次いで、レジストマスクをそのままの状態にしたまま、第１のドーピング工程を行う。この第１のドーピング工程によって絶縁膜を介してスルードープを行い、ｎ型不純物元素が高濃度に添加された第１の高濃度不純物領域を形成する。
【００５０】
次いで、レジストマスクを用いて、ＩＣＰエッチング装置を用いて第３のエッチング工程を行う。この第３のエッチング工程によって、第１の導電層及び第２の導電層をエッチングする。第２の導電層は、第２の幅を有する。なお、この第３のエッチングの際、レジストマスク及び絶縁膜もわずかにエッチングされる。
【００５１】
次いで、レジストマスクをそのままの状態にしたまま、第２のドーピング工程を行う。この第２のドーピング工程によって第１の導電層のテーパー部及び絶縁膜を介してスルードープを行い、ｎ型不純物元素が低濃度に添加された低濃度不純物領域を形成する。なお、この第２のドーピングの際、第１の高濃度不純物領域にもドーピングされる。
【００５２】
次いで、レジストマスクを除去して、駆動回路のｎチャネル型ＴＦＴの活性層となる半導体層を覆うレジストマスクを第３のフォトマスクを用いて形成する。
【００５３】
次いで、第４のエッチング工程を行う。この第４のエッチング工程によって、第１の導電層のテーパー部を一部除去する。ここで、第１の幅を有していた第１の導電層が、第２の導電層と同じ幅となった。本発明では、この第１の導電層とその上に積層された第２の導電層がｐチャネル型ＴＦＴのゲート電極となる。なお、この第４のエッチングと同時、あるいは前後で絶縁膜の一部もエッチングし、前記第１の高濃度不純物領域を露呈させてもよい。
【００５４】
次いで、レジストマスクをそのままの状態にしたまま、第３のドーピング工程を行う。この第３のドーピング工程によって、ｐ型不純物元素が高濃度に添加された第２の高濃度不純物領域を形成する。
【００５５】
この後、レジストマスクを除去し、半導体層に添加された不純物元素の活性化を行う。次いで、層間絶縁膜を形成した後、第４のフォトマスクを用いたレジストマスクによりコンタクトホールを形成し、第５のフォトマスクを用いたレジストマスクによりソース電極及びドレイン電極（画素電極となる反射電極）を形成する。
【００５６】
こうして、フォトマスク５枚で、同一基板上にｐチャネル型ＴＦＴを画素ＴＦＴとする画素部と、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを備えた駆動回路を形成することができる。
【００５７】
本明細書で示すｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、オペアンプ、γ補正回路など）をも構成することができる。さらに各画素にメモリー素子（ＳＲＡＭ）や撮像素子（フォトダイオード）を組み込んでもよい。
【００５８】
また、本発明により駆動回路に形成されたｎチャネル型ＴＦＴの特徴は、チャネル形成領域と第１の高濃度不純物領域（ドレイン領域またはソース領域）との間に設けられる低濃度不純物領域において、ゲート電極（第２の電極）と重なる領域（ＧＯＬＤ領域）と、ゲート電極と重ならない領域（ＬＤＤ領域）とを備えている点である。
【００５９】
また、本発明により画素部または駆動回路に形成されたｐチャネル型ＴＦＴの特徴は、チャネル形成領域と第２の高濃度不純物領域（ドレイン領域またはソース領域）とを有し、第２の高濃度不純物領域はゲート電極（第３の電極）と重ならない点である。
【００６０】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００６１】
【実施例】
［実施例１］
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に図１〜図４を用いて説明する。
【００６２】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００６３】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００６４】
次いで、下地膜上に結晶質半導体膜１０２を形成する。結晶質半導体膜１０２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られる。（図１（Ａ））
【００６５】
また、レーザー結晶化法で結晶質半導体膜１０２を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００６６】
本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。
【００６７】
次いで、得られた結晶質半導体膜１０２を所望の形状にパターニングして半導体層１０３〜１０７を形成する。この半導体層１０３〜１０７の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。本実施例では、結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０３〜１０７を形成した。
【００６８】
次いで、半導体層１０３〜１０７を形成した後、マスク絶縁膜１０８を積層成膜してＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行った。（図１（Ｂ））なお、このドーピングは特に行わなくともよい。
【００６９】
次いでマスク絶縁膜１０８を除去した後、半導体層１０３〜１０７を覆うゲート絶縁膜１０９を形成する。ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７０】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７１】
次いで、図１（Ｃ）に示すように、ゲート絶縁膜１０９上に膜厚２０〜１００ｎｍの第１の導電膜１１０と、膜厚１００〜４００ｎｍの第２の導電膜１１１とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１１０と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１１１を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００７２】
なお、本実施例では、第１の導電膜１１０をＴａＮ、第２の導電膜１１１をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００７３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１１２を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。なお、ここでの第１エッチング条件でのエッチングは、実施の形態に記載した第１のエッチング工程に相当する。
【００７４】
この後、レジストからなるマスク１１２を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。なお、ここでの第２エッチング条件でのエッチングは、実施の形態に記載した第２のエッチング工程に相当する。
【００７５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１３〜１１８（第１の導電層１１３ａ〜１１８ａと第２の導電層１１３ｂ〜１１８ｂ）を形成する。なお、本明細書では、この第１の形状の導電層を第１の電極とも呼んでいる。ここでは図示しないが第１のエッチング処理の条件によってはゲート絶縁膜がわずかにエッチングされることがある。
【００７６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図２（Ａ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１３〜１１８がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の高濃度不純物領域１１９ａ〜１１９ｅが形成される。第１の高濃度不純物領域１１９ａ〜１１９ｅには１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。なお、ここでの第１のドーピング処理は、実施の形態に記載した第１のドーピング工程に相当する。
【００７７】
次いで、レジストマスクをそのままの状態としたまま、図２（Ｂ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。なお、ここでは第１の導電層を残存させるようにしたが、第１の導電層の端部がテーパー形状となるなら、第１の導電層が多少エッチングされてもよい。こうして、第２形状の導電層１２１〜１２６（第１の導電膜１２１ａ、１２２ａ、１２３ａ、１２４ａ、１２５ａ、１２６ａと第２の導電膜１２１ｂ、１２２ｂ、１２３ｂ、１２４ｂ、１２５ｂ、１２６ｂ）を形成する。なお、本明細書では、この第２の形状の導電層を第２の電極とも呼んでいる。なお、ここでの第２のエッチング処理は、実施の形態に記載した第３のエッチング工程に相当する。１２０はゲート絶縁膜であり、第２の形状の導電層で覆われない領域はさらに薄くなった。
【００７８】
次いで、レジストマスクをそのままの状態としたまま、第２のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。（図２（Ｃ））この場合、第２形状の導電層のうち、第２の導電膜はドーピングする元素に対してマスクとなり、加速電圧を適宣調節（例えば、７０〜１２０ｋｅＶ）して、ゲート絶縁膜及び第１の導電膜のテーパ部を通過した不純物元素により低濃度不純物領域（ｎ−領域）１２７ａ〜１２７ｅを形成する。例えば、低濃度不純物領域（ｎ−領域）におけるリン（Ｐ）濃度は１×１０17〜１×１０19／ｃｍ3の範囲となるようにする。
【００７９】
次いで、レジストマスクを除去した後、フォトリソグラフィ法により、駆動回路のｎチャネルＴＦＴとなる領域を覆うレジストマスク１２８を形成した後、エッチングを行い、第３の形状の導電層（第１の導電膜１２１ｃ、１２３ｃ、１２５ｃ、１２６ｃと第２の導電膜１２１ｂ、１２３ｂ、１２５ｂ、１２６ｂ）と絶縁膜１２９〜１３４を形成する。（図２（Ｄ））なお、本明細書では、この第３の形状の導電層を第３の電極とも呼んでいる。こうして、レジストマスク１２８で覆われたＴＦＴ以外のＴＦＴは、第１の導電膜と低濃度不純物領域（ｎ−領域）とが重ならないＴＦＴとすることができる。また、レジストマスクで覆われたＴＦＴの半導体層は絶縁膜で覆われている。なお、ここでは選択的に絶縁膜を除去して第１の高濃度不純物領域を露呈させたが、特に絶縁膜を除去しなくてもよい。
【００８０】
次いで、レジストマスク１２８をそのままにして、図３（Ａ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層にｐ型の不純物（アクセプタ）をドーピングする。ここでは、第３の電極をマスクとして自己整合的にドーピングして第２の高濃度不純物領域１３４〜１３６が形成される。ｐ型の不純物元素として典型的にはボロン（Ｂ）を用いる。第２の高濃度不純物領域（ｐ＋領域）１３４〜１３６の不純物濃度は２×１０20〜２×１０21／ｃｍ3となるようにし、含有するリン濃度の１．５〜３倍のボロンを添加して半導体層の導電型を反転させる。
【００８１】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。その後、図３（Ｂ）に示すように、窒化シリコン膜または酸化窒化シリコン膜から成る保護絶縁膜１３７をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの半導体層に添加された不純物元素を活性化する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。また、保護絶縁膜１３７を形成する前に活性化処理を行っても良い。また、保護絶縁膜１３７上にプラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した後で活性化処理を行っても良い。
【００８２】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む第１の高濃度不純物領域及び第２の高濃度不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８３】
さらに、水素化処理を行う。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【００８４】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００８５】
次いで、層間絶縁膜１３８を形成する。層間絶縁膜１３８は、ポリイミド、アクリルなどの有機絶縁物材料で形成する。勿論、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）を用いて形成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【００８６】
次いで、コンタクトホールを形成し、ソース配線またはドレイン配線１３９〜１４７、及び画素電極１４８を形成する。ここでは、画素電極に反射電極を用いるため、画素電極１４８の材料としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。なお、ここでは反射型の表示装置を作製する例を示したが、透過型の表示装置を作製する場合は、画素電極に透明導電膜を用いればよい。
【００８７】
以上の工程で、ｎチャネル型ＴＦＴ１５３、１５４とｐチャネル型ＴＦＴ１５１、１５２と含む駆動回路１４９と、ｐチャネル型ＴＦＴ１５５である画素ＴＦＴ及び保持容量１５６を含む画素部１５０を同一基板上に得ることができる。こうして形成された基板をアクティブマトリクス基板と呼ぶ。
【００８８】
画素部１５０の画素ＴＦＴを構成するｐチャネル型ＴＦＴ１５５は、ゲート電極と重なるチャネル形成領域、ゲート電極の外側にソース領域またはドレイン領域として機能する不純物領域を有している。本実施例は、このようなｐチャネル型ＴＦＴを画素部１５０の画素ＴＦＴに用いることでオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることができた。
【００８９】
また、画素部１５０の保持容量１５６の一方の電極として機能する半導体層には、それぞれｐ型を付与する不純物元素が添加されている。保持容量１５６は、絶縁膜１３４を誘電体として、電極１２６ｂ、１２６ｃと、半導体層１３６とで形成している。
【００９０】
また、駆動回路１４９において、ロジック回路部やサンプリング回路部を構成するｐチャネル型ＴＦＴ１５１、１５２にはチャネル形成領域、ソース領域またはドレイン領域として機能する不純物領域を有している。
【００９１】
駆動回路１４９において、特にロジック回路部を構成するｎチャネル型ＴＦＴ１５３には高速動作を重視したＴＦＴ構造とすることが好ましく、チャネル形成領域、ゲート電極と重なる不純物領域（Gate Overlapped Drain：ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域を有している。
【００９２】
本実施例のアクティブマトリクス基板の製造工程で必要としたマスク数は、５枚であり、一般的なアクティブマトリクス型の表示装置よりも少ない。即ち、ＴＦＴ及びＣＭＯＳ回路の製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できた。
【００９３】
[実施例２]
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図４を用いる。
【００９４】
図４に示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子、外部入力端子と各回路の入力部までを接続する配線８１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板８２とがシール材８３を介して貼り合わされている。
【００９５】
ゲート側駆動回路８４と重なるように対向基板側に遮光層８６ａが設けられ、ソース側駆動回路８５と重なるように対向基板側に遮光層８６ｂが形成されている。また、画素部８７上の対向基板側に設けられたカラーフィルタ８８は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００９６】
ここでは、カラー化を図るためにカラーフィルタ８８を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【００９７】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層８６ａ、８６ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【００９８】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【００９９】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ８９が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【０１００】
また、本実施例は反射型の表示装置であるので対向基板のみに偏光板（図示しない）を貼りつける。ただし、透過型の表示装置である場合、アクティブマトリクス基板と対向基板とに偏光板をそれぞれ貼りつける。
【０１０１】
以上のようにして作製される液晶表示装置は各種電子機器の表示部として用いることができる。
【０１０２】
また、上記液晶表示装置におけるブロック図を図５に示す。なお、図５はアナログ駆動を行うための回路構成である。本実施例では、ソース側駆動回路９０、画素部９１及びゲート側駆動回路９２を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１０３】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１０４】
また、本実施例において、画素部９１は複数の画素を含み、その複数の画素に各々ＴＦＴ素子（ｐチャネル型ＴＦＴ）が設けられている。
【０１０５】
これらソース側駆動回路９０およびゲート側駆動回路９２はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで形成されるＣＭＯＳ回路を基本単位として形成されている。
【０１０６】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらにゲート側駆動回路を設けても良い。
【０１０７】
[実施例３]
本実施例では実施例１とは異なるアクティブマトリクス基板の作製方法について図６を用いて説明する。実施例１では反射型の表示装置を形成したが、本実施例では、透過型の表示装置を形成し、実施例１よりもマスク数が１枚増える。
【０１０８】
なお、本実施例は層間絶縁膜を形成する工程までは実施例１と同一であるのでここでは省略する。ただし、本実施例ではニッケルを用いた結晶質半導体膜の形成方法に代えて、レーザー光の照射を用いて結晶質半導体膜を形成した。
【０１０９】
実施例１に従って層間絶縁膜を形成した後、層間絶縁膜上に透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることによって画素電極２０１を形成する。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【０１１０】
次いで、層間絶縁膜にコンタクトホールを形成した後、第１の高濃度不純物領域または第２の高濃度不純物領域とそれぞれ電気的に接続する電極を形成する。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【０１１１】
また、画素部においては、第２の高濃度不純物領域と接する接続電極２０２を形成し、画素電極２０１と一部重なるようにパターニングする。
【０１１２】
以上の工程で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴと含む駆動回路と、ｐチャネル型ＴＦＴである画素ＴＦＴ及び保持容量を含む画素部を同一基板上に得ることができる。
【０１１３】
なお、以降の工程は、実施例１または実施例２に従って作製すれば、反射型の表示装置を得ることができる。
【０１１４】
[実施例４]
本実施例では反射型の表示装置の画素構造の一例を図７に示し、断面構造を図８に示す。図７におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図を図８に示した。
【０１１５】
本実施例では保持容量は、第２の半導体層１００２上の絶縁膜を誘電体として、第２の半導体層１００２と、容量電極１００５とで形成している。なお、容量電極１００５は、容量配線１００９と接続されている。また、容量電極１００５は、第１の電極１００４及びソース配線１００６と同じ絶縁膜上に同時に形成される。また、容量配線は、画素電極１０１１、接続電極１０１０、ゲート配線１００７と同じ絶縁膜上に同時に形成される。
【０１１６】
また、本実施例では、実施例１と同様にして画素ＴＦＴがｐチャネル型ＴＦＴで形成され、不純物領域１０１２、１０１３にはｐ型を付与する不純物元素が添加されている。なお、１０１２はソース領域、１０１３はドレイン領域である。また、不純物領域１０１４にはｎ型を付与する不純物元素が添加されている。なお、ｎ型を付与する不純物元素に代えて、不純物領域１０１４にｐ型を付与する不純物元素を添加してもよい。
【０１１７】
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスクを１枚増やし、さらにゲート電極と第１の電極及び容量配線を別の工程で形成してもよい。即ち、まず、半導体層と重なりゲート電極となる部分だけを形成し、ｐ型の不純物元素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極とのコンタクトを形成する。また、第１の電極と同時にソース配線、容量配線を形成する。こうすることによって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いることが可能となる。また、容量配線に重なる半導体層にｐ型またはｎ型の不純物元素を添加して保持容量の増加を図ることができる。
【０１１８】
なお、本実施例は実施例１または実施例３と自由に組み合わせることができる。
【０１１９】
［実施例５］
本実施例は、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について図９を用い、以下に説明する。なお、本実施例は、画素部に使用するＴＦＴを全てＰチャネル型ＴＦＴで構成したＥＬ表示装置の例である。
【０１２０】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図９に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。
【０１２１】
図９において、基板７００上に設けられたスイッチングＴＦＴ６０３は図３（Ｃ）のｐチャネル型ＴＦＴ１５５を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ１５５の説明を参照すれば良い。
【０１２２】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、三つ形成されるトリプルゲート構造であっても良い。
【０１２３】
また、基板７００上に設けられた駆動回路はＣＭＯＳ回路を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ１５３とｐチャネル型ＴＦＴ１５１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１２４】
また、配線７０１、７０３はＣＭＯＳ回路のソース配線、７０２はドレイン配線、７０４はスイッチングＴＦＴのソース領域とを電気的に接続するソース配線、７０５はスイッチングＴＦＴのドレイン領域とを電気的に接続するドレイン配線として機能する。
【０１２５】
なお、電流制御ＴＦＴ６０４は図３のｐチャネル型ＴＦＴ１５１を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ１５１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１２６】
また、配線７０６は電流制御ＴＦＴのソース配線（電流供給線に相当する）であり、７０７は電流制御ＴＦＴの画素電極７１０上に重ねることで画素電極７１０と電気的に接続する電極である。
【０１２７】
なお、７１０は、透明導電膜からなる画素電極（ＥＬ素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。画素電極７１０は、上記配線を形成する前に平坦な層間絶縁膜７１１上に形成する。本実施例においては、樹脂からなる平坦化膜７１１を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１２８】
配線７０１〜７０７を形成後、図９に示すようにバンク７１２を形成する。バンク７１２は１００〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。
【０１２９】
なお、バンク７１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク７１２の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子や金属粒子の添加量を調節すれば良い。
【０１３０】
画素電極７１０の上にはＥＬ層７１３が形成される。なお、図９では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０１３１】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、ＥＬ層として一重項励起により発光する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１３２】
次に、ＥＬ層７１３の上には導電膜からなる陰極７１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０１３３】
この陰極７１４まで形成された時点でＥＬ素子７１５が完成する。なお、ここでいうＥＬ素子７１５は、画素電極（陽極）７１０、ＥＬ層７１３及び陰極７１４で形成されたコンデンサを指す。
【０１３４】
ＥＬ素子７１５を完全に覆うようにしてパッシベーション膜７１６を設けることは有効である。パッシベーション膜７１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１３５】
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層７１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、ＥＬ層７１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間にＥＬ層７１３が酸化するといった問題を防止できる。
【０１３６】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１３７】
さらに、ＥＬ素子を保護するための封止（または封入）工程まで行った後の本実施例のＥＬ発光装置について図１０を用いて説明する。
【０１３８】
図１０（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図１０（Ｂ）は図１０（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された８０１は画素部、８０２はソース側駆動回路、８０３はゲート側駆動回路である。また、８０４はカバー材、８０５は第１シール材、８０６は第２シール材である。
【０１３９】
なお、８０８はソース側駆動回路８０２及びゲート側駆動回路８０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）８０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
【０１４０】
次に、断面構造について図１０（Ｂ）を用いて説明する。基板８００の上方には画素部、ソース側駆動回路８０９が形成されており、画素部は電流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極８１１を含む複数の画素により形成される。また、ソース側駆動回路８０９はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。なお、基板８００には偏光板（代表的には円偏光板）を貼り付けても良い。
【０１４１】
また、画素電極８１１の両端にはバンク８１２が形成され、画素電極８１１上にはＥＬ層８１３およびＥＬ素子の陽極８１４が形成される。陽極８１４は全画素に共通の配線としても機能し、接続配線８１５を経由してＦＰＣ８１６に電気的に接続されている。さらに、画素部及びソース側駆動回路８０９に含まれる素子は全てパッシベーション膜（図示しない）で覆われている。
【０１４２】
また、第１シール材８０５によりカバー材８０４が貼り合わされている。なお、カバー材８０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。そして、第１シール材８０５の内側には空隙８１７が形成されている。なお、第１シール材８０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙８１７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【０１４３】
なお、カバー材８０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）を２〜３０ｎｍの厚さに設けると良い。このような炭素膜（ここでは図示しない）は、酸素および水の侵入を防ぐとともにカバー材８０４の表面を機械的に保護する役割をもつ。
【０１４４】
また、カバー材８０４を接着した後、第１シール材８０５の露呈面を覆うように第２シール材８０６を設けている。第２シール材８０６は第１シール材８０５と同じ材料を用いることができる。
【０１４５】
以上のような構造でＥＬ素子を封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【０１４６】
[実施例６]
本実施例では実施例５に示したＥＬ表示装置の回路構成例を図１１に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路９０１、画素部９０６及びゲート側駆動回路９０７を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１４７】
ソース側駆動回路９０１は、シフトレジスタ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、バッファ９０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側駆動回路９０７は、シフトレジスタ９０８、バッファ９０９を設けている。
【０１４８】
また、本実施例において、画素部９０６は複数の画素を含み、その複数の画素にＥＬ素子が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に接続されていることが好ましい。
【０１４９】
これらソース側駆動回路９０１およびゲート側駆動回路９０７は実施例２〜４で得られるｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴで形成されている。
【０１５０】
なお、図示していないが、画素部９０６を挟んでゲート側駆動回路９０７の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【０１５１】
また、本実施例は実施例５と組み合わせることが可能である。
【０１５２】
［実施例７］
本実施例では、実施例５または実施例６に記載のＥＬ表示装置の各画素にメモリー素子（ＳＲＡＭ）を組み込んだ例を示す。図１２に画素１１０４の拡大図を示す。
【０１５３】
図１２において、１１０５はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ１１０５のゲート電極は、ゲート信号を入力するゲート信号線（Ｇ１〜Ｇｎ）のうちの１つであるゲート信号線１１０６に接続されている。スイッチングＴＦＴ１１０５のソース領域とドレイン領域は、一方が信号を入力するソース信号線（Ｓ１〜Ｓｎ）のうちの１つであるソース信号線１１０７に、もう一方がＳＲＡＭ１１０８の入力側に接続されている。ＳＲＡＭ１１０８の出力側は電流制御用ＴＦＴ１１０９のゲート電極に接続されている。
【０１５４】
また、電流制御用ＴＦＴ１１０９のソース領域とドレイン領域は、一方が電流供給線（Ｖ１〜Ｖｎ）の１つである電流供給線１１１０に接続され、もう一方はＥＬ素子１１１１に接続される。
【０１５５】
ＥＬ素子１１１１は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽極が電流制御用ＴＦＴ１１０９のソース領域またはドレイン領域と接続している場合、言い換えると陽極が画素電極の場合、陰極は対向電極となる。逆に陰極が電流制御用ＴＦＴ１１０９のソース領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、陽極は対向電極となる。
【０１５６】
ＳＲＡＭ１１０８はｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを２つずつ有しており、ｐチャネル型ＴＦＴのソース領域は高電圧側のＶｄｄｈに、ｎチャネル型ＴＦＴのソース領域は低電圧側のＶｓｓに、それぞれ接続されている。１つのｐチャネル型ＴＦＴと１つのｎチャネル型ＴＦＴとが対になっており、１つのＳＲＡＭの中にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの対が２組存在することになる。
【０１５７】
なお、本実施例のｎチャネル型ＴＦＴの構造は実施例１で形成されるｎチャネル型ＴＦＴとほぼ同じであるので、ここでは詳細な説明を省略する。また、ｐチャネル型ＴＦＴの構造も実施例１で形成されるｐチャネル型ＴＦＴとほぼ同じであるので、同様に省略する。
【０１５８】
また、対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのドレイン領域が互いに接続されている。また対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのゲート電極が互いに接続されている。そして互いに、一方の対になっているｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのドレイン領域が、他の一方の対になっているｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極と同じ電位に保たれている。
【０１５９】
そして一方の対になっているｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域は入力の信号（Ｖｉｎ）が入る入力側であり、もう一方の対になっているｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域は出力の信号（Ｖｏｕｔ）が出力される出力側である。
【０１６０】
ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転させた信号であるＶｏｕｔを出力するように設計されている。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄｄｈ相当のＨｉの信号となる。
【０１６１】
なお、本実施例で示すように、ＳＲＡＭが画素１１０４に一つ設けられている場合には、画素中のメモリーデータが保持されているため外部回路の大半を止めた状態で静止画を表示することが可能である。これにより、低消費電力化を実現することができる。
【０１６２】
また、画素に複数のＳＲＡＭを設けることも可能であり、ＳＲＡＭを複数設けた場合には、複数のデータを保持することができるので、時間階調による階調表示を可能にする。
【０１６３】
なお、本実施例の構成は、実施例１〜実施例６のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１６４】
［実施例８］
実施例５で示すＥＬ表示装置を用いた電子装置の一例を図１３を用いて説明する。図１３の表示装置は、基板上に形成されたＴＦＴによって画素１２２０から成る画素部１２２１、画素部の駆動に用いるデータ信号側駆動回路１２１５、ゲート信号側駆動回路１２１４が形成されている。データ信号側駆動回路１２１５はデジタル駆動の例を示しているが、シフトレジスタ１２１６、ラッチ回路１２１７、１２１８、バッファ回路１２１９から成っている。また、ゲート信号側駆動回路１２１４であり、シフトレジスタ、バッファ等（いずれも図示せず）を有している。
【０１６５】
画素部１２２１は、ＶＧＡの場合には６４０×４８０（横×縦）の画素を有し、図９または図１０で説明したように、各画素にはスイッチング用ＴＦＴおよび電流制御用ＴＦＴが配置されている。ＥＬ素子の動作は、ゲート配線が選択されるとスイッチング用ＴＦＴのゲートが開き、ソース配線のデータ信号がコンデンサに蓄積され、電流制御用ＴＦＴのゲートが開く。つまり、ソース配線から入力されるデータ信号により電流制御用ＴＦＴに電流が流れＥＬ素子が発光する。
【０１６６】
図１３で示すシステムブロック図は、ＰＤＡなどの携帯型情報端末の形態を示すものである。実施例１で示す表示装置には画素部１２２１、ゲート信号側駆動回路１２１４、データ信号側駆動回路１２１５が形成されている。
【０１６７】
この表示装置に接続する外部回路の構成は、安定化電源と高速高精度のオペアンプからなる電源回路１２０１、ＵＳＢ端子などを備えた外部インターフェイスポート１２０２、ＣＰＵ１２０３、入力手段として用いるペン入力タブレット１２１０及び検出回路１２１１、クロック信号発振器１２１２、コントロール回路１２１３などから成っている。
【０１６８】
ＣＰＵ１２０３は映像信号処理回路１２０４やペン入力タブレット１２１０からの信号を入力するタブレットインターフェイス１２０５などが内蔵されている。また、ＶＲＡＭ１２０６、ＤＲＡＭ１２０７、フラッシュメモリ１２０８及びメモリーカード１２０９が接続されている。ＣＰＵ１２０３で処理された情報は、映像信号（データ信号）として映像信号処理回路１２０４からコントロール回路１２１３に出力する。コントロール回路１２１３は、映像信号とクロックを、データ信号側駆動回路１２１５とゲート信号側駆動回路１２１４のそれぞれのタイミング仕様に変換する機能を持っている。
【０１６９】
具体的には、映像信号を表示装置の各画素に対応したデータに振り分ける機能と、外部から入力される水平同期信号及び垂直同期信号を、駆動回路のスタート信号及び内蔵電源回路の交流化のタイミング制御信号に変換する機能を持っている。
【０１７０】
ＰＤＡなどの携帯型情報端末はＡＣコンセントに接続しなくても、充電型のバッテリーを電源として屋外や電車の中などでも長時間使用できることが望まれている。また、このような電子装置は持ち運び易さを重点において、軽量化と小型化が同時に要求されている。電子装置の重量の大半を占めるバッテリーは容量を大きくすると重量増加してしまう。従って、このような電子装置の消費電力を低減するために、バックライトの点灯時間を制御したり、スタンバイモードを設定したりといった、ソフトウエア面からの対策も施す必要がある。
【０１７１】
例えば、ＣＰＵ１２０３に対して一定時間ペン入力タブレット１２１０からの入力信号がタブレットインターフェイス１２０５に入らない場合、スタンバイモードとなり、図１３において点線で囲んだ部分の動作を同期させて停止させる。表示装置ではＥＬ素子の発光強度を減衰させるか、映像の表示そのものを止める。または、各画素にメモリーを備えておき、静止画像の表示モードに切り替えるなどの処置をとる。こうして、電子装置の消費電力を低減させる。
【０１７２】
また、静止画像を表示するにはＣＰＵ１２０３の映像信号処理回路１２０４、ＶＲＡＭ１２０６のなどの機能を停止させ、消費電力の低減を図ることができる。図１３では動作をおこなう部分を点線で表示してある。また、コントーロラ１２１３は、ＩＣチップを用い、ＣＯＧ法で素子基板に装着してもよいし、表示装置内部に一体形成してもよい。
【０１７３】
また、本実施例は、実施例６または実施例７と自由に組み合わせることが可能である。
【０１７４】
［実施例９］
上記各実施例１乃至８のいずれか一を実施して形成された半導体装置は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１７５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４、図１５及び図１６に示す。
【０１７６】
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１７７】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１７８】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１７９】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１８０】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１８１】
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１８２】
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１８３】
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１８４】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８５】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８６】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１８７】
図１６（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を表示部２９０４に適用することができる。
【０１８８】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１８９】
図１６（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１９０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【０１９１】
【発明の効果】
本発明の製造工程で必要としたマスク数は、反射型のもので５枚、透過型のもので６枚でアクティブマトリクス基板を作製でき、一般的なアクティブマトリクス型の表示装置よりも少ない。即ち、ＴＦＴ及びＣＭＯＳ回路の製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できる。
【０１９２】
また、本発明は、画素ＴＦＴをｐチャネル型ＴＦＴとすることでオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることができた。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの作製工程を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 アクティブマトリクス型液晶表示装置の上面図。
【図５】 アクティブマトリクス型液晶表示装置のブロック回路図。
【図６】 アクティブマトリクス型液晶表示装置の断面図。
【図７】 画素部の上面図。
【図８】 画素の断面図。
【図９】 アクティブマトリクス型ＥＬ表示装置の断面図。
【図１０】 アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１１】 ＥＬ表示装置のブロック回路図。
【図１２】 ＥＬ表示装置の画素部を示す図。
【図１３】 表示装置を内蔵する電子装置のシステムブロック図。
【図１４】 電子機器の一例を示す図。
【図１５】 電子機器の一例を示す図。
【図１６】 電子機器の一例を示す図。
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネル、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ表示装置等に代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００４】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００５】
アクティブマトリクス型液晶表示装置の画素回路には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００６】
画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００８】
また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低かった。このように、アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導体装置において、このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきた。
【０００９】
【発明が解決しようとする課題】
従来では、ＬＤＤ構造を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１０】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【００１１】
【課題を解決するための手段】
製造コストの低減および歩留まりを実現するためには、工程数を削減することが一つの手段として考えられる。具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減する。フォトマスクはフォトリソグラフィーの技術において、エッチング工程の際、マスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１２】
本発明は、フォトマスクの枚数を従来より削減し、以下に示すような作製工程でＴＦＴを作製することを特徴としている。
【００１３】
本明細書で開示する本発明の作製方法は、
同一の絶縁表面上に画素部及び駆動回路を含む半導体装置の作製方法において、
絶縁表面上に半導体層を形成する第１の工程と、
前記半導体層上に絶縁膜を形成する第２の工程と、
前記絶縁膜上に、第１の幅を有する第１の導電層と、第２の導電層との積層からなる第１の電極を形成する第３の工程と、
前記第１の電極をマスクとして、前記半導体層にｎ型を付与する不純物元素を添加して第１の高濃度不純物領域を形成する第４の工程と、
前記第２の導電層をエッチングして、前記第１の幅を有する第１の導電層と、第２の幅を有する第２の導電層との積層からなる第２の電極を形成する第５の工程と、
前記第２の導電層をマスクとして、前記半導体層にｎ型を付与する不純物元素を添加して低濃度不純物領域を形成する第６の工程と、
駆動回路の一部を覆うマスクを形成した後、前記第１の導電層を選択的にエッチングして、前記第２の導電層と同じ幅を有する第１の導電層と、前記第２の導電層との積層からなる第３の電極を画素部に形成する第７の工程と、
画素部の半導体層にｐ型を付与する不純物元素を選択的に添加して第２の高濃度不純物領域を形成する第８の工程と、
を有することを特徴とする半導体装置の作製方法である。
【００１４】
上記作製方法において、第１の導電層及び第２の導電層を形成する材料としては、耐熱性導電性材料を用い、代表的にはタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前記元素を成分とする化合物或いは合金から形成する。
【００１５】
また、上記工程において、第１の電極の形状は、端部において、端部から内側に向かって徐々に厚さが増加する形状、いわゆるテーパー形状とする。
【００１６】
耐熱性導電性材料からなる第１の導電膜及び第２の導電膜を高速でかつ精度良くエッチングして、さらに端部をテーパー形状とするためには、高密度プラズマを用いたドライエッチング法を適用する。高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。特に、ＩＣＰエッチング装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
【００１７】
ＩＣＰを用いたプラズマ処理方法やプラズマ処理装置に関しては特開平９−２９３６００号公報で開示されている。同公報では、プラズマ処理を高精度に行うための手段として、高周波電力をインピーダンス整合器を介して４本の渦巻き状コイル部分が並列に接続されてなるマルチスパイラルコイルに印加してプラズマを形成する方法を用いている。ここで、各コイル部分の１本当たりの長さは、高周波の波長の１／４倍としている。さらに、被処理物を保持する下部電極にも、別途高周波電力を印加してバイアス電圧を付加する構成としている。
【００１８】
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、テーパー部の角度（テーパー角）は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５〜４５°まで変化させることができる。
【００１９】
また、上記第４の工程において、第１の高濃度不純物領域を自己整合的に形成するために、イオン化した不純物元素を、電界で加速してゲート絶縁膜（本発明では、第１の電極と半導体層とに密接してその両者の間に設けられる絶縁膜と、該絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する）を通過させて、半導体層に添加する方法を用いる。本明細書中において、この不純物元素の添加方法を便宜上「スルードープ法」と呼ぶ。
【００２０】
なお、本明細書において、不純物元素とは、半導体にｎ型を付与する不純物元素（リン、ヒ素）またはｐ型を付与する不純物元素（ボロン）のことを指している。
【００２１】
また、上記第５の工程により、ＩＣＰを用いたエッチング装置を用いて、第２の導電層を選択的にエッチングして、前記第２の電極を構成する第２の導電層１７ｃの第２の幅を、前記第１の幅より狭くする。また、前記第２の電極における前記第１の導電層の端部におけるテーパー角は、前記第２の導電層の端部におけるテーパー角より小さくする。
【００２２】
本発明は、このような形状の第２の電極とすることによって、前記第６の工程でスルードープ法を用い、第２の電極を構成する第１の導電層のテーパー形状となっている部分（テーパー部）の下方に存在する半導体層に、不純物元素の濃度がチャネル形成領域から遠ざかるにつれて連続的に高くなる低濃度不純物領域を自己整合的に形成することを特徴としている。ただし、連続的に高くなっているといっても、低濃度不純物領域における濃度差は、ほとんど生じていない。
【００２３】
このように緩やかな濃度勾配を有する低濃度不純物領域を自己整合的に形成するために、イオン化した不純物元素を、電界で加速して第２の電極を構成する第１の導電層のテーパー部とゲート絶縁膜を通過させて、半導体層に添加する。こうして、第２の電極を構成する第１の導電層のテーパー部にスルードープ法を行うことで、第１の導電層のテーパー部の厚さによって、半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化する低濃度不純物領域を形成することができる。
【００２４】
なお、上記スルードープを行った第６の工程直後において、低濃度不純物領域は、ゲート絶縁膜を介して第２の電極を構成する第１の導電層のテーパー部と重なっている。
【００２５】
また、上記第７の工程により、後にｐチャネル型ＴＦＴのゲート電極となる第１の導電層のテーパー部を選択的にエッチングする。この第７の工程により、マスクで覆われなかった第１の導電層の幅は、前記第２の電極における前記第２の導電層の幅とほぼ同じとなり、第３の電極が形成される。従って、本発明において、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのゲート電極の形状が大きく異なっており、ＴＦＴの構造が全く異なったものとなっている。即ち、ｎチャネル型ＴＦＴのゲート電極は第２の電極であり、ｐチャネル型ＴＦＴのゲート電極は第３の電極である。また、エッチング条件を適宜設定して、前記第７の工程と同時、あるいはその後に前記絶縁膜を除去して第１の高濃度不純物領域の一部を露呈させてもよい。
【００２６】
上記作製方法において、第１の工程に第１のフォトリソグラフィー工程を行い、第３の工程に第２のフォトリソグラフィー工程を行っているが、その他の工程（第４〜第６の工程）では、第２のフォトリソグラフィー工程で使用したレジストマスクをそのまま使用しているため、フォトリソグラフィー工程を行っていない。また、第７の工程に第３のフォトリソグラフィー工程を行っているが、その後の第８の工程では、第３のフォトリソグラフィー工程で使用したレジストマスクをそのまま使用しているため、フォトリソグラフィー工程を行っていない。
【００２７】
従って、上記第８の工程の後、形成される層間絶縁膜にコンタクトホールを形成のための第４のフォトリソグラフィー工程と、半導体層に達するソース電極、ドレイン電極、または画素電極（反射電極）を形成するための第５のフォトリソグラフィー工程を行うことで、反射型の表示装置を作製することができる。
【００２８】
なお、透過型の表示装置を作製する場合には、透明導電膜からなる画素電極を形成するための第６のフォトリソグラフィー工程を行うことで作製することができる。
【００２９】
このようにフォトマスク数を削減しながらも、本発明はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを備えた半導体装置を作製することができる。本発明の構成を以下に示す。
【００３０】
本明細書に開示する本発明は、
同一の絶縁表面上に画素部及び駆動回路を含む半導体装置において、
前記画素部の画素電極に接続するＴＦＴはｐチャネル型ＴＦＴで形成し、
前記駆動回路はｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴで形成することを特徴とする半導体装置である。
【００３１】
また、上記構成において、前記ｎチャネル型ＴＦＴのゲート電極は、第１の幅を有する第１の導電層を下層とし、前記第１の幅より狭い第２の幅を有する第２の導電層を上層とする積層構造（上記作製方法では第２の電極に相当する）を有することを特徴としている。
【００３２】
また、上記構成において、前記ｎチャネル型ＴＦＴの半導体層は、前記第２の導電層と重なるチャネル形成領域と、前記第１の導電層と一部重なる低濃度不純物領域と、第１の高濃度不純物領域からなるソース領域及びドレイン領域とを有していることを特徴としている。なお、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、または前記チャネル形成領域と前記ドレイン領域との間に存在することを特徴としている。
【００３３】
また、上記構成において、前記ｎチャネル型ＴＦＴは、ゲート電極と重なる領域（ＧＯＬＤ領域）と、ゲート電極と重ならない領域（ＬＤＤ領域）とを備えている点である。
【００３４】
なお、本明細書では、絶縁膜を介してゲート電極と重なる低濃度不純物領域をＧＯＬＤ領域と呼び、ゲート電極と重ならない低濃度不純物領域をＬＤＤ領域と呼ぶ。
【００３５】
また、上記構成において、前記ｐチャネル型ＴＦＴのゲート電極は、第１の導電層を下層とし、前記第１の導電層と同じ幅を有する第２の導電層を上層とする積層構造（上記作製方法では第３の電極に相当する）を有することを特徴としている。
【００３６】
また、上記構成において、前記ｐチャネル型ＴＦＴの半導体層は、前記第１の導電層及び前記第２の導電層と重なるチャネル形成領域と、第２の高濃度不純物領域からなるソース領域及びドレイン領域とを有していることを特徴としている。
【００３７】
また、上記構成を備えたｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを用いて液晶表示装置やＥＬ表示装置に代表される電気光学装置を形成することを特徴としている。
【００３８】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００３９】
まず、基板上に下地絶縁膜を形成する。基板としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４０】
また、下地絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。ここでは下地膜として２層構造を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００４１】
次いで、下地絶縁膜上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００４２】
次いで、半導体層を覆う絶縁膜を形成する。
【００４３】
絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜はゲート絶縁膜となる。
【００４４】
次いで、絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜と、Ｗ膜からなる第２の導電膜を積層形成した。なお、ここでは、第１の導電膜をＴａＮ、第２の導電膜をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００４５】
次いで、第２のフォトマスクを用いてレジストマスクを形成し、ＩＣＰエッチング装置を用いて第１のエッチング工程を行う。この第１のエッチング工程によって、第２の導電膜をエッチングして、端部においてテーパー形状を有する部分（テーパー部）を有する第２の導電層を得る。
【００４６】
ここで、テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。第２の導電層のテーパー角は、エッチング条件を適宜、選択することによって、５〜４５°の範囲とすることができる。
【００４７】
次いで、レジストマスクをそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチングを行う。この第２のエッチング工程によって、第１の導電膜をエッチングして第１の導電層を形成する。第１の導電層は、第１の幅を有している。なお、この第２のエッチングの際、レジストマスク、第２の導電層、及び絶縁膜もわずかにエッチングされる。
【００４８】
なお、ここでは、絶縁膜の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、特に限定されず、１回のエッチング工程で行ってもよい。
【００４９】
次いで、レジストマスクをそのままの状態にしたまま、第１のドーピング工程を行う。この第１のドーピング工程によって絶縁膜を介してスルードープを行い、ｎ型不純物元素が高濃度に添加された第１の高濃度不純物領域を形成する。
【００５０】
次いで、レジストマスクを用いて、ＩＣＰエッチング装置を用いて第３のエッチング工程を行う。この第３のエッチング工程によって、第１の導電層及び第２の導電層をエッチングする。第２の導電層は、第２の幅を有する。なお、この第３のエッチングの際、レジストマスク及び絶縁膜もわずかにエッチングされる。
【００５１】
次いで、レジストマスクをそのままの状態にしたまま、第２のドーピング工程を行う。この第２のドーピング工程によって第１の導電層のテーパー部及び絶縁膜を介してスルードープを行い、ｎ型不純物元素が低濃度に添加された低濃度不純物領域を形成する。なお、この第２のドーピングの際、第１の高濃度不純物領域にもドーピングされる。
【００５２】
次いで、レジストマスクを除去して、駆動回路のｎチャネル型ＴＦＴの活性層となる半導体層を覆うレジストマスクを第３のフォトマスクを用いて形成する。
【００５３】
次いで、第４のエッチング工程を行う。この第４のエッチング工程によって、第１の導電層のテーパー部を一部除去する。ここで、第１の幅を有していた第１の導電層が、第２の導電層と同じ幅となった。本発明では、この第１の導電層とその上に積層された第２の導電層がｐチャネル型ＴＦＴのゲート電極となる。なお、この第４のエッチングと同時、あるいは前後で絶縁膜の一部もエッチングし、前記第１の高濃度不純物領域を露呈させてもよい。
【００５４】
次いで、レジストマスクをそのままの状態にしたまま、第３のドーピング工程を行う。この第３のドーピング工程によって、ｐ型不純物元素が高濃度に添加された第２の高濃度不純物領域を形成する。
【００５５】
この後、レジストマスクを除去し、半導体層に添加された不純物元素の活性化を行う。次いで、層間絶縁膜を形成した後、第４のフォトマスクを用いたレジストマスクによりコンタクトホールを形成し、第５のフォトマスクを用いたレジストマスクによりソース電極及びドレイン電極（画素電極となる反射電極）を形成する。
【００５６】
こうして、フォトマスク５枚で、同一基板上にｐチャネル型ＴＦＴを画素ＴＦＴとする画素部と、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを備えた駆動回路を形成することができる。
【００５７】
本明細書で示すｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、オペアンプ、γ補正回路など）をも構成することができる。さらに各画素にメモリー素子（ＳＲＡＭ）や撮像素子（フォトダイオード）を組み込んでもよい。
【００５８】
また、本発明により駆動回路に形成されたｎチャネル型ＴＦＴの特徴は、チャネル形成領域と第１の高濃度不純物領域（ドレイン領域またはソース領域）との間に設けられる低濃度不純物領域において、ゲート電極（第２の電極）と重なる領域（ＧＯＬＤ領域）と、ゲート電極と重ならない領域（ＬＤＤ領域）とを備えている点である。
【００５９】
また、本発明により画素部または駆動回路に形成されたｐチャネル型ＴＦＴの特徴は、チャネル形成領域と第２の高濃度不純物領域（ドレイン領域またはソース領域）とを有し、第２の高濃度不純物領域はゲート電極（第３の電極）と重ならない点である。
【００６０】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００６１】
【実施例】
［実施例１］
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に図１〜図４を用いて説明する。
【００６２】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００６３】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００６４】
次いで、下地膜上に結晶質半導体膜１０２を形成する。結晶質半導体膜１０２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られる。（図１（Ａ））
【００６５】
また、レーザー結晶化法で結晶質半導体膜１０２を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００６６】
本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。
【００６７】
次いで、得られた結晶質半導体膜１０２を所望の形状にパターニングして半導体層１０３〜１０７を形成する。この半導体層１０３〜１０７の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。本実施例では、結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０３〜１０７を形成した。
【００６８】
次いで、半導体層１０３〜１０７を形成した後、マスク絶縁膜１０８を積層成膜してＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行った。（図１（Ｂ））なお、このドーピングは特に行わなくともよい。
【００６９】
次いでマスク絶縁膜１０８を除去した後、半導体層１０３〜１０７を覆うゲート絶縁膜１０９を形成する。ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７０】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７１】
次いで、図１（Ｃ）に示すように、ゲート絶縁膜１０９上に膜厚２０〜１００ｎｍの第１の導電膜１１０と、膜厚１００〜４００ｎｍの第２の導電膜１１１とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１１０と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１１１を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００７２】
なお、本実施例では、第１の導電膜１１０をＴａＮ、第２の導電膜１１１をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００７３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１１２を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。なお、ここでの第１エッチング条件でのエッチングは、実施の形態に記載した第１のエッチング工程に相当する。
【００７４】
この後、レジストからなるマスク１１２を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。なお、ここでの第２エッチング条件でのエッチングは、実施の形態に記載した第２のエッチング工程に相当する。
【００７５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１３〜１１８（第１の導電層１１３ａ〜１１８ａと第２の導電層１１３ｂ〜１１８ｂ）を形成する。なお、本明細書では、この第１の形状の導電層を第１の電極とも呼んでいる。ここでは図示しないが第１のエッチング処理の条件によってはゲート絶縁膜がわずかにエッチングされることがある。
【００７６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図２（Ａ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１３〜１１８がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の高濃度不純物領域１１９ａ〜１１９ｅが形成される。第１の高濃度不純物領域１１９ａ〜１１９ｅには１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。なお、ここでの第１のドーピング処理は、実施の形態に記載した第１のドーピング工程に相当する。
【００７７】
次いで、レジストマスクをそのままの状態としたまま、図２（Ｂ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。なお、ここでは第１の導電層を残存させるようにしたが、第１の導電層の端部がテーパー形状となるなら、第１の導電層が多少エッチングされてもよい。こうして、第２形状の導電層１２１〜１２６（第１の導電膜１２１ａ、１２２ａ、１２３ａ、１２４ａ、１２５ａ、１２６ａと第２の導電膜１２１ｂ、１２２ｂ、１２３ｂ、１２４ｂ、１２５ｂ、１２６ｂ）を形成する。なお、本明細書では、この第２の形状の導電層を第２の電極とも呼んでいる。なお、ここでの第２のエッチング処理は、実施の形態に記載した第３のエッチング工程に相当する。１２０はゲート絶縁膜であり、第２の形状の導電層で覆われない領域はさらに薄くなった。
【００７８】
次いで、レジストマスクをそのままの状態としたまま、第２のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。（図２（Ｃ））この場合、第２形状の導電層のうち、第２の導電膜はドーピングする元素に対してマスクとなり、加速電圧を適宣調節（例えば、７０〜１２０ｋｅＶ）して、ゲート絶縁膜及び第１の導電膜のテーパ部を通過した不純物元素により低濃度不純物領域（ｎ−領域）１２７ａ〜１２７ｅを形成する。例えば、低濃度不純物領域（ｎ−領域）におけるリン（Ｐ）濃度は１×１０17〜１×１０19／ｃｍ3の範囲となるようにする。
【００７９】
次いで、レジストマスクを除去した後、フォトリソグラフィ法により、駆動回路のｎチャネルＴＦＴとなる領域を覆うレジストマスク１２８を形成した後、エッチングを行い、第３の形状の導電層（第１の導電膜１２１ｃ、１２３ｃ、１２５ｃ、１２６ｃと第２の導電膜１２１ｂ、１２３ｂ、１２５ｂ、１２６ｂ）と絶縁膜１２９〜１３４を形成する。（図２（Ｄ））なお、本明細書では、この第３の形状の導電層を第３の電極とも呼んでいる。こうして、レジストマスク１２８で覆われたＴＦＴ以外のＴＦＴは、第１の導電膜と低濃度不純物領域（ｎ−領域）とが重ならないＴＦＴとすることができる。また、レジストマスクで覆われたＴＦＴの半導体層は絶縁膜で覆われている。なお、ここでは選択的に絶縁膜を除去して第１の高濃度不純物領域を露呈させたが、特に絶縁膜を除去しなくてもよい。
【００８０】
次いで、レジストマスク１２８をそのままにして、図３（Ａ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層にｐ型の不純物（アクセプタ）をドーピングする。ここでは、第３の電極をマスクとして自己整合的にドーピングして第２の高濃度不純物領域１３４〜１３６が形成される。ｐ型の不純物元素として典型的にはボロン（Ｂ）を用いる。第２の高濃度不純物領域（ｐ＋領域）１３４〜１３６の不純物濃度は２×１０20〜２×１０21／ｃｍ3となるようにし、含有するリン濃度の１．５〜３倍のボロンを添加して半導体層の導電型を反転させる。
【００８１】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。その後、図３（Ｂ）に示すように、窒化シリコン膜または酸化窒化シリコン膜から成る保護絶縁膜１３７をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの半導体層に添加された不純物元素を活性化する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。また、保護絶縁膜１３７を形成する前に活性化処理を行っても良い。また、保護絶縁膜１３７上にプラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した後で活性化処理を行っても良い。
【００８２】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む第１の高濃度不純物領域及び第２の高濃度不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８３】
さらに、水素化処理を行う。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【００８４】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００８５】
次いで、層間絶縁膜１３８を形成する。層間絶縁膜１３８は、ポリイミド、アクリルなどの有機絶縁物材料で形成する。勿論、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）を用いて形成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【００８６】
次いで、コンタクトホールを形成し、ソース配線またはドレイン配線１３９〜１４７、及び画素電極１４８を形成する。ここでは、画素電極に反射電極を用いるため、画素電極１４８の材料としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。なお、ここでは反射型の表示装置を作製する例を示したが、透過型の表示装置を作製する場合は、画素電極に透明導電膜を用いればよい。
【００８７】
以上の工程で、ｎチャネル型ＴＦＴ１５３、１５４とｐチャネル型ＴＦＴ１５１、１５２と含む駆動回路１４９と、ｐチャネル型ＴＦＴ１５５である画素ＴＦＴ及び保持容量１５６を含む画素部１５０を同一基板上に得ることができる。こうして形成された基板をアクティブマトリクス基板と呼ぶ。
【００８８】
画素部１５０の画素ＴＦＴを構成するｐチャネル型ＴＦＴ１５５は、ゲート電極と重なるチャネル形成領域、ゲート電極の外側にソース領域またはドレイン領域として機能する不純物領域を有している。本実施例は、このようなｐチャネル型ＴＦＴを画素部１５０の画素ＴＦＴに用いることでオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることができた。
【００８９】
また、画素部１５０の保持容量１５６の一方の電極として機能する半導体層には、それぞれｐ型を付与する不純物元素が添加されている。保持容量１５６は、絶縁膜１３４を誘電体として、電極１２６ｂ、１２６ｃと、半導体層１３６とで形成している。
【００９０】
また、駆動回路１４９において、ロジック回路部やサンプリング回路部を構成するｐチャネル型ＴＦＴ１５１、１５２にはチャネル形成領域、ソース領域またはドレイン領域として機能する不純物領域を有している。
【００９１】
駆動回路１４９において、特にロジック回路部を構成するｎチャネル型ＴＦＴ１５３には高速動作を重視したＴＦＴ構造とすることが好ましく、チャネル形成領域、ゲート電極と重なる不純物領域（Gate Overlapped Drain：ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域を有している。
【００９２】
本実施例のアクティブマトリクス基板の製造工程で必要としたマスク数は、５枚であり、一般的なアクティブマトリクス型の表示装置よりも少ない。即ち、ＴＦＴ及びＣＭＯＳ回路の製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できた。
【００９３】
[実施例２]
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図４を用いる。
【００９４】
図４に示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子、外部入力端子と各回路の入力部までを接続する配線８１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板８２とがシール材８３を介して貼り合わされている。
【００９５】
ゲート側駆動回路８４と重なるように対向基板側に遮光層８６ａが設けられ、ソース側駆動回路８５と重なるように対向基板側に遮光層８６ｂが形成されている。また、画素部８７上の対向基板側に設けられたカラーフィルタ８８は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００９６】
ここでは、カラー化を図るためにカラーフィルタ８８を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【００９７】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層８６ａ、８６ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【００９８】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【００９９】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ８９が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【０１００】
また、本実施例は反射型の表示装置であるので対向基板のみに偏光板（図示しない）を貼りつける。ただし、透過型の表示装置である場合、アクティブマトリクス基板と対向基板とに偏光板をそれぞれ貼りつける。
【０１０１】
以上のようにして作製される液晶表示装置は各種電子機器の表示部として用いることができる。
【０１０２】
また、上記液晶表示装置におけるブロック図を図５に示す。なお、図５はアナログ駆動を行うための回路構成である。本実施例では、ソース側駆動回路９０、画素部９１及びゲート側駆動回路９２を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１０３】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１０４】
また、本実施例において、画素部９１は複数の画素を含み、その複数の画素に各々ＴＦＴ素子（ｐチャネル型ＴＦＴ）が設けられている。
【０１０５】
これらソース側駆動回路９０およびゲート側駆動回路９２はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで形成されるＣＭＯＳ回路を基本単位として形成されている。
【０１０６】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらにゲート側駆動回路を設けても良い。
【０１０７】
[実施例３]
本実施例では実施例１とは異なるアクティブマトリクス基板の作製方法について図６を用いて説明する。実施例１では反射型の表示装置を形成したが、本実施例では、透過型の表示装置を形成し、実施例１よりもマスク数が１枚増える。
【０１０８】
なお、本実施例は層間絶縁膜を形成する工程までは実施例１と同一であるのでここでは省略する。ただし、本実施例ではニッケルを用いた結晶質半導体膜の形成方法に代えて、レーザー光の照射を用いて結晶質半導体膜を形成した。
【０１０９】
実施例１に従って層間絶縁膜を形成した後、層間絶縁膜上に透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることによって画素電極２０１を形成する。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【０１１０】
次いで、層間絶縁膜にコンタクトホールを形成した後、第１の高濃度不純物領域または第２の高濃度不純物領域とそれぞれ電気的に接続する電極を形成する。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【０１１１】
また、画素部においては、第２の高濃度不純物領域と接する接続電極２０２を形成し、画素電極２０１と一部重なるようにパターニングする。
【０１１２】
以上の工程で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴと含む駆動回路と、ｐチャネル型ＴＦＴである画素ＴＦＴ及び保持容量を含む画素部を同一基板上に得ることができる。
【０１１３】
なお、以降の工程は、実施例１または実施例２に従って作製すれば、反射型の表示装置を得ることができる。
【０１１４】
[実施例４]
本実施例では反射型の表示装置の画素構造の一例を図７に示し、断面構造を図８に示す。図７におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図を図８に示した。
【０１１５】
本実施例では保持容量は、第２の半導体層１００２上の絶縁膜を誘電体として、第２の半導体層１００２と、容量電極１００５とで形成している。なお、容量電極１００５は、容量配線１００９と接続されている。また、容量電極１００５は、第１の電極１００４及びソース配線１００６と同じ絶縁膜上に同時に形成される。また、容量配線は、画素電極１０１１、接続電極１０１０、ゲート配線１００７と同じ絶縁膜上に同時に形成される。
【０１１６】
また、本実施例では、実施例１と同様にして画素ＴＦＴがｐチャネル型ＴＦＴで形成され、不純物領域１０１２、１０１３にはｐ型を付与する不純物元素が添加されている。なお、１０１２はソース領域、１０１３はドレイン領域である。また、不純物領域１０１４にはｎ型を付与する不純物元素が添加されている。なお、ｎ型を付与する不純物元素に代えて、不純物領域１０１４にｐ型を付与する不純物元素を添加してもよい。
【０１１７】
また、本実施例では、ゲート電極とソース配線を同時に形成する例を示したが、マスクを１枚増やし、さらにゲート電極と第１の電極及び容量配線を別の工程で形成してもよい。即ち、まず、半導体層と重なりゲート電極となる部分だけを形成し、ｐ型の不純物元素を添加し、活性化を行った後、ゲート電極と重ねて第１の電極を形成する。この際、コンタクトホールの形成を行うことなく、単なる重ね合わせでゲート電極と第１の電極とのコンタクトを形成する。また、第１の電極と同時にソース配線、容量配線を形成する。こうすることによって第１の電極及びソース配線の材料として低抵抗なアルミニウムや銅を用いることが可能となる。また、容量配線に重なる半導体層にｐ型またはｎ型の不純物元素を添加して保持容量の増加を図ることができる。
【０１１８】
なお、本実施例は実施例１または実施例３と自由に組み合わせることができる。
【０１１９】
［実施例５］
本実施例は、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について図９を用い、以下に説明する。なお、本実施例は、画素部に使用するＴＦＴを全てＰチャネル型ＴＦＴで構成したＥＬ表示装置の例である。
【０１２０】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図９に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。
【０１２１】
図９において、基板７００上に設けられたスイッチングＴＦＴ６０３は図３（Ｃ）のｐチャネル型ＴＦＴ１５５を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ１５５の説明を参照すれば良い。
【０１２２】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、三つ形成されるトリプルゲート構造であっても良い。
【０１２３】
また、基板７００上に設けられた駆動回路はＣＭＯＳ回路を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ１５３とｐチャネル型ＴＦＴ１５１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１２４】
また、配線７０１、７０３はＣＭＯＳ回路のソース配線、７０２はドレイン配線、７０４はスイッチングＴＦＴのソース領域とを電気的に接続するソース配線、７０５はスイッチングＴＦＴのドレイン領域とを電気的に接続するドレイン配線として機能する。
【０１２５】
なお、電流制御ＴＦＴ６０４は図３のｐチャネル型ＴＦＴ１５１を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ１５１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１２６】
また、配線７０６は電流制御ＴＦＴのソース配線（電流供給線に相当する）であり、７０７は電流制御ＴＦＴの画素電極７１０上に重ねることで画素電極７１０と電気的に接続する電極である。
【０１２７】
なお、７１０は、透明導電膜からなる画素電極（ＥＬ素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。画素電極７１０は、上記配線を形成する前に平坦な層間絶縁膜７１１上に形成する。本実施例においては、樹脂からなる平坦化膜７１１を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１２８】
配線７０１〜７０７を形成後、図９に示すようにバンク７１２を形成する。バンク７１２は１００〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。
【０１２９】
なお、バンク７１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク７１２の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子や金属粒子の添加量を調節すれば良い。
【０１３０】
画素電極７１０の上にはＥＬ層７１３が形成される。なお、図９では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０１３１】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、ＥＬ層として一重項励起により発光する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１３２】
次に、ＥＬ層７１３の上には導電膜からなる陰極７１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０１３３】
この陰極７１４まで形成された時点でＥＬ素子７１５が完成する。なお、ここでいうＥＬ素子７１５は、画素電極（陽極）７１０、ＥＬ層７１３及び陰極７１４で形成されたコンデンサを指す。
【０１３４】
ＥＬ素子７１５を完全に覆うようにしてパッシベーション膜７１６を設けることは有効である。パッシベーション膜７１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１３５】
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層７１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、ＥＬ層７１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間にＥＬ層７１３が酸化するといった問題を防止できる。
【０１３６】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１３７】
さらに、ＥＬ素子を保護するための封止（または封入）工程まで行った後の本実施例のＥＬ発光装置について図１０を用いて説明する。
【０１３８】
図１０（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図１０（Ｂ）は図１０（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された８０１は画素部、８０２はソース側駆動回路、８０３はゲート側駆動回路である。また、８０４はカバー材、８０５は第１シール材、８０６は第２シール材である。
【０１３９】
なお、８０８はソース側駆動回路８０２及びゲート側駆動回路８０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）８０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
【０１４０】
次に、断面構造について図１０（Ｂ）を用いて説明する。基板８００の上方には画素部、ソース側駆動回路８０９が形成されており、画素部は電流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極８１１を含む複数の画素により形成される。また、ソース側駆動回路８０９はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。なお、基板８００には偏光板（代表的には円偏光板）を貼り付けても良い。
【０１４１】
また、画素電極８１１の両端にはバンク８１２が形成され、画素電極８１１上にはＥＬ層８１３およびＥＬ素子の陽極８１４が形成される。陽極８１４は全画素に共通の配線としても機能し、接続配線８１５を経由してＦＰＣ８１６に電気的に接続されている。さらに、画素部及びソース側駆動回路８０９に含まれる素子は全てパッシベーション膜（図示しない）で覆われている。
【０１４２】
また、第１シール材８０５によりカバー材８０４が貼り合わされている。なお、カバー材８０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。そして、第１シール材８０５の内側には空隙８１７が形成されている。なお、第１シール材８０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙８１７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【０１４３】
なお、カバー材８０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）を２〜３０ｎｍの厚さに設けると良い。このような炭素膜（ここでは図示しない）は、酸素および水の侵入を防ぐとともにカバー材８０４の表面を機械的に保護する役割をもつ。
【０１４４】
また、カバー材８０４を接着した後、第１シール材８０５の露呈面を覆うように第２シール材８０６を設けている。第２シール材８０６は第１シール材８０５と同じ材料を用いることができる。
【０１４５】
以上のような構造でＥＬ素子を封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【０１４６】
[実施例６]
本実施例では実施例５に示したＥＬ表示装置の回路構成例を図１１に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路９０１、画素部９０６及びゲート側駆動回路９０７を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１４７】
ソース側駆動回路９０１は、シフトレジスタ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、バッファ９０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側駆動回路９０７は、シフトレジスタ９０８、バッファ９０９を設けている。
【０１４８】
また、本実施例において、画素部９０６は複数の画素を含み、その複数の画素にＥＬ素子が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に接続されていることが好ましい。
【０１４９】
これらソース側駆動回路９０１およびゲート側駆動回路９０７は実施例２〜４で得られるｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴで形成されている。
【０１５０】
なお、図示していないが、画素部９０６を挟んでゲート側駆動回路９０７の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【０１５１】
また、本実施例は実施例５と組み合わせることが可能である。
【０１５２】
［実施例７］
本実施例では、実施例５または実施例６に記載のＥＬ表示装置の各画素にメモリー素子（ＳＲＡＭ）を組み込んだ例を示す。図１２に画素１１０４の拡大図を示す。
【０１５３】
図１２において、１１０５はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ１１０５のゲート電極は、ゲート信号を入力するゲート信号線（Ｇ１〜Ｇｎ）のうちの１つであるゲート信号線１１０６に接続されている。スイッチングＴＦＴ１１０５のソース領域とドレイン領域は、一方が信号を入力するソース信号線（Ｓ１〜Ｓｎ）のうちの１つであるソース信号線１１０７に、もう一方がＳＲＡＭ１１０８の入力側に接続されている。ＳＲＡＭ１１０８の出力側は電流制御用ＴＦＴ１１０９のゲート電極に接続されている。
【０１５４】
また、電流制御用ＴＦＴ１１０９のソース領域とドレイン領域は、一方が電流供給線（Ｖ１〜Ｖｎ）の１つである電流供給線１１１０に接続され、もう一方はＥＬ素子１１１１に接続される。
【０１５５】
ＥＬ素子１１１１は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽極が電流制御用ＴＦＴ１１０９のソース領域またはドレイン領域と接続している場合、言い換えると陽極が画素電極の場合、陰極は対向電極となる。逆に陰極が電流制御用ＴＦＴ１１０９のソース領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、陽極は対向電極となる。
【０１５６】
ＳＲＡＭ１１０８はｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを２つずつ有しており、ｐチャネル型ＴＦＴのソース領域は高電圧側のＶｄｄｈに、ｎチャネル型ＴＦＴのソース領域は低電圧側のＶｓｓに、それぞれ接続されている。１つのｐチャネル型ＴＦＴと１つのｎチャネル型ＴＦＴとが対になっており、１つのＳＲＡＭの中にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの対が２組存在することになる。
【０１５７】
なお、本実施例のｎチャネル型ＴＦＴの構造は実施例１で形成されるｎチャネル型ＴＦＴとほぼ同じであるので、ここでは詳細な説明を省略する。また、ｐチャネル型ＴＦＴの構造も実施例１で形成されるｐチャネル型ＴＦＴとほぼ同じであるので、同様に省略する。
【０１５８】
また、対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのドレイン領域が互いに接続されている。また対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのゲート電極が互いに接続されている。そして互いに、一方の対になっているｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのドレイン領域が、他の一方の対になっているｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極と同じ電位に保たれている。
【０１５９】
そして一方の対になっているｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域は入力の信号（Ｖｉｎ）が入る入力側であり、もう一方の対になっているｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域は出力の信号（Ｖｏｕｔ）が出力される出力側である。
【０１６０】
ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転させた信号であるＶｏｕｔを出力するように設計されている。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄｄｈ相当のＨｉの信号となる。
【０１６１】
なお、本実施例で示すように、ＳＲＡＭが画素１１０４に一つ設けられている場合には、画素中のメモリーデータが保持されているため外部回路の大半を止めた状態で静止画を表示することが可能である。これにより、低消費電力化を実現することができる。
【０１６２】
また、画素に複数のＳＲＡＭを設けることも可能であり、ＳＲＡＭを複数設けた場合には、複数のデータを保持することができるので、時間階調による階調表示を可能にする。
【０１６３】
なお、本実施例の構成は、実施例１〜実施例６のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１６４】
［実施例８］
実施例５で示すＥＬ表示装置を用いた電子装置の一例を図１３を用いて説明する。図１３の表示装置は、基板上に形成されたＴＦＴによって画素１２２０から成る画素部１２２１、画素部の駆動に用いるデータ信号側駆動回路１２１５、ゲート信号側駆動回路１２１４が形成されている。データ信号側駆動回路１２１５はデジタル駆動の例を示しているが、シフトレジスタ１２１６、ラッチ回路１２１７、１２１８、バッファ回路１２１９から成っている。また、ゲート信号側駆動回路１２１４であり、シフトレジスタ、バッファ等（いずれも図示せず）を有している。
【０１６５】
画素部１２２１は、ＶＧＡの場合には６４０×４８０（横×縦）の画素を有し、図９または図１０で説明したように、各画素にはスイッチング用ＴＦＴおよび電流制御用ＴＦＴが配置されている。ＥＬ素子の動作は、ゲート配線が選択されるとスイッチング用ＴＦＴのゲートが開き、ソース配線のデータ信号がコンデンサに蓄積され、電流制御用ＴＦＴのゲートが開く。つまり、ソース配線から入力されるデータ信号により電流制御用ＴＦＴに電流が流れＥＬ素子が発光する。
【０１６６】
図１３で示すシステムブロック図は、ＰＤＡなどの携帯型情報端末の形態を示すものである。実施例１で示す表示装置には画素部１２２１、ゲート信号側駆動回路１２１４、データ信号側駆動回路１２１５が形成されている。
【０１６７】
この表示装置に接続する外部回路の構成は、安定化電源と高速高精度のオペアンプからなる電源回路１２０１、ＵＳＢ端子などを備えた外部インターフェイスポート１２０２、ＣＰＵ１２０３、入力手段として用いるペン入力タブレット１２１０及び検出回路１２１１、クロック信号発振器１２１２、コントロール回路１２１３などから成っている。
【０１６８】
ＣＰＵ１２０３は映像信号処理回路１２０４やペン入力タブレット１２１０からの信号を入力するタブレットインターフェイス１２０５などが内蔵されている。また、ＶＲＡＭ１２０６、ＤＲＡＭ１２０７、フラッシュメモリ１２０８及びメモリーカード１２０９が接続されている。ＣＰＵ１２０３で処理された情報は、映像信号（データ信号）として映像信号処理回路１２０４からコントロール回路１２１３に出力する。コントロール回路１２１３は、映像信号とクロックを、データ信号側駆動回路１２１５とゲート信号側駆動回路１２１４のそれぞれのタイミング仕様に変換する機能を持っている。
【０１６９】
具体的には、映像信号を表示装置の各画素に対応したデータに振り分ける機能と、外部から入力される水平同期信号及び垂直同期信号を、駆動回路のスタート信号及び内蔵電源回路の交流化のタイミング制御信号に変換する機能を持っている。
【０１７０】
ＰＤＡなどの携帯型情報端末はＡＣコンセントに接続しなくても、充電型のバッテリーを電源として屋外や電車の中などでも長時間使用できることが望まれている。また、このような電子装置は持ち運び易さを重点において、軽量化と小型化が同時に要求されている。電子装置の重量の大半を占めるバッテリーは容量を大きくすると重量増加してしまう。従って、このような電子装置の消費電力を低減するために、バックライトの点灯時間を制御したり、スタンバイモードを設定したりといった、ソフトウエア面からの対策も施す必要がある。
【０１７１】
例えば、ＣＰＵ１２０３に対して一定時間ペン入力タブレット１２１０からの入力信号がタブレットインターフェイス１２０５に入らない場合、スタンバイモードとなり、図１３において点線で囲んだ部分の動作を同期させて停止させる。表示装置ではＥＬ素子の発光強度を減衰させるか、映像の表示そのものを止める。または、各画素にメモリーを備えておき、静止画像の表示モードに切り替えるなどの処置をとる。こうして、電子装置の消費電力を低減させる。
【０１７２】
また、静止画像を表示するにはＣＰＵ１２０３の映像信号処理回路１２０４、ＶＲＡＭ１２０６のなどの機能を停止させ、消費電力の低減を図ることができる。図１３では動作をおこなう部分を点線で表示してある。また、コントーロラ１２１３は、ＩＣチップを用い、ＣＯＧ法で素子基板に装着してもよいし、表示装置内部に一体形成してもよい。
【０１７３】
また、本実施例は、実施例６または実施例７と自由に組み合わせることが可能である。
【０１７４】
［実施例９］
上記各実施例１乃至８のいずれか一を実施して形成された半導体装置は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１７５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４、図１５及び図１６に示す。
【０１７６】
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１７７】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１７８】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１７９】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１８０】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１８１】
図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１８２】
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１８３】
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１８４】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８５】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１８６】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１８７】
図１６（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を表示部２９０４に適用することができる。
【０１８８】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１８９】
図１６（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１９０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【０１９１】
【発明の効果】
本発明の製造工程で必要としたマスク数は、反射型のもので５枚、透過型のもので６枚でアクティブマトリクス基板を作製でき、一般的なアクティブマトリクス型の表示装置よりも少ない。即ち、ＴＦＴ及びＣＭＯＳ回路の製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できる。
【０１９２】
また、本発明は、画素ＴＦＴをｐチャネル型ＴＦＴとすることでオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることができた。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの作製工程を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 アクティブマトリクス型液晶表示装置の上面図。
【図５】 アクティブマトリクス型液晶表示装置のブロック回路図。
【図６】 アクティブマトリクス型液晶表示装置の断面図。
【図７】 画素部の上面図。
【図８】 画素の断面図。
【図９】 アクティブマトリクス型ＥＬ表示装置の断面図。
【図１０】 アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１１】 ＥＬ表示装置のブロック回路図。
【図１２】 ＥＬ表示装置の画素部を示す図。
【図１３】 表示装置を内蔵する電子装置のシステムブロック図。
【図１４】 電子機器の一例を示す図。
【図１５】 電子機器の一例を示す図。
【図１６】 電子機器の一例を示す図。
Claims (2)
- 同一基板上にｎチャネル型の薄膜トランジスタとｐチャネル型の薄膜トランジスタを形成する半導体装置の作製方法であって、
第１及び第２の半導体層上に絶縁膜を形成し、
前記絶縁膜上に第１の導電膜と第２の導電膜とを順に形成し、
第１のレジストマスクを用いて前記第１及び第２の導電膜をエッチングして、前記第１の半導体層上に、前記絶縁膜を介してテーパー形状を有する第１の導電層を下層としテーパー形状を有する第２の導電層を上層として積層された第１の電極を形成するとともに、前記第２の半導体層上に、前記絶縁膜を介してテーパー形状を有する第３の導電層を下層としテーパー形状を有する第４の導電層を上層として積層された第２の電極を形成し、
前記第１及び第２の電極をマスクとして、前記第１及び第２の半導体層にｎ型を付与する不純物元素を添加して第１の高濃度不純物領域を形成し、
前記第１のレジストマスクを用いて前記第２及び前記第４の導電層をエッチングして、前記第１及び第３の導電層より幅が狭い第５及び第６の導電層を形成し、
前記第５及び第６の導電層をマスクとして、前記第１及び第３の導電層を介して前記第１及び第２の半導体層にｎ型を付与する不純物元素を添加して低濃度不純物領域を形成し、
前記第１のレジストマスクを除去し、
前記第１の半導体層を第２のレジストマスクで覆った後、前記第３の導電層の幅と前記第６の導電層の幅とを揃えるように、前記第３の導電層をエッチングし、
前記第３及び第６の導電層をマスクとして、前記第２の半導体層にｐ型を付与する不純物元素を添加して前記第１の高濃度不純物領域より不純物濃度が高い第２の高濃度不純物領域を形成し、
前記第１及び第２の半導体層を用いて形成された薄膜トランジスタによって、前記半導体装置の駆動回路部を構成し、
前記第２の半導体層を用いて形成された薄膜トランジスタによって、前記半導体装置の画素部を構成することを特徴とする半導体装置の作製方法。 - 請求項１において、
前記第５の導電層の端部はテーパー形状を有することを特徴とする半導体装置の作製方法。
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