JP4787624B2 - Debug circuit - Google Patents
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Description
本発明はデバッグ回路に関し、特に、ＬＳＩの動作不具合時のデバッグを行うデバッグ回路に関するものである。 The present invention relates to a debug circuit, and more particularly to a debug circuit that performs debugging when an LSI malfunctions.
従来のデバッグ回路では、ＬＳＩ（Large Scale Integration）内部論理の解析データを得るために、ＬＳＩに解析データ採取用の出力を設けデータを採取していた。
また、他の従来のデバッグ回路では、ＬＳＩ（Large Scale Integration）の内部の特定タイミングでＬＳＩ内部情報データを解析する必要がある場合、通常のＬＳＩ出力信号の論理では期待するデータが得られないため、ＬＳＩ内部の動作不具合の解析を行うために、ＬＳＩ内部に解析データを保持する保持レジスタまたはラッチを内蔵し、解析データを格納し、解析データをシリアルデータに変換して出力することで、少ない外部ピンでＬＳＩ内部の複数の信号を観測可能としていた。例えば、ＬＳＩ内動作不具合の原因解明に有効と考えられる複数の内部信号を、タイミング生成ブロックから出力された信号でラッチし、シリアルデータに変換して出力ブロックに出力することで、少ない外部ピンでＬＳＩ内部の複数の信号を観測可能としていた（例えば特許文献１参照）。
また、内部タイミング信号の選択を行うデータを書き込みできるＩ／Ｏレジスタと、Ｉ／Ｏレジスタのデータをデコードして内部タイミング信号を選択する選択信号を生成するデコーダと、論理回路の内部タイミング信号を選択信号に従って選択する選択回路群とを有し、内部タイミング信号をデバッグ用外部出力端子群から直接観測することで、ＬＳＩの動作不具合のデバッグを行うようにしたものがあった（例えば、特許文献２参照）。
In addition, in other conventional debug circuits, when it is necessary to analyze LSI internal information data at a specific timing inside an LSI (Large Scale Integration), the expected data cannot be obtained with the logic of a normal LSI output signal. In order to analyze malfunctions inside the LSI, there is a built-in holding register or latch that holds the analysis data inside the LSI, storing the analysis data, converting the analysis data into serial data, and outputting it A plurality of signals inside the LSI can be observed with an external pin. For example, by latching multiple internal signals that are thought to be effective for elucidating the cause of malfunctions in the LSI with the signals output from the timing generation block, converting them into serial data, and outputting them to the output block, the number of external pins can A plurality of signals inside the LSI can be observed (see, for example, Patent Document 1).
In addition, an I / O register to which data for selecting an internal timing signal can be written, a decoder for generating a selection signal for selecting an internal timing signal by decoding data in the I / O register, and an internal timing signal for a logic circuit There is a selection circuit group selected according to a selection signal, and an internal timing signal is directly observed from an external output terminal group for debugging, thereby debugging an LSI malfunction (for example, patent document) 2).
しかしながら、従来のデバッグ回路においては、次のような課題があった。
第１の課題は、シリアルデータでデバッグデータを採取するため、ハードウェア動作中にリアルタイムで解析データを採取できないということである。
第２の課題は、デバッグデータ専用外部端子を設けるため、ＬＳＩのＰＩＮが増加してしまうことである。
本発明はこのような状況に鑑みてなされたものであり、ＬＳＩの内部動作解析のため、ＬＳＩ内部情報を採取するデバッグ回路において、ＬＳＩ内部動作解析に必要なタイミングの内部データをハードウェア動作中にリアルタイムかつＬＳＩのＰＩＮを増やすことなく採取可能とする機能を提供することを目的とする。
However, the conventional debug circuit has the following problems.
The first problem is that since debug data is collected as serial data, analysis data cannot be collected in real time during hardware operation.
The second problem is that an LSI PIN is increased because an external terminal dedicated to debug data is provided.
The present invention has been made in view of such a situation. In order to analyze the internal operation of the LSI, the debug circuit that collects the internal information of the LSI is currently operating the internal data at the timing necessary for the internal analysis of the LSI. Another object of the present invention is to provide a function that enables collection without increasing the PIN of an LSI in real time.
請求項１に記載のデバッグ回路は、ＬＳＩ論理回路の動作中にデータ採取するタイミングと採取するデータの選択条件を保持するモード保持手段と、前記ＬＳＩ論理回路内の論理回路状態信号が前記選択条件と一致したとき、パタン一致信号とパタン種別信号を送出するパタン検出手段と、前記パタン一致信号を受けるとパタン種別信号毎に異なる補助コードを持ったトランザクションヘッダを作成し、ヘッダの後に前記ＬＳＩ論理回路から出力される解析データを付加したユーザ定義メッセージトランザクションを作成するトランザクション生成手段と、通常トランザクションと前記ユーザ定義メッセージトランザクションとを選択し、トランザクション出力として出力するトランザクション選択手段とを備えることを特徴とする。
また、前記ユーザー定義メッセージトランザクションを保持した後に前記トランザクション選択手段に出力するトランザクションバッファを備えるようにすることができる。
請求項３に記載のデバッグ方法は、ＬＳＩ論理回路の動作中にデータ採取するタイミングと採取するデータの選択条件を保持するモード保持ステップと、前記ＬＳＩ論理回路内の論理回路状態信号が前記選択条件と一致したとき、パタン一致信号とパタン種別信号を送出するパタン検出ステップと、前記パタン一致信号を受けるとパタン種別信号毎に異なる補助コードを持ったトランザクションヘッダを作成し、ヘッダの後にＬＳＩ論理回路から出力される解析データを付加したユーザ定義メッセージトランザクションを作成するトランザクション生成ステップと、通常トランザクションと前記ユーザ定義メッセージトランザクションとを選択し、トランザクション出力として出力するトランザクション選択ステップとを備えることを特徴とする。
請求項４に記載のデバッグプログラムは、ＬＳＩ論理回路の動作中にデータ採取するタイミングと採取するデータの選択条件を保持するモード保持ステップと、前記ＬＳＩ論理回路内の論理回路状態信号が前記選択条件と一致したとき、パタン一致信号とパタン種別信号を送出するパタン検出ステップと、前記パタン一致信号を受けるとパタン種別信号毎に異なる補助コードを持ったトランザクションヘッダを作成し、ヘッダの後にＬＳＩ論理回路から出力される解析データを付加したユーザ定義メッセージトランザクションを作成するトランザクション生成ステップと、通常トランザクションと前記ユーザ定義メッセージトランザクションとを選択し、トランザクション出力として出力するトランザクション選択ステップとをコンピュータに実行させることを特徴とする。
The debug circuit according to claim 1 , mode holding means for holding a timing for collecting data during operation of the LSI logic circuit and a selection condition for data to be collected, and a logic circuit state signal in the LSI logic circuit include the selection condition. when consistent with, creating a pattern detecting means for sending the pattern match signal and pattern classification signal, the transaction header with different auxiliary code for each of said pattern match signal to receive the pattern type signal, the LSI logic after the header A transaction generating means for creating a user-defined message transaction to which analysis data output from a circuit is added; and a transaction selecting means for selecting a normal transaction and the user-defined message transaction and outputting the selected transaction as a transaction output. To do.
In addition, a transaction buffer that holds the user-defined message transaction and outputs it to the transaction selection unit can be provided.
4. The debugging method according to claim 3 , wherein a mode for holding a timing for collecting data during operation of the LSI logic circuit and a selection condition for the data to be collected are held, and a logic circuit state signal in the LSI logic circuit includes the selection condition. when consistent with, pattern and match signal and pattern pattern detecting step of transmitting a type signal, said pattern match signal to receive the create a transaction header with different auxiliary code for each pattern type signal, LSI logic circuit after the header and transaction generating step of creating a user-defined message transaction added with analysis data output from the normal transaction to select a user-defined message transaction, and characterized in that it comprises a transaction selection step of outputting as a transaction output That.
5. The debug program according to claim 4 , wherein a mode holding step for holding a timing for collecting data during selection of the LSI logic circuit and a selection condition for the data to be collected, and a logic circuit state signal in the LSI logic circuit include the selection condition. when consistent with, pattern and match signal and pattern pattern detecting step of transmitting a type signal, said pattern match signal to receive the create a transaction header with different auxiliary code for each pattern type signal, LSI logic circuit after the header computer and transaction generating step of creating a user-defined message transaction added with analysis data output, the normal transaction to select a user-defined message transaction, the transaction selection step of outputting as a transaction output from the Characterized in that to execute.
本発明のデバッグ回路によれば、以下に記載するような効果を奏する。
第１の効果は、モード保持回路からのデータ採取条件情報を含むモード信号とＬＳＩ論理回路の論理回路動作状態信号をパタン検出回路２０で比較し、一致したタイミングでユーザ定義メッセージトランザクションに解析データを付加するので、ハードウェア動作中に必要とするタイミングの解析データをリアルタイムで採取できることである。
第２の効果は、解析データが付加されたユーザ定義メッセージトランザクションと通常トランザクションとでＬＳＩ出力ＰＩＮを共用しているのでデバッグ用にＬＳＩ出力ＰＩＮを増やさずに解析データを採取できることである。
According to the debug circuit of the present invention, the following effects can be obtained.
The first effect is that the pattern detection circuit 20 compares the mode signal including data collection condition information from the mode holding circuit with the logic circuit operation state signal of the LSI logic circuit, and the analysis data is sent to the user-defined message transaction at the coincidence timing. In addition, the analysis data of the timing required during hardware operation can be collected in real time.
The second effect is that the analysis data can be collected without increasing the LSI output PIN for debugging because the user-defined message transaction to which the analysis data is added and the normal transaction share the LSI output PIN.
本発明の概要について説明する。本発明の一実施の形態としてのデバッグ回路１は、ユーザ定義メッセージトランザクションを使用し、解析用デバッグデータをユーザ定義メッセージトランザクション内に付加してＬＳＩ７０の外へ出力することにより、ＬＳＩ内部動作解析データをハードウェア動作中にリアルタイムかつＬＳＩ７０のＰＩＮを増やすことなく採取することを特徴としている。 The outline of the present invention will be described. The debug circuit 1 according to the embodiment of the present invention uses the user-defined message transaction, adds the debug data for analysis in the user-defined message transaction, and outputs the data outside the LSI 70. Is collected in real time and without increasing the PIN of the LSI 70 during hardware operation.
本実施の形態で述べるユーザ定義メッセージトランザクションは、通常のトランザクションと異なり、メッセージデータのみ付加されたトランザクションであり、通常動作では使用されない。通常の受信回路論理では、ユーザ定義メッセージトランザクションを受信した場合、使用されず破棄される。 Unlike a normal transaction, a user-defined message transaction described in the present embodiment is a transaction to which only message data is added, and is not used in a normal operation. In normal receiving circuit logic, when a user-defined message transaction is received, it is not used and discarded.
デバッグ回路１は、ＬＳＩ論理回路５０の動作中にデータ採取するタイミングと採取するデータの選択条件を保持するモード保持手段（図１のモード保持回路１０）と、ＬＳＩ論理回路５０内の論理回路状態信号がモード保持回路１０出力の条件と一致したときパタン一致信号とパタン種別信号を送出するパタン検出手段（パタン検出回路２０）と、パタン一致信号を受けるとパタン種別信号に毎に異なる補助コードを持ったトランザクションヘッダを作成し、ヘッダの後にＬＳＩ論理回路５０から出力される解析データをつけたユーザ定義メッセージトランザクションを作成するトランザクション生成手段（トランザクション生成回路３０）と、通常トランザクションとユーザ定義メッセージトランザクションとを選択しＬＳＩ７０からトランザクション出力として出力するトランザクション選択手段（トランザクション選択回路４０）とを含む。 The debug circuit 1 includes a mode holding means (mode holding circuit 10 in FIG. 1) for holding the timing for collecting data during the operation of the LSI logic circuit 50 and the selection conditions for the data to be collected, and the logic circuit state in the LSI logic circuit 50 A pattern detection means (pattern detection circuit 20) for sending a pattern match signal and a pattern type signal when the signal matches the output condition of the mode holding circuit 10, and a different auxiliary code for each pattern type signal when the pattern match signal is received. A transaction generation means (transaction generation circuit 30) for generating a user-defined message transaction that creates a transaction header having the header and the analysis data output from the LSI logic circuit 50 after the header; a normal transaction and a user-defined message transaction; Select from the LSI 70 Transaction selection means for outputting as Nzakushon output and a (transaction selection circuit 40).
図１において、モード保持回路１０にＬＳＩ論理回路５０動作中にデータ採取するタイミングと採取するデータの選択条件が設定される。パタン検出回路２０はＬＳＩ論理回路５０内の論理回路状態信号とモード保持回路１０出力を入力し、ＬＳＩ論理回路５０内の論理回路状態信号がモード保持回路１０出力の条件と一致したとき、トランザクション生成回路３０にパタン一致信号とパタン種別信号を送出する。 In FIG. 1, the mode holding circuit 10 is set with data collection timing and data selection conditions during operation of the LSI logic circuit 50. The pattern detection circuit 20 receives the logic circuit status signal in the LSI logic circuit 50 and the mode holding circuit 10 output, and generates a transaction when the logic circuit status signal in the LSI logic circuit 50 matches the condition of the mode holding circuit 10 output. A pattern match signal and a pattern type signal are sent to the circuit 30.
トランザクション生成回路３０は、パタン一致信号を受けるとパタン種別信号毎に異なる補助コードを持ったトランザクションヘッダを作成し、ヘッダの後にＬＳＩ論理回路５０から出力される解析データをつけたユーザ定義メッセージトランザクションを作成する。 Upon receipt of the pattern match signal, the transaction generation circuit 30 creates a transaction header having a different auxiliary code for each pattern type signal, and creates a user-defined message transaction with analysis data output from the LSI logic circuit 50 after the header. create.
ユーザ定義メッセージトランザクションが作成されると、トランザクション選択回路４０は、通常トランザクションとユーザ定義メッセージトランザクションから出力トランザクションを選択し、トランザクション出力とする。 When the user-defined message transaction is created, the transaction selection circuit 40 selects an output transaction from the normal transaction and the user-defined message transaction and outputs it as a transaction output.
このようにして本実施の形態では、トランザクション内に解析データを付加したユーザ定義メッセージトランザクションを、ＬＳＩ７０の通常トランザクション出力パスを共用して出力するので、ハードウェアが通常動作中にＬＳＩ７０内部の解析データをリアルタイムに採取することができる。 In this way, in the present embodiment, the user-defined message transaction with the analysis data added in the transaction is output in common with the normal transaction output path of the LSI 70, so that the analysis data inside the LSI 70 during the normal operation of the hardware. Can be collected in real time.
以下、本発明の一実施の形態としてのデバッグ回路１について詳細に説明する。図１を参照すると、デバッグ回路１は、ＬＳＩ論理回路５０およびロジックアナライザ６０にそれぞれ接続されており、モード保持回路１０、パタン検出回路２０、トランザクション生成回路３０、トランザクション選択回路４０、ＬＳＩ論理回路５０を含んで構成される。 Hereinafter, the debug circuit 1 as an embodiment of the present invention will be described in detail. Referring to FIG. 1, the debug circuit 1 is connected to an LSI logic circuit 50 and a logic analyzer 60, respectively, and a mode holding circuit 10, a pattern detection circuit 20, a transaction generation circuit 30, a transaction selection circuit 40, and an LSI logic circuit 50. It is comprised including.
モード保持回路１０には、モード設定信号が入力されるようになっている。ＬＳＩ論理回路５０は、パタン検出回路２０に対して論理回路状態信号を供給し、トランザクション生成回路３０に対して解析データを供給し、トランザクション選択回路４０に対して通常トランザクションを供給するようになっている。モード保持回路１０は、モード信号をパタン検出回路２０に供給し、パタン検出回路２０は、パタン種別信号およびパタン一致信号をトランザクション生成回路３０にそれぞれ供給し、トランザクション生成回路３０は、ユーザ定義トランザクションをトランザクション選択回路４０に供給するようになっている。トランザクション選択回路４０は、ＬＳＩトランザクション出力をロジックアナライザ６０およびその他のＬＳＩ等に供給するようになっている。 A mode setting signal is input to the mode holding circuit 10. The LSI logic circuit 50 supplies a logic circuit state signal to the pattern detection circuit 20, supplies analysis data to the transaction generation circuit 30, and supplies a normal transaction to the transaction selection circuit 40. Yes. The mode holding circuit 10 supplies a mode signal to the pattern detection circuit 20, the pattern detection circuit 20 supplies a pattern type signal and a pattern match signal to the transaction generation circuit 30, and the transaction generation circuit 30 receives a user-defined transaction. The data is supplied to the transaction selection circuit 40. The transaction selection circuit 40 supplies LSI transaction output to the logic analyzer 60 and other LSIs.
モード保持回路１０はモード設定信号により、ＬＳＩ論理回路５０から出力される解析データを採取するタイミング情報と解析データ採取条件を保持する。パタン検出回路２０は、ＬＳＩ論理回路５０から出力される論理回路状態信号とモード保持回路１０の出力を入力し、ＬＳＩ論理回路５０からの論理状態信号がモード保持回路１０からの条件と一致するか否かをチェックし、一致する場合はパタン種別信号とパタン一致信号をトランザクション生成回路３０に送出する。 The mode holding circuit 10 holds timing information for collecting analysis data output from the LSI logic circuit 50 and analysis data collection conditions in accordance with a mode setting signal. The pattern detection circuit 20 receives the logic circuit state signal output from the LSI logic circuit 50 and the output of the mode holding circuit 10, and whether the logic state signal from the LSI logic circuit 50 matches the condition from the mode holding circuit 10. If they match, the pattern type signal and the pattern match signal are sent to the transaction generation circuit 30.
トランザクション生成回路３０は、パタン検出回路２０から送出されたパタン一致信号を受けたとき、パタン検出回路２０から送出されるパタン種別信号に応じてユーザ定義メッセージトランザクションヘッダとパタン種別信号毎に異なる補助コードを作成し、ＬＳＩ論理回路５０から送出される解析データをヘッダの後に付加したユーザ定義メッセージトランザクションを作成する。 When the transaction generation circuit 30 receives the pattern coincidence signal sent from the pattern detection circuit 20, the transaction generation circuit 30 changes the user-defined message transaction header and the auxiliary code different for each pattern type signal according to the pattern type signal sent from the pattern detection circuit 20 And a user-defined message transaction in which the analysis data sent from the LSI logic circuit 50 is added after the header.
トランザクション選択回路４０は、トランザクション生成回路３０から供給されるユーザ定義メッセージトランザクションとＬＳＩ論理回路５０から供給される通常トランザクションを選択し、ＬＳＩトランザクション出力とする。ＬＳＩトランザクション出力はロジックアナライザ６０に送出される。 The transaction selection circuit 40 selects a user-defined message transaction supplied from the transaction generation circuit 30 and a normal transaction supplied from the LSI logic circuit 50, and outputs it as an LSI transaction output. The LSI transaction output is sent to the logic analyzer 60.
ロジックアナライザ６０では、トランザクションヘッダがユーザ定義メッセージトランザクションである場合、入力データをロジックアナライザ６０内のメモリ等に記録する。ロジックアナライザ６０に記録されたデータを解析することにより、ハードウェア動作中のＬＳＩ内論理回路動作を解析することができる。ここでは、解析データを記録する装置をロジックアナライザ６０としたが、この他の記録装置でも良く、特にロジックアナライザ６０に限定しない。 In the logic analyzer 60, when the transaction header is a user-defined message transaction, the input data is recorded in a memory or the like in the logic analyzer 60. By analyzing the data recorded in the logic analyzer 60, the operation of the logic circuit in the LSI during the hardware operation can be analyzed. Here, the logic analyzer 60 is used as an apparatus for recording analysis data, but other recording apparatuses may be used, and the logic analyzer 60 is not particularly limited.
次に、図１に示したデバッグ回路１の動作について、図２のトランザクション発生タイミング例と、図３のユーザ定義メッセージトランザクションフォーマットを参照して説明する。 Next, the operation of the debug circuit 1 shown in FIG. 1 will be described with reference to a transaction generation timing example in FIG. 2 and a user-defined message transaction format in FIG.
図２に示したトランザクション発生タイミング例のように、時刻ｎから時刻（ｎ＋７＋ｍ）の間で、時刻（ｎ＋７）でモード信号保持回路１０の条件とＬＳＩ論理回路５０の論理動作が一致した場合についての動作を図１、図２、図３を参照して説明する。 As in the example of the transaction occurrence timing shown in FIG. 2, the case where the condition of the mode signal holding circuit 10 and the logic operation of the LSI logic circuit 50 coincide between time n and time (n + 7 + m) at time (n + 7). The operation will be described with reference to FIG. 1, FIG. 2, and FIG.
図１において、採取したいデータのタイミングとデータ種別などの情報を含むモード設定信号がモード信号保持回路１０に設定される。モード設定信号によりＬＳＩ論理回路５０からの解析データを採取するタイミング情報と解析データ採取条件が保持される。 In FIG. 1, a mode setting signal including information such as the timing and data type of data to be collected is set in the mode signal holding circuit 10. Timing information for collecting analysis data from the LSI logic circuit 50 and analysis data collection conditions are held by the mode setting signal.
パタン検出回路２０は、ＬＳＩ論理回路５０の論理状態信号とモード保持回路１０の出力を入力し、ＬＳＩ論理回路５０からの論理状態信号がモード保持回路１０からの条件と一致するか否かを比較して判定し、一致する場合はパタン種別信号とパタン一致信号をトランザクション生成回路３０に送出する。 The pattern detection circuit 20 inputs the logic state signal of the LSI logic circuit 50 and the output of the mode holding circuit 10 and compares whether the logic state signal from the LSI logic circuit 50 matches the condition from the mode holding circuit 10. If they match, the pattern type signal and the pattern match signal are sent to the transaction generation circuit 30.
図２の例では、時刻ｎから時刻（ｎ＋６）まではモード保持回路１０から出力されるモード信号を受けたパタン検出回路２０は、ＬＳＩ論理回路５０からの論理回路状態信号とデータ採取タイミング条件とを比較し、論理回路状態信号がデータ採取タイミング条件に一致しないため、パタン一致信号を出力しない。 In the example of FIG. 2, the pattern detection circuit 20 that has received the mode signal output from the mode holding circuit 10 from time n to time (n + 6) receives the logic circuit state signal from the LSI logic circuit 50, the data collection timing condition, and the like. Since the logic circuit state signal does not match the data collection timing condition, the pattern match signal is not output.
時刻（ｎ＋７）でＬＳＩ論理回路５０から出力される論理回路状態信号とモード信号が一致するため、パタン検出回路２０はトランザクション生成回路３０に対してパタン一致信号と一致したモード信号をパタン種別信号として送出する。トランザクション生成回路３０では、パタン一致信号を受けるとユーザ定義メッセージトランザクションのヘッダを作成する。 Since the logic circuit state signal output from the LSI logic circuit 50 matches the mode signal at time (n + 7), the pattern detection circuit 20 uses the mode signal that matches the pattern match signal as the pattern type signal to the transaction generation circuit 30. Send it out. When receiving the pattern match signal, the transaction generation circuit 30 creates a header of the user-defined message transaction.
図３に示したように、ユーザ定義メッセージトランザクションのヘッダ情報には、補助コードフィールドにパタン種別信号が埋め込まれる。これによって、ユーザ定義メッセージトランザクションがどのようなモード設定で発生したかを解析時に判別できる。 As shown in FIG. 3, a pattern type signal is embedded in the auxiliary code field in the header information of the user-defined message transaction. Thereby, it can be determined at the time of analysis what mode setting the user-defined message transaction has occurred in.
トランザクション生成回路３０では、図３に示したように、解析データとして（ｍ−１）ワードのデータを採取する。解析データのワード数はパタン種別信号により変更可能である。トランザクション生成回路３０は、ＬＳＩ論理回路５０から出力される（ｍ−１）ワードの解析データを受け、図３に示したような、ｍワードのユーザ定義メッセージトランザクションを作成する。 The transaction generation circuit 30 collects (m−1) word data as analysis data, as shown in FIG. The number of words in the analysis data can be changed by a pattern type signal. The transaction generation circuit 30 receives the (m−1) word analysis data output from the LSI logic circuit 50, and creates an m word user-defined message transaction as shown in FIG.
ユーザ定義メッセージトランザクションは、時刻（ｎ＋７）でトランザクション選択回路４０に送出され、時刻（ｎ＋７）から時刻（ｎ＋７＋ｍ）の間、トランザクション選択回路４０で選択され、ＬＳＩトランザクション出力としてＬＳＩ７０の外に出力され、ロジックアナライザ６０に入力される。 The user-defined message transaction is sent to the transaction selection circuit 40 at time (n + 7), selected from the time (n + 7) to time (n + 7 + m) by the transaction selection circuit 40, and output as an LSI transaction output outside the LSI 70. Input to the logic analyzer 60.
時刻（ｎ＋７＋ｍ）においてパタン検出回路２０によってパタン一致が検出されないので、トランザクション選択回路４０では、図２の通常トランザクション（ｎ＋８）を選択し、ＬＳＩトランザクション出力としてＬＳＩ７０の外に出力する。 Since the pattern coincidence is not detected by the pattern detection circuit 20 at time (n + 7 + m), the transaction selection circuit 40 selects the normal transaction (n + 8) in FIG. 2 and outputs it as an LSI transaction output outside the LSI 70.
図２の例では、通常トランザクションとユーザ定義メッセージトランザクションのタイミングは競合しないが、競合するケースが発生した場合、トランザクション選択回路４０は通常トランザクションを優先して選択し、性能低下が生じないようにする。 In the example of FIG. 2, the timing of the normal transaction and the user-defined message transaction does not conflict, but when a conflict occurs, the transaction selection circuit 40 preferentially selects the normal transaction so that performance degradation does not occur. .
このように、通常トランザクションとユーザ定義メッセージトランザクションは競合するケースがあるため、ユーザ定義メッセージトランザクションはＬＳＩ７０の外に出力されるまで、トランザクション生成回路３０で保持される。 As described above, since there is a case where the normal transaction and the user-defined message transaction conflict, the user-defined message transaction is held in the transaction generation circuit 30 until it is output outside the LSI 70.
ロジックアナライザ６０では、トランザクションヘッダがユーザ定義メッセージトランザクションである場合、データをロジックアナライザ６０のメモリ等に記録する。 When the transaction header is a user-defined message transaction, the logic analyzer 60 records data in the memory of the logic analyzer 60 or the like.
次に、本発明の他の実施の形態について説明する。図４は、本発明の他の実施の形態の構成例を示しており、その基本的構成は図１に示した実施の形態の場合と同様であるが、図４の実施の形態では、ユーザ定義メッセージトランザクションと通常トランザクションが競合するケースについてさらに工夫している。 Next, another embodiment of the present invention will be described. FIG. 4 shows a configuration example of another embodiment of the present invention, and its basic configuration is the same as that of the embodiment shown in FIG. 1, but in the embodiment of FIG. The case where the definition message transaction and the normal transaction compete is further devised.
図４に示した実施の形態において、トランザクションバッファ８０は、トランザクション生成回路３０で作成したユーザ定義メッセージトランザクションを複数保持する。モード保持回路１０は、モード設定信号によりＬＳＩ論理回路５０からの解析データを採取するタイミング情報と解析データ採取条件を保持する。 In the embodiment shown in FIG. 4, the transaction buffer 80 holds a plurality of user-defined message transactions created by the transaction generation circuit 30. The mode holding circuit 10 holds timing information and analysis data collection conditions for collecting analysis data from the LSI logic circuit 50 based on the mode setting signal.
パタン検出回路２０は、ＬＳＩ論理回路５０から出力される論理状態信号とモード保持回路１０の出力を入力し、ＬＳＩ論理回路５０からの論理状態信号がモード保持回路１０からの条件と一致するか否かをチェックし、一致する場合はパタン種別信号とパタン一致信号をトランザクション生成回路３０に送出する。 The pattern detection circuit 20 receives the logic state signal output from the LSI logic circuit 50 and the output of the mode holding circuit 10, and determines whether the logic state signal from the LSI logic circuit 50 matches the condition from the mode holding circuit 10. If they match, the pattern type signal and the pattern match signal are sent to the transaction generation circuit 30.
トランザクション生成回路３０はパタン検出回路２０からパタン一致信号を受けたとき、パタン検出回路２０から送出されるパタン種別信号に応じてユーザ定義メッセージトランザクションヘッダとパタン種別信号毎に存在する補助コードを作成し、ＬＳＩ論理回路５０から送出される解析データをヘッダの後に付加したユーザ定義メッセージトランザクションを作成する。 When the transaction generation circuit 30 receives the pattern match signal from the pattern detection circuit 20, the transaction generation circuit 30 creates a user-defined message transaction header and an auxiliary code that exists for each pattern type signal according to the pattern type signal sent from the pattern detection circuit 20. Then, a user-defined message transaction is created by adding the analysis data sent from the LSI logic circuit 50 after the header.
トランザクションバッファ８０は、トランザクション生成回路３０で作成されたユーザ定義メッセージトランザクションを保持する。トランザクション選択回路４０は、トランザクションバッファ８０から供給されるユーザ定義メッセージトランザクションとＬＳＩ論理回路５０から出力される通常トランザクションを選択し、ＬＳＩトランザクション出力とする。 The transaction buffer 80 holds the user-defined message transaction created by the transaction generation circuit 30. The transaction selection circuit 40 selects a user-defined message transaction supplied from the transaction buffer 80 and a normal transaction output from the LSI logic circuit 50, and outputs it as an LSI transaction output.
ＬＳＩトランザクション出力は、ロジックアナライザ６０に送出される。ロジックアナライザ６０では、トランザクションヘッダがユーザ定義メッセージトランザクションである場合、データをロジックアナライザ６０内のメモリ等に記録する。ロジックアナライザ６０に記録されたデータを解析することにより、ハードウェア動作中のＬＳＩ内論理回路動作を解析することができる。 The LSI transaction output is sent to the logic analyzer 60. In the logic analyzer 60, when the transaction header is a user-defined message transaction, the data is recorded in a memory or the like in the logic analyzer 60. By analyzing the data recorded in the logic analyzer 60, the operation of the logic circuit in the LSI during the hardware operation can be analyzed.
ここでは、解析データを記録する装置をロジックアナライザ６０としたが、この他の記録装置でも良く、特にロジックアナライザ６０に限定しない。 Here, the logic analyzer 60 is used as an apparatus for recording analysis data, but other recording apparatuses may be used, and the logic analyzer 60 is not particularly limited.
このように、図４に示した実施の形態では、ユーザ定義メッセージトランザクションをトランザクションバッファ８０で複数保持することができるので、ユーザ定義メッセージトランザクションが複数生成されたとき、通常トランザクションとトランザクション選択回路４０での競合が多発したときにユーザ定義メッセージトランザクションをロストすることなくＬＳＩ７０より出力できるという効果が得られる。 As described above, in the embodiment shown in FIG. 4, since a plurality of user-defined message transactions can be held in the transaction buffer 80, when a plurality of user-defined message transactions are generated, the normal transaction and transaction selection circuit 40 As a result, the user-defined message transaction can be output from the LSI 70 without being lost.
以上説明したように、本実施の形態においては、以下に記載するような効果を奏する。
第１の効果は、モード保持回路１０からのデータ採取条件情報を含むモード信号とＬＳＩ論理回路５０の論理回路状態信号をパタン検出回路２０で比較し、一致したタイミングでユーザ定義メッセージトランザクションに解析データを付加するので、ハードウェア動作中に必要とするタイミングの解析データをリアルタイムで採取できることである。
第２の効果は、解析データが付加されたユーザ定義メッセージトランザクションと通常トランザクションとでＬＳＩ出力ＰＩＮを共用しているので、デバッグ用にＬＳＩ出力ＰＩＮを増やさずに解析データを採取できることである。
As described above, the present embodiment has the following effects.
The first effect is that the mode detection circuit 20 compares the mode signal including the data collection condition information from the mode holding circuit 10 and the logic circuit state signal of the LSI logic circuit 50, and analyzes the data into the user-defined message transaction at the coincidence timing. Therefore, it is possible to collect analysis data at a timing required during hardware operation in real time.
The second effect is that the LSI output PIN is shared by the user-defined message transaction to which the analysis data is added and the normal transaction, so that the analysis data can be collected without increasing the LSI output PIN for debugging.
なお、上記実施の形態の構成及び動作は例であって、本発明の趣旨を逸脱しない範囲で適宜変更することができることは言うまでもない。 It should be noted that the configuration and operation of the above-described embodiment are examples, and it goes without saying that they can be changed as appropriate without departing from the spirit of the present invention.
本発明はＬＳＩの内部動作解析のため、ＬＳＩ内部情報を採取するデバッグ回路に適用できる。特に解析に必要なタイミングの内部データをハードウェア動作中にリアルタイムかつＬＳＩのＰＩＮを増やすことなく採取する必要がある場合に効果的に適用できる。 The present invention can be applied to a debug circuit that collects LSI internal information for analyzing the internal operation of the LSI. In particular, the present invention can be effectively applied when it is necessary to collect internal data at a timing necessary for analysis in real time without increasing the PIN of the LSI during hardware operation.
１ デバッグ回路
１０ モード保持回路
２０ パタン検出回路
３０ トランザクション生成回路
４０ トランザクション選択回路
５０ ＬＳＩ論理回路
６０ ロジックアナライザ
７０ ＬＳＩ
８０ トランザクションバッファ
1 Debug circuit 10 Mode holding circuit
20 pattern detection circuit 30 transaction generation circuit 40 transaction selection circuit 50 LSI logic circuit 60 logic analyzer 70 LSI
80 transaction buffer
Claims (4)
前記ＬＳＩ論理回路内の論理回路状態信号が前記選択条件と一致したとき、パタン一致信号とパタン種別信号を送出するパタン検出手段と、
前記パタン一致信号を受けるとパタン種別信号毎に異なる補助コードを持ったトランザクションヘッダを作成し、ヘッダの後に前記ＬＳＩ論理回路から出力される解析データを付加したユーザ定義メッセージトランザクションを作成するトランザクション生成手段と、
通常トランザクションと前記ユーザ定義メッセージトランザクションとを選択し、トランザクション出力として出力するトランザクション選択手段とを備えることを特徴とするデバッグ回路。 Mode holding means for holding timing for collecting data during operation of the LSI logic circuit and selection conditions for data to be collected;
Pattern detection means for sending a pattern match signal and a pattern type signal when a logic circuit state signal in the LSI logic circuit matches the selection condition;
Create a transaction header with different auxiliary code for each of said pattern match signal to receive the pattern type signal, the transaction generation means for generating a user-defined message transaction added with analysis data output from the LSI logic circuit after the header When,
A debugging circuit, comprising: a transaction selecting unit that selects a normal transaction and the user-defined message transaction and outputs the selected transaction as a transaction output .
前記ＬＳＩ論理回路内の論理回路状態信号が前記選択条件と一致したとき、パタン一致信号とパタン種別信号を送出するパタン検出ステップと、
前記パタン一致信号を受けるとパタン種別信号毎に異なる補助コードを持ったトランザクションヘッダを作成し、ヘッダの後にＬＳＩ論理回路から出力される解析データを付加したユーザ定義メッセージトランザクションを作成するトランザクション生成ステップと、
通常トランザクションと前記ユーザ定義メッセージトランザクションとを選択し、トランザクション出力として出力するトランザクション選択ステップと
を備えることを特徴とするデバッグ方法。 A mode holding step for holding a timing for collecting data during operation of the LSI logic circuit and a selection condition for data to be collected;
A pattern detection step of sending a pattern match signal and a pattern type signal when a logic circuit state signal in the LSI logic circuit matches the selection condition;
Create a transaction header with different auxiliary code for each of said pattern match signal to receive the pattern type signal, and transaction generating step of creating a user-defined message transaction added with analysis data output from the LSI logic circuit after the header ,
A debugging method comprising: a transaction selection step of selecting a normal transaction and the user-defined message transaction and outputting the selected transaction as a transaction output .
前記ＬＳＩ論理回路内の論理回路状態信号が前記選択条件と一致したとき、パタン一致信号とパタン種別信号を送出するパタン検出ステップと、
前記パタン一致信号を受けるとパタン種別信号毎に異なる補助コードを持ったトランザクションヘッダを作成し、ヘッダの後にＬＳＩ論理回路から出力される解析データを付加したユーザ定義メッセージトランザクションを作成するトランザクション生成ステップと、
通常トランザクションと前記ユーザ定義メッセージトランザクションとを選択し、トランザクション出力として出力するトランザクション選択ステップと
をコンピュータに実行させることを特徴とするデバッグプログラム。 A mode holding step for holding a timing for collecting data during operation of the LSI logic circuit and a selection condition for data to be collected;
A pattern detection step of sending a pattern match signal and a pattern type signal when a logic circuit state signal in the LSI logic circuit matches the selection condition;
Create a transaction header with different auxiliary code for each of said pattern match signal to receive the pattern type signal, and transaction generating step of creating a user-defined message transaction added with analysis data output from the LSI logic circuit after the header ,
A debugging program that causes a computer to execute a transaction selection step of selecting a normal transaction and the user-defined message transaction and outputting the selected transaction as a transaction output .
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