JP4653222B2

JP4653222B2 - Capacitance judgment device and judgment method for authentication

Info

Publication number: JP4653222B2
Application number: JP2008527600A
Authority: JP
Inventors: 厚一郎新沼; 卓新崎; 誠一岩佐
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-07-31
Filing date: 2006-07-31
Publication date: 2011-03-16
Anticipated expiration: 2026-07-31
Also published as: WO2008015725A1; JPWO2008015725A1

Description

本発明は、生体の一部である認証対象（例えば、指）の静電容量判定装置および判定方法に関し、特に、その認証対象（例えば、指）の真偽を、その認証対象の静電容量を基に判定する装置、および、方法に関する。 The present invention relates to a capacitance determination device and a determination method for an authentication target (for example, a finger) that is a part of a living body, and in particular, to determine the authenticity of the authentication target (for example, a finger). The present invention relates to an apparatus and a method for determining based on the above.

近年、生体情報（バイオメトリクス情報）を用いて個人認証を行う機会が増えている。
生体情報として指紋を用いて個人認証を行う場合、まず、指紋判別装置上に置かれた指から指紋、すなわち、採取面に接触する隆線と採取面に接触しない谷線から構成される紋様、を画像情報として採取する。In recent years, opportunities for performing personal authentication using biometric information (biometric information) have increased.
When performing personal authentication using fingerprints as biometric information, first a fingerprint from a finger placed on the fingerprint discrimination device, that is, a pattern composed of ridges that contact the sampling surface and valleys that do not contact the sampling surface, Is collected as image information.

そして、その画像の前景（例えば、隆線像）を基に、特徴情報（例えば、分岐点、端点の位置情報）を抽出し、その抽出された特徴情報と、予め登録されている被認証者の特徴情報とを照合することにより、個人認証を行っている。 Then, based on the foreground of the image (for example, a ridge image), feature information (for example, branch point and end point position information) is extracted, and the extracted feature information and a pre-registered person to be authenticated are extracted. Personal authentication is performed by collating with the feature information.

指紋による個人認証では、他人の指を転写した偽指（グミ指）を指紋判別装置上に置いた場合に、誤認するという問題がある。
そこで、偽指による不正を排除するための技術が開発されている。In the personal authentication by fingerprint, there is a problem that a false finger (gummy finger) obtained by transferring another person's finger is mistaken when placed on the fingerprint discrimination device.
Therefore, techniques for eliminating frauds due to fake fingers have been developed.

例えば、特許文献１には、指の静電容量の変化を発振周波数の変化に変換して、指が偽指であるかどうかを判別する技術が開示されている。
しかし、特許文献１の技術では、指の静電容量の変化を発振周波数の変化に変換するため、ローパスフィルタ、コンパレータ、エッジ検出回路、等が必要となり、ハードウェア構成が複雑になるという問題がある。
特開平１０−１６５３８２号公報「生体検知装置」 For example, Patent Document 1 discloses a technique for determining whether a finger is a fake finger by converting a change in capacitance of the finger into a change in oscillation frequency.
However, the technique of Patent Document 1 requires a low-pass filter, a comparator, an edge detection circuit, and the like to convert a change in finger capacitance into a change in oscillation frequency, resulting in a complicated hardware configuration. is there.
Japanese Patent Laid-Open No. 10-165382 “Biological detection device”

本発明の課題は、生体認証装置等に内蔵されて使用され、簡素な構成および方法にて認証対象の静電容量を判定することが可能な認証対象の静電容量判定装置および判定方法を提供することである。 An object of the present invention is to provide an authentication target capacitance determination device and a determination method that are used in a biometric authentication device or the like and that can determine the authentication target capacitance with a simple configuration and method. It is to be.

本発明の第１態様の認証対象の静電容量判定装置は、電極間に置かれる生体の一部である認証対象の静電容量に対応するパルス幅を持つパルスである生体容量パルスを出力する生体容量パルス出力部と、前記生体容量パルスの出力タイミングを決めるパルスより所定時間遅延して出力され、前記認証対象の真偽の判定に使用される第１判定パルスを出力する第１判定パルス出力部と、前記生体容量パルスの出力タイミングを決めるパルスより、前記所定時間より大きい時間遅延して出力され、前記認証対象の真偽の判定に使用される第２判定パルスを出力する第２判定パルス出力部と、前記第１判定パルスおよび前記第２判定パルスの出力タイミングが、いずれも前記生体容量パルスのパルス幅内におさまるとき、前記認証対象が偽であることを示す信号を出力し、前記第１判定パルスの出力タイミングが前記生体容量パルスのパルス幅内におさまり、かつ、前記第２判定パルスの出力タイミングが前記生体容量パルスのパルス幅におさまらない場合に、前記認証対象が真であることを示す信号を出力する判定部、を備えることを特徴とする認証対象の静電容量判定装置である。 The capacitance determination device for authentication of the first aspect of the present invention outputs a biocapacitance pulse that is a pulse having a pulse width corresponding to the capacitance of the authentication target that is a part of the living body placed between the electrodes. A first determination pulse output that outputs a first determination pulse that is output after being delayed by a predetermined time from a pulse that determines the output timing of the biocapacity pulse and the biocapacity pulse output unit, and is used for the authenticity determination of the authentication target And a second determination pulse that is output with a time delay greater than the predetermined time from the pulse that determines the output timing of the biological volume pulse, and that outputs a second determination pulse used for authenticity determination of the authentication target When the output unit and the output timing of the first determination pulse and the second determination pulse all fall within the pulse width of the biological volume pulse, the authentication target is false. When the output timing of the first determination pulse falls within the pulse width of the biological volume pulse and the output timing of the second determination pulse does not fall within the pulse width of the biological volume pulse An authentication target capacitance determination apparatus comprising: a determination unit that outputs a signal indicating that the authentication target is true.

ここで、生体容量パルス出力部によって生成された電極間に置かれる生体の一部である認証対象の静電容量に対応するパルス幅を持つ生体容量パルスについて、そのパルス幅を第１判定パルスおよび第２判定パルスを基に判定しているので、簡素な構成で認証対象の静電容量を判定することができる。 Here, regarding the biocapacity pulse having a pulse width corresponding to the capacitance of the authentication target that is a part of the living body placed between the electrodes generated by the biocapacitance pulse output unit, the pulse width is set to the first determination pulse and Since the determination is based on the second determination pulse, the capacitance of the authentication target can be determined with a simple configuration.

本発明の第２態様の認証対象の静電容量判定装置は、電極間に置かれる生体の一部である認証対象の静電容量に対応するパルス幅を持つパルスである生体容量パルスを出力する生体容量パルス出力部と、前記生体容量パルスの出力タイミングを決めるパルスより所定時間遅延して出力され、前記認証対象の真偽の判定に使用される判定パルスを出力する判定パルス出力部と、前記判定パルスの出力タイミングが、前記生体容量パルスのパルス幅内におさまる場合に、前記認証対象が偽であることを示す信号を出力し、前記判定パルスの出力タイミングが、前記生体容量パルスのパルス幅内におさまらない場合に、前記認証対象が真であることを示す信号を出力する判定部、を備えることを特徴とする認証対象の静電容量判定装置である。 The capacitance determination apparatus for authentication of the second aspect of the present invention outputs a biocapacitance pulse that is a pulse having a pulse width corresponding to the capacitance of the authentication target that is a part of the living body placed between the electrodes. A bio-capacity pulse output unit, a determination pulse output unit that outputs a determination pulse that is output with a predetermined time delay from a pulse that determines an output timing of the bio-capacity pulse, and that is used to determine the authenticity of the authentication target; and When the output timing of the determination pulse falls within the pulse width of the biological volume pulse, a signal indicating that the authentication target is false is output, and the output timing of the determination pulse is the pulse width of the biological volume pulse. An authentication target capacitance determination apparatus comprising: a determination unit that outputs a signal indicating that the authentication target is true when the authentication target is not true.

本発明の第３態様の認証対象の静電容量判定方法は、一定周期のクロックパルスを発生するステップと、電極間に置かれる生体の一部である認証対象の静電容量に対応するパルス幅を持つパルスである生体容量パルスを前記クロックパルスのタイミングで出力する生体容量パルス出力ステップと、前記クロックパルスより所定時間遅延して出力され、前記認証対象の真偽の判定に使用される第１判定パルスを出力する第１判定パルス出力ステップと、前記クロックパルスより、前記所定時間より大きい時間遅延して出力され、前記認証対象の真偽の判定に使用される第２判定パルスを出力する第２判定パルス出力ステップと、前記第１判定パルスおよび前記第２判定パルスの出力タイミングが、いずれも前記生体容量パルスのパルス幅内におさまるとき、前記認証対象が偽であることを示す信号を出力し、前記第１判定パルスの出力タイミングが前記生体容量パルスのパルス幅内におさまり、かつ、前記第２判定パルスの出力タイミングが前記生体容量パルスのパルス幅におさまらない場合に、前記認証対象が真であることを示す信号を出力する判定ステップ、を備えることを特徴とする認証対象の静電容量判定方法である。 The authentication target capacitance determination method according to the third aspect of the present invention includes a step of generating a clock pulse having a constant period, and a pulse width corresponding to the capacitance of the authentication target that is a part of a living body placed between the electrodes. A biocapacitance pulse output step for outputting a biocapacity pulse, which is a pulse having a pulse width, at a timing of the clock pulse; and a first output that is output after a predetermined time delay from the clock pulse and is used to determine whether the authentication target is authentic A first determination pulse output step for outputting a determination pulse; and a second determination pulse that is output with a time delay greater than the predetermined time from the clock pulse and is used to determine whether the authentication target is authentic or not. 2 determination pulse output step and the output timing of the first determination pulse and the second determination pulse are all within the pulse width of the biological volume pulse. A signal indicating that the authentication target is false, an output timing of the first determination pulse falls within a pulse width of the biological volume pulse, and an output timing of the second determination pulse is An authentication target capacitance determination method comprising: a determination step of outputting a signal indicating that the authentication target is true when the pulse width of the biocapacitance pulse does not fit.

本発明の第４態様の認証対象の静電容量判定方法は、一定周期のクロックパルスを発生するステップと、電極間に置かれる生体の一部である認証対象の静電容量に対応するパルス幅を持つパルスである生体容量パルスを前記クロックパルスのタイミングで出力する生体容量パルス出力ステップと、前記クロックパルスより所定時間遅延して出力され、前記認証対象の真偽の判定に使用される判定パルスを出力する判定パルス出力ステップと、前記判定パルスの出力タイミングが、前記生体容量パルスのパルス幅内におさまる場合に、前記認証対象が偽であることを示す信号を出力し、前記判定パルスの出力タイミングが、前記生体容量パルスのパルス幅内におさまらない場合に、前記認証対象が真であることを示す信号を出力する判定ステップ、を備えることを特徴とする認証対象の静電容量判定方法である。 According to a fourth aspect of the present invention, there is provided a method for determining a capacitance of an authentication target, the step of generating a clock pulse having a constant period, and a pulse width corresponding to the capacitance of the authentication target that is a part of a living body placed between electrodes. A bio-capacity pulse output step for outputting a bio-capacity pulse, which is a pulse having a pulse width, at a timing of the clock pulse; A determination pulse output step for outputting a signal indicating that the authentication target is false when the output timing of the determination pulse falls within the pulse width of the biological volume pulse, and outputting the determination pulse When the timing does not fall within the pulse width of the biological volume pulse, a determination step for outputting a signal indicating that the authentication target is true. A capacitance determination method to be authenticated, characterized in that it comprises a.

このように、本発明によれば、簡素な構成で認証対象の静電容量を判定することができる。 Thus, according to the present invention, it is possible to determine the capacitance to be authenticated with a simple configuration.

本発明の一実施形態の静電容量判定装置の構成を示すブロック図である。It is a block diagram which shows the structure of the electrostatic capacitance determination apparatus of one Embodiment of this invention. 図１のクロック発生回路のより詳細な構成を示す図（その１）である。FIG. 2 is a diagram (part 1) illustrating a more detailed configuration of the clock generation circuit of FIG. 1; 図１の第１判定パルス発生回路のより詳細な構成を示す図（その１）である。FIG. 2 is a diagram (part 1) illustrating a more detailed configuration of a first determination pulse generation circuit of FIG. 1; 図１の第２判定パルス発生回路のより詳細な構成を示す図（その１）である。FIG. 3 is a diagram (part 1) illustrating a more detailed configuration of a second determination pulse generation circuit of FIG. 1; 図１の生体容量対応パルス発生回路のより詳細な構成を示す図（その１）である。FIG. 2 is a diagram (part 1) illustrating a more detailed configuration of the biocapacity corresponding pulse generation circuit of FIG. 1; 図１の接触判定回路および認証対象真偽判定回路のより詳細な構成を示す図である。It is a figure which shows the more detailed structure of the contact determination circuit and authentication object authenticity determination circuit of FIG. 図５のそれぞれの回路部分（接触判定回路および認証対象真偽判定回路）が入力する波形および出力する波形を示した図である。It is the figure which showed the waveform which each circuit part (a contact determination circuit and an authentication object authenticity determination circuit) of FIG. 5 inputs and a waveform which outputs. 図５の一部であるＮＡＮＤゲートの動作を説明する図である。It is a figure explaining operation | movement of the NAND gate which is a part of FIG. 図５の一部であるラッチ回路の動作を説明する図（その１）である。FIG. 6 is a diagram (part 1) for explaining an operation of a latch circuit which is a part of FIG. 5; 図５の一部であるラッチ回路の動作を説明する図（その２）である。FIG. 6 is a diagram (part 2) for explaining the operation of the latch circuit which is a part of FIG. 5; 図１のクロック発生回路、第１判定パルス発生回路、および、第１判定パルス発生回路に使用されるＩＣを示す図である。FIG. 2 is a diagram illustrating an IC used for the clock generation circuit, the first determination pulse generation circuit, and the first determination pulse generation circuit of FIG. 1. 図１のクロック発生回路のより詳細な構成を示す図（その２）である。FIG. 3 is a diagram (part 2) illustrating a more detailed configuration of the clock generation circuit of FIG. 1; 図１の第１判定パルス発生回路のより詳細な構成を示す図（その２）である。FIG. 3 is a (second) diagram illustrating a more detailed configuration of the first determination pulse generating circuit of FIG. 1; 図１の第２判定パルス発生回路のより詳細な構成を示す図（その２）である。FIG. 3 is a diagram (part 2) illustrating a more detailed configuration of the second determination pulse generation circuit of FIG. 1; 図１の生体容量対応パルス発生回路のより詳細な構成を示す図（その２）である。FIG. 3 is a diagram (part 2) illustrating a more detailed configuration of the biocapacity corresponding pulse generation circuit of FIG. 1;

以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態の静電容量判定装置の構成を示すブロック図である。
図１において、静電容量判定装置１０は、電極間に置かれる生体の一部（図では、指）である認証対象の静電容量を判定する装置である。この静電容量判定装置１０は、上記認証対象から得られる生体情報（例えば、指紋）を基に生体認証を行う生体認証装置に内蔵される。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram illustrating a configuration of a capacitance determination device according to an embodiment of the present invention.
In FIG. 1, a capacitance determination device 10 is a device that determines a capacitance of an authentication target that is a part of a living body (finger in the figure) placed between electrodes. The capacitance determination device 10 is built in a biometric authentication device that performs biometric authentication based on biometric information (for example, a fingerprint) obtained from the authentication target.

この静電容量判定装置１０は、認証対象の静電容量に対応するパルス幅を持つパルスを、クロックパルス発生回路１１により発生されたクロックパルスのタイミングで出力する生体容量対応パルス発生回路１４、クロックパルス発生回路１１が出力するクロックパルスより所定時間遅延して出力され、上記認証対象の真偽の判定に使用される第１判定パルスを出力する第１判定パルス出力部１２、クロックパルス発生回路１１が出力するクロックパルスより、上記所定時間より大きい時間遅延して出力され、上記認証対象の真偽の判定に使用される第２判定パルスを出力する第２判定パルス出力部１３、クロックパルス、第１判定パルス、生体容量対応パルスを基に、認証対象（指）が電極に正しく接触しているかどうかを示す信号を出力する接触判定回路１５、クロックパルス、第２判定パルス、生体容量対応パルス、上記接触判定回路１５の出力信号を基に、認証対象（指）が静電容量からみて、真であるか偽であるか判定する認証対象真偽判定回路１６、を備える。 This capacitance determination device 10 includes a biocapacitance corresponding pulse generation circuit 14 that outputs a pulse having a pulse width corresponding to the capacitance to be authenticated at the timing of the clock pulse generated by the clock pulse generation circuit 11, and a clock. A first determination pulse output unit 12 that outputs a first determination pulse that is output after a predetermined time delay from the clock pulse output from the pulse generation circuit 11 and is used for the authenticity determination of the authentication target, and the clock pulse generation circuit 11 The second determination pulse output unit 13 outputs a second determination pulse that is output after being delayed by a time longer than the predetermined time and used for determining the authenticity of the authentication target. 1 Based on the determination pulse and the biocapacitance pulse, a signal indicating whether or not the authentication target (finger) is correctly in contact with the electrode is output. Whether the authentication target (finger) is true or false based on the capacitance based on the contact determination circuit 15, the clock pulse, the second determination pulse, the biological volume corresponding pulse, and the output signal of the contact determination circuit 15. An authentication target authenticity determination circuit 16 is provided.

なお、上記第１判定パルスは、認証対象（指）が双方の電極に接触しているかどうかを示すパルスでもあるため、「接触判定パルス」とも呼ばれる。
図２は、第１実施形態における、図１のクロック発生回路のより詳細な構成を示す図である。The first determination pulse is also referred to as a “contact determination pulse” because it is a pulse indicating whether or not the authentication target (finger) is in contact with both electrodes.
FIG. 2 is a diagram showing a more detailed configuration of the clock generation circuit of FIG. 1 in the first embodiment.

図２において、ＮＡＮＤゲート（ＮＡＮＤ１）、インバータ（ＩＮＶ１）、コンデンサ（Ｃ１１）、および、抵抗（Ｒ１２およびＲ１３）により、アステーブルマルチバイブレータが構成される。 In FIG. 2, an astable multivibrator is configured by a NAND gate (NAND1), an inverter (INV1), a capacitor (C11), and resistors (R12 and R13).

抵抗Ｒ１３は、ＮＡＮＤゲート（ＮＡＮＤ１）の入力端子に内蔵されるクランプダイオードに流れる電流を制限するための（保護）抵抗であり、抵抗Ｒ１２の抵抗値の２０倍程度の値に設定するのが適切である。 The resistor R13 is a (protective) resistor for limiting the current flowing through the clamp diode built in the input terminal of the NAND gate (NAND1), and is appropriately set to a value about 20 times the resistance value of the resistor R12. It is.

図２のクロック発生回路の動作について以下に説明する。
まず、電源がオンになると、図の発振制御端子Ｆのレベルが「Ｌ」レベルから「Ｈ」レベルに変更される（以降、電源がオンである間はこの「Ｈ」レベルを保ち続ける）。The operation of the clock generation circuit of FIG. 2 will be described below.
First, when the power is turned on, the level of the oscillation control terminal F in the figure is changed from the “L” level to the “H” level (hereinafter, this “H” level is maintained while the power is on).

端子Ｆのレベルが「Ｈ」レベルになった時点で、Ｂ点のレベルが「Ｌ」レベルであった場合、Ｃ点は「Ｈ」レベル、Ｄ点は「Ｌ」レベルとなる。よって、この場合、Ｃ点の電荷が抵抗Ｒ１２を介してコンデンサ（Ｃ１１）に徐々に充電される。そして、Ａ点とＢ点の電位が上昇し、Ｂ点の電位がＮＡＮＤゲート（ＮＡＮＤ１）の入力スレッショルドレベルを超えた瞬間に、Ｃ点のレベルが「Ｌ」レベルになり、Ｄ点のレベルが「Ｈ」レベルになる。すなわち、Ｃ点およびＤ点のレベルが反転する。 When the level of the terminal F becomes “H” level and the point B level is “L” level, the point C becomes “H” level and the point D becomes “L” level. Therefore, in this case, the charge at point C is gradually charged into the capacitor (C11) via the resistor R12. Then, at the instant when the potential at point A and point B rises and the potential at point B exceeds the input threshold level of the NAND gate (NAND1), the level at point C becomes “L” level, and the level at point D is Becomes “H” level. That is, the levels at points C and D are inverted.

端子Ｆのレベルが「Ｈ」になった時点で、Ｂ点のレベルが「Ｈ」であった場合も、回路動作を同様に考えることができる。上述の動作に繰り返しにより、Ｄ点からは、デューティ比約５０％の矩形波が出力される。 When the level of the terminal F becomes “H” and the level at the point B is “H”, the circuit operation can be considered similarly. By repeating the above operation, a rectangular wave with a duty ratio of about 50% is output from point D.

コンデンサ（Ｃ１２）と、抵抗（Ｒ１１）はランプ波発生回路を構成しており、Ｄ点のレベルが「Ｈ」レベルになった瞬間に、Ｅ点のレベルも「Ｈ」レベルになり、その後、コンデンサ（Ｃ１２）の電荷が抵抗（Ｒ１１）を介して放電されるに伴って、Ｅ点のレベルは、「Ｌ」レベル（アース電位）に向かって下降する。Ｅ点の信号は、保護抵抗（Ｒ１４）を介してインバータ（ＩＮＶ２）へ入力される。このため、インバータ（ＩＮＶ２）の出力端には、Ｅ点のレベルが「Ｈ」レベルとなってから、インバータ（ＩＮＶ２）の入力スレッショルドレベルを切るまでの時間幅（例えば、１μsec）を持つパルスが出力される。このようにして、インバータ（ＩＮＶ２）に接続されたインバータ（ＩＮＶ３）からクロックパルスが出力され、インバータ（ＩＮＶ２）からクロックパルスの反転信号が出力される。 The capacitor (C12) and the resistor (R11) constitute a ramp wave generation circuit, and at the moment when the level at the point D becomes “H” level, the level at the point E also becomes “H” level. As the electric charge of the capacitor (C12) is discharged through the resistor (R11), the level at the point E decreases toward the “L” level (ground potential). The signal at point E is input to the inverter (INV2) via the protective resistor (R14). Therefore, at the output terminal of the inverter (INV2), a pulse having a time width (for example, 1 μsec) from when the level at the point E becomes “H” level to when the input threshold level of the inverter (INV2) is cut off. Is output. In this manner, the clock pulse is output from the inverter (INV3) connected to the inverter (INV2), and the inverted signal of the clock pulse is output from the inverter (INV2).

図３Ａは、図１の第１判定パルス発生回路のより詳細な構成を示す図（その１）である。
図３Ａにおいて、ＮＡＮＤゲート（ＮＡＮＤ２）、インバータ（ＩＮＶ４）、コンデンサ（Ｃ１３）、および、抵抗（Ｒ１５）によってモノステーブルマルチバイブレータ（以下、モノマルチバイブレータという）が構成される。なお、モノマルチバイブレータとは、入力されたトリガーパルスのタイミングを起点とし、装着された静電容量および抵抗で決まる幅を持つパルスを発生させる回路である。FIG. 3A is a diagram (part 1) illustrating a more detailed configuration of the first determination pulse generation circuit of FIG.
In FIG. 3A, a monostable multivibrator (hereinafter referred to as a monomultivibrator) is configured by a NAND gate (NAND2), an inverter (INV4), a capacitor (C13), and a resistor (R15). The mono multivibrator is a circuit that generates a pulse having a width determined by the attached capacitance and resistance, starting from the timing of the input trigger pulse.

図において、定常状態では、Ｍ、Ｎ、Ｋの各点のレベルが「Ｈ」レベル、Ｉ、Ｊの各点のレベルが「Ｌ」レベルである。
Ｍ点にクロックパルスの反転信号が入力されると、その立ち下がりエッジでＩ点のレベルが急激に「Ｈ」レベルになり、それに伴ってＪ点のレベルも「Ｈ」レベルになる。そして、インバータ（ＩＮＶ４）の出力であるＫ点およびＮ点のレベルは、「Ｈ」レベルから「Ｌ」レベルに反転する。In the figure, in the steady state, the level of each point of M, N, and K is “H” level, and the level of each point of I, J is “L” level.
When an inverted signal of the clock pulse is input to the point M, the level of the point I suddenly becomes “H” level at the falling edge, and the level of the point J also becomes “H” level. Then, the levels at the points K and N, which are the outputs of the inverter (INV4), are inverted from the “H” level to the “L” level.

コンデンサ（Ｃ１３）の電荷が抵抗（Ｒ１５）を介して放電されるに伴って、Ｊ点のレベルは、「Ｌ」レベル（アース電位）に向かって下降する。Ｊ点のレベルがインバータ（ＩＮＶ４）の入力スレッショルドレベルを切った瞬間に、Ｋ点およびＮ点のレベルは「Ｌ」レベルから「Ｈ」レベルに反転する。 As the electric charge of the capacitor (C13) is discharged through the resistor (R15), the level at the point J decreases toward the “L” level (ground potential). At the moment when the level at point J falls below the input threshold level of the inverter (INV4), the levels at points K and N are inverted from the “L” level to the “H” level.

この時点では、モノマルチバイブレータのトリガーであるクロックパルスの反転信号の入力は終了しており、Ｍ点のレベルは「Ｈ」レベルになっていることから、Ｉ点のレベルは「Ｌ」レベルとなり、コンデンサ（Ｃ１３）の電荷の放電を終えたＪ点のレベルも「Ｌ」レベルとなり、上述の定常状態に復帰する。 At this point, the input of the inversion signal of the clock pulse that is the trigger for the mono multivibrator has been completed, and the level at point M is at the “H” level, so the level at point I is at the “L” level. The level at point J after the discharge of the charge of the capacitor (C13) also becomes the “L” level and returns to the steady state described above.

すなわち、図３Ａの第１判定パルス発生回路が出力するパルスのパルス幅（時間幅）は、コンデンサ（Ｃ１３）の容量に比例するということができる。
なお、定常状態において、Ｊ点のレベルを、インバータ（ＩＮＶ４）の入力レッショルドレベル以下にしておくには、抵抗Ｒ１５の値が所定値以下である必要がある。抵抗Ｒ１５の値がこの所定値以下でない場合は、上述の動作が保障されなくなる。That is, it can be said that the pulse width (time width) of the pulse output from the first determination pulse generation circuit of FIG. 3A is proportional to the capacitance of the capacitor (C13).
In the steady state, in order to keep the level at point J below the input threshold level of the inverter (INV4), the value of the resistor R15 needs to be below a predetermined value. If the value of the resistor R15 is not less than or equal to this predetermined value, the above-described operation cannot be guaranteed.

インバータ（ＩＮＶ４）として、例えば、７４ＨＣ００のＣＭＯＳＩＣを使用した場合、抵抗Ｒ１５を２０キロオーム（２０ＫΩ）以下に設定すれば、問題なく動作することが確認できた。 For example, when a 74HC00 CMOSIC is used as the inverter (INV4), it can be confirmed that if the resistor R15 is set to 20 kiloohms (20 KΩ) or less, the inverter (INV4) operates without problems.

なお、抵抗（Ｒ１５）は、クロックパルス発生回路が出力するクロックパルスを遅延する量を決める抵抗（遅延量は抵抗Ｒ１５の値に比例する）であるので、抵抗Ｒ１５を可変抵抗とすることで、図３Ａの回路が出力するパルスの発生タイミングを調整することが容易になる。 Since the resistor (R15) is a resistor that determines the amount of delay of the clock pulse output from the clock pulse generation circuit (the delay amount is proportional to the value of the resistor R15), the resistor R15 is a variable resistor. It becomes easy to adjust the generation timing of the pulses output by the circuit of FIG. 3A.

コンデンサ（Ｃ１４）、抵抗（Ｒ１６およびＲ１７）、および、インバータ（ＩＮＶ５およびＩＮＶ６）で構成される回路部分の動作は、図２のコンデンサ（Ｃ１２）、抵抗（Ｒ１１およびＲ１４）、および、インバータ（ＩＮＶ２およびＩＮＶ３）で構成される回路部分の動作と同様であるので省略する。 The operation of the circuit portion composed of the capacitor (C14), the resistor (R16 and R17), and the inverter (INV5 and INV6) is the same as the operation of the capacitor (C12), the resistor (R11 and R14), and the inverter (INV2) in FIG. And the operation of the circuit portion constituted by INV3) is omitted.

図３Ｂは、図１の第２判定パルス発生回路のより詳細な構成を示す図（その１）である。
この回路は、図３Ａの第１判定パルス発生回路と比較して、入力したクロックパルスをどれだけ遅延させるかを示す遅延量が異なるだけで、その動作は、図３Ａの回路と同様である。3B is a diagram (part 1) illustrating a more detailed configuration of the second determination pulse generation circuit of FIG.
The operation of this circuit is the same as that of the circuit of FIG. 3A except that the amount of delay indicating how much the input clock pulse is delayed is different from that of the first determination pulse generation circuit of FIG. 3A.

図４は、図１の生体容量対応パルス発生回路のより詳細な構成を示す図（その１）である。
この図を、図３Ａのモノマルチバイブレータと比較すると、コンデンサ（Ｃ１３）が、電極およびその電極に直列に接続されたコンデンサ（Ｃ７）に置き換わるとともに、人体に蓄積された静電気を放電してＮＡＮＤゲート（ＮＡＮＤ４）の静電破壊を防止するための抵抗（Ｒ２２）が設けられている。FIG. 4 is a diagram (part 1) illustrating a more detailed configuration of the biocapacitance-compatible pulse generation circuit of FIG.
Comparing this figure with the mono-multivibrator of FIG. 3A, the capacitor (C13) is replaced with an electrode and a capacitor (C7) connected in series to the electrode, and the static electricity accumulated in the human body is discharged to discharge the NAND gate. A resistor (R22) for preventing electrostatic breakdown of (NAND4) is provided.

認証対象（真指）の抵抗値は、数十ｋΩ〜数百ｋΩの範囲にある。コンデンサＣ７は、その認証対象（抵抗）を介して流れる電流を阻止するためのコンデンサである。このコンデンサがない場合、回路動作が不安定になる。このコンデンサＣ７の静電容量の値は、認証対象（真指）の静電容量の値（約５ｎＦ）の１０倍以上の値、例えば、５０ｎＦ以上の値であることが望ましい。 The resistance value of the authentication target (true finger) is in the range of several tens of kΩ to several hundreds of kΩ. The capacitor C7 is a capacitor for blocking a current flowing through the authentication target (resistance). Without this capacitor, circuit operation becomes unstable. The capacitance value of the capacitor C7 is desirably a value that is 10 times or more, for example, 50 nF or more, than the capacitance value (approximately 5 nF) of the authentication target (true finger).

なお、図４において、ＮＡＮＤゲート（ＮＡＮＤ４）およびインバータ（ＩＮＶ１０）は、人体の一部（指）に直接触れるため、ＩＣの端子に等価的に抵抗と静電容量が繋がってアースされることになる。指の電位は、ＡＣ１００Ｖやその他のノイズによって複雑に変化している。よって、ＩＣの端子に指が触れた状態では、入力インピーダンスが極めて高く、電位だけで動作するＣＭＯＳ−ＩＣでは動作が不安定になる。一方、ＴＴＬ−ＩＣの場合は、入力インピーダンスがそれほど高くなく、また、動作するのにベース電流を必要とするため、指がＩＣの端子に接触したことによる影響を殆ど受けない。 In FIG. 4, since the NAND gate (NAND4) and the inverter (INV10) directly touch a part (finger) of the human body, the resistance and capacitance are equivalently connected to the terminal of the IC and grounded. Become. The potential of the finger changes in a complicated manner due to AC 100V and other noises. Accordingly, when a finger touches the IC terminal, the input impedance is extremely high, and the operation is unstable in a CMOS-IC that operates only with a potential. On the other hand, in the case of a TTL-IC, the input impedance is not so high and a base current is required to operate, so that it is hardly affected by the finger touching the IC terminal.

このような理由で、ＮＡＮＤゲート（ＮＡＮＤ４）とインバータ（ＩＮＶ１０）は、ＴＴＬ−ＩＣであることが望ましい。入力インピーダンスが非常に高いＣＭＯＳ−ＩＣを使用した場合、端子に例えば、人体の一部である指が触れた場合に誤動作する確率が高まる。 For this reason, the NAND gate (NAND4) and the inverter (INV10) are preferably TTL-IC. When a CMOS-IC having a very high input impedance is used, the probability of malfunctioning increases when, for example, a finger that is part of the human body touches the terminal.

この生体容量対応パルス発生回路は、外部静電容量Ｃ７と対の電極部分の静電容量（認証対象（指）の静電容量、または、空気等の静電容量）Ｃｙを直列に接続して得られる静電容量Ｃｘ（＝Ｃｙ・Ｃ７／（Ｃｙ＋Ｃ７））、および、外部抵抗Ｒ７で決まるパルス幅を持つ生体容量対応パルスおよびその反転信号を、入力クロックパルスのタイミングで出力している。 This biocapacitance-compatible pulse generation circuit has an external capacitance C7 and a capacitance of a pair of electrode portions (capacitance of an authentication target (finger) or capacitance of air or the like) Cy connected in series. The obtained capacitance Cx (= Cy · C7 / (Cy + C7)), the biocapacitance pulse having a pulse width determined by the external resistance R7, and its inverted signal are output at the timing of the input clock pulse.

図４の回路の動作は、コンデンサ部分（Ｃｘ）の容量などが異なるだけで、図３ＡのＮＡＮＤ２、コンデンサＣ１３、抵抗Ｒ１５、インバータＩＮＶ４の回路部分の動作と同様であるので省略する。 The operation of the circuit in FIG. 4 is the same as the operation of the NAND2, capacitor C13, resistor R15, and inverter INV4 in FIG. 3A, except that the capacitance of the capacitor portion (Cx) is different.

図４において、認証対象（指）が片側の電極にのみ接触している状態、または、認証対象（指）がいずれの電極にも接触していない状態では、電極からの静電容量への寄与分が略０（Ｃｙが略０）となり、図４のＮＡＮＤゲート（ＮＡＮＤ４）とインバータ（ＩＮＶ１０）の間に設けられた電極およびコンデンサ（Ｃ７）の容量を合成した容量（Ｃｘ）は、コンデンサ（Ｃ７）の容量（例えば、３００ｐＦ）に略等しくなる。その結果、図の生体容量対応パルス発生回路は、例えば、時間幅（１μsec）を持つパルスを出力する。 In FIG. 4, when the authentication target (finger) is in contact with only one electrode or when the authentication target (finger) is not in contact with any electrode, the contribution from the electrode to the capacitance The capacity (Cx) obtained by combining the capacity of the electrode and the capacitor (C7) provided between the NAND gate (NAND4) and the inverter (INV10) in FIG. 4 is approximately 0 (Cy is approximately 0). C7) (for example, 300 pF). As a result, the biocapacity corresponding pulse generation circuit shown in the figure outputs a pulse having a time width (1 μsec), for example.

一方、図４において、認証対象（指）が両方の電極に（正しく）接触している状態では、その認証対象の静電容量に対応するパルス幅（時間幅）を持つパルスが図４の生体容量対応パルス発生回路から出力される。 On the other hand, in FIG. 4, when the authentication target (finger) is in contact with both electrodes (correctly), a pulse having a pulse width (time width) corresponding to the capacitance of the authentication target is shown in FIG. It is output from the capacity corresponding pulse generation circuit.

例えば、真の指（人体の指）が両方の電極に接触している状態では、通常、人体の指は、約１ｎＦ〜数ｎＦの静電容量を持つことから、その静電容量に対応する時間幅、例えば、約１０μsec〜５０μsecのパルスを図４の生体容量対応パルス発生回路は出力する。 For example, when a true finger (human finger) is in contact with both electrodes, the human finger usually has a capacitance of about 1 nF to several nF, and thus corresponds to the capacitance. The biocapacity corresponding pulse generation circuit in FIG. 4 outputs a pulse having a time width, for example, about 10 μsec to 50 μsec.

また、図４において、例えば、指紋が転写されたゼラチン等が両方の電極に（正しく）接触している状態、すなわち、偽指が両方の電極に接触している状態では、その偽指の静電容量（例えば、数十ｎＦ）に対応する時間幅（例えば、約５００μsec以上の時間幅）を持つパルスが図４の生体容量対応パルス発生回路から出力される。 Further, in FIG. 4, for example, when gelatin or the like to which a fingerprint has been transferred is in contact with both electrodes (correctly), that is, when the fake finger is in contact with both electrodes, A pulse having a time width (for example, a time width of about 500 μsec or more) corresponding to the electric capacity (for example, several tens of nF) is output from the biocapacity corresponding pulse generation circuit of FIG.

図５は、図１の接触判定回路および認証対象真偽判定回路のより詳細な構成を示す図である。
また、図６は、図５のそれぞれの回路部分（接触判定回路および認証対象真偽判定回路）が入力する波形および出力する波形を示した図である。FIG. 5 is a diagram showing a more detailed configuration of the contact determination circuit and the authentication target authenticity determination circuit of FIG.
FIG. 6 is a diagram showing waveforms input and output by each circuit portion (contact determination circuit and authentication target authenticity determination circuit) of FIG.

図５において、ＮＡＮＤゲート（ＮＡＮＤ）２１、第１のラッチ回路（ＮＡＮＤ２２およびＮＡＮＤ２３）によって、接触判定回路が構成される。また、ＮＡＮＤゲート（ＮＡＮＤ）２４、インバータ（ＩＮＶ）２５、ＮＡＮＤゲート（ＮＡＮＤ）２６、第２のラッチ回路（ＮＡＮＤ２７およびＮＡＮＤ２８）によって、認証対象真偽判定回路が構成される。 In FIG. 5, a contact determination circuit is configured by the NAND gate (NAND) 21 and the first latch circuit (NAND22 and NAND23). Further, the authentication target authenticity determination circuit is configured by the NAND gate (NAND) 24, the inverter (INV) 25, the NAND gate (NAND) 26, and the second latch circuits (NAND 27 and NAND 28).

以下に、図５の動作を説明する。
まず、図５のうちで、接触判定回路の動作から説明する。
接触判定回路は、ＮＡＮＤ２１と、第１のラッチ回路（ＮＡＮＤ２２およびＮＡＮＤ２３）から構成される。The operation of FIG. 5 will be described below.
First, the operation of the contact determination circuit will be described with reference to FIG.
The contact determination circuit includes a NAND 21 and a first latch circuit (NAND22 and NAND23).

ここで、図６に示すように、認証対象（指）が双方の電極に接触していない状態に対応して出力される生体容量対応パルスに対しては、その生体容量対応パルスの立ち下がり以降に、第１判定パルス（接触判定パルス）が立ち上がるようにするとともに、認証対象（指）が双方の電極に接触している状態に対応して出力される生体容量対応パルスに対しては、その生体容量対応パルスの立ち上がりと立ち下がりの間に、接触判定パルスの立ち上がりと立ち下がりが含まれるように、その接触判定パルスのクロックパルスから見た遅延量を設定する。 Here, as shown in FIG. 6, for a biocapacity-corresponding pulse that is output in response to a state in which the authentication target (finger) is not in contact with both electrodes, after the falling of the biocapacitance-corresponding pulse In addition, the first determination pulse (contact determination pulse) is caused to rise, and the biocapacitance-corresponding pulse output corresponding to the state in which the authentication target (finger) is in contact with both electrodes is The delay amount of the contact determination pulse viewed from the clock pulse is set so that the rise and fall of the contact determination pulse are included between the rise and fall of the biocapacitance pulse.

ゼラチン等に指紋を転写した偽指の方が真指より静電容量が大きいため、例えば、真指が双方の電極上に置かれた場合に対応して出力される生体容量対応パルスの立ち上がりと立ち下がりの間に、接触判定パルスの立ち上がりと立ち下がりが含まれるようにすればよい。 Since the capacitance of a fake finger with a fingerprint transferred to gelatin or the like is larger than that of the true finger, for example, the rise of the biocapacitance corresponding pulse that is output when the true finger is placed on both electrodes The rising and falling edges of the contact determination pulse may be included between the falling edges.

なお、このような設定を行う前提として、図６では、想定される最も大きい時間幅を持つ生体容量対応パルスの時間幅が、クロックパルスの周期に含まれるように、予め、そのクロックパルスの周期は設定されている。 As a premise for performing such setting, in FIG. 6, the period of the clock pulse is previously set so that the time width of the biocapacity corresponding pulse having the largest possible time width is included in the period of the clock pulse. Is set.

ＮＡＮＤ２１は、２入力ＮＡＮＤゲートであり、生体容量対応パルスを一方の入力として受け取り、クロックパルスを所定時間遅延した接触判定パルスを他方の入力として受け取る。 The NAND 21 is a two-input NAND gate, which receives a biocapacity corresponding pulse as one input, and receives a contact determination pulse obtained by delaying a clock pulse for a predetermined time as the other input.

認証対象（指）が双方の電極に接触していない場合は、接触判定パルスのタイミング（例えば、接触判定パルスの立ち上がりのタイミング、このタイミングでは、接触判定パルスのレベルは「Ｈ」レベルである）では、上述したように、生体容量対応パルスのレベルは「Ｌ」になる。このため、図７に示すように、ＮＡＮＤ２１の出力レベルは、「Ｈ」レベルとなる。 When the authentication target (finger) is not in contact with both electrodes, the timing of the contact determination pulse (for example, the rising timing of the contact determination pulse, and at this timing, the level of the contact determination pulse is “H” level) Then, as described above, the level of the biocapacitance pulse becomes “L”. Therefore, as shown in FIG. 7, the output level of the NAND 21 becomes “H” level.

また、認証対象（真指、偽指いずれの場合も含む）が双方の電極に接触している場合は、接触判定パルスのタイミング（このタイミングでは、接触判定パルスのレベルは「Ｈ」レベルである）では、上述したように、生体容量対応パルスのレベルは「Ｈ」になる。このため、図８に示すように、ＮＡＮＤ２１の出力レベルは、「Ｌ」レベルとなる。 In addition, when the authentication target (including both true and false fingers) is in contact with both electrodes, the timing of the contact determination pulse (at this timing, the level of the contact determination pulse is the “H” level) ), As described above, the level of the biocapacitance pulse is “H”. Therefore, as shown in FIG. 8, the output level of the NAND 21 is “L” level.

第１のラッチ回路を構成する２つのＮＡＮＤゲートの一方である、ＮＡＮＤ２２は、２入力ＮＡＮＤゲートであり、前段のＮＡＮＤ２１の出力信号を一方の入力（例えば、図８Ａおよび図８Ｂの「入力１」）として受け取り、第１のラッチ回路を構成する他方のＮＡＮＤゲートであるＮＡＮＤ２３の出力信号を他方の入力として受け取る。 The NAND 22, which is one of the two NAND gates constituting the first latch circuit, is a two-input NAND gate, and the output signal of the NAND 21 in the preceding stage is input to one input (for example, “input 1” in FIGS. 8A and 8B). ) And the output signal of the NAND 23 which is the other NAND gate constituting the first latch circuit is received as the other input.

また、第１のラッチ回路を構成する２つのＮＡＮＤゲートの他方である、ＮＡＮＤ２３は、２入力ＮＡＮＤゲートであり、前段のクロックパルス発生回路が出力するクロックパルスの反転信号を一方の入力（例えば、図８Ａおよび図８Ｂの「入力２」）として受け取り、第１のラッチ回路を構成する他方のＮＡＮＤゲートであるＮＡＮＤ２２の出力信号を他方の入力として受け取る。 The NAND 23, which is the other of the two NAND gates constituting the first latch circuit, is a two-input NAND gate, and an inverted signal of the clock pulse output from the preceding clock pulse generation circuit is input to one input (for example, 8A and 8B) and the output signal of the NAND 22, which is the other NAND gate constituting the first latch circuit, is received as the other input.

クロックパルスの反転信号のタイミングでは、図６に示すように、生体容量対応パルスのレベルが「Ｈ」レベルで、接触判定パルスのレベルが「Ｌ」レベルであるため、ＮＡＮＤ２１の出力は、「Ｈ」レベルとなる。すなわち、第１のラッチ回路のＮＡＮＤ２２は、ＮＡＮＤ２１から「Ｈ」レベルの信号を受け取る。一方、第１のラッチ回路のＮＡＮＤ２３には、クロックパルスの反転信号（「Ｈ」レベルの反転信号＝「Ｌ」レベルの信号）が入力されるため、図８Ａおよび図８Ｂに示すように、第１のラッチ回路からは、レベル「Ｌ」の信号が出力される。すなわち、クロックパルスの反転信号のタイミングで、第１のラッチ回路は、レベル「Ｌ」の信号を出力するようにリセットされる。 At the timing of the inverted signal of the clock pulse, as shown in FIG. 6, the level of the biological volume corresponding pulse is “H” level and the level of the contact determination pulse is “L” level. Level. That is, the NAND 22 of the first latch circuit receives an “H” level signal from the NAND 21. On the other hand, since the inverted signal of the clock pulse (the inverted signal of “H” level = the signal of “L” level) is input to the NAND 23 of the first latch circuit, as shown in FIGS. 8A and 8B, A level “L” signal is output from the latch circuit 1. That is, at the timing of the inverted signal of the clock pulse, the first latch circuit is reset to output a level “L” signal.

第１のラッチ回路の出力信号は、認証対象が双方の電極に接触しているかどうかを示すフラグ情報がそのレベルに加味されていることから、「接触フラグ」とも呼ばれる。例えば、接触フラグのレベルが「Ｈ」レベルであることは、認証対象（指）が双方の電極に接触していることを示している。 The output signal of the first latch circuit is also referred to as “contact flag” because flag information indicating whether or not the authentication target is in contact with both electrodes is added to the level. For example, the level of the contact flag being “H” level indicates that the authentication target (finger) is in contact with both electrodes.

接触判定パルスがＮＡＮＤ２１に入力されるタイミング（このタイミングでは、接触判定パルスのレベルは「Ｈ」レベルである）では、認証対象（指）が双方の電極に接触していない場合は、生体容量対応パルスのレベルは「Ｌ」レベルになっているので、ＮＡＮＤ２１の出力は「Ｈ」レベルになる。すなわち、第１のラッチ回路のＮＡＮＤ２２は、ＮＡＮＤ２１から「Ｈ」レベルの信号を受け取る。一方、第１のラッチ回路のＮＡＮＤ２３には、クロックパルスの反転信号（「Ｌ」レベルの反転信号＝「Ｈ」レベルの信号）が入力されるため、図８Ａおよび図８Ｂに示すように、第１のラッチ回路の出力のレベルは変化しない。すなわち、上述したように、第１のラッチ回路は、接触判定パルスの直前のクロックパルスの反転信号でレベル「Ｌ」の信号を出力するようにリセットされているので、第２のラッチ回路の出力は「Ｌ」レベルのままである。 At the timing when the contact determination pulse is input to the NAND 21 (at this timing, the level of the contact determination pulse is “H” level), if the authentication target (finger) is not in contact with both electrodes, the biocapacity is supported. Since the pulse level is “L” level, the output of the NAND 21 is “H” level. That is, the NAND 22 of the first latch circuit receives an “H” level signal from the NAND 21. On the other hand, since the inverted signal of the clock pulse (the inverted signal of “L” level = the signal of “H” level) is input to the NAND 23 of the first latch circuit, as shown in FIGS. 8A and 8B, The output level of the latch circuit 1 does not change. That is, as described above, the first latch circuit is reset so as to output a signal of level “L” with the inverted signal of the clock pulse immediately before the contact determination pulse, and therefore the output of the second latch circuit Remains at “L” level.

接触判定パルスがＮＡＮＤ２１に入力されるタイミング（このタイミングでは、接触判定パルスのレベルは「Ｈ」レベルである）では、認証対象（指）が双方の電極に接触している場合は、生体容量対応パルスのレベルは「Ｈ」レベルになっているので、ＮＡＮＤ２１の出力は「Ｌ」レベルになる。すなわち、第１のラッチ回路のＮＡＮＤ２２は、ＮＡＮＤ２１から「Ｌ」レベルの信号を受け取る。一方、第１のラッチ回路のＮＡＮＤ２３には、クロックパルスの反転信号（「Ｌ」レベルの反転信号＝「Ｈ」レベルの信号）が入力されるため、図８Ａおよび図８Ｂに示すように、第１のラッチ回路からは、「Ｈ」レベルの信号が出力される。 At the timing when the contact determination pulse is input to the NAND 21 (at this timing, the level of the contact determination pulse is “H” level), if the authentication target (finger) is in contact with both electrodes, the biocapacity is supported. Since the pulse level is at “H” level, the output of the NAND 21 is at “L” level. That is, the NAND 22 of the first latch circuit receives an “L” level signal from the NAND 21. On the other hand, since the inverted signal of the clock pulse (the inverted signal of “L” level = the signal of “H” level) is input to the NAND 23 of the first latch circuit, as shown in FIGS. 8A and 8B, An “H” level signal is output from the 1 latch circuit.

続いて、図５の認証対象真偽判定回路の動作を説明する。
認証対象真偽判定回路は、ＮＡＮＤ２４と、インバータ（ＩＮＶ）２５と、ＮＡＮＤ２６と、第２のラッチ回路（ＮＡＮＤ２７およびＮＡＮＤ２８）から構成される。Next, the operation of the authentication target authenticity determination circuit in FIG. 5 will be described.
The authentication target authenticity determination circuit includes a NAND 24, an inverter (INV) 25, a NAND 26, and a second latch circuit (NAND 27 and NAND 28).

なお、説明は省略するが、第２のラッチ回路についても、第１のラッチ回路同様、クロックパルスの反転信号のタイミングで、レベル「Ｌ」の信号を出力するようにリセットされる。 Although description is omitted, the second latch circuit is also reset so as to output a signal of level “L” at the timing of the inverted signal of the clock pulse, as in the first latch circuit.

ここで、図６に示すように、認証対象（真指）が双方の電極に接触している状態に対応して出力される生体容量対応パルスに対しては、その生体容量対応パルスの立ち下がり以降に、第２判定パルスが立ち上がるようにするとともに、認証対象（偽指）が双方の電極に接触している状態に対応して出力される生体容量対応パルスに対しては、その生体容量対応パルスの立ち上がりと立ち下がりの間に、第２判定パルスの立ち上がりと立ち下がりが含まれるように、その第２判定パルスのクロックパルスから見た遅延量を設定する。 Here, as shown in FIG. 6, for a biocapacity-corresponding pulse that is output in response to a state where the authentication target (true finger) is in contact with both electrodes, the falling of the biocapacitance-corresponding pulse Thereafter, the second determination pulse rises, and the biocapacity corresponding to the biocapacity-corresponding pulse output corresponding to the state in which the authentication target (fake finger) is in contact with both electrodes The delay amount of the second determination pulse viewed from the clock pulse is set so that the rising and falling edges of the second determination pulse are included between the rising edge and the falling edge of the pulse.

上述したように、真指が双方の電極上に置かれた場合に対応して出力される生体容量対応パルスの立ち上がりと立ち下がりの間に、接触判定パルスの立ち上がりと立ち下がりが含まれるように、接触判定パルス（第１判定パルス）のクロックパルスから見た遅延量は設定されている。したがって、その真指が双方の電極上に置かれた場合に対応して出力される生体容量対応パルスの立ち下がり以降に立ち上がるように設定された第２判定パルスは、接触判定パルスよりも、クロックパルスに対する遅延量が大きく設定されていることになる。 As described above, the rising and falling edges of the contact determination pulse are included between the rising and falling edges of the biocapacitance corresponding pulse output corresponding to the case where the true finger is placed on both electrodes. The delay amount as viewed from the clock pulse of the contact determination pulse (first determination pulse) is set. Therefore, the second determination pulse set to rise after the fall of the biocapacitance corresponding pulse output corresponding to the case where the true finger is placed on both electrodes is more clocked than the contact determination pulse. The delay amount with respect to the pulse is set to be large.

ＮＡＮＤ２４は、２入力ＮＡＮＤゲートであり、生体容量対応パルスの反転信号を一方の入力として受け取り、クロックパルスを、上記接触判定パルス（第１判定パルス）の遅延時間より大きい時間遅延した第２判定パルスを他方の入力として受け取る。 The NAND 24 is a two-input NAND gate, receives an inverted signal of the biological volume corresponding pulse as one input, and a second determination pulse obtained by delaying the clock pulse by a time longer than the delay time of the contact determination pulse (first determination pulse). As the other input.

認証対象（指）が双方の電極に接触していない場合、または、認証対象（真指）が双方の電極に接触している場合は、第２判定パルスのタイミング（例えば、第２判定パルスの立ち上がりのタイミング、このタイミングでは、第２判定パルスのレベルは「Ｈ」レベルである）では、上述したように、生体容量対応パルスの反転信号のレベルは「Ｈ」になる。このため、図７に示すように、ＮＡＮＤ２４の出力レベルは、「Ｌ」レベルとなる。 When the authentication target (finger) is not in contact with both electrodes, or when the authentication target (true finger) is in contact with both electrodes, the timing of the second determination pulse (for example, the second determination pulse At the rising timing, at this timing, the level of the second determination pulse is “H” level, as described above, the level of the inverted signal of the biocapacity corresponding pulse becomes “H”. Therefore, as shown in FIG. 7, the output level of the NAND 24 becomes “L” level.

また、認証対象（偽指）が双方の電極に接触している場合は、第２判定パルスのタイミング（このタイミングでは、第２判定パルスのレベルは「Ｈ」レベルである）では、上述したように、生体容量対応パルスの反転信号のレベルは「Ｌ」になる。このため、図７に示すように、ＮＡＮＤ２４の出力レベルは、「Ｈ」レベルとなる。 When the authentication target (fake finger) is in contact with both electrodes, the timing of the second determination pulse (at this timing, the level of the second determination pulse is “H” level) is as described above. Furthermore, the level of the inverted signal of the biocapacitance pulse is “L”. Therefore, as shown in FIG. 7, the output level of the NAND 24 becomes “H” level.

ＮＡＮＤ２６は、２入力ＮＡＮＤゲートであり、接触判定回路の出力信号（接触フラグ）を一方の入力として受け取り、ＮＡＮＤ２４の出力の（ＩＮＶ２５を介した）反転信号を他方の入力として受け取る。 The NAND 26 is a two-input NAND gate, and receives the output signal (contact flag) of the contact determination circuit as one input, and receives the inverted signal (via INV 25) of the NAND 24 as the other input.

認証対象（指）が双方の電極に接触していない場合は、第２判定パルスのタイミング（このタイミングでは、第２判定パルスのレベルは「Ｈ」レベルである）では、上述したように、ＮＡＮＤ２４の出力レベルは、「Ｌ」レベルとなる。ＮＡＮＤ２６は、このＮＡＮＤ２４の出力の（ＩＮＶ２５を介した）反転信号（レベル「Ｈ」の信号）を一方の入力として受け取り、接触判定回路から「Ｌ」レベルの信号を他方の入力として受け取る。そして、ＮＡＮＤ２６は、「Ｈ」レベルの信号を出力する。 When the authentication target (finger) is not in contact with both electrodes, at the timing of the second determination pulse (at this timing, the level of the second determination pulse is “H” level), as described above, the NAND 24 The output level is “L” level. The NAND 26 receives an inverted signal (level “H” signal) of the output of the NAND 24 (via INV 25) as one input, and receives an “L” level signal from the contact determination circuit as the other input. NAND 26 then outputs an “H” level signal.

ＮＡＮＤ２６の「Ｈ」レベルの出力は、第２のラッチ回路を構成する２つのＮＡＮＤゲートの一方である、ＮＡＮＤ２７に入力される。また、第２のラッチ回路を構成する２つのＮＡＮＤゲートの他方である、ＮＡＮＤ２８には、クロックパルスの反転信号が入力される。このＮＡＮＤ２６からの「Ｈ」レベルの信号の出力タイミングでは、そのクロックパルスのレベルは「Ｌ」レベルであり、よって、その反転信号のレベルは「Ｈ」レベルであるので、図８Ａおよび図８Ｂに示すように、第２のラッチ回路の出力のレベルは変化しない。すなわち、上述したように、第２のラッチ回路は、第２判定パルスの直前のクロックパルスの反転信号でレベル「Ｌ」の信号を出力するようにリセットされているので、第２のラッチ回路の出力は「Ｌ」レベルのままである。 The “H” level output of the NAND 26 is input to the NAND 27 which is one of the two NAND gates constituting the second latch circuit. Further, an inverted signal of the clock pulse is input to the NAND 28 which is the other of the two NAND gates constituting the second latch circuit. At the output timing of the “H” level signal from the NAND 26, the level of the clock pulse is the “L” level, and therefore the level of the inverted signal is the “H” level. As shown, the output level of the second latch circuit does not change. That is, as described above, the second latch circuit is reset so as to output a level “L” signal with the inverted signal of the clock pulse immediately before the second determination pulse. The output remains at the “L” level.

認証対象（真指）が双方の電極に接触している場合は、第２判定パルスのタイミング（このタイミングでは、第２判定パルスのレベルは「Ｈ」レベルである）では、上述したように、ＮＡＮＤ２４の出力レベルは、「Ｌ」レベルとなる。ＮＡＮＤ２６は、このＮＡＮＤ２４の出力の（ＩＮＶ２５を介した）反転信号（レベル「Ｈ」の信号）を一方の入力として受け取り、接触判定回路から「Ｈ」レベルの信号を他方の入力として受け取る。そして、ＮＡＮＤ２６は、「Ｌ」レベルの信号を出力する。 When the authentication target (true finger) is in contact with both electrodes, at the timing of the second determination pulse (at this timing, the level of the second determination pulse is “H” level), as described above, The output level of the NAND 24 is “L” level. The NAND 26 receives an inverted signal (level “H” signal) of the output of the NAND 24 (via INV 25) as one input, and receives an “H” level signal from the contact determination circuit as the other input. Then, the NAND 26 outputs an “L” level signal.

ＮＡＮＤ２６の「Ｌ」レベルの出力は、第２のラッチ回路を構成する２つのＮＡＮＤゲートの一方である、ＮＡＮＤ２７に入力される。また、第２のラッチ回路を構成する２つのＮＡＮＤゲートの他方である、ＮＡＮＤ２８には、クロックパルスの反転信号が入力される。このＮＡＮＤ２６からの「Ｌ」レベルの信号の出力タイミングでは、そのクロックパルスのレベルは「Ｌ」レベルであり、よって、その反転信号のレベルは「Ｈ」レベルであるので、図８Ａおよび図８Ｂに示すように、第２のラッチ回路からは、「Ｈ」レベルの信号が出力される。 The “L” level output of the NAND 26 is input to the NAND 27 which is one of the two NAND gates constituting the second latch circuit. Further, an inverted signal of the clock pulse is input to the NAND 28 which is the other of the two NAND gates constituting the second latch circuit. At the output timing of the “L” level signal from the NAND 26, the level of the clock pulse is the “L” level, and therefore the level of the inverted signal is the “H” level. As shown, an “H” level signal is output from the second latch circuit.

認証対象（偽指）が双方の電極に接触している場合は、第２判定パルスのタイミング（このタイミングでは、第２判定パルスのレベルは「Ｈ」レベルである）では、上述したように、ＮＡＮＤ２４の出力レベルは、「Ｈ」レベルとなる。ＮＡＮＤ２６は、このＮＡＮＤ２４の出力の（ＩＮＶ２５を介した）反転信号（レベル「Ｌ」の信号）を一方の入力として受け取り、接触判定回路から「Ｈ」レベルの信号を他方の入力として受け取る。そして、ＮＡＮＤ２６は、「Ｈ」レベルの信号を出力する。 When the authentication target (fake finger) is in contact with both electrodes, at the timing of the second determination pulse (at this timing, the level of the second determination pulse is “H” level), as described above, The output level of the NAND 24 becomes “H” level. The NAND 26 receives an inverted signal (level “L” signal) of the output of the NAND 24 (via INV 25) as one input, and receives an “H” level signal from the contact determination circuit as the other input. NAND 26 then outputs an “H” level signal.

なお、第２のラッチ回路の出力信号は、認証対象が静電容量から見て真であるか偽であるかを示すフラグ情報がそのレベルに加味されていることから、「真偽フラグ」とも呼ばれる。例えば、真偽フラグのレベルが「Ｈ」レベルであることは、認証対象（指）が静電容量から見て真であると判定されたことを示している。 Since the output signal of the second latch circuit includes flag information indicating whether the authentication target is true or false as viewed from the capacitance, the level is also called “true / false flag”. be called. For example, the fact that the level of the true / false flag is “H” level indicates that the authentication target (finger) is determined to be true as viewed from the capacitance.

なお、図５に示すように、第２のラッチ回路の後段に、上記真偽フラグが「Ｈ」レベルになったことを表示する（真偽フラグがセットされたことを表示する）ＬＥＤ、そのＬＥＤの電流制限抵抗Ｒ８を備えるようにしてもよい。 As shown in FIG. 5, an LED indicating that the true / false flag has become “H” level (indicating that the true / false flag has been set) is displayed at the subsequent stage of the second latch circuit, An LED current limiting resistor R8 may be provided.

また、この第２のラッチ回路の出力信号を、上記認証対象から得られる生体情報（例えば、指紋）を基に生体認証を行う生体認証装置側で、認証時に参照することも当然考えられる。 It is also conceivable that the output signal of the second latch circuit is referred to at the time of authentication on the biometric authentication device side that performs biometric authentication based on the biometric information (for example, fingerprint) obtained from the authentication target.

このように、本実施形態においては、生体容量パルス出力部によって生成された電極間に置かれる生体の一部である認証対象の静電容量に対応するパルス幅を持つ生体容量パルスについて、そのパルス幅を第１判定パルスから得られる接触フラグ、および、第２判定パルスを基に判定しているので、簡素な構成で認証対象の静電容量を判定することができる。 As described above, in the present embodiment, for a biocapacity pulse having a pulse width corresponding to the capacitance of the authentication target that is a part of the living body placed between the electrodes generated by the biocapacitance pulse output unit, the pulse Since the width is determined based on the contact flag obtained from the first determination pulse and the second determination pulse, the capacitance of the authentication target can be determined with a simple configuration.

なお、以上の説明では、クロック発生回路、第１判定パルス発生回路、第２判定パルス発生回路は、ＮＡＮＤゲート、インバータ、抵抗、コンデンサを用いて構成されていたが、市販されるＩＣを使用して、上記クロック発生回路、第１判定パルス発生回路、第２判定パルス発生回路を構成することも可能である。 In the above description, the clock generation circuit, the first determination pulse generation circuit, and the second determination pulse generation circuit are configured using NAND gates, inverters, resistors, and capacitors. However, commercially available ICs are used. Thus, the clock generation circuit, the first determination pulse generation circuit, and the second determination pulse generation circuit can be configured.

図９は、図１のクロック発生回路、第１判定パルス発生回路、および、第１判定パルス発生回路に使用されるＩＣを示す図である。
図９において、ＩＣ３０は、７４ＨＣ１２３、７４ＬＳ１２３等のＩＣであり、１６ピンのパッケージにモノマルチバイブレータが収納されたＩＣである。FIG. 9 is a diagram illustrating an IC used for the clock generation circuit, the first determination pulse generation circuit, and the first determination pulse generation circuit of FIG.
In FIG. 9, IC30 is an IC such as 74HC123, 74LS123, etc., and is an IC in which a mono multivibrator is housed in a 16-pin package.

ＩＣ３０は、正トリガー入力端子（Ｂ端子）、負トリガー入力端子（Ａ端子）、クリア端子（ＣＬＲ端子）、外部静電容量接続端子（Ｃｅｘｔ端子）、外部抵抗接続端子（Ｒｅｘｔ端子）、パルス出力端子（Ｑ端子）、反転パルス出力端子（Ｑｂａｒ端子）、電源端子（Ｖｃｃ端子）、グラウンド端子（ＧＮＤ端子）、を備える。 The IC 30 has a positive trigger input terminal (B terminal), a negative trigger input terminal (A terminal), a clear terminal (CLR terminal), an external capacitance connection terminal (Cext terminal), an external resistance connection terminal (Rext terminal), and a pulse output. A terminal (Q terminal), an inversion pulse output terminal (Qbar terminal), a power supply terminal (Vcc terminal), and a ground terminal (GND terminal).

例えば、７４ＨＣ１２３の場合、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを組み合わせた回路が使用され、その入力インピーダンスは、数ＭΩである。
また、７４ＬＳ１２３の場合、ショットキーバリヤダイオードとトランジスタとを組み合わせたバイポーラトランジスタ回路が使用され、その入力インピーダンスは、数ｋΩである。For example, in the case of 74HC123, a circuit combining a P-channel MOSFET and an N-channel MOSFET is used, and its input impedance is several MΩ.
In the case of 74LS123, a bipolar transistor circuit in which a Schottky barrier diode and a transistor are combined is used, and its input impedance is several kΩ.

ＩＣ３０は、外部静電容量Ｃと外部抵抗Ｒとの積に比例する時間幅（Ｔｗ）のパルスを出力する。例えば、７４ＨＣ１２３の場合、Ｔｗ＝１．４ＣＲ（sec）であり、７４ＬＳ１２３の場合、Ｔｗ＝０．４５ＣＲ（sec）である。 The IC 30 outputs a pulse having a time width (Tw) proportional to the product of the external capacitance C and the external resistance R. For example, in the case of 74HC123, Tw = 1.4CR (sec), and in the case of 74LS123, Tw = 0.45CR (sec).

続いて、ＩＣ３０の使用方法について説明する。
まず、外部静電容量Ｃを、外部静電容量接続端子（Ｃｅｘｔ端子）と、外部抵抗接続端子（Ｒｅｘｔ端子）との間に接続し、外部抵抗Ｒを、外部抵抗接続端子（Ｒｅｘｔ端子）と、電源（＋５Ｖ）間に接続する。Subsequently, a method of using the IC 30 will be described.
First, the external capacitance C is connected between the external capacitance connection terminal (Cext terminal) and the external resistance connection terminal (Rext terminal), and the external resistance R is connected to the external resistance connection terminal (Rext terminal). Connect between the power supplies (+ 5V).

７４ＨＣ１２３の場合、ベース電流の制限がないため、外部抵抗Ｒの値は、数１００Ω〜数ＭΩの範囲をとり得る。７４ＬＳ１２３の場合、バイポーラトランジスタが動作するベース電流範囲の制限から、外部抵抗Ｒの値は、５ｋΩ〜２６０ｋΩの範囲をとり得る。 In the case of 74HC123, since the base current is not limited, the value of the external resistance R can be in the range of several hundred Ω to several MΩ. In the case of 74LS123, the value of the external resistance R can be in the range of 5 kΩ to 260 kΩ because of the limitation of the base current range in which the bipolar transistor operates.

ＩＣ３０には、以下に示す３つの起動方法がある。
１．トリガーパルスの立ち上がりエッジで起動・・・クリア端子（ＣＬＲ端子）を「Ｈ」レベル、負トリガー入力端子（Ａ端子）を「Ｌ」レベルにして、正トリガー入力端子（Ｂ端子）にトリガーパルスを入力する。
２．トリガーパルスの立ち下がりエッジで起動・・・クリア端子（ＣＬＲ端子）を「Ｈ」レベル、正トリガー入力端子（Ｂ端子）を「Ｈ」レベルにして、負トリガー入力端子（Ａ端子）にトリガーパルスを入力する。
３．クリア端子で起動・・・負トリガー入力端子（Ａ端子）を「Ｌ」レベルにして、正トリガー入力端子（Ｂ端子）を「Ｈ」レベルにした状態で、クリア端子（ＣＬＲ端子）を「Ｌ」レベルから「Ｈ」レベルに変化させることで、その立ち上がりエッジで起動する。また、このクリア端子で起動する場合、クリア端子を「Ｌ」レベルにすると、トリガーパルスの入力の有無に関わらず、強制的に、パルス出力端子（Ｑ端子）が「Ｌ」レベル、反転パルス出力端子（Ｑｂａｒ端子）が「Ｈ」レベルとなる。The IC 30 has the following three startup methods.
1. Start at the rising edge of the trigger pulse: Set the clear terminal (CLR terminal) to “H” level, the negative trigger input terminal (A terminal) to “L” level, and trigger pulse to the positive trigger input terminal (B terminal) input.
2. Start at the falling edge of the trigger pulse: Set the clear terminal (CLR terminal) to “H” level, the positive trigger input terminal (B terminal) to “H” level, and trigger pulse to the negative trigger input terminal (A terminal) Enter.
3. Start with the clear terminal: With the negative trigger input terminal (A terminal) set to “L” level and the positive trigger input terminal (B terminal) set to “H” level, the clear terminal (CLR terminal) is set to “L”. By changing from “level” to “H” level, it starts at the rising edge. When starting with this clear terminal, if the clear terminal is set to “L” level, the pulse output terminal (Q terminal) is forcibly set to “L” level and inverted pulse output regardless of the presence or absence of trigger pulse input. The terminal (Qbar terminal) becomes “H” level.

７４ＬＳ１２３の場合、待機状態（定常状態）では、Ｃｅｘｔ端子は「０Ｖ」、Ｒｅｘｔ端子は「約２Ｖ」の電圧レベルにあり、外部静電容量Ｃは、約２Ｖの電位差で充電された状態にある。ＩＣ３０（７４ＬＳ１２３）、外部静電容量Ｃ、外部抵抗Ｒによって構成されるモノマルチバイブレータが起動されると、Ｑ端子は「Ｈ」レベル、Ｑｂａｒ端子は「Ｌ」レベルになるとともに、Ｒｅｘｔ端子の電圧が「約０．８Ｖ」まで下がる。この時点から、外部静電容量Ｃは、外部抵抗Ｒを介して電源（＋５Ｖ）によって充電され、Ｒｅｘｔ端子の電圧も直線的に増加する。Ｒｅｘｔ端子の電圧が一定値（約２Ｖ）を超えると、Ｑ端子は「Ｌ」レベル、Ｑｂａｒ端子は「Ｈ」レベルとなって一連の動作を終了し、次のトリガーパルスがＣＬＲ端子に入力されるまでは、定常状態を持続する。 In the case of 74LS123, in the standby state (steady state), the Cext terminal is at a voltage level of “0V”, the Rext terminal is at a voltage level of “about 2V”, and the external capacitance C is charged with a potential difference of about 2V. . When the mono multivibrator configured by the IC 30 (74LS123), the external capacitance C, and the external resistance R is activated, the Q terminal becomes “H” level, the Qbar terminal becomes “L” level, and the voltage of the Rext terminal Decreases to "about 0.8V". From this point, the external capacitance C is charged by the power source (+ 5V) via the external resistor R, and the voltage at the Rext terminal also increases linearly. When the voltage at the Rext terminal exceeds a certain value (about 2V), the Q terminal becomes “L” level and the Qbar terminal becomes “H” level, and the series of operations is terminated, and the next trigger pulse is input to the CLR terminal. Until then, the steady state is maintained.

また、７４ＨＣ１２３の場合、待機状態（定常状態）では、Ｃｅｘｔ端子は「０Ｖ」、Ｒｅｘｔ端子は「５Ｖ」の電圧レベルにあり、外部静電容量Ｃは、５Ｖの電位差で充電された状態にある。ＩＣ３０（７４ＨＣ１２３）、外部静電容量Ｃ、外部抵抗Ｒによって構成されるモノマルチバイブレータが起動されると、Ｑ端子は「Ｈ」レベル、Ｑｂａｒ端子は「Ｌ」レベルになるとともに、Ｒｅｘｔ端子の電圧が「約１．５Ｖ」まで下がる。この時点から、外部静電容量Ｃは、外部抵抗Ｒを介して電源（＋５Ｖ）によって充電され、Ｒｅｘｔ端子の電圧も直線的に増加する。Ｒｅｘｔ端子の電圧が一定値（約４Ｖ）を超えると、Ｑ端子は「Ｌ」レベル、Ｑｂａｒ端子は「Ｈ」レベルとなって一連の動作を終了し、次のトリガーパルスがＣＬＲ端子に入力されるまでは、定常状態を持続する。 In the case of 74HC123, in the standby state (steady state), the Cext terminal is at a voltage level of “0V”, the Rext terminal is at a voltage level of “5V”, and the external capacitance C is charged with a potential difference of 5V. . When the mono multivibrator configured by the IC 30 (74HC123), the external capacitance C, and the external resistance R is activated, the Q terminal becomes “H” level, the Qbar terminal becomes “L” level, and the voltage of the Rext terminal Decreases to "about 1.5V". From this point, the external capacitance C is charged by the power source (+ 5V) via the external resistor R, and the voltage at the Rext terminal also increases linearly. When the voltage at the Rext terminal exceeds a certain value (about 4V), the Q terminal becomes “L” level and the Qbar terminal becomes “H” level, and the series of operations is terminated, and the next trigger pulse is input to the CLR terminal. Until then, the steady state is maintained.

すなわち、モノマルチバイブレータは、外部抵抗Ｒと、外部静電容量Ｃの積に比例したパルス幅を持つパルスを、トリガーパルスの入力タイミングに同期して出力する。
図１０は、図１のクロック発生回路のより詳細な構成を示す図（その２）である。That is, the mono multivibrator outputs a pulse having a pulse width proportional to the product of the external resistance R and the external capacitance C in synchronization with the input timing of the trigger pulse.
FIG. 10 is a diagram (part 2) illustrating a more detailed configuration of the clock generation circuit of FIG.

図１０に示す回路は、ＩＣ３２（例えば、７４ＨＣ１２３）を使用して構成したモノマルチバイブレータと、ＩＣ３１（例えば、７４ＨＣ１２３）を使用して構成したモノマルチバイブレータとを結合して、自励発振するアステーブルマルチバイブレータとして機能する回路である。 The circuit shown in FIG. 10 is an assembly that self-oscillates by combining a mono multivibrator configured using IC32 (for example, 74HC123) and a monomultivibrator configured using IC31 (for example, 74HC123). This circuit functions as a table multivibrator.

この回路は、発振制御端子（ＣＬＲ２端子）を「Ｌ」レベルから「Ｈ」レベルにすることで発振を開始し、「Ｈ」レベルから「Ｌ」レベルにすることで発振を停止する。また、このパルス発生回路が出力するパルスのパルス幅は、外部抵抗Ｒ２と、外部静電容量Ｃ２の積に比例し、そのパルスの周期は、外部抵抗Ｒ１と、外部静電容量Ｃ１の積に比例する。 This circuit starts oscillation by changing the oscillation control terminal (CLR2 terminal) from “L” level to “H” level, and stops oscillation by changing from “H” level to “L” level. The pulse width of the pulse output from the pulse generation circuit is proportional to the product of the external resistance R2 and the external capacitance C2, and the cycle of the pulse is the product of the external resistance R1 and the external capacitance C1. Proportional.

図１０のクロック発生回路の動作について以下に説明する。
まず、発振制御端子（ＣＬＲ２端子）が「Ｌ」レベルの状態では、Ｑ２端子が「Ｌ」レベル、Ｑ２ｂａｒ端子が「Ｈ」レベルになり、Ｑ１端子が「Ｌ」レベル、Ｑ１ｂａｒ端子が「Ｈ」レベルになっている（この状態を安定状態という）。The operation of the clock generation circuit of FIG. 10 will be described below.
First, when the oscillation control terminal (CLR2 terminal) is at the “L” level, the Q2 terminal is at the “L” level, the Q2bar terminal is at the “H” level, the Q1 terminal is at the “L” level, and the Q1bar terminal is “H”. It is level (this state is called stable state).

このとき、当然、Ｑ２、Ｑ１端子にそれぞれ接続されている１Ａ、２Ａ端子は共に「Ｌ」レベル、Ｑ２ｂａｒ、Ｑ１ｂａｒ端子にそれぞれ接続されている１Ｂ、２Ｂ端子は共に「Ｈ」レベルになっている。また、外部静電容量Ｃ１およびＣ２は一杯に充電された状態にあり、Ｃｅｘｔ１端子およびＣｅｘｔ２端子の電圧は「０Ｖ」、Ｒｅｘｔ１端子およびＲｅｘｔ２端子の電圧は「＋５Ｖ」になっている。 At this time, naturally, the 1A and 2A terminals connected to the Q2 and Q1 terminals are both at the “L” level, and the 1B and 2B terminals connected to the Q2bar and Q1bar terminals are both at the “H” level. . The external capacitances C1 and C2 are fully charged, the voltages at the Cext1 terminal and the Cext2 terminal are “0V”, and the voltages at the Rext1 terminal and the Rext2 terminal are “+ 5V”.

発振制御端子（ＣＬＲ２端子）が「Ｈ」レベルになると、２Ａ端子および２Ｂ端子は、上述した起動条件３．を満たすので、その立ち上がりエッジで、ＩＣ３２、Ｒ２、Ｃ２によって構成されるモノマルチバイブレータが起動され、Ｑ２端子が「Ｈ」レベル、Ｑ２ｂａｒ端子が「Ｌ」レベルになる。 When the oscillation control terminal (CLR2 terminal) is set to the “H” level, the 2A terminal and the 2B terminal are connected to the above-described start condition 3. Therefore, at the rising edge, the mono multivibrator constituted by the ICs 32, R2, and C2 is activated, so that the Q2 terminal becomes “H” level and the Q2bar terminal becomes “L” level.

Ｔｗ２＝１．４・Ｃ２・Ｒ２（sec）経過した後、Ｑ２端子が「Ｌ」レベル、Ｑ２ｂａｒ端子が「Ｈ」レベルになると、１Ａ端子および１Ｂ端子は、上述の起動条件１．および２．を満たすので、ＩＣ３１、Ｒ１、Ｃ１によって構成されるモノマルチバイブレータが起動され、Ｑ１端子が「Ｈ」レベル、Ｑ１ｂａｒ端子が「Ｌ」レベルになる。そして、Ｔｗ１＝１．４・Ｃ１・Ｒ１（sec）経過した後、Ｑ１端子が「Ｌ」レベル、Ｑ１ｂａｒ端子が「Ｈ」レベルになり、安定状態に復帰する。 After Tw2 = 1.4 · C2 · R2 (sec), when the Q2 terminal becomes the “L” level and the Q2bar terminal becomes the “H” level, the 1A terminal and the 1B terminal are connected to the start condition 1. And 2. Therefore, the mono multivibrator constituted by the ICs 31, R1, and C1 is activated, and the Q1 terminal is set to the “H” level and the Q1 bar terminal is set to the “L” level. After Tw1 = 1.4 · C1 · R1 (sec), the Q1 terminal becomes “L” level, the Q1bar terminal becomes “H” level, and the stable state is restored.

このとき、発振制御端子（ＣＬＲ２端子）が「Ｈ」レベルであれば、２Ａ端子および２Ｂ端子は、上述した起動条件３．を満たすので、その立ち上がりエッジで、ＩＣ３２、Ｒ２、Ｃ２によって構成されるモノマルチバイブレータが起動され、Ｑ２端子が「Ｈ」レベル、Ｑ２ｂａｒ端子が「Ｌ」レベルに変化し、Ｔｗ２＝１．４・Ｃ２・Ｒ２（sec）経過した後、Ｑ２端子が「Ｌ」レベル、Ｑ２ｂａｒ端子が「Ｈ」レベルになる、・・・という動作を繰り返して、クロックパルスを発生させる。 At this time, if the oscillation control terminal (CLR2 terminal) is at “H” level, the 2A terminal and the 2B terminal are connected to the above-described start condition 3. Therefore, at the rising edge, the mono multivibrator constituted by the ICs 32, R2, and C2 is activated, the Q2 terminal changes to the “H” level, the Q2bar terminal changes to the “L” level, and Tw2 = 1.4 · After C2 · R2 (sec) elapses, the operation of Q2 terminal becomes “L” level, Q2bar terminal becomes “H” level,... Is repeated to generate clock pulses.

発振制御端子（ＣＬＲ２端子）が「Ｌ」レベルになると、Ｑ２端子は強制的に「Ｌ」レベル、Ｑ２ｂａｒ端子は、「Ｈ」レベルになり、クロックパルスの発生は停止する。
図１１Ａは、図１の第１判定パルス発生回路のより詳細な構成を示す図（その２）である。When the oscillation control terminal (CLR2 terminal) becomes “L” level, the Q2 terminal is forced to “L” level, the Q2bar terminal becomes “H” level, and the generation of the clock pulse is stopped.
FIG. 11A is a diagram (part 2) illustrating a more detailed configuration of the first determination pulse generation circuit of FIG.

図１１Ａに示す回路は、ＩＣ４１（例えば、７４ＨＣ１２３）を使用して構成したモノマルチバイブレータに対して、ＩＣ４２（例えば、７４ＨＣ１２３）を使用して構成したモノマルチバイブレータを従属接続した回路である。そして、１段目の外部抵抗Ｒ３および外部静電容量Ｃ３で２段目のＩＣ４２から出力されるパルスの入力クロックパルスに対する遅延量を、２段目の外部抵抗Ｒ４および外部静電容量Ｃ４で出力されるパルスのパルス幅を決めている。 The circuit shown in FIG. 11A is a circuit in which a mono multivibrator configured using IC42 (for example, 74HC123) is cascade-connected to a monomultivibrator configured using IC41 (for example, 74HC123). Then, a delay amount with respect to an input clock pulse of a pulse output from the second-stage IC 42 by the first-stage external resistor R3 and the external capacitance C3 is output by the second-stage external resistor R4 and the external capacitance C4. The pulse width of the pulse to be determined is determined.

図１１Ａの第１判定パルス（接触判定パルス）発生回路の動作について以下に説明する。
まず、クリア端子（ＣＬＲ１端子）が「Ｈ」レベル、負トリガー入力端子（１Ａ端子）が「Ｌ」レベルであり、正トリガー入力端子（１Ｂ端子）にクロックパルスが入力されていることから、上述した起動条件１．を満たすので、ＩＣ４１、Ｒ３、Ｃ３によって構成されるモノマルチバイブレータが起動され、Ｑ１端子が「Ｈ」レベル、Ｑ１ｂａｒ端子が「Ｌ」レベルになる。そして、Ｔｗ３＝１．４・Ｃ３・Ｒ３（sec）経過した後、Ｑ１端子が「Ｌ」レベル、Ｑ１ｂａｒ端子が「Ｈ」レベルに戻る。The operation of the first determination pulse (contact determination pulse) generation circuit in FIG. 11A will be described below.
First, the clear terminal (CLR1 terminal) is at “H” level, the negative trigger input terminal (1A terminal) is at “L” level, and the clock pulse is input to the positive trigger input terminal (1B terminal). Startup conditions 1. Therefore, the mono multivibrator constituted by the ICs 41, R3, and C3 is activated, and the Q1 terminal is set to the “H” level and the Q1 bar terminal is set to the “L” level. After Tw3 = 1.4 · C3 · R3 (sec), the Q1 terminal returns to the “L” level and the Q1bar terminal returns to the “H” level.

１段目のモノマルチバイブレータ（ＩＣ４１、Ｒ３、Ｃ３）に接続された２段目のモノマルチバイブレータ（ＩＣ４２、Ｒ４、Ｃ４）では、クリア端子（ＣＬＲ２端子）が「Ｈ」レベル、負トリガー入力端子（２Ａ端子）が「Ｌ」レベルであり、正トリガー入力端子（２Ｂ端子）には、１段目のモノマルチバイブレータの反転パルス出力端子（Ｑ１ｂａｒ端子）が接続されているので、Ｑ１ｂａｒ端子の出力が「Ｌ」レベルから「Ｈ」レベルになる立ち上がりのエッジで、上述した起動条件１．が満たされて、その２段目のモノマルチバイブレータが起動され、Ｑ２端子が「Ｈ」レベル、Ｑ２ｂａｒ端子が「Ｌ」レベルになる。そして、Ｔｗ４＝１．４・Ｃ４・Ｒ４（sec）経過した後、Ｑ２端子が「Ｌ」レベル、Ｑ２ｂａｒ端子が「Ｈ」レベルに戻る。 In the second-stage mono multivibrator (IC42, R4, C4) connected to the first-stage mono multivibrator (IC41, R3, C3), the clear terminal (CLR2 terminal) is “H” level, negative trigger input terminal Since the (2A terminal) is at the “L” level and the positive trigger input terminal (2B terminal) is connected to the inverted pulse output terminal (Q1bar terminal) of the first stage mono multivibrator, the output of the Q1bar terminal Is the rising edge from the “L” level to the “H” level. Is satisfied, the second stage multi-multivibrator is activated, and the Q2 terminal becomes the “H” level and the Q2bar terminal becomes the “L” level. After Tw4 = 1.4 · C4 · R4 (sec), the Q2 terminal returns to the “L” level and the Q2bar terminal returns to the “H” level.

すなわち、２段目のモノマルチバイブレータのＱ２端子からは、１段目のモノマルチバイブレータに入力されるクロックパルスの立ち上がりエッジからＴｗ３＝１．４・Ｃ３・Ｒ３（sec）だけ遅延して立ち上がる、パルス幅Ｔｗ４＝１．４・Ｃ４・Ｒ４（sec）のパルスが出力される。 That is, the Q2 terminal of the second-stage mono multivibrator rises with a delay of Tw3 = 1.4 · C3 · R3 (sec) from the rising edge of the clock pulse input to the first-stage mono multivibrator. A pulse having a pulse width Tw4 = 1.4 · C4 · R4 (sec) is output.

図１１Ｂは、図２の第１判定パルス発生回路のより詳細な構成を示す図（その２）である。この図１１Ｂに示される回路の動作も、図１１Ａに示す回路と同様に考えられる。
図１２は、図１の生体容量対応パルス発生回路のより詳細な構成を示す図（その２）である。FIG. 11B is a diagram (part 2) illustrating a more detailed configuration of the first determination pulse generation circuit of FIG. The operation of the circuit shown in FIG. 11B can be considered in the same manner as the circuit shown in FIG. 11A.
12 is a diagram (part 2) illustrating a more detailed configuration of the biocapacitance-compatible pulse generation circuit of FIG.

図１２に示す回路では、ＩＣ５１（例えば、７４ＬＣ１２３）を使用して構成したモノマルチバイブレータである。ＩＣ５１の外部静電容量接続端子（Ｃｅｘｔ端子）には、大容量のコンデンサＣ７が装着され、そのコンデンサＣ７に直列に、認証対象（指）と接触する２つの電極を設けている。 The circuit shown in FIG. 12 is a mono multivibrator configured using an IC 51 (for example, 74LC123). A large-capacity capacitor C7 is attached to the external capacitance connection terminal (Cext terminal) of the IC 51, and two electrodes that are in contact with the authentication target (finger) are provided in series with the capacitor C7.

モノマルチバイブレータを構成するのに使用するＩＣは、７４ＬＳ１２３等のＴＴＬ−ＩＣであることが望ましい。入力インピーダンスが非常に高い（７４ＨＣ１２３等の）ＣＭＯＳ−ＩＣを使用した場合、端子に例えば、人体の一部である指が触れた場合に誤動作する確率が高まるからである。 The IC used to configure the mono multivibrator is preferably a TTL-IC such as 74LS123. This is because, when a CMOS-IC having a very high input impedance (such as 74HC123) is used, the probability of malfunctioning increases when, for example, a finger that is part of the human body touches the terminal.

図１２の生体容量対応パルス発生回路の動作について以下に説明する。
まず、クリア端子（ＣＬＲ１端子）が「Ｈ」レベル、負トリガー入力端子（１Ａ端子）が「Ｌ」レベルであり、正トリガー入力端子（１Ｂ端子）にクロックパルスが入力されていることから、上述した起動条件１．を満たすので、ＩＣ５１、Ｒ７、対の電極、Ｃ７によって構成されるモノマルチバイブレータが起動され、Ｑ１端子のレベルが「Ｌ」レベルから「Ｈ」レベルに、Ｑ１ｂａｒ端子のレベルが「Ｌ」レベルから「Ｈ」レベルになる。そして、Ｔｗ７＝１．４・Ｃｘ・Ｒ３（sec）経過した後、Ｑ１端子が「Ｌ」レベル、Ｑ１ｂａｒ端子が「Ｈ」レベルに戻る。その動作を繰り返すことで、生体容量対応パルスが出力される。The operation of the biocapacity corresponding pulse generation circuit of FIG. 12 will be described below.
First, the clear terminal (CLR1 terminal) is at “H” level, the negative trigger input terminal (1A terminal) is at “L” level, and the clock pulse is input to the positive trigger input terminal (1B terminal). Startup conditions 1. Therefore, the mono multivibrator composed of IC51, R7, the pair of electrodes, and C7 is started, the level of the Q1 terminal is changed from the “L” level to the “H” level, and the level of the Q1bar terminal is changed from the “L” level. Becomes “H” level. After Tw7 = 1.4 · Cx · R3 (sec), the Q1 terminal returns to the “L” level and the Q1bar terminal returns to the “H” level. By repeating this operation, a biocapacitance pulse is output.

なお、以上の説明では、まず、第１判定パルス（接触判定パルス）を基に、認証対象（指）が双方の電極に接触しているかどうかを判定し、認証対象（指）が双方の電極に接触している場合に、第２判定パルスのタイミングでの、生体容量対応パルスのレベルに応じて認証対象を静電容量から見て真であるか偽であるかを判定していた。すなわち、第２判定パルスのタイミングで、生体容量対応パルスのレベルが「Ｈ」レベルであった場合に「偽指」、生体容量対応パルスのレベルが「Ｌ」レベルであった場合に「真指」、と判定していた。 In the above description, first, based on the first determination pulse (contact determination pulse), it is determined whether or not the authentication target (finger) is in contact with both electrodes, and the authentication target (finger) is the both electrodes. In the case where the authentication object is touched, whether the authentication target is true or false is determined according to the level of the biocapacitance corresponding pulse at the timing of the second determination pulse. That is, at the timing of the second determination pulse, when the level of the biocapacity corresponding pulse is “H” level, “false finger”, and when the level of the biocapacity corresponding pulse is “L” level, ”.

しかし、第２判定パルスのみを使用して認証対象の真偽を判定することも可能である。この場合、図１から、第１判定パルス発生回路１２、接触判定回路１５がなくなり、認証対象真偽判定回路は、クロックパルス、第２判定パルス、および、生体容量対応パルスを基に、認証対象の真偽を判定することになる。 However, it is also possible to determine the authenticity of the authentication target using only the second determination pulse. In this case, the first determination pulse generation circuit 12 and the contact determination circuit 15 are eliminated from FIG. 1, and the authentication target authenticity determination circuit is based on the clock pulse, the second determination pulse, and the biocapacitance-compatible pulse. The true / false of this is determined.

また、以上の説明では、生体の一部である認証対象として指を例にとり説明したが、認証対象は、生体の他の部位であってもよい。 In the above description, a finger is taken as an example of the authentication target that is a part of the living body, but the authentication target may be another part of the living body.

Claims

A biocapacitance pulse output unit that outputs a biocapacitance pulse that is a pulse having a pulse width corresponding to the capacitance of the authentication target that is a part of the living body placed between the electrodes;
A first determination pulse output unit that outputs a first determination pulse that is output with a predetermined time delay from a pulse that determines an output timing of the biocapacitance pulse, and is used to determine whether the authentication target is authentic,
A second determination pulse output unit that outputs a second determination pulse that is output with a time delay greater than the predetermined time from a pulse that determines the output timing of the biocapacitance pulse, and that is used to determine the authenticity of the authentication target; ,
When the output timings of the first determination pulse and the second determination pulse are both within the pulse width of the biological volume pulse, a signal indicating that the authentication target is false is output,
The authentication target is true when the output timing of the first determination pulse falls within the pulse width of the biological volume pulse and the output timing of the second determination pulse does not fall within the pulse width of the biological volume pulse. An electrostatic capacity determination device to be authenticated, comprising: a determination unit that outputs a signal indicating that there is an object.

The said biocapacitance pulse output part is comprised by the monostable multivibrator which produces | generates the pulse with the width | variety decided by the electrostatic capacitance and resistance with which it was mounted | worn at the timing of the input trigger pulse. Capacitance determination device to be described.

The authentication target capacitance determination according to claim 1, wherein the authentication target capacitance determination device is built in a biometric authentication device that performs biometric authentication based on biometric information obtained from the authentication target. apparatus.

A biocapacitance pulse output unit that outputs a biocapacitance pulse that is a pulse having a pulse width corresponding to the capacitance of the authentication target that is a part of the living body placed between the electrodes;
A determination pulse output unit that outputs a determination pulse that is output after a predetermined time delay from a pulse that determines an output timing of the biocapacitance pulse, and that is used for determination of authenticity of the authentication target;
When the output timing of the determination pulse falls within the pulse width of the biological volume pulse, a signal indicating that the authentication target is false is output,
A determination unit that outputs a signal indicating that the authentication target is true when the output timing of the determination pulse does not fall within a pulse width of the biological volume pulse. Capacitance determination device.

5. The biocapacitance pulse output unit is configured by a monostable multivibrator that generates a pulse having a width determined by an attached capacitance and resistance at a timing of an input trigger pulse. Capacitance determination device to be described.

5. The authentication target capacitance determination according to claim 4, wherein the authentication target capacitance determination device is incorporated in a biometric authentication device that performs biometric authentication based on biometric information obtained from the authentication target. apparatus.

Generating a clock pulse with a constant period;
A biocapacitance pulse output step of outputting a biocapacitance pulse, which is a pulse having a pulse width corresponding to the capacitance of the authentication target, which is a part of the living body placed between the electrodes, at the timing of the clock pulse;
A first determination pulse output step that outputs a first determination pulse that is output with a predetermined time delay from the clock pulse and that is used to determine the authenticity of the authentication target;
A second determination pulse output step for outputting a second determination pulse that is output with a time delay greater than the predetermined time from the clock pulse, and is used for determining the authenticity of the authentication target;
When the output timings of the first determination pulse and the second determination pulse are both within the pulse width of the biological volume pulse, a signal indicating that the authentication target is false is output,
The authentication target is true when the output timing of the first determination pulse falls within the pulse width of the biological volume pulse and the output timing of the second determination pulse does not fall within the pulse width of the biological volume pulse. And a determination step of outputting a signal indicating that there is a capacitance.

Generating a clock pulse with a constant period;
A biocapacitance pulse output step of outputting a biocapacitance pulse, which is a pulse having a pulse width corresponding to the capacitance of the authentication target, which is a part of the living body placed between the electrodes, at the timing of the clock pulse;
A determination pulse output step for outputting a determination pulse that is output after being delayed by a predetermined time from the clock pulse, and is used for the determination of authenticity of the authentication target;
When the output timing of the determination pulse falls within the pulse width of the biological volume pulse, a signal indicating that the authentication target is false is output,
A determination step of outputting a signal indicating that the authentication target is true when the output timing of the determination pulse does not fall within a pulse width of the biological volume pulse. Capacity determination method.

A clock pulse generator for generating clock pulses;
A biocapacitance pulse output unit that outputs a biocapacitance pulse that is a pulse having a pulse width corresponding to an electrostatic capacitance to be authenticated, which is a part of a living body placed between the electrodes, in synchronization with the clock pulse;
A first determination pulse output unit for outputting a first determination pulse used for authenticity determination of the authentication target with a predetermined time delay from the clock pulse;
A second determination pulse output unit that outputs a second determination pulse used for authenticity determination of the authentication target with a time delay greater than the predetermined time from the clock pulse;
When the output timings of the first determination pulse and the second determination pulse are both within the pulse width of the biological volume pulse, a signal indicating that the authentication target is false is output,
The authentication target is true when the output timing of the first determination pulse falls within the pulse width of the biological volume pulse and the output timing of the second determination pulse does not fall within the pulse width of the biological volume pulse. An electrostatic capacity determination device to be authenticated, comprising: a determination unit that outputs a signal indicating that there is an object.

A clock pulse generator for generating clock pulses;
A biocapacitance pulse output unit that outputs a biocapacitance pulse that is a pulse having a pulse width corresponding to an electrostatic capacitance to be authenticated, which is a part of a living body placed between the electrodes, in synchronization with the clock pulse;
A determination pulse output unit that outputs a determination pulse used for determining the authenticity of the authentication target with a predetermined time delay from the clock pulse;
When the output timing of the determination pulse falls within the pulse width of the biological volume pulse, a signal indicating that the authentication target is false is output,
A determination unit that outputs a signal indicating that the authentication target is true when the output timing of the determination pulse does not fall within a pulse width of the biological volume pulse. Capacitance determination device.