JP4648904B2 - データ変換の方法とシステム - Google Patents

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Description

本発明は、信号処理に関し、特に、データ変換の方法とシステム、さらに、信号のアナログからデジタルへの変換と、デジタルからアナログへの変換に関する。
データ変換は、多くのアプリケーションにおいて重要な技術である。アナログからデジタルへの変換（Analog -to-digital converter (ＡＤＣ)）技術は、ムーア（Moore）の法則に従うデジタル信号処理（digital signal processing (ＤＳＣ)）技術よりも遙かに進歩が遅い（９年間で〜１．５ビット）。これに関しては、非特許文献１を参照されたい。このような進歩が遅い主な原因は、高分解能／高速アナログ回路がボトルネックとなっていることである。多くの市販されているアナログからデジタルへの変換（ＡＤＣ）は、パイプライン／サブレンジング（Pipeline/Subranging (Ｐ／Ｓ)）アーキテクチャ（図１を参照のこと）を用いて、複数の低分解能高速ＡＤＣを組み合わせて、広帯域での処理を維持しながら高分解能を達成している。
アナログからデジタルへの変換は、多くの分野（通信、測定、国防、医療機器等）において重要な技術である。中でも、信号のデジタル処理においては、進歩したデジタル技術とコンピュータ技術の利用が可能である。この一例は、ＳＤＲ（Software Defined Radio）の基地局（base station (ＢＳ)）のアプリケーションである。アナログからデジタルへの変換はそれを可能とする技術の一つである。アナログからデジタルへの変換のボトルネックは、マルチキャリア／マルチ・スタンダードのＢＳに対し、必要とされるＡＤＣビット数と利用可能なＡＤＣビット数との差である。約１７ビットが必要とされるが、最新のＡＤＣの市販技術（通常Ｐ／Ｓアーキテクチャ）では、僅か１４ビット（１２有効ビット）が提供できるだけである。さらにまた、ＡＤＣは、新世代のモバイル／ハンドセットと、非同期デジタル加入者ライン（Asynchronized Digital Subscriber Line（ＡＤＳＬ））受信器（１４有効ビットがＡＤＳＬの距離制限を減らす為に必要である）と、他の家庭用および一般消費者用のアプリケーションにとって重要である。最速のＡＤＣアーキテクチャは、フラッシュ・アーキテクチャであるが、その分解能は使用されるコンパレータの数により約８ビットに制限される。完全なフラッシュ・アーキテクチャは、８ビットの分解能を得るために２５６個のコンパレータが必要である。
一般的な従来技術に係る高速・高分解能のＡＤＣアーキテクチャは、図１に示すＰ／Ｓアーキテクチャ１００である。通常、Ｐ／Ｓアーキテクチャ１００は、入力サンプリング／ホールド（Ｓ／Ｈ）回路１０２と、第１段１０４と、デジタル修正・時間整合ブロック１０６と、選択的事項としてのＳ／Ｐ追加段１０８と、最終低分解能ＡＤＣ１１０とを有し、それらは図に示すよう相互に接続されている。第１段１０４は、低分解能ＡＤＣ１１２と高精度のデジタルからアナログ変換器（ＤＡＣ）１１４と、減算器１１６と、第２Ｓ／Ｈユニット１１８とを有し、図に示すよう、それらは相互に接続されている。
動作について説明すると、時間領域アナログ信号１１１の電圧は、最初に入力サンプリング／ホールド（Ｓ／Ｈ）回路１０２でサンプリングされ、その後、低分解能ＡＤＣ１１２で処理される。この入力サンプリング／ホールド（Ｓ／Ｈ）回路１０２は、コンバータの最終精度を有しなければならない。測定されたデジタル信号の電圧は、高精度のデジタルからアナログ変換器（ＤＡＣ）１１４内で時間領域内で再構成されて、出力電圧１２８を生成する。この出力電圧１２８が減算器１１６に入力される。減算器１１６は、選択的事項としての第２Ｓ／Ｈユニット１１８を通るサンプリングされた入力電圧の低分解能レプリカ１３０から出力電圧１２８を減算する。かくして、エラー電圧１３２が生成される。このエラー電圧１３２は、その後、ゲインユニット１２０内で増幅され、最終低分解能ＡＤＣ１１０で処理される。このプロセスは、「最終」のＡＤＣと最初のＡＤＣ段の間に挿入された選択的事項としての追加されたＳ／Ｐ段１０８で繰り返される。
エラー電圧のレベルは、さらに最終のＡＤＣの出力１４０において必要なレベルまで増幅される。全ての段からの低分解能のＡＤＣのエキストラ・ビットは、デジタル修正・時間整合ブロック１０６を用いて、デジタル修正用に用いられる。
このアーキテクチャの主な不具合点は、Ｓ／Ｈユニットと、減算器と、増幅器とを含む正確なアナログ・パスを必要とする点である。これら全ての構成要素は、システム全体の短いサンプリング・パルス周期内で、電圧の最終精度となるよう設定しなければならない。この要件は、コンバータの精度と最大速度の両方の観点から、重大な「アナログ」のボトルネックである。
他のＡＤＣアーキテクチャ（例、ホールディング／インターポレイティング）もまた、より高速なサンプリングレートで使用されるが、Ｓ／Ｐアーキテクチャ程の分解能を与えることはない。並列コンバータ（例、時間または周波数のインターリービング技術）の使用により、サンプリングレートが増加するが、これは、並列に配置されるコンバータの数の増加と引き替えに成り立っている。さらにまた、コストの増加とマッチングの困難さに加えて、これらのアーキテクチャは、基本的なコンバータの分解能および／またはダイナミックレンジ（dynamic range（ＤＲ））を改善することはない。
十分な分解能／ＤＲを有する適切な線形ＡＤＣが、所定のサンプリング速度／帯域幅に対しては入手不可能であるか、あるいは現在の最新技術を超えている場合には、ＤＲ縮小技術が提案され、低分解能のＡＤＣへの入力点における強信号（通常、干渉信号）のＤＲを減少させて、ＡＤＣの飽和を回避している。この一例は、非特許文献２、３と、特許文献１〜３に開示されている。これらの文献は本発明の参照文献である。
米国特許第６，１９５，５３７号明細書 米国特許第５，６９４，３９５号明細書 米国特許第５，８２６，１８１号明細書 R.H Walden, "Performance trend for analog-to-digital converters," IEEE Comm. Magazine, Feb 1999 pp. 96-101 K. Huang, Q. S. Quek, S.N.A. Ahmed, B. Jin, and M. A. Kumar, "Techniques for reducing dynamic-range requirements for a software radio receiver", Proceedings of Software Defined Radio Technical Conference 2002, Nov. 2002 K. Huang, and Q. S. Quek, "Method for Dynamic Range Reduction in Windband Receiver", PCT/SG02/00196 filed 28-Aug-02 G. Cauwenberghs and G. C. Temes, "Adaptive Digital Correction of Analog Errors on MASH analog-to-digital converters - Part I. Off-Line and Blind On-Line Calibration," IEEE Trans. Circuit and Systems II, vol. 47 (7), pp. 621-628, July 2000 Simon Haykin, "Adaptive Filter Theory", 3rd edition, Prentice Hall, 1996 J. Lillington, "Comparison of Windeband Channelization Architectures" ISPC 2003,, Dallas, Tx, USA
前掲の非特許文献２，３と特許文献１〜３においては、受信器からの広帯域の入力信号は、それぞれのパスで２つの（第１の第２の）信号に分離される。第２信号はデジタル化され、通信チャネル周波数（既知とする）のフィルタを用いて、第２信号パスの所望の信号を抑制している。その結果得られた信号を用いて、それを第１信号から減算することにより、強い干渉を抑制している。
前掲の非特許文献２，３の方法の主な不具合点は、既知の通信チャネルでのみ動作し、その結果、比較的小さな改良しか得られず、これはまた、強い干渉特性に大きく依存している。従来技術のＤＲ減少の全ての方法とシステムの主な不具合点は、それらは入力ＤＲ全体に渡り、アナログからデジタルへの線形変換を提供できないことである。これらの方法とシステムの多くもまた、特定のアプリケーションに限定される。
それ故に、データ変換の方法とシステム（あるいはアーキテクチャ）にとって、広く認識されたニーズあるいは好ましい点は、正確なアナログ回路（例えばＳ／Ｈ回路、増幅器、減算器等）を必要としないが、最終的に従来の方法とシステムより高い最終出力分解能と変換速度を提供することである。
周波数領域におけるデジタル出力を具備したＡＤＣが好ましい。このデジタル出力を用いて、デジタル・フィルタリング、チャネル化、スペクトラム解析の応用に用いる。これらは、例えば、通信、測定、テスト機器、医療機器、軍隊用のシステムに用いられる。
本発明は、さまざまな実施例において、高速・高分解能のアナログからデジタルへの変換およびデジタルからアナログへの変換のアプリケーションに適した新たなデータ変換方法とアーキテクチャ（装置）を開示する。
コンバータの分解技術は、サンプリング速度が増加するにつれて減少する。これに関しては特許文献１を参照のこと。上記の最終出力分解能は、サンプリング速度に依存し、約４−２４ビットである。例えば、２００３年の最新の「高分解能」ＡＤＣは、１秒当たり数百メガサンプル（数１００Ｍｓｐｓ）では、約１４ビットであり、１秒当たり１ギガサンプル（１Ｇｓｐｓ）では、約１０ビットである。
本発明においては、「高分解能」とは、通常ここに開示したコンバータの出力点における最終分解能であり、一方、「低分解能」とは、本発明のコンバータの実施例の最終分解能よりも、少なくとも１ビット、好ましくは１−２０ビットだけ低い分解能を意味する。通常、最新のＤＡＣ技術は、それの対応するＡＤＣ技術よりも少し良い分解ビットを有するが、その理由は多くの場合において、より単純な技術だからである。例えば、ＡＤＣ技術は、２００３年においては、１Ｇｓｐｓで１４ビットの高分解能を有する。
「高速」とは、１Ｍｓｐｓ以上のサンプリング速度として定義される。「低速」とは、通常本発明のコンバータの実施例の最終（高）速度よりも１／２−１／２５０低いサンプリング速度を意味する。狭帯域の干渉時（例えば、ＧＳＭ）には、本発明の方法を使用することにより、さらに大きな分解能の改善を見ることができる。別の構成として、これらの方法では、従来方法（例、並列／インターリービング方法）よりも、使用されるコンバータの数は遙かに少ない。
本明細書に開示したアーキテクチャは、本質的に広帯域のナイキスト（Nyquist）・コンバータ（オーバーサンプリング・データ・コンバータとしても用いることもできる）のそれである。好ましくは、本発明の方法は、来入信号の周波数領域処理（本明細書では「スペクトラム処理」とも称する）を用いる。本発明のアーキテクチャは、汎用なもので、Ｓ／Ｐ装置／構成以外にも適用可能であり、例えば図６のＤＡＣをインターリービング装置内の周波数領域情報を用いて改善できる。さらに好ましいことに、大部分の変換機能はデジタル的に行われ、それ故に、最新のコンバータのアナログによるボトルネックの多くを解決できる。ＡＤＣのアプリケーションにおいては、これは、ＡＤＣの速度の改善と分解能の改善の両方に繋がる。本明細書で説明されたスペクトラムの概念は、同様な利点を持ってデジタルからアナログへの変換にも用いることができる。本明細書は、ＡＤＣを例に説明するが、ここに開示された原理は、ＤＡＣにも適用できる。前述したように、スペクトラム情報を用いたＤＡＣの性能の改善の一例は、図６に示されている。
本発明によれば、本発明の高性能データ変換装置は、少なくとも２個の低性能コンバータを有するコンバージョン・ユニットと、前記各コンバータは、前記データ変換用高性能装置よりも少なくとも１個の低性能パラメータを有し、前記コンバージョン・ユニットは、時間領域で得られた入力信号を変換し、前記コンバージョン・ユニットに接続され、前記入力信号から抽出された周波数領域情報を処理し、前記処理された周波数領域情報に基づいて、前記コンバージョン・ユニットと共に、少なくとも２個の処理済信号を提供する処理ユニットと、前記少なくとも２個の処理済信号を組み合わせて、１個の高性能出力信号にする再結合ユニットとを有することを特徴とする。
本発明の高性能データ変換装置の前記処理ユニットは、前記入力信号に対し、前記時間領域から周波数領域への変換を実行して、周波数領域入力信号を提供するトランスフォーム・ユニットと、前記周波数領域を少なくとも２個の周波数領域部分に分割することにより、前記抽出を実行する周波数領域情報抽出ユニットと、前記少なくとも２個の時間領域部分の一方は、低分解能の信号対ノイズ比（以下「ＳＮＲ」と称する）に関連し、他方は、高分解能のＳＮＲに関連し、前記周波数領域情報を処理するプロセッサとを有することを特徴とする。
本発明によれば、本発明の高分解能高速データ変換装置は、時間領域において、第１のデジタル出力信号を出力する第１の低分解能アナログ／デジタル・コンバータ（ＡＤＣ１）と、周波数領域を使用して、前記第１デジタル出力信号を出力アナログ減算信号に変換し、処理済デジタル信号を提供する第１のスペクトラム信号プロセッサと、前記出力アナログ減算信号に関与する減算操作中に形成されるアナログ・エラー信号を、第２のデジタル出力信号に変換する第２の低分解能アナログ／デジタル・コンバータ（ＡＤＣ２）と、前記処理済のデジタル信号と前記第２デジタル出力信号とを受領し、これらの両者の信号を組み合わせて、最終デジタル出力信号にするデジタル結合ユニットとを有し、前記装置は、前記ＡＤＣ１または前記ＡＤＣ２のいずれかより高分解能を有し、前記データ変換は、スペクトラム・ツールを用いて周波数領域で行われ、これにより、ダイナミック・レンジと量子化ノイズの改善と、クリティカルなアナログ回路の要素とボトルネックの減少あるいは削除を実行し、既存のパイプライン／サブレンジング・アーキテクチャに対し、サンプリングレートを増加させることを特徴とする。
本発明によれば、本発明の高性能コンバータを実現する方法は、周波数領域信号と時間領域入力信号とを、少なくとも２個のデータ・コンバータを用いて処理するステップと、前記各データコンバータは、前記高性能コンバータ未満の少なくとも１個の低性能パラメータを有し、少なくとも２個の処理済信号を得て、前記処理ステップは、前記時間領域入力信号をデジタル形式の前記周波数領域信号に変換するステップと、前記周波数領域を少なくとも２個の周波数領域部分に分割するステップと、前記少なくとも２個の周波数領域部分の第１部分は、低分解能の信号対ノイズ比（ＳＮＲ）に関連し、第２部分は、高分解能のＳＮＲに関連し、これにより、前記デジタル形式の周波数領域から周波数領域情報を抽出し、前記少なくとも２個の処理済信号を得るために、前記周波数領域情報を用いるステップとを有し、前記高性能コンバータから第１の最終出力信号を得るために、前記少なくとも２個の処理済信号を再結合するステップとを有し、これにより、時間領域で動作するデータ変換方法よりも、高い性能と他の利点を提供することを特徴とする。
本発明によれば、本発明の高性能のアナログ／デジタル・コンバータを実現する方法は、時間領域において、第１のデジタル出力信号を出力する第１の低分解能アナログ／デジタル・コンバータ（ＡＤＣ１）を用意するステップと、周波数領域で、前記第１デジタル出力信号と他の受信したデジタル信号を処理し、処理済デジタル信号を提供する第１のスペクトラム信号プロセッサを用意するステップと、前記出力アナログ減算信号に関与する減算操作中に形成されるアナログ・エラー信号を、第２のデジタル出力信号に変換する第２の低分解能アナログ／デジタル・コンバータ（ＡＤＣ２）を用意するステップと、（ｄ） 前記処理済のデジタル信号と前記第２デジタル出力信号とを受領し、これらの両者の信号を組み合わせて、最終デジタル出力信号にするデジタル結合ユニットを用意するステップとを有し、前記アナログ／デジタルデータ変換は、スペクトラム・ツールを用いて、周波数領域で少なくとも部分的に実行され、これにより、ダイナミック・レンジと量子化ノイズの改善と、クリティカルなアナログ回路の要素とボトルネックの減少あるいは削除を実行し、既存のパイプライン／サブレンジング・アーキテクチャに対し、サンプリングレートを増加させることを特徴とする。
本明細書に開示したデータ・コンバータの主要な構成要素は、デジタル型である。これにより、残りのアナログ部分に対しては、要件が緩和される。このようなデータ・コンバータは、性能、コスト、電力消費等の観点から、既存のアナログ技術と比較して、デジタル技術の急速な進展とより、良好なスケーリング（置換）の利点を享受できる。
上記したように、本明細書で記載したＡＤＣアーキテクチャは、アナログ回路の要素の多くをデジタル部分にシフトしている。本発明の方法とシステムの主要な利益ある特徴は、次の通りである。
（ａ） 従来のＳ／Ｐアーキテクチャと他のデータ変換アーキテクチャと比較してＤＲ／量子化ノイズが改善される。
（ｂ） 重要なアナログ回路の要素とボトルネックの減少および除去。
（ｃ） サンプリングレートの増加。
（ｄ） 選択的事項としての周波数領域のデジタル出力を独自に提供できる点（従来のＡＤＣによる時間領域出力に加えて）。この特徴は、通信と国防のアプリケーション（例えばチャネル化とフィルタリング）、測定要件、医療、他のアプリケーション（リアルタイムのスペクトラム解析と周波数領域解析）の点で非常に有益である。
（ｅ） 例えばシグマ・デルタ・コンバータのようなアーキテクチャの帯域幅の制約のないナイキスト・帯域幅が得られる。
本明細書に開示した方法とシステムのこれらのユニークな特徴を用いて、最新のコンバータの性能をさらに改善し、且つ汎用のコンバータ市場で使用できる。
本発明は、高速・高分解能のＡＤＣとＤＡＣのアプリケーションにおいて、新たなデータ変換アーキテクチャと方法を開示する。本明細書において、「システム」、「装置」、「データ変換アーキテクチャ」の用語は、互換性を持って用いる。同様に、本発明において、用語「性能」とは、２つの基本的なデータ変換パラメータである分解能と速度を表す。「高性能」とは高分解能且つ高速を意味する。「低性能」とは低分解能又は低速の一方あるいは両方を意味する。一般的な意味で、「高」と「低」の範囲は以下に示す。
大部分の従来技術に係るデータ・コンバータ・アーキテクチャに用いられる時間領域の技術概念に対し、本明細書に開示したデータ変換のアーキテクチャと方法は、周波数領域ツールを用いて、信号から周波数領域情報を抽出する。この情報は、信号、主にデジタル信号の処理に用いられる。
図２は、本発明の基本的データ変換の「スペクトラム」の技術概念を示す。この技術概念は、スペクトラム信号プロセッサで「周波数領域」で来入する信号を処理することに基づいている。同図は、サンプリング周波数ＦＳと信号全帯域幅ＢＷを有する信号パワー・スペクトラム２００を示す。この帯域幅は、ナイキスト周波数ＦＳ／２までの全周波数にわたる。信号パワー・スペクトラム２００は、例えば強信号２０２、２０４と、弱信号２０６、２０８とを有する。垂直軸は、デシベル（ｄＢ）単位のパワー・スペクトラムダイナミック・レンジ（ＤＲ）を表す。本発明によれば、ＤＲは、少なくとも２つの部分に分割される。例えば図２において、ＤＲは、スペクトラムしきい値２１０により、しきい値より上の部分である上範囲部分２１２と、しきい値より下の部分である下範囲部分２１４とに分割される。Ｓ／Ｐ装置内に２個のＡＤＣを有するシステムの場合には、「ＳＮＲｑ１」は、第１ＡＤＣ（以下ＡＤＣ１と称する）の量子化ノイズ（ＱＮ）を表し、「ＳＮＲｑ２」は、ＡＤＣ全体の最終量子化ノイズ（ＱＮ）レベル、この実施例の場合、第２ＡＤＣ（以下ＡＤＣ２と称する）の最終量子化ノイズ（ＱＮ）レベルである。しきい値は、ＳＮＲｑ１以上のある値を有するよう選択される。
図２のしきい値以上の周波数のスペクトラム・ウインドウをＷ１と定義し、しきい値以下の周波数のスペクトラム・ウインドウをＷ２と定義する。例えば、高速フーリエ変換（ＦＦＴ）を用いた時には、Ｗ１は、しきい値以上の全てのＦＦＴ周波数ｂｉｎでは「１」を、しきい値以下のＦＦＴ周波数ｂｉｎでは「０」を持つベクトルである。Ｗ２は、しきい値以下の全てのＦＦＴ周波数ｂｉｎでは「１」を、しきい値以上のＦＦＴ周波数ｂｉｎでは「０」を持つベクトルである。
図３は、本発明の基本的な高分解能／高速ＡＤＣシステム３００の実施例を表し、図２の周波数領域（スペクトラム）技術概念を実行することができる。基本的な高分解能／高速ＡＤＣシステム３００は、第１低分解能ＡＤＣ（ＡＤＣ１）３０２と、処理ユニット３０４と、減算器３１０と、振幅換算（scaling）ユニット３１１と、第２低分解能ＡＤＣ（ＡＤＣ２）３１２とを有し、それらは相互に接続されている。処理ユニット３０４は、スペクトラム（周波数領域）信号プロセッサ（スペクトラル・プロセッサ）３０６とデジタル結合ユニット３１４とを有する。振幅換算ユニット３１１は、ゲイン制御機能あるいは自動ゲイン制御（Automatic Gain Control（ＡＧＣ））機能（図示せず）を有し、減算器の出力を、好ましくは、ＡＤＣ２（コンバータ３１２）で必要とされる最大線形範囲まで増幅する。高分解能・高速ＡＤＣシステム３００はさらに、信号スプリッタ３１６を有し、この信号スプリッタ３１６は、遅延装置３１８を介して減算器３１０に接続されている。
次に動作について説明すると、時間領域アナログ入力信号３３０は、信号スプリッタ３１６内で、メインチャネル・アナログ信号３３０’と減算チャネル・第２アナログ信号３３０’’に分割される。メインチャネル・アナログ信号３３０’は、減算器３１０に遅延装置３１８を介して供給される。減算チャネル・第２アナログ信号３３０’’は、第１低分解能ＡＤＣ（ＡＤＣ１）３０２に供給される。ＡＤＣ１内でデジタル化された後、減算チャネル・第２アナログ信号３３０’’は、変換された第１デジタル出力信号３３２として出力され、スペクトラム（周波数領域）信号プロセッサ（スペクトラル・プロセッサ）３０６に加えられる。従来の変換手順とは対照的に、スペクトラム（周波数領域）信号プロセッサ（スペクトラル・プロセッサ）３０６は、周波数領域にある第１デジタル出力信号３３２に対し少なくとも１個の操作を実行して、しきい値以上のアナログ減算信号３３４を提供する。これが減算器３１０に入力される。この少なくとも１個の操作は、第１デジタル出力信号３３２の周波数領域情報の抽出を含む。プロセッサは、しきい値以下（Ｗ２）の周波数のデジタル・フィルタリング処理を実行して、これらの周波数を減衰させる。アナログ信号３３０’、３３４は、減算器３１０内で減算処理される。その減算処理の結果は、アナログ・エラー信号３３６となる。この信号は、振幅換算ユニット３１１を介してＡＤＣ２（コンバータ３１２）に与えられる。アナログ・エラー信号３３６を最小にするために、しきい値以上の処理されたアナログ信号３３４は、メインチャネル内の信号と同一の位相、振幅、遅延を有する。この位相、振幅、遅延の等化処理（equalization）は、スペクトラム（周波数領域）信号プロセッサ（スペクトラル・プロセッサ）３０６により実行される機能の１つである。
ＡＤＣ２（コンバータ３１２）は、アナログ・エラー信号３３６をデジタル化して、第２デジタル出力信号３３８を出力し、これがスペクトラム（周波数領域）信号プロセッサ（スペクトラル・プロセッサ）３０６に加えられる。好ましくは、スペクトラル・プロセッサ３０６は、第２デジタル出力信号３３８を周波数領域で処理して、その結果得られた（ＡＤＣ１とＡＤＣ２の両方からの）デジタル信号３４０（図２の「しきい値以上」と「しきい値以下」の両方）をデジタル結合ユニット３１４に与える。デジタル結合ユニット３１４は、周波数領域で処理されたデジタル信号３４０を線形に再結合して、最終結合デジタル出力３５０を与える。最終結合デジタル出力３５０は、周波数領域、時間領域あるいはその両方の領域の出力である。デジタル結合ユニット３１４は、時間整合とデジタル修正を実行する。選択的事項として、ＡＤＣ１とＡＤＣ２の出力信号３３２、３３８は、デジタル結合ユニットにより処理されて、時間領域出力を生成する。
図４は、高分解能・高速ＡＤＣシステム３００に類似したシステム４００を表すが、デジタル結合ユニット３１４を詳細に説明している。図４において、デジタル結合ユニット３１４は、選択的事項として、デジタルの周波数領域出力を有する周波数領域（スペクトラム）結合ユニット４０４と、時間領域デジタル出力を提供する時間領域への変換ユニット４０６とを有する。選択的事項として、システム４００は、さらにＡＤＣ１とＡＤＣ２の出力を結合する第２デジタル結合ユニット４０８を有する。プロセッサ４０２は、少なくとも１個の、選択的事項として、第２のスペクトラム信号プロセッサを表し、このスペクトラム信号プロセッサは、ＡＤＣ２とデジタル結合ユニット４０４に結合されて、少なくとも１個の追加の減算段を提供する。
図５は、図４のスペクトラム・プロセッサの実施例のブロック図である。同図は、ＤＡＣ性能限界を改善する（「ポスト（後置）ＤＡＣフィルタリング」）方法を示し、更なる性能の改善が得られる。この性能の改善は、第２性能ジャンプと称し、本発明の基本的改善（第１ジャンプと称する）にさらに追加されるものである。この第２性能ジャンプは、コンバータの基本的物理的限界（アパーチャ・ジッターと非線形性）を独自に改善する。
図５において、スペクトラム（周波数領域）信号プロセッサ（スペクトラル・プロセッサ）３０６は、変換ユニット５０２と、周波数領域情報抽出（スペクトラム解析器）ユニット５０４と、デジタル・フィルタリング・ユニット５０６と、逆変換ユニット５０８と、システム全体の高速サンプリングレートを有する第１ＤＡＣ（ＤＡＣ１）５１０と、後置フィルタリングユニット５１２とを有し、それらは相互に接続されている。変換ユニット５０２（これは例えばＦＦＴであり、スペクトラム解析にも用いられる）を用いて、時間領域から周波数領域への信号の変換を行う。ＦＦＴは、スペクトラム解析用の公知の処理ツール（フィルタ・バンク等の他のツールで、アプリケーションによってはある利点をもって用いられる）だけでなく、幅広く用いられている。周波数領域情報抽出（スペクトラム解析器）ユニット５０４は、図２に示した概念に基づいて、スペクトラム処理を実行する。すなわち変換ユニット５０２から受信した周波数領域信号を、少なくとも２個の部分に、上部部分をしきい値で特定することにより、分割する。周波数領域情報抽出器（スペクトラム解析）ユニット５０４からのスペクトラム（周波数）情報を用いて、デジタル・フィルタリング・ユニット５０６内で、デジタル・フィルタリングを実行し、これにより、しきい値以下の周波数を減衰させ、「しきい値以上」の周波数（Ｗ１）を（減衰させずに）通過させる。デジタル・フィルタリング・ユニット５０６からの出力は、逆変換ユニット５０８に加えられる。逆変換の出力５０９は、第１ＤＡＣ（ＤＡＣ１）５１０に加えられる。ＤＡＣ１が、全体のコンバータで必要とされる最終分解能を提供するのに十分な高分解能を有する場合には、その出力は減算器３１０に入る。ＤＡＣ１が必要とされる分解能を有しない場合、すなわち低分解能のＤＡＣが好ましい場合には、後置フィルタリングユニット５１２は、スペクトラム信号プロセッサ３０６内に本発明により組み込まれ、ＤＡＣ１に結合され、ＤＡＣ１出力を受領し、フィルタ処理する。後置フィルタリングユニット５１２は、周波数領域情報抽出器（スペクトラム解析）ユニット５０４からの同一のデジタルスペクトラム情報により自動的に制御される。選択的事項として、同一のスペクトラム情報により制御される等化の時間領域デジタルフィルタ（図示せず）を、ＡＤＣ１の出力から直接、ＤＡＣ１の入力に供給してもよい。ポスト（後置）ＤＡＣフィルタリングの重要な利点は、全体のコンバータの基本的限界（アパーチャ・ジッター、非線形性等）を改善することである。このフィルタリングにより、重大なＤＡＣ量子化ノイズとエラー、例えばスパー（spur）を改善するが、これは、デジタル・フィルタリング・ユニット５０６内でＡＤＣ量子化ノイズとエラーをデジタル・フィルタリングすることにより改善されるのと同様に行われる。
フィルタリングユニット５１２のポスト（後置）ＤＡＣフィルタリングにより、上記の性能の「第２ジャンプ」が得られる。この第２ジャンプは、必要とされるＤＡＣ１の分解能が得られない場合、あるいは低分解能のＤＡＣ１が、コスト、パワー、複雑さ、チップ領域あるいは他の理由により好ましい場合に、重要である。アナログ・フィルタエラーは、さらに適宜の等化技術（equalization）により減少し最適化される。多くの種類のデジタル制御されたアナログ・フィルタを用いて、フィルタリングユニット５１２を実現でぃるが、これは特定のアプリケーションと技術（例えば、異なる混合信号チップ技術あるいはモジュール技術）に基づいて行われる。例えば、位相ロック・ループ（Phase Lock Loop（ＰＬＬ））は、追加された適宜の振幅変調でもって、スペクトラム・ピークにチューニングすることにより、アダプティブ・フィルタとして用いることができる。このチューニングは、イコライザー（等化器）によりさらに補償される。これに関しては図７を参照のこと。好ましくは、ポスト（後置）ＤＡＣフィルタは、この補償があるため、正確である必要はない。
要するに、時間領域で短いサンプリング・パルスで実行される従来のＰ／Ｓアーキテクチャとは対照的に、本発明のデータ変換のアーキテクチャと方法は、図２の周波数領域の信号を用い、そしてスペクトラム・ツールを用いる。「しきい値以下」の周波数は、デジタル的にフィルタ処理されて、量子化ノイズと、「しきい値以下」の周波数範囲にある他のＡＤＣ１エラーを取り除く。信号を例えばＤＡＣで再構成した後、「しきい値以上」の信号スペクトラムは、入力信号から減算される。メインチャネル内の遅延が、減算チャネル遅延を補償する。
図６は、本発明のアーキテクチャの他の実施例を示し、ＤＡＣ量子化ノイズとエラー改善する、すなわち上記の性能の「第２ジャンプ」を達成するものである。図６において、システム６００は、図５のシステム５００と類似する構成要素を有するが、異なる点は、ＤＡＣ１とポスト（後置）フィルタリングユニット５１２とが、減算信号合成器６０２で置換されていることである。減算信号合成器６０２は、通常、少なくとも２個の低性能ＤＡＣからなる並列構成（並列周波数インターリービング構成）を有し、次に記載する合成を実行する。この合成器内の各ＤＡＣは、デジタル・フィルタと逆変換機能を有する。
次に動作を説明すると、デジタル・スペクトラム情報（ウインドウＷ１内の）を用いて、「しきい値以上」の周波数における必要な信号を合成する。多くの実際的なアプリケーションにおいては、スペクトラムのこの部分は狭帯域であり、しきい値以上の信号は少なく、例えばＧＳＭブロッカー仕様（例、ＧＳＭ０５．０５と、ＧＳＭ０５．０２の技術仕様）では、１つあるいは２つの（伝送周波数帯域に依存するが）狭帯域のロッキング信号（narrowband locking signal）を特定する。好ましくは、合成は、ＤＡＣ１より低サンプリング・レート（低速）／高分解能のＤＡＣ（例、バンドパス・シグマ−デルタＤＡＣ）を数個用いて実行できる。このＤＡＣは、スペクトラム情報（中心周波数と帯域幅）に同調可能で、しきい値以上のスペクトラムを合成することができる。当然のことながら、高分解能ＤＡＣのナイキスト・帯域幅内にある「スペクトラム・ピーク」の全ては、１個の高分解能ＤＡＣと１個の逆変換により合成することができる。この意味において、合成器そのものは、図２のスペクトラム概念を用いるＤＡＣの実現例として機能する。言い換えると、高性能ＤＡＣは、周波数インターリービング装置内で少なくとも２個の低性能ＤＡＣを用いて得られる。この低性能ＤＡＣの一方は、高性能ＤＡＣと同様に高速（ナイキスト・帯域幅）であるが、高性能ＤＡＣより低分解能である。他の（１個あるいは複数個）のＤＡＣは、好ましくは低速／高分解能のＤＡＣである。これに関しては以下説明する。
図５または図６のアーキテクチャのいずれか一方で実行される方法により、信号の周波数情報を用いたＤＡＣ性能の改善は、オーバー・サンプリング（シグマ・デルタ）ＡＤＣにも同様に適用可能である。ここで、ＤＡＣ性能は、コンバータの全体性能を改善するのに重要である。同時に２つの方法（図５と図６のアーキテクチャを用いて実行する）を組み合わせて、さらに性能を改善することもできる。これは、「しきい値以上」の低速ＤＡＣの出力点における図５の後置ＤＡＣフィルタ５１２と、同一の周波数領域情報を用いて行われる。
図７は、システム５００とシステム６００に類似したシステム７００の実施例を示す。但し、異なる点は、図５のポスト（後置）ＤＡＣフィルタリング・ユニット５１２と図６の減算信号合成装置６０２がない点である。システム７００は、「しきい値以上」スペクトラム・プロセッサ７０２を含む。スペクトラム・プロセッサ７０２は、その出力点（図示せず）に修正テーブルを含む第１ＦＦＴユニット（ＦＦＴ１）７０４と、適応スペクトラムしきい値ユニット７０６と、スペクトラム・ウインドウ・フィルタ７０８と、逆ＦＦＴユニット（ＩＦＦＴ１）７１０とを有し、これらは相互に接続されている。
動作について述べると、適応スペクトラムしきい値ユニット７０６は、図２の「しきい値以上」のウインドウＷ１の出力７１２を提供する。この出力７１２は、スペクトラム・ウインドウ・フィルタ７０８に伝送される。このスペクトラム・ウインドウ・フィルタ７０８は、「しきい値以上」ＦＦＴ１周波数を全て通過させ、「しきい値以下」周波数を全て大幅に減衰させ、ＡＤＣ１量子化ノイズと他のスペクトラム・エラーとをフィルタ除去する。システム７００は、イコライザー／校正アルゴリズム・ブロック７１４を有する。このイコライザー／校正アルゴリズム・ブロック７１４は、好ましくは第２ＦＦＴユニット（ＦＦＴ２）７１６に接続されて、入力を受信する。この第２ＦＦＴユニット（ＦＦＴ２）７１６は、ＡＤＣ２からの入力を受信する。イコライザー／校正アルゴリズム・ブロック７１４は、ＦＦＴ１の出力点で修正テーブルを公知の方法で制御する。
イコライザーは、「メイン・チャネル」（スプリッターから遅延を含む減算器への）を「減算チャネル」（スペクトラム信号プロセッサを含む）に、特定の帯域（「しきい値以上」の周波数）にわたって、等化する。この等化操作は、振幅調整と、位相調整と、遅延調整を含む。その結果、「しきい値以上」のスペクトラム（理想的にはＡＤＣ１のＱＮ ＳＮＲｑ１のレベルまでの）を打ち消す。イコライザーは、狭ＦＦＴｂｉｎ分解能までの周波数帯域にわたって、エラーを補償する。
校正信号あるいはブラインド（未校正）信号を用いた、あるいはオフラインあるいはオンラインの技術（コンバータの通常の動作に干渉しないような背景で）を用いたさまざまな方法および適合アルゴリズムが、校正／等化の技術用に公知である。データ・コンバータに関して、このような方法の参照文献としては、非特許文献４がある。広く用いられている適合アルゴリズムは、ＬＭＳ（最小二乗平均）アルゴリズムあるいは他のアルゴリズムがあるが、これは例えば非特許文献５に記載されている。
イコライザーの使用の好ましい実施例と方法は、ＦＦＴ１修正テーブルとイコライザー／校正アルゴリズム・ブロック７１４とを追加した、既存のデジタル周波数領域ハードウェア（ＦＦＴ１とＦＦＴ２）を用いた周波数領域イコライザーである。ＦＦＴ２ｂｉｎの読み出し出力は、最小にすべきエラー信号として用いられる。この等化は非常に高速で行うのが好ましい。周波数領域イコライザー用に用いられるＦＦＴにより、ｂｉｎからｂｉｎへ位相を線形に変化させることにより、微細な遅延調整（サンプリング・クロック・タイム未満で）が可能となる。
図７に示した遅延と他の図の構成は、市販の低コストのＳＡＷ（弾性表面波）フィルタで実現できる。このＳＡＷフィルタは、携帯電話あるいは他の通信端末内のアンチ・エイリアス・フィルタ（anti-aliasing filter（ＡＡＦ））としても用いることができる。ＳＡＷは、数μ秒までの遅延を与えることができる。ＳＡＷは、またＡＤＣ２用に必要とされるＡＡＦの一部として用いることができる。その結果、ＡＤＣの全体装置への入力点におけるＡＡＦは、低分解能ＡＤＣ１のフィルタリングに制限される。
多くのアルゴリズムが、適応スペクトラムしきい値ユニット７０６を実現するために、例えばブラインドあるいは非ブラインドのアルゴリズムを実現するために、利用可能である。好ましい単純なブラインドの解決法は、信号帯域外の周波数を用いることであり、ここで起こりうる干渉は、入力点におけるＡＡＦによりフィルタ処理される。ゼロまたはナイキスト（ＦＳ／２）周波数に近いＦＦＴ周波数ｂｉｎは、量子化ノイズレベルを除去し、ＡＤＣの操作を妨げることなく、適宜のしきい値を設定するために、用いられる。より高いスペクトラムしきい値を用いて、ＡＤＣ１の非線形性に起因するスパー（spur）を（ディザリング（dithering）に加えて）フィルタ除去できる。「スマートしきい値（smart threshold）」を用いて、さらに異なる場面およびアプリケーションでの性能を最適化すること、しきい値をそれに従って変化させることもできる。
ＤＡＣ１（ＡＡＳを含む）の出力７２０において、しきい値以上の周波数で再構成された信号は、コヒーレント（coherently）に減算されて、ＡＤＣ１パワー・スペクトラムを、ＡＤＣ１のＱＮのレベル（ＳＮＲｑ１）まで減らす（カットする）。このことは、減算出力７２２においては、ＤＲは約ＳＮＲｑ１まで減ること（すなわちＤＲは強信号（しきい値以上の信号）の処理ゲインを含む）ことを意味する。信号のＡＧＣの正規化の後、ＡＤＣ２は、広帯域の量子化ノイズではなく、残留スペクトラム（residual spectrum）をデジタル化する。
しきい値以上の信号の、減算チャネルに必要とされる連続信号を上手く実現すること（と矩形のウインドウＦＦＴのスペクトラム・リークを回避すること）は、ＯＬＡ−ＦＦＴ（Overlap-Add FFT）あるいは同様のタイプのフィルタ・バンク技術を用いることである。これに関しては、非特許文献６を参照のこと。様々な速度、パワー、大きさ、コストの構成要素とチップコアは市販されており入手可能である。ＯＬＡ−ＦＦＴは、必要とされるウインドウを提供する。ハミング窓、ハニング窓、あるいはより良好な分解窓が、フィルタリングに必要とされるＤＲに従って、選択可能である。このフィルタリング操作を用いて、しきい値以下の周波数におけるＡＤＣの量子化ノイズを減衰させ、しきい値以上の強信号の減算（subtraction）／打ち消し（cancellaiton）を可能とする。
好ましくは、減算器の出力は、従来のＳ／ＰのＡＤＣと同様に、ＦＳ／２までの広帯域の量子化ノイズは含まないが、しきい値以下の周波数の真信号（true signal）を含む。この意味するところは、ＡＤＣ２は、処理ゲイン（processing gain（ＰＧ））により、量子化ノイズの改善（ＳＮＲｑ２の改善）を示すことである。例えば、強信号と弱信号のシナリオにおいては、強信号スペクトラム幅がサンプリング周波数ＦＳの０．０１の場合には、ＳＮＲｑ２のさらなる改善は２７ｄＢであり、このことは、２．８３のさらなる分解能ビットが得られることを意味する。この分解能の改善は、あらゆる減算段において実現できる。従って、好ましくは、低分解能ＡＤＣを多くのアプリケーションで用いることができる。
図８は、システム７００に類似するシステム８００の実施例を示すが、デジタル周波数領域結合プロセスの詳細を示している。システム８００は、図７の構成要素に加えて、ベクトル加算用のデジタル（ベクトル）加算器８０４に接続された第２スペクトラムウインドウ・フィルタ８０２を有し、このデジタル（ベクトル）加算器８０４はさらにＩＦＦＴ８０６に接続されている。第２スペクトラムウインドウ・フィルタ８０２は、全ての「しきい値以下」のＦＦＴ２周波数を通過させ、全ての「しきい値以上」の周波数を大幅に減衰（ヌルに）する。加算器８０４は、しきい値以下としきい値以上のＦＦＴ読み出し値を再結合して、「ＦＦＴｓｕｍ」を得る。このＦＦＴｓｕｍは、完全な入力信号のＦＦＴを表す。ＦＦＴｓｕｍは、多くのアプリケーション（例えば、信号のチャネル化あるいはフィルタリングに）の出力として用いることができる。ＩＦＦＴ２を用いて、時間領域におけるデジタル出力信号を提供する。狭帯域の「しきい値以上」の信号に対しては、遅延長さは、性能向上と引き替えに、短縮したり削除することもできる。イコライザーは、損失の一部を補償する。
狭帯域のＦＦＴｂｉｎ内のコンバータの分解能の更なる改善は、ＦＦＴ１とＦＦＴ２の最終組み合わせを、図８のＦＦＴｓｕｍを得るために、ＦＦＴ１出力とＦＦＴ２出力を最終的に組み合わせる前に、ＦＦＴ１出力から等化されたＦＦＴ２出力を減算すること（「しきい値以上」の周波数で）により得られる。
Ｐ／Ｓ段の校正と同様に、校正は、異なるスペクトラム段の間でも行われる。この校正により、ＦＦＴｓｕｍ出力におけるＦＦＴのスムーズな加算が可能となり、例えばスペクトラムしきい値領域における、ＦＦＴ１とＦＦＴ２の間のジャンプを回避する。校正は、しきい値領域におけるＦＦＴｂｉｎを等化することにより実現できる。入力信号を用いたブラインド校正も、この領域で可能であり、これは校正プロセスを単純化する。
本明細書に開示した逆変換アーキテクチャのさまざまな実施例は、図９に示す高性能（即ち、高解像／高速）コンバータ９００により表される。コンバータ９００は、ここに開示したキーとなる本発明の特徴を示し、特に、図２の技術概念に従ったスペクトラム（周波数）情報をを用いた信号の周波数領域処理の特徴を示す。コンバータ９００は、コンバージョン・ユニット９０２と、処理ユニット９１２と、再結合ユニット９２２とを有し、それらは、相互に接続されている。コンバージョン・ユニット９０２は、少なくとも２個のデータ・コンバータ９０４，９０６を有し、それらはそれぞれ、高性能コンバータを特徴付ける最終パラメータよりも低い少なくとも１個の低性能パラメータを有し、入力信号９３０に対しＡＤＣ変換あるいはＤＡＣ変換を実行し、処理ユニット９１２と情報を双方向で交換する。処理ユニット９１２は、トランスフォーム・ユニット９１４と、本発明の周波数領域情報抽出ユニット９１６と、プロセッサ９１８とを有する。トランスフォーム・ユニット９１４は、同一の入力信号９３０に対し時間領域から周波数領域への変換を実行する。周波数領域情報抽出ユニット９１６は、図２の技術概念に従って、信号から周波数情報を抽出する。プロセッサ９１８は、抽出された周波数情報を処理する。トランスフォーム・ユニット９１４と周波数領域情報抽出ユニット９１６とプロセッサ９１８は、互いに接続される。処理ユニット９１２は、２個の少なくとも部分的に周波数領域で処理された信号９２０’と９２０’’を再結合ユニット９２２に出力する。再結合ユニット９２２は、信号９２０’と９２０’’とを１個の最終出力信号９４０になるよう再結合する。
図３−８のコンバータシステムと比較すると、コンバージョン・ユニット９０２はＡＤＣ１（コンバータ９０４）とＡＤＣ２（コンバータ９０６）を表す。処理ユニット９１２は、図３−７のスペクトラム信号プロセッサと、図８の「しきい値以上」のスペクトラム・プロセッサプラスＤＡＣ１を表す。再結合ユニット９２２は、図３、４のデジタル結合ユニット３１４と等価である。処理ユニット９１２の内部要素は、容易に区別可能である。周波数領域への変換ユニット９１４は、図５、６のデジタル・トランスフォーム・ユニットと、図７、８のＦＦＴ１を表す。周波数領域情報抽出ユニット９１６は、図５、６のスペクトラム解析ユニットと、図７、８の適応スペクトラムしきい値ユニットとを表す。プロセッサ９１８は、各実施例にあるスペクトラム信号プロセッサ内の構成要素の残りの部分、すなわち図５では、デジタル・フィルタリング・ユニットと、逆変換と、ＤＡＣ１と、後置ＤＡＣフィルタと、図６では、デジタル・フィルタリング・ユニットと、逆変換と、減算信号合成器と、図７、８では、スペクトラム・ウインドウ・フィルタと、ＩＦＦＴ１、ＤＡＣ１とを表す。
並列ＤＡＣの周波数インターリービング構成を同様に用いて、図９による高性能（高速・高分解能）ＤＡＣと、図２の周波数領域技術概念を形成することができる。高分解能ＤＡＣは、図６で説明したスペクトラム合成器に類似する。１つあるいは複数の高分解能／低速のＤＡＣ（ＤＡＣバンク）を用いて、図６に示した「しきい値以上」（Ｗ１）信号のスペクトラム・ピークを個別に合成することができる。ＡＤＣ全体ののナイキスト帯域幅を完全にカバーする１個の低分解能／高速ＤＡＣを用いて、全ての「しきい値以下」周波数Ｗ２での信号を合成する。ＤＡＣ用の図９の再結合ユニットは、高速／高分解能の両方を実現するために、これら全てのＤＡＣのアナログ・コンバイナーである。校正／等化を用いて、結合ユニットに入るアナログ信号の全てをマッチングさせるが、これは、図７、８に記載したＦＦＴ１とＦＦＴ２の校正テーブルを用いた校正／等化と類似する。周波数領域情報（Ｗ１、Ｗ２）が、ＤＡＣの場合には、デジタル入力から直接抽出される（図７のＡＤＣ１の出力を用いずに）が、これは、しきい値以上の各「スペクトラム・ピーク」に対する個々のスペクトラム・ウインドウ・フィルタ（７０８）とＩＦＦＴ（７１０）を有する第１ＦＦＴユニット（ＦＦＴ１）７０４、適応スペクトラムしきい値ユニット７０６に類似したブロックを用いて行われる。前述したように、図５に記載したスペクトラム・ピークの「後置ＤＡＣ」フィルタリングも追加して、分解能をさらに改善することができる。
さまざまなデジタル・スペクトラム解析と信号処理ツールを用いて、さまざまなアプリケーションおよび要件（処理要件を減少する、パワーを改善する、製造技術に適合する等）用に本明細書に開示したアーキテクチャと方法の性能を最適化し且つ改善することができる。それは、例えば次のようなものである。
（１） 最強のスペクトラム・ピークの性能を改善するために、デジタル・フィルタを、ＦＦＴフィルタリングでカスケード接続すること。
（２） 最小遅延のフィルタを、あるＳＡＷ遅延に対し最大の分解能が必要な時に用いることができる。
（３） フィルタ・バンクは、低い計算仕様あるいは良好な周波数分解能のためには、ＯＬＡ−ＦＦＴよりも時には好ましい。
（４） 非均一な周波数スペースがナイキスト帯域幅全体にわたって用いられる（ナイキスト帯域幅の一部のみが使用される場合）。
（５） より遅い且つより長いＦＦＴが、より大きな分解能で信号スペクトラムを解析するため、連続時間ＦＦＴを監視し、フィルタリングするために用いられる。
本明細書に開示した変換目的のために、ＦＦＴ（あるいはそれの等化装置）の直接使用に加えて、ＦＦＴは、（ａ）従来公知のＤＡＣの非線形性および他のアナログチャネルの非線形性を修正するため、（ｂ）並列状態にある複数のＡＤＣを結合するため（さらにサンプリング・レートを増加するために）、フィルタ・バンクＡＤＣ方法を用いることによる出力点（ＦＦＴｓｕｍ）で、（ｃ）複数の信号のチャネル化用にＦＦＴｓｕｍ内でも、用いられる。
代表的なシミュレーション結果
図７、８の実施例により、ＭＡＴＬＡＢ（登録商標）コンピュータ・シミュレーションを実行して、ＡＤＣアーキテクチャの操作および他の特徴をここに示す。ＡＤＣのシミュレーションに加えて、一般的な通信の送受信チャネルを、時間領域のＱＰＳＫ（Quadrature Phase Shift Keying）受信器を具備したＡＤＣを用いてシミュレートして、ＡＤＣの周波数領域と時間領域の出力の両方の操作を模擬した。
図１０は、２個のＱＰＳＫキャリアのシミュレーションを示し、それぞれの５ビットの分解能（と３．８ビットの有効ビット数（effective number of bits (ＥＮＯＢ）））の２個の低性能ＡＤＣ（ＡＤＣ１とＡＤＣ２）でシミュレーションを行った。生成された信号は、通過帯域外では大幅にフィルタ処理されて、ワイドなＤＲ測定が可能となった。強信号（Ｓ１）振幅は、完全スケール（すなわちＡ１＝１）である。弱信号（Ｓ２）はＡ２＝０．００２の振幅である。トータル入力信号は、ＡＧＣにより条件付けら（調整さ）れて、最大可能な入力範囲にチューニングされ、且つＡＤＣの飽和を回避している。完全スケールは、図１０のＡ上では「ＦＳ」でマークされている。各図１０−Ａ、Ｂ、Ｃ、Ｅ、Ｇ、Ｈ、および図１１−Ａ、Ｂの縦軸は、パワー・スペクトラム密度（power spectrum density（ＰＳＤ））で、単位は２０ｄＢ／ｄｉｖ．で表している。水平方向軸の数字は、正規化された周波数を表す。ナイキスト周波数は、１．５７である。
図１０−Ａは、ＡＤＣ１前の入力信号（強搬送波（Ｓ１）と弱搬送波（Ｓ２）からなる）のＰＳＤを表す。量子化ノイズ・レベル（ＳＮＲｑ１）がＡＤＣ１のデジタル出力に加えられる。同様に、第２の量子化ノイズ（ＳＮＲｑ２）は、図１０−ＢのＡＤＣ２の出力点にも見られる。
図１０−Ｂは、ＡＤＣ２の後（出力点）の信号のＰＳＤを表す（弱信号が比較のために図２に付け加えられた）。入力点と出力点における弱信号のスペクトラムの間の差は、ＳＮＲｑ２レベル以上ではほとんど識別できない。「しきい値以上」信号（この場合強信号）は、ＡＤＣ１のＳＮＲｑ１のレベルまで減少している。図１０−Ａと図１０−Ｂとを比較すると、ＡＤＣ１の出力点の量子化ノイズＳＮＲｑ１（１０−Ａ）は、弱信号以上の２０ｄＢ以上であるが、図１０−Ｂの減算器（とＡＤＣ２）の出力点においては、このレベルは約３１ｄＢだけ減少し、弱信号が検出される。
図１０−Ｃは、周波数領域出力ＦＦＴｓｕｍ（図８の８０４）であり、デジタル出力点における線形ダイナミック・レンジの全てを表している。ＡＤＣ２の出力における最終ＳＮＲ（ＳＮＲｑ２）と、約３１ｄＢのＤＲの改善は、ＡＤＣ２のＥＮＯＢ＝３．８ビット（２２．８ｄＢ）以上である。これは、従来のＰ／Ｓアーキテクチャ／方法に比較して、約８．２ｄＢのさらなるＰＧの改善を表す。図１０−Ｄに示すように、これはＱＰＳＫ信号コンステレーションを示すが、弱信号は、時間領域出力から、ＱＰＳＫ受信器により検出できる（図８を参照のこと）。
２個の等しい強信号のシナリオを図１０−Ｅに示す。強信号の信号コンステレーションを図１０−Ｆに示す。図１０−Ｇは、７ビットＡＤＣ（ＥＮＯＢ＝５．７ビット）、Ａ１＝１、Ａ２＝０．０００００４に対する周波数領域結果を示し、これは、図１０−Ｃと比較されるべきものである。
狭帯域（より高いＰＧ）の「しきい値以上」信号に対する性能の大幅な増加（より狭いキャリアあるいはより高速なサンプリング・レートを表す）は、強ＣＷ信号に対しては図１０−Ｈに示す。ラインＡは、ＡＤＣ１のＳＮＲｑ１であり、ラインＢは、従来のＳ／Ｐコンバータの最終ＳＮＲｑ２である。本発明のアーキテクチャと方法を用いたＳＮＲｑ２は、従来のＳ／Ｐアーキテクチャ（ラインＢ）よりも、２５ｄＢ（４を超える追加ビット）低い。図１０−Ｈは、ＧＳＭおよび次世代の通信のような通信標準による一般的な狭帯域のブロッカーに対するＡＤＣの挙動を示す。
図１１は、異なるチャネル・エラー・レベル（大きなエラー、小さなエラー、エラーがない状態）に対する校正／等化の操作と改善を示す。図１１−Ａは、校正前のＰＳＤを表し、図１１−Ｂは、校正後のそれを表す。両図ともＡＤＣ２の出力点における信号（図１０−Ｂに類似する）を示す。メイン・チャネルと減算チャネルとの間に意図的に大きな初期エラーがあったと仮定した。すなわち振幅エラー＝０．５（６ｄＢ）、位相エラー＝０．５ラディアン（〜２８度）、遅延エラー＝５０（サンプリング・クロック時間）である。
図１１−Ａ（図１０−Ｂと比較した時には）は、予想した通り、校正前の大きなチャネルエラーにより、「しきい値以下」の弱信号の適正な減算と検出ができなかった。図７に記載した校正／等化を活性化した後は、弱信号の適切な操作および検出が可能となった（図１１−Ｂ）。図１１−Ｃは、校正信号のケースに対し、帯域幅の関数として異なるチャネル・エラーに対して、パラメータとしてのイコライザーの改善をまとめたものである。Ｓ＝０は、校正／等化の前の初期エラーを示す。同図からわかるように、最終エラーは非常に小さく、且つＡＤＣビットの一部の損失のみを表し、これは、より大きな初期エラーの場合でもさらに当てはまる。さらにまた、図７に示した、そして個々に説明した等化・アルゴリズムは、非常に高速（僅かなＦＦＴフレーム）で、非常に高速な更新が可能となり、ブラインド（未校正）信号に対してもよく働く。
遙かに高速なサンプリング速度が可能となるが、その理由は、単にアナログ・チャネルは、従来のＳ／Ｐ ＡＤＣで使用される遙かに遅い動作速度の増幅器と、Ｓ／Ｈ回路に比較して、高速の増幅器により（短いサンプリング時間内で、最終精度／分解能に落ち着く非常に高速で最終的に高精度の増幅器とＳ・Ｈに対する要件故に）実現されるからである。
以上の説明は、本発明の一実施例に関するもので、この技術分野の当業者であれば、本発明の種々の変形例を考え得るが、それらはいずれも本発明の技術的範囲に包含される。特許請求の範囲の構成要素の後に記載した括弧内の番号は、図面の部品番号に対応し、発明の容易なる理解の為に付したものであり、発明を限定的に解釈するために用いてはならない。また、同一番号でも明細書と特許請求の範囲の部品名は必ずしも同一ではない。これは上記した理由による。
Ｐ／Ｓアーキテクチャに基づいた従来技術に係るＡＤＣシステムを表す図。 周波数領域内の来入信号の処理に基づいた本発明の基本的なデータ変換の概念を表す図。 図２の周波数領域（スペクトラム概念）を実現するＳ／Ｐ構成を有する本発明のＡＤＣシステムの実施例のブロック図。 デジタル結合ユニットの詳細を示した図３のシステムを表す図。 ＤＡＣ性能を改善する追加的な第１の方法を有する、図４のスペクトラム・プロセッサの実施例のブロック図。 ＤＡＣ性能を改善する方法の第２の方法で、減算信号合成器が図５の第１のＤＡＣとポストＤＡＣフィルタを置換した、図５に類似するシステムを表す図。 図５のシステムに類似するＦＦＴ（高速フーリエ変換）を有するシステムの実施例であるが、このシステムはポストＤＡＣフィルタリング・ユニット（独立に追加することができる）と図６の減算信号合成装置を具備していないシステムを表す図。 デジタル結合ユニットの詳細を表した図７のシステムに類似するシステムを表す図。 本発明による高性能（すなわち高分解能、高速）のデータ・コンバータ・アーキテクチャとシステムの実施例を表す図。 高性能ＤＡＣを行う並列のＤＡＣの周波数インターリービング配置を具備した図９と類似するデータ・コンバータ・アーキテクチャを表す図。 本発明のアーキテクチャと方法を用いたシミュレーション結果を表す図。 本発明のアーキテクチャと方法を用いたシミュレーション結果を表す図。 構成／イコライゼイションを含む本発明のアーキテクチャと方法を用いたシミュレーション結果を表す図。
符号の説明
１００ Ｐ／Ｓアーキテクチャ
１０２ 入力サンプル／ホールド（Ｓ／Ｈ）回路
１０４ 第１段
１０６ デジタル修正・時間整合ブロック
１０８ Ｓ／Ｐ追加段
１１０ 最終低分解能ＡＤＣ
１１１ 時間領域アナログ信号
１１２ 低分解能ＡＤＣ
１１４ 高精度のデジタルからアナログ変換器（ＤＡＣ）
１１６ 減算器
１１８ 第２Ｓ／Ｈユニット
１２０ ゲインユニット
１２８ 出力電圧
１３０ 低分解能レプリカ
１３２ エラー電圧
１４０ 出力
２００ 信号パワー・スペクトラム
２０２，２０４ 強信号
２０６，２０８ 弱信号
２１０ スペクトラムしきい値
２１２ 上範囲部分
２１４ 下範囲分
３００ 基本高分解能・高速ＡＤＣシステム
３０２ 第１低分解能ＡＤＣ（ＡＤＣ１）
３０４ 処理ユニット
３０６ スペクトラム（周波数領域）信号プロセッサ（スペクトラル・プロセッサ）
３１０ 減算器
３１１ 振幅換算ユニット
３１２ 第２低分解能ＡＤＣ（ＡＤＣ２）
３１４ デジタル結合ユニット
３１６ 信号スプリッタ
３１８ 遅延装置
３３０ 時間領域アナログ入力信号
３３０’メインチャネル・アナログ信号
３３０’’減算チャネル・第２アナログ信号
３３２ 第１デジタル出力信号
３３４ アナログ信号
３３６ アナログ・エラー信号
３３８ 第２デジタル出力信号
３４０ 周波数領域で処理されたデジタル信号
３５０ 最終結合デジタル出力
４００ システム
４０２ プロセッサ
４０４ 周波数領域（スペクトラム）結合ユニット
４０６ 時間領域への変換ユニット
４０８ 第２デジタル結合ユニット
５００ システム
５０２ 変換ユニット
５０４ 周波数領域情報抽出器（スペクトラム解析）ユニット
５０６ デジタル・フィルタリング・ユニット
５０８ 逆変換ユニット
５１０ 第１ＤＡＣ（ＤＡＣ１）
５１２ フィルタリングユニット
６００ システム
６０２ 減算信号合成器
７００ システム
７０２ スペクトラム・プロセッサ
７０４ 第１ＦＦＴユニット（ＦＦＴ１）
７０６ 適応スペクトラムしきい値ユニット
７０８ スペクトラム・ウインドウ・フィルタ
７１０ 逆ＦＦＴユニット（ＩＦＦＴ１）
７１２ 出力
７１４ イコライザー／校正アルゴリズム・ブロック
７１６ 第２ＦＦＴユニット（ＦＦＴ２）
７２０ 出力
７２２ 減算出力
８００ システム
８０２ 第２スペクトラムウインドウ・フィルタ
８０４ デジタル（ベクトル）加算器
８０６ ＩＦＦＴ
９００ コンバータ
９０２ コンバージョン・ユニット
９０４ コンバータ１
９０６ コンバータ２
９１２ 処理ユニット
９１４ トランスフォーム・ユニット
９１６ 周波数領域情報抽出ユニット
９１８ プロセッサ
９２０ 信号
９２２ 再結合ユニット
９３０ 入力信号
９４０ 最終出力信号

Claims (40)

  1. 高性能データ変換装置において、
    （ａ） 少なくとも２個の低性能コンバータを有するコンバージョン・ユニットと、
    前記各コンバータは、前記データ変換用高性能装置よりも少なくとも１個の低性能パラメータを有し、
    前記コンバージョン・ユニットは、時間領域で得られた入力信号を変換し、
    （ｂ） 前記コンバージョン・ユニットに接続され、前記入力信号から抽出された周波数領域情報を処理し、前記処理された周波数領域情報に基づいて、前記コンバージョン・ユニットと共に、アナログ減算信号と少なくとも２個の処理済信号を提供する処理ユニットと、
    （ｃ） 前記少なくとも２個の処理済信号を組み合わせて、１個の高性能出力信号にする再結合ユニットと
    を有する
    ことを特徴とする高性能データ変換装置。
  2. 前記処理ユニット（ｂ）は、
    （ｉ） 前記入力信号に対し、前記時間領域から周波数領域への変換を実行して、周波数領域入力信号を提供するトランスフォーム・ユニットと、
    （ｉｉ） 前記周波数領域を少なくとも２個の周波数領域部分に分割することにより、前記抽出を実行する周波数領域情報抽出ユニットと、
    前記少なくとも２個の時間領域部分の一方は、低分解能の信号対ノイズ比（以下「ＳＮＲ」と称する）に関連し、他方は、高分解能のＳＮＲに関連し、
    （ｉｉｉ） 前記周波数領域情報を処理するプロセッサと
    を有する
    ことを特徴とする請求項１記載の高性能データ変換装置。
  3. 前記少なくとも２個の各低性能コンバータは、アナログ／デジタル・コンバータ（以下「ＡＤＣ」と称する）であり、
    前記入力信号は、アナログ入力信号であり、
    前記少なくとも２個の処理済信号の一方は、前記アナログ／デジタル・コンバータのうちの第１のコンバータ（以下「ＡＤＣ１」と称する）と前記処理ユニットとにより共同処理された第１の処理済デジタル信号であり、
    前記少なくとも２個の処理済信号の他方は、前記アナログ／デジタル・コンバータのうちの第２のコンバータ（以下「ＡＤＣ２」と称する）と前記処理ユニットとにより共同処理された第２の処理済デジタル信号である
    ことを特徴とする請求項２記載の高性能データ変換装置。
  4. （ｄ） 前記プロセッサにより処理されたアナログ減算信号を、前記アナログ入力信号から減算する減算器、
    を有し、
    前記減算器は、アナログ・エラー信号を提供し、
    前記アナログ・エラー信号は、前記ＡＤＣ２により、さらにＡＤＣ２出力信号に変換される
    ことを特徴とする請求項３記載の高性能データ変換装置。
  5. 前記トランスフォーム・ユニットは、前記変換を実行し、前記周波数領域入力信号を提供するデジタル・トランスフォーム・ユニットを有し、
    前記周波数領域情報抽出ユニットは、前記周波数領域を、少なくとも上部周波数領域部分と下部周波数領域部分とに分割するスペクトラム・アナリシス・ユニットを有し、
    前記分割は、前記上部周波数領域部分をしきい値で特定し、
    前記プロセッサは、
    （Ａ） 前記しきい値以下の周波数のデジタル・フィルタリングを実行して、第１のデジタル・フィルタリングされた出力を提供するデジタル・フィルタリング・ユニットと、
    （Ｂ） 前記第１のデジタル・フィルタリングされた出力を、第１のフィルタリングされた時間領域デジタル信号に逆変換する逆変換機能と、
    （Ｃ） 前記第１のフィルタリングされた時間領域のデジタル信号をアナログ減算信号に変換する第１のデジタル／アナログ・コンバータ（以下「ＤＡＣ１」と称する）と
    を有する
    ことを特徴とする請求項４記載の高性能データ変換装置。
  6. 前記トランスフォーム・ユニットは、前記変換を実行し、前記周波数領域入力信号を提供するデジタル・トランスフォーム・ユニットを有し、
    前記周波数領域情報抽出ユニットは、前記周波数領域を、少なくとも上部周波数領域部分と下部周波数領域部分とに分割するスペクトラム・アナリシス・ユニットを有し、
    前記分割は、前記上部周波数領域部分をしきい値で特定し、
    前記プロセッサは、
    （Ａ） 前記ＡＤＣ１から受信した出力信号をフィルタリングし、大幅に減衰したしきい値以下周波数を有するフィルタリングされた出力信号を出力するデジタルフィルタと、
    （Ｂ） 前記フィルタリングされた出力信号をアナログ減算信号に変換する第１のデジタル／アナログ・コンバータ（ＤＡＣ１）と
    を有する
    ことを特徴とする請求項４記載の高性能データ変換装置。
  7. （ｅ） 前記再結合ユニットを校正する校正／等化ユニット
    をさらに有する
    ことを特徴とする請求項４記載の高性能データ変換装置。
  8. 前記プロセッサは、前記減算器に入力する前に、アナログ減算信号をフィルタ処理するポストＤＡＣフィルタリング・ユニットを有し、
    前記ポストＤＡＣフィルタリング・ユニットは、装置の高性能をさらに改善する
    ことを特徴とする請求項７記載の高性能データ変換装置。
  9. 前記トランスフォーム・ユニットは、前記変換を実行し、前記周波数領域入力信号を提供するデジタル・トランスフォーム・ユニットを有し、
    前記周波数領域情報抽出ユニットは、前記周波数領域を、少なくとも上部周波数領域部分と下部周波数領域部分とに分割するスペクトラム・アナリシス・ユニットを有し、
    前記分割は、前記上部周波数領域部分をしきい値で特定し、
    前記プロセッサは、
    （Ａ） 前記しきい値以下の周波数のデジタル・フィルタリングを実行して、第１のデジタル・フィルタリングされた出力を提供するデジタル・フィルタリング・ユニットと、
    （Ｂ） 前記第１のデジタル・フィルタリングされた出力を、第１のフィルタリングされた時間領域デジタル信号に逆変換する逆変換機能と、
    （Ｃ） 前記周波数領域情報からのアナログ減算信号を合成する減算信号合成器と
    を有する
    ことを特徴とする請求項４記載の高性能データ変換装置。
  10. 前記トランスフォーム・ユニットは、前記変換を実行し、前記周波数領域入力信号を提供する第１の高速フーリエ変換（以下「ＦＦＴ１」と称する）機能を有し、
    前記周波数領域情報抽出ユニットは、前記周波数領域を、少なくとも上部周波数領域部分と下部周波数領域部分とに分割するスペクトラム・アナリシス・ユニットを有し、
    前記分割は、前記上部周波数領域部分をしきい値で特定し、
    前記プロセッサは、
    （Ａ） 前記しきい値以下の周波数のデジタル・フィルタリングを実行して、第１のデジタル・フィルタリングされた出力を提供する第１のスペクトラム・ウインドウ・フィルタと、
    （Ｂ） 前記第１のデジタル・フィルタリングされた出力を、第１のフィルタリングされた時間領域デジタル信号に逆変換する第１の高速フーリエ逆変換（以下「ＩＦＦＴ１」と称する）機能と、
    （Ｃ） 前記第１のフィルタリングされた時間領域のデジタル信号を変換してアナログ減算信号を出力する第１のデジタル／アナログ・コンバータ（ＤＡＣ１）と
    を有する
    ことを特徴とする請求項６記載の高性能データ変換装置。
  11. （ｅ） 前記ＡＤＣ２出力信号を時間領域から周波数領域への変換し、ＦＦＴ２出力信号を提供する第２の高速フーリエ変換（ＦＦＴ２）機能と、
    （ｆ） 前記しきい値以上の周波数のデジタル・フィルタリングを実行し、第２のデジタル・フィルタリングされた出力を提供する第２のスペクトラム・ウインドウ・フィルタと、
    （ｇ） 前記第１と第２のデジタル・フィルタリングされた出力を再結合し、ＦＦＴｓｕｍ出力を提供するデジタル加算器と、
    （ｈ） 前記ＦＦＴｓｕｍ出力を第２のフィルタリングされた時間領域デジタル信号に逆変換する第２の高速フーリエ逆変換（ＩＦＦＴ２）機能と
    をさらに有する
    ことを特徴とする請求項１０記載の高性能データ変換装置。
  12. 前記再結合ユニットは、
    選択的事項としての周波数領域デジタル出力を提供するデジタル・スペクトラム結合ユニットと、
    時間領域デジタル出力を提供する時間領域への変換ユニットと
    を有する
    ことを特徴とする請求項１記載の高性能データ変換装置。
  13. 高分解能高速データ変換装置において、
    （ａ） 時間領域において、第１のデジタル出力信号を出力する第１の低分解能アナログ／デジタル・コンバータ（ＡＤＣ１）と、
    （ｂ） 周波数領域を使用して、前記第１デジタル出力信号を出力アナログ減算信号に変換し、処理済デジタル信号を提供する第１のスペクトラム信号プロセッサと、
    （ｃ） 前記出力アナログ減算信号に関与する減算操作中に形成されるアナログ・エラー信号を、第２のデジタル出力信号に変換する第２の低分解能アナログ／デジタル・コンバータ（ＡＤＣ２）と、
    （ｄ） 前記処理済のデジタル信号と前記第２デジタル出力信号とを受領し、これらの両者の信号を組み合わせて、最終デジタル出力信号にするデジタル結合ユニットと
    を有し、
    前記装置は、前記ＡＤＣ１または前記ＡＤＣ２のいずれかより高分解能を有し、
    前記データ変換は、スペクトラム・ツールを用いて周波数領域で行われ、
    これにより、ダイナミック・レンジと量子化ノイズの改善と、クリティカルなアナログ回路の要件とボトルネックの減少あるいは削除を実行し、既存のパイプライン／サブレンジング・アーキテクチャに対し、サンプリングレートを増加させる
    ことを特徴とする高分解能高速データ変換装置。
  14. （ｅ） 前記ＡＤＣ１に接続され、入力アナログ信号を、前記減算操作で使用されるメイン・チャネル・アナログ信号と、前記ＡＤＣ１へ入力される第２減算チャネル・アナログ信号とに分離するスプリッタ
    をさらに有し、
    前記メイン・チャネル・アナログ信号は、前記ＡＤＣ１に供給される
    ことを特徴とする請求項１３記載の高分解能高速データ変換装置。
  15. （ｆ） 前記減算操作を実行する減算器と、
    （ｇ） 前記スプリッタと前記減算器との間のパスに挿入され、前記減算チャネルで発生する遅延を補償する遅延装置と
    をさらに有する
    ことを特徴とする請求項１４記載の高分解能高速データ変換装置。
  16. 前記デジタル結合ユニットは、
    選択的事項としての周波数領域デジタル出力を提供するデジタル・スペクトラム結合ユニットと、
    時間領域デジタル出力を提供する時間領域への変換ユニットと
    を有する
    ことを特徴とする請求項１３記載の高分解能高速データ変換装置。
  17. （ｈ） 前記ＡＤＣ２に結合され、前記アナログ・エラー信号を前記ＡＤＣ２の範囲に適合させる振幅スケーリング・ユニットと、
    （ｉ） 前記ＡＤＣ１とＡＤＣ２からのそれぞれの第１と第２のデジタル出力信号を組み合わせて、選択的事項としてのデジタル信号を出力する選択的事項としてのデジタル結合ユニットと、
    （ｊ） 前記ＡＤＣ２と前記デジタル結合ユニットとに結合され、少なくとも１個の追加の減算段を提供する少なくとも１個の選択的事項としての第２のスペクトラム信号プロセッサと
    をさらに有する
    ことを特徴とする請求項１５記載の高分解能高速データ変換装置。
  18. 前記第１のスペクトラム信号プロセッサは、
    （ｉ） 前記第１のデジタル出力信号を、前記時間領域から周波数領域へ変換し、これにより第１の変換されたデジタル信号を提供する変換機能と、
    （ｉｉ） 前記第１の変換されたデジタル信号を用いて、前記周波数領域でスペクトラム解析を実行し、しきい値以上周波数としきい値以下周波数に分割されたダイナミック周波数レンジを含む出力周波数情報を提供するスペクトラム解析ユニットと、
    （ｉｉｉ） 前記しきい値以下周波数を大幅に減衰させ、前記しきい値以上周波数を減衰することなく伝達して、デジタル・フィルタリングされた出力を提供するデジタル・フィルタリング・ユニットと、
    （ｉｖ） 前記デジタル・フィルタリングされた出力を逆変換して、逆変換された出力にする逆変換機能と、
    （ｖ） 前記出力周波数情報と前記逆変換出力とを受領し、それらを前記出力アナログ減算信号に変換する第１のデジタル／アナログ・コンバータ（ＤＡＣ１）と
    を有する
    ことを特徴とする請求項１３記載の高分解能高速データ変換装置。
  19. 前記第１のスペクトラム信号プロセッサは、
    （ｖｉ） 前記減算器に結合され、前記減算器に入力する前の前記出力アナログ減算信号をフィルタ処理するポストＤＡＣアナログフィルタリング・ユニット
    を有する
    ことを特徴とする請求項１８記載の高分解能高速データ変換装置。
  20. 前記変換機能は、高速フーリエ変換（ＦＦＴ）により実行され、
    前記逆変換機能は、高速フーリエ逆変換（ＩＦＦＴ）により実行される
    ことを特徴とする請求項１８記載の高分解能高速データ変換装置。
  21. 前記変換機能は、フィルタ・バンクにより実行される
    ことを特徴とする請求項１８記載の高分解能高速データ変換装置。
  22. 前記第１のスペクトラム信号プロセッサは、
    （ｉ） 前記第１のデジタル出力信号を、前記時間領域から周波数領域へ変換し、これにより第１の変換されたデジタル信号を提供する変換機能と、
    （ｉｉ） 前記第１の変換されたデジタル信号を用いて、前記周波数領域でスペクトラム解析を実行し、しきい値以上周波数としきい値以下周波数に分割されたダイナミック周波数レンジを含む出力周波数情報を提供するスペクトラム解析ユニットと、
    前記各しきい値以上周波数としきい値以下周波数は、それぞれスペクトラムピークを有し、
    （ｉｉｉ） 前記ＡＤＣ１から受信した出力信号をフィルタリングし、しきい値以下周波数が大幅に減衰したフィルタリングされた信号を出力するデジタルフィルタと、
    （ｉｖ） 前記フィルタリングされた出力信号を前記出力アナログ減算信号に変換する第１のデジタル／アナログ・コンバータ（ＤＡＣ１）と
    （ｖ） 前記しきい値以下の周波数を減衰するポスト（後置）ＤＡＣフィルタと
    を有し、
    これにより、前記ＤＡＣ１のエラーと量子化ノイズを改善する
    ことを特徴とする請求項１３記載の高分解能高速データ変換装置。
  23. 前記第１のスペクトラム信号プロセッサは、
    （ｉ） 前記第１のデジタル出力信号を、前記時間領域から周波数領域へ変換し、これにより第１の変換されたデジタル信号を提供する変換機能と、
    （ｉｉ） 前記第１の変換されたデジタル信号を用いて、前記周波数領域でスペクトラム解析を実行し、しきい値以上周波数としきい値以下周波数に分割されたダイナミック周波数レンジを含む出力周波数情報を提供するスペクトラム解析ユニットと、
    （ｉｉｉ） 前記しきい値以下周波数を大幅に減衰させ、前記しきい値以上周波数を減衰することなく伝達して、デジタル・フィルタリングされた出力を提供するデジタル・フィルタリング・ユニットと、
    （ｉｖ） 前記デジタル・フィルタリングされた出力を逆変換して、それぞれ逆変換された出力にする複数の逆変換機能と、
    （ｖ） 前記それぞれの逆変換された出力から、しきい値以上の周波数信号を合成する減算信号合成器と
    を有する
    ことを特徴とする請求項１３記載の高分解能高速データ変換装置。
  24. 前記装置を校正する校正／等化ユニット
    をさらに有する
    ことを特徴とする請求項１４記載の高分解能高速データ変換装置。
  25. （ｆ） 前記第２の減算チャネル・アナログ信号を、前記ＡＤＣ１に入力する前に条件付ける信号コンディショナーと、
    （ｇ） 前記ＡＤＣ２から前記第２デジタル出力信号を受領し、前記第２デジタル出力信号を前記時間領域から前記周波数領域に変換する変換機能と
    を有し、
    これにより、周波数領域で第２の変換されたデジタル信号を得る
    ことを特徴とする請求項２４記載の高分解能高速データ変換装置。
  26. 高性能コンバータを実現する方法において、
    （ａ） 周波数領域信号と時間領域入力信号とを、少なくとも２個のデータ・コンバータを用いて処理するステップと、
    前記各データコンバータは、前記高性能コンバータ未満の少なくとも１個の低性能パラメータを有し、アナログ減算信号と少なくとも２個の処理済信号を得て、
    前記処理ステップ（ａ）は、
    （ｉ） 前記時間領域入力信号をデジタル形式の前記周波数領域信号に変換するステップと、
    （ｉｉ） 前記周波数領域を少なくとも２個の周波数領域部分に分割するステップと、
    前記少なくとも２個の周波数領域部分の第１部分は、低分解能の信号対ノイズ比（ＳＮＲ）に関連し、第２部分は、高分解能のＳＮＲに関連し、これにより、前記デジタル形式の周波数領域から周波数領域情報を抽出し、
    （ｉｉｉ） 前記少なくとも２個の処理済信号を得るために、前記周波数領域情報を用いるステップと
    を有し、
    （ｂ） 前記高性能コンバータから第１の最終出力信号を得るために、前記少なくとも２個の処理済信号を再結合するステップと
    を有し、
    これにより、時間領域で動作するデータ変換方法よりも、高い性能と他の利点を提供する
    ことを特徴とする高性能変換装置を実現する方法。
  27. 前記（ｉｉ）ステップは、前記低分解能ＳＮＲ以上のしきい値を提供するステップを含み、
    前記しきい値が前記分割を決定し、
    これにより、しきい値以上の周波数をウインドウＷ１内に、しきい値以下周波数をウインドウＷ２内に提供し、
    前記ウインドウＷ１とＷ２は、前記第１と第２の周波数領域部分にそれぞれ関連づけられている
    ことを特徴とする請求項２６記載の方法。
  28. 前記時間領域入力信号は、アナログ信号であり、
    前記高性能コンバータは、高性能アナログ／デジタル・コンバータ（ＡＤＣ）であり、
    前記少なくとも２個の低性能コンバータの第１のコンバータは、第１の高性能低分解能アナログ／デジタル・コンバータ（ＡＤＣ１）であり、
    前記（ｉ）ステップは、前記ＡＤＣ１を用いて、前記時間領域アナログ入力信号の減算チャネル表示を第１の時間領域デジタル出力信号に変換するステップを含み、
    前記第１の時間領域デジタル出力信号は、第１スペクトラム・プロセッサに供給される
    ことを特徴とする請求項２７記載の方法。
  29. 前記少なくとも２個の低性能コンバータの第２のコンバータは、第２のアナログ／デジタル・コンバータ（ＡＤＣ２）であり、
    前記（ｉ）ステップは、前記アナログ入力信号を、メインのチャネル信号表示と前記減算チャネル信号表示に分割するステップが先行し、
    前記両信号は、前記アナログ入力信号を表し、
    前記（ａ）ステップは、
    （ｉ） 前記第１の時間領域デジタル出力信号を処理するために、デジタル形式のしきい値以上周波数情報を得るために、前記第１のスペクトラム・プロセッサを用いるステップと、
    （ｉｉ） 前記第１のスペクトラム・プロセッサにより、前記しきい値以上周波数領域部分と第１のデジタル・フィルタリングされた出力信号とアナログ減算信号とを用いて、前記メイン・チャネル信号から、後続の減算操作で減算された前記アナログ減算信号を生成するステップと
    を有し、
    前記減算操作は、アナログ・エラー信号を生成する
    ことを特徴とする請求項２８記載の方法。
  30. 前記（ｂ）ステップは、
    （ｉ） 前記減算操作で形成されたアナログ・エラー信号を処理するステップと、
    （ｉｉ） 前記エラー信号を第２のデジタル出力信号に、前記ＡＤＣ２を用いて、変換するステップと、
    （ｉｉｉ） 前記第１のデジタル・フィルタリングされた出力信号と前記第２のデジタル出力信号とを、第１の最終デジタル出力信号になるよう、第１のデジタル結合ユニットを用いて、デジタル的に結合するステップと
    を有する
    ことを特徴とする請求項２９記載の方法。
  31. 前記時間領域入力信号は、デジタル信号であり、
    前記高性能コンバータは、高分解能と高速の両方を有する高性能デジタル／アナログ・コンバータ（ＤＡＣ）であり、
    前記少なくとも２個の低性能コンバータの第１のコンバータは、同一の高性能を有するが、高性能ＤＡＣ以下の低分解能を有するＤＡＣであり、
    前記少なくとも２個の低性能ＤＡＣの残りの全てのコンバータは、低速高分解能ＤＡＣであり、
    前記（ｉ）ステップは、前記入力信号を、時間領域から前記周波数領域に直接変換するステップを含む
    ことを特徴とする請求項２７記載の方法。
  32. 前記（ｂ）ステップは、少なくとも２個の処理済アナログ信号を並列周波数インターリービングするステップを含む
    ことを特徴とする請求項３１記載の方法。
  33. 前記（ｂ）ステップは、時間領域と周波数領域からなるグループから選択された領域の第１最終デジタル出力信号を得るステップを含む
    ことを特徴とする請求項２７記載の方法。
  34. 少なくとも１個の追加的な減算段を提供するために、前記ＡＤＣ２と前記第１デジタル結合ユニットとに、第２スペクトラム・プロセッサを結合するステップ
    をさらに有する
    ことを特徴とする請求項３０記載の方法。
  35. 選択的に時間領域で第２の最終デジタル出力を提供するために、第２デジタル結合ユニット内で、前記ＡＤＣ１からの前記第１デジタル出力信号と、前記ＡＤＣ２からの第２デジタル出力信号とを結合するステップ
    をさらに有する
    ことを特徴とする請求項３０記載の方法。
  36. 前記分割するステップ（ｉｉ）は、前記第１スペクトラム・プロセッサ内に含まれるスペクトラム解析ユニットを用いて実行され、
    前記デジタル・フィルタリングされた出力信号を生成するステップは、前記スペクトラム解析ユニットに結合されたデジタル・フィルタリング・ユニットにより実行され、
    前記アナログ減算信号を生成するステップは、前記デジタル・フィルタリング・ユニットに逆変換機能を介して結合されたデジタル／アナログ・コンバータにより実行される
    ことを特徴とする請求項３０記載の方法。
  37. 前記（ｂ）ステップは、
    （ｉ） 前記減算操作で形成されたアナログ・エラー信号を処理するステップと、
    （ｉｉ） 前記エラー信号を第２のデジタル出力信号に、前記ＡＤＣ２を用いて、変換するステップと、
    （ｉｉｉ） 前記第２デジタル出力信号を、第２周波数領域信号に変換するステップと、
    （ｉｖ） 前記第２デジタル周波数領域信号を、デジタル的にフィルタ処理するステップと、
    前記（ｉｖ）ステップは、第２スペクトラム・ウインドウ・フィルタ内で、全てのしきい値以下周波数を通過させ、全てのしきい値以上周波数を大幅に減衰させて、第２のデジタル・フィルタリングされた出力信号を生成し、
    （ｖ） 周波数領域のデジタル出力信号を提供するために、前記第１と第２のデジタル・フィルタリングされた出力信号をベクトル的に加算するステップと
    を有する
    ことを特徴とする請求項２９記載の方法。
  38. 前記（ｂ）ステップは、
    （ｉ） 前記減算操作で形成されたアナログ・エラー信号を処理するステップと、
    （ｉｉ） 前記エラー信号を第２のデジタル出力信号に、前記ＡＤＣ２を用いて、変換するステップと、
    （ｉｉｉ） 前記第２デジタル出力信号を、第２周波数領域信号に変換するステップと、
    （ｉｖ） 前記第２デジタル周波数領域信号を、デジタル的にフィルタ処理するステップと、
    前記（ｉｖ）ステップは、第２スペクトラム・ウインドウ・フィルタ内で、全てのしきい値以下周波数を通過させ、全てのしきい値以上周波数を大幅に減衰して、第２のデジタル・フィルタリングされた出力信号を生成し、
    （ｖ） 改善した分解能の第１のデジタル・フィルタリングされた出力信号を得るために、前記第２周波数領域信号を等化し、前記等化した結果を、前記Ｗ１周波数範囲内の第１のデジタル・フィルタリングされた出力信号から減算するステップと、
    （ｖｉ） 周波数領域デジタル出力信号を提供するために、前記の改善した分解能の、第１のデジタル・フィルタリングされた出力信号と前記第２のデジタル・フィルタリングされた出力信号とをベクトル的に加算するステップと
    を有し、
    これにより、ＦＦＴｂｉｎ内でより良好な分解能を得る
    ことを特徴とする請求項２９記載の方法。
  39. 高性能のアナログ／デジタル・コンバータを実現する方法において、
    （ａ） 時間領域において、第１のデジタル出力信号を出力する第１の低分解能アナログ／デジタル・コンバータ（ＡＤＣ１）を用意するステップと、
    （ｂ） 周波数領域で、前記第１デジタル出力信号と他の受信したデジタル信号を処理し、処理済デジタル信号を提供する第１のスペクトラム信号プロセッサを用意するステップと、
    （ｃ） 前記出力アナログ減算信号に関与する減算操作中に形成されるアナログ・エラー信号を、第２のデジタル出力信号に変換する第２の低分解能アナログ／デジタル・コンバータ（ＡＤＣ２）を用意するステップと、
    （ｄ） 前記処理済のデジタル信号と前記第２デジタル出力信号とを受領し、これらの両者の信号を組み合わせて、最終デジタル出力信号にするデジタル結合ユニットを用意するステップと
    を有し、
    前記アナログ／デジタルデータ変換は、スペクトラム・ツールを用いて、周波数領域で少なくとも部分的に実行され、
    これにより、ダイナミック・レンジと量子化ノイズの改善と、クリティカルなアナログ回路の要件とボトルネックの減少あるいは削除を実行し、既存のパイプライン／サブレンジング・アーキテクチャに対し、サンプリングレートを増加させる
    ことを特徴とする高性能アナログ・デジタル変換装置を実現する方法。
  40. 前記（ｂ）ステップは、前記周波数領域を少なくとも２個の周波数領域部分に分割し、前記分割により得られた前記周波数情報を、前記出力アナログ減算信号を得る際の入力として使用するために、前記第１スペクトラム信号プロセッサを操作するステップを有し、
    前記少なくとも２個の周波数領域部分の第１部分は、低分解能の信号対ノイズ比（ＳＮＲ）に関連し、第２部分は、高分解能のＳＮＲに関連する
    ことを特徴とする請求項３９記載の方法。
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