JP4647583B2 - Pulse regeneration apparatus and communication system - Google Patents
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Description
本発明は、送信側で生成されたパルス信号を受信側で再生する技術に関する。 The present invention relates to a technique for reproducing a pulse signal generated on a transmission side on a reception side.
通信システムにおいては、送信側で生成されたパルス信号を受信側で再生する技術が必要となることがある。例えば、特許文献１に記載されているような赤外線通信システムにおいては、送信側では赤外線を点滅させることによって２値データを送信し、受信側では送信側からの赤外線を受光し、その受光信号から２値データを生成している。２値データはパルス信号として捉えることができることから、受信側では、送信側で生成されたパルス信号を受光信号から再生することによって、送信側から送られてくる２値データを得ることができる。
In a communication system, a technique for reproducing a pulse signal generated on the transmission side on the reception side may be required. For example, in an infrared communication system as described in
通信システムにおいては、送信側で生成されたパルス信号を受信側で再生するタイミングはできるだけ一定であることが要求されることがある。例えば、上述のように、パルス信号を再生して２値データを得る場合には、当該パルス信号を再生するタイミングがずれると、受信データの抜けや、受信データの二度読み等が起こり、受信データを正確に認識することができないことがある。 In a communication system, the timing at which a pulse signal generated on the transmission side is reproduced on the reception side may be required to be as constant as possible. For example, as described above, when the binary signal is obtained by reproducing the pulse signal, if the timing for reproducing the pulse signal is deviated, the reception data may be lost or the received data may be read twice. Data may not be recognized correctly.
そこで、本発明は上記点に鑑みて成されたものであり、送信側で生成されたパルス信号を受信側で再生するタイミングのずれを低減することが可能な技術を提供することを目的とする。 Therefore, the present invention has been made in view of the above points, and an object of the present invention is to provide a technique capable of reducing a deviation in timing at which a pulse signal generated on the transmission side is reproduced on the reception side. .
上記課題を解決するため、請求項１の発明は、通信システムの送信側で生成された、２値データとしての第１のパルス信号を再生する、当該通信システムの受信側のパルス再生装置であって、前記送信側では、前記第１のパルス信号が所定周期の複数の第２のパルス信号に変換され、当該第２のパルス信号は伝送路を通じて前記パルス再生装置に入力され、ある前記第２のパルス信号の入力が検出されると、その検出タイミングから所定時間内に直列入力される、当該ある前記第２のパルス信号を含む前記第２のパルス信号を並列出力する直並列変換部と、前記直並列変換部から並列出力される前記第２のパルス信号の数に基づいて、前記第１のパルス信号を再生すべきか否かを決定する再生決定部と、前記再生決定部において前記第１のパルス信号を再生すべきと決定されると、第３のパルス信号を前記第１のパルス信号の再生信号として生成する再生パルス生成部とを備える。
In order to solve the above-mentioned problems, the invention of
また、請求項２の発明は、請求項１に記載のパルス再生装置であって、前記直並列変換部は、前記第２のパルス信号を整形して並列出力する。
The invention according to
また、請求項３の発明は、請求項１及び請求項２のいずれか一つに記載のパルス再生装置であって、前記第２のパルス信号は光信号であって、前記第２のパルス信号を電気信号に変換する光電気変換部をさらに備え、前記直並列変換部には、電気信号に変換後の前記第２のパルス信号が入力される。
The invention according to
また、請求項４の発明は、２値データとしての第１のパルス信号を生成し、当該第１のパルス信号を所定周期の複数の第２のパルス信号に変換して出力する送信装置と、伝送路を通じて前記送信装置から入力される前記第２のパルス信号から前記第１のパルス信号を再生する受信装置とを備え、前記受信装置は、ある前記第２のパルス信号の入力が検出されると、その検出タイミングから所定時間内に直列入力される、当該ある前記第２のパルス信号を含む前記第２のパルス信号を並列出力する直並列変換部と、前記直並列変換部から並列出力される前記第２のパルス信号の数に基づいて、前記第１のパルス信号を再生すべきか否かを決定する再生決定部と、前記再生決定部において前記第１のパルス信号を再生すべきと決定されると、第３のパルス信号を前記第１のパルス信号の再生信号として生成する再生パルス生成部とを有する、通信システムである。
Further, the invention of
請求項１、請求項３及び請求項４の発明によれば、直並列変換部から並列出力される第２のパルス信号の数に基づいて、第１のパルス信号を再生すべきか否かを決定している。したがって、直並列変換部に直列入力された第２のパルス信号が、当該直並列変換部から並列出力された時点で、第１のパルス信号の再生を決定することができる。よって、第１のパルス信号を再生するタイミングのずれを低減することができる。 According to the first, third, and fourth aspects of the invention, it is determined whether or not to reproduce the first pulse signal based on the number of second pulse signals output in parallel from the serial-parallel converter. is doing. Therefore, the reproduction of the first pulse signal can be determined when the second pulse signal serially input to the serial / parallel converter is output in parallel from the serial / parallel converter. Accordingly, it is possible to reduce a timing shift in reproducing the first pulse signal.
さらに、第２のパルス信号の数に基づいて第１のパルス信号を再生すべきかどうかを決定しているため、伝送路で不要なパルス信号が発生した場合であっても、誤って第１のパルス信号を再生することを防止できるとともに、異なったパルス幅の第２のパルス信号が入力されたとしても第１のパルス信号を再生することができる。また、送信側において生成される複数の第２のパルス信号のうち、その一部が伝送路で消滅した場合であっても、第１のパルス信号を確実に再生することができる。 Further, since it is determined whether or not the first pulse signal should be reproduced based on the number of the second pulse signals, even if an unnecessary pulse signal is generated in the transmission path, the first pulse signal is mistakenly generated. The reproduction of the pulse signal can be prevented, and the first pulse signal can be reproduced even if the second pulse signal having a different pulse width is input. In addition, even if a part of the plurality of second pulse signals generated on the transmission side disappears in the transmission path, the first pulse signal can be reliably reproduced.
また、請求項２の発明によれば、直並列変換部からは第２のパルス信号が整形して出力されるため、伝送路で第２のパルス信号のパルス幅が変化した場合であっても、再生決定部は、第２のパルス信号の数を正確に判定することができる。よって、誤って第１のパルス信号を再生することを抑制できる。
According to the invention of
＜本発明の一実施形態＞
図１は本発明の実施の形態に係る通信システムの構成を示す図である。本実施の形態に係る通信システムは例えば光通信システムである。図１に示されるように、本実施の形態に係る通信システムは、送信装置１５０と、当該送信装置１５０からの光信号を受信する受信装置１６０とを備えている。
<One Embodiment of the Present Invention>
FIG. 1 is a diagram showing a configuration of a communication system according to an embodiment of the present invention. The communication system according to the present embodiment is an optical communication system, for example. As illustrated in FIG. 1, the communication system according to the present embodiment includes a
送信装置１５０は、受信装置１６０に送信するデータを生成するデータ生成部１５１と、データ生成部１５１で生成されたデータを所定の符号則で符号化するデータ符号化部１５２と、光を出力する発光部１５３と、データ符号化部１５２で符号化されたデータに基づいて発光部１５３を制御する発光制御部１５４とを備えている。
The
データ生成部１５１は、２値データを生成してそれを情報データＩＦＤとしてデータ符号化部１５２に出力する。データ符号化部１５２は、所定の符号則を使用して情報データＩＦＤを符号化して符号化データＣＤＤを生成し出力する。図２はデータ符号化部１５２で使用される符号則の一例を示す図である。本符号則例では、情報データＩＦＤを２ビット単位で符号化し、４ビット単位の符号化データＣＤＤを生成する。図２に示されるように、本符号則例では、情報データＩＦＤにおける２ビットのビット列“００”は、４ビットのビット列“１０００”に変換され、ビット列“０１”はビット列“０１００”に変換され、ビット列“１０”はビット列“００１０”に変換される。そして、情報データＩＦＤにおけるビット列“１１”は、ビット列“１１００”とビット列“００００”とに交互に変換される。具体的には、データ符号化部１５２は、入力されるビット列“１１”をビット列“１１００”に変換し、次に入力されるビット列“１１”をビット列“００００”に変換し、その次に入力されるビット列“１１”をビット列“１１００”に変換し、以後同様に動作する。
The
このような法則で符号化された符号化データＣＤＤに対しては、逆の法則を用いて復号化することによって、情報データＩＦＤを得ることができる。図３は符号化データＣＤＤが復号化される様子を示す図である。図３に示されるように、符号化データＣＤＤの４ビットのビット列“１０００”は２ビットのビット列“００”に変換され、ビット列“０１００”はビット列“０１”に変換され、ビット列“００１０”はビット列“１０”に変換される。そして、符号化データＣＤＤのビット列“１１００”及びビット列“００００”はともにビット列“１１”に変換される。 Information data IFD can be obtained by decoding the encoded data CDD encoded according to such a rule using the reverse rule. FIG. 3 is a diagram showing how the encoded data CDD is decoded. As shown in FIG. 3, the 4-bit bit string “1000” of the encoded data CDD is converted into a 2-bit bit string “00”, the bit string “0100” is converted into a bit string “01”, and the bit string “0010” is It is converted into a bit string “10”. The bit string “1100” and the bit string “0000” of the encoded data CDD are both converted to the bit string “11”.
発光部１５３は、例えばＬＥＤで構成されており、発光制御部１５４による符号化データＣＤＤに基づく制御により、赤外線のパルス信号ＬＰを出力する。なお、発光部１５３からは可視光線や紫外線等の他の光パルス信号を出力しても良い。
The
図４は符号化データＣＤＤとパルス信号ＬＰとの関係を示す図である。上述の図２に示されるように、データ符号化部１５２では、情報データＩＦＤにおけるビット列“００”，“０１”，“１０”は、１ビット分だけ“１”を示す４ビットのビット列にそれぞれ変換されるため、データ符号化部１５２からは、１ビット分だけ“１”を示す電気信号であるパルス信号ＥＰＳが出力される。また、データ符号化部１５２では、情報データＩＦＤにおけるビット列“１１”は、２ビット分だけ“１”を示す４ビットのビット列に変換されるため、データ符号化部１５２からは、２ビット分だけ“１”を示す電気信号であるパルス信号ＥＰＬが出力される。このように、データ符号化部１５２では、パルス幅が小さいパルス信号ＥＰＳと、パルス幅が大きいパルス信号ＥＰＬとの２種類のパルス信号が生成される。以後、パルス信号ＥＰＳを「短パルス信号ＥＰＳ」と、パルス信号ＥＰＬを「長パルス信号ＥＰＬ」と呼ぶ。
FIG. 4 is a diagram showing the relationship between the encoded data CDD and the pulse signal LP. As shown in FIG. 2 described above, in the
本実施の形態では、発光制御部１５４に短パルス信号ＥＰＳが入力されている間、発光制御部１５４による発光部１５３の制御によって、発光部１５３からは周期Ｔの複数のパルス信号ＬＰが出力される。同様に、発光制御部１５４に長パルス信号ＥＰＬが入力されている間、発光制御部１５４による発光部１５３の制御によって、発光部１５３からは周期Ｔの複数のパルス信号ＬＰが出力される。
In the present embodiment, while the short pulse signal EPS is input to the light
ここで、短パルス信号ＥＰＳのパルス幅ＥＰＷＳは（ＮＳ×Ｔ）に設定されており、長パルス信号ＥＰＬのパルス幅ＥＰＷＬは（ＮＬ×Ｔ）に設定されている。ＮＳ及びＮＬはともに３以上の整数であって、ＮＳ＜ＮＬである。発光部１５３は、発光制御部１５４に短パルス信号ＥＰＳが入力されている間、周期Ｔで、ＮＳよりも少ない数だけ点灯する。これにより、発光制御部１５４に短パルス信号ＥＰＳが入力されている間に発光部１５３から出力されるパルス信号ＬＰのパルス数ＰＮＳはＮＳよりも小さくなる。同様に、発光部１５３は、発光制御部１５４に長パルス信号ＥＰＬが入力されている間、周期Ｔで、ＮＬよりも少ない数だけ点灯する。これにより、発光制御部１５４に長パルス信号ＥＰＬが入力されている間に発光部１５３から出力されるパルス信号ＬＰのパルス数ＰＮＬはＮＬよりも小さくなる。
Here, the pulse width EPWS of the short pulse signal EPS is set to (NS × T), and the pulse width EPWL of the long pulse signal EPL is set to (NL × T). NS and NL are both integers of 3 or more, and NS <NL. While the short pulse signal EPS is input to the light
このように、発光制御部１５４が符号化データＣＤＤに基づいて発光部１５３を制御することによって、短パルス信号ＥＰＳは、ＮＳよりも少ない数のパルス信号ＬＰに変換され、長パルス信号ＥＰＬは、ＮＬよりも少ない数のパルス信号ＬＰに変換される。そして、これらの複数のパルス信号ＬＰは、送信装置１５０と受信装置１６０との間の伝送路ＴＬに直列出力される。本実施の形態では、図４に示されるように、ＮＳ＝４であって、短パルス信号ＥＰＳは（ＮＳ−１）個のパルス信号ＬＰ、つまり３つのパルス信号ＬＰに変換される。一方で、長パルス信号ＥＰＬに関しては、ＮＬ＝８であって、長パルス信号ＥＰＬは（ＮＬ−１）個のパルス信号ＬＰ、つまり７つのパルス信号ＬＰに変換される。
As described above, the light
以上のように、パルス幅（ＮＳ×Ｔ）の短パルス信号ＥＰＳを、ＮＳよりも少ない数のパルス信号ＬＰに変換することによって、当該パルス信号ＬＰのパルス数ＰＮＳは少なくなる。同様に、パルス幅（ＮＬ×Ｔ）の長パルス信号ＥＰＬを、ＮＬよりも少ない数のパルス信号ＬＰに変換することによって、当該パルス信号ＬＰのパルス数ＰＮＬは少なくなる。したがって、発光部１５３での発光時間が短くなり、送信装置１５０の消費電力を低減することができる。
As described above, by converting the short pulse signal EPS having a pulse width (NS × T) into the number of pulse signals LP smaller than NS, the number of pulses PNS of the pulse signal LP is reduced. Similarly, by converting a long pulse signal EPL having a pulse width (NL × T) into a number of pulse signals LP smaller than NL, the number of pulses PNL of the pulse signal LP is reduced. Therefore, the light emission time in the
次に受信装置１６０について詳細に説明する。図１に示されるように、受信装置１６０は、パルス再生装置１６５と、データ復号化部１６３と、データ解析部１６４とを備えている。パルス再生装置１６５は、受光部１６１及びパルス再生部１６２を有しており、送信装置１５０からのパルス信号ＬＰに基づいて、送信装置１５０で生成された短パルス信号ＥＰＳ及び長パルス信号ＥＰＬを再生する。
Next, the receiving
受光部１６１には、送信装置１５０からのパルス信号ＬＰが伝送路ＴＬを通じて入力される。受光部１６１は、例えばフォトダイオード及び増幅器で構成されており、入力されたパルス信号ＬＰを電気信号に変換してパルス信号ＲＥＰとしてパルス再生部１６２に直列出力する。このように、受光部１６１は、光パルス信号たるパルス信号ＬＰを電気信号に変換する光電気変換部として機能する。
A pulse signal LP from the
パルス再生部１６２は、入力されたパルス信号ＲＥＰから、短パルス信号ＥＰＳ及び長パルス信号ＥＰＬを再生してデータ復号化部１６３に出力する。短パルス信号ＥＰＳ及び長パルス信号ＥＰＬを再生することによって、送信装置１５０で生成された符号化データＣＤＤを再生することができることから、パルス再生部１６２では符号化データＣＤＤが再生される。そして、その再生データが再生符号化データＲＣＤＤとしてデータ復号化部１６３に入力される。
The
データ復号化部１６３は、上述の図３に示される法則に従って、再生符号化データＲＣＤＤを復号化してデータ解析部１６４に出力する。これにより、データ復号化部１６３では、送信装置１５０で生成された情報データＩＦＤが再生され、その再生データが再生情報データＲＩＦＤとしてデータ解析部１６４に入力される。データ解析部１６４は、再生情報データＲＩＦＤの内容を解析し、その内容に応じた動作を行う。例えば、受信装置１６０が表示装置を備えている場合には、当該表示装置に所定の画像を表示したり、スピーカを備えている場合には、当該スピーカから所定の音声を出力する。これにより、受信装置１６０は送信装置１５０の要求に応じた動作を行うことができる。
The
次にパルス再生部１６２について詳細に説明する。図５はパルス再生部１６２の構成を示す図である。図５に示されるように、パルス再生部１６２は、直列入力されるパルス信号ＲＥＰを並列出力する直並列変換部１７０と、直並列変換部１７０から並列出力されるパルス信号ＲＥＰに基づいて、短パルス信号ＥＰＳ及び長パルス信号ＥＰＬを再生すべきか否かを決定する再生決定部１７１と、所定のパルス幅のパルス信号を生成し、当該パルス信号を短パルス信号ＥＰＳあるいは長パルス信号ＥＰＬの再生信号として出力する再生パルス生成部１７２とを備えている。
Next, the
図６は直並列変換部１７０の構成を示す図である。図６に示されるように、直並列変換部１７０は、パルス整形回路１７０ａ〜１７０ｈと、遅延回路１７０ｉ〜１７０ｏとを備えている。パルス整形回路１７０ａ〜１７０ｈのそれぞれは、パルス信号が入力されると、当該パネル信号を所定のパルス幅Ｐｗに整形して出力する。パルス整形回路１７０ａ〜１７０ｈのそれぞれでは、パルス信号を出力している間に、入力信号があったとしてもその入力信号は無視され、それに応じたパルス信号は生成されない。
FIG. 6 is a diagram illustrating a configuration of the serial-
遅延回路１７０ｉ〜１７０ｏのそれぞれは、入力信号を所定時間遅延させて出力する。本実施の形態では、遅延回路１７０ｉ〜１７０ｏのそれぞれは、入力信号を（２×Ｐｗ）遅延させて出力する。
Each of the
パルス整形回路１７０ａ及び遅延回路１７０ｉには、ぞれぞれパルス信号ＲＥＰが直列入力される。遅延回路１７０ｉ〜１７０ｎの出力は、それぞれ遅延回路１７０ｊ〜１７０ｏに入力される。そして、遅延回路１７０ｉ〜１７０ｏの出力は、それぞれパルス整形回路１７０ｂ〜１７０ｈに入力される。直並列変換回路１７０では、パルス信号ＲＥＰはパルス整形回路１７０ａに最初に入力されるため、当該パルス整形回路１７０ａによって、パルス信号ＲＥＰの直並列変換回路１７０への入力を検出することができる。
A pulse signal REP is input in series to each of the
ここで、本実施の形態では、送信装置１５０の発光部１５３で生成されるパルス信号ＬＰのパルス幅はＰｗに設定されている。そして、パルス信号ＬＰの周期Ｔは（２×Ｐｗ）に設定されている。したがって、パルス信号ＬＰが伝送路ＴＬを通過する際に、そのパルス幅が変化しなければ、電気信号に変換後のパルス信号ＬＰであるパルス信号ＲＥＰのパルス幅はＰｗであり、その周期は（２×Ｐｗ）となる。しかしながら、実際には、パルス信号ＬＰは伝送路ＴＬを通過する際に変化することがあり、そのパルス幅が短くなることがある。したがって、パルス信号ＲＥＰのパルス幅がＰｗよりも短くなることがある。
Here, in the present embodiment, the pulse width of the pulse signal LP generated by the
本実施の形態では、パルス整形回路１７０ａ〜１７０ｈによってパルス信号ＲＥＰを整形することができることから、パルス信号ＬＰが伝送路ＴＬを通過する間に、そのパルス幅が変化した場合であっても、本来のパルス幅と等しい、パルス幅Ｐｗのパルス信号ＲＥＰを得ることができる。
In this embodiment, since the pulse signal REP can be shaped by the
受光部１６１から出力されたパルス信号ＲＥＰは、パルス整形回路１７０ａにそのまま入力されるとともに、遅延回路１７０ｉで（２×Ｐｗ）遅延されてパルス整形回路１７０ｂに入力される。そして、遅延後の当該パルス信号ＲＥＰはパルス整形回路１７０ｂに入力されるとともに、遅延回路１７０ｊで（２×Ｐｗ）さらに遅延されてパルス整形回路１７０ｃに入力される。
The pulse signal REP output from the
上述のようにパルス信号ＲＥＰの周期は（２×Ｐｗ）であり、遅延回路１７０ｉ〜１７０ｏでの遅延時間と同じである。したがって、送信装置１５０側で周期（２×Ｐｗ）で生成された複数のパルス信号ＬＰが、伝送路ＴＬで消滅することなく受信装置１６０にすべて入力される場合には、パルス整形回路１７０ｂから、最初に直並列変換部１７０に入力されたパルス信号ＲＥＰが出力されると、それと同じタイミングで、パルス整形回路１７０ａからは、次に直並列変換部１７０に入力されたパルス信号ＲＥＰが出力される。そして、その後、最初のパルス信号ＲＥＰが遅延回路１７０ｊを通ってパルス整形回路１７０ｃから出力されると、それと同じタイミングで、パルス整形回路１７０ｂからは次のパルス信号ＲＥＰが出力されるとともに、パルス整形回路１７０ａからはその次のパルス信号ＲＥＰが出力される。以後同様にして、最初のパルス信号ＲＥＰがパルス整形回路１７０ｈから出力される際には、当該最初のパルス信号ＲＥＰがパルス整形回路１７０ａに入力されてからパルス整形回路１７０ｈに入力されるまでの間に直並列変換部１７０に入力されるパルス信号ＲＥＰが、パルス整形回路１７０ａ〜１７０ｇから同時に出力されるようになる。パルス整形回路１７０ａ〜１７０ｈの出力信号は、それぞれ信号ＳＡ〜ＳＨとして再生決定部１７１に入力される。
As described above, the cycle of the pulse signal REP is (2 × Pw), which is the same as the delay time in the
このように、本実施の形態に係る直並列変換部１７０は、あるパルス信号ＲＥＰの入力がパルス整形回路１７０ａで検出されると、その検出タイミングから所定時間内に直列入力されるパルス信号ＲＥＰ（当該あるパルス信号ＲＥＰを含む）を並列出力するように動作する。本実施の形態では、７つの遅延回路１７０ｉ〜１７０ｏが設けられており、それぞれでの遅延時間が（２×Ｐｗ）に設定されていることから、直並列変換部１７０は、あるパルス信号ＲＥＰの入力の検出タイミングから（７×２×Ｐｗ）の間に直列入力されるパルス信号ＲＥＰ（当該あるパルス信号ＲＥＰを含む）を並列出力することになる。
As described above, when the input of a certain pulse signal REP is detected by the
上述のように、送信装置１５０では、短パルス信号ＥＰＳは周期（２×Ｐｗ）の３つのパルス信号ＬＰに変換される。したがって、これらの３つのパルス信号ＬＰが受信装置１６０に直列入力される場合には、当該３つのパルス信号ＬＰのうちの先頭のパルス信号ＬＰに相当するパルス信号ＲＥＰが、直並列変換部１７０におけるパルス整形回路１７０ｈから出力されると、それと同時に、それ以降の２つのパルス信号ＲＥＰがパルス整形回路１７０ｆ，１７０ｇからそれぞれ出力される。
As described above, in the
一方で、送信装置１５０では長パルス信号ＥＰＬは周期（２×Ｐｗ）の７つのパルス信号ＬＰに変換される。したがって、これらの７つのパルス信号ＬＰが受信装置１６０に直列入力される場合には、当該７つのパルス信号ＬＰのうちの先頭のパルス信号ＬＰに相当するパルス信号ＲＥＰが、パルス整形回路１７０ｈから出力されると、それと同時に、それ以降の６つのパルス信号ＲＥＰがパルス整形回路１７０ｂ〜１７０ｇからそれぞれ出力される。
On the other hand, in the
次に再生決定部１７１について詳細に説明する。図７は再生決定部１７１の構成を示す図である。図７に示されるように、再生決定部１７１は、ＡＮＤ回路１７１ａ〜１７１ｍと、ＯＲ回路１７１ｎ〜１７１ｓと、遅延回路１７１ｔ〜１７１ｗとを備えている。ＡＮＤ回路１７１ａは信号ＳＡ，ＳＢの論理積を演算して出力し、ＡＮＤ回路１７１ｂは信号ＳＡ，ＳＣの論理積を演算して出力し、ＡＮＤ回路１７１ｃは信号ＳＢ，ＳＣの論理積を演算して出力する。ＡＮＤ回路１７１ｄは信号ＳＡ，ＳＤの論理積を演算して出力し、ＡＮＤ回路１７１ｅは信号ＳＢ，ＳＤの論理積を演算して出力し、ＡＮＤ回路１７１ｆは信号ＳＣ，ＳＤの論理積を演算して出力する。
Next, the
ＡＮＤ回路１７１ｇは信号ＳＥ，ＳＦの論理積を演算して出力し、ＡＮＤ回路１７１ｈは信号ＳＥ，ＳＧの論理積を演算して出力し、ＡＮＤ回路１７１ｉは信号ＳＦ，ＳＧの論理積を演算して出力する。ＡＮＤ回路１７１ｊは信号ＳＥ，ＳＨの論理積を演算して出力し、ＡＮＤ回路１７１ｋは信号ＳＦ，ＳＨの論理積を演算して出力し、ＡＮＤ回路１７１ｌは信号ＳＧ，ＳＨの論理積を演算して出力する。
The AND
ＯＲ回路１７１ｎはＡＮＤ回路１７１ｂ，１７１ｃの出力信号の論理和を演算して出力し、ＯＲ回路１７１ｏはＡＮＤ回路１７１ｄ〜１７１ｆの出力信号の論理和を演算して出力する。ＯＲ回路１７１ｐはＡＮＤ回路１７１ｈ，１７１ｉの出力信号の論理和を演算して出力し、ＯＲ回路１７１ｑはＡＮＤ回路１７１ｊ〜１７１ｌの出力信号の論理和を演算して出力する。
The OR
遅延回路１７１ｔはＡＮＤ回路１７１ａの出力信号を（４×Ｐｗ）遅延して出力し、遅延回路１７１ｕはＯＲ回路１７１ｎの出力信号を（２×Ｐｗ）遅延して出力する。遅延回路１７１ｖはＡＮＤ回路１７１ｇの出力信号を（４×Ｐｗ）遅延して出力し、遅延回路１７１ｗはＯＲ回路１７１ｐの出力信号を（２×Ｐｗ）遅延して出力する。
The
ＯＲ回路１７１ｒは、遅延回路１７１ｔの出力信号ＳＴと、遅延回路１７１ｕの出力信号ＳＵと、ＯＲ回路１７１ｏの出力信号ＳＯとの論理和を演算して出力し、ＯＲ回路１７１ｓは、遅延回路１７１ｖの出力信号ＳＶと、遅延回路１７１ｗの出力信号ＳＷと、ＯＲ回路１７１ｑの出力信号ＳＱとの論理和を演算して出力する。そして、ＡＮＤ回路１７１ｍは、ＯＲ回路１７１ｒの出力信号ＳＲと、ＯＲ回路１７１ｓの出力信号ＪＳ１との論理積を演算して出力する。ＡＮＤ回路１７１ｍの出力信号ＪＳ０及びＯＲ回路１７１ｓの出力信号ＪＳ１は再生パルス生成部１７２に入力される。
The OR
以上のような構成を成す再生決定部１７１では、パルス整形回路１７０ａ〜１７０ｄの少なくとも２つから同時にパルス信号ＲＥＰが出力されると、つまり、信号ＳＡ〜ＳＤの少なくとも２つが同時にＨｉｇｈレベルとなると、ＯＲ回路１７１ｒの出力はＨｉｇｈレベルとなる。また、パルス整形回路１７０ｅ〜１７０ｈの少なくとも２つから同時にパルス信号ＲＥＰが出力されると、つまり、信号ＳＥ〜ＳＨの少なくとも２つが同時にＨｉｇｈレベルとなると、ＯＲ回路１７１ｓの出力はＨｉｇｈレベルとなる。そして、ＯＲ回路１７１ｒ，１７１ｓの出力が同時にＨｉｇｈレベルとなると、ＡＮＤ回路１７１ｍの出力はＨｉｇｈレベルとなる。
In the
本実施の形態では、ＡＮＤ回路１７１ｍからの出力信号ＪＳ０及びＯＲ回路１７１ｓからの出力信号ＪＳ１は、長パルス信号ＥＰＬ及び短パルス信号ＥＰＳを再生すべきか否かを示す信号として機能する。つまり、再生決定部１７１は、長パルス信号ＥＰＬを再生すべきと決定すると、出力信号ＪＳ０，ＪＳ１をともにＨｉｇｈレベルに設定し、短パルス信号ＥＰＳを再生すべきと決定すると、出力信号ＪＳ０をＬｏｗレベル、出力信号ＪＳ１をＨｉｇｈレベルに設定する。したがって、再生パルス生成部１７２では、出力信号ＪＳ０，ＪＳ１がともにＨｉｇｈレベルとなると長パルス信号ＥＰＬが再生され、出力信号ＪＳ１のみがＨｉｇｈレベルとなると短パルス信号ＥＰＳが再生される。
In the present embodiment, the output signal JS0 from the AND
図８は再生パルス生成部１７２の構成を示す図である。図８に示されるように、再生パルス生成部１７２は、ワンショットパルス発生回路１７２ａ，１７２ｂと、ＯＲ回路１７２ｃとを備えている。ワンショットパルス発生回路１７２ａは出力信号ＪＳ０がＨｉｇｈレベルになると、そのタイミングから（１４×Ｐｗ）の間Ｈｉｇｈレベルを示すパルス信号ＲＥＰＬを出力する。つまり、ワンショットパルス発生回路１７２ａは、出力信号ＪＳ０の立ち上がりタイミングに応じてパルス幅（１４×Ｐｗ）のパルス信号ＲＥＰＬを出力する。ワンショットパルス発生回路１７２ｂは出力信号ＪＳ１がＨｉｇｈレベルとなると、そのタイミングから（７×Ｐｗ）の間Ｈｉｇｈレベルを示すパルス信号ＲＥＰＳを出力する。つまり、ワンショットパルス発生回路１７２ｂは、出力信号ＪＳ１の立ち上がりタイミングに応じてパルス幅（７×Ｐｗ）のパルス信号ＲＥＰＳを出力する。ＯＲ回路１７２ｃは、ワンショットパルス発生回路１７２ａ，１７２ｂの出力信号の論理和を演算して信号ＳＺとして出力する。なお、ワンショットパルス発生回路１７２ａ，１７２ｂのそれぞれでは、パルス信号を出力している間に、入力信号が新たに立ち上がったとしても、その立ち上がりは無視され、それに応じたパルス信号は生成されない。
FIG. 8 is a diagram illustrating a configuration of the reproduction
このような構成を有する再生パルス生成部１７２では、出力信号ＪＳ０，ＪＳ１が同時にＨｉｇｈレベルとなると、ＯＲ回路１７２ｃからはパルス幅の大きいパルス信号ＲＥＰＬが長パルス信号ＥＰＬの再生信号として出力される。一方で、出力信号ＪＳ１のみがＨｉｇｈレベルとなると、ＯＲ回路１７２ｃからはパルス幅の小さいパルス信号ＲＥＰＳが短パルス信号ＥＰＳの再生信号として出力される。以後、パルス信号ＲＥＰＬを「長パルス再生信号ＲＥＰＬ」と、パルス信号ＲＥＰＳを「短パルス再生信号ＲＥＰＳ」と呼ぶ。
In the
上述のように、送信装置１５０では、短パルス信号ＥＰＳが３つのパルス信号ＬＰに変換されるが、当該３つのパルス信号ＬＰのうち少なくとも２つが受信装置１６０に直列入力され、それらのうちの先頭のパルス信号ＬＰに対応するパルス信号ＲＥＰがパルス整形回路１７０ｈから出力されると、再生決定部１７１では出力信号ＪＳ０がＬｏｗレベル、出力信号ＪＳ１がＨｉｇｈレベルとなる。つまり、再生決定部１７１では、直並列変換部１７０から並列出力される、短パルス信号ＥＰＳに起因するパルス信号ＲＥＰの数が２以上の場合には、短パルス信号ＥＰＳを再生すべきと決定される。
As described above, in the
図９〜１２は短パルス信号ＥＰＳを再生する際のパルス再生部１６２の動作を示す図である。図９は短パルス信号ＥＰＳが変換された３つのパルス信号ＬＰのすべてが受信装置１６０に直列入力された場合の動作を、図１０は当該３つのパルス信号ＬＰのうち先頭のパルス信号ＬＰが消滅した場合の動作を、図１１は当該３つのパルス信号ＬＰのうち２番目のパルス信号ＬＰが消滅した場合の動作を、図１２は当該３つのパルス信号ＬＰのうち最後のパルス信号ＬＰが消滅した場合の動作をそれぞれ示している。
9 to 12 are diagrams illustrating the operation of the
図９，１１，１２に示される例では、タイミングｔ１〜ｔ８の間に直並列変換部１７０に直列入力された、短パルス信号ＥＰＳに起因する複数のパルス信号ＲＥＰが、タイミングｔ８において直並列変換部１７０から並列出力されている。そして、タイミングｔ８において、出力信号ＪＳ０がＬｏｗレベル、出力信号ＪＳ１がＨｉｇｈレベルとなり、再生パルス生成部１７２から短パルス再生信号ＲＥＰＳが出力されている。
In the example shown in FIGS. 9, 11, and 12, a plurality of pulse signals REP caused by the short pulse signal EPS that are serially input to the serial-
一方で、図１０に示されるように、先頭のパルス信号ＬＰが消滅した場合には、タイミングｔ２〜ｔ９の間に直並列変換部１７０に直列入力された、短パルス信号ＥＰＳに起因する複数のパルス信号ＲＥＰが、タイミングｔ９において直並列変換部１７０から並列出力されている。そして、図９，１１，１２の例よりも（２×Ｐｗ）遅れたタイミングｔ９において、出力信号ＪＳ０がＬｏｗレベル、出力信号ＪＳ１がＨｉｇｈレベルとなり、再生パルス生成部１７２から短パルス再生信号ＲＥＰＳが出力されている。これは、先頭のパルス信号ＬＰの消滅により、直並列変換部１７０にパルス信号ＲＥＰが最初に入力されるタイミングが（２×Ｐｗ）遅れるからである。
On the other hand, as shown in FIG. 10, when the first pulse signal LP disappears, a plurality of short pulse signals EPS that are serially input to the series-
長パルス信号ＥＰＬについては、短パルス信号ＥＰＳとは異なった条件で再生される。長パルス信号ＥＰＬが変換される７つのパルス信号ＬＰにおいて、先頭から４つのパルス信号ＬＰのうちの少なくとも２つが受信装置１６０に入力され、残りの３つのパルス信号ＬＰのうちの少なくとも２つが受信装置１６０に入力された場合には、基本的には、長パルス信号ＥＰＬが再生される。ただし、このような場合であっても、再生決定部１７１のＯＲ回路１７１ｒ，１７１ｓの出力信号が同時にＨｉｇｈレベルとならない場合には、長パルス信号ＥＰＬは再生されない。
The long pulse signal EPL is reproduced under conditions different from those of the short pulse signal EPS. Among the seven pulse signals LP to which the long pulse signal EPL is converted, at least two of the four pulse signals LP from the head are input to the receiving
例えば、長パルス信号ＥＰＬに起因する７つのパルス信号ＬＰのうち、２番目のパルス信号ＬＰと、５番目のパルス信号ＬＰとが消滅した場合には、ＯＲ回路１７１ｒ，１７１ｓの出力信号が同時にＨｉｇｈレベルとなることはないため、長パルス信号ＥＰＬは再生されない。また、当該７つのパルス信号ＬＰのうち、先頭のパルス信号ＬＰと、７番目のパルス信号ＬＰとが消滅した場合にも、ＯＲ回路１７１ｒ，１７１ｓの出力信号が同時にＨｉｇｈレベルとなることはないため、長パルス信号ＥＰＬは再生されない。また、先頭と２番目のパルス信号ＬＰが消滅した場合には、５〜７番目のパルス信号ＬＰの有無に関わらず、ＯＲ回路１７１ｒ，１７１ｓの出力信号が同時にＨｉｇｈレベルとなることはなく、長パルス信号ＥＰＬは再生されない。
For example, when the second pulse signal LP and the fifth pulse signal LP of the seven pulse signals LP resulting from the long pulse signal EPL disappear, the output signals of the
このように、本実施の形態では、長パルス信号ＥＰＬについては、短パルス信号ＥＰＳとは大きく異なった条件で再生される。これは、短パルス信号ＥＰＳを再生する際に必要な回路と同じ回路を使用して長パルス信号ＥＰＬを再生しているからである。図７に示されるように、本実施の形態では、ＡＮＤ回路１７１ｇ〜１７１ｌ、ＯＲ回路１７１ｐ，１７１ｑ，１７１ｓ及び遅延回路１７１ｖ，１７１ｗで構成される、短パルス信号ＥＰＳを再生する際に必要な回路と、ＡＮＤ回路１７１ａ〜１７１ｆ、ＯＲ回路１７１ｎ，１７１ｏ，１７１ｒ及び遅延回路１７１ｔ，１７１ｕで構成される、長パルス信号ＥＰＬを再生する際に必要な回路とは、全く同じ回路構成となっている。したがって、回路構成上の利点を考慮しなければ、短パルス信号ＥＰＳを再生する場合と同様に、直並列変換部１７０から並列出力される、長パルス信号ＥＰＬに起因するパルス信号ＲＥＰの数が所定数（例えば４つ）よりも大きい場合には必ず長パルス信号ＥＰＬを再生するようにパルス再生部１６２を構成しても良い。
Thus, in the present embodiment, the long pulse signal EPL is reproduced under conditions that are significantly different from those of the short pulse signal EPS. This is because the long pulse signal EPL is reproduced using the same circuit as that required for reproducing the short pulse signal EPS. As shown in FIG. 7, in the present embodiment, a circuit necessary for reproducing the short pulse signal EPS, which is composed of AND
図１３に長パルス信号ＥＰＬを再生する際のパルス再生部１６２の動作を示す。図１３では、長パルス信号ＥＰＬに起因する７つのパルス信号ＬＰのすべてが受信装置１６０に入力される場合でのパルス再生部１６２の動作を示している。図１３に示されるように、タイミングｔ１〜ｔ８の間に直並列変換部１７０に直列入力された７つのパルス信号ＲＥＰは、タイミングｔ８において直並列変換部１７０から並列出力されている。そして、タイミングｔ８において、出力信号ＪＳ０，ＪＳ１の両方がＨｉｇｈレベルとなり、再生パルス生成部１７２から長パルス再生信号ＲＥＰＬが出力されている。
FIG. 13 shows the operation of the
以上のように、本実施の形態では、直並列変換部１７０から並列出力される、短パルス信号ＥＰＳに起因するパルス信号ＲＥＰの数に基づいて、短パルス信号ＥＰＳを再生すべきか否かを決定している。したがって、直並列変換部１７０に直列入力された、短パルス信号ＥＰＳに起因するパルス信号ＲＥＰが、直並列変換部１７０から並列出力された時点で（図９，１１，１２の例ではタイミングｔ８、図１０の例ではタイミングｔ９）、短パルス信号ＥＰＳの再生を決定することができる。よって、本実施の形態のように、短パルス信号ＥＰＳを再生するタイミングのずれを低減することができる。その結果、受信データの抜けや受信データの二度読み等を抑制することができ、再生符号化データＲＣＤＤを正確に復号化することができる。
As described above, in the present embodiment, it is determined whether or not to reproduce the short pulse signal EPS based on the number of pulse signals REP caused by the short pulse signal EPS output in parallel from the serial-
先頭のパルス信号ＲＥＰが存在する図９，１１，１２に示される例では、同一のタイミングで短パルス信号ＥＰＳが再生されている。先頭のパルス信号ＬＰが消滅した場合であっても、（２×Ｐｗ）の遅延だけで短パルス信号ＥＰＳを再生することができる。この（２×Ｐｗ）の遅延時間は、短パルス信号ＥＰＳのパルス幅ＥＰＷＳ（＝４×２×Ｐｗ）と比較すると小さい値であるため、データ復号化部１６３において情報データＩＦＤを再生する際にはほとんど問題とならない。
In the example shown in FIGS. 9, 11 and 12 where the first pulse signal REP exists, the short pulse signal EPS is reproduced at the same timing. Even when the first pulse signal LP disappears, the short pulse signal EPS can be reproduced with a delay of (2 × Pw). Since the delay time of (2 × Pw) is smaller than the pulse width EPWS (= 4 × 2 × Pw) of the short pulse signal EPS, the
さらに、本実施の形態では、パルス信号ＲＥＰの数に基づいて短パルス信号ＥＰＳを再生すべきかどうかを決定しているため、伝送路ＴＬで不要なパルス信号ＬＰが発生した場合であっても、誤って短パルス信号ＥＰＳを再生することを防止できるとともに、異なったパルス幅のパルス信号ＬＰが受信装置１６０に入力されたとしても短パルス信号ＥＰＳを再生することができる。また、送信装置１５０側において生成される複数のパルス信号ＬＰのうち、その一部が伝送路ＴＬで消滅した場合であっても、短パルス信号ＥＰＳを確実に再生することができる。
Further, in the present embodiment, since it is determined whether or not the short pulse signal EPS should be reproduced based on the number of pulse signals REP, even when an unnecessary pulse signal LP is generated in the transmission line TL, It is possible to prevent the short pulse signal EPS from being erroneously reproduced, and the short pulse signal EPS can be reproduced even if a pulse signal LP having a different pulse width is input to the receiving
また、本実施の形態では、直並列変換部１７０からはパルス信号ＲＥＰが整形して出力されるため、伝送路ＴＬでパルス信号ＬＰのパルス幅が変化した場合であっても、再生決定部１７１は、パルス信号ＲＥＰの数を正確に判定することができる。よって、誤って短パルス信号ＥＰＳを再生することを抑制できる。
Further, in the present embodiment, since the pulse signal REP is shaped and output from the serial-
なお、本実施の形態に係る送信装置１５０では、短パルス信号ＥＰＳ及び長パルス信号ＥＰＬを複数の光パルス信号に変換していたが、複数の電気パルス信号に変換しても良い。この場合には、受信装置１６０において光信号を電気信号に変換する受光部１６１が不要となる。
In the
また、本実施の形態では、短パルス信号ＥＰＳ及び長パルス信号ＥＰＬの２種類のパルス信号を再生しているが、送信側で生成された１種類のパルス信号だけを受信側で再生する場合には、パルス再生部１６２の構成を簡素化することができる。例えば、短パルス信号ＥＰＳだけを再生する場合には、直並列変換部１７０のパルス整形回路１７０ａ〜１７０ｄ及び遅延回路１７０ｉ〜１７０ｌと、再生決定部１７１のＡＮＤ回路１７１ａ〜１７１ｆ，１７１ｍ、ＯＲ回路１７１ｎ，１７１ｏ，１７１ｒ及び遅延回路１７１ｔ，１７１ｕと、再生パルス生成部１７２のワンショットパルス発生回路１７２ａ及びＯＲ回路１７２ｃとが不要となる。
In this embodiment, two types of pulse signals, the short pulse signal EPS and the long pulse signal EPL, are reproduced. However, when only one type of pulse signal generated on the transmission side is reproduced on the reception side. The configuration of the
＜パルス再生部の変形例＞
次に、パルス再生部１６２の他の構成例について説明する。図１４〜１６は、直並列変換回路１７０、再生決定部１７１及び再生パルス生成部１７２の変形例をそれぞれ示す図である。以下では、直並列変換回路１７０、再生決定部１７１及び再生パルス生成部１７２の変形例をそれぞれ「直並列変換回路２７０」、「再生決定部２７１」及び「再生パルス生成部２７２」と呼ぶ。
<Modification of pulse regeneration unit>
Next, another configuration example of the
図１４に示されるように、直並列変換回路２７０は、フリップフロップ回路２７０ａ〜２７０ｋと、ＯＲ回路２７０ｌ〜２７０ｏと、クロック発生器２７０ｐとを備えている。クロック発生器２７０ｐから出力されるクロック信号ＣＬＫ１のデューティー比は５０％に設定されており、その周期はＰｗの１／２倍に設定されている。したがって、Ｐｗ＝４００ｎｓであれば、クロック信号ＣＬＫ１の周期は２００ｎｓとなる。
As shown in FIG. 14, the serial-
フリップフロップ回路２７０ａ〜２７０ｊのそれぞれは、自身のデータ入力端子Ｄに入力される信号をクロック信号ＣＬＫ１の立ち上がりで保持して出力する。一方で、フリップフロップ回路２７０ｋは、自身のデータ入力端子Ｄに入力される信号をクロック信号ＣＬＫ１の立ち下がりで保持して出力する。フリップフロップ回路２７０ａ，２７０ｋのそれぞれのデータ入力端子Ｄにはパルス信号ＲＥＰが入力される。ＯＲ回路２７０ｍは、フリップフロップ回路２７０ａ，２７０ｋの出力信号の論理和を演算して出力し、ＯＲ回路２７０ｍの出力信号は、フリップフロップ回路２７０ｂのデータ入力端子Ｄに入力される。フリップフロップ回路２７０ｂ〜２７０ｊはこの順で直列接続されており、前段からの出力信号をクロック信号ＣＬＫ１の立ち上がりで保持して出力する。ＯＲ回路２７０ｌは、ＯＲ回路２７０ｍの出力信号と、フリップフロップ回路２７０ｂの出力信号との論理和を演算して出力する。ＯＲ回路２７０ｎは、フリップフロップ回路２７０ｅ，２７０ｆの出力信号の論理和を演算して出力する。ＯＲ回路２７０ｏは、フリップフロップ回路２７０ｉ，２７０ｊの出力信号の論理和を演算して出力する。
Each of the flip-
なお、フリップフロップ回路２７０ａ，２７０ｋの出力信号をそれぞれ信号ＳＳＡ，ＳＳＢとし、ＯＲ回路２７０ｍの出力信号を信号ＳＳＣとする。また、フリップフロップ回路回路２７０ｂ〜２７０ｊの出力信号をそれぞれ信号ＳＳＤ〜ＳＳＬとする。そして、ＯＲ回路２７０ｌ，２７０ｎ，２７０ｏの出力信号をそれぞれ信号ＳＳＭ、ＳＳＮ，ＳＳＯとする。
Note that the output signals of the flip-
再生決定部２７１は、図１５に示されるように、ＡＮＤ回路２７１ａ，２７１ｂと、ＯＲ回路２７１ｃとを備えている。ＡＮＤ回路２７１ａは、信号ＳＳＭと信号ＳＳＯとの論理積を演算して、その結果を信号ＳＳＰとして出力する。ＡＮＤ回路２７１ｂは、信号ＳＳＮと信号ＳＳＯとの論理積を演算して、その結果を信号ＳＳＱとして出力する。そして、ＯＲ回路２７１ｃは、信号ＳＳＰと信号ＳＳＱとの論理和を演算して、その結果を信号ＳＳＲとして出力する。
As shown in FIG. 15, the
再生パルス生成部２７２は、図１６に示されるように、フリップフロップ回路２７２ａ〜２７２ｄと、ＯＲ回路２７２ｅ〜２７２ｈと、クロック発生器２７２ｉとを備えている。クロック発生器２７２ｉから出力されるクロック信号ＣＬＫ２のデューティー比は５０％に設定されており、その周期はＰｗの２倍に設定されている。したがって、Ｐｗ＝４００ｎｓであれば、クロック信号ＣＬＫ２の周期は８００ｎｓとなる。このように、クロック信号ＣＬＫ２の周波数はクロック信号ＣＬＫ１の周波数の１／４倍となっている。
As shown in FIG. 16, the
フリップフロップ回路２７２ａ〜２７２ｃのそれぞれは、自身のデータ入力端子Ｄに入力される信号をクロック信号ＣＬＫ１の立ち上がりで保持して出力する。一方で、フリップフロップ回路２７２ｄは、自身のデータ入力端子Ｄに入力される信号をクロック信号ＣＬＫ２の立ち上がりで保持して出力する。フリップフロップ回路２７２ａのデータ入力端子Ｄには信号ＳＳＲが入力される。フリップフロップ回路２７２ａ〜２７２ｃはこの順で直列接続されており、前段からの出力信号をクロック信号ＣＬＫ１の立ち上がりで保持して出力する。
Each of the flip-
ＯＲ回路２７２ｅは、信号ＳＳＲとフリップフロップ回路２７２ａの出力信号たる信号ＳＳＳとの論理和を演算して出力し、ＯＲ回路２７２ｆは、フリップフロップ回路２７２ｂの出力信号たる信号ＳＳＴと、フリップフロップ回路２７２ｃの出力信号たる信号ＳＳＵとの論理和を演算して出力する。そして、ＯＲ回路２７２ｇは、ＯＲ回路２７２ｅ，２７２ｆの出力信号の論理和を演算して、その結果を信号ＳＳＶとして出力する。
The OR
フリップフロップ回路２７２ｄのデータ入力端子Ｄには信号ＳＳＶが入力されている。ＯＲ回路２７２ｈは、信号ＳＳＶと、フリップフロップ回路２７２ｄの出力信号たる信号ＳＳＷとの論理和を演算して、その結果を信号ＳＳＸとして出力する。
The signal SSV is input to the data input terminal D of the flip-
次に、図１４〜１６に示されるパルス再生部１６２の変形例の動作について説明する。図１７〜２０は短パルス信号ＥＰＳを再生する際のパルス再生部１６２の変形例の動作を示す図である。図１７は短パルス信号ＥＰＳが変換された３つのパルス信号ＬＰのすべてが受信装置１６０に直列入力された場合の動作を、図１８は当該３つのパルス信号ＬＰのうち先頭のパルス信号ＬＰが消滅した場合の動作を、図１９は当該３つのパルス信号ＬＰのうち２番目のパルス信号ＬＰが消滅した場合の動作を、図２０は当該３つのパルス信号ＬＰのうち最後のパルス信号ＬＰが消滅した場合の動作をそれぞれ示している。
Next, an operation of a modification of the
図１４に示される直並列変換回路２７０は、クロック信号ＣＬＫ１の立ち上がりあるいは立ち下がりでパルス信号ＲＥＰの入力を検出することができる。直並列変換回路２７０は、パルス信号ＲＥＰの入力を検出すると、信号ＳＳＣを所定の時間Ｈｉｇｈレベルとする。つまり、直並列変換回路２７０では、パルス信号ＲＥＰの入力が検出されると、ＯＲ回路２７０ｍからパルス信号が出力される。
The series-
図１７，１９，２０に示される例では、クロック信号ＣＬＫ１のある立ち上がりのタイミングｔａ１よりも少し前に最初のパルス信号ＲＥＰが直並列変換回路２７０に入力されており、直並列変換回路２７０は、タイミングｔａ１において、当該最初のパルス信号ＲＥＰの入力を検出し、信号ＳＳＣをＨｉｇｈレベルとしている。
In the example shown in FIGS. 17, 19, and 20, the first pulse signal REP is input to the serial-
一方で、図１８に示される例では、短パルス信号ＥＰＳが変換された３つのパルス信号ＬＰのうち先頭のパルス信号ＬＰが消滅しているため、タイミングｔａ１よりも（２×Ｐｗ）遅れたタイミング、つまりタイミングｔａ５よりも少し前に最初のパルス信号ＲＥＰが直並列変換回路２７０に入力されており、直並列変換回路２７０は、タイミングｔａ５において、当該最初のパルス信号ＲＥＰの入力を検出している。
On the other hand, in the example shown in FIG. 18, since the leading pulse signal LP of the three pulse signals LP converted from the short pulse signal EPS has disappeared, the timing delayed by (2 × Pw) from the timing ta1. That is, the first pulse signal REP is input to the serial-
直並列変換回路２７０では、あるパルス信号ＲＥＰの入力を検出すると、その検出タイミングから（４×Ｐｗ）の間に直列入力されるパルス信号ＲＥＰ（当該あるパルス信号ＲＥＰを含む）をＯＲ回路２７０ｌ，２７０ｎ，２７０ｏから並列出力する。このとき、パルス信号ＲＥＰは所定のパルス幅に整形されて出力される。図１７〜２０の信号ＳＳＭ，ＳＳＮ，ＳＳＯに示されるように、直並列変換回路２７０からは、パルス幅が（７／４×Ｐｗ）であるパルス信号ＲＥＰが出力される。
When the input of a certain pulse signal REP is detected, the series-
図１７，１９，２０に示される例では、タイミングｔａ１でパルス信号ＲＥＰが最初に検出され、そのタイミングｔａ１から（４×Ｐｗ）の間、つまりタイミングｔａ１からタイミングｔａ９の間に直列入力されるパルス信号ＲＥＰを、ＯＲ回路２７０ｌ，２７０ｎ，２７０ｏからタイミングｔａ９において並列出力している。
In the example shown in FIGS. 17, 19 and 20, the pulse signal REP is first detected at the timing ta1, and the pulse is input in series between the timing ta1 and (4 × Pw), that is, between the timing ta1 and the timing ta9. The signal REP is output in parallel from the
一方で、図１８に示される例では、タイミングｔａ５でパルス信号ＲＥＰが最初に検出され、そのタイミングｔａ５から（４×Ｐｗ）の間、つまりタイミングｔａ５からタイミングｔａ１３の間に直列入力されるパルス信号ＲＥＰを、ＯＲ回路２７０ｌ，２７０ｎ，２７０ｏからタイミングｔａ１３において並列出力している。
On the other hand, in the example shown in FIG. 18, the pulse signal REP is first detected at the timing ta5, and the pulse signal input in series between the timing ta5 and (4 × Pw), that is, between the timing ta5 and the timing ta13. REP is output in parallel from the
再生決定部２７１では、直並列変換回路２７０から２つ以上のパルス信号ＲＥＰが並列出力されると、つまり、信号ＳＳＭ，ＳＳＮ，ＳＳＯの少なくとも２つが同時にＨｉｇｈレベルとなると、短パルス信号ＥＰＳを再生すべきと決定し、信号ＳＳＲをＨｉｇｈベルとする。そして、再生パルス生成部２７２は、信号ＳＳＲがＨｉｇｈレベルとなると、パルス幅の短いパルス信号を生成し、これを短パルス信号ＥＰＳの再生信号としてＡＮＤ回路２７２ｈから出力する(信号ＳＳＸ参照）。
The
短パルス信号ＥＰＳの再生信号として、図１７に示される例ではＰｗの（２９／４）倍のパルス幅のパルス信号が生成され、図１８〜２０に示される例ではＰｗの（２１／４）倍のパルス幅のパルス信号が生成される。このように、図１７に示される例と、図１８〜２０に示される例とでは、短パルス信号ＥＰＳの再生信号のパルス幅に（２×Ｐｗ）の差が生じているが、この差は短パルス信号ＥＰＳのパルス幅ＥＰＷＳと比べて小さいため、データ復号化部１６３において情報データＩＦＤを再生する際にはほとんど問題とならない。
As a reproduction signal of the short pulse signal EPS, a pulse signal having a pulse width of (29/4) times Pw is generated in the example shown in FIG. 17, and (21/4) of Pw in the examples shown in FIGS. A pulse signal having a double pulse width is generated. Thus, in the example shown in FIG. 17 and the examples shown in FIGS. 18 to 20, there is a difference of (2 × Pw) in the pulse width of the reproduction signal of the short pulse signal EPS. Since it is smaller than the pulse width EPWS of the short pulse signal EPS, there is almost no problem when the
図１４〜１７に示されるパルス再生部１６２の変形例において、長パルス信号ＥＰＬも再生することができる。図２１は、長パルス信号ＥＰＬを再生する際のパルス再生部１６２の変形例の動作を示す図である。図２１では、長パルス信号ＥＰＬに起因する７つのパルス信号ＬＰのすべてが受信装置１６０に入力される場合でのパルス再生部１６２の変形例の動作を示している。図２１に示されるように、直並列変換回路２７０に長パルス信号ＥＰＬに起因する７つのパルス信号ＥＰＳが入力されると、再生パルス生成部１７２のＯＲ回路２７２ｈからは、図１７〜２０に示される例よりもパルス幅の大きいパルス信号が長パルス信号ＥＰＬの再生信号として出力される（信号ＳＳＸ参照）。
14 to 17, the long pulse signal EPL can also be reproduced. FIG. 21 is a diagram illustrating an operation of a modified example of the
なお、図１４に示される直並列変換回路２７０では、フリップフロップ回路２７０ａ，２７０ｋに対してＰｗの１／２倍周期のクロック信号ＣＬＫ１を供給していたが、図２２に示されるように、Ｐｗの１／４倍周期のクロック信号ＣＬＫ３、つまりクロック信号ＣＬＫ１に対して倍速のクロック信号ＣＬＫ３を供給できるように直並列変換回路２７０を構成しても良い。図２２に示されるように、クロック発生器２７０ｐから、Ｐｗの１／２倍周期のクロック信号ＣＬＫ１だけではなく、Ｐｗの１／４倍周期のクロック信号ＣＬＫ３を出力させる。そして、クロック信号ＣＬＫ１，ＣＬＫ３のどちらか一方を選択して出力するスイッチ回路２７０ｑを設けて、当該スイッチ回路２７０ｑの出力信号をフリップフロップ回路２７０ａ，２７０ｋにクロック信号として供給する。これにより、フリップフロップ回路２７０ａ，２７０ｋに供給するクロック信号を、Ｐｗの１／２倍周期のクロック信号ＣＬＫ１から、Ｐｗの１／４倍周期のクロック信号ＣＬＫ３に切り替えることができる。
In the serial-
また、直並列変換回路２７０を図２３に示されるような回路で構成しても良い。図２３に示されるように、クロック発生器２７０ｐからは、クロック信号ＣＬＫ１のみならず、Ｐｗの１／８倍周期のクロック信号ＣＬＫ４が出力される。フリップフロップ回路２７０ｒ〜２７０ｕはこの順で直列接続されており、前段からの出力信号をクロック信号ＣＬＫ４の立ち上がりで保持して出力する。最終段のフリップフロップ回路２７０ｕは、保持した信号をそのまま非反転出力信号として出力するとともに、当該信号を反転して反転出力信号として出力する。フリップフロップ回路２７０ｒは、フリップフロップ回路２７０ｕの反転出力信号をクロック信号ＣＬＫ４の立ち上がりで保持して出力する。
Further, the serial-
フリップフロップ回路２７０ａ１，２７０ａ２，２７０ｋ１，２７０ｋ２のそれぞれのデータ入力端子Ｄには、パルス信号ＲＥＰが入力される。フリップフロップ回路２７０ａ１は、自身のデータ入力端子Ｄに入力される信号を、フリップフロップ回路２７０ｒの出力信号の立ち上がりで保持して出力する。フリップフロップ回路２７０ａ２は、自身のデータ入力端子Ｄに入力される信号を、フリップフロップ回路２７０ｓの出力信号の立ち上がりで保持して出力する。フリップフロップ回路２７０ｋ１は、自身のデータ入力端子Ｄに入力される信号を、フリップフロップ回路２７０ｔの出力信号の立ち上がりで保持して出力する。フリップフロップ回路２７０ｋ２は、自身のデータ入力端子Ｄに入力される信号を、フリップフロップ回路２７０ｕの非反転出力信号の立ち上がりで保持して出力する。そして、ＯＲ回路２７０ｍは、フリップフロップ回路２７０ａ１，２７０ａ２，２７０ｋ１，２７０ｋ２の出力信号の論理和を演算して信号ＳＳＣとして出力する。その他の構成について、図１４に示される構成と同様である。
The pulse signal REP is input to the data input terminals D of the flip-flop circuits 270a1, 270a2, 270k1, and 270k2. The flip-flop circuit 270a1 holds and outputs the signal input to its own data input terminal D at the rising edge of the output signal of the flip-
以上のように、Ｐｗの１／８倍周期のクロック信号ＣＬＫ４、つまりクロック信号ＣＫＬ１に対して４倍速のクロック信号ＣＬＫ４を使用して直並列変換回路を構成することができる。 As described above, the serial-to-parallel conversion circuit can be configured by using the clock signal CLK4 having a period of 1/8 times Pw, that is, the clock signal CLK4 that is four times faster than the clock signal CKL1.
＜本発明の適用例＞
次に、本発明に係る送信装置１５０及び受信装置１６０を使用したシステム例について説明する。以下では、スーパーマーケット等に導入される電子棚札システム（ＥＳＬシステム／Electronic Shelf Label System）に、送信装置１５０及び受信装置１６０を使用した場合について説明する。
<Application example of the present invention>
Next, a system example using the
図２４は、本実施の形態に係る電子棚札システムが備える電子棚札が、店舗の商品棚に配置された様子を示す図である。電子棚札システムにおいては、売価などの商品情報を表示する可搬性の電子棚札が、各商品に対応して配置される。そして、商品マスタに基づく売価を含む通信信号が、情報を配信する配信側装置から各電子棚札に送信され、その売価が各電子棚札に表示される。これにより、電子棚札において精算時の売価と一致する正しい売価が表示され、正しい売価が顧客に伝達されるようになっている。 FIG. 24 is a diagram illustrating a state in which the electronic shelf labels included in the electronic shelf label system according to the present embodiment are arranged on the product shelf of the store. In the electronic shelf label system, portable electronic shelf labels that display product information such as selling prices are arranged corresponding to each product. Then, a communication signal including a selling price based on the product master is transmitted to each electronic shelf label from the distribution side device that distributes information, and the selling price is displayed on each electronic shelf label. Thus, the correct selling price that matches the selling price at the time of settlement is displayed on the electronic shelf label, and the correct selling price is transmitted to the customer.
図２４に示されるように、商品棚６０はフェース６１と呼ばれる空間に区分され、各フェース６１には同一種の商品６が集約されて載置される。商品棚６０のフレーム６２には、各フェース６１に対応する位置にそれぞれ、電子棚札５が取り付けられている。すなわち、電子棚札５はそれぞれ一の商品６（正確には、一の商品の種類）に対応づけられ、その対応する商品６の近傍（一般的には、商品６の下側）のフレーム６２に配置される。各電子棚札５はそれぞれディスプレイを備えており、ディスプレイには対応する商品６の売価が表示される。当該店舗の顧客（消費者）は、このような電子棚札５の表示により商品６の売価を認識する。
As shown in FIG. 24, the
電子棚札５は可搬性の装置であり、商品６の配置変更に対応できるように、フレーム６２から取り外して別の位置に再配置することも可能とされている。本実施の形態においては、図２４に示すような商品棚６０が店舗内の販売スペースに複数配置されている。
The
図２５は、店舗に適用される、電子棚札システム１を含む店舗情報システム１００の構成例を示す図である。図２５に示されるように、店舗情報システム１００は、電子棚札システム１とともに、ストアコントローラ２及びＰＯＳシステム３を備えている。ＰＯＳシステム３が備えるＰＯＳサーバ３１、及び、電子棚札システム１が備えるＥＳＬサーバ１０は、ＬＡＮ２１を介してストアコントローラ２に接続されている。これにより、ストアコントローラ２、ＰＯＳシステム３及び電子棚札システム１の相互間でデータ通信が可能とされている。
FIG. 25 is a diagram illustrating a configuration example of the
ストアコントローラ２は一般的なコンピュータで構成され、店舗情報システム１００を統括的に管理する装置として機能する。また、ストアコントローラ２はインターネットなどの外部ネットワークに接続されており、外部ネットワークを介して、当該店舗を統括管理する本部センターに配置されたサーバ装置等のコンピュータと通信可能とされている。
The
ＰＯＳシステム３は、商品の販売に係る情報をその販売時点において収集して分析するシステムであり、ＰＯＳシステム３を統括的に管理するＰＯＳサーバ３１とともに、商品の精算を行う複数のレジスタ３２を備えている。ＰＯＳサーバ３１とレジスタ３２とは専用の通信ケーブルで接続されている。
The
ＰＯＳサーバ３１は一般的なコンピュータで構成され、そのハードディスクには、売価などの商品に係る各種の情報を示す商品マスタ３０１が記憶されている。複数のレジスタ３２のそれぞれにおいては、商品マスタ３０１に記載される売価に基づいて商品の精算がなされる。
The
店舗内の全商品に係る情報は、この商品マスタ３０１により一元的に管理されている。商品マスタ３０１に記載される情報には、商品の識別情報となる「商品コード」、商品の名称である「商品名」、通常の売価である「通常価格」、特売における売価である「特売価格」、特売を実施する期間である「特売期間」等が含まれている。
Information related to all products in the store is centrally managed by the
電子棚札システム１は、上述した複数の電子棚札５と、電子棚札５に表示すべき商品の「売価」を配信する配信側装置４０とに大別される。
The electronic
配信側装置４０は、電子棚札システム１を統括的に管理するサーバ装置であるＥＳＬサーバ１０と、複数の通信装置４とを備えて構成される。ＥＳＬサーバ１０と複数の通信装置４とは、専用の通信ケーブル２２を介して相互に接続されており、相互間でデータ通信が可能とされている。各通信装置４は電子棚札５と赤外線通信を行う。通信装置４は、販売スペース内に配置された全ての電子棚札５と通信可能なように、販売スペースの天井などに略一定距離ごとに配置される。
The
ＥＳＬサーバ１０のハードウェアとしての構成は一般的なコンピュータと同様である。図２６はＥＳＬサーバ１０の構成を示す図である。ＥＳＬサーバ１０は、各種演算処理を行うＣＰＵ１１、基本プログラムを記憶するＲＯＭ１２、演算処理の作業領域となるＲＡＭ１３、プログラムや各種のデータファイルなどを記憶するハードディスク１４、各種表示を行うディスプレイ１５、キーボード及びマウスなどで構成される入力部１６、ＬＡＮ２１を介したデータ通信機能を有するデータ通信部１７、並びに、通信装置４と通信するためのインターフェイス１８を備えている。電子棚札５に送信すべき「売価」を示す信号はインターフェイス１８を介して通信装置４に伝達される。
The configuration of the
ＥＳＬサーバ１０のハードディスク１４には、専用のプログラムが予め記憶されており、このプログラムに従ってＣＰＵ１１が演算処理を行うことにより、ＥＳＬサーバ１０としての各種機能が実現される。また、ＥＳＬサーバ１０のハードディスク１４には、商品に係る各種の情報（商品データ）を示すデータファイルである商品ファイル１０１が記憶されている。
A dedicated program is stored in advance in the
図２７は、商品ファイル１０１の例を示す図である。図２７に示されるように、商品ファイル１０１はテーブル形式となっており、レコード１０２のそれぞれが一の商品に係る情報を示している。具体的には、各レコード１０２ごとに「商品コード」、「商品名」、「通常価格」、「特売価格」及び「特売期間」等が登録されている。これらの情報は、上述したＰＯＳシステム３に記憶された商品マスタ３０１と同様の情報であり、ＥＳＬサーバ１０とＰＯＳシステム３との通信により商品マスタ３０１の情報に基づいて登録される。このため、商品ファイル１０１の情報と商品マスタ３０１の情報とは内容が一致される。
FIG. 27 is a diagram illustrating an example of the
商品ファイル１０１の各レコード１０２には、さらに、電子棚札システム１が備える複数の電子棚札５のそれぞれに固有のハードウェアＩＤである一の「相手先コード」が登録される。これにより、商品と電子棚札５とが一対一の関係でデータ的に対応づけられる（リンク付けされる）。この「相手先コード」が利用されることにより、ある商品の「売価」が、その商品に対応する電子棚札５に対して送信されるようになっている。
Further, in each
次に通信装置４について詳細に説明する。図２８は通信装置４の構成を示す図である。図２８に示されるように、各通信装置４は、データ符号化部４１と、発光制御部４２と、発光部４３と、受光部４４と、パルス再生部４５と、データ復号化部４６とを備えている。データ符号化部４１、発光制御部４２、発光部４３、受光部４４、パルス再生部４５及びデータ復号化部４６は、それぞれ上述のデータ符号化部１５２、発光制御部１５４、発光部１５３、受光部１６１、パルス再生部１６２及びデータ復号化部１６３と同様の機能を有している。なお、本実施の形態に係る電子棚札システム１では、ＥＳＬサーバ１０が上述のデータ生成部１５１及びデータ解析部１６４と同様の機能を有している。
Next, the
データ符号化部４１は、ＥＳＬサーバ１０から与えられる「売価」を示すデータを上述の図２に示される符号則で符号化して発光制御部４２に出力する。発光制御部４２は、上述の発光制御部１５４と同様に、入力された符号化データに基づいて発光部４３を制御して、当該発光部４３から赤外線の所定周波数のパルス信号ＬＰ１を出力させる。これにより、データ符号化部４１で生成された符号化データに含まれる短パルス信号ＥＰＳは赤外線の３つのパルス信号ＬＰ１に変換され、当該符号化データに含まれる長パルス信号ＥＰＬは赤外線の７つのパルス信号ＬＰ１変換される。発光部４３から出力されたパルス信号ＬＰ１は電子棚札５に入力される。
The
受光部４４は、電子棚札５から出力される赤外線のパルス信号ＬＰ２を受信する。このパルス信号ＬＰ２はパルス信号ＬＰ１と同様にして生成される。受光部４４は、赤外線のパルス信号ＬＰ２を電気信号に変換してパルス信号ＲＥＰ２としてパルス再生部４５に出力する。パルス再生部４５は、入力されたパルス信号ＲＥＰ２から、電子棚札５で生成された短パルス信号ＥＰＳ及び長パルス信号ＥＰＬを再生してデータ復号化部４６に出力する。これにより、データ復号化部４６には電子棚札５で生成された符号化データが入力される。データ復号化部４６は入力された符号化データを上述の図３に示される法則に従って復号化し、電子棚札５で生成された情報データを取得して、それをＥＳＬサーバ１０に出力する。
The
次に、電子棚札５について詳細に説明する。図２９は電子棚札５の構成を示す図である。図２９に示されるように、電子棚札５の前面には、商品の「売価」を表示するためのディスプレイ５１と、配信側装置４０との通信を担う通信部５４とが配置されている。ディスプレイ５１は、例えばドットマトリクス方式の液晶ディスプレイで構成されている。
Next, the
通信部５４は、赤外線のパルス信号ＬＰ２を出力する発光部５２と、通信装置４からのパルス信号ＬＰ１を受信し、当該パルス信号ＬＰ１を電気信号に変換して出力する受光部５３とを備えている。発光部５２は通信装置４の発光部４３と同様の機能を有しており、受光部５３は通信装置４の受光部４４と同様の機能を有している。
The
ディスプレイ５１の下方には、電子棚札５が対応づけられた商品に係る「商品名」及び「商品コード」を示すバーコードが印刷されたオーバレイラベル５５が貼付される。ラベル類が貼付されていない電子棚札５のままでは、電子棚札５がいずれの商品に対応づけられているかの把握は困難であるが、このオーバレイラベル５５により電子棚札５と商品とが視覚的に対応づけられる。
Below the
電子棚札５はその内部に、駆動電力を供給する小型の電池５６と、装置の動作を制御する集積回路で構成された制御部５７とをさらに備えている。制御部５７は、通信装置４のパルス再生部４５及びデータ復号化部４６と同様の機能を有している。制御部５７は、受光部５３から出力される電気信号に基づいて、通信装置４で生成された短パルス信号ＥＰＳ及び長パルス信号ＥＰＬを再生して符号化データを得る。そして、制御部５７は、当該符号化データを上述の図２に示される法則で復号化して情報データを得る。これにより、電子棚札５は、ＥＳＬサーバ１０から「売価」を示すデータを受け取ることができる。そして、制御部５７は、上述のデータ解析部１６４と同様の機能を有しており、受け取ったデータを解析して、当該データの内容に応じた動作を行う。
The
また制御部５７は、上述のデータ生成部１５１と、通信装置４のデータ符号化部４１及び発光制御部４２と同様の機能をも有している。制御部５７は、「売価」を示すデータを受け取ると、その旨を示す２値データを生成し、当該データを上述の図１に示される符号則で符号化して符号化データを生成する。制御部５７は、上述の発光制御部１５４と同様に、得られた符号化データに基づいて発光部５２を制御して、当該発光部５２から赤外線の所定周波数のパルス信号ＬＰ２を出力させる。これにより、制御部５７で生成された符号化データに含まれる短パルス信号ＥＰＳは赤外線の３つのパルス信号ＬＰ２に変換され、当該符号化データに含まれる長パルス信号ＥＰＬは赤外線の７つのパルス信号ＬＰ２に変換される。発光部５２から出力されたパルス信号ＬＰ２は通信装置４に入力される。
The
また制御部５７は、各種の情報を記憶するメモリ５８を備えている。このメモリ５８には、パルス信号ＬＰ１から得られた「売価」を示すデータや、自装置の相手先コードなどを示すデータが記憶される。制御部５７は、メモリ５８から「売価」を示すデータを読み出し、そのデータに基づいてディスプレイ５１を制御する。その結果、ディスプレイ５１には「売価」が表示される。
The
次に、電子棚札５に売価が表示されるまでの電子棚札システム１の一連の動作について説明する。本実施の形態の電子棚札システム１において、配信側装置４０から電子棚札５への「売価」の配信は、システム起動時、及び、電子棚札５に表示させる「売価」を更新する際などに行われる。ここで「売価」を更新する際とは、商品マスタ３０１の通常価格が変更されたときや、特売の実施にあたって売価を通常価格から特売価格に変更するときなどが該当する。システム起動時には、店舗内の全ての商品に関して「売価」の配信がなされる。一方、「売価」を更新する際には、対象となる商品のみに関して「売価」の配信がなされる。これにより、電子棚札５に表示される「売価」と、レジスタ３２による精算時の「売価」とが常時に一致されることになる。以下では、一の商品に関しての「売価」の配信に係る動作について説明する。以下の説明において、対象となる商品を「対象商品」という。
Next, a series of operations of the electronic
まず、配信側装置４０のＥＳＬサーバ１０において、商品ファイル１０１のうちの対象商品に係るレコード１０２が参照され、「通常価格」及び「特売価格」のうちの配信すべき「売価」、及び、「相手先コード」が取得される。ここで取得された「相手先コード」は、対象商品に対応する電子棚札５の「相手先コード」であり、また、取得された「売価」はその電子棚札５が表示すべき「売価」となる。これらの「売価」及び「相手先コード」は、電気信号として通信ケーブル２２を介して通信装置４に送信される。
First, in the
この「売価」及び「相手先コード」を示す信号は通信装置４において符号化される。通信装置４は、得られた符号化データに基づいて発光部４３を制御する。これにより、通信装置４から、「売価」及び「相手先コード」の情報を含むパルス信号ＬＰ１が出力される。
Signals indicating the “selling price” and “destination code” are encoded in the
通信装置４から出力されたパルス信号ＬＰ１は、電子棚札５の通信部５４において受信されて電気信号に変換される。制御部５７は、通信部５４で得られた電気信号から「売価」及び「相手先コード」を示すデータを取得する。
The pulse signal LP1 output from the
次に、制御部５７は、得られた「相手先コード」が、メモリ５８内に予め記憶された自装置の相手先コードと一致するか否かを判定する。このとき、その「相手先コード」が自装置のものと一致しない場合は、受信したパルス信号ＬＰ１は他の電子棚札５のための信号と判断され、そのまま処理が終了する。
Next, the
一方、「相手先コード」が自装置のものと一致した場合は、受信したパルス信号ＬＰ１は自装置のための信号と判断され、得られた「売価」に従ってディスプレイ５１の表示が制御部５７によって更新される。
On the other hand, when the “party code” matches that of the own device, the received pulse signal LP1 is determined as a signal for the own device, and the
以上のような動作によって、配信側装置４０から電子棚札５へ「売価」の配信がなされることになる。
With the operation as described above, the “selling price” is distributed from the
ディスプレイ５１の表示を更新した後においては、「売価」を示すデータを正常に受け取った旨を示す情報を含むパルス信号ＬＰ２が電子棚札５の発光部５２から出力される。このパルス信号ＬＰ２は通信装置４で受信されて、当該パルス信号ＬＰ２に含まれる情報がＥＳＬサーバ１０に伝達される。これにより、配信側装置４０のＥＳＬサーバ１０は、「売価」を示すデータが電子棚札５で正常に受信されたか否かを確認できる。したがって、例えば、電子棚札５からパルス信号ＬＰ２が出力されない場合は、「売価」を示すデータが電子棚札５で正常に受信されなかったと判断して、ＥＳＬサーバ１０は、パルス信号ＬＰ２が返答されるまで「売価」を示すデータを繰り返し出力するなどの処理が可能となる。これにより、電子棚札５の表示を確実に更新でき、システムの信頼性を大幅に向上できる。
After the display on the
なお、本実施の形態では、本発明に係る送信装置１５０及び受信装置１６０を電子棚札システムに適用する場合について説明したが、他のシステムにも適用できることは言うまでもない。
In this embodiment, the case where the
４ 通信装置
１０ ＥＳＬサーバ
４４，５３，１６１ 受光部
４５，１６２ パルス再生部
５４ 通信部
５７ 制御部
１５０ 送信装置
１６０ 受信装置
１６５ パルス再生装置
１７０，２７０ 直並列変換部
１７１，２７１ 再生決定部
１７２，２７２ 再生パルス生成部
ＥＰＬ，ＥＰＳ，ＬＰ，ＲＥＰ，ＲＥＰＬ，ＲＥＰＳ パルス信号
ＴＬ 伝送路
4
Claims (4)
前記送信側では、前記第１のパルス信号が所定周期の複数の第２のパルス信号に変換され、当該第２のパルス信号は伝送路を通じて前記パルス再生装置に入力され、
ある前記第２のパルス信号の入力が検出されると、その検出タイミングから所定時間内に直列入力される、当該ある前記第２のパルス信号を含む前記第２のパルス信号を並列出力する直並列変換部と、
前記直並列変換部から並列出力される前記第２のパルス信号の数に基づいて、前記第１のパルス信号を再生すべきか否かを決定する再生決定部と、
前記再生決定部において前記第１のパルス信号を再生すべきと決定されると、第３のパルス信号を前記第１のパルス信号の再生信号として生成する再生パルス生成部と
を備える、パルス再生装置。 A pulse regeneration device on the reception side of the communication system for reproducing the first pulse signal as binary data generated on the transmission side of the communication system,
On the transmission side, the first pulse signal is converted into a plurality of second pulse signals having a predetermined cycle, and the second pulse signal is input to the pulse regeneration device through a transmission path,
When the input of the second pulse signal is detected, the second pulse signal including the second pulse signal that is serially input within a predetermined time from the detection timing is output in parallel. A conversion unit;
A reproduction determination unit that determines whether or not to reproduce the first pulse signal based on the number of the second pulse signals output in parallel from the serial-parallel conversion unit;
A pulse reproduction device comprising: a reproduction pulse generation unit that generates a third pulse signal as a reproduction signal of the first pulse signal when the reproduction determination unit determines that the first pulse signal should be reproduced. .
前記直並列変換部は、前記第２のパルス信号を整形して並列出力する、パルス再生装置。 The pulse regeneration device according to claim 1,
The pulse regenerative device, wherein the serial-parallel conversion unit shapes the second pulse signal and outputs it in parallel.
前記第２のパルス信号は光信号であって、
前記第２のパルス信号を電気信号に変換する光電気変換部をさらに備え、
前記直並列変換部には、電気信号に変換後の前記第２のパルス信号が入力される、パルス再生装置。 The pulse regeneration device according to any one of claims 1 and 2,
The second pulse signal is an optical signal,
A photoelectric conversion unit that converts the second pulse signal into an electrical signal;
The pulse regeneration device, wherein the second pulse signal after being converted into an electric signal is input to the serial-parallel converter.
伝送路を通じて前記送信装置から入力される前記第２のパルス信号から前記第１のパルス信号を再生する受信装置と
を備え、
前記受信装置は、
ある前記第２のパルス信号の入力が検出されると、その検出タイミングから所定時間内に直列入力される、当該ある前記第２のパルス信号を含む前記第２のパルス信号を並列出力する直並列変換部と、
前記直並列変換部から並列出力される前記第２のパルス信号の数に基づいて、前記第１のパルス信号を再生すべきか否かを決定する再生決定部と、
前記再生決定部において前記第１のパルス信号を再生すべきと決定されると、第３のパルス信号を前記第１のパルス信号の再生信号として生成する再生パルス生成部と
を有する、通信システム。 A transmission device that generates a first pulse signal as binary data , converts the first pulse signal into a plurality of second pulse signals having a predetermined period, and outputs the second pulse signal;
A receiving device for reproducing the first pulse signal from the second pulse signal input from the transmitting device through a transmission line;
The receiving device is:
When the input of the second pulse signal is detected, the second pulse signal including the second pulse signal that is serially input within a predetermined time from the detection timing is output in parallel. A conversion unit;
A reproduction determination unit that determines whether or not to reproduce the first pulse signal based on the number of the second pulse signals output in parallel from the serial-parallel conversion unit;
A communication system comprising: a reproduction pulse generation unit that generates a third pulse signal as a reproduction signal of the first pulse signal when the reproduction determination unit determines that the first pulse signal should be reproduced.
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