JP4597829B2

JP4597829B2 - メモリ

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Publication number: JP4597829B2
Application number: JP2005279013A
Authority: JP
Inventors: 英明宮本; 重治松下
Original assignee: パトレネラキャピタルリミテッド，エルエルシー
Priority date: 2005-09-27
Filing date: 2005-09-27
Publication date: 2010-12-15
Anticipated expiration: 2025-09-27
Also published as: KR101304040B1; CN1941176A; KR20070035436A; US20070070764A1; US7379323B2; CN1941176B; JP2007095110A

Description

本発明は、メモリに関し、特に、メモリセルに対して再書き込みを行うためのリフレッシュ手段を備えたメモリに関する。

従来、強誘電体メモリにおいては、強誘電体キャパシタを含むメモリセルに対する読み出し動作後の再書き込み動作および書き込み動作の際、選択したワード線以外のワード線に接続されるメモリセルに所定の電圧が印加されることに起因して、強誘電体キャパシタの分極量が減少することによりデータが消失するディスターブが発生することが知られている。このようなディスターブを抑制するために、従来では、強誘電体キャパシタを含むメモリセルに対して再書き込み（リフレッシュ動作）が行われるように制御するリフレッシュ手段を備えた強誘電体メモリが知られている。この従来の強誘電体メモリでは、全てのメモリセルに対するアクセス回数が所定回数に達した場合に、リフレッシュ手段を用いて全てのメモリセルに対して強制的に順次リフレッシュ動作を行うことによって、強誘電体キャパシタの分極量の減少に起因するディスターブが発生するのを抑制している。

しかしながら、上記した従来の強誘電体メモリでは、全てのメモリセルに対して順次リフレッシュ動作を行うため、既にリフレッシュ動作が行われたメモリセルは、その他の全てのメモリセルに対するリフレッシュ動作が終了するまで、その他のメモリセルに対するリフレッシュ動作によって生じるディスターブを受けるという不都合がある。これにより、リフレッシュ動作時にメモリセルが受けるディスターブの回数が多くなるという不都合がある。

そこで、従来では、上記した従来の強誘電体メモリの不都合な点を解消するための強誘電体メモリが提案されている（たとえば、特許文献１参照）。

上記特許文献１において提案された強誘電体メモリは、メモリセルアレイが複数のメモリセルをそれぞれ含む複数のメモリセルアレイ（メモリセルブロック）に分割されているとともに、アクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対してリフレッシュ動作が行われるように構成されている。これにより、上記特許文献１では、アクセス回数が所定回数に達したメモリセルブロックに限定してリフレッシュ動作が行われるので、リフレッシュ動作時にメモリセルが受けるディスターブの回数を減少することが可能となる。
特開２００３−７０５１号公報

しかしながら、上記特許文献１では、複数のメモリセルブロックのうちのアクセス回数がリフレッシュ動作の必要な所定回数に達した順に、メモリセルブロックに対するリフレッシュ動作が優先的に行われるという不都合がある。このため、１番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対してリフレッシュ動作が行われている期間に、たとえば、４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対するアクセス動作が集中的に行われた場合にも、特許文献１では、その４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対するリフレッシュ動作が４番目に行われるため、その４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対するアクセス回数がリフレッシュ動作の必要な所定回数を遥かに超えてしまうという不都合が生じる。その結果、４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに含まれるメモリセルに累積されるディスターブが増加するので、ディスターブによるデータの消失が発生するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、アクセス動作が集中的に行われたメモリセルブロックに含まれるメモリセルにディスターブが累積するのを抑制することにより、ディスターブによるデータの消失を抑制することが可能なメモリを提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面によるメモリは、複数の不揮発性のメモリセルをそれぞれ有する複数のメモリセルブロックを含むメモリセルアレイと、複数のメモリセルブロックの各々に対するアクセス回数を検出する第１回数検出手段と、第１回数検出手段により検出された複数のメモリセルブロックの各々に対するアクセス回数を比較する比較手段と、比較手段から出力される比較データに基づいて、複数のメモリセルブロックのうちの所定のメモリセルブロックを選択するとともに、選択されたメモリセルブロックに含まれるメモリセルに対して優先的に再書き込みが行われるように制御するリフレッシュ手段とを備えている。

この一の局面によるメモリでは、上記のように、第１回数検出手段により検出された複数のメモリセルブロックの各々に対するアクセス回数を比較する比較手段を設けることによって、比較手段により、複数のメモリセルブロックのうちのアクセス回数が最も多いメモリセルブロックを検出することができる。これにより、２つ以上のメモリセルブロックの各々に対するアクセス回数がリフレッシュ動作の必要な所定回数に達している場合に、リフレッシュ手段により制御される再書き込み（リフレッシュ動作）を行う期間毎に、アクセス回数が最も多いメモリセルブロックがリフレッシュ手段により選択されるように構成すれば、リフレッシュ手段により制御されるリフレッシュ動作を行う期間毎に、アクセス回数が最も多いメモリセルブロックに対して優先的にリフレッシュ動作を行うことができる。したがって、所定のメモリセルブロックに対してアクセス動作が集中的に行われてその所定のメモリセルブロックに対するアクセス回数が最も多くなった場合には、その時点で、その所定のメモリセルブロックに対してリフレッシュ動作を行うことができるので、その所定のメモリセルブロックに含まれるメモリセルにディスターブが累積するのを抑制することができる。その結果、ディスターブによるデータの消失を抑制することができる。

上記一の局面によるメモリにおいて、好ましくは、比較手段は、複数のメモリセルブロックのうちのアクセス回数が最も多いメモリセルブロックを検出し、リフレッシュ手段は、アクセス回数が最も多いメモリセルブロックに含まれるメモリセルに対して優先的に再書き込みが行われるように制御する。このように構成すれば、２つ以上のメモリセルブロックの各々に対するアクセス回数がリフレッシュ動作の必要な所定回数に達している場合に、容易に、リフレッシュ手段により制御されるリフレッシュ動作を行う期間毎に、アクセス回数が最も多いメモリセルブロックに対して優先的にリフレッシュ動作を行うことができる。

上記一の局面によるメモリにおいて、好ましくは、比較手段は、複数のメモリセルブロックの各々に対するアクセス回数が多い順番を検出し、リフレッシュ手段は、比較手段から出力される順番データに基づいて、複数のメモリセルブロックのうちの所定のメモリセルブロックを選択するとともに、選択されたメモリセルブロックに含まれるメモリセルに対して再書き込みが行われるように制御する。このように構成すれば、リフレッシュ動作を行う期間毎に、アクセス回数が最も多いメモリセルブロックをリフレッシュ手段により選択することができることに加えて、アクセス回数が２番目に多いメモリセルブロックをリフレッシュ手段により選択することもできる。これにより、リフレッシュ動作がアクセス動作と並行して行われる場合において、リフレッシュ動作を行う所定の期間にアクセス回数が最も多いメモリセルブロックに対してアクセス動作が行われていれば、その所定の期間にアクセス回数が２番目に多いメモリセルブロックに対してリフレッシュ動作を行うことができる。

上記一の局面によるメモリにおいて、好ましくは、リフレッシュ手段による再書き込みは、アクセス動作と並行して行われる。このように構成すれば、アクセス動作が行われる期間にもリフレッシュ動作が行われるので、アクセス動作が行われない期間にのみリフレッシュ動作を行う場合に比べて、メモリセルアレイ内の全てのメモリセルに対するリフレッシュ動作を早く終わらせることができる。

上記一の局面によるメモリにおいて、好ましくは、リフレッシュ手段により制御される再書き込みが行われるメモリセルブロックは、リフレッシュ手段により制御される再書き込みを行う期間毎に、比較手段から出力される比較データに基づいて、リフレッシュ手段により選択される。このように構成すれば、最新の比較データに基づいてリフレッシュ手段による再書き込みが制御されるので、容易に、リフレッシュ動作の時点でアクセス回数が最も多いメモリセルブロックに対して優先的にリフレッシュ動作を行うことができる。

上記一の局面によるメモリにおいて、好ましくは、リフレッシュ手段は、選択されたメモリセルブロックに含まれる全てのメモリセルに対する再書き込みが終了するまで、選択されたメモリセルブロックに対する再書き込みが連続して行われるように制御する。このように構成すれば、所定のメモリセルブロックに含まれる全てのメモリセルに対してリフレッシュ動作が終了していない段階で、リフレッシュ動作が行われるメモリセルブロックが入れ替わる場合と異なり、所定のメモリセルブロックにおいてリフレッシュ動作がどこまで行われたかを記憶する記憶部を別途設ける必要がない。これにより、メモリの構成を簡素化することができる。また、１番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対してリフレッシュ動作が行われている期間に、たとえば、４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対するアクセス動作が集中的に行われた場合には、１番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対するリフレッシュ動作が全て終了した時点で、４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対してリフレッシュ動作を行うことができる。これにより、１番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対するリフレッシュ動作が終了するまで、そのメモリセルブロックに対するリフレッシュ動作が連続して行われるように制御したとしても、４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに含まれるメモリセルにディスターブが累積するのを抑制することができる。

上記一の局面によるメモリにおいて、好ましくは、メモリセルアレイ内の全てのメモリセルに対するアクセス回数を検出する第２回数検出手段をさらに備え、リフレッシュ手段は、第２回数検出手段により全てのメモリセルに対するアクセス回数の合計が所定回数に達したことが検出された場合に、比較手段から出力される比較データに基づいて、複数のメモリセルブロックのうちの所定のメモリセルブロックを選択するとともに、選択されたメモリセルブロックに含まれるメモリセルに対して優先的に再書き込みが行われるように制御する。このように構成すれば、複数のメモリセルブロックの各々に対するアクセス回数を検出して、複数のメモリセルブロックの各々に対する所定のアクセス回数毎にリフレッシュ動作を行う場合と異なり、一定のアクセス回数毎に定期的にリフレッシュ動作を行うことができる。これにより、リフレッシュ動作時に通常のアクセス動作を一時待機させるなどの制御を一定のアクセス回数毎に定期的に行うことができるので、メモリの制御を簡素化することができる。

この場合、好ましくは、所定数のメモリセルがそれぞれ接続された複数のワード線と、複数のワード線の各々に接続された所定数のメモリセル毎のアクセス動作の有無を保持する保持手段とをさらに備え、リフレッシュ手段は、第２回数検出手段により全てのメモリセルに対するアクセス回数の合計が所定回数に達したことが検出された場合に、比較手段から出力される比較データと、保持手段が保持する保持データとに基づいて、複数のメモリセルブロックのうちの所定のメモリセルブロックを選択するとともに、選択されたメモリセルブロックに含まれるメモリセルに対して再書き込みが行われるように制御する。このように構成すれば、所定のメモリセルブロックに対応するワード線を介してのアクセス動作が所定のメモリセルブロックに対応する全てのワード線に対して行われた場合に、所定のメモリセルブロックに対するリフレッシュ動作が行われないように制御することができる。ここで、所定のメモリセルブロックに対応するワード線を介してのアクセス動作が所定のメモリセルブロックに対応する全てのワード線に対して行われた場合には、所定のメモリセルブロックに含まれる全てのメモリセルに対して比較的均一にアクセス動作が行われると考えられるので、ディスターブによる影響が比較的小さいと考えられる。このため、所定のメモリセルブロックに対応するワード線を介してのアクセス動作が所定のメモリセルブロックに対応する全てのワード線に対して行われた場合に、所定のメモリセルブロックに対するリフレッシュ動作が行われないように制御することによって、リフレッシュ動作時にメモリセルが受けるディスターブの回数を減少させることができる。

上記一の局面によるメモリにおいて、好ましくは、リフレッシュ手段は、選択されたメモリセルブロックに対するアクセス回数が所定回数に達している場合に、選択されたメモリセルブロックに含まれるメモリセルに対して優先的に再書き込みが行われるように制御する。このように構成すれば、アクセス回数が比較的少ない段階でリフレッシュ動作が行われるのを抑制することができるので、これによっても、リフレッシュ動作時にメモリセルが受けるディスターブの回数を減少させることができる。

なお、上記一の局面によるメモリおいて、リフレッシュ手段による再書き込みは、アクセス動作と並行して行われ、アクセス回数が最も多いメモリセルブロックに対してアクセス動作が行われている場合には、リフレッシュ手段は、複数のメモリセルブロックのうちのアクセス回数が２番目に多いメモリセルブロックに含まれるメモリセルに対して再書き込みが行われるように制御してもよい。このように構成すれば、リフレッシュ動作がアクセス動作と並行して行われる場合において、リフレッシュ動作を行う所定の期間にアクセス回数が最も多いメモリセルブロックに対してアクセス動作が行われていれば、容易に、その所定の期間にアクセス回数が２番目に多いメモリセルブロックに対してリフレッシュ動作を行うことができる。

以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態の説明では、本発明によるメモリの一例としての強誘電体メモリを例にとって説明する。

（第１実施形態）
図１は、本発明の第１実施形態による強誘電体メモリの全体構成を説明するための模式図である。図２および図３は、図１に示した第１実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。図４は、図１に示した第１実施形態による強誘電体メモリの比較回路の構成を説明するための模式図であり、図５〜図７は、図４に示した第１実施形態の比較回路の詳細な構成を説明するための回路図である。まず、図１〜図７を参照して、第１実施形態による強誘電体メモリの構成について説明する。

第１実施形態による強誘電体メモリは、図１に示すように、メモリセルアレイ１と、ロウデコーダ２と、比較回路３と、記憶部４ａを有するリフレッシュ制御回路４と、アクセス検出部５およびステートマシン回路６を含むクロック生成回路７と、ロウアドレスバッファ８と、カラムアドレスバッファ９と、ライトアンプ１０と、リードアンプ１１と、入力バッファ１２と、出力バッファ１３と、カラムデコーダ１４と、ワード線ソースドライバ１５と、電圧生成回路１６と、センスアンプ１７と、ビット線ソースドライバ１８とを備えている。なお、比較回路３は、本発明の「比較手段」の一例であり、リフレッシュ制御回路４は、本発明の「リフレッシュ手段」の一例である。

メモリセルアレイ１には、複数のワード線ＷＬと複数のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に強誘電体キャパシタ１９が設けられている。この強誘電体キャパシタ１９は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とによって構成されている。そして、２つの強誘電体キャパシタ１９によって、１つのメモリセル２０が構成されている。

また、図２に示すように、メモリセルアレイ１は、４つのメモリセルブロック１ａ〜１ｄによって構成されている。そして、複数のワード線ＷＬは、各メモリセルブロック１ａ〜１ｄに１２８本ずつ配置されている。

また、図３に示すように、ロウデコーダ２には、各メモリセルブロック１ａ〜１ｄに対応する全てのワード線ＷＬ（図２参照）が接続されている。また、ロウデコーダ２は、ロウデコーダ回路部２１と、各メモリセルブロック１ａ〜１ｄに１つずつ設けられた４つのカウンタ回路部２２ａ〜２２ｄとによって構成されている。なお、カウンタ回路部２２ａ〜２２ｄは、本発明の「第１回数検出手段」の一例である。このカウンタ回路部２２ａ〜２２ｄは、４つのメモリセルブロック１ａ〜１ｄのうちの対応するメモリセルブロックに対するアクセス回数（読出し動作および書き込み動作の回数）を検出する機能を有する。たとえば、４つのメモリセルブロック１ａ〜１ｄのうちのメモリセルブロック１ａに含まれるメモリセル２０（図１参照）に対してアクセス動作が１回行われた場合には、４つのカウンタ回路部２２ａ〜２２ｄのうちの対応するカウンタ回路部２２ａのカウント回数が＋１だけカウントアップされる。そして、各カウンタ回路部２２ａ〜２２ｄで検出されたカウント回数は、それぞれ、１０ビットのカウント信号ＣＮＴＡ〜ＣＮＴＤ（図４参照）に変換されて出力される。

ここで、第１実施形態では、比較回路３は、カウンタ回路部２２ａ〜２２ｄに接続されている。また、比較回路３は、各カウンタ回路部２２ａ〜２２ｄで検出されたカウント回数を比較することにより、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックを検出する機能を有する。

具体的には、比較回路３は、図４に示すように、各カウンタ回路部２２ａ〜２２ｄ（図３参照）から出力されるカウント信号ＣＮＴＡ〜ＣＮＴＤが入力されると、比較データとしての出力信号ＭＸＡ〜ＭＸＤが出力されるように構成されている。この出力信号ＭＸＡ〜ＭＸＤは、それぞれ、１ビット信号であり、出力信号ＭＸＡ〜ＭＸＤは、それぞれ、メモリセルブロック１ａ〜１ｄ（図３参照）に対応する。たとえば、メモリセルブロック１ａに対するアクセス回数が最も多い場合には、出力信号ＭＸＡが「１」となり、出力信号ＭＸＡ以外の出力信号ＭＸＢ〜ＭＸＤが「０」となる。すなわち、比較回路３は、４つのメモリセルブロック１ａ〜１ｄにおいて、アクセス回数が最も多いメモリセルブロックに対応する出力信号が「１」となり、アクセス回数が最も多いメモリセルブロック以外のメモリセルブロックに対応する出力信号が「０」となるように構成されている。

比較回路３の具体的な回路構成としては、図５に示すように、比較回路３の内部に、２つの１０ビット信号を比較する６つの比較器３１ａ〜３１ｆが配置されている。この比較器３１ａ〜３１ｆには、２つの入力端子ＸおよびＹと、１つの出力端子ＭＸＹとが設けられている。比較器３１ａの入力端子ＸおよびＹには、それぞれ、カウント信号ＣＮＴＡおよびＣＮＴＢが入力される。比較器３１ｂの入力端子ＸおよびＹには、それぞれ、カウント信号ＣＮＴＡおよびＣＮＴＣが入力される。比較器３１ｃの入力端子ＸおよびＹには、それぞれ、カウント信号ＣＮＴＡおよびＣＮＴＤが入力される。比較器３１ｄの入力端子ＸおよびＹには、それぞれ、カウント信号ＣＮＴＢおよびＣＮＴＣが入力される。比較器３１ｅの入力端子ＸおよびＹには、それぞれ、カウント信号ＣＮＴＢおよびＣＮＴＤが入力される。比較器３１ｆの入力端子ＸおよびＹには、それぞれ、カウント信号ＣＮＴＣおよびＣＮＴＤが入力される。また、比較器３１ａ〜３１ｆの出力端子ＭＸＹからは、それぞれ、１ビットの出力信号ＭＸＹ１〜ＭＸＹ６が出力される。

また、比較回路３の内部には、４つのＡＮＤ回路部３２ａ〜３２ｄが配置されている。ＡＮＤ回路部３２ａの入力端子には、出力信号ＭＸＹ１、ＭＸＹ２およびＭＸＹ３が入力される。ＡＮＤ回路部３２ｂの入力端子には、出力信号ＭＸＹ１、ＭＸＹ４およびＭＸＹ５が入力される。ただし、ＡＮＤ回路部３２ｂに入力される出力信号ＭＸＹ１は、インバータ３３ａにより反転される。ＡＮＤ回路部３２ｃの入力端子には、出力信号ＭＸＹ２、ＭＸＹ４およびＭＸＹ６が入力される。ただし、ＡＮＤ回路部３２ｃに入力される出力信号ＭＸＹ２およびＭＸＹ４は、それぞれ、インバータ３３ｂおよび３３ｃにより反転される。ＡＮＤ回路部３２ｄの入力端子には、出力信号ＭＸＹ３、ＭＸＹ５およびＭＸＹ６が入力される。ただし、ＡＮＤ回路部３２ｄに入力される出力信号ＭＸＹ３、ＭＸＹ５およびＭＸＹ６は、それぞれ、インバータ３３ｄ、３３ｅおよび３３ｆにより反転される。そして、上記した比較回路３の出力信号ＭＸＡ〜ＭＸＤは、それぞれ、ＡＮＤ回路部３２ａ〜３２ｄから出力される。

また、比較器３１ａの内部には、図６に示すように、２つの１ビット信号を比較する１０個の比較器３４ａ〜３４ｊが配置されている。比較器３４ａ〜３４ｊの入力端子Ｘには、それぞれ、１０ビットのカウント信号ＣＮＴＡを構成する１ビット信号Ｘ０〜Ｘ９が入力される。たとえば、カウント回数が１０００回の場合には、カウント信号ＣＮＴＡが「１１１１１０１０００」となる。このため、比較器３４ａ〜３４ｊの入力端子Ｘに入力される１ビット信号Ｘ０〜Ｘ９は、それぞれ、「０」、「０」、「０」、「１」、「０」、「１」、「１」、「１」、「１」および「１」となる。また、比較器３４ａ〜３４ｊの入力端子Ｙには、それぞれ、１０ビットのカウント信号ＣＮＴＢを構成する１ビット信号Ｙ０〜Ｙ９が入力される。また、比較器３４ａ〜３４ｊの出力端子Ｍからは、それぞれ、１ビットの出力信号Ｍ０〜Ｍ９が出力されるとともに、比較器３４ａ〜３４ｊの出力端子Ｑからは、それぞれ、１ビットの出力信号Ｑ０〜Ｑ９が出力される。

また、比較器３１ａの内部には、１７個のＡＮＤ回路部３５ａ〜３５ｈおよび３６ａ〜３６ｉが配置されている。ＡＮＤ回路部３５ａ〜３５ｈの一方の入力端子には、それぞれ、出力信号Ｑ１〜Ｑ８が入力される。ＡＮＤ回路部３５ａ〜３５ｇの他方の入力端子には、それぞれ、ＡＮＤ回路部３５ｂ〜３５ｈの出力信号が入力されるとともに、ＡＮＤ回路部３５ｈの他方の入力端子には、出力信号Ｑ９が入力される。また、ＡＮＤ回路部３６ａ〜３６ｉの一方の入力端子には、それぞれ、出力信号Ｍ０〜Ｍ８が入力される。ＡＮＤ回路部３６ａ〜３６ｈの他方の入力端子には、それぞれ、ＡＮＤ回路部３５ａ〜３５ｈの出力信号が入力されるとともに、ＡＮＤ回路部３６ｉの他方の入力端子には、出力信号Ｑ９が入力される。

また、比較器３１ａの内部には、３つのＯＲ回路部３７ａ〜３７ｃが配置されている。ＯＲ回路部３７ａの入力端子には、ＡＮＤ回路部３６ａ〜３６ｅの出力信号が入力される。ＯＲ回路部３７ｂの入力端子には、出力信号Ｍ９およびＡＮＤ回路部３６ｆ〜３６ｉの出力信号が入力される。ＯＲ回路部３７ｃの入力端子には、ＯＲ回路部３７ａおよび３７ｂの出力信号が入力される。そして、上記した比較器３１ａの出力信号ＭＸＹ１は、ＯＲ回路部３７ｃから出力される。

なお、図５に示した比較器３１ｂ〜３１ｆは、上記した比較器３１ａと同様の回路構成を有する。

また、比較器３４ａの内部には、図７に示すように、２つのＡＮＤ回路部３８ａおよび３８ｂと、１つのＮＯＲ回路部３９とが配置されている。ＡＮＤ回路部３８ａの入力端子には、１ビット信号Ｘ０およびＹ０が入力される。ただし、ＡＮＤ回路部３８ａに入力される１ビット信号Ｙ０は、インバータ４０ａにより反転される。ＡＮＤ回路部３８ｂの入力端子には、１ビット信号Ｘ０およびＹ０が入力される。ただし、ＡＮＤ回路部３８ｂに入力される１ビット信号Ｘ０は、インバータ４０ｂにより反転される。

また、ＮＯＲ回路部３９の入力端子には、ＡＮＤ回路部３８ａおよび３８ｂの出力信号が入力される。そして、上記した比較器３４ａの出力信号Ｍ０は、ＡＮＤ回路部３８ａから出力されるとともに、出力信号Ｑ０は、ＮＯＲ回路部３９から出力される。

なお、図６に示した比較器３４ｂ〜３４ｊは、上記した比較器３４ａと同様の回路構成を有する。

第１実施形態では、上記のように比較回路３を構成することによって、４つのメモリセルブロック１ａ〜１ｄ（図３参照）のうちのアクセス回数が最も多いメモリセルブロックを検出することが可能となる。

また、第１実施形態では、図３に示すように、リフレッシュ制御回路４は、ロウデコーダ２および比較回路３に接続されている。この第１実施形態のリフレッシュ制御回路４は、上記した比較回路３から出力される比較データ（出力信号ＭＸＡ〜ＭＸＤ）に基づいて、メモリセル２０（図１参照）に対するリフレッシュ動作（再書き込み動作）を制御する機能を有する。

たとえば、４つのメモリセルブロック１ａ〜１ｄのうちでメモリセルブロック１ａに対するアクセス回数が最も多いとすると、リフレッシュ制御回路４により制御されるリフレッシュ動作としては、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロック１ａが選択された後、その選択されたメモリセルブロック１ａに対応するカウンタ回路部２２ａにより検出されたカウント回数が所定回数に達している場合に、選択されたメモリセルブロック１ａに含まれるメモリセル２０（図１参照）に対して行われる。また、アクセス検出部５は、リフレッシュ制御回路４に接続されている。このアクセス検出部５は、メモリセル２０に対するアクセス動作（読出し動作および書き込み動作）を検出する機能を有する。

また、図１に示すように、アクセス検出部５（クロック生成回路７）は、ロウアドレスバッファ８、カラムアドレスバッファ９、ライトアンプ１０およびリードアンプ１１に接続されている。ライトアンプ１０およびリードアンプ１１には、それぞれ、入力バッファ１２および出力バッファ１３が接続されている。また、ロウアドレスバッファ８およびカラムアドレスバッファ９は、それぞれ、ロウデコーダ２およびカラムデコーダ１４に接続されている。また、ロウデコーダ２には、ワード線ソースドライバ１５が接続されるとともに、ワード線ソースドライバ１５には、電圧生成回路１６およびクロック生成回路７のステートマシン回路６が接続されている。また、メモリセルアレイ１のビット線ＢＬには、センスアンプ１７を介してカラムデコーダ１４が接続されている。また、センスアンプ１７には、ライトアンプ１０、リードアンプ１１およびビット線ソースドライバ１８が接続されるとともに、ビット線ソースドライバ１８には、電圧生成回路１６およびステートマシン回路６が接続されている。

図８は、本発明の第１実施形態による強誘電体メモリの動作の一例を説明するための図である。次に、図１〜図８を参照して、第１実施形態による強誘電体メモリの動作について説明する。

第１実施形態による強誘電体メモリでは、まず、電源の立ち上げ時に、図３に示した４つのカウンタ回路部２２ａ〜２２ｄの全てをリセットすることによって、各カウンタ回路部２２ａ〜２２ｄから出力される１０ビットのカウント信号ＣＮＴＡ〜ＣＮＴＤ（図４参照）を「０」にする。

この後、アクセス動作がアクセス検出部５により検出されることによって、メモリセル２０（図１参照）に対するアクセス動作が開始される。この際、たとえば、メモリセルブロック１ａに含まれるメモリセル２０に対してアクセス動作が行われた場合には、カウンタ回路部２２ａのカウント回数が＋１だけカウントアップされる。これにより、カウンタ回路部２２ａから出力されるカウント信号ＣＮＴＡが「１」となる。この場合、メモリセルブロック１ｂ〜１ｄの各々に対応するカウンタ回路部２２ｂ〜２２ｄから出力されるカウント信号ＣＮＴＢ〜ＣＮＴＤは、「０」の状態で保持される。

ここで、図１に示すように、メモリセル２０に対するアクセス動作が読出しの場合には、強誘電体メモリの外部から入力されたロウアドレスに対応するワード線ＷＬがロウデコーダ２によって選択される。これにより、選択されたワード線（以下、選択ワード線という）に接続されたメモリセル２０のデータがビット線ＢＬを介して一括してセンスアンプ１７により読み出され、かつ、そのデータがセンスアンプ１７により増幅される。そして、センスアンプ１７により増幅されたデータは、リードアンプ１１および出力バッファ１３を介して強誘電体メモリの外部に読み出される。この後、データが読み出されたメモリセル２０に対するデータの再書き込みが行われる。

その一方、メモリセル２０に対するアクセス動作が書き込み動作の場合には、上記の読出し動作と同様、選択ワード線ＷＬに接続されたメモリセル２０のデータがセンスアンプ１７により読み出された後、その読み出されたデータが強誘電体メモリの外部から入力されたデータに書き換えられる。この後、その書き換えられたデータがセンスアンプ１７を介してメモリセル２０に書き込まれる。

なお、上記した読み出し動作後の再書き込み動作と、書き込み動作とにおいて、４つのメモリセルブロック１ａ〜１ｄ（図２参照）のうちの選択ワード線ＷＬを含むメモリセルブロックでは、選択ワード線ＷＬ以外のワード線ＷＬ（以下、非選択ワード線ＷＬという）に接続されるメモリセル２０に対して所定の電圧（１／２Ｖｃｃや１／３Ｖｃｃなど）が印加される。これにより、４つのメモリセルブロック１ａ〜１ｄのうちの選択ワード線ＷＬを含むメモリセルブロックにおいて、非選択ワード線ＷＬに接続されるメモリセル２０では、強誘電体キャパシタ１９の分極量が減少することによりディスターブが生じる。

また、図３に示すように、上記したアクセス動作は、アクセス動作がアクセス検出部５により検出される毎に行われる。したがって、４つのカウンタ回路部２２ａ〜２２ｄのうちの対応するカウンタ回路部では、アクセス動作がアクセス検出部５により検出される毎にカウント回数が累積される。

また、第１実施形態では、比較回路３において、アクセス動作がアクセス検出部５により検出される毎に、各メモリセルブロック１ａ〜１ｄに対するアクセス回数の比較動作が行われる。以下に、メモリセルブロック１ａに対するアクセス回数が１０００回、メモリセルブロック１ｂに対するアクセス回数が１００１回、メモリセルブロック１ｃに対するアクセス回数が１００２回、および、メモリセルブロック１ｄに対するアクセス回数が１００３回である場合に行われる比較動作について説明する。

まず、図３および図４に示すように、メモリセルブロック１ａに対するアクセス回数が１０００回である場合には、カウンタ回路部２２ａから出力されるカウント信号ＣＮＴＡが「１１１１１０１０００」となる。また、メモリセルブロック１ｂに対するアクセス回数が１００１回である場合には、カウンタ回路部２２ｂから出力されるカウント信号ＣＮＴＢが「１１１１１０１００１」となる。また、メモリセルブロック１ｃに対するアクセス回数が１００２回である場合には、カウンタ回路部２２ｃから出力されるカウント信号ＣＮＴＣが「１１１１１０１０１０」となる。また、メモリセルブロック１ｄに対するアクセス回数が１００３回である場合には、カウンタ回路部２２ｄから出力されるカウント信号ＣＮＴＤが「１１１１１０１０１１」となる。

そして、図５に示すように、比較回路３に含まれる比較器３１ａには、入力端子ＸおよびＹの各々にカウント信号ＣＮＴＡおよびＣＮＴＢが入力される。また、比較器３１ｂには、入力端子ＸおよびＹの各々にカウント信号ＣＮＴＡおよびＣＮＴＣが入力される。また、比較器３１ｃには、入力端子ＸおよびＹの各々にカウント信号ＣＮＴＡおよびＣＮＴＤが入力される。また、比較器３１ｄには、入力端子ＸおよびＹの各々にカウント信号ＣＮＴＢおよびＣＮＴＣが入力される。また、比較器３１ｅには、入力端子ＸおよびＹの各々にカウント信号ＣＮＴＢおよびＣＮＴＤが入力される。また、比較器３１ｆには、入力端子ＸおよびＹの各々にカウント信号ＣＮＴＣおよびＣＮＴＤが入力される。

具体的には、カウント信号ＣＮＴＡおよびＣＮＴＢが入力される比較器３１ａでは、図６に示すように、比較器３１ａを構成する比較器３４ａ〜３４ｊの入力端子Ｘに入力される１ビット信号Ｘ０〜Ｘ９が、それぞれ、「０」、「０」、「０」、「１」、「０」、「１」、「１」、「１」、「１」および「１」となる。また、比較器３４ａ〜３４ｊの入力端子Ｙに入力される１ビット信号Ｙ０〜Ｙ９が、それぞれ、「１」、「０」、「０」、「１」、「０」、「１」、「１」、「１」、「１」および「１」となる。

この際、比較器３４ａの内部では、図７に示すように、ＡＮＤ回路部３８ａに入力される１ビット信号Ｙ０は、インバータ４０ａにより反転されて「０」となる。これにより、ＡＮＤ回路部３８ａからは、ビット値が「０」の信号が出力される。その一方、ＡＮＤ回路部３８ｂに入力されるビット信号Ｘ０は、インバータ４０ｂにより反転されて「１」となる。これにより、ＡＮＤ回路部３８ｂからは、ビット値が「１」の信号が出力される。したがって、ビット値が「０」の信号およびビット値が「１」の信号がＮＯＲ回路部３９に入力されるので、ＮＯＲ回路部３９からビット値が「０」の信号が出力される。その結果、図６に示した比較器３４ａからの出力信号Ｍ０およびＱ０は、それぞれ、「０」および「０」となる。

なお、比較器３４ｂ〜３４ｊにおいても、上記した比較器３４ａと同様の動作が行われる。すなわち、比較器３４ｂ〜３４ｊからの出力信号Ｍ１〜Ｍ９は、全て「０」となるとともに、比較器３４ｂ〜３４ｊからの出力信号Ｑ１〜Ｑ９は、全て「１」となる。

そして、図６に示すように、ＡＮＤ回路部３５ｈには、ビット値が「１」の出力信号Ｑ９およびＱ８が入力されるので、ＡＮＤ回路部３５ｈからビット値が「１」の信号が出力される。また、ＡＮＤ回路部３５ｇには、ビット値が「１」の出力信号Ｑ７およびＡＮＤ回路部３５ｈのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３５ｇからビット値が「１」の信号が出力される。また、ＡＮＤ回路部３５ｆには、ビット値が「１」の出力信号Ｑ６およびＡＮＤ回路部３５ｇのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３５ｆからビット値が「１」の信号が出力される。また、ＡＮＤ回路部３５ｅには、ビット値が「１」の出力信号Ｑ５およびＡＮＤ回路部３５ｆのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３５ｅからビット値が「１」の信号が出力される。また、ＡＮＤ回路部３５ｄには、ビット値が「１」の出力信号Ｑ４およびＡＮＤ回路部３５ｅのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３５ｄからビット値が「１」の信号が出力される。また、ＡＮＤ回路部３５ｃには、ビット値が「１」の出力信号Ｑ３およびＡＮＤ回路部３５ｄのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３５ｃからビット値が「１」の信号が出力される。また、ＡＮＤ回路部３５ｂには、ビット値が「１」の出力信号Ｑ２およびＡＮＤ回路部３５ｃのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３５ｂからビット値が「１」の信号が出力される。また、ＡＮＤ回路部３５ａには、ビット値が「１」の出力信号Ｑ１およびＡＮＤ回路部３５ｂのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３５ｂからビット値が「１」の信号が出力される。

また、ＡＮＤ回路部３６ａには、ビット値が「０」の出力信号Ｍ０およびＡＮＤ回路部３５ａのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３６ａからビット値が「０」の信号が出力される。また、ＡＮＤ回路部３６ｂには、ビット値が「０」の出力信号Ｍ１およびＡＮＤ回路部３５ｂのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３６ｂからビット値が「０」の信号が出力される。また、ＡＮＤ回路部３６ｃには、ビット値が「０」の出力信号Ｍ２およびＡＮＤ回路部３５ｃのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３６ｃからビット値が「０」の信号が出力される。また、ＡＮＤ回路部３６ｄには、ビット値が「０」の出力信号Ｍ３およびＡＮＤ回路部３５ｄのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３６ｄからビット値が「０」の信号が出力される。また、ＡＮＤ回路部３６ｅには、ビット値が「０」の出力信号Ｍ４およびＡＮＤ回路部３５ｅのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３６ｅからビット値が「０」の信号が出力される。

また、ＡＮＤ回路部３６ｆには、ビット値が「０」の出力信号Ｍ５およびＡＮＤ回路部３５ｆのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３６ｆからビット値が「０」の信号が出力される。また、ＡＮＤ回路部３６ｇには、ビット値が「０」の出力信号Ｍ６およびＡＮＤ回路部３５ｇのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３６ｇからビット値が「０」の信号が出力される。また、ＡＮＤ回路部３６ｈには、ビット値が「０」の出力信号Ｍ７およびＡＮＤ回路部３５ｈのビット値が「１」の出力信号が入力されるので、ＡＮＤ回路部３６ｈからビット値が「０」の信号が出力される。また、ＡＮＤ回路部３６ｉには、ビット値が「０」の出力信号Ｍ８およびビット値が「１」の出力信号Ｑ９が入力されるので、ＡＮＤ回路部３６ｉからビット値が「０」の信号が出力される。

そして、ＯＲ回路部３７ａには、ＡＮＤ回路部３６ａ〜３６ｅのビット値が「０」の出力信号が入力されるので、ＯＲ回路部３７ａからビット値が「０」の信号が出力される。また、ＯＲ回路部３７ｂには、ＡＮＤ回路部３６ｆ〜３６ｉのビット値が「０」の出力信号と、ビット値が「０」の出力信号Ｍ９とが入力されるので、ＯＲ回路部３７ｂからビット値が「０」の信号が出力される。したがって、ビット値が「０」の２つの信号がＯＲ回路部３７ｃに入力されるので、ＯＲ回路部３７ｃからビット値が「０」の信号が出力される。その結果、図５に示した比較器３１ａからの出力信号ＭＸＹ１は、「０」となる。

なお、比較器３１ｂ〜３１ｆにおいても、上記した比較器３１ａと同様の動作が行われる。すなわち、比較器３１ｂ〜３１ｆからの出力信号ＭＸＹ２〜ＭＸＹ６は、全て「０」となる。

これにより、図５に示すように、ＡＮＤ回路部３２ａには、ビット値が「０」の出力信号ＭＸＹ１〜ＭＸＹ３が入力される。また、ＡＮＤ回路部３２ｂには、ビット値が「１」に反転された出力信号ＭＸＹ１と、ビット値が「０」の出力信号ＭＸＹ４およびＭＸＹ５とが入力される。また、ＡＮＤ回路部３２ｃには、ビット値が「１」に反転された出力信号ＭＸＹ２およびＭＸＹ４と、ビット値が「０」の出力信号ＭＸＹ６とが入力される。また、ＡＮＤ回路部３２ｄには、ビット値が「１」に反転された出力信号ＭＸＹ３、ＭＸＹ５およびＭＸＹ６が入力される。

その結果、メモリセルブロック１ａに対応する出力信号ＭＸＡが「０」となるとともに、メモリセルブロック１ｂに対応する出力信号ＭＸＢが「０」となる。また、メモリセルブロック１ｃに対応する出力信号ＭＸＣが「０」となるとともに、メモリセルブロック１ｄに対応する出力信号ＭＸＤが「１」となる。これにより、比較回路３において、メモリセルブロック１ｄに対するアクセス回数が最も多いことが検出される。

また、第１実施形態では、図８に示すように、アクセス動作が無い期間Ｔ_ｎに、リフレッシュ動作を挿入する。以下に、期間Ｔ_ｎ−１の時点において、メモリセルブロック１ａに対するアクセス回数が１０００回、メモリセルブロック１ｂに対するアクセス回数が１００１回、メモリセルブロック１ｃに対するアクセス回数が１００２回、および、メモリセルブロック１ｄに対するアクセス回数が１００３回である場合に行われるリフレッシュ動作について説明する。

この第１実施形態では、リフレッシュ制御回路４は、リフレッシュ動作を行う期間毎に、比較回路３から出力される出力信号ＭＸＡ〜ＭＸＤに基づいて、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックを選択する。すなわち、第１実施形態では、リフレッシュ制御回路４は、アクセス動作が無い期間Ｔ_ｎが発生すると、期間Ｔ_ｎの直前のアクセス動作が行われた期間Ｔ_ｎ−１における比較データ（出力信号ＭＸＡ〜ＭＸＤ）に基づいて、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロック１ｄを選択する。この後、リフレッシュ制御回路４は、メモリセルブロック１ｄに対するアクセス回数が所定回数（たとえば、１０００回）に達していれば、メモリセルブロック１ｄに含まれるメモリセル２０に対してリフレッシュ動作が行われるように、ロウデコーダ２にリフレッシュ動作を開始させるための制御信号を出力する。その結果、アクセス動作が無い期間Ｔ_ｎにおいて、メモリセルブロック１ｄに含まれる１２８本のワード線のうちの１本のワード線を介してのリフレッシュ動作が行われる。

この後、アクセス動作が繰り返し行われた後、再びアクセス動作が無い期間Ｔ_ｎ＋３が発生すると、リフレッシュ制御回路４は、期間Ｔ_ｎ＋３の直前のアクセス動作が行われた期間Ｔ_ｎ＋２における比較データ（出力信号ＭＸＡ〜ＭＸＤ）に基づいて、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多い所定のメモリセルブロックを選択する。ここで、期間Ｔ_ｎ＋１およびＴ_ｎ＋２において、メモリセルブロック１ｃに含まれるメモリセル２０に対して繰り返しアクセス動作が行われたとすると、メモリセルブロック１ｃに対するアクセス回数が最も多くなる。この場合、リフレッシュ制御回路４は、アクセス動作が無い期間Ｔ_ｎ＋３では、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロック１ｃを選択するとともに、その選択されたメモリセルブロック１ｃに含まれるメモリセル２０に対してリフレッシュ動作が行われるように制御する。

このように、上記したアクセス動作およびリフレッシュ動作が繰り返し行われる。また、リフレッシュ制御回路４の記憶部４ａには、４つのメモリセルブロック１ａ〜１ｄ毎に何本目のワード線ＷＬまでリフレッシュ動作が行われたかが記憶される。そして、たとえば、４つのメモリセルブロック１ａ〜１ｄのうちのメモリセルブロック１ａに対するリフレッシュ動作が全て終了した場合には、対応するカウンタ回路部２２ａをリセットする。

第１実施形態では、上記のように、各カウンタ回路部２２ａ〜２２ｄで検出されたカウント回数を比較することにより、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックを検出する比較回路３を設けることによって、４つのメモリセルブロック１ａ〜１ｄのうちの２つ以上のメモリセルブロックの各々に対するアクセス回数がリフレッシュ動作の必要な所定回数に達している場合に、リフレッシュ制御回路４により制御されるリフレッシュ動作を行う期間毎に、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックをリフレッシュ制御回路４により選択することができる。これにより、リフレッシュ制御回路４により制御されるリフレッシュ動作を行う期間毎に、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックに対して優先的にリフレッシュ動作を行うことができる。したがって、４つのメモリセルブロック１ａ〜１ｄのうちの所定のメモリセルブロックに対してアクセス動作が集中的に行われてその所定のメモリセルブロックに対するアクセス回数が最も多くなった場合には、その時点で、その所定のメモリセルブロックに対してリフレッシュ動作を行うことができるので、その所定のメモリセルブロックに含まれるメモリセル２０にディスターブが累積するのを抑制することができる。その結果、ディスターブによるデータの消失を抑制することができる。

また、第１実施形態では、上記のように、リフレッシュ動作を行う期間毎に、比較回路３から出力される出力信号ＭＸＡ〜ＭＸＤに基づいて、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックを選択することによって、最新の比較データ（出力信号ＭＸＡ〜ＭＸＤ）に基づいてリフレッシュ動作が制御されるので、容易に、リフレッシュ動作の時点でアクセス回数が最も多いメモリセルブロックに対して優先的にリフレッシュ動作を行うことができる。

また、第１実施形態では、上記のように、リフレッシュ動作を行う期間において、４つのメモリセルブロック１ａ〜１ｄのうちのリフレッシュ制御回路４により選択された所定のメモリセルブロックに対するアクセス回数が所定回数に達した場合に、選択された所定のメモリセルブロックに含まれるメモリセル２０に対して優先的にリフレッシュ動作が行われるように制御することによって、アクセス回数が比較的少ない段階でリフレッシュ動作が行われるのを抑制することができるので、リフレッシュ動作時にメモリセル２０が受けるディスターブの回数を減少させることができる。

図９は、第１実施形態の変形例による強誘電体メモリの動作を説明するための図である。図９を参照して、この第１実施形態の変形例による強誘電体メモリの動作では、上記第１実施形態と異なり、１サイクルの期間内に、アクセス動作とリフレッシュ動作との両方を行う。以下に、メモリセルブロック１ｄに対するアクセス回数が最も多い場合について説明する。

具体的には、まず、図９の期間Ｔ_ｎ内において、メモリセルブロック１ａに含まれるメモリセル２０に対してアクセス動作を行う。この後、期間Ｔ_ｎにおける比較回路３の比較データ（出力信号ＭＸＡ〜ＭＸＤ）に基づいて、アクセス回数が最も多いメモリセルブロック１ｄがリフレッシュ制御回路４により選択される。これにより、メモリセルブロック１ｄに含まれるメモリセル２０に対してリフレッシュ動作が行われる。また、図９の期間Ｔ_ｎ＋１内において、メモリセルブロック１ｄに含まれるメモリセル２０に対してアクセス動作を行う。この後、期間Ｔ_ｎ＋１における比較回路３の比較データ（出力信号ＭＸＡ〜ＭＸＤ）に基づいて、アクセス回数が最も多いメモリセルブロック１ｄがリフレッシュ制御回路４により選択される。これにより、メモリセルブロック１ｄに含まれるメモリセル２０に対してリフレッシュ動作が行われる。すなわち、図９の期間Ｔ_ｎ＋１では、１サイクルの期間内に、同一のメモリセルブロック１ｄに含まれるメモリセル２０に対して、アクセス動作とリフレッシュ動作との両方が行われる。

上記のように強誘電体メモリを動作させた場合においても、上記第１実施形態と同様の効果を得ることができる。

（第２実施形態）
図１０は、本発明の第２実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。図１１は、図１０に示した第２実施形態による強誘電体メモリの比較回路の構成を説明するための模式図であり、図１２は、図１１に示した第２実施形態の比較回路の詳細な構成を説明するための回路図である。図１０〜図１２を参照して、この第２実施形態では、上記第１実施形態と異なり、４つのメモリセルブロック１ａ〜１ｄの各々に対するアクセス回数が多い順番を検出する場合について説明する。

この第２実施形態では、図１０に示すように、図２に示した第１実施形態の構成において、比較回路３に代えて、４つのメモリセルブロック１ａ〜１ｄの各々に対するアクセス回数が多い順番を検出することが可能な比較回路５０が設けられている。なお、第２実施形態の比較回路５０以外の構成は、上記第１実施形態と同様である。

第２実施形態の比較回路５０は、図１１に示すように、各カウンタ回路部２２ａ〜２２ｄ（図１０参照）から出力されるカウント信号ＣＮＴＡ〜ＣＮＴＤが入力されると、順番データとしての出力信号ＭＸＡ〜ＭＸＤが出力されるように構成されている。この出力信号ＭＸＡ〜ＭＸＤは、２ビット信号であり、出力信号ＭＸＡ〜ＭＸＤは、それぞれ、メモリセルブロック１ａ〜１ｄ（図１０参照）に対応する。たとえば、４つのメモリセルブロック１ａ〜１ｄの各々に対するアクセス回数が、メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄの順番で多い場合には、出力信号ＭＸＡ、ＭＸＢ、ＭＸＣおよびＭＸＤが、それぞれ、「１１」、「１０」、「０１」および「００」となる。すなわち、比較回路５０は、４つのメモリセルブロック１ａ〜１ｄにおいて、アクセス回数が多い方から順に、対応する出力信号が「１１」、「１０」、「０１」および「００」となるように構成されている。

比較回路５０の具体的な回路構成としては、図１２に示すように、比較回路５０の内部に、２つの１０ビット信号を比較する６つの比較器３１ａ〜３１ｆが配置されている。この比較器３１ａ〜３１ｆは、それぞれ、図５に示した第１実施形態の比較回路３の内部に配置された比較器３１ａ〜３１ｆと同様の回路構成を有する。すなわち、比較器３１ａ〜３１ｆからは、それぞれ、１ビットの出力信号ＭＸＹ１〜ＭＸＹ６が出力される。

また、比較回路５０の内部には、出力信号ＭＸＡ〜ＭＸＤの各々に対応する回路部５１〜５４が配置されている。回路部５１は、４つのＡＮＤ回路部５１ａ〜５１ｄと、２つのＯＲ回路部５１ｅおよび５１ｆとによって構成されている。ＡＮＤ回路部５１ａには、出力信号ＭＸＹ１、ＭＸＹ２およびＭＸＹ３が入力される。ＡＮＤ回路部５１ｂには、出力信号ＭＸＹ４およびＭＸＹ５が入力される。ＡＮＤ回路部５１ｃには、出力信号ＭＸＹ３およびＭＸＹ４が入力される。ただし、ＡＮＤ回路部５１ｃに入力される出力信号ＭＸＹ４は、インバータ５５ｄにより反転される。ＡＮＤ回路部５１ｄには、出力信号ＭＸＹ４およびＭＸＹ６が入力される。ただし、ＡＮＤ回路部５１ｄに入力される出力信号ＭＸＹ４は、インバータ５５ｄにより反転される。

また、ＯＲ回路部５１ｅには、ＡＮＤ回路部５１ａおよび５１ｂの出力信号が入力される。ＯＲ回路部５１ｆには、ＡＮＤ回路部５１ａ、５１ｃおよび５１ｄの出力信号が入力される。そして、上記した２ビットの出力信号ＭＸＡを構成する１ビット信号ＭＸＡ１は、ＯＲ回路部５１ｅから出力されるとともに、２ビットの出力信号ＭＸＡを構成する１ビット信号ＭＸＡ０は、ＯＲ回路部５１ｆから出力される。

また、回路部５２は、１２個のＡＮＤ回路部５２ａ〜５２ｌと、４つのＯＲ回路部５２ｍ〜５２ｐと、３つのＥｘ−ＯＲ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）回路部５２ｑ〜５２ｓとによって構成されている。ＡＮＤ回路部５２ａには、出力信号ＭＸＹ３、ＭＸＹ４およびＭＸＹ５が入力される。ＡＮＤ回路部５２ｂには、出力信号ＭＸＹ３およびＭＸＹ５が入力される。ただし、ＡＮＤ回路部５２ｂに入力される出力信号ＭＸＹ３およびＭＸＹ５は、それぞれ、インバータ５５ｃおよび５５ｅにより反転される。ＡＮＤ回路部５２ｃには、出力信号ＭＸＹ２、ＭＸＹ３およびＭＸＹ４が入力される。ただし、ＡＮＤ回路部５２ｃに入力される出力信号ＭＸＹ２およびＭＸＹ４は、それぞれ、インバータ５５ｂおよび５５ｄにより反転される。Ｅｘ−ＯＲ回路部５２ｑには、出力信号ＭＸＹ４およびＭＸＹ５が入力される。

また、ＯＲ回路部５２ｍには、ＡＮＤ回路部５２ａおよび５２ｂの出力信号が入力される。ＡＮＤ回路部５２ｋには、出力信号ＭＸＹ２およびＯＲ回路部５２ｍの出力信号が入力される。ＡＮＤ回路部５２ｈには、出力信号ＭＸＹ２、ＭＸＹ３およびＥｘ−ＯＲ回路部５２ｑの出力信号が入力される。ただし、ＡＮＤ回路部５２ｈに入力される出力信号ＭＸＹ２およびＭＸＹ３は、それぞれ、インバータ５５ｂおよび５５Ｃにより反転される。ＯＲ回路部５２ｏには、ＡＮＤ回路部５２ｃ、５２ｈおよび５２ｋの出力信号が入力される。そして、上記した２ビットの出力信号ＭＸＢを構成する１ビット信号ＭＸＢ１は、ＯＲ回路部５２ｏから出力される。

また、ＡＮＤ回路部５２ｄには、出力信号ＭＸＹ２、ＭＸＹ３、ＭＸＹ４およびＭＸＹ６が入力される。ただし、ＡＮＤ回路部５２ｄに入力される出力信号ＭＸＹ４は、インバータ５５ｄにより反転される。Ｅｘ−ＯＲ回路部５２ｒには、出力信号ＭＸＹ２およびＭＸＹ３が入力される。ＡＮＤ回路部５２ｅには、出力信号ＭＸＹ１、ＭＸＹ２およびＭＸＹ３が入力される。ただし、ＡＮＤ回路部５２ｅに入力される出力信号ＭＸＹ１は、インバータ５５ａにより反転される。ＡＮＤ回路部５２ｆには、出力信号ＭＸＹ３およびＭＸＹ４が入力される。Ｅｘ−ＯＲ回路部５２ｓには、出力信号ＭＸＹ４およびＭＸＹ６が入力される。ＡＮＤ回路部５２ｇには、出力信号ＭＸＹ１、ＭＸＹ２、ＭＸＹ３およびＭＸＹ６が入力される。ただし、ＡＮＤ回路部５２ｇに入力される出力信号ＭＸＹ２、ＭＸＹ３およびＭＸＹ６は、それぞれ、インバータ５５ｂ、５５ｃおよび５５ｆにより反転される。

また、ＡＮＤ回路部５２ｉには、出力信号ＭＸＹ１およびＥｘ−ＯＲ回路部５２ｒの出力信号が入力される。ＡＮＤ回路部５２ｊには、出力信号ＭＸＹ３およびＥｘ−ＯＲ回路部５２ｓの出力信号が入力される。ただし、ＡＮＤ回路部５２ｊに入力される出力信号ＭＸＹ３およびＥｘ−ＯＲ回路部５２ｓの出力信号は、それぞれ、インバータ５５ｃおよび５５ｇにより反転される。ＯＲ回路部５２ｎには、ＡＮＤ回路部５２ｆおよび５２ｊの出力信号が入力される。ＡＮＤ回路部５２ｌには、出力信号ＭＸＹ１、ＭＸＹ２およびＯＲ回路部５２ｎの出力信号が入力される。ただし、ＡＮＤ回路部５２ｌに入力される出力信号ＭＸＹ１およびＭＸＹ２は、それぞれ、インバータ５５ａおよび５５ｂにより反転される。また、ＯＲ回路部５２ｐには、ＡＮＤ回路部５２ｄ、５２ｅ、５２ｇ、５２ｉおよび５２ｌの出力信号が入力される。そして、上記した２ビットの出力信号ＭＸＢを構成する１ビット信号ＭＡＸ０は、ＯＲ回路部５２ｐから出力される。

また、回路部５３は、９つのＡＮＤ回路部５３ａ〜５３ｉと、２つのＯＲ回路部５３ｊおよび５３ｋと、３つのＥｘ−ＯＲ回路部５３ｌ〜５３ｎとによって構成されている。ＡＮＤ回路部５３ａには、出力信号ＭＸＹ１、ＭＸＹ２およびＭＸＹ３が入力される。ただし、ＡＮＤ回路部５３ａに入力される出力信号ＭＸＹ２およびＭＸＹ３は、それぞれ、インバータ５５ｂおよび５５ｃにより反転される。ＡＮＤ回路部５３ｂには、出力信号ＭＸＹ１、ＭＸＹ２およびＭＸＹ３が入力される。ただし、ＡＮＤ回路部５３ｂに入力される出力信号ＭＸＹ１およびＭＸＹ３は、それぞれ、インバータ５５ａおよび５５ｃにより反転される。ＡＮＤ回路部５３ｃには、出力信号ＭＸＹ１、ＭＸＹ２およびＭＸＹ３が入力される。ただし、ＡＮＤ回路部５３ｃに入力される出力信号ＭＸＹ１およびＭＸＹ２は、それぞれ、インバータ５５ａおよび５５ｂにより反転される。ＡＮＤ回路部５３ｄには、出力信号ＭＸＹ１、ＭＸＹ２、ＭＸＹ３、ＭＸＹ４およびＭＸＹ５が入力される。ただし、ＡＮＤ回路部５３ｄに入力される出力信号ＭＸＹ１、ＭＸＹ２、ＭＸＹ３、ＭＸＹ４およびＭＸＹ５は、それぞれ、インバータ５５ａ、５５ｂ、５５ｃ、５５ｄおよび５５ｅにより反転される。また、Ｅｘ−ＯＲ回路部５３ｌには、出力信号ＭＸＹ４およびＭＸＹ５が入力される。

また、ＡＮＤ回路部５３ｇには、出力信号ＭＸＹ１およびＥｘ−ＯＲ回路部５３ｌの出力信号が入力される。また、ＯＲ回路部５３ｊには、ＡＮＤ回路部５３ａ、５３ｂ、５３ｃ、５３ｄおよび５３ｇの出力信号が入力される。そして、上記した２ビットの出力信号ＭＸＣを構成する１ビット信号ＭＸＣ１は、ＯＲ回路部５３ｊから出力される。

また、Ｅｘ−ＯＲ回路部５３ｍには、出力信号ＭＸＹ１およびＭＸＹ４が入力される。ＡＮＤ回路部５３ｅには、出力信号ＭＸＹ３、ＭＸＹ４、ＭＸＹ５およびＭＸＹ６が入力される。ただし、ＡＮＤ回路部５３ｅに入力される出力信号ＭＸＹ４、ＭＸＹ５およびＭＸＹ６は、それぞれ、インバータ５５ｄ、５５ｅおよび５５ｆにより反転される。またＥｘ−ＯＲ回路部５３ｎには、出力信号ＭＸＹ３およびＭＸＹ６が入力される。また、ＡＮＤ回路部５３ｆには、ＭＸＹ１、ＭＸＹ２、ＭＸＹ３およびＭＸＹ４が入力される。ただし、ＡＮＤ回路部５３ｆに入力される出力信号ＭＸＹ１、ＭＸＹ２およびＭＸＹ４は、それぞれ、インバータ５５ａ、５５ｂおよび５５ｄにより反転される。

また、ＡＮＤ回路部５３ｈには、出力信号ＭＸＹ３、ＭＸＹ５およびＥｘ−ＯＲ回路部５３ｍの出力信号が入力される。ただし、ＡＮＤ回路部５３ｈに入力される出力信号ＭＸＹ３およびＭＸＹ５は、それぞれ、インバータ５５ｃおよび５５ｅにより反転される。ＡＮＤ回路部５３ｉには、出力信号ＭＸＹ４、ＭＸＹ５およびＥｘ−ＯＲ回路部５３ｎの出力信号が入力される。ただし、ＡＮＤ回路部５３ｉに入力されるＥｘ−ＯＲ回路部５３ｎの出力信号は、インバータ５５ｈにより反転される。また、ＯＲ回路部５３ｋには、ＡＮＤ回路部５３ｅ、５３ｆ、５３ｈおよび５３ｉの出力信号が入力される。そして、上記した２ビットの出力信号ＭＸＣを構成する１ビット信号ＭＸＣ０は、ＯＲ回路部５３ｋから出力される。

また、回路部５４は、４つのＡＮＤ回路部５４ａ〜５４ｄと、２つのＯＲ回路部５４ｅおよび５４ｆとによって構成されている。ＡＮＤ回路部５４ａには、出力信号ＭＸＹ２およびＭＸＹ３が入力される。ただし、ＡＮＤ回路部５４ａに入力される出力信号ＭＸＹ２およびＭＸＹ３は、それぞれ、インバータ５５ｂおよび５５ｃにより反転される。ＡＮＤ回路部５４ｂには、出力信号ＭＸＹ４およびＭＸＹ５が入力される。ただし、ＡＮＤ回路部５４ｂに入力される出力信号ＭＸＹ４およびＭＸＹ５は、それぞれ、インバータ５５ｄおよび５５ｅにより反転される。また、ＡＮＤ回路部５４ｃには、出力信号ＭＸＹ１およびＭＸＹ３が入力される。ただし、ＡＮＤ回路部５４ｃに入力される出力信号ＭＸＹ１およびＭＸＹ３は、それぞれ、インバータ５５ａおよび５５ｃにより反転される。ＡＮＤ回路部５４ｄには、出力信号ＭＸＹ４およびＭＸＹ６が入力される。ただし、ＡＮＤ回路部５４ｄに入力される出力信号ＭＸＹ６は、インバータ５５ｆにより反転される。

また、ＯＲ回路部５４ｅには、ＡＮＤ回路部５４ａおよび５４ｂの出力信号が入力される。ＯＲ回路部５４ｆには、ＡＮＤ回路部５４ｃおよび５４ｄの出力信号が入力される。そして、上記した２ビットの出力信号ＭＸＤを構成する１ビット信号ＭＸＤ１は、ＯＲ回路部５４ｅから出力されるとともに、２ビットの出力信号ＭＸＤを構成する１ビット信号ＭＸＤ０は、ＯＲ回路部５４ｆから出力される。

第２実施形態では、上記のように比較回路５０を構成することによって、４つのメモリセルブロック１ａ〜１ｄの各々に対するアクセス回数が多い順番を検出することが可能となる。

そして、第２実施形態では、図１０に示すように、リフレッシュ制御回路４は、比較回路５０から出力される順番データ（出力信号ＭＸＡ〜ＭＸＤ）に基づいて、リフレッシュ動作を制御する。

図１３は、本発明の第２実施形態による強誘電体メモリの動作の一例を説明するための図である。次に、図１０〜図１３を参照して、第２実施形態による強誘電体メモリの動作について説明する。なお、第２実施形態では、アクセス動作とリフレッシュ動作とが並行して行われる。

この第２実施形態では、上記第１実施形態と同様、比較回路５０において、アクセス動作がアクセス検出部５により検出される毎に、各メモリセルブロック１ａ〜１ｄに対するアクセス回数の比較動作が行われる。以下に、上記第１実施形態と同様、メモリセルブロック１ａに対するアクセス回数が１０００回、メモリセルブロック１ｂに対するアクセス回数が１００１回、メモリセルブロック１ｃに対するアクセス回数が１００２回、および、メモリセルブロック１ｄに対するアクセス回数が１００３回である場合に行われる比較動作について説明する。

まず、図１２に示すように、各メモリセルブロック１ａ〜１ｄ（図１０参照）に対するアクセス回数が上記した回数である場合には、上記第１実施形態と同様、比較器３１ａ〜３１ｆからの出力信号ＭＸＹ１〜ＭＸＹ６は、全て「０」となる。この場合には、回路部５１から出力される出力信号ＭＸＡ１およびＭＸＡ０が「０」となる。また、回路部５２から出力される出力信号ＭＸＢ１が「０」となるとともに、出力信号ＭＸＢ０が「１」となる。また、回路部５３から出力される出力信号ＭＸＣ１が「１」となるとともに、出力信号ＭＸＣ０が「０」となる。また、回路部５４から出力される出力信号ＭＸＤ１およびＭＸＤ０が「１」となる。このように、４つのメモリセルブロック１ａ〜１ｄの各々に対するアクセス回数が、メモリセルブロック１ｄ、１ｃ、１ｂおよび１ａの順番で多い場合には、比較回路５０から出力される出力信号ＭＸＡ、ＭＸＢ、ＭＸＣおよびＭＸＤ（図１１参照）が、それぞれ、「００」、「０１」、「１０」および「１１」となる。

具体的には、回路部５１では、ＡＮＤ回路部５１ａに、ビット値が「０」の３つの出力信号ＭＸＹ１、ＭＸＹ２およびＭＸＹ３が入力される。これにより、ＡＮＤ回路部５１ａからは、ビット値が「０」の信号が出力される。また、ＡＮＤ回路部５１ｂには、ビット値が「０」の２つの出力信号ＭＸＹ４およびＭＸＹ５が入力される。これにより、ＡＮＤ回路部５１ｂからは、ビット値が「０」の信号が出力される。したがって、ＯＲ回路部５１ｅに入力される２つの信号が「０」となるので、ＯＲ回路部５１ｅから出力される出力信号ＭＸＡ１が「０」となる。

また、回路部５１において、ＡＮＤ回路部５１ｃには、ビット値が「０」の出力信号ＭＸＹ３と、インバータ５５ｄにより反転されたビット値が「１」の出力信号ＭＸＹ４とが入力される。これにより、ＡＮＤ回路部５１ｃからは、ビット値が「０」の信号が出力される。また、ＡＮＤ回路部５１ｄには、インバータ５５ｄにより反転されたビット値が「１」の信号と、ビット値が「０」の出力信号ＭＸＹ６とが入力される。これにより、ＡＮＤ回路部５１ｄからは、ビット値が「０」の信号が出力される。したがって、ＯＲ回路部５１ｆに入力される２つの信号が「０」となるので、ＯＲ回路部５１ｆから出力される出力信号ＭＸＡ０が「０」となる。

その結果、メモリセルブロック１ａに対応する出力信号ＭＸＡの２桁目が「０」となり、出力信号ＭＸＡの１桁目が「０」となる。すなわち、比較回路５０から出力される出力信号ＭＸＡが「００」となる。

なお、回路部５２〜５４においても、上記した回路部５１と同様の動作が行われる。すなわち、回路部５２では、ＯＲ回路部５２ｏから出力される出力信号ＭＸＢ１が「０」となり、ＯＲ回路部５２ｐから出力される出力信号ＭＸＢ０が「１」となる。また、回路部５３では、ＯＲ回路部５３ｊから出力される出力信号ＭＸＣ１が「１」となり、ＯＲ回路部５３ｋから出力される出力信号ＭＸＣ０が「０」となる。また、回路部５４では、ＯＲ回路部５４ｅから出力される出力信号ＭＸＤ１が「１」となり、ＯＲ回路部５４ｆから出力される出力信号ＭＸＤ０が「１」となる。

このように、第２実施形態では、比較回路５０において、出力信号ＭＸＡ、ＭＸＢ、ＭＸＣおよびＭＸＤが、それぞれ、「００」、「０１」、「１０」および「１１」となることによって、メモリセルブロック１ｄ、１ｃ、１ｂおよび１ａの順番でアクセス回数が多いことが検出される。

なお、たとえば、４つのメモリセルブロック１ａ〜１ｄの各々に対するアクセス回数が、メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄの順番で多い場合には、比較器３１ａ〜３１ｆからの出力信号ＭＸＹ１〜ＭＸＹ６が全て「１」となる。この場合には、回路部５１から出力される出力信号ＭＸＡ１およびＭＸＡ０が「１」となる。また、回路部５２から出力される出力信号ＭＸＢ１が「１」となるとともに、出力信号ＭＸＢ０が「０」となる。また、回路部５３から出力される出力信号ＭＸＣ１が「０」となるとともに、出力信号ＭＸＣ０が「１」となる。また、回路部５４から出力される出力信号ＭＸＤ１およびＭＸＤ０が「０」となる。したがって、４つのメモリセルブロック１ａ〜１ｄの各々に対するアクセス回数が、メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄの順番で多い場合には、比較回路５０から出力される出力信号ＭＸＡ、ＭＸＢ、ＭＸＣおよびＭＸＤが、それぞれ、「１１」、「１０」、「０１」および「００」となる。

また、第２実施形態では、図１３に示すように、アクセス動作と並行して、リフレッシュ動作を行う。以下に、期間Ｔ_ｎ−１の時点において、メモリセルブロック１ａに対するアクセス回数が１０００回、メモリセルブロック１ｂに対するアクセス回数が１００１回、メモリセルブロック１ｃに対するアクセス回数が１００２回、および、メモリセルブロック１ｄに対するアクセス回数が１００３回である場合に、期間Ｔ_ｎ以降に行われるリフレッシュ動作について説明する。

まず、期間Ｔ_ｎにおいて、メモリセルブロック１ａに含まれるメモリセル２０に対してアクセス動作を行う。この際、リフレッシュ制御回路４は、期間Ｔ_ｎの直前のアクセス動作が行われた期間Ｔ_ｎ−１における順番データ（出力信号ＭＸＡ〜ＭＸＤ）に基づいて、メモリセルブロック１ａ以外のメモリセルブロック１ｂ〜１ｄのうちで、アクセス回数が最も多いメモリセルブロック１ｄを選択する。この後、リフレッシュ制御回路４は、メモリセルブロック１ｄに対するアクセス回数が所定回数（たとえば、１０００回）に達していれば、メモリセルブロック１ｄに含まれるメモリセル（図示せず）に対してリフレッシュ動作が行われるように、ロウデコーダ２に対してリフレッシュ動作を開始させるための制御信号を出力する。その結果、期間Ｔ_ｎにおいて、メモリセルブロック１ｄに含まれる１２８本のワード線のうちの１本のワード線を介してのリフレッシュ動作が行われる。

この後の期間Ｔ_ｎ＋１では、メモリセルブロック１ｄに含まれるメモリセル２０に対してアクセス動作を行う。この際、リフレッシュ制御回路４は、期間Ｔ_ｎ＋１の直前のアクセス動作が行われた期間Ｔ_ｎにおける順番データ（出力信号ＭＸＡ〜ＭＸＤ）に基づいて、メモリセルブロック１ｄ以外のメモリセルブロック１ａ〜１ｃのうちで、最もアクセス回数が多いメモリセルブロック１ｃを選択する。すなわち、期間Ｔ_ｎ＋１では、４つのメモリセルブロックのうちのアクセス回数が２番目に多いメモリセルブロック１ｃを選択する。そして、リフレッシュ制御回路４は、メモリセルブロック１ｃに含まれるメモリセル２０に対してリフレッシュ動作が行われるように制御する。

なお、第２実施形態による強誘電体メモリの上記以外の動作は、上記第１実施形態の強誘電体メモリの動作と同様である。

第２実施形態では、上記のように、各カウンタ回路部２２ａ〜２２ｄで検出されたカウント回数を比較することにより、４つのメモリセルブロック１ａ〜１ｄの各々に対するカウント回数が多い順番を検出する比較回路５０を設けることによって、４つのメモリセルブロック１ａ〜１ｄのうちの２つ以上のメモリセルブロックの各々に対するアクセス回数がリフレッシュ動作の必要な所定回数に達している場合に、リフレッシュ制御回路４により制御されるリフレッシュ動作を行う期間毎に、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックをリフレッシュ制御回路４により選択することができる。これにより、リフレッシュ制御回路４により制御されるリフレッシュ動作を行う期間毎に、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックに対して優先的にリフレッシュ動作を行うことができる。したがって、４つのメモリセルブロック１ａ〜１ｄのうちの所定のメモリセルブロックに対してアクセス動作が集中的に行われてその所定のメモリセルブロックに対するアクセス回数が多くなった場合には、その時点で、その所定のメモリセルブロックに対してリフレッシュ動作を行うことができるので、その所定のメモリセルブロックに含まれるメモリセル２０にディスターブが累積するのを抑制することができる。その結果、ディスターブによるデータの消失を抑制することができる。

また、第２実施形態では、上記のように、アクセス動作とリフレッシュ動作とを並行して行うことによって、アクセス動作が行われる期間にもリフレッシュ動作が行われるので、アクセス動作が行われない期間にのみリフレッシュ動作を行う場合に比べて、メモリセルアレイ１内の全てのメモリセル（図示せず）に対するリフレッシュ動作を早く終わらせることができる。

また、第２実施形態では、上記のように、比較回路５０を、４つのメモリセルブロック１ａ〜１ｄの各々に対するカウント回数が多い順番を検出することが可能なように構成することによって、リフレッシュ制御回路４により制御されるリフレッシュ動作を行う期間において、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックをリフレッシュ制御回路４により選択することができることに加えて、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が２番目に多いメモリセルブロックをリフレッシュ制御回路４により選択することもできる。これにより、リフレッシュ動作がアクセス動作と並行して行われる場合において、リフレッシュ動作を行う所定の期間にアクセス回数が最も多いメモリセルブロックに対してアクセス動作が行われていれば、その所定の期間にアクセス回数が２番目に多いメモリセルブロックに対してリフレッシュ動作を行うことができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
図１４は、本発明の第３実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。図１４を参照して、この第３実施形態では、上記第１および第２実施形態と異なり、メモリセルアレイ１内の全てのメモリセルに対するアクセス回数を検出する場合の例を説明する。

この第３実施形態では、図１４に示すように、図３に示した第１実施形態の構成において、メモリセルアレイ１内の全てのメモリセル（図示せず）に対するアクセス回数を検出するためのカウンタ６１がさらに設けられている。なお、カウンタ６１は、本発明の「第２回数検出手段」の一例である。このカウンタ６１は、アクセス検出部５により全てのメモリセルに対するアクセス動作が検出される毎に、カウント回数が＋１だけカウントアップされるように構成されている。

そして、第３実施形態では、リフレッシュ制御回路４は、カウンタ６１によりメモリセルアレイ１内の全てのメモリセルに対するアクセス回数が所定回数に達したことが検出された場合に、比較回路３から出力される比較データに基づいて、リフレッシュ動作を制御する。

なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。

次に、図１４を参照して、第３実施形態の強誘電体メモリの動作について説明する。

まず、電源の立ち上げ時に、図１４に示したカウンタ６１をリセットするとともに、４つのカウンタ回路部２２ａ〜２２ｄの全てをリセットする。この後、アクセス動作がアクセス検出部５により検出されることによって、メモリセル（図示せず）に対するアクセス動作が行われる。また、カウンタ６１では、アクセス動作がアクセス検出部５により検出される毎に、カウント回数が＋１だけカウントアップされる。さらに、４つのカウンタ回路部２２ａ〜２２ｄのうちのアクセス動作が行われたメモリセルブロックに対応するカウンタ回路部においても、アクセス動作がアクセス検出部５により検出される毎に、カウント回数が＋１だけカウントアップされる。

また、第３実施形態では、上記第１実施形態と同様、比較回路３において、アクセス動作がアクセス検出部５により検出される毎に、各メモリセルブロック１ａ〜１ｄに対するアクセス回数の比較動作が行われる。

次に、第３実施形態では、リフレッシュ制御回路４は、カウンタ６１により検出されたメモリセルアレイ１内の全てのメモリセルに対するアクセス回数が所定回数に達した場合に、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックを選択する。この後、リフレッシュ制御回路４は、選択されたメモリセルブロックに対するアクセス回数が所定回数（たとえば、１０００回）に達していれば、選択されたメモリセルブロックに含まれるメモリセルに対してリフレッシュ動作が行われるように、ロウデコーダ２に対してリフレッシュ動作を開始させるための制御信号を出力する。

なお、第３実施形態による強誘電体メモリの上記以外の動作は、上記第１実施形態の強誘電体メモリと同様である。

第３実施形態では、上記のように構成することによって、上記第１実施形態と同様、リフレッシュ動作を行う期間毎に、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックをリフレッシュ制御回路４により選択することができる。したがって、４つのメモリセルブロック１ａ〜１ｄのうちの所定のメモリセルブロックに対してアクセス動作が集中的に行われてその所定のメモリセルブロックに対するアクセス回数が最も多くなった場合には、その時点で、その所定のメモリセルブロックに対してリフレッシュ動作を行うことができるので、その所定のメモリセルブロックに含まれるメモリセル（図示せず）にディスターブが累積するのを抑制することができる。その結果、上記第１実施形態と同様、ディスターブによるデータの消失を抑制することができる。

また、第３実施形態では、上記のように、メモリセルアレイ１内の全てのメモリセル（図示せず）に対するアクセス回数を検出するカウンタ６１を設け、かつ、カウンタ６１によりメモリセルアレイ１内の全てのメモリセルに対するアクセス回数の合計が所定回数に達したことが検出された場合に、比較回路３から出力される比較データに基づいて、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックを選択するとともに、その選択されたアクセス回数が最も多いメモリセルブロックに含まれるメモリセルに対してリフレッシュ動作が行われるように制御することによって、４つのメモリセルブロック１ａ〜１ｄの各々に対するアクセス回数を検出して、４つのメモリセルブロック１ａ〜１ｄの各々に対する所定のアクセス回数毎にリフレッシュ動作を行う場合と異なり、一定のアクセス回数毎に定期的にリフレッシュ動作を行うことができる。これにより、リフレッシュ動作時に通常のアクセス動作を一時待機させるなどの制御を一定のアクセス回数毎に定期的に行うことができるので、強誘電体メモリの制御を簡素化することができる。

なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。

（第４実施形態）
図１５は、本発明の第４実施形態による強誘電体メモリの詳細な構成を説明するための模式図であり、図１６は、図１５に示した第４実施形態による強誘電体メモリのメモリセルブロックおよびロウデコーダの詳細な構成を説明するための模式図である。図１５および図１６を参照して、この第４実施形態では、上記第３実施形態の構成において、複数のワード線ＷＬの各々に接続される所定数のメモリセル２０毎のアクセス動作の有無を保持する場合の例を説明する。

この第４実施形態では、図１５および図１６に示すように、図１４に示した第３実施形態の構成において、複数のワード線ＷＬの各々に対してラッチ回路部６２が１つずつ設けられている。なお、ラッチ回路部６２は、本発明の「保持手段」の一例である。このラッチ回路部６２は、複数のワード線ＷＬの各々に接続される所定数のメモリセル２０毎のアクセス動作の有無を保持する機能を有する。具体的には、ラッチ回路部６２は、対応するワード線ＷＬを介してのアクセス動作が有った場合に、Ｈレベルのデータを保持する一方、対応するワード線ＷＬを介してのアクセス動作が無い場合に、Ｌレベルのデータを保持するように構成されている。

そして、第４実施形態では、リフレッシュ制御回路４は、カウンタ６１によりメモリセルアレイ１内の全てのメモリセル２０に対するアクセス回数が所定回数に達したことが検出された場合に、比較回路３から出力される比較データと、ラッチ回路部６２が保持する保持データとに基づいて、リフレッシュ動作を制御する。

なお、第４実施形態のその他の構成は、上記第３実施形態と同様である。

次に、図１５および図１６を参照して、第４実施形態の強誘電体メモリの動作について説明する。

この第４実施形態では、所定のメモリセル２０に対してアクセス動作が行われると、その所定のメモリセル２０が接続されたワード線ＷＬに対応するラッチ回路部６２の保持データがＨレベルに変化する。

そして、たとえば、カウンタ回路部２２ａによりメモリセルブロック１ａに対するアクセス回数が所定回数（たとえば、１０００回）に達したことが検出されたときに、メモリセルブロック１ａに対応する複数のラッチ回路部６２の保持データが全てＨレベルである場合には、メモリセルブロック１ａに対応する全てのラッチ回路部６２の保持データがＬレベルに変化して固定される。その一方、メモリセルブロック１ａに対応する複数のラッチ回路部６２の保持データがＨレベルおよびＬレベルの両方を含む場合には、メモリセルブロック１ａに対応する全てのラッチ回路部６２の保持データがＨレベルに変化して固定される。

次に、第４実施形態では、リフレッシュ制御回路４は、カウンタ６１により検出されたメモリセルアレイ１内の全てのメモリセル２０に対するアクセス回数が所定回数に達した場合に、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックを選択する。この後、リフレッシュ制御回路４は、選択されたメモリセルブロックに対するアクセス回数が所定回数（たとえば、１０００回）に達していれば、選択されたメモリセルブロックに含まれるメモリセル２０に対してリフレッシュ動作が行われるように、ロウデコーダ２に対してリフレッシュ動作を開始させるための制御信号を出力する。

この際、リフレッシュ制御回路４は、選択されたメモリセルブロックに対応するラッチ回路部６２の保持データに基づいて、リフレッシュ動作を行うワード線ＷＬを選択するためのロウアドレスをロウデコーダ回路部２ａへ出力する。すなわち、リフレッシュ制御回路４は、選択されたメモリセルブロックに対応する全てのラッチ回路部６２の保持データがＨレベルである場合には、選択されたメモリセルブロックに含まれる全てのワード線ＷＬのロウアドレスをロウデコーダ回路部２ａへ出力する。その一方、リフレッシュ制御回路４は、選択されたメモリセルブロックに対応する全てのラッチ回路部６２の保持データがＬレベルである場合には、選択されたメモリセルブロックに含まれる全てのワード線ＷＬのロウアドレスをロウデコーダ回路部２ａへ出力しない。これにより、選択されたメモリセルブロックに含まれるワード線ＷＬを介してのアクセス動作が選択されたメモリセルブロックに含まれる全てのワード線ＷＬに対して有った場合と、選択されたメモリセルブロックに含まれるワード線ＷＬを介してのアクセス動作が全く無かった場合とには、選択されたメモリセルブロックに含まれるメモリセル２０に対するリフレッシュ動作が行われない。

その一方、選択されたメモリセルブロックにおいて、アクセス動作が有ったワード線ＷＬとアクセス動作が無かったワード線ＷＬとが混在する場合には、選択されたメモリセルブロックに含まれるメモリセル２０に対してリフレッシュ動作が行われる。

なお、選択されたメモリセルブロックに含まれるワード線ＷＬを介してのアクセス動作が選択されたメモリセルブロックに含まれる全てのワード線ＷＬに対して有った場合に、選択されたメモリセルブロックに含まれるメモリセル２０に対してリフレッシュ動作を行わないのは、以下の理由による。すなわち、選択されたメモリセルブロックに含まれる全てのワード線ＷＬに対してアクセス動作が有った場合には、選択されたメモリセルブロックに含まれるメモリセル２０に対して比較的均一にアクセス動作が行われていると考えられるので、ディスターブによる影響が比較的小さいと考えられるためである。

なお、第４実施形態による強誘電体メモリの上記以外の動作は、上記第１実施形態の強誘電体メモリの動作と同様である。

第４実施形態では、上記のように構成することによって、上記第１実施形態と同様、リフレッシュ動作を行う期間毎に、４つのメモリセルブロック１ａ〜１ｄのうちのアクセス回数が最も多いメモリセルブロックをリフレッシュ制御回路４により選択することができる。したがって、４つのメモリセルブロック１ａ〜１ｄのうちの所定のメモリセルブロックに対してアクセス動作が集中的に行われてその所定のメモリセルブロックに対するアクセス回数が最も多くなった場合には、その時点で、その所定のメモリセルブロックに対してリフレッシュ動作を行うことができるので、その所定のメモリセルブロックに含まれるメモリセル２０にディスターブが累積するのを抑制することができる。その結果、ディスターブによるデータの消失を抑制することができる。

また、第４実施形態では、上記のように、複数のワード線ＷＬの各々に接続される所定数のメモリセル２０毎のアクセス動作の有無を保持するラッチ回路部６２を設けることによって、４つのメモリセルブロック１ａ〜１ｄのうちの所定のメモリセルブロックに対応するワード線ＷＬを介してのアクセス動作が所定のメモリセルブロックに対応する全てのワード線ＷＬに対して行われた場合に、所定のメモリセルブロックに対するアクセス動作が行われないように制御することができる。これにより、リフレッシュ動作時にメモリセル２０が受けるディスターブの回数を減少させることができる。

なお、第４実施形態のその他の効果は、上記第３実施形態と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第４実施形態では、本発明によるメモリの一例として強誘電体メモリを例にとって説明したが、本発明はこれに限らず、強誘電体メモリ以外の不揮発性メモリについても本発明を適用することができる。

また、上記第１〜第４実施形態では、１つのメモリセルブロックに対して１２８本のワード線を設けたが、本発明はこれに限らず、１つのメモリセルブロックに対して１２８本以外の所定の数のワード線を設けてもよい。

また、上記第１実施形態では、リフレッシュ動作を行う期間毎に、比較回路から出力される出力信号に基づいて、リフレッシュ動作を行うメモリセルブロックを選択したが、本発明はこれに限らず、所定のメモリセルブロックが選択された場合に、その所定のメモリセルブロックに含まれる全てのメモリセルに対するリフレッシュ動作が終了するまで、所定のメモリセルブロックに対するリフレッシュ動作が連続して行われるように制御してもよい。このように構成すれば、所定のメモリセルブロックに含まれる全てのメモリセルに対してリフレッシュ動作が終了していない段階で、リフレッシュ動作が行われるメモリセルブロックが入れ替わる場合のように、所定のメモリセルブロックにおいてリフレッシュ動作がどこまで行われたかを記憶する記憶部を別途設ける必要がない。これにより、強誘電体メモリの構成を簡素化することができる。また、１番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対してリフレッシュ動作が行われている期間に、たとえば、４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対するアクセス動作が集中的に行われた場合には、１番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対するリフレッシュ動作が全て終了した時点で、４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対してリフレッシュ動作を行うことができる。これにより、１番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに対するリフレッシュ動作が終了するまで、そのメモリセルブロックに対するリフレッシュ動作が連続して行われるように制御したとしても、４番目にアクセス回数がリフレッシュ動作の必要な所定回数に達したメモリセルブロックに含まれるメモリセルにディスターブが累積するのを抑制することができる。

また、第１実施形態では、リフレッシュ動作を行う所定の期間に、比較回路から出力される出力信号に基づいて、４つのメモリセルブロックのうちのアクセス回数が最も多いメモリセルブロックを選択するとともに、その選択されたメモリセルブロックに対してリフレッシュ動作を行ったが、本発明はこれに限らず、上記した所定の期間に選択されたメモリセルブロックに対するリフレッシュ動作を、所定の期間以降の別の期間に行ってもよい。

また、第２実施形態では、アクセス動作と並行してリフレッシュ動作を行うようにしたが、本発明はこれに限らず、アクセス動作が行われる期間以外の期間にリフレッシュ動作を行ってもよい。

また、第２実施形態では、アクセス動作と並行してリフレッシュ動作を行う場合において、アクセス動作が行われるメモリセルブロック以外の３つのメモリセルブロックのうちで、アクセス回数が最も多いメモリセルブロックに対してリフレッシュ動作が行われるように制御したが、本発明はこれに限らず、アクセス動作が行われるメモリセルブロック以外の３つのメモリセルブロックのうちで、アクセス回数が２番目に多いメモリセルブロックに対してリフレッシュ動作が行われるように制御してもよいし、アクセス回数が３番目に多いメモリセルブロックに対してリフレッシュ動作が行われるように制御してもよい。

本発明の第１実施形態による強誘電体メモリの全体構成を説明するための模式図である。図１に示した第１実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。図１に示した第１実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。図１に示した第１実施形態による強誘電体メモリの比較回路の構成を説明するための模式図である。図４に示した第１実施形態の比較回路の詳細な構成を説明するための回路図である。図４に示した第１実施形態の比較回路の詳細な構成を説明するための回路図である。図４に示した第１実施形態の比較回路の詳細な構成を説明するための回路図である。本発明の第１実施形態による強誘電体メモリの動作の一例を説明するための図である。第１実施形態の変形例による強誘電体メモリの動作を説明するための図である。本発明の第２実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。図１０に示した第２実施形態による強誘電体メモリの比較回路の構成を説明するための模式図である。図１１に示した第２実施形態の比較回路の詳細な構成を説明するための回路図である。本発明の第２実施形態による強誘電体メモリの動作の一例を説明するための図である。本発明の第３実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。本発明の第４実施形態による強誘電体メモリの詳細な構成を説明するための模式図である。図１５に示した第４実施形態による強誘電体メモリのメモリセルブロックおよびロウデコーダの詳細な構成を説明するための模式図である。

符号の説明

１メモリセルアレイ
１ａ、１ｂ、１ｃ、１ｄメモリセルブロック
３、５０比較回路（比較手段）
４リフレッシュ制御回路（リフレッシュ手段）
２０メモリセル
２２ａ、２２ｂ、２２ｃ、２２ｄカウンタ回路部（第１回数検出手段）
６１カウンタ（第２回数検出手段）
６２ラッチ回路部（保持手段）

Claims

複数の不揮発性のメモリセルをそれぞれ有する複数のメモリセルブロックを含むメモリセルアレイと、
前記複数のメモリセルブロックの各々に対するアクセス回数を検出する第１回数検出手段と、
前記第１回数検出手段により検出されたアクセス回数に基づいて、前記複数のメモリセルブロックのうちのアクセス回数が最も多いメモリセルブロックを検出する比較手段と、
前記比較手段から出力される検出データに基づいて、前記複数のメモリセルブロックのうちの前記検出されたメモリセルブロックを選択することと、前記アクセス回数が最も多い前記選択されたメモリセルブロックに含まれる前記メモリセルにデータを優先的に再書き込みすることとを制御するリフレッシュ手段と
を備えたメモリ。
複数の不揮発性のメモリセルをそれぞれ有する複数のメモリセルブロックを含むメモリセルアレイと、
前記複数のメモリセルブロックの各々に対するアクセス回数を検出する第１回数検出手段と、
前記第１回数検出手段により検出されたアクセス回数に基づいて、前記複数のメモリセルブロックに対してアクセス回数が多い順番を検出する比較手段と、
前記比較手段から出力される順番データに基づいて、前記複数のメモリセルブロックのうちのメモリセルブロックを選択することと、前記選択されたメモリセルブロックに含まれる前記メモリセルにデータを再書き込みすることとを制御するリフレッシュ手段と
を備えたメモリ。
前記リフレッシュ手段による再書き込みは、アクセス動作と並行して行われる、請求項１〜２のいずれか１項に記載のメモリ。
前記リフレッシュ手段は、前記リフレッシュ手段により制御される再書き込み動作を行う期間毎に、前記比較手段から出力される前記データに基づいて、前記リフレッシュ手段により制御される再書き込み動作が行われる前記選択されたメモリセルブロックを選択する、請求項１〜３のいずれか１項に記載のメモリ。
前記リフレッシュ手段は、前記選択されたメモリセルブロックに含まれる全ての前記メモリセルにデータを完全に再書き込みするまで、前記選択されたメモリセルブロックにデータを連続して再書き込むことを制御する、請求項１〜３のいずれか１項に記載のメモリ。
前記メモリセルアレイ内の全ての前記メモリセルに対するアクセス回数を検出する第２回数検出手段をさらに備え、
前記リフレッシュ手段は、前記第２回数検出手段により全てのメモリセルに対するアクセス回数の合計が所定回数に達したことが検出された場合に、前記比較手段から出力される前記データに基づいて、前記複数のメモリセルブロックのうちの前記選択されたメモリセルブロックを選択することと、前記選択されたメモリセルブロックに含まれる前記メモリセルにデータを優先的に再書き込みすることとを制御する、請求項１〜５のいずれか１項に記載のメモリ。
複数の前記メモリセルがそれぞれ接続された複数のワード線と、
前記複数のワード線の各々に接続された前記複数のメモリセルのうちの各々のメモリセル上で行われるアクセス動作の有無を保持する保持手段とをさらに備え、
前記リフレッシュ手段は、前記第２回数検出手段により前記全てのメモリセルに対するアクセス回数の合計が前記所定回数に達したことが検出された場合に、前記比較手段から出力される前記データと、前記保持手段に保持されたデータとに基づいて、前記複数のメモリセルブロックのうちの前記選択されたメモリセルブロックを選択することと、前記選択されたメモリセルブロックに含まれる前記メモリセルにデータを再書き込みすることとを制御する、請求項６に記載のメモリ。
前記リフレッシュ手段は、前記選択されたメモリセルブロックに対するアクセス回数が所定回数に達している場合に、前記選択されたメモリセルブロックに含まれる前記メモリセルにデータを優先的に再書き込むことを制御する、請求項１〜７のいずれか１項に記載のメモリ。
メモリを動作させる方法であって、
前記方法は、
前記メモリのメモリセルアレイのうちの複数のメモリセルブロックに対するアクセス回数を検出することであって、前記複数のメモリセルブロックの各々は、複数の不揮発性のメモリセルを有する、ことと、
前記検出されたアクセス回数に基づいて、前記複数のメモリセルブロックのうちのアクセス回数が最も多いメモリセルブロックを検出することと、
前記複数のメモリセルブロックのうちの前記検出されたメモリセルブロックを選択することと、前記アクセス回数が最も多い前記選択されたメモリセルブロックに含まれる前記メモリセルにデータを優先的に再書き込みすることと
を含む、方法。
前記メモリセルアレイ内の全ての前記メモリセルに対するアクセス回数を検出することと、
全ての前記メモリセルに対して前記アクセス回数を検出することが、全てのメモリセルに対するアクセス回数の合計が所定回数に達したことを検出した場合に、前記選択されたメモリセルブロックに含まれる前記メモリセルにデータを優先的に再書き込みすることと
をさらに含む、請求項９に記載の方法。
前記メモリは、複数のワード線をさらに含み、前記複数のワード線の各々は、前記複数のメモリセルのうちのいくつかに接続されており、
前記方法は、
前記複数のワード線の各々に接続された前記複数のメモリセルのうちのいくつかの各々の上で行われるアクセス動作の有無に関するデータを保持することと、
前記アクセス動作の有無に関する保持されたデータにさらに基づいて、前記複数のメモリセルブロックのうちの前記選択されたメモリセルブロックを選択することと
をさらに含む、請求項１０に記載の方法。
メモリを動作させる方法であって、
前記方法は、
前記メモリのメモリセルアレイのうちの複数のメモリセルブロックに対するアクセス回数を検出することであって、前記複数のメモリセルブロックの各々は、複数の不揮発性のメモリセルを有する、ことと、
前記複数のメモリセルブロックに対して互いにアクセス回数を比較することと、
前記比較することに基づいて、前記複数のメモリセルブロックのうちのメモリセルブロックを選択することと、前記選択されたメモリセルブロックに含まれる前記メモリセルにデータを優先的に再書き込みすることと
を含む、方法。
前記比較することは、前記検出されたアクセス回数に基づいて、前記複数のメモリセルブロックに対してアクセス回数が多い順番を検出することを含み、
前記選択することは、前記検出された回数に基づいて、前記複数のメモリセルブロックのうちのメモリセルブロックを選択することを含む、請求項１２に記載の方法。
前記複数のメモリセルの各々は、強誘電体膜を有する強誘電体キャパシタを含む、請求項１２に記載の方法。