JP4584486B2 - Control and monitoring signal transmission system - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、制御・監視信号伝送システムに関し、特に、制御部からの並列な制御信号を直列信号に変換して伝送して離れた位置にある機器の被制御部側で直・並列変換して機器を駆動し、機器の状態を検出するセンサ部の監視信号を並・直列変換して制御部側に伝送して直・並列変換を行って制御部へ供給し、クロック信号に前記制御信号を重畳し、更にこれらに前記監視信号をも重畳する制御・監視信号伝送システムに関する。
【0002】
【従来の技術】
シーケンスコントローラ、プログラマブルコントローラ、コンピュータなどの制御部から制御信号を送信して離れた位置にある多数の被制御機器(例えば、モータ、ソレノイド、電磁弁、リレー、サイリスタ、ランプ等)を駆動制御するとともに各機器の状態を検出するセンサ部(リードスイッチ、マイクロスイッチ、押釦スイッチなどのオン、オフの状態)からの監視信号を伝送して制御部に供給することは広く自動制御の技術分野において用いられている。
【0003】
そのような技術において、制御部と被制御部の間および、制御部とセンサ部の相互の接続のために従来は電源線、制御信号線、アース線等の複数の線を用いて配線したため、近年の被制御装置の小型化に伴って機器の高密度な配置を行う上で配線作業が困難になり、配線スペースが少なくなり、コストがかかるという問題があった。
【0004】
この問題を解決するための方式として、「信号の直並列変換方式」(特願昭62−229978号)および「並列のセンサ信号の直列伝送システム」(特願昭62−247245号)の2つの発明がある。これらの方式によれば、電源を含むクロック信号の線路に、各クロック対応に1つ(1ビット)の制御信号(またはセンサ信号)を重畳することができるので、制御装置と被制御装置の間の伝送システムや、制御装置とセンサ装置の間の伝送システムの配線が少ない線路により実現することができた。
【0005】
更に、「制御・監視信号伝送方式」(特願平1−140826号)の発明によれば、親局に入力ユニットと出力ユニットを接続し、親局から電源に重畳したクロック信号を共通のデータ信号線に出力することにより制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を、簡易な構成で実現することができた。即ち、少ない線路により構成することができ配線のコストが安価となり、ユニットの接続配置を簡単にすることができ、各ユニットに対するアドレスの割り付けを任意に行うことができ、従って、ユニットの追加、削除を必要な位置で自由に行うことができた。
【0006】
【発明が解決しようとする課題】
上記した従来の構成によれば、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができた。しかし、制御部から被制御部への信号(以下、制御信号)とセンサ部から制御部への信号(以下、監視信号)とが、共通のデータ信号線に出力されるため、これらを同時に伝送することはできなかった。即ち、制御信号と監視信号とは、相互に排他的にしか伝送することができず、同時に双方向に伝送することはできなかった。従って、共通のデータ信号線における伝送の時間として、制御信号を伝送する期間と監視信号を伝送する期間とを別々に設ける必要があった。
【0007】
また、制御信号及び監視信号は、実際には、短い周期(高速又はリアルタイム)で伝送すべき伝送信号(以下、高速データ)と長い周期(低速)での伝送で十分な伝送信号(以下、低速データ)との2種類に大別される。高速データとしては、例えば被制御部におけるアクチュエータへの制御信号(出力信号)や入力センサからの入力信号がある。即ち、本来の入出力信号(I/Oデータ)である。低速データとしては、例えば被制御部における各種の制御値又は測定値を示すアナログ信号(情報信号)を伝送のためにデジタル信号に変換した信号がある。即ち、情報信号(キャラクタデータ)である。上記した従来の構成によれば、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができた。しかし、高速データの伝送の間に、一定の割合でどうしても低速データを挿入せざるを得なかった(後述の図2(B)参照)。即ち、高速データと低速データとが混在することになり、伝送のサイクルタイムが大幅に長くならざるを得なかった。即ち、短い周期で伝送すべき高速データの伝送の速度(周期)が不十分なものであった。
【0008】
本発明は、クロック信号に第1及び第2の制御信号と第1及び第2の監視信号とを重畳し、一方を高速データの伝送に用い他方を低速データの伝送に用いる制御・監視信号伝送システムを提供することを目的とする。
【0009】
本発明の制御・監視信号伝送システムは、制御部と、各々が被制御部及び被制御部を監視するセンサ部を含む複数の被制御装置とからなり、複数の被制御装置に共通のデータ信号線を介して制御部からの制御信号を被制御部に伝送しかつセンサ部からの監視信号を制御部に伝送する。また、制御部及びデータ信号線に接続される親局と、複数の被制御装置に対応して設けられデータ信号線及び対応する被制御装置に接続される複数の子局とを備える。そして、親局と複数の子局との間において、短い伝送周期の第1制御データ信号及び第1監視データ信号を複数のクロックで定まる伝送サイクル毎に更新してデータ信号線上を相互に伝送し、長い伝送周期の第2制御データ信号及び第2監視データ信号を前記伝送サイクルよりも長い期間からなる伝送フレーム毎に更新してデータ信号線上を相互に伝送する。親局が、クロックに同期した所定のタイミング信号を発生するためのタイミング発生手段と、親局出力部と、親局入力部とを備える。親局出力部は、タイミング信号の制御下で、制御部から入力される第1制御データ信号及び第2制御データ信号をクロックに重畳することにより直列のパルス状電圧信号に変換し、これらをデータ信号線に出力する。親局入力部は、タイミング信号の制御下で、データ信号線を伝送される直列のパルス状電圧信号に重畳された第1監視データ信号及び第2監視データ信号の各データの値を抽出して、これらを監視信号に変換し、制御部に入力する。複数の子局が、各々、子局出力部と子局入力部とを備える。子局出力部は、タイミング信号の制御下で、第1制御データ信号の各データの値又は第2制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する被制御部に供給する。子局入力部は、タイミング信号の制御下で、対応するセンサ部の値に応じて、第1監視データ信号又は第2監視データ信号を形成し、これらを第1又は第2監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【0010】
本発明の制御・監視信号伝送システムによれば、クロック信号に、第1及び第2の制御信号及び第1及び第2の監視信号を重畳することができる。従って、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができると共に、2重化した制御信号及び2重化した監視信号を共通のデータ信号線に出力し、かつ、これらを同時に双方向に伝送することができる。即ち、制御信号及び監視信号を完全2重化することができる。更に、2重化した制御信号及び監視信号の一方を短い周期で伝送すべき高速データの伝送に用い、他方を長い周期での伝送で十分な低速データの伝送に用いることができる。従って、高速データの伝送の間に低速データを挿入する必要をなくし、高速データの伝送のサイクルタイムが長くなることを防止し、高速データを満足な伝送速度で伝送することができる。
【0011】
【発明の実施の形態】
図1、図5及び図6は本発明の基本構成図であり、図2乃至図4は本発明の信号伝送説明図である。
【0012】
制御・監視信号伝送システムは、図1に示すように、制御部10と、各々が被制御部16及び被制御部16を監視するセンサ部17を含む複数の被制御装置12とからなる。制御部10は、例えばシーケンスコントローラ、プログラマブルコントローラ、コンピュータ等からなる。被制御部16とセンサ部17とを被制御装置12という。被制御部16は、被制御装置12を構成する種々の部品、例えば、アクチュエータ、(ステッピング)モータ、ソレノイド、電磁弁、リレー、サイリスタ、ランプ等からなる。センサ部17は、対応する被制御部16に応じて選択され、例えば、リードスイッチ、マイクロスイッチ、押釦スイッチ等からなり、オン、オフの状態(2値信号)を出力する。
【0013】
ここで、複数の被制御装置12は、第1の(高速データ)被制御装置12A及び第2の(低速データ)被制御装置12Bの2種類からなる。これに応じて、複数の子局11は、第1の被制御装置12Aに対応する第1の(高速データ)子局11A及び第2の被制御装置12Bに対応する第2の(低速データ)子局11Bの2種類からなる。制御部10において、高速データ子局11Aに対応して高速データ入力ユニット101A及び高速データ出力ユニット102Aが設けられ、低速データ子局11Bに対応して低速データ入力ユニット101B及び低速データ出力ユニット102Bが設けられる。いずれも「高速」側は短い周期(高速又はリアルタイム)で伝送すべき高速データを伝送し、「低速」側は長い周期(低速)での伝送で十分な低速データを伝送する。子局11A及び11Bのように符号A及びBを付加した回路は、各々、高速データ及び低速データを伝送する。子局11のように符号A等を付加しない場合は、高速データ子局11A及び低速データ子局11Bの双方を指すこととする。他についても同様である。また、子局電源部20には高速低速の区別がない。
【0014】
制御・監視信号伝送システムは、複数の被制御装置12に共通のデータ信号線を介して、制御部10の出力ユニット102からの制御信号を被制御部16に伝送し、かつ、センサ部17からの監視信号(センサ信号)を制御部10の入力ユニット101に伝送する。図1に示すように、制御部10に入出力される制御信号及び監視信号は、複数ビットのパラレル(並列)信号である。一方、データ信号線の上を伝送される制御信号及び監視信号は、シリアル(直列)信号である。親局(主局)13が、制御信号についての並列/直列変換を行い、監視信号についての直列/並列変換を行う。データ信号線は、第1及び第2のデータ信号線D+及びD−からなる。第1のデータ信号線D+は、後述するように、電源電圧Vxの供給、クロック信号CKの供給、及び、制御信号及び監視信号の双方向の同時の伝送に用いられる。第2のデータ信号線D−は、親局13及び複数の子局11に共通の(信号用の)グランドレベルとされる。
【0015】
なお、この例においては、複数の子局11(の子局電源部20)の各々への電源電圧Vxの供給のための電力線Pを備える。電力線Pは第1及び第2の電力線P24及びP0 からなる。第1及び第2の電力線P24は、各々、電源電圧Vx(=24V)及び複数の子局11に共通の(電源用の)グランドレベル(=0V)を供給し、その一端(又は両端)でローカル電源21に接続される。電力線Pの構成は、例えば特願平1−140826号に示すような構成とすればよい。
【0016】
このような信号伝送のために、図1に示すように、制御・監視信号伝送システムは親局13と複数の子局11とを備える。親局13は制御部10及びデータ信号線に接続される。複数の子局11は、複数の被制御装置12に対応して設けられ、任意の位置でデータ信号線に接続され、また、対応する被制御装置12に接続される。複数の子局11は、各々、子局出力部14と子局入力部15とを備える。子局出力部14及び子局入力部15は、各々、被制御部16及びセンサ部17に対応する。図1に示すように、子局入力部15及び子局出力部14に入出力される制御信号及び監視信号は、複数ビットのパラレル(並列)信号である。子局出力部14が制御信号についての直列/並列変換を行い、子局入力部15が監視信号についての並列/直列変換を行う。
【0017】
親局13は、図5に示すように、親局出力部135と親局入力部139とを備える。親局出力部135は、タイミング信号の制御下で、制御部10から制御高速データ部134Aを介して入力される第1制御データ信号及び制御低速データ部134Bを介して入力される第2制御データ信号を直列のパルス状電圧信号に変換し、これらをデータ信号線に出力する。親局入力部139は、タイミング信号の制御下で、データ信号線を伝送される直列のパルス状電圧信号に重畳された第1監視データ信号及び第2監視データ信号の各データの値を抽出して、これらを監視信号に変換し、各々、監視高速データ部138A及び監視低速データ部138Bを介して制御部10に入力する。
【0018】
親局13は、発振器(OSC)131、タイミング発生手段132、親局アドレス設定手段133、コマンド発生手段1313を備える。タイミング発生手段132は、発振器131の出力する発振出力に基づいて、所定の周期のクロックCKに同期した所定のタイミング信号を発生する。即ち、タイミング発生手段132は発生したクロックCKに電源電圧VX を重畳する。このために、タイミング発生手段132は予め定められた一定のレベルの電源電圧Vxを発生するための電源手段(図示せず)を備える。例えば、デューティ比50%で、クロックCKの1周期の前半が擬似的なグランドレベル(0+)とされ、後半が電源電圧VX のレベルとされる。この電源電圧を含むクロックCKは、原則的には、端子13aに出力され、第1データ信号線D+に供給される。一方、地気レベル(GND)の信号は、端子13bから、第2データ信号線D−に出力される。
【0019】
タイミング発生手段132の出力する電源電圧を含むクロックCKその他の各種の制御信号は、親局出力部135に入力される。親局出力部135は、制御データ信号発生手段136、ラインドライバ137を備える。出力データ部134は、制御部10から入力される並列の制御データ信号を保持し、これを直列のデータ列に変換して出力する。制御データ信号発生手段136は、出力データ部134からの直列のデータ列の各データの値を電源電圧を含むクロックCKに重畳する。制御データ信号発生手段136の出力は、出力回路であるラインドライバ137を介して、第1のデータ信号線D+の上に出力される。
【0020】
コマンド発生手段1313は、タイミング発生手段132の出力する制御信号に基づいてコマンド信号を生成し、親局出力部135、制御低速データ部134B、監視低速データ部138Bに入力する。即ち、コマンドは、親局13及び後述する子局11(低速データ子局11B)において、実質的に低速側の回路において用いられるのみである。即ち、第2制御データ信号及び第2監視データ信号の伝送を制御する制御信号(制御情報)である。なお、コマンドは、後述するように、サイクル番号からなる。
【0021】
図2(A)に示すように、親局出力部135は、タイミング信号の制御下で、低速データ子局11との間において、短い伝送周期(Tc)の第1制御データ信号及び第1監視データ信号(高速データI/O)を、複数のクロックで定まる伝送サイクル毎に更新して、データ信号線上を相互に伝送する。また、親局出力部135は、タイミング信号の制御下で、長い伝送周期(この例では、2Tc)の第2制御データ信号及び第2監視データ信号(低速データCR)を、伝送サイクルよりも長い期間からなる伝送フレーム毎に更新して、データ信号線上を相互に伝送する。第2制御データ信号及び第2監視データ信号が伝送される伝送フレームは、第1制御データ信号及び第1監視データ信号が伝送される伝送サイクルの整数(i)倍である。この例では、2倍(i=2)である。
【0022】
高速データの伝送サイクルは、その先頭のスタート信号Sと、これに続くI/O(入出力)信号I/Oとからなる。低速データの伝送サイクルは、その先頭のスタート信号Sと、これに続くキャラクタデータCRとからなる。コマンド(コマンドデータ)CMは、伝送サイクルの各々の先頭(先頭のスタート信号Sの更に前)に挿入される。高速及び低速データにおける伝送サイクルは、それらの間のエンド信号Eにより区別される。伝送フレームは、伝送サイクルの個数をカウントすることにより区別される。
【0023】
図3のA:伝送ライン伝送信号に示すように、伝送サイクルはコマンド信号CM及びスタート信号Sに続くn個(この例では、32個)のクロックからなる。1個のクロックに各1個(1ビット)の第1及び第2制御信号と第1及び第2の監視信号(計4個)とが重畳されるので、1個の伝送サイクルは合計で4nビットのデータ信号(シリアル信号)を含むことができる。なお、1個の伝送フレーム内におけるN番目の伝送サイクル(Nサイクル)に含まれるコマンド信号CMを、CM(N)と表すこととする。
【0024】
図3のD:高速データ出力部伝送信号及びE:高速データ入力部伝送信号に示すように、高速データI/Oの伝送において、コマンド信号CMは無視され、高速データI/Oの1個の伝送サイクルはnビットの出力データ(制御データ信号)及びnビットの入力データ(監視データ信号)を含む。高速データI/Oは、その1ビット毎に、制御信号及び監視信号としての独立した意味を有する。また、高速データI/Oは、その伝送の周期が伝送サイクルTcに等しい。即ち、ある子局14への制御信号がある伝送サイクルの0ビット目(アドレス0)に出力されたとすると、当該子局14への制御信号は常に各伝送サイクルの0ビット目の位置に出力される。
【0025】
一方、図3のB:低速データ出力部伝送信号及びC:低速データ入力部伝送信号に示すように、低速データ(又はキャラクタデータ)CRの伝送において、コマンド信号CMに従って、低速データCRのi個の伝送サイクルからなる1個の伝送フレームは、i×nビットの出力データ(制御信号)及びi×nビットの入力データ(監視信号)を含む。図2(A)においては、i=2(2チャンネル)である。コマンド信号CMは開始サイクル番号及び終了サイクル番号からなる。サイクル番号は、伝送サイクルの各々について一意に割り当てられ、1から順にiまでインクリメントされることを繰り返す。サイクル番号の上限値iの値は、伝送システム毎に予め定められる。i番目の伝送サイクルを(i−1)チャンネルと呼び、1個の伝送フレームはiチャンネルの伝送サイクルを含む。
【0026】
低速データCRは、その1ビット毎には、制御信号又は監視信号としての独立した意味を有さない。即ち、例えば12ビットの低速データ(及び付加された4個の制御信号)CRが、1個のアナログ信号に変換されて初めて意味を持ち、かつ、1個の低速データ子局11Bにおいて全て抽出され対応する低速データ被制御装置12Bに入力される。逆も同様である。また、低速データCRは、その伝送の周期が伝送サイクルi×Tc(この例では、2Tc)に等しい。即ち、ある子局14への制御信号がある伝送サイクルの0ビット目以下に複数ビット出力されたとすると、当該子局14への制御信号は常にi個目の伝送サイクルの0ビット目以下の複数ビットの位置に出力される。
【0027】
なお、従来は、図2(B)の上段に示すように、I/O信号のみの伝送を考えた場合には、そのサイクルタイムTcaを理論上は短くできた。しかし、実際には、I/O信号と共に必ずキャラクタデータ(CR信号)を伝送しなければならないので、図2(B)の下段に示すように、そのサイクルタイムTcbが長くなってしまい、結果的に、I/O信号の伝送速度が低下していた。
【0028】
図4に示すように、親局出力部135は、タイミング信号の制御下で、クロックの1周期毎に、制御部10から第1の出力データ部134に入力される第1制御データ信号#1(高速データ又はI/O信号)の各データの値に応じて所定の電源電圧のレベル以外のレベルの期間とこれに続く電源電圧Vxのレベルの期間とのデューティ比を変更する(パルス幅変調する)。同様に、親局出力部135は、制御部10から第2の出力データ部134に入力される第2制御データ信号#2(低速データ又はCR信号)の各データの値に応じて電源電圧のレベル以外のレベルの期間における当該レベルを電源電圧Vxと異なる所定のレベル(例えば、Vx/2)又は擬似的なグランドレベル0+とする(電圧変調する)。これにより、第1制御データ信号及び第2制御データ信号を直列のパルス状電圧信号に変換し、これらをデータ信号線に出力する。例えば、0+=2Vである。
【0029】
例えば、第1制御データ信号#1のデータの値が「0」の場合には、当該クロックの前の3/4周期を電源電圧Vxと異なる所定のレベルとし、当該クロックの後の1/4周期を電源電圧Vxのレベルとする。また、「1」の場合には、当該クロックの前の1/4周期を電源電圧Vxと異なる所定のレベルとし、当該クロックの後の3/4周期を電源電圧Vxのレベルとする。更に、当該電源電圧Vxと異なる所定のレベルを、第2制御データ信号#2のデータの値が「0」の場合にはVx/2のレベルとし、「1」の場合には擬似的なグランドレベル0+とする。従って、例えば第1制御データ信号及び第2制御データ信号#1及び#2のデータの値が各々「0011」及び「1010」の場合、図4のようになる。即ち、制御データ信号のデータの値に応じて、(元々50%であった)クロックのデューティ比が変更される。これにより、並列の制御データ信号を直列のパルス状電圧信号に変換して、データ信号線に出力する。なお、アドレスは、クロックCKの1周期毎に割り当てられる。
【0030】
一方、第1のデータ信号線D+の上の信号は、親局入力部139に取り込まれる。親局入力部139は、監視高速データ信号検出手段1311A、監視高速データ抽出手段1310A、監視低速データ信号検出手段1311B、監視低速データ抽出手段1310B、高速及び低速回路に共通のラインレシーバ1312を備える。監視信号検出手段1311は、ラインレシーバ1312を介して、第1のデータ信号線D+の上の信号を取り込んで、これに重畳されている監視データ信号を検出して出力する。監視データ抽出手段1310は、この検出出力を、タイミング発生手段132からの電源電圧を含むクロックCKに同期させて(波形整形して)出力する。入力データ部138は、検出された監視データ信号からなる直列のデータ列を、並列の監視データ信号に変換して出力する。
【0031】
図4に示すように、親局入力部139は、タイミング信号の制御下で、クロックの1周期毎に、データ信号線を伝送される直列のパルス状電圧信号に重畳された周波数信号からなる第1監視データ信号#1(高速データ又はI/O信号)を検出する。同様に、親局入力部139は、データ信号線を伝送される直列のパルス状電圧信号に重畳された第2監視データ信号#2(低速データ又はCR信号)を当該監視データ信号と電源電圧Vxとの競合により生じる電流信号Iisの有無として電源電圧Vxのレベルの立ち上がり時に検出する。これにより、直列の第1監視データ信号及び第2監視データ信号の各データの値を抽出して、これらを監視信号に変換し、入力データ部138を介して、制御部10に入力する。
【0032】
例えば、第1監視データ信号#1のデータの値が「0」の場合には周波数信号を重畳せず、「1」の場合には周波数信号を重畳する。これらを識別することにより、第1監視データ信号#1の各データの値を抽出する。更に、第2監視データ信号#2のデータの値が「0」の場合には、電源電圧Vxとの競合により電流信号Iisを生じないような監視データ信号を重畳する。また、「1」の場合には、電源電圧Vxとの競合により電流信号Iisを生じるような監視データ信号を重畳する。これらを識別することにより、第2監視データ信号#2の各データの値を抽出する。従って、例えば第1監視データ信号及び第2監視データ信号#1及び#2のデータの値が各々「1100」及び「0101」の場合、図4のようになる。
【0033】
以上のように、複数の子局11に分配されるべき制御信号を親局13からシリアル信号(直列のパルス状電圧信号)としてデータ信号線上を伝送するので、当該分配の手段として、アドレスカウント方式が用いられる。即ち、子局11に送信(分配)すべき制御データ信号のデータの総数は、予め知ることができる。そこで、全ての制御データ信号のデータの各々に、1個のアドレスが割り当てられる。子局11は、直列のパルス状電圧信号からクロックCKを抽出してその数をカウントし、自局が受信すべき制御データ信号のデータに割り当てられた(1又は複数の)アドレスの場合に、その時点の直列のパルス状電圧信号のデータの値を、制御信号として取り込む。なお、親局13にも、エンド信号形成のために、最終アドレスが割り当てられる。
【0034】
1個の伝送サイクルの長さ(クロック数又はデータのビット数)は最終アドレスの値により定まる。最終アドレスの値は伝送システム毎に定められる。伝送サイクルの長さと伝送すべきキャラクタデータ(CR信号)の総ビット数とに基づいて、1個の伝送フレームに含まれる伝送サイクルの個数iが定まる。この例では、伝送サイクルの長さが32ビットでありiが2であるので、64ビットのキャラクタデータの伝送が可能である。これは、12ビットの分解能(4ビットの制御信号付き)のAD変換器の出力の4個分に相当する。
【0035】
アドレスのカウントのための最初及び最後を決定するために、各々、スタート信号S及びエンド信号Eが形成される。親局13は、タイミング発生手段132により、直列のパルス状電圧信号の出力に先立って、スタート信号Sを形成して第1のデータ信号線D+に出力する。スタート信号Sは、電源電圧Vxのレベルであって、制御信号と識別可能なようにクロックCKの1周期より長い信号とされる。また、親局アドレス設定手段133は、当該親局13に割り当てられたアドレスを保持する。親局13は、直列のパルス状電圧信号から抽出したクロックCKをカウントして予め自己に割り当てられたアドレスを抽出し、その時点でエンド信号Eを第1のデータ信号線D+に出力する。エンド信号EはクロックCKの1周期より長くスタート信号Sより短い信号とされる。
【0036】
複数の子局11は、各々、子局出力部14と子局入力部15とを備える。子局出力部14は、タイミング信号の制御下で、第1制御データ信号の各データの値又は第2制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する被制御部12に供給する。子局入力部15は、タイミング信号の制御下で、対応するセンサ部17の値に応じて、第1監視データ信号又は第2監視データ信号を形成し、これらを第1又は第2監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【0037】
前述のように、複数の子局11は、図6に示す(第2の)低速データ子局11Bと、図7に示す(第1の)高速データ子局11Aとの2種類からなる。図6と図7との比較から判るように、両者の相違は、コマンド設定手段148B、158B及びコマンド抽出手段149B、159Bの有無のみである。即ち、これらの構成を高速データ子局11Aの構成に付加することにより、低速データ子局11Bが得られる。
【0038】
図6において、低速データ子局11Bは、コマンドCMに従って、自局が指定された場合に、第2制御データ信号の各データの値の抽出を行い、第2監視データ信号のデータの値の重畳を行う。コマンドCMに従うために、コマンド設定手段148B及びコマンド抽出手段149Bが設けられる。
【0039】
低速データ子局11Bにおいて、自局に割り当てられた開始サイクル番号から終了サイクル番号までの期間内に、低速データ子局出力部14Bが、直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する低速データ被制御装置12Bに供給する。また、当該期間内に、低速データ子局入力部15Bが、直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、直列のパルス状電圧信号の当該アドレスへ当該低速データ被制御装置12Bについての監視信号を重畳する。即ち、低速データ子局出力部14Bは、タイミング信号の制御下で、第2制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する低速データ被制御部16Bに供給する。低速データ子局入力部15Bは、タイミング信号の制御下で、対応する低速データセンサ部17Bの値に応じて、第2監視データ信号を形成し、これを第2監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【0040】
低速データ子局11Bは、コマンドCMに従って、当該コマンドCMのサイクル番号が自局に割り当てられた開始サイクル番号と一致した伝送サイクルにおいて、第2制御データ信号の各データの値の抽出を開始する。また、低速データ子局11Bは、第2監視データ信号のデータの値の重畳を開始し、当該コマンドCMのサイクル番号が自局に割り当てられた終了サイクル番号と一致した伝送サイクルにおいて、第2制御データ信号の各データの値の抽出を終了し、第2監視データ信号のデータの値の重畳を終了する。
【0041】
低速データ子局出力部14Bは、図6に示すように、電源電圧発生手段(CV)140、ラインレシーバ141B、制御低速データ信号抽出手段142B、子局アドレス設定手段143B、アドレス抽出手段144B、出力低速データ部145B、コマンド設定手段148B及びコマンド抽出手段149Bを備える。
【0042】
なお、子局出力部14の電源電圧発生手段140と後述する子局入力部15の電源電圧発生手段(CV)150とで、子局電源部20を構成する。電源電圧発生手段(CV)140は、DC(直流)−DCコンバータであり、当該低速データ子局出力部14B(及び対応する低速データ被制御装置12Bの低速データ被制御部16B)を電気的に駆動するための電源電圧Vccを電力線から発生する。即ち、主として、電源線P24の電源電圧Vxを周知の手段により平滑し安定化することにより、安定化した電源電圧Vcc(5V)及びラインレシーバ141Bへの出力(12V)を得る。
【0043】
入力回路であるラインレシーバ141Bは、第1のデータ信号線D+の上を伝送される信号を取り込んで制御低速データ信号抽出手段142Bに出力する。制御低速データ信号抽出手段142Bは、当該信号から制御データ信号を抽出して、アドレス抽出手段144B及び出力低速データ部145Bに出力する。子局アドレス設定手段143Bは、当該低速データ子局出力部14Bに割り当てられた自局アドレスを保持する。アドレス抽出手段144Bは、子局アドレス設定手段143Bに保持された自局アドレスと一致するアドレスを抽出し、出力低速データ部145Bに出力する。出力低速データ部145Bは、アドレス抽出手段144Bからアドレスが入力されると、第1のデータ信号線D+の上を伝送される(直列)信号の中で当該時点で保持している1又は複数のデータの値を、並列の信号として対応する低速データ被制御部16Bに出力する。即ち、出力低速データ部145Bは、制御信号についての直列/並列変換を行う。
【0044】
図4に示すように、低速データ子局出力部14Bは、タイミング信号の制御下で、クロックの1周期毎に、直列のパルス状電圧信号の電源電圧のレベル以外のレベルの期間における当該レベルが電源電圧Vxと異なる所定の電圧レベル(例えば、Vx/2)又は擬似的なグランドレベルかを識別することにより、第2制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する低速データ被制御部16Bに供給する。
【0045】
一方、低速データ子局入力部15Bは、図6に示すように、電源電圧発生手段(CV)150、ラインレシーバ151B、制御低速データ信号抽出手段152B、子局アドレス設定手段153B、アドレス抽出手段154B、入力低速データ部155B、監視データ信号発生手段156B、ラインドライバ157B、コマンド設定手段158B、コマンド抽出手段159Bを備える。
【0046】
電源電圧発生手段150乃至アドレス抽出手段154Bは、図6からも判るように、電源電圧発生手段140乃至アドレス抽出手段144Bとほぼ同一の構成であり、ほぼ同一の動作をする。電源電圧発生手段150は、当該子局入力部15を構成する回路を電気的に駆動し、対応する低速データ被制御装置12Bの低速データセンサ部17Bを電気的に駆動する電源電圧Vccを電力線P24から発生する。
【0047】
入力低速データ部155Bは、対応する低速データセンサ部17Bから入力された1又は複数の(ビットの)データの値からなる監視信号を保持する。入力低速データ部155Bは、アドレス抽出手段154Bからアドレスが入力されると、保持している1又は複数のデータの値を、予め定められた順に直列の信号として監視データ信号発生手段156Bに出力する。即ち、入力低速データ部155Bは、監視信号についての並列/直列変換を行う。監視データ信号発生手段156Bは、第2監視信号のデータの値に応じて、第2監視データ信号を出力する。監視データ信号発生手段156Bの出力する第2監視データ信号は、出力回路であるラインドライバ157Bにより、第1のデータ信号線D+の上に出力される。従って、第2監視データ信号は、その時点で、第1のデータ信号線D+の上に出力されている制御信号のデータの値に重畳される。即ち、第2監視データ信号は、直列のパルス状電圧信号の当該子局11Bに対応するデータの位置に重畳される。換言すれば、同一アドレスの第2制御信号のデータの値に、同一アドレスの第2監視信号のデータの値が重畳される。
【0048】
図4に示すように、低速データ子局入力部15Bは、タイミング信号の制御下で、対応する低速データセンサ部17Bの値に応じて、電源電圧Vxと異なる2値レベルからなる第2監視データ信号#2を形成し、これを第2監視データ信号のデータの値として、直列のパルス状電圧信号の所定の位置に重畳する。例えば、監視データ信号のデータの値が「1」の場合には、当該クロックCKの1周期において所定の位置に、監視データ信号が形成されて重畳され、「0」の場合には監視データ信号が形成されず重畳されていない。従って、例えば監視データ信号のデータの値が「0101」の場合、ラインドライバ157Bによる監視データ信号の重畳の結果、前述のように、監視低速データ信号検出手段1311Bの出力(検出電流)は、図4のようになる。
【0049】
一方、図7において、高速データ子局11Aは、コマンドを無視して、第1制御データ信号の各データの値の抽出を行い、第1監視データ信号のデータの値の重畳を行う。コマンドを無視するので、コマンド設定手段及びコマンド抽出手段は設けられない。
【0050】
高速データ子局11Aにおいて、伝送サイクル内に、高速データ子局出力部14Aが、直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する高速データ被制御装置12Aに供給する。また、高速データ子局入力部15Aが、直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、直列のパルス状電圧信号の当該アドレスへ当該高速データ被制御装置12Aについての監視信号を重畳する。即ち、高速データ子局出力部14Aは、タイミング信号の制御下で、第1制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する高速データ被制御部16Aに供給する。高速データ子局入力部15Aは、タイミング信号の制御下で、対応する高速データセンサ部17Aの値に応じて、第1監視データ信号を形成し、これを第1監視データ信号のデータの値として、直列のパルス状電圧信号に重畳する。
【0051】
高速データ子局出力部14Aは、タイミング信号の制御下で、クロックの1周期毎に、直列のパルス状電圧信号の電源電圧のレベル以外のレベルの期間とこれに続く電源電圧Vxのレベルの期間とのデューティ比を識別することにより、第1制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する高速データ被制御部16Aに供給する。
【0052】
高速データ子局入力部15Aは、タイミング信号の制御下で、対応する高速データセンサ部17Aの値に応じて、周波数信号からなる第1監視データ信号#1を形成し、これを第1監視データ信号のデータの値として、直列のパルス状電圧信号の所定の位置に重畳する。
【0053】
以下、図8乃至図13により、この例の具体的な構成及び動作について、制御部10からの制御信号の出力から制御部10への監視信号の入力までを、順を追って説明する。
【0054】
図8及び図9において、親局13は、第1の高速データ制御信号OUT0p〜OUT31pに加えて、第2の低速データ制御信号OUT0v〜OUT31vをクロックCKに重畳する。親局13は、第1の高速データ監視信号IN0f〜IN31fに加えて、第2の低速データ監視信号IN0i〜IN31iを抽出する。
【0055】
最初に、親局出力部135について説明する。図8及び図9において、タイミング発生手段132が、スタート信号ST、所定の数のクロックCK、エンド信号ENDを出力する。スタート信号STは、例えば制御部10からの所定のコマンド(図示せず)の入力に従って、出力される(ロウレベルとされる)。なお、同様に、制御部10からの所定の他のコマンド(図示せず)の入力により、タイミング発生手段132が停止される。スタート信号STは、クロックCKとの区別のために、その出力の期間が5t0とされる。t0はクロックCKの1周期の時間である。クロックCKは、発振器131からの発振出力を分周して、所定の周期に形成する。クロックCKは、出力ckに示すように、スタート信号STに連続して、この後にその立ち下がりに同期して出力が開始され、所定の数(アドレスの数)だけ出力される。このために、タイミング発生手段132はカウント手段(図示せず)を備える。即ち、カウント手段はスタート信号STの立ち上がりでカウントを開始する。カウント手段のカウント出力が所定の値となったら、クロックCKの出力は停止される。エンド信号ENDは、所定の数(アドレスの数)のクロックCKを検出して、その後これに連続して、出力される。このために、タイミング発生手段132は比較手段を備える(図示せず)。即ち、比較手段は、カウント手段のカウント出力と親局アドレス設定手段133に設定されたアドレスとを比較し、両者が一致した場合に所定の期間、エンド信号ENDを出力する。エンド信号ENDは、クロックCKとの区別のために、その出力の期間が1.5t0とされる。エンド信号ENDにより、カウント手段はリセットされる。また、エンド信号ENDの終了に同期して、再度、スタート信号STが出力され、同一の動作が繰り返される。1回の伝送サイクル(1個のスタート信号STからその直後のエンド信号ENDまで)において伝送され得る高速データの数(ビット数)に対応した数値がアドレスの最大値であり、親局13のアドレスである。1個のデータ(1ビット)が、1クロックに対応する。
【0056】
例えばアドレス(即ち、前述の制御信号のデータの数)が0〜31番地までとすると、32ビットのパラレルデータである制御信号OUT0p〜OUT31pが、高速データ出力ユニット102Aから制御高速データ部134Aに入力される。制御高速データ部134Aは、スタート信号STの立ち下がりを契機として、クロックCKに同期して制御信号OUT0p〜OUT31pをシフトし、この順に出力Dopsとして出力する。なお、アドレスは0〜63、127、255、・・・であってもよい。制御信号OUT0p〜OUT31pの入力は、例えばスタート信号STに同期して切り換えられる(更新される)。最大のアドレス(31番地)がアドレス設定手段133に設定される。これにより、制御信号の31番地のデータの処理の終了に合わせて、エンド信号ENDが出力される。なお、アドレス設定手段133は、図8に示すように、重み付けられたスイッチを左から5桁分だけ閉じることにより、信号「111110」が形成され、31番地が設定される(他においても同様)。
【0057】
出力Dopsは、制御信号OUT0p〜OUT31pのデータ値に応じて、1クロック毎に、ハイレベル(又は「1」)又はロウレベル(又は「0」)とされる。これにより、例えば、「0011・・・」のように出力される。出力Dopsは、制御データ信号発生手段136に入力される。スタート信号ST、エンド信号ENDも制御データ信号発生手段136に入力される。出力Dovsについても、同様である。
【0058】
タイミング発生手段132は、発振器131の発振出力を分周することにより、クロックCKの周波数f0の4倍の周波数(4f0)のクロック4CKを形成する。制御データ信号発生手段136は、クロック4CKをカウンタ(図示せず)によりカウントし、制御信号OUT0p〜OUT31pの値(信号Dops)が「1」の場合、第1データ信号線D+上には、最初の1個のクロック4CKの周期のみ0V(ロウレベル)を出力し、残りの3個のクロック4CKの周期には5V(ハイレベル)を出力する。逆に、「0」の場合、最初の3個のクロック4CKの周期には0Vを出力し、残りの1個のクロック4CKの周期のみ5Vを出力する。これにより、制御データ信号発生手段136は、クロックCKを制御信号OUT0p〜OUT31pに基づいて(PWM)変調する。
【0059】
制御データ信号発生手段136の一方の出力(PWM変調された出力)は、2値(+5Vと0V)の信号であり、1本の信号線Pckに出力される。信号線Pckに出力された信号は、比較器COMP1を介して、ラインドライバ137に入力され、データ信号線D+(及びD−)に出力される。ラインドライバ137は、トランジスタTR1〜TR3等からなる。トランジスタTR1及びTR3とTR2とはコンプリメンタリ接続され、低インピーダンスでの駆動を可能とする。トランジスタTR1は電圧Vxを出力するためのもの、トランジスタTR2は擬似的なグランドレベル0+(2V)を出力するためのもの、トランジスタTR3は電圧Vx/2を出力するためのものである。トランジスタTR1のエミッタには、監視信号検出手段1311であるフォトカプラPCが接続される。比較器COMP1は出力Pckを反転し、ラインドライバ137は信号(出力Pckの反転信号)のレベル変換及び反転を行う。ラインドライバ137は、その出力の振幅が2V〜24Vに制限され、信号線Pckと相似の信号を出力する。従って、第1のデータ信号線D+上の信号も、2値(レベルVxと0+)の信号である。なお、第2のデータ信号線D−の電位は0V(グランドレベル0−)である。また、第1のデータ信号線D+上に、スタート信号STは電源電位Vxのレベルの信号として出力され、エンド信号ENDはVx/2又は擬似グランドレベル0+の信号として出力される。
【0060】
即ち、この例では、エンド信号ENDにコマンドCMが重畳され、スタート信号Sの更に前にエンド信号Eが必ず出力される。コマンドCMは、伝送サイクル毎に一意に付加されたサイクル番号からなる。この例では、説明の簡単化のために、サイクル番号は0及び1のみとする。従って、1個の低速データ子局11Bにおいて、開始サイクル番号と終了サイクル番号とが一致し、設定されるサイクル番号は1個である。サイクル番号が0及び1の場合、各々、エンド信号EはVx/2又は擬似グランドレベル0+とされる。コマンド発生手段1313において、カウンタは、スタート信号STをカウントして、2伝送サイクル毎に0(0CH)又は1(1CH)のいずれか一方の出力を繰り返す(スタート信号STでカウントアップして、次入力までその状態を維持する)。当該カウンタの出力(又はコマンドCMである0CH/1CHサイクル信号)は、0又は1CH(チャネル)のいずれのサイクルであるかを示すサイクル信号として、図5及び図8に示すように、エンド信号ENDのハイレベルでコマンド発生手段1313から送出され、また、制御部10に入力される。
【0061】
これにより、低速データ入力ユニット101B及び低速データ出力ユニット102Bは、当該サイクルが0又は1CHのいずれであるかを知ることができる。低速データ入力ユニット101B等は、当該サイクルの開始の時点(即ち、当該スタート信号の立ち上がり)に同期してコマンドCM(当該スタート信号のカウントアップにより変化する前の値)を取り込み、0又は1CHを知る。図9に示すように、取り込まれたコマンドCMがVx/2であれば0CHであり、擬似グランドレベル0+であれば1CHである。なお、例えば、エンド信号Eを擬似グランドレベル0+の信号とし、その出力後にVx/2又はVxを出力してサイクル番号を指定し、その後再度擬似グランドレベル0+の信号を出力することにより、サイクル番号を指定するようにしてもよい。
【0062】
第1制御信号OUT0p〜OUT31pについての信号Dopsと同様に、第2制御信号OUT0v〜OUT31vについての信号Dovsが形成される。制御データ信号発生手段136は、信号Dovs(及びPck)に基づいて信号Dvhを形成する。即ち、信号Pckがロウレベルである期間において、第2制御信号がロウレベルであれば信号Dvh0(の「1」)を形成し、第2制御信号がハイレベルであれば信号Dvh1(の「1」)を形成する。信号Dvh0と信号Dve0との論理和から信号Dvhが形成され、信号Dvh1と信号Dve1との論理和から信号Dvlが形成される。信号Dve0はコマンド発生手段1313の2進カウンタの0ビットの出力とエンド信号ENDとの論理積であり、信号Dve1は前記2進カウンタの1ビットの出力とエンド信号ENDとの論理積である。
【0063】
従って、信号Dopsに従ってパルス幅変調された信号Pckにより、トランジスタTR1が所定期間だけオンされて電圧Vx(24V)を出力し、他の期間中トランジスタTR1はオフする。トランジスタTR1のオフの期間中、トランジスタTR2又はTR3がオンする。即ち、信号Dovsのハイレベルに従って形成された信号Dvh0のハイレベルにより、及び、信号Dve0のハイレベルにより、トランジスタTR2がオンされて擬似グランドレベル0+(2V)を出力する。また、信号Dovsのロウレベルに従って形成された信号Dvh1のハイレベルにより、及び、信号Dve1のハイレベルにより、トランジスタTR3がオンされて電圧Vx/2(12V)を出力する。これにより、信号Dovsのハイレベル及びロウレベルに従って擬似グランドレベル0+及び電圧Vx/2に電圧変調された信号、及び、コマンドCMに従って擬似グランドレベル0+又は電圧Vx/2のエンド信号Eが形成される。
【0064】
制御データ信号発生手段136の出力Pck、Dvl及びDvhが、比較器COMP1〜COMP3を介して、ラインドライバ137に入力される。ラインドライバ137はトランジスタTR1〜TR3等からなる。
【0065】
出力Pck、Dvl及びDvhの入力に基づいて、ラインドライバ137は、出力Pckがハイレベルである期間にトランジスタTR1により電源電圧Vxを重畳すると共に、信号(Dvl及びDvh)のレベル変換を行いこれをも重畳する。即ち、信号Dvlの「1(Vcc=5V)」を電圧Vx/2(12V)に変換し、信号Dvhの「1(Vcc=5V)」を擬似的なグランドレベル0+(例えば、2V)に変換する。この電圧Vx/2又は擬似的なグランドレベル0+が、信号Pckがロウレベルである期間に重畳される。
【0066】
前述のように、2種類の子局11が存在する。低速データ子局11Bにおいて、図10の構成の低速データ子局出力部14Bは電圧変調された第2制御データ信号#2(OUT0v〜OUT31v)を検出し出力し、図12の構成の低速データ子局入力部15Bは電流変調された第2監視データ信号#2(IN0i〜IN31i)を親局13へ伝送する。高速データ子局11Aにおいて、図14の構成の高速データ子局出力部14Aはパルス幅変調(又は位相変調)された第1制御データ信号#1(OUT0p〜OUT31p)を検出し、図16の構成の高速データ子局入力部15Aは周波数変調された第1監視データ信号#1(IN0f〜IN31f)を親局13へ伝送する。
【0067】
最初に、低速データ子局出力部14Bについて説明する。図10及び図11において、第1データ信号線D+上の信号は、主としてラインレシーバ141Bに入力される。ラインレシーバ141Bは、データ信号線に接続されて直列のパルス状電圧信号に応じて当該状態を検出して出力する。クロックCKが重畳された制御信号out0〜out31(直列のパルス状電圧信号)を考えると、伝送クロック抽出回路1421Bは、第1データ信号線D+上の信号が16V以上の場合にハイレベル信号を出力し、これ以外の場合にロウレベル信号を出力する。これが信号d0である。即ち、復調された制御信号のデータの値である。これは、位相変調されたクロックCKを含むと考えてよい。信号d0等が、プリセット加算カウンタ144B及びシフトレジスタ1451Bに入力される。信号d0の波形は、図11に示すように、制御信号out0〜out31に基づいて(PWM)変調されたクロックCKの波形となる。なお、CVから電源Vccが供給されているので、信号d0のハイレベル信号の値は5Vである。
【0068】
同様に、ラインレシーバ141Bからの出力を受けた伝送レベル抽出回路1422Bは、第1データ信号線D+上の信号が8V以下の場合にロウレベル信号を出力し、これ以外の場合にハイレベル信号を出力する。これは、変調前の制御信号のデータの値である。これが信号delである。
【0069】
これに先だって、スタート信号STが同様に信号d0のハイレベルとして検出されて、オンディレイタイマからなるスタート信号抽出回路1423Bに入力される。当該遅延は3t0とされる。即ち、出力stの立ち上がりを3t0だけ遅延させ、立ち下がりは元の信号STに同期させる。従って、エンド信号ENDやクロックCKについては、ハイレベルの時間が短いので、出力stは現われない。出力stは、微分回路∂に入力され、出力Stの立ち上がりで微分信号がプリセット加算カウンタ144B及びシフトレジスタ(SR)1451Bに入力され、そのリセット信号Rとして用いられる。これらには、信号d0(従って、抽出されたクロックCK)も入力される。
【0070】
子局アドレス設定手段143Bには、当該低速データ子局出力部14Bに割り当てられたアドレス、例えば0〜15番地(図10は0番地を示す)が設定される。プリセット加算カウンタ144Bは、出力stの立ち上がり微分信号によりリセットされた後、抽出されたクロックCKをその立ち上がりでカウントし、カウント値が子局アドレス設定手段143Bのアドレスと一致している間、出力dcを出力する。即ち、1個前のアドレスの周期におけるクロックCKの立ち上がりに同期してハイレベルとされ、当該アドレスの周期におけるクロックCKの立ち上がりに同期してロウレベルとされる。また、0番地については、出力stの立ち上がりに同期してハイレベルとされるので、図11のようになる。出力dcはシフトレジスタ1451Bに入力される。
【0071】
一方、信号d0が、その遅延がt0のオンディレイタイマからなるエンド信号抽出回路1491Bに入力され、スタート信号抽出回路1423Bと同様にして、信号deを出力する。この信号dEと、信号del及びその反転信号とを図示のようにANDゲートを介してシフトレジスタに入力し、更に、その出力とコマンド設定手段148Bの出力及びその反転信号図示のようにANDゲート及びORゲートを介して出力する。これにより、開始(及び終了)サイクル番号が0の場合に信号dcはハイレベルとされ、開始サイクル番号が1の場合に信号dcはロウレベルとされる。この例では、コマンド設定手段148Bの出力が「1のオフ」即ち0であるので、伝送サイクルのサイクル番号が0の場合に、シフトレジスタ1451Bがシフト動作する。
【0072】
シフトレジスタ1451Bは、出力dcがハイレベルの期間中において、抽出されたクロックCKの立ち上がりに同期して、「1(又はハイレベル)」をシフトする。即ち、「1」が、シフトレジスタ1451Bの単位回路Sr1〜Sr16において、この順にシフトされる。従って、シフトレジスタ1451Bの出力sr1〜sr16が、当該クロックCKの周期において、その立ち上がりに同期して、順に(次周期の立ち上がりまで)ハイレベルとされる。出力sr1〜sr16は、各々、D型フリップフロップ回路FF1〜FF16にクロックとして入力される。
【0073】
出力低速データ部145Bであるフリップフロップ回路FF1〜FF16には、信号d1(即ち、復調された制御信号のデータの値)が入力される。従って、例えばフリップフロップ回路FF1は、出力sr1の立ち上がりに同期して、その時点の信号d1の値を取り込んで保持し、これを出力する。この場合、ロウレベルを出力する。他のフリップフロップ回路FF2〜FF16も、同様にして、その時点の信号d1の値を取り込んで保持し、これを出力する。これにより、アドレス0〜15番地の制御信号のデータの値「0011・・・」が、信号out0〜out15として復調され、D/A変換器DACに入力される。D/A変換器DACは、入力された16ビットの信号のうち、所定の4ビットを制御信号として用い、所定の12ビットをアナログ信号(例えば電圧信号)に変換して、低速データ被制御部16Bに出力する。
【0074】
次に、低速データ子局入力部15Bについて説明する。図12及び図13において、図6から及び図10との比較から判るように、電源電圧発生手段150乃至アドレス抽出手段154Bは、電源電圧発生手段140乃至アドレス抽出手段144Bとほぼ同一の構成である。即ち、出力低速データ部145Bを省略する一方、入力低速データ部155B及びラインドライバ157Bを付加している。なお、割り当てられるアドレスは、例えば、低速データ子局出力部14Bと同一(即ち、この場合、0〜15番地)である。また、抽出される制御信号のデータの数(16個)と同一の数の監視信号のデータが入力される。
【0075】
入力低速データ部155BのA/D変換器ADCは、低速データセンサ部17Bから入力されたアナログ信号(例えば電圧信号)を、4ビットの制御信号付きの12ビットデジタル信号に変換して、信号in0〜in15を出力する。入力低速データ部155Bは、割り当てられたアドレス0〜15番地と同一個数の16個(複数)の2入力ANDゲートと、これらの出力を受けるORゲートとからなる。16個のANDゲートの各々に、図12に示すように、シフトレジスタ1551Bの出力sr1〜sr16が入力される。出力sr1〜sr16は、前述のように、当該クロックCKの周期において、その立ち下がりに同期して、順に(次周期の立ち下がりまで)ハイレベルとされる。従って、出力sr1〜sr16のハイレベルの期間中に、16個のANDゲートの各々が開いて、監視信号in0〜in15が、この順に、ANDゲートを経て、ORゲートから出力される。監視信号in0〜in15は図10の制御信号out0〜out15に対応する。
【0076】
ORゲートの出力は、2入力NANDゲート1562Bに入力される。NANDゲート1562Bには、インバータINV2の出力、即ち、信号d0の反転信号が入力される。NANDゲート1562Bは監視データ信号発生手段156Bを構成する。監視信号in0〜in15は、例えば、出力sr1〜sr16のハイレベルの期間中に図13に示すような値を採る。従って、監視信号in0〜in15が出力されている期間中に、信号d0の立ち下がりに同期してNANDゲート1562Bが開いて、監視信号in0〜in15が、出力dipとして出力される。
【0077】
出力dipは、ラインドライバ157Bを介して、レベル変換された後に第1のデータ信号線D+に出力される。即ち、出力dipは、フォトカプラPC2により上記のクロック抽出部と電気的に分離された後、レベル変換回路を構成するトランジスタTR3pに入力され、更に出力トランジスタTRiに入力される。即ち、フォトカプラPC2がONすると、トランジスタTRp及びTRiがONされる。これにより、第1のデータ信号線D+に、信号dipに比例した信号が出力される。この監視信号のハイレベルは、トランジスタTRiがそのOFFにより高抵抗となるので、データ信号線D+の信号電位に依存するようにされ、ロウレベルは、トランジスタTRiがそのONにより低抵抗となるので、(ツェナーダイオードZD2の降伏電圧が3Vであること等から)4Vとされる。
【0078】
以上から判るように、監視信号は、低速データ子局入力部15Bから、(抽出された)クロックd0の1周期において、第1のデータ信号線D+上に出力される(重畳される)。しかし、第1のデータ信号線D+上の信号の電圧値は、監視信号の電圧値にかかわりなく、強制的に制御信号の電圧値とされる。このために、親局出力部135のラインドライバ137は、監視信号を打ち消して第1のデータ信号線D+を制御信号の電圧値とすることができるような、十分に大きな駆動能力(電流供給能力)を備える。
【0079】
また、トランジスタTRiは、それを流れる電流が制限される。このために、トランジスタTRiのベース側に、図12に示すように、ツェナーダイオードZDi及び抵抗Rが接続される。これにより、トランジスタTRiを流れる電流は、例えば100mA(ミリアンペア)以下に制限される。従って、前述の親局出力部135のトランジスタTR1のONにより、第1のデータ信号線D+の電位を容易にVx=24V近傍にプルアップすることができる。このプルアップ時、トランジスタTRiがONしているので、トランジスタTR1のエミッタにも約100mAの電流が一時的に流れる。流れる時間は、例えば2μsecである。これをIisとして検出する。
【0080】
次に、高速データ子局出力部14Aについて説明する。図14及び図15において、図10及び図11との比較から判るように、高速データ子局出力部14Aは、図10の低速データ子局出力部14Bからコマンド設定手段148B、コマンド抽出手段149B、D/A変換器DACを除いた構成である。
【0081】
図14の高速データ子局出力部14Aは、図10の低速データ子局出力部14Bと同様の構成により、信号d0を得て、更に、シフトレジスタ144Bの単位回路Sr1〜Sr4からその出力sr1〜sr4を得る。ここで、子局アドレス設定手段143Aには、当該子局11Aのアドレスとして、例えば0〜3番地(図は0を示す)が指定されているとする。一方、信号d1は、スタート信号抽出回路1423A(1423B)とほぼ同様の構成の位相データ信号復調回路1424Aにより、図15に示すように形成される。即ち、第1データ信号線D+上の信号が3/4(又は1/2)CK以上の期間レベルVx以外のレベル(即ち、Vx/2又は擬似グランドレベル)となった場合にロウレベル信号を出力し、これ以外の場合にハイレベル信号を出力する。従って、信号d1は、ほぼ変調前の制御信号のデータの値である。
【0082】
出力データ部145Aであるフリップフロップ回路FF1〜FF4には、信号d1(即ち、復調された制御信号のデータの値)が入力される。従って、例えばフリップフロップ回路FF1は、出力sr1の立ち上がりに同期して、その時点の信号d1の値を取り込んで保持し、これを出力する。この場合、ハイレベルを出力する。他のフリップフロップ回路FF2〜FF4も同様である。これにより、アドレス0〜3番地の制御信号のデータの値「0011」が、信号out0p〜out3pとして復調される。
【0083】
次に、高速データ子局入力部15Aについて説明する。図16及び図17において、図12及び図13との比較から判るように、高速データ子局入力部15Aは、図12の低速データ子局入力部15Bからコマンド設定手段158B、コマンド抽出手段159B、A/A変換器を除いた構成である。また、入力高速データ部155Aの構成が入力低速データ部155Bの構成と異なる。なお、子局入力部15が、重畳しようとする監視信号in0〜in3が第1又は第2の監視信号のいずれであるかを意識することはなく、その必要もない。
【0084】
図16の高速データ子局入力部15Aは、図12の低速データ子局入力部15Bと同様の構成により、OR回路の出力として、抽出したクロックCKに同期させた監視信号in0〜in3のシリアル信号を得る。OR回路の出力は、2入力ANDゲート回路1562Aの一方に入力される。ANDゲート回路1562Aの他方には、発振器(OSC)1561の発振出力が入力される。この発振出力の周波数は、例えば8f0とされる。f0はクロックCKの周波数である。なお、発振出力の周波数は、クロックCKの周波数の8倍に限られず、より高い周波数、例えば16倍等であってもよい。ANDゲート回路1562A及び発振器1561は周波数信号重畳手段である監視データ信号発生手段156Aを構成する。監視信号in0〜in3は、例えば、出力sr1〜sr4のハイレベルの期間中に図17に示すような値「1100」を採る。従って、監視信号in0及びin1が出力されている期間中に、ANDゲート回路1562Aが開いて、発振器1561の発振出力8f0が、出力difpとして出力される。一方、監視信号in2及びin3が出力されている期間中に、ANDゲート回路1562Aが閉じて、発振器1561の発振出力8f0は出力されない。
【0085】
出力difpは、ドライバ1571及び1572を介して、ライントランスTに出力され、更に、ライントランスTからラインドライバのパワーMOSFETのゲート電極に信号difとして印加される。この信号difに従って、FETがオン/オフを繰り返すので、第1のデータ信号線D+に、信号difに比例した信号が出力される。即ち、図17に示すように、第1の制御信号に第1の監視信号が重畳される。重畳される第1の監視信号の振幅は、直列に接続されたダイオード、FET、抵抗の持つ抵抗値により制限される。制御信号が擬似グランドレベル0+(2V)である場合、真のグランドレベル(0V)と擬似グランドレベル0+との差以内の振幅の信号(この場合、2V以内)となる。監視信号は、制御信号に重畳されるので、これに影響を与えるような信号であってはならず、これと区別できるものでなければならない。
【0086】
次に、親局入力部139について説明する。再び、図8及び図9において、第1のデータ信号線D+上に出力された第1及び第2の監視データ信号が、ラインレシーバ1312に入力され、その検出信号が出力される。この検出信号は、監視低速データ信号検出手段1311B及び監視高速データ信号検出手段1311Aに入力される。この時点までは、監視信号のデータのアドレス位置に対応する監視信号のデータが、当該制御信号のデータのアドレス位置と同一のアドレス位置に存在する。
【0087】
親局入力部139は、第2監視データ信号の検出のための低速データ監視信号検出手段1311Bとして、第1のデータ信号線D+の上の電流変化を検出して出力する電流検出回路を備える。即ち、親局出力部135のラインドライバ137を構成するトランジスタTR1のエミッタ側に、図8に示すように、フォトカプラPCを挿入する。なお、ラインドライバ137を構成するトランジスタTR2のエミッタは、ツェナーダイオードを介することなく、所定の電位(擬似グランドレベル0+、例えば2V)に接続される。監視低速データ信号検出手段1311BであるフォトカプラPCが、図8(及び図4)に示す電流Iisを検出する。即ち、電源電圧Vxの立ち上がり時におけるトランジスタTR1のエミッタ側に流れる電流を検出する。このエミッタ電流Iisの値は、電源電圧Vxの立ち上がり時において、これと監視信号との競合電流の有無に依存し、所定の閾値を設定することにより、監視信号の「0」又は「1」とされる。そこで、図9において、電流Iisを立ち下がり方向(競合方向)の矢印と「※」印とで示す(以下の図においても同じ)。子局入力部15からの出力がある期間中に、フォトカプラPCを流れる電流が一定の値Ith以上あれば、フォトカプラPCはONする。
【0088】
図18に示すように、「0」又は「1」の監視信号に基づいて、2通りの状態が存在し、電流信号Iisの大小が定まる。トランジスタTR1のエミッタ電流Iisは、監視信号が「1」の場合、これと電源電圧Vxとの間で競合電流が流れるので、約100mAの電流となる。これに対して、監視信号が「0」の場合、これと電源電圧Vxとの間で競合電流が流れないので、電流Iisは、子局出力部14、子局入力部15のラインレシーバ、電源電圧発生手段に流れる電流ipに等しい電流となる。即ち、第1のデータ信号線D+上の電位が強制的に電源電圧Vx(=24V)とされると、子局入力部15(のトランジスタ)は、データ信号が無くなるので、ONからOFFに変化する。従って、監視信号が「1」の場合において、強制的に電源電圧Vxが供給されると、パルス電流Iisが流れる。なお、高速データ子局11A側の回路が少消費電流で、電流ipは小さいものとする。
【0089】
ここで、電流Iisの値の検出のための閾値Ith=isが定められる。閾値は、子局入力部15のトランジスタTR2の制限電流(約100mA)と電流ipとの中間の値とされる。これにより、電流Iisの値が当該閾値より大きい場合には監視信号「1」が検出され、逆の場合には監視信号「0」が検出される。なお、実際は、この閾値はフォトカプラPCに接続された抵抗R1の値を適切なものとすることにより実現される。
【0090】
図9に示すように、電源電圧Vxの立ち上がり時において、監視信号が「1」であると、フォトカプラPCのトランジスタがONし、これに接続されたコレクタ抵抗の電圧降下でロウレベルがインバータINVに入力される。従って、ハイレベルのパルス信号が、信号Diisとして入力データ部138に入力される。監視低速データ部138Bは、ハイレベルの信号Diisを取り込む。従って、監視信号「1」を確実に検出することができる。一方、電源電圧Vxの立ち上がり時において、監視信号が「0」であると、フォトカプラPCのトランジスタがOFFし、ハイレベルがインバータINVに入力される。従って、監視低速データ部138Bは、ロウレベルの信号Diisを取り込む。即ち、監視信号「0」を検出する。
【0091】
フォトカプラPCを流れる電流信号Iisは、これに接続されるコレクタ抵抗R1における電圧降下により電圧信号に変換され、インバータINVを介して、監視低速データ抽出手段1310BのフリップフロップFFに入力される。フリップフロップFFには、そのクロックとして、クロックCKからその1周期だけ遅延したクロックである信号Dickが、タイミング発生手段132から入力される。従って、フリップフロップFFの出力する信号Diisは、元のクロックCKから1周期だけ遅れたタイミングで、監視データ信号のみの値を、クロックCKの1/4周期又は3/4周期と等しい期間出力する信号となる。信号Diisは監視低速データ部138Bに入力される。
【0092】
監視低速データ部138Bは、入力される信号Diisを所定の順に所定のビットに取り込んで、新たなデータの値が入力されるまでこれを保持し出力する。このために、信号Dickが監視低速データ部138Bに入力される。これにより、元のクロックCKの次の1周期において、信号Diisが監視低速データ部138Bのレジスタの所定のビット位置に取り込まれる。従って、最終的には、アドレス0〜31番地までの32ビットのパラレルデータである監視信号IN0i〜IN31iが、直列/並列変換され、監視低速データ部138Bから低速データ入力ユニット101Bに入力される。これにより、監視信号が、例えば「0101・・・」のように入力される。
【0093】
一方、第1のデータ信号線D+上の制御信号に重畳された第1の監視信号が、ライントランスTから出力される。ライントランスTからの信号は、第1の監視データ信号の検出のための監視高速データ信号検出手段(周波数信号検出手段)1311Aの増幅器AMPに入力されて増幅され、更に、比較器COMP4に入力されて波形整形され(波高を揃えられ)、出力Difpとして出力される。出力Difpにおいては、制御信号のデータに対応する監視信号のデータが、当該制御信号のデータのアドレス位置と同一のアドレス位置に存在する。出力Difpは、2入力ORゲート回路OR3を介して、監視高速データ抽出手段1310AのカウンタCNTに入力される。
【0094】
カウンタCNTは、クロックCKの1周期毎に、入力された出力Difpにおけるパルス数をカウントして、その結果を信号Difsとして出力する。このために、カウンタCNTのリセット入力には、信号Dickが微分回路∂を介して入力され、また、カウンタCNTのカウント出力Difsが2入力ORゲート回路OR3を介して入力される。カウンタCNTは、信号Dickによりリセットされ、信号Dickの1クロック毎にリセットされかつカウント結果を出力する。このカウントにおいて、保持手段(レジスタ、図示せず)に保持された閾値Nが用いられる。例えば、N=5とされる。即ち、後述するように、第1の監視信号の周波数が制御信号のそれの8倍(8f0)であるので、1個のクロックCKの周期に8個のパルスがカウントされるはずである。そこで、その1/2よりもやや大きい値が閾値Nとされる。例えば、制御信号の0番地における監視信号のデータが「1」であるので、カウント値が8個となり、信号Difsとして「1(又はハイレベル)」が出力される。また、制御信号の3番地における監視信号のデータが「0」であるので、カウント値が4個以下となり、信号Difsとして「0(又はロウレベル)」が出力される。ただし、監視信号のデータをカウントするために、その結果である信号Difsの出力は、制御信号から1番地ずれる。例えば、制御信号の0番地に重畳された監視信号についての信号Difsは、制御信号の1番地のタイミングで出力される。換言すれば、これが監視信号の0番地になる。なお、エンド信号ENDの期間が1.5toであるので、最後のアドレス(31番地)についても、カウント結果を出力することができる。
【0095】
監視高速データ部138Aは、監視低速データ部138Bと同様にして、アドレス0〜31番地までの32ビットのパラレルデータである監視信号IN0f〜IN31fを直列/並列変換し、監視高速データ部138Aから高速データ入力ユニット101Aに入力する。これにより、監視信号が、例えば「1100・・・」のように入力される。
【0096】
以上、本発明をその実施の態様に従って説明したが、本発明は、その主旨の範囲内において、種々の変形が可能である。
【0097】
例えば、図19に示すように、第1データ信号線D+及び第2データ信号線D−の一方又は双方の端部に、終端ユニット18及び/又は19を設けることが好ましい。終端ユニット18及び19の構成は、例えば特願平1−140826号に示すような構成とすればよい。
【0098】
また、例えば、図19に示すように、親局13にエラーチェック回路を設けてもよい。エラーチェック回路は、第1データ信号線D+を監視して、線路の状態(短絡など)をチェックする。エラーチェック回路の構成は、例えば特願平1−140826号に示すような構成とすればよい。
【0099】
また、例えば、図19に示すように、親局13から出力される第1データ信号線D+に重畳されている24Vで子局11の電源容量を満足できる場合、外部電源を子局11、被制御装置12に供給するための電力線P(P24及びP0 )を省略してもよい。
【0100】
更に、図示はしないが、例えば特願平1−140826号に示すように、親局13の親局出力部135及び親局入力部139を複数個設け、特定の子局と対応させてもよい。この場合、親局出力部135と子局出力部14とは、それぞれm個(m≧1)ずつ設けられ、各々1対1の対応で関係付けられ、データ信号線に予め定められたシーケンスで接続される。他方、親局入力部139と子局入力部15は、それぞれn個(n≧1)ずつ設けられ、各々1対1の対応で関係付けられ、データ信号線に予め定められたシーケンスで接続される。各々の対応付けられた部分は、タイミング信号の制御下で逐次作動されて、関連する被制御部16に対する制御データ及びセンサ部17からの監視信号の伝送を行う。更に、このような構成を1群とし、複数の群を設けてもよい。各群における局の数は異なっていてもよい。
【0101】
更に、図示はしないが、親局13及び子局11における動作を、各々に設けたCPU(中央演算処理装置)において上述の各処理を実行する当該処理プログラムを実行することにより、実現してもよい。
【0102】
【発明の効果】
本発明によれば、制御・監視信号伝送システムにおいて、クロック信号に第1及び第2の制御信号及び第1及び第2の監視信号を重畳することができるので、制御部と被制御部およびセンサ部間の双方向の高速な信号伝送を実現することができると共に、2重化した制御信号及び2重化した監視信号を共通のデータ信号線に出力し、かつ、これらを同時に双方向に伝送することができる。更に、制御信号及び監視信号を2重化することができるので、2重化した制御信号及び監視信号の一方を短い周期で伝送すべき高速データの伝送に用い、他方を長い周期での伝送で十分な低速データの伝送に用いることができ、結果として、高速データの伝送の間に低速データを挿入する必要をなくし、高速データの伝送のサイクルタイムが長くなることを防止し、高速データを満足な伝送速度で伝送することができる。
【図面の簡単な説明】
【図1】本発明の基本構成図である。
【図2】本発明の信号伝送説明図である。
【図3】本発明の信号伝送説明図である。
【図4】本発明の信号伝送説明図である。
【図5】本発明の基本構成図である。
【図6】本発明の基本構成図である。
【図7】本発明の基本構成図である。
【図8】親局の一例の構成図である。
【図9】図8の親局における波形図である。
【図10】低速データ子局出力部の一例の構成図である。
【図11】図10の低速データ子局出力部における波形図である。
【図12】低速データ子局入力部の一例の構成図である。
【図13】図12の低速データ子局入力部における波形図である。
【図14】高速データ子局出力部の一例の構成図である。
【図15】図14の高速データ子局出力部における波形図である。
【図16】高速データ子局入力部の一例の構成図である。
【図17】図16の高速データ子局入力部における波形図である。
【図18】監視信号検出説明図である。
【図19】本発明の他の基本構成図である。
【符号の説明】
10:制御部
11:子局
12:被制御装置
13:親局
14:子局出力部
15:子局入力部
16:被制御部
17:センサ部
D+:第1データ信号線
D−:第2データ信号線
P24及びP0 :電力線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a control / monitoring signal transmission system, and in particular, converts a parallel control signal from a control unit into a serial signal for transmission and direct / parallel conversion on a controlled unit side of a remote device. The monitoring signal of the sensor unit that drives the device and detects the state of the device is parallel-to-serial converted and transmitted to the control unit side to perform serial / parallel conversion and supplied to the control unit, and the control signal is supplied to the clock signal. The present invention relates to a control / monitor signal transmission system that superimposes and superimposes the monitor signal on them.
[0002]
[Prior art]
A control signal is transmitted from a control unit such as a sequence controller, a programmable controller, or a computer to drive and control a number of controlled devices (for example, motors, solenoids, solenoid valves, relays, thyristors, lamps, etc.) located at remote locations. It is widely used in the technical field of automatic control to transmit a monitoring signal from a sensor unit (on / off state of a reed switch, micro switch, push button switch, etc.) to detect the state of each device and supply it to the control unit ing.
[0003]
In such a technique, for wiring between the control unit and the controlled unit and between the control unit and the sensor unit, conventionally, wiring was performed using a plurality of lines such as a power line, a control signal line, and a ground line. With recent miniaturization of controlled devices, wiring work has become difficult in arranging devices at a high density, and there has been a problem that wiring space is reduced and costs are increased.
[0004]
As a method for solving this problem, there are two methods, a “signal serial / parallel conversion method” (Japanese Patent Application No. 62-229978) and a “parallel transmission system of sensor signals” (Japanese Patent Application No. 62-247245). There is an invention. According to these systems, one (1 bit) control signal (or sensor signal) can be superimposed on the clock signal line including the power supply for each clock, so that the control device and the controlled device are connected. This transmission system and the transmission system between the control device and the sensor device can be realized by a line having few wires.
[0005]
Further, according to the invention of “control / monitoring signal transmission method” (Japanese Patent Application No. 1-140826), an input unit and an output unit are connected to a master station, and a clock signal superimposed on a power source from the master station is shared data. By outputting to the signal line, bidirectional high-speed signal transmission between the control unit, the controlled unit, and the sensor unit can be realized with a simple configuration. That is, it can be configured with a small number of lines, the cost of wiring is reduced, the connection arrangement of units can be simplified, addresses can be arbitrarily assigned to each unit, and therefore, addition and deletion of units can be performed. Could be done freely at the required position.
[0006]
[Problems to be solved by the invention]
According to the conventional configuration described above, bidirectional high-speed signal transmission between the control unit, the controlled unit, and the sensor unit can be realized. However, since the signal from the control unit to the controlled unit (hereinafter referred to as control signal) and the signal from the sensor unit to the control unit (hereinafter referred to as monitoring signal) are output to the common data signal line, they are transmitted simultaneously. I couldn't. That is, the control signal and the monitoring signal can only be transmitted mutually exclusively, and cannot be transmitted in both directions at the same time. Therefore, it is necessary to separately provide a period for transmitting the control signal and a period for transmitting the monitoring signal as the transmission time on the common data signal line.
[0007]
In addition, the control signal and the monitoring signal are actually a transmission signal (hereinafter referred to as high speed data) to be transmitted in a short cycle (high speed or real time) and a transmission signal sufficient for transmission in a long cycle (low speed) (hereinafter referred to as low speed). Data). The high-speed data includes, for example, a control signal (output signal) to an actuator in the controlled part and an input signal from an input sensor. That is, the original input / output signal (I / O data). The low-speed data includes, for example, a signal obtained by converting an analog signal (information signal) indicating various control values or measurement values in the controlled unit into a digital signal for transmission. That is, it is an information signal (character data). According to the conventional configuration described above, bidirectional high-speed signal transmission between the control unit, the controlled unit, and the sensor unit can be realized. However, during transmission of high-speed data, low-speed data must be inserted at a constant rate (see FIG. 2B described later). That is, high-speed data and low-speed data are mixed, and the transmission cycle time has to be significantly increased. That is, the transmission speed (cycle) of high-speed data to be transmitted in a short cycle is insufficient.
[0008]
The present invention superimposes the first and second control signals and the first and second monitoring signals on the clock signal, and uses one for high-speed data transmission and the other for low-speed data transmission. The purpose is to provide a system.
[0009]
The control / monitoring signal transmission system of the present invention comprises a control unit and a plurality of controlled devices each including a controlled unit and a sensor unit that monitors the controlled unit, and is a data signal common to the plurality of controlled devices. The control signal from the control unit is transmitted to the controlled unit via the line, and the monitoring signal from the sensor unit is transmitted to the control unit. Also, a master station connected to the control unit and the data signal line, and a plurality of slave stations provided corresponding to the plurality of controlled devices and connected to the data signal line and the corresponding controlled device are provided. Then, between the master station and the plurality of slave stations, the first control data signal and the first monitoring data signal having a short transmission cycle are updated every transmission cycle determined by a plurality of clocks, and transmitted on the data signal line to each other. The second control data signal and the second monitoring data signal having a long transmission cycle are updated for each transmission frame having a period longer than the transmission cycle, and transmitted on the data signal lines. The master station includes timing generating means for generating a predetermined timing signal synchronized with the clock, a master station output unit, and a master station input unit. The master station output unit receives the first control data signal and the second control data signal input from the control unit under the control of the timing signal. By superimposing on the clock It converts into a serial pulse voltage signal and outputs them to the data signal line. The master station input unit is configured to control the first monitoring data signal and the second superposed on the serial pulse voltage signal transmitted through the data signal line under the control of the timing signal. Monitoring The values of each data of the data signal are extracted, converted into monitoring signals, and input to the control unit. Each of the plurality of slave stations includes a slave station output unit and a slave station input unit. The slave station output unit extracts each data value of the first control data signal or each data value of the second control data signal under the control of the timing signal, and outputs the data value to the slave station in the value of each data. Corresponding data is supplied to the corresponding controlled unit. Under the control of the timing signal, the slave station input unit forms a first monitoring data signal or a second monitoring data signal in accordance with the value of the corresponding sensor unit, and generates these data in the first or second monitoring data signal Is superimposed on the serial pulse voltage signal.
[0010]
According to the control / monitor signal transmission system of the present invention, the first and second control signals and the first and second monitor signals can be superimposed on the clock signal. Therefore, bidirectional high-speed signal transmission between the control unit, the controlled unit, and the sensor unit can be realized, and the duplicated control signal and the duplicated monitoring signal are output to the common data signal line. These can be transmitted in both directions simultaneously. That is, the control signal and the monitoring signal can be completely duplicated. Furthermore, one of the duplicated control signal and monitoring signal can be used for transmission of high-speed data to be transmitted in a short cycle, and the other can be used for transmission of sufficient low-speed data by transmission in a long cycle. Therefore, it is not necessary to insert low-speed data during high-speed data transmission, the cycle time of high-speed data transmission is prevented from becoming long, and high-speed data can be transmitted at a satisfactory transmission rate.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
1, 5 and 6 are basic configuration diagrams of the present invention, and FIGS. 2 to 4 are signal transmission explanatory diagrams of the present invention.
[0012]
As shown in FIG. 1, the control / monitoring signal transmission system includes a
[0013]
Here, the plurality of controlled devices 12 include two types, that is, a first (high-speed data) controlled
[0014]
The control / monitor signal transmission system transmits a control signal from the output unit 102 of the
[0015]
In this example, a power line P is provided for supplying the power supply voltage Vx to each of the plurality of slave stations 11 (the slave station power supply unit 20). The power line P is the first and second power lines P. twenty four And P 0 Consists of. First and second power lines P twenty four Respectively supply a power supply voltage Vx (= 24V) and a common (power supply) ground level (= 0V) to the plurality of slave stations 11, and are connected to the
[0016]
For such signal transmission, as shown in FIG. 1, the control / monitor signal transmission system includes a
[0017]
As shown in FIG. 5, the
[0018]
The
[0019]
The clock CK and other various control signals including the power supply voltage output from the
[0020]
The
[0021]
As shown in FIG. 2A, the master
[0022]
The high-speed data transmission cycle includes a start signal S at the head thereof and an I / O (input / output) signal I / O following the start signal S. The low-speed data transmission cycle includes a start signal S at the head and character data CR following the start signal S. The command (command data) CM is inserted at the head of each transmission cycle (before the head start signal S). Transmission cycles in high speed and low speed data are distinguished by an end signal E between them. Transmission frames are distinguished by counting the number of transmission cycles.
[0023]
As shown in FIG. 3A: transmission line transmission signal, the transmission cycle is composed of n (32 in this example) clocks following the command signal CM and the start signal S. Since one (1 bit) first and second control signals and first and second monitoring signals (a total of four) are superimposed on one clock, one transmission cycle is 4n in total. A bit data signal (serial signal) can be included. Note that the command signal CM included in the Nth transmission cycle (N cycle) in one transmission frame is represented as CM (N).
[0024]
As shown in D: high-speed data output unit transmission signal and E: high-speed data input unit transmission signal in FIG. 3, the command signal CM is ignored in the transmission of the high-speed data I / O, and one of the high-speed data I / O is transmitted. The transmission cycle includes n-bit output data (control data signal) and n-bit input data (monitoring data signal). The high-speed data I / O has an independent meaning as a control signal and a monitoring signal for each bit. The high-speed data I / O has a transmission period equal to the transmission cycle Tc. That is, if a control signal for a certain slave station 14 is output at the 0th bit (address 0) of a certain transmission cycle, the control signal for that slave station 14 is always output at the 0th bit position of each transmission cycle. The
[0025]
On the other hand, as shown in B: low-speed data output section transmission signal and C: low-speed data input section transmission signal in FIG. 3, in low-speed data (or character data) CR transmission, i pieces of low-speed data CR are transmitted according to the command signal CM. One transmission frame consisting of the transmission cycles includes i × n-bit output data (control signal) and i × n-bit input data (monitoring signal). In FIG. 2A, i = 2 (2 channels). The command signal CM includes a start cycle number and an end cycle number. The cycle number is uniquely assigned for each transmission cycle, and is repeatedly incremented from 1 to i. The upper limit value i of the cycle number is predetermined for each transmission system. The i-th transmission cycle is called a (i-1) channel, and one transmission frame includes an i-channel transmission cycle.
[0026]
The low-speed data CR does not have an independent meaning as a control signal or a monitoring signal for each bit. That is, for example, 12-bit low-speed data (and four added control signals) CR are meaningful only after being converted into one analog signal, and are all extracted in one low-speed
[0027]
Conventionally, as shown in the upper part of FIG. 2B, when only the transmission of I / O signals is considered, the cycle time Tca can be theoretically shortened. However, actually, since the character data (CR signal) must be transmitted together with the I / O signal, the cycle time Tcb becomes longer as shown in the lower part of FIG. In addition, the transmission speed of the I / O signal has been reduced.
[0028]
As shown in FIG. 4, the master
[0029]
For example, when the data value of the first control data signal # 1 is “0”, the 3/4 cycle before the clock is set to a predetermined level different from the power supply voltage Vx, and the quarter after the clock is set. The period is set to the level of the power supply voltage Vx. In the case of “1”, the ¼ cycle before the clock is set to a predetermined level different from the power supply voltage Vx, and the ¾ cycle after the clock is set to the level of the power supply voltage Vx. Further, the predetermined level different from the power supply voltage Vx is set to the level of Vx / 2 when the data value of the second control data signal # 2 is “0”, and the pseudo level is set when the value is “1”.
[0030]
On the other hand, the signal on the first data signal line D + is taken into the master
[0031]
As shown in FIG. 4, the master
[0032]
For example, when the data value of the first monitoring
[0033]
As described above, the control signal to be distributed to the plurality of slave stations 11 is transmitted from the
[0034]
The length of one transmission cycle (the number of clocks or the number of data bits) is determined by the value of the final address. The value of the final address is determined for each transmission system. The number i of transmission cycles included in one transmission frame is determined based on the length of the transmission cycle and the total number of bits of character data (CR signal) to be transmitted. In this example, since the length of the transmission cycle is 32 bits and i is 2, 64-bit character data can be transmitted. This corresponds to four outputs of the AD converter with 12-bit resolution (with a 4-bit control signal).
[0035]
A start signal S and an end signal E are formed to determine the beginning and end for address counting, respectively. Prior to the output of the serial pulsed voltage signal, the
[0036]
Each of the plurality of slave stations 11 includes a slave station output unit 14 and a slave station input unit 15. The slave station output unit 14 extracts the value of each data of the first control data signal or the value of each data of the second control data signal under the control of the timing signal, and the slave station in the value of each data Is supplied to the corresponding controlled unit 12. The slave station input unit 15 forms a first monitoring data signal or a second monitoring data signal according to the value of the
[0037]
As described above, the plurality of slave stations 11 are of two types: the (second) low-speed
[0038]
In FIG. 6, when the local station is designated in accordance with the command CM, the low-speed
[0039]
In the low-speed
[0040]
In accordance with the command CM, the low-speed
[0041]
As shown in FIG. 6, the low-speed data slave
[0042]
The power supply voltage generation means 140 of the slave station output section 14 and the power supply voltage generation means (CV) 150 of the slave station input section 15 described later constitute the slave station
[0043]
The
[0044]
As shown in FIG. 4, the low-speed data slave station output unit 14 </ b> B has the level in a period other than the level of the power supply voltage of the serial pulsed voltage signal for each cycle of the clock under the control of the timing signal. By identifying a predetermined voltage level (for example, Vx / 2) different from the power supply voltage Vx or a pseudo ground level, the value of each data of the second control data signal is extracted, and the value of each data value is extracted. Is supplied to the corresponding low-speed data controlled
[0045]
On the other hand, as shown in FIG. 6, the low-speed data slave
[0046]
As can be seen from FIG. 6, the power supply voltage generation means 150 to the address extraction means 154B have substantially the same configuration as the power supply voltage generation means 140 to the address extraction means 144B and operate in substantially the same manner. The power supply voltage generating means 150 electrically drives the circuit constituting the slave station input unit 15 and supplies the power supply voltage Vcc for electrically driving the low speed
[0047]
The input low-
[0048]
As shown in FIG. 4, the low-speed data slave
[0049]
On the other hand, in FIG. 7, the high-speed
[0050]
In the high-speed
[0051]
Under the control of the timing signal, the high-speed data slave
[0052]
Under the control of the timing signal, the high-speed data slave
[0053]
Hereinafter, the specific configuration and operation of this example will be described in order from the output of the control signal from the
[0054]
8 and 9, the
[0055]
First, the master
[0056]
For example, if the address (that is, the number of data of the control signal described above) is from 0 to 31, control signals OUT0p to OUT31p, which are 32-bit parallel data, are input from the high-speed
[0057]
The output Dops is set to a high level (or “1”) or a low level (or “0”) every clock according to the data values of the control signals OUT0p to OUT31p. Thus, for example, “0011...” Is output. The output Dops is input to the control data signal
[0058]
The
[0059]
One output (PWM-modulated output) of the control data signal generating means 136 is a binary (+5 V and 0 V) signal, and is output to one signal line Pck. The signal output to the signal line Pck is input to the
[0060]
That is, in this example, the command CM is superimposed on the end signal END, and the end signal E is always output before the start signal S. The command CM is composed of a cycle number uniquely added for each transmission cycle. In this example, the cycle numbers are only 0 and 1 for simplicity of explanation. Accordingly, in one low-speed
[0061]
Thereby, the low-speed
[0062]
Similar to the signal Dops for the first control signals OUT0p to OUT31p, the signal Dovs for the second control signals OUT0v to OUT31v is formed. The control data signal generation means 136 forms the signal Dvh based on the signal Dovs (and Pck). That is, in the period when the signal Pck is at the low level, the signal Dvh0 (“1”) is formed if the second control signal is at the low level, and the signal Dvh1 (“1”) is formed when the second control signal is at the high level. Form. The signal Dvh is formed from the logical sum of the signal Dvh0 and the signal Dve0, and the signal Dvl is formed from the logical sum of the signal Dvh1 and the signal Dve1. The signal Dve0 is a logical product of the 0-bit output of the binary counter of the command generating means 1313 and the end signal END, and the signal Dve1 is a logical product of the 1-bit output of the binary counter and the end signal END.
[0063]
Therefore, the transistor TR1 is turned on only for a predetermined period by the signal Pck pulse-width modulated in accordance with the signal Dops to output the voltage Vx (24V), and the transistor TR1 is turned off during other periods. During the off period of the transistor TR1, the transistor TR2 or TR3 is turned on. That is, the transistor TR2 is turned on by the high level of the signal Dvh0 formed according to the high level of the signal Dovs and the high level of the signal Dve0, and the
[0064]
Outputs Pck, Dvl, and Dvh of the control data signal
[0065]
Based on the inputs of the outputs Pck, Dvl, and Dvh, the
[0066]
As described above, there are two types of slave stations 11. In the low-speed
[0067]
First, the low-speed data slave
[0068]
Similarly, the transmission
[0069]
Prior to this, the start signal ST is similarly detected as the high level of the signal d0, and is input to the start
[0070]
In the slave station address setting means 143B, an address assigned to the low-speed data slave
[0071]
On the other hand, the signal d0 is input to an end
[0072]
The
[0073]
The signal d1 (that is, the data value of the demodulated control signal) is input to the flip-flop circuits FF1 to FF16 that are the output low-
[0074]
Next, the low-speed data slave
[0075]
The A / D converter ADC of the input low-
[0076]
The output of the OR gate is input to the 2-
[0077]
The output dip is level-converted via the
[0078]
As can be seen from the above, the monitoring signal is output (superimposed) on the first data signal line D + from the low-speed data slave
[0079]
Further, the current flowing through the transistor TRi is limited. For this purpose, a Zener diode ZDi and a resistor R are connected to the base side of the transistor TRi as shown in FIG. Thereby, the current flowing through the transistor TRi is limited to, for example, 100 mA (milliampere) or less. Therefore, the potential of the first data signal line D + can be easily pulled up to around Vx = 24V by turning on the transistor TR1 of the master
[0080]
Next, the high-speed data slave
[0081]
The high-speed data slave
[0082]
The signal d1 (that is, the data value of the demodulated control signal) is input to the flip-flop circuits FF1 to FF4 that are the
[0083]
Next, the high-speed data slave
[0084]
The high-speed data slave
[0085]
The output difp is output to the line transformer T via the drivers 1571 and 1572, and is further applied as a signal dif from the line transformer T to the gate electrode of the power MOSFET of the line driver. Since the FET repeats ON / OFF according to the signal dif, a signal proportional to the signal dif is output to the first data signal line D +. That is, as shown in FIG. 17, the first monitoring signal is superimposed on the first control signal. The amplitude of the superimposed first monitoring signal is limited by the resistance value of the diode, FET, and resistor connected in series. When the control signal is a
[0086]
Next, the master
[0087]
The master
[0088]
As shown in FIG. 18, there are two states based on the monitoring signal “0” or “1”, and the magnitude of the current signal Iis is determined. When the monitor signal is “1”, the emitter current Iis of the transistor TR1 becomes a current of about 100 mA because a competing current flows between this and the power supply voltage Vx. On the other hand, when the monitoring signal is “0”, no competing current flows between the monitoring signal and the power supply voltage Vx. Therefore, the current Iis is generated from the line receiver of the slave station output unit 14, the slave station input unit 15, the power supply The current is equal to the current ip flowing through the voltage generating means. That is, when the potential on the first data signal line D + is forcibly set to the power supply voltage Vx (= 24V), the slave station input unit 15 (transistor thereof) changes from ON to OFF because there is no data signal. To do. Therefore, when the power supply voltage Vx is forcibly supplied when the monitoring signal is “1”, the pulse current Iis flows. It is assumed that the circuit on the high-speed
[0089]
Here, a threshold value Ith = is for detecting the value of the current Iis is determined. The threshold value is an intermediate value between the limit current (about 100 mA) of the transistor TR2 of the slave station input unit 15 and the current ip. As a result, the monitor signal “1” is detected when the value of the current Iis is larger than the threshold value, and the monitor signal “0” is detected in the opposite case. Actually, this threshold value is realized by making the value of the resistor R1 connected to the photocoupler PC appropriate.
[0090]
As shown in FIG. 9, when the monitor signal is “1” at the rise of the power supply voltage Vx, the transistor of the photocoupler PC is turned ON, and the low level is changed to the inverter INV by the voltage drop of the collector resistance connected thereto. Entered. Therefore, a high-level pulse signal is input to the input data unit 138 as the signal Diis. The monitoring low
[0091]
The current signal Iis flowing through the photocoupler PC is converted into a voltage signal by a voltage drop in the collector resistor R1 connected to the photocoupler PC, and input to the flip-flop FF of the monitoring low-speed
[0092]
The monitoring low-
[0093]
On the other hand, the first monitoring signal superimposed on the control signal on the first data signal line D + is output from the line transformer T. The signal from the line transformer T is input to the amplifier AMP of the monitoring high-speed data signal detecting means (frequency signal detecting means) 1311A for detecting the first monitoring data signal, amplified, and further input to the comparator COMP4. Then, the waveform is shaped (the wave heights are made uniform) and output as output Difp. In the output Difp, the monitoring signal data corresponding to the control signal data is present at the same address position as the control signal data. The output Difp is input to the counter CNT of the monitoring high-speed
[0094]
The counter CNT counts the number of pulses in the input output Difp for every cycle of the clock CK, and outputs the result as a signal Difs. Therefore, the signal Dick is input to the reset input of the counter CNT via the differentiation circuit ∂, and the count output Difs of the counter CNT is input via the 2-input OR gate circuit OR3. The counter CNT is reset by the signal Dick, is reset every clock of the signal Dick, and outputs a count result. In this count, a threshold value N held in holding means (register, not shown) is used. For example, N = 5. That is, as will be described later, since the frequency of the first monitoring signal is eight times (8f0) that of the control signal, eight pulses should be counted in one clock CK cycle. Therefore, a value slightly larger than ½ is set as the threshold value N. For example, since the monitoring signal data at
[0095]
Similarly to the monitoring low-
[0096]
As mentioned above, although this invention was demonstrated according to the embodiment, this invention can be variously deformed within the scope of the gist.
[0097]
For example, as shown in FIG. 19, it is preferable to provide
[0098]
For example, as shown in FIG. 19, an error check circuit may be provided in the
[0099]
Further, for example, as shown in FIG. 19, when 24 V superimposed on the first data signal line D + output from the
[0100]
Further, although not shown, for example, as shown in Japanese Patent Application No. 1-140826, a plurality of master
[0101]
Further, although not shown, the operations in the
[0102]
【The invention's effect】
According to the present invention, in the control / monitor signal transmission system, the first and second control signals and the first and second monitor signals can be superimposed on the clock signal. High-speed bi-directional signal transmission between units can be realized, and double control signals and double monitoring signals can be output to a common data signal line, and these can be simultaneously transmitted in both directions. can do. Furthermore, since the control signal and the monitoring signal can be duplicated, one of the duplicated control signal and the monitoring signal is used for high-speed data transmission that should be transmitted in a short cycle, and the other is used for transmission in a long cycle. It can be used for transmission of sufficiently low-speed data, and as a result, it is not necessary to insert low-speed data during high-speed data transmission, preventing an increase in cycle time of high-speed data transmission and satisfying high-speed data Can be transmitted at a high transmission rate.
[Brief description of the drawings]
FIG. 1 is a basic configuration diagram of the present invention.
FIG. 2 is an explanatory diagram of signal transmission according to the present invention.
FIG. 3 is an explanatory diagram of signal transmission according to the present invention.
FIG. 4 is an explanatory diagram of signal transmission according to the present invention.
FIG. 5 is a basic configuration diagram of the present invention.
FIG. 6 is a basic configuration diagram of the present invention.
FIG. 7 is a basic configuration diagram of the present invention.
FIG. 8 is a configuration diagram of an example of a master station.
9 is a waveform diagram in the master station of FIG. 8. FIG.
FIG. 10 is a configuration diagram of an example of a low-speed data slave station output unit.
FIG. 11 is a waveform diagram at the low-speed data slave station output section of FIG. 10;
FIG. 12 is a configuration diagram of an example of a low-speed data slave station input unit.
13 is a waveform diagram at the low-speed data slave station input section of FIG. 12;
FIG. 14 is a configuration diagram of an example of a high-speed data slave station output unit.
15 is a waveform diagram at the high-speed data slave station output section of FIG. 14;
FIG. 16 is a configuration diagram of an example of a high-speed data slave station input unit.
FIG. 17 is a waveform diagram at the high-speed data slave station input unit of FIG. 16;
FIG. 18 is an explanatory diagram of monitoring signal detection.
FIG. 19 is another basic configuration diagram of the present invention.
[Explanation of symbols]
10: Control unit
11: Slave station
12: Controlled device
13: Master station
14: Slave station output section
15: Slave station input section
16: Controlled part
17: Sensor part
D +: first data signal line
D-: Second data signal line
P twenty four And P 0 : Power line
Claims (9)
前記複数の被制御装置に共通のデータ信号線を介して前記制御部からの制御信号を前記被制御部に伝送しかつ前記センサ部からの監視信号を前記制御部に伝送する制御・監視信号伝送システムにおいて、
前記制御部及びデータ信号線に接続される親局と、
前記複数の被制御装置に対応して設けられ、前記データ信号線及び対応する被制御装置に接続される複数の子局とを備え、
前記親局と複数の子局との間において、短い伝送周期の第1制御データ信号及び第1監視データ信号を複数のクロックで定まる伝送サイクル毎に更新して前記データ信号線上を相互に伝送し、長い伝送周期の第2制御データ信号及び第2監視データ信号を前記伝送サイクルよりも長い期間からなる伝送フレーム毎に更新して前記データ信号線上を相互に伝送し、
前記親局が、
前記クロックに同期した所定のタイミング信号を発生するためのタイミング発生手段と、
前記タイミング信号の制御下で、前記制御部から入力される前記第1制御データ信号及び前記第2制御データ信号を前記クロックに重畳することにより直列のパルス状電圧信号に変換し、これらを前記データ信号線に出力する親局出力部と、
前記タイミング信号の制御下で、前記データ信号線を伝送される前記直列のパルス状電圧信号に重畳された前記第1監視データ信号及び前記第2監視データ信号の各データの値を抽出して、これらを前記監視信号に変換し、前記制御部に入力する親局入力部とを備え、
前記複数の子局が、各々、
前記タイミング信号の制御下で、前記第1制御データ信号の各データの値又は前記第2制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する前記被制御部に供給する子局出力部と、
前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、第1監視データ信号又は第2監視データ信号を形成し、これらを前記第1又は第2監視データ信号のデータの値として、前記直列のパルス状電圧信号に重畳する子局入力部とを備える
ことを特徴とする制御・監視信号伝送システム。A control unit and a plurality of controlled devices each including a controlled unit and a sensor unit that monitors the controlled unit;
Control and monitoring signal transmission for transmitting a control signal from the control unit to the controlled unit and transmitting a monitoring signal from the sensor unit to the control unit via a data signal line common to the plurality of controlled devices In the system,
A master station connected to the control unit and the data signal line;
A plurality of slave stations provided corresponding to the plurality of controlled devices and connected to the data signal line and the corresponding controlled device;
Between the master station and the plurality of slave stations, the first control data signal and the first monitoring data signal having a short transmission cycle are updated every transmission cycle determined by a plurality of clocks, and are transmitted to each other on the data signal line. The second control data signal and the second monitoring data signal having a long transmission cycle are updated for each transmission frame having a period longer than the transmission cycle and transmitted to each other on the data signal line,
The master station
Timing generating means for generating a predetermined timing signal synchronized with the clock;
Under the control of the timing signal, the first control data signal and the second control data signal input from the control unit are converted into a serial pulsed voltage signal by superimposing the clock on the clock, and these are converted into the data. A master station output unit that outputs to the signal line;
Under the control of the timing signal, extract the value of each data of the first monitoring data signal and the second monitoring data signal superimposed on the serial pulse voltage signal transmitted through the data signal line, These are converted into the monitoring signal, and provided with a master station input unit that inputs to the control unit,
Each of the plurality of slave stations is
Under the control of the timing signal, the value of each data of the first control data signal or the value of each data of the second control data signal is extracted, and the data corresponding to the slave station in the value of each data A slave station output unit that supplies the corresponding controlled unit to
Under the control of the timing signal, a first monitoring data signal or a second monitoring data signal is formed according to the value of the corresponding sensor unit, and these are used as data values of the first or second monitoring data signal. And a slave station input unit superposed on the serial pulse voltage signal.
前記第2制御データ信号及び第2監視データ信号が伝送される前記伝送フレームは、前記第1制御データ信号及び第1監視データ信号が伝送される前記伝送サイクルの整数倍である
ことを特徴とする制御・監視信号伝送システム。In claim 1,
The transmission frame in which the second control data signal and the second monitoring data signal are transmitted is an integral multiple of the transmission cycle in which the first control data signal and the first monitoring data signal are transmitted. Control and monitoring signal transmission system.
前記複数の子局は第1の子局及び第2の子局の2種類からなり、
前記第1の子局は、
前記タイミング信号の制御下で、前記第1制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する前記被制御部に供給する子局出力部と、
前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、第1監視データ信号を形成し、これを前記第1監視データ信号のデータの値として、前記直列のパルス状電圧信号に重畳する子局入力部とを備え、
前記第2の子局は、
前記タイミング信号の制御下で、前記第2制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する前記被制御部に供給する子局出力部と、
前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、第2監視データ信号を形成し、これを前記第2監視データ信号のデータの値として、前記直列のパルス状電圧信号に重畳する子局入力部とを備える
ことを特徴とする制御・監視信号伝送システム。In claim 1,
The plurality of slave stations consists of two types, a first slave station and a second slave station,
The first slave station is
Under the control of the timing signal, the value of each data of the first control data signal is extracted, and the data corresponding to the slave station in the value of the data is supplied to the corresponding controlled unit An output section;
Under the control of the timing signal, a first monitoring data signal is formed according to the value of the corresponding sensor unit, and this is used as the data value of the first monitoring data signal to the serial pulsed voltage signal. And a slave station input section to be superimposed,
The second slave station is
Under the control of the timing signal, the value of each data of the second control data signal is extracted, and the slave station that supplies the data corresponding to the slave station in the value of each data to the corresponding controlled unit An output section;
Under the control of the timing signal, a second monitoring data signal is formed according to the value of the corresponding sensor unit, and this is used as the data value of the second monitoring data signal to the serial pulse voltage signal. A control / monitoring signal transmission system comprising: a slave station input unit to be superimposed.
前記親局が、更に、前記伝送サイクルの各々の先頭に挿入され、前記第2制御データ信号及び第2監視データ信号の伝送を制御するコマンドを発生するコマンド発生手段を備え、
前記第1の子局は、前記コマンドを無視して、前記第1制御データ信号の各データの値の抽出を行い、前記第1監視データ信号のデータの値の重畳を行い、
前記第2の子局は、前記コマンドに従って、自局が指定された場合に、前記第2制御データ信号の各データの値の抽出を行い、前記第2監視データ信号のデータの値の重畳を行う
ことを特徴とする制御・監視信号伝送システム。In claim 3,
The master station further includes command generating means inserted at the head of each of the transmission cycles and generating a command for controlling transmission of the second control data signal and the second monitoring data signal;
The first slave station ignores the command, extracts the value of each data of the first control data signal, superimposes the data value of the first monitoring data signal,
The second slave station extracts each data value of the second control data signal and superimposes the data value of the second monitoring data signal when the own station is designated according to the command. A control and monitoring signal transmission system characterized by performing.
前記コマンドは、前記伝送サイクル毎に一意に割り当てられたサイクル番号を示す開始サイクル番号及び終了サイクル番号からなり、
前記第2の子局は、前記コマンドに従って、当該コマンドのサイクル番号が自局に割り当てられた開始サイクル番号と一致した伝送サイクルにおいて、前記第2制御データ信号の各データの値の抽出を開始し、前記第2監視データ信号のデータの値の重畳を開始し、当該コマンドのサイクル番号が自局に割り当てられた終了サイクル番号と一致した伝送サイクルにおいて、前記第2制御データ信号の各データの値の抽出を終了し、前記第2監視データ信号のデータの値の重畳を終了する
ことを特徴とする制御・監視信号伝送システム。In claim 4,
The command includes a start cycle number and an end cycle number indicating a cycle number uniquely assigned for each transmission cycle,
According to the command, the second slave station starts extracting the value of each data of the second control data signal in a transmission cycle in which the cycle number of the command matches the start cycle number assigned to the local station. The superimposition of the data value of the second monitoring data signal is started, and the value of each data of the second control data signal in the transmission cycle in which the cycle number of the command matches the end cycle number assigned to the own station And the superimposition of the data value of the second monitoring data signal is terminated.
前記第1の子局において、前記伝送サイクル内に、前記子局出力部が、前記直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する前記被制御部に供給し、前記子局入力部が、前記直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、前記直列のパルス状電圧信号の当該アドレスへ当該被制御部についての監視信号を重畳し、
前記第2の子局において、自局に割り当てられた前記開始サイクル番号から終了サイクル番号までの期間内に、前記子局出力部が、前記直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、当該アドレスのデータを対応する前記被制御部に供給し、前記子局入力部が、前記直列のパルス状電圧信号から抽出したクロックをカウントして予め自己に割り当てられたアドレスを抽出し、前記直列のパルス状電圧信号の当該アドレスへ当該被制御部についての監視信号を重畳する
ことを特徴とする制御・監視信号伝送システム。In claim 5,
In the first slave station, in the transmission cycle, the slave station output unit counts a clock extracted from the serial pulse-like voltage signal to extract an address assigned to itself in advance, and The data is supplied to the corresponding controlled unit, and the slave station input unit counts a clock extracted from the serial pulsed voltage signal to extract an address assigned to itself in advance, and the serial pulsed Superimpose the monitoring signal for the controlled part on the address of the voltage signal,
In the second slave station, the slave station output unit counts the clock extracted from the serial pulse voltage signal within a period from the start cycle number assigned to the own station to the end cycle number. The address assigned to itself is extracted, the data of the address is supplied to the corresponding controlled unit, and the slave station input unit counts the clock extracted from the serial pulse voltage signal to The control / monitoring signal transmission system is characterized in that the address assigned to is extracted and a monitoring signal for the controlled part is superimposed on the address of the serial pulse voltage signal.
前記第2の子局において、前記子局出力部が、前記自己に割り当てられたアドレスのデータをアナログ信号に変換して対応する前記被制御部に供給し、前記子局入力部が、前記自己に割り当てられたアドレスへ当該被制御部についての監視信号であるアナログ信号をデジタル信号に変換して重畳する
ことを特徴とする制御・監視信号伝送システム。In claim 6,
In the second slave station, the slave station output unit converts the data of the address assigned to itself into an analog signal and supplies the analog signal to the corresponding controlled unit, and the slave station input unit includes the self-station input unit. A control / monitoring signal transmission system that converts an analog signal, which is a monitoring signal for the controlled unit, into a digital signal and superimposes it on an address assigned to.
前記親局出力部が、前記タイミング信号の制御下で、前記クロックの1周期毎に、前記制御部から入力される第1制御データ信号の各データの値に応じて所定の電源電圧のレベル以外のレベルの期間とこれに続く前記電源電圧のレベルの期間とのデューティ比を変更し、前記制御部から入力される第2制御データ信号の各データの値に応じて前記電源電圧のレベル以外のレベルの期間における当該レベルを前記電源電圧と異なる所定のレベル又は擬似的なグランドレベルとすることにより、前記第1制御データ信号及び第2制御データ信号を前記クロックに重畳することにより直列のパルス状電圧信号に変換し、これらを前記データ信号線に出力し、
前記親局入力部が、前記タイミング信号の制御下で、前記クロックの1周期毎に、前記データ信号線を伝送される前記直列のパルス状電圧信号に重畳された周波数信号からなる第1監視データ信号を検出し、前記データ信号線を伝送される前記直列のパルス状電圧信号に重畳された第2監視データ信号を当該監視データ信号と前記電源電圧との競合により生じる電流信号の有無として前記電源電圧のレベルの立ち上がり時に検出することにより、直列の前記第1監視データ信号及び第2監視データ信号の各データの値を抽出して、これらを前記監視信号に変換し、前記制御部に入力し、
前記子局出力部が、前記タイミング信号の制御下で、前記クロックの1周期毎に、前記直列のパルス状電圧信号の電源電圧のレベル以外のレベルの期間とこれに続く前記電源電圧のレベルの期間とのデューティ比を識別することにより前記第1制御データ信号の各データの値を抽出し、又は、前記電源電圧のレベル以外のレベルの期間における当該レベルが前記電源電圧と異なる所定の電圧レベル又は擬似的なグランドレベルかを識別することにより前記第2制御データ信号の各データの値を抽出し、当該各データの値の中の当該子局に対応するデータを対応する前記被制御部に供給し、
前記子局入力部が、前記タイミング信号の制御下で、対応する前記センサ部の値に応じて、周波数信号からなる第1監視データ信号又は異なる電流2値レベルからなる第2監視データ信号を形成し、これらを前記第1又は第2監視データ信号のデータの値として、前記直列のパルス状電圧信号の所定の位置に重畳する
ことを特徴とする制御・監視信号伝送システム。In claim 1,
The master station output unit has a level other than a predetermined power supply voltage level according to the value of each data of the first control data signal input from the control unit for each cycle of the clock under the control of the timing signal. The duty ratio between the period of the current level and the subsequent period of the level of the power supply voltage is changed, and other than the level of the power supply voltage according to the value of each data of the second control data signal input from the control unit By setting the level in the level period to a predetermined level or a pseudo ground level different from the power supply voltage, the first control data signal and the second control data signal are superimposed on the clock to form a series of pulses. Convert them into voltage signals and output them to the data signal lines,
First monitoring data comprising a frequency signal superimposed on the serial pulsed voltage signal transmitted through the data signal line for each cycle of the clock under the control of the timing signal by the master station input unit A second monitoring data signal superimposed on the serial pulse-shaped voltage signal transmitted through the data signal line is detected as the presence or absence of a current signal caused by competition between the monitoring data signal and the power supply voltage. By detecting when the voltage level rises, the data values of the first monitoring data signal and the second monitoring data signal in series are extracted, converted into the monitoring signal, and input to the control unit. ,
Under the control of the timing signal, the slave station output unit has a period of a level other than the level of the power supply voltage of the serial pulse voltage signal and the level of the power supply voltage following the period for each cycle of the clock. A value of each data of the first control data signal is extracted by identifying a duty ratio with a period, or a predetermined voltage level in which the level in a period other than the level of the power supply voltage is different from the power supply voltage Alternatively, the value of each data of the second control data signal is extracted by identifying whether it is a pseudo ground level, and the data corresponding to the slave station in the value of each data is extracted to the corresponding controlled unit Supply
Under the control of the timing signal, the slave station input unit forms a first monitoring data signal consisting of a frequency signal or a second monitoring data signal consisting of different current binary levels according to the value of the corresponding sensor unit Then, these are superimposed as a data value of the first or second monitoring data signal on a predetermined position of the serial pulse voltage signal.
前記親局が、前記伝送サイクルの先頭において前記クロックの1周期より長いスタート信号を前記データ信号線に出力し、前記スタート信号に先立って前記クロックの1周期より長く前記スタート信号よりも短いエンド信号を出力し、前記エンド信号に前記コマンドを重畳する
ことを特徴とする制御・監視信号伝送システム。In claim 4 ,
The master station outputs a start signal longer than one cycle of the clock to the data signal line at the beginning of the transmission cycle, and is an end signal shorter than the start signal longer than one cycle of the clock prior to the start signal. The control / monitoring signal transmission system is characterized in that the command is superimposed on the end signal.
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100342289C (en) * | 2004-01-07 | 2007-10-10 | 周扬潇 | Method for conducting automatic control by computer audio output interface and game interface |
JP5011761B2 (en) * | 2006-03-10 | 2012-08-29 | パナソニック株式会社 | Strain detector |
JP5602328B1 (en) * | 2012-11-30 | 2014-10-08 | 株式会社 エニイワイヤ | Collective display slave station |
JP5599533B1 (en) * | 2013-04-12 | 2014-10-01 | 株式会社 エニイワイヤ | Control and monitoring signal transmission system |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1993004564A1 (en) * | 1991-08-23 | 1993-03-04 | Koyo Electronics Industries Co., Ltd. | Method and system for transmitting/receiving data |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59142888U (en) * | 1983-03-11 | 1984-09-25 | ホーチキ株式会社 | analog alarm device |
JP2723232B2 (en) * | 1987-09-30 | 1998-03-09 | 黒田精工株式会社 | Serial transmission method of parallel sensor signals |
JPH0343804A (en) * | 1989-07-11 | 1991-02-25 | Matsushita Electric Ind Co Ltd | Sequence controller |
JP2871982B2 (en) * | 1992-11-27 | 1999-03-17 | 日本精機株式会社 | Multiplex transmission equipment for vehicles |
JP3140936B2 (en) * | 1995-03-24 | 2001-03-05 | 三菱電機株式会社 | Two-way simultaneous communication method, its communication device, and programmable controller using the communication method |
-
2001
- 2001-04-27 JP JP2001131366A patent/JP4584486B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1993004564A1 (en) * | 1991-08-23 | 1993-03-04 | Koyo Electronics Industries Co., Ltd. | Method and system for transmitting/receiving data |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111030208A (en) * | 2019-11-19 | 2020-04-17 | 国网江苏省电力有限公司电力科学研究院 | Household appliance power supply method, power receiving method and circuit based on USB Type-C interface |
CN111030208B (en) * | 2019-11-19 | 2021-07-20 | 国网江苏省电力有限公司电力科学研究院 | Household appliance power supply method, power receiving method and circuit based on USB Type-C interface |
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