JP4559985B2 - 乱数発生回路 - Google Patents
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Description
前記リング発振器で生成された発振信号を所定のクロック信号でサンプリングする第1のサンプリング回路と、
前記第1のサンプリング回路でサンプリングされたサンプリング信号の「0」と「1」の出現頻度を均一化する第1の論理均一化回路と、
前記第1の論理均一化回路の出力信号に基づいて、ランダムシリアルデータを生成する線形帰還シフトレジスタ(LFSR:Linear Feedback Shift Register)と、
前記ランダムシリアルデータを直並列変換して、ランダムパラレルデータを生成する直並列変換器と、を備えることを特徴とする乱数発生回路が提供される。
前記リング発振型VCOで生成された発振信号を所定のクロック信号でサンプリングする第1のサンプリング回路と、
前記第1のサンプリング回路でサンプリングされたサンプリング信号の「0」と「1」の出現頻度を均一化する第1の論理均一化回路と、
前記第1の論理均一化回路の出力信号に基づいて、ランダムシリアルデータを生成する線形帰還シフトレジスタ(LFSR:Linear Feedback Shift Register)と、
前記ランダムシリアルデータを直並列変換して、ランダムパラレルデータを生成する直並列変換器と、を備えることを特徴とする乱数発生回路が提供される。
図1は本発明の一実施形態に係る乱数発生回路の概略構成を示すブロック図である。図1の乱数発生回路は、縦続接続された奇数個のインバータ1を有するリング発振器2と、基準クロック信号CK0を遅延させて遅延基準クロック信号CK1,CK2を生成する遅延制御回路3と、リング発振器2で生成された発振信号を遅延基準クロック信号CK1でラッチする第1のフリップフロップ4と、第1のフリップフロップ4の出力論理「0」,「1」の出現頻度を均一化する第1のExOR回路5と、リング発振器2で生成された発振信号を遅延させる遅延回路6と、遅延回路6で遅延された発振信号を遅延基準クロック信号CK2でラッチする第2のフリップフロップ7と、第2のフリップフロップ7の出力論理「0」と「1」の出現頻度を均一化する第2のExOR回路8と、第1および第2のExOR回路5,8の出力信号に基づいて乱数(ランダムシリアルデータ)を生成する線形帰還レジスタ9(LFSR)と、線形帰還レジスタ9から出力されたランダムシリアルデータを直並列変換してランダムパラレルデータを生成する直並列変換器10とを備えている。
このように、第1および第2のフリップフロップ4,7がある周期性のある信号を出力する場合には、線形帰還レジスタ9に周期性を持ったシードが与えられることになり、線形帰還レジスタ9でランダム性が高くて質のよい乱数を生成することができなくなる。すなわち、線形帰還レジスタ9からは、衝突の可能性の高くてランダム性が低い乱数が出力されてしまう。
第2の実施形態は、リング発振器で生成される発振信号の位相変動をランダム化するものである。
第3の実施形態は、第2の実施形態の変形例であり、リング発振器2aの代わりにリング発振型VCOを設けるものである。
3 遅延制御回路
4 第1のフリップフロップ
5 第1のExOR回路
6 遅延回路
7 第2のフリップフロップ
8 第2のExOR回路
9 線形帰還レジスタ
10 直並列変換器
12 遅延回路
21 微小遅延量設定部
22 大遅延量設定部
23 第1の遅延量可変部
26 第2の遅延量可変部
Claims (5)
- リング状に接続された奇数個の反転増幅器を有するリング発振器と、
基準クロック信号を遅延させて所定のクロック信号を生成する遅延制御回路と、
前記リング発振器で生成された発振信号を前記所定のクロック信号でサンプリングする第1のサンプリング回路と、
前記第1のサンプリング回路でサンプリングされたサンプリング信号の「0」と「1」の出現頻度を均一化する第1の論理均一化回路と、
前記第1の論理均一化回路の出力信号に基づいて、ランダムシリアルデータを生成する線形帰還シフトレジスタ(LFSR:Linear Feedback Shift Register)と、
前記ランダムシリアルデータを直並列変換して、前記遅延制御回路の遅延量を制御するのに用いられるランダムパラレルデータを生成する直並列変換器と、を備えることを特徴とする乱数発生回路。 - 前記リング発振器で生成された発振信号を所定量だけ遅延させる遅延回路と、
前記遅延回路で遅延された発振信号を前記所定のクロック信号でサンプリングする第2のサンプリング回路と、
前記第2のサンプリング回路でサンプリングされたサンプリング信号の「0」と「1」の出現頻度を均一化する第2の論理均一化回路と、を備え、
前記線形帰還シフトレジスタは、前記第1の論理均一化回路の出力信号と前記第2の論理均一化回路の出力信号とに基づいて、前記ランダムシリアルデータを生成することを特徴とする請求項1に記載の乱数発生回路。 - 前記遅延制御回路は、
並列接続されるバッファの数を可変制御することにより微小な遅延量を調整する微小遅延量設定部と、
前記遅延制御回路に接続され、直列接続されるバッファの数を可変制御することにより前記微小遅延量設定部よりも大きな遅延量を調整する大遅延量設定部と、を有することを特徴とする請求項1に記載の乱数発生回路。 - リング状に接続された奇数個の反転増幅器と、前記奇数個の反転増幅器のそれぞれの電源経路に接続される奇数個の電流増幅回路と、を有するリング発振器と、
前記リング発振器で生成された発振信号を所定のクロック信号でサンプリングする第1のサンプリング回路と、
前記第1のサンプリング回路でサンプリングされたサンプリング信号の「0」と「1」の出現頻度を均一化する第1の論理均一化回路と、
前記第1の論理均一化回路の出力信号に基づいて、ランダムシリアルデータを生成する線形帰還シフトレジスタ(LFSR:Linear Feedback Shift Register)と、
前記ランダムシリアルデータを直並列変換して、ランダムパラレルデータを生成する直並列変換器と、を備えることを特徴とする乱数発生回路。 - リング状に接続された奇数個の反転増幅器と、前記奇数個の反転増幅器それぞれの駆動能力を電圧制御する奇数個の電圧制御回路と、を有するリング発振型VCOと、
前記リング発振型VCOで生成された発振信号を所定のクロック信号でサンプリングする第1のサンプリング回路と、
前記第1のサンプリング回路でサンプリングされたサンプリング信号の「0」と「1」の出現頻度を均一化する第1の論理均一化回路と、
前記第1の論理均一化回路の出力信号に基づいて、ランダムシリアルデータを生成する線形帰還シフトレジスタ(LFSR:Linear Feedback Shift Register)と、
前記ランダムシリアルデータを直並列変換して、ランダムパラレルデータを生成する直並列変換器と、を備えることを特徴とする乱数発生回路。
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