JP4471849B2 - PLL frequency synthesizer circuit and frequency tuning method thereof - Google Patents
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Description
本発明は、PLL周波数シンセサイザ回路及びその周波数チューニング方法に関する。 The present invention relates to a PLL frequency synthesizer circuit and a frequency tuning method thereof.
携帯電話機に代表される小型の移動体無線機器は、モデルチェンジ毎に新機能の追加が行われ、装置の外形寸法、重量及び価格に一定の制約が課せられる。このため、使用する部品には小型化・軽量化・低価格化が常に求められている。 New functions are added to small mobile wireless devices typified by mobile phones every time the model is changed, and certain restrictions are imposed on the external dimensions, weight, and price of the device. For this reason, parts to be used are always required to be smaller, lighter and cheaper.
移動体無線機器の無線部には、送受信のための基準信号発生用にPLL周波数シンセサイザと呼ばれる回路が通常用いられる。 A circuit called a PLL frequency synthesizer is usually used in a radio unit of a mobile radio device for generating a reference signal for transmission and reception.
PLL周波数シンセサイザ回路は、発振周波数が自動調節される負帰還フィードバックループ回路であり、PLL周波数シンセサイザの発振周波数が基準信号として用いられる。 The PLL frequency synthesizer circuit is a negative feedback feedback loop circuit in which the oscillation frequency is automatically adjusted, and the oscillation frequency of the PLL frequency synthesizer is used as a reference signal.
PLL周波数シンセサイザは、従来は、高C/N(C/N:Carrier to Noise ratio)が要求されるためにディスクリート部品にて回路をモジュール化した電圧制御発振回路(VCO:Voltage Controlled Oscillator)と、ディスクリート部品によるローパスフィルタ回路(LPF回路:Low Pass Filter)と、これ以外の回路を集積化したICにより構成することが極一般的であった。 Conventionally, a PLL frequency synthesizer has a voltage-controlled oscillator (VCO: Voltage Controlled Oscillator) in which a circuit is modularized by discrete components because a high C / N (C / N: Carrier to Noise ratio) is required. It has been very common to configure a low-pass filter circuit (LPF circuit: Low Pass Filter) using discrete components and an IC in which other circuits are integrated.
近年、無線部の基板上でのPLL周波数シンセサイザの実装面積を縮小するために、旧来の技術ではIC内部に取り込むことが難しかった電圧制御発振回路とローパスフィルタ回路を半導体集積回路上に取り込む試みが盛んに行われている状況にある。 In recent years, in order to reduce the mounting area of the PLL frequency synthesizer on the board of the radio unit, attempts have been made to incorporate a voltage-controlled oscillation circuit and a low-pass filter circuit into a semiconductor integrated circuit, which have been difficult to incorporate into an IC with conventional technology. It is in a very active situation.
以下、従来のPLL周波数シンセサイザ回路についてより詳しく説明する。 Hereinafter, a conventional PLL frequency synthesizer circuit will be described in more detail.
<PLL周波数シンセサイザの基本構成と動作の説明>
図13は一般的なPLL周波数シンセサイザ回路の構成を示すブロック図である。
<Basic configuration and operation of PLL frequency synthesizer>
FIG. 13 is a block diagram showing a configuration of a general PLL frequency synthesizer circuit.
図13に示すPLL周波数シンセサイザ回路は、無線通信回路の基準周波数発生回路として一般的に広く使用されているものであり、位相比較回路901、ローパスフィルタ(LPF)回路902、電圧制御発振回路903及び分周回路904からなるフィードバックループにより構成され、その発振出力908が、無線通信回路の送信部回路及び受信部回路の基準周波数として利用される。
The PLL frequency synthesizer circuit shown in FIG. 13 is generally widely used as a reference frequency generation circuit of a wireless communication circuit, and includes a
位相比較回路901は、当該PLL周波数シンセサイザに入力される基準信号905と分周回路904の出力909との位相差を検出し、その位相差に比例した電流又は電圧906を出力する。
The
ローパスフィルタ回路902は、位相比較回路901の出力から高周波成分を除去した信号907を電圧制御発振回路903に与える。
The low-
分周回路904は、電圧制御発振回路903の出力908の周波数を1/N(N分周)した信号909を、位相比較回路901にフィードバックする。
The frequency dividing
この構成により、周波数シンセサイザ回路の負帰還ループにおいては、位相比較回路901の出力906がゼロになるように信号909の位相の調節が行われ、定常状態では発振出力908の周波数が基準信号905のN倍の周波数となる。
With this configuration, in the negative feedback loop of the frequency synthesizer circuit, the phase of the
<CMOS VCO(電圧制御発振回路)の構成と動作の説明>
近年、装置基板上でのPLL周波数シンセサイザ回路の実装面積を縮小するために、従来はICに取り込むことが難しかった電圧制御発振回路とローパスフィルタ回路を半導体集積回路上に取り込む試みが盛んに行われていることは、上記した通りである。
<Description of Configuration and Operation of CMOS VCO (Voltage Controlled Oscillation Circuit)>
In recent years, in order to reduce the mounting area of the PLL frequency synthesizer circuit on the device substrate, attempts have been actively made to incorporate a voltage controlled oscillation circuit and a low-pass filter circuit that have been difficult to incorporate into an IC into a semiconductor integrated circuit. It is as described above.
図14乃至図16は、非特許文献1に記載されたCMOSトランジスタによる電圧制御発振回路を示す回路図である。
14 to 16 are circuit diagrams showing a voltage-controlled oscillation circuit using CMOS transistors described in Non-Patent
図14は、その基本回路を示す。 FIG. 14 shows the basic circuit.
図14に示す基本回路は、第1及び第2のインダクタ1001、1002と、第1及び第2の可変容量素子1003,1004と、第1乃至第3のNMOSトランジスタ1005,1006、1007と、を備えて構成されている。
The basic circuit shown in FIG. 14 includes first and
図14に示す回路においては、負性抵抗を得るための能動素子としてNMOSトランジスタ1005及び1006が用いられ、可変容量素子としてNMOSトランジスタ1003及び1004からなるゲート−バックゲート間を利用したMOS容量が用いられている。また、NMOSトランジスタ1003及び1004の容量値は相互に等しく、インダクタ1001及び1002のインダクタ値は相互に等しい。
In the circuit shown in FIG. 14,
図14の発振回路は、1003または1004の容量をCv、1001または1002のインダクタ値をL1と置けば、CvとLの並列周波数が発振周波数fvco1となり、式1で求められる。
In the oscillation circuit of FIG. 14, if the capacitance of 1003 or 1004 is set to Cv and the inductor value of 1001 or 1002 is set to L1, the parallel frequency of Cv and L becomes the oscillation frequency fvco1 and is obtained by
fvco1=1/(2・π・(L1・Cv)1/2) ・・・・式(1)
図15は、発振周波数範囲を広げるために、図14の基本回路において、NMOSトランジスタ1003及び1004に相当する可変容量素子を備えた容量切替回路(Tuning Capacitor回路)1011、1012を備えている。
fvco1 = 1 / (2 · π · (L1 · Cv) 1/2 ) (1)
FIG. 15 includes capacitance switching circuits (Tuning Capacitor circuits) 1011 and 1012 having variable capacitance elements corresponding to the
図15において、容量切替回路1011、1012は、それぞれ図16に示す構成になっており、可変容量素子1021が図14におけるNMOSトランジスタ1003または1004に相当する。容量切替回路1011、1012は、可変容量素子1021と、各々の容量値がC、2C、4Cと重み付けされた容量1022、1023、1024と、NMOSトランジスタ1025、1026、1027とを備えて構成されている。NMOSトランジスタ1025、1026、1027のON/OFFによって各容量1022、1023、1024をGNDに接地する/しないの制御により、可変容量素子1021、容量1022、1023、1024で合成される並列容量Cvpを広い範囲で可変できる。また、可変容量素子1021のバックゲートに印可するコントロール電位Vcを可変することにより、可変容量素子1021、容量1022、1023、1024で合成される並列容量Cvpを微調整できる。また、Vcによる可変容量素子1021の容量変化の範囲ΔCvpと容量1022の容量値Cの関係がC<ΔCvpとなるように設定してあれば、インダクタ1013と容量切替回路1011の共振周波数と、インダクタ1014と容量切替回路1012の共振周波数は連続的に可変でき、発振周波数fvco2も、連続的に可変できることになる。従って、fvco2は、図14の回路よりも広い周波数範囲で可変が可能となり、インダクタ1013及び1014のインダクタ値をL2とすれば、fvco2は式(2)で求められる。
In FIG. 15, the
fvco2=1/(2・π・(L2・Cvp)1/2) ・・・・式(2)
また、特許文献1には、CMOS VCOの発振周波数を広範囲に可変するための機構として、図17の容量切替回路を可変容量素子のみを用いて構成した例が示されている。
fvco2 = 1 / (2 · π · (L2 · Cvp) 1/2 ) (2)
Further,
すなわち、図17に示すように、特許文献1の図1の回路は、複数個の可変容量素子1111、1112、1113、1114と、各可変容量素子1111〜1114と1対1で対応する周波数制御端子1121、1122、1123、1124と、共振回路1101と、負性抵抗回路1102と、発信出力端子1103と、を備え、周波数制御端子1121〜1124に印加するバイアス電位を、それぞれ対応する可変容量素子1111〜1114の容量変化が飽和して最小になる電位と最大になる電位とに切り替えることにより、図15の回路における容量切替回路と同等の機能を実現できる回路例である。
That is, as shown in FIG. 17, the circuit of FIG. 1 of
なお、図14乃至図17に示したような、容量共振回路の容量の切り替えにより広範に周波数を可変できるVCOを使用するPLL周波数シンセサイザ回路には、特許文献2、特許文献3、特許文献3、特許文献4など、多数の公知例がある。
Note that, as shown in FIGS. 14 to 17, PLL frequency synthesizer circuits using a VCO whose frequency can be varied widely by switching the capacitance of the capacitive resonance circuit include
また、図18は、特許文献4のPLL周波数シンセサイザ回路を示す回路図である。
FIG. 18 is a circuit diagram showing a PLL frequency synthesizer circuit of
図18に示すように、特許文献4のPLL周波数シンセサイザ回路は、VCOブロック1210とVCOセレクタ1220と、PLL部を構成するR分周器1231と、位相周波数比較器(PD)1232と、チャージポンプ(CP)1233と、ローパスフィルタ(LPF)1234と、N分周器1235と、周波数選択動作に使用される3つの切替スイッチ1241、1242、1243と、バイアス電圧源1244と、を備えている。
As shown in FIG. 18, the PLL frequency synthesizer circuit of
図18のPLL周波数シンセサイザ回路は、外部からの基準信号(周波数:fref)を入力信号とし、これを周波数逓倍した出力信号(周波数:fvco)を得るものである。 The PLL frequency synthesizer circuit in FIG. 18 uses an external reference signal (frequency: fref) as an input signal, and obtains an output signal (frequency: fvco) obtained by multiplying the input signal.
VCOブロック1210は、発振周波数の異なるm個(mは2以上の整数)の電圧制御発振器VCO0(発振周波数:f0)、VCO1(発振周波数:f1)、VCO2(発振周波数:f2)、・・・・VCOm−1(発振周波数:fm−1)を有している。これらm個の電圧制御発振器VCO0〜VCOm−1は、VCOセレクタ1220より出力されるm個のVCO選択信号VCOsel<0>、VCOsel<1>、VCOsel<2>、・・・・・・、VCOsel<m>によって、いずれか一つが選択して使用される。ただし、m個の発振周波数の間にはf0<f1<f2<・・・・・・<fm−1の関係がある。
The
図18のPLL周波数シンセサイザ回路は、PLLの周波数ロック動作前に、あらかじめm個のVCOの中でロックさせたい周波数で発振できるVCOを選定できる機構を具現化した例である。この例では、制御信号VCOSEL<0>からVCOSEL<m−1>にてVCOの選択指定をしており、各VCOの制御電圧Vcontと発振周波数fvcoの関係は、図19に示すように、連続して広範囲に発振周波数が可変できるように、隣り合うVCO間で発振周波数の範囲が重複するように設定されている。このVCOを切り替える機構は、図14乃至図17に示した共振回路の容量を切り替えてVCOの発振周波数の範囲を切り替える手法と、本質的には同じ機能を実現する手段と言える。 The PLL frequency synthesizer circuit of FIG. 18 is an example that embodies a mechanism that can select a VCO that can oscillate at a frequency to be locked in advance among m VCOs before the PLL frequency lock operation. In this example, selection of VCO is specified by the control signals VCOSEL <0> to VCOSEL <m−1>, and the relationship between the control voltage Vcont of each VCO and the oscillation frequency fvco is continuous as shown in FIG. Thus, the oscillation frequency ranges are set to overlap between adjacent VCOs so that the oscillation frequency can be varied over a wide range. The mechanism for switching the VCO can be said to be a means for realizing essentially the same function as the method of switching the range of the oscillation frequency of the VCO by switching the capacitance of the resonance circuit shown in FIGS.
図18のPLL周波数シンセサイザは、周波数を所望の周波数にロックさせる動作(以下、ロック動作と記載する)の前に、LPF回路にバイアス電圧源1244により固定の電位を充電した後に、各VCOの発振周波数をカウンタ1221で計数し、この計数値からあらかじめ各々のVCOの発振周波数範囲を記憶しておき、ロックさせる周波数によって最適なVCOを選定する機構を具現化したものであった。
しかしながら、図14乃至図17に示したような容量共振回路の容量の切り替えにより広範に周波数を可変できるVCOを使用するPLL周波数シンセサイザ回路においては、PLLループの周波数ロック動作の前に、VCO発振周波数の範囲の中にロックさせたい周波数が存在するように、あらかじめ切り替え容量の設定値を探索する機構を設ける必要がある。 However, in a PLL frequency synthesizer circuit using a VCO whose frequency can be varied widely by switching the capacitance of the capacitive resonance circuit as shown in FIGS. 14 to 17, the VCO oscillation frequency is set before the frequency lock operation of the PLL loop. It is necessary to provide a mechanism for searching for the set value of the switching capacity in advance so that the frequency to be locked exists within the range.
あらかじめ切り替え容量の設定値を探索する時には、電圧制御発振器の制御電圧をある値に固定しておく必要があるが、非特許文献1の回路(図14乃至図16)および特許文献1のVCO回路(図17)は、VCOの発振周波数を調整するための可変容量素子に、MOS容量の一種であるN−Well容量を使用しているため、以下の問題が生じる。 When searching for the set value of the switching capacitor in advance, it is necessary to fix the control voltage of the voltage controlled oscillator to a certain value. However, the circuit of FIG. 14 to FIG. 16 and the VCO circuit of Patent Document 1 (FIG. 17) uses the N-Well capacitor, which is a kind of MOS capacitor, as the variable capacitor for adjusting the oscillation frequency of the VCO, and therefore the following problems arise.
N−Well容量のC−V特性を図7に示すが、電圧制御発振器が制御電圧に対して線形に周波数が変化するようにするため、切り替え容量の設定値の探索時には、N−Well容量が図7の線形領域403の中央にバイアスされるのが好ましい。
The CV characteristics of the N-well capacity are shown in FIG. 7, and the N-well capacity is determined when searching for the set value of the switching capacity so that the voltage controlled oscillator linearly changes the frequency with respect to the control voltage. It is preferably biased to the center of the
しかし、通常のCMOSプロセスの場合には、容量値がVtuneに比例して変化する範囲(変化領域)402は1V程度と狭く、容量がVtuneに比例して直線的に変化する線形領域403は0.5V程度しか得られないことが多い。また、N−Well容量のC−V特性は半導体製造時の素子ばらつき(以下、単に製造ばらつきと記す)と動作時の温度の影響を受け、C−V特性の線形領域が得られるVtuneの範囲が左右に移動し、線形領域の特性の傾きも変化する。
However, in the case of a normal CMOS process, the range (change region) 402 in which the capacitance value changes in proportion to Vtune is as narrow as about 1 V, and the
さらに図14で示せば、N−Well容量の両端のバイアス電圧は、制御電圧Vcと電源電圧との差分できまるため、この場合には、切り替え容量の設定値を探索する際に印加するVcの値が、電源電圧の変化に追従する必要が生じる。 Further, as shown in FIG. 14, since the bias voltage across the N-Well capacitor can be the difference between the control voltage Vc and the power supply voltage, in this case, the Vc applied when searching for the set value of the switching capacitor. The value needs to follow changes in the power supply voltage.
従って、切り替え容量の設定値の探索時に、製造ばらつき、温度、電源電圧等の条件が変化した場合でもN−Well容量がそのC−V特性の線形領域403の中央にバイアスされるように、常に保つことが困難となる。
Therefore, when searching for the set value of the switching capacitor, even when conditions such as manufacturing variation, temperature, and power supply voltage change, the N-Well capacitor is always biased to the center of the
特許文献1では、N−Well容量の特性変化を補正する手法については、段落番号23及び24、図3、図4、図5などに具体的な記載がある。
In
すなわち、特許文献1の段落番号23には「たとえば、工場出荷検査時に周波数制御端子8から予め決められた一定の電圧を加え・・・製造バラツキによる周波数のズレを補正することが出来る。」といった説明があるが、一定の電圧を制御端子に与える手法では、素子ばらつきにより、その一定の電圧がN−Well容量の容量変化特性が飽和する電位になる場合が考えられ、大量生産に向いた手法とは言い難い。
That is, in paragraph 23 of
また、特許文献1の段落番号24ではカウンタ等により周波数をモニタして、その結果を周波数補正信号発生回路が出力する制御電圧にフィードバックする手法を例として解説しているが、N−Well容量の特性変化が大きい場合には、発振周波数の誤差(ずれ)が、単一のN−Well容量に印加する電位の調整だけでは補正の範囲を超えてしまうことが、容易に推測される。
Paragraph 24 of
本発明は、上記のような問題点を解決するためになされたもので、従来よりも確実に電圧制御発振回路の発振周波数を所望のロック周波数に近づけることが可能なPLL周波数シンセサイザ回路及びその周波数チューニング方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and a PLL frequency synthesizer circuit capable of bringing the oscillation frequency of a voltage-controlled oscillation circuit closer to a desired lock frequency more reliably than before, and its frequency An object is to provide a tuning method.
上記課題を解決するため、本発明のPLL周波数シンセサイザ回路は、半導体集積回路上に集積されたPLL周波数シンセサイザ回路において、容量と、インダクタと、可変容量素子とによるLC共振回路の共振周波数を利用して発振する電圧制御発振回路を含んで構成され、前記電圧制御発振回路から出力される発振信号をループさせて該信号の周波数を所望のロック周波数に調整する周波数引き込み動作が可能な負帰還フィードバックループ回路と、前記周波数引き込み動作の前に、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数を前記ロック周波数に近くなるようにチューニングするチューニング手段と、前記チューニング手段によるチューニング動作の際に前記電圧制御発振回路の前記可変容量素子に基準電位を印加可能な基準電位印加手段と、を備えることを特徴としている。 In order to solve the above problems, a PLL frequency synthesizer circuit of the present invention uses a resonance frequency of an LC resonance circuit including a capacitor, an inductor, and a variable capacitance element in a PLL frequency synthesizer circuit integrated on a semiconductor integrated circuit. A negative feedback feedback loop that includes a voltage controlled oscillation circuit that oscillates and oscillates, and loops an oscillation signal output from the voltage controlled oscillation circuit to adjust a frequency of the signal to a desired lock frequency. A tuning means for tuning the oscillation frequency to be close to the lock frequency by adjusting a capacitance value of the capacitor of the voltage controlled oscillation circuit before the frequency pulling operation; The variable capacitance element of the voltage controlled oscillator circuit during tuning operation It is characterized by comprising a reference potential applying means capable of applying a reference potential, to the.
本発明のPLL周波数シンセサイザ回路の構成は、前記可変容量素子として、該可変容量素子の第1の端子から第2の端子に印加できる電圧の絶対値よりも、該可変容量素子の容量特性が線形的に変化する電圧範囲が狭い特性を有する素子を用いた場合に好ましい。 The configuration of the PLL frequency synthesizer circuit of the present invention is such that the capacitance characteristic of the variable capacitance element is more linear than the absolute value of the voltage that can be applied from the first terminal to the second terminal of the variable capacitance element as the variable capacitance element. This is preferable in the case of using an element having a characteristic in which the voltage range that changes with time is narrow.
本発明のPLL周波数シンセサイザ回路の構成は、前記可変容量素子としてMOS容量を用いた場合に好ましい。すなわち、この場合には可変容量素子の第1及び第2の端子のうちの一方が半導体(N型半導体(N−Well)又はP型半導体(P−Well))により構成されている。 The configuration of the PLL frequency synthesizer circuit of the present invention is preferable when a MOS capacitor is used as the variable capacitor. That is, in this case, one of the first and second terminals of the variable capacitance element is constituted by a semiconductor (N-type semiconductor (N-Well) or P-type semiconductor (P-Well)).
本発明のPLL周波数シンセサイザ回路においては、前記容量値の調節による前記発振周波数の切り替えステップの周波数変化量をfvco_stepとし、電圧制御による前記発振周波数の可変範囲をΔfvcoとすると、fvco_stepの値は、fvco_step≦Δfvco/4を満たすように設定されていることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, when the frequency change amount of the oscillation frequency switching step by adjusting the capacitance value is fvco_step and the variable range of the oscillation frequency by voltage control is Δfvco, the value of fvco_step is fvco_step. It is preferably set so as to satisfy ≦ Δfvco / 4.
本発明のPLL周波数シンセサイザ回路においては、前記基準電位印加手段は、前記チューニング動作の際に前記電圧制御発振回路の前記可変容量素子に対して2種類の電位のうちの何れか一方を選択的に印加可能に構成されていることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, the reference potential applying means selectively selects one of two kinds of potentials with respect to the variable capacitance element of the voltage controlled oscillation circuit during the tuning operation. It is preferably configured to be able to be applied.
本発明のPLL周波数シンセサイザ回路においては、前記2種類の電位は、それぞれ固定電位であることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, the two kinds of potentials are preferably fixed potentials.
本発明のPLL周波数シンセサイザ回路においては、前記2種類の電位の各々は、前記可変容量素子のC−V特性が飽和するような値に設定されていることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, each of the two types of potentials is preferably set to a value that saturates the CV characteristic of the variable capacitance element.
本発明のPLL周波数シンセサイザ回路においては、前記2種類の電位の各々は、前記可変容量素子の製造バラツキ、電源電圧の変動、及び、周囲温度の変動のうちの少なくとも何れか1つの要因により、前記可変容量素子のC−V特性が変動しても、該C−V特性が飽和するような値に設定されていることが好ましい。 In the PLL frequency synthesizer circuit according to the present invention, each of the two kinds of potentials is caused by at least one of the following: a variation in manufacturing of the variable capacitance element, a variation in power supply voltage, and a variation in ambient temperature. Even if the CV characteristic of the variable capacitance element fluctuates, it is preferable to set the value so that the CV characteristic is saturated.
本発明のPLL周波数シンセサイザ回路においては、前記2種類の電位のうち一方は電源電位であり、他方は接地電位(GND電位)であることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, it is preferable that one of the two kinds of potentials is a power supply potential and the other is a ground potential (GND potential).
本発明のPLL周波数シンセサイザ回路においては、前記電圧制御発振回路は、複数の容量を備えて構成され、前記チューニング手段は、前記複数の容量の任意の組み合わせを選定することにより、前記容量値を調節するように構成されていることが好ましい。 In the PLL frequency synthesizer circuit according to the present invention, the voltage-controlled oscillation circuit includes a plurality of capacitors, and the tuning unit adjusts the capacitance value by selecting an arbitrary combination of the plurality of capacitors. It is preferable that it is comprised.
本発明のPLL周波数シンセサイザ回路においては、前記チューニング手段は、前記周波数引き込み動作の前に、前記2種類の電位のうちの一方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量の容量値の第1の設定値を探索する第1のチューニング動作と、前記2種類の電位のうちの他方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第2の設定値を探索する第2のチューニング動作と、前記容量値を前記第1及び第2の設定値の中間付近の第3の設定値に設定する第3のチューニング動作と、からなる一連のチューニング動作を実行可能であるように構成されていることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, the tuning means applies one of the two kinds of potentials to the variable capacitance element of the voltage controlled oscillation circuit before the frequency pulling operation. A first tuning operation for searching for a first set value of the capacitance value of the capacitor such that the oscillation frequency is closest to the lock frequency by adjusting a capacitance value of the capacitor of the voltage controlled oscillation circuit; By adjusting the capacitance value of the capacitor of the voltage controlled oscillation circuit while applying the other potential of the two types of potentials to the variable capacitance element of the voltage controlled oscillation circuit, the oscillation frequency is A second tuning operation for searching for a second set value of the capacitance value that is closest to a lock frequency; and the capacitance value is set to the first and second settings. It is preferable that the third and tuning operation for setting the third set value in the vicinity of the middle, and is configured to be capable of executing a series of tuning operation consisting of.
この場合、前記電圧制御発振回路は、複数の容量を備えて構成され、前記チューニング手段は、前記第1のチューニング動作においては、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記第1の設定値を探索する一方で、前記第2のチューニング動作においては、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記第2の設定値を探索することが好ましい。 In this case, the voltage-controlled oscillation circuit is configured to include a plurality of capacitors, and in the first tuning operation, the tuning unit determines the capacitance value by selecting an arbitrary combination of the plurality of capacitors. While searching for the first set value by adjusting, in the second tuning operation, by adjusting the capacitance value by selecting any combination of the plurality of capacitances, It is preferable to search for a set value of 2.
本発明のPLL周波数シンセサイザ回路においては、前記周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持する保持部を備え、前記チューニング手段は、前記保持部により保持された値の電位を前記可変容量素子に供給しながらチューニング動作を行うことが可能であるように構成されていることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, the PLL frequency synthesizer circuit includes a holding unit that holds a value of the potential applied to the variable capacitance element in the locked state adjusted to the lock frequency by the frequency pulling operation, and the tuning unit includes the tuning unit, It is preferable that the tuning operation can be performed while the potential of the value held by the holding unit is supplied to the variable capacitance element.
この場合、前記可変容量素子に印加される電位をデジタル値に変換するA/D変換器と、前記保持部により保持したデジタル値に相当するアナログ電位を発生させ、該発生させたアナログ電位を前記可変容量素子に供給可能なD/A変換器と、を備え、前記保持部は、前記A/D変換器から出力されるデジタル値を保持することにより、前記ロック状態において前記可変容量素子に印加される電位の値を保持し、前記チューニング手段は、前記D/A変換器に対し、前記保持部により保持したデジタル値に相当するアナログ電位を発生させ、該発生させたアナログ電位を前記可変容量素子に供給させることにより、前記保持部により保持された値の電位を前記可変容量素子に供給することが好ましい。 In this case, an A / D converter that converts the potential applied to the variable capacitance element into a digital value, an analog potential corresponding to the digital value held by the holding unit is generated, and the generated analog potential is A D / A converter capable of supplying the variable capacitance element, and the holding unit holds the digital value output from the A / D converter, thereby applying the digital value to the variable capacitance element in the locked state. The tuning means generates an analog potential corresponding to the digital value held by the holding unit to the D / A converter, and the generated analog potential is stored in the variable capacitor. It is preferable that the potential of the value held by the holding unit is supplied to the variable capacitance element by being supplied to the element.
本発明のPLL周波数シンセサイザ回路においては、前記電圧制御発振回路は、複数の容量を備えて構成され、前記チューニング手段は、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うチューニング動作では、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第4の設定値を探索するように構成されていることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, the voltage-controlled oscillation circuit is configured to include a plurality of capacitors, and the tuning unit supplies the potential of the value held by the holding unit to the variable capacitance element. In the tuning operation to be performed, by adjusting the capacitance value by selecting an arbitrary combination of the plurality of capacitors, a fourth set value of the capacitance value is set such that the oscillation frequency is closest to the lock frequency. It is preferably configured to search.
本発明のPLL周波数シンセサイザ回路においては、前記チューニング手段は、当該PLL周波数シンセサイザ回路への電源投入後の1回目の周波数引き込み動作の前に行うチューニング動作では、前記第1、前記第2及び前記第3のチューニング動作を行い、前記保持部は、前記第3のチューニング動作の後で行われる周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持し、前記チューニング手段は、当該PLL周波数シンセサイザ回路への電源投入後の2回目以降の周波数引き込み動作の前に行うチューニング動作を、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うことが可能であるように構成されていることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, the tuning means performs the first, second and second tuning operations in the tuning operation performed before the first frequency pull-in operation after powering on the PLL frequency synthesizer circuit. The holding unit holds the value of the potential applied to the variable capacitance element in the locked state adjusted to the lock frequency by the frequency pull-in operation performed after the third tuning operation. Then, the tuning means supplies the variable capacitance element with the potential of the value held by the holding unit for the tuning operation performed before the frequency pulling operation for the second and subsequent times after the power supply to the PLL frequency synthesizer circuit is turned on. However, it is preferable to be configured so that it can be performed.
本発明のPLL周波数シンセサイザ回路においては、前記周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を新たに保持する動作を前記保持部に行わせてから、通常状態から休止状態に移行するように構成されていることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, the holding unit performs an operation of newly holding the value of the potential applied to the variable capacitance element in the locked state adjusted to the lock frequency by the frequency pulling operation. Therefore, it is preferable to be configured to shift from the normal state to the resting state.
この場合、前記チューニング手段は、当該PLL周波数シンセサイザ回路が休止状態から通常状態に復帰した場合の周波数引き込み動作の前に行うチューニング動作を、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うことが可能であるように構成されていることが好ましい。 In this case, the tuning means performs a tuning operation to be performed before the frequency pulling operation when the PLL frequency synthesizer circuit returns from the sleep state to the normal state, and sets the potential of the value held by the holding unit to the variable capacitance element. It is preferable that it can be performed while being supplied to
本発明のPLL周波数シンセサイザ回路においては、当該PLL周波数シンセサイザ回路の動作環境の変化を検出する動作環境変化検出手段を備え、前記保持部は、前記動作環境変化検出手段により前記動作環境の変化が検出された場合には、前記ロック状態において前記可変容量素子に印加される電圧の値を新たに保持する保持値更新動作を行うように構成されていることが好ましい。 In the PLL frequency synthesizer circuit of the present invention, an operating environment change detecting means for detecting a change in operating environment of the PLL frequency synthesizer circuit is provided, and the holding unit detects a change in the operating environment by the operating environment change detecting means. In such a case, it is preferable that the holding value update operation for newly holding the value of the voltage applied to the variable capacitance element in the locked state is performed.
この場合、前記動作環境変化検出手段により前記動作環境の変化が検出された場合には、前記チューニング手段は、前記第1、前記第2及び前記第3のチューニング動作を行い、前記保持部は、前記容量値が前記第3の設定値に設定された状態での周波数引き込み動作により前記ロック周波数に調整されたロック状態において、前記保持値更新動作を行うことが好ましい。 In this case, when a change in the operating environment is detected by the operating environment change detecting unit, the tuning unit performs the first, second, and third tuning operations, and the holding unit includes: It is preferable that the hold value update operation is performed in a lock state in which the lock is adjusted to the lock frequency by a frequency pull-in operation in a state where the capacitance value is set to the third set value.
或いは、本発明のPLL周波数シンセサイザ回路においては、前記可変容量素子に印加される電圧値の保持動作を前記保持部が最後に行ってからの経過時間を計時する計時手段を備え、前記保持部は、前記計時手段により所定時間が計時された場合には、前記ロック状態において前記可変容量素子に印加される電圧の値を新たに保持する保持値更新動作を行うように構成されていることも好ましい。 Alternatively, in the PLL frequency synthesizer circuit of the present invention, the PLL frequency synthesizer circuit includes a timing unit that counts an elapsed time since the holding unit last performed the holding operation of the voltage value applied to the variable capacitance element, and the holding unit includes: It is also preferable that when the predetermined time is counted by the time measuring means, a holding value update operation for newly holding the value of the voltage applied to the variable capacitance element in the locked state is performed. .
この場合、前記計時手段により所定時間が計時された場合には、前記チューニング手段は、前記第1、前記第2及び前記第3のチューニング動作を行い、前記保持部は、前記容量値が前記第3の設定値に設定された状態での周波数引き込み動作により前記ロック周波数に調整されたロック状態において、前記保持値更新動作を行うことが好ましい。 In this case, when the predetermined time is measured by the time measuring means, the tuning means performs the first, second and third tuning operations, and the holding unit has the capacitance value of the first time. Preferably, the holding value update operation is performed in the locked state adjusted to the lock frequency by the frequency pull-in operation in the state set to the set value of 3.
本発明のPLL周波数シンセサイザ回路の周波数チューニング方法は、容量と、インダクタと、可変容量素子とによるLC共振回路の共振周波数を利用して発振する電圧制御発振回路を含んで構成され、前記電圧制御発振回路から出力される発振信号をループさせて該信号の周波数を所望のロック周波数に調節する周波数引き込み動作が可能な負帰還フィードバックループ回路を備えるPLL周波数シンセサイザ回路の前記発振周波数をチューニングする方法において、前記周波数引き込み動作の前に、2種類の電位のうちの一方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第1の設定値を探索する第1のチューニング工程と、前記2種類の電位のうちの他方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第2の設定値を探索する第2のチューニング工程と、前記共振周波数の生成に用いられる前記容量値を、前記第1及び第2の設定値の中間付近の第3の設定値に設定する第3のチューニング工程と、を行うことを特徴としている。 A frequency tuning method for a PLL frequency synthesizer circuit according to the present invention includes a voltage controlled oscillation circuit that oscillates using a resonance frequency of an LC resonant circuit including a capacitor, an inductor, and a variable capacitance element, and the voltage controlled oscillation In a method of tuning the oscillation frequency of a PLL frequency synthesizer circuit including a negative feedback feedback loop circuit capable of performing a frequency pull-in operation for looping an oscillation signal output from a circuit and adjusting the frequency of the signal to a desired lock frequency, By adjusting the capacitance value of the capacitor of the voltage controlled oscillation circuit while applying one of the two types of potentials to the variable capacitance element of the voltage controlled oscillation circuit before the frequency pulling operation. , The first capacitance value such that the oscillation frequency is closest to the lock frequency. A first tuning step for searching for a set value, and a capacitance value of the capacitor of the voltage controlled oscillation circuit while applying the other potential of the two types of potentials to the variable capacitance element of the voltage controlled oscillation circuit By adjusting a second tuning step for searching for a second set value of the capacitance value such that the oscillation frequency is closest to the lock frequency, and the capacitance value used for generation of the resonance frequency. And a third tuning step for setting a third set value in the vicinity of the middle between the first and second set values.
本発明のPLLシンセサイザ回路の周波数チューニング方法においては、前記第2のチューニング工程は、前記第1のチューニング工程にて求めた前記第1の設定値を前記容量値の初期値として開始することが、第2のチューニング工程において要する探索時間の短縮が図れるため好ましい。 In the PLL synthesizer circuit frequency tuning method of the present invention, the second tuning step starts with the first set value obtained in the first tuning step as an initial value of the capacitance value. This is preferable because the search time required in the second tuning step can be shortened.
本発明のPLL周波数シンセサイザ回路の周波数チューニング方法においては、前記周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持する保持工程を備え、前記保持工程後の周波数引き込み動作の前には、前記第1、前記第2及び前記だ3のチューニング工程に代えて、前記保持工程により保持された値の電位を前記可変容量素子に供給しながらチューニング動作を行う第4のチューニング工程を実行することが好ましい。 The frequency tuning method for a PLL frequency synthesizer circuit according to the present invention includes a holding step of holding a value of a potential applied to the variable capacitance element in a locked state adjusted to the lock frequency by the frequency pulling operation, and the holding Before the frequency pull-in operation after the process, the tuning operation is performed while supplying the potential of the value held in the holding process to the variable capacitance element instead of the first, second, and third tuning processes. It is preferable to execute a fourth tuning step for performing the above.
本発明によれば、半導体集積回路上に集積されたPLL周波数シンセサイザ回路において、容量と、インダクタと、可変容量素子とによるLC共振回路の共振周波数を利用して発振する電圧制御発振回路を含んで構成され、前記電圧制御発振回路から出力される発振信号をループさせて該信号の周波数を所望のロック周波数に調整する周波数引き込み動作が可能な負帰還フィードバックループ回路と、前記周波数引き込み動作の前に、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数を前記ロック周波数に近くなるようにチューニングするチューニング手段と、前記チューニング手段によるチューニング動作の際に前記電圧制御発振回路の前記可変容量素子に基準電位を印加する基準電位印加手段と、を備えるので、チューニング動作により、従来よりも確実に前記発振周波数を所望のロック周波数に近づけることが可能となる。 According to the present invention, a PLL frequency synthesizer circuit integrated on a semiconductor integrated circuit includes a voltage-controlled oscillation circuit that oscillates using a resonance frequency of an LC resonance circuit including a capacitor, an inductor, and a variable capacitance element. A negative feedback feedback loop circuit configured to loop the oscillation signal output from the voltage controlled oscillation circuit and adjust the frequency of the signal to a desired lock frequency, and before the frequency pulling operation Tuning means for tuning the oscillation frequency to be close to the lock frequency by adjusting a capacitance value of the capacitor of the voltage controlled oscillation circuit; and the voltage controlled oscillation circuit during tuning operation by the tuning means And a reference potential applying means for applying a reference potential to the variable capacitance element. Since, the tuning operation than conventional reliably the oscillation frequency can be made closer to the desired lock frequency.
以下、図面を参照して、本発明に係る実施形態について説明する。 Embodiments according to the present invention will be described below with reference to the drawings.
〔第1の実施形態〕
図1は、本発明の第1の実施形態に係るPLL周波数シンセサイザ回路を示す回路図であるとともに、後述する第2の実施形態の基本となる回路図を示したものである。
[First Embodiment]
FIG. 1 is a circuit diagram showing a PLL frequency synthesizer circuit according to the first embodiment of the present invention, and also shows a circuit diagram as a basis of a second embodiment to be described later.
図1に示すように、本実施形態に係るPLL周波数シンセサイザ回路は、位相周波数比較回路601、ローバスフィルタ回路(以下、略してLPF回路ともいう)603、電圧制御発振回路(以下、略してVCOともいう)604、可変分周回路605、分周数制御回路606、VCO自動チューニング回路(チューニング手段)607及び基準電圧発生回路(基準電位印加手段)608からなる負帰還フィードバックループにより構成され、半導体集積回路(図示略)上に集積されている。
As shown in FIG. 1, a PLL frequency synthesizer circuit according to this embodiment includes a phase
このうち位相周波数比較回路601は、基準周波数の信号REFと可変分周回路605の出力信号SIGとの位相差又は周波数差に比例する電流又は電圧を出力する。
Among these, the phase
基準電圧発生回路608は、基準電圧源630と、互いに逆の状態で動作するスイッチ632及び633からなり、VCO604の可変容量素子616及び617(後述)の容量対電圧特性が線形に変化する領域のある1ポイントの電位Vrefを、LPF回路603とVCO604に供給できる機能を有している。
The reference
このうち基準電圧源630は、一端が接地され、他端がスイッチ632に接続されている。
Among these, the
スイッチ632は、VCO自動チューニング回路607の制御下で、基準電圧源630とLPF回路603(及びその先のVCO604)とを相互に接続する状態と、相互に切り離す状態とに変換される。
Under the control of the VCO
また、スイッチ633は、VCO自動チューニング回路607の制御下で、位相周波数比較回路601の出力とLPF回路603(及びその先のVCO604)とを相互に接続する状態と、相互に切り離す状態とに変換される。
In addition, the
ここで、定常状態(PLL周波数シンセサイザ回路が所望の周波数にロックしている状態)では、スイッチ633は閉じた状態(位相周波数比較回路601とLPF回路603とを相互に接続した状態)となり、スイッチ632が開いた状態(基準電圧源630とLPF回路603とを相互に切り離した状態)となるようになっている。このため、定常状態では、位相周波数比較回路601の出力は、基準電圧発生回路608を素通りして、そのままLPF回路603に供給される。
Here, in a steady state (a state in which the PLL frequency synthesizer circuit is locked to a desired frequency), the
LPF回路603は、容量6341、6342と、抵抗635と、を備えて構成されている。このうち容量6341の一端は接地され、他端は基準電圧発生回路608及び抵抗635の一端に接続され、抵抗635の他端は容量6342の一端に接続され、容量6342の他端は接地されている。更に、抵抗635の上記一端は、VCO604の端子610にも接続されている。
The
このように構成されたLPF回路603は、位相周波数比較回路601の出力信号から交流成分を除去し、VCO604の端子610に発振周波数を制御する電圧信号Vcont(コントロール電圧)を与える。
The
VCO604は、負性抵抗回路にPMOSトランジスタとNMOSトランジスタの組み合わせによるインバータ回路を利用したLC型の発振回路である。
The
このうちインバータ回路に相当するのは、PMOSトランジスタ611とNMOSトランジスタ612の組み合わせと、PMOSトランジスタ613とNMOSトランジスタ614の組み合わせである。
Of these, a combination of the
また、発振周波数を可変するためのLC共振回路は、インダクタ615と、可変容量素子616及び617と、容量値が重み付けされた容量アレイ618、619、620、621、622、623とスイッチ624、625、626、627、628、629で構成されるn個(例えば6個)の容量アレイからなる。
The LC resonance circuit for varying the oscillation frequency includes an
このうち可変容量素子616,617によって周波数の微調整が行われ、容量アレイによって周波数が広範囲に可変できる。ここで、可変容量素子616及び617としては、通常のCMOSプロセスを使うのであればNMOS容量(N−Well容量)又はPMOS容量(P−Well容量)が使用される。すなわち図1に示すのは、可変容量素子616及び617として、図6(構造)及び図7(特性)に示すNMOS容量を使用した例である。
Among these, the frequency is finely adjusted by the
図6に示すNMOS容量(N−Well容量)は、金属またはポリシリコン等の導電体で形成される第1の端子Xと、半導体(N型半導体であるN−Well)で形成した第2の端子Yと、によりSiO2などの絶縁体を挟んだ構造であり、端子Xと端子Yの間が容量素子として機能する。 The NMOS capacitor (N-Well capacitor) shown in FIG. 6 has a first terminal X formed of a conductor such as metal or polysilicon and a second terminal formed of a semiconductor (N-Well which is an N-type semiconductor). A structure in which an insulator such as SiO 2 is sandwiched between the terminal Y and the terminal X and the terminal Y functions as a capacitor.
図6に示すNMOS容量(N−Well容量)のC−V特性は、図7に示す通りであり、端子Xと端子Yの間に印加される電圧Vtuneにより変化し、VtuneとしてはGND電位と電源電圧VDDとの差分の絶対値までの電圧印加が可能である(図7、印加電圧範囲401)。通常のCMOSプロセスの場合には、容量値がVtuneに比例して変化する範囲(変化領域)402は、1V程度と狭く、Vtuneに比例して容量が直線的に変化すると見なせる線形領域403は更に狭くなり、0.5V程度しか得られないことが多い。つまり、本実施形態の場合のVCO604が備える可変容量素子616、617は、印加電圧範囲401に対して、線形領域403が狭い特性を有する素子である。
The CV characteristic of the NMOS capacitor (N-Well capacitor) shown in FIG. 6 is as shown in FIG. 7, and changes depending on the voltage Vtune applied between the terminal X and the terminal Y. As Vtune, Voltage application up to the absolute value of the difference from the power supply voltage VDD is possible (FIG. 7, applied voltage range 401). In the case of a normal CMOS process, a range (change region) 402 in which the capacitance value changes in proportion to Vtune is as narrow as about 1 V, and a
ここで、VCO604における各構成要素の接続関係について説明する。
Here, the connection relationship of each component in the
可変容量素子616と可変容量素子617とは、各々の半導体側の端子(第2の端子Y)が相互に接続され、この接続点は端子610に接続されている。
The
また、可変容量素子616の導電体電極側の端子(第1の端子X)はインダクタ615の一端に、可変容量素子617の導電体電極側の端子はインダクタ615の他端に、それぞれ接続されている。ここで、可変容量素子616の導電体側の端子とインダクタ615との接続点をポイントP1、可変容量素子617の導電体側の端子とインダクタ615との接続点をポイントP2とする。
Also, the conductor electrode side terminal (first terminal X) of the
また、PMOSトランジスタ611のソース端子は電源電位(VDD)に、ドレイン端子はNMOSトランジスタ612のドレイン端子に、ゲート端子はNMOSトランジスタ612のゲート端子に、それぞれ接続され、NMOSトランジスタ612のソース端子は電流源に接続されている。
The source terminal of the
同様に、PMOSトランジスタ613のソース端子は電源電位(VDD)に、ドレイン端子はNMOSトランジスタ614のドレイン端子に、ゲート端子はNMOSトランジスタ614のゲート端子に、それぞれ接続され、NMOSトランジスタ614のソース端子は電流源に接続されている。
Similarly, the source terminal of the
また、PMOSトランジスタ611及びNMOSトランジスタ612のゲート端子は、PMOSトランジスタ613のドレイン端子とNMOSトランジスタ614のドレイン端子との接続点に接続され、同様に、PMOSトランジスタ613及びNMOSトランジスタ614のゲート端子は、PMOSトランジスタ611のドレイン端子とNMOSトランジスタ612のドレイン端子との接続点に接続されている。
The gate terminals of the
更に、PMOSトランジスタ611のドレイン端子とNMOSトランジスタ612のドレイン端子との接続点はポイントP1に接続され、同様に、PMOSトランジスタ613のドレイン端子とNMOSトランジスタ614のドレイン端子との接続点はポイントP2に接続されている。
Further, the connection point between the drain terminal of the
また、容量618は、一端がポイントP1に、他端がスイッチ624に接続されている。同様に、容量619は一端がポイントP1に他端がスイッチ625に接続され、容量620は一端がポイントP1に他端がスイッチ626に接続されている。
The
また、容量621は、一端がポイントP2に、他端がスイッチ627に接続されている。同様に、容量622は一端がポイントP2に他端がスイッチ628に接続され、容量623は一端がポイントP2に他端がスイッチ629に接続されている。
The
更に、各スイッチ624〜626および627〜629は、VCO自動チューニング回路607の制御下で開閉動作を行い、容量618〜620および621〜623が任意の組み合わせで接地する状態と接地しない状態を採る。
Further, each of the
可変分周回路605は、VCO604の出力信号fvcoをN分周した信号SIGを、位相周波数比較回路601にフィードバックする役割を果たす。可変分周回路の分周数Nは、外部から入力されるデータに基づき分周数制御回路606から与えられる。
The variable
ここで、図2は、図1のVCO604の制御電位(コントロール電圧)Vcont(横軸)とVCO604の発振周波数fvco(縦軸)との関係を示す図(fvco−Vcont特性曲線を示す図)である。
Here, FIG. 2 is a diagram showing the relationship between the control potential (control voltage) Vcont (horizontal axis) of the
図2に示すように、fvco−Vcont特性曲線は、容量618〜620及び621〜623を切り替えるnbitの容量切り替え信号VCOSET636(図1)によりスイッチ624〜626及び627〜629が開閉制御されることによって変化し、容量618〜620及び容量621〜623がGNDに接地される容量の総和に反比例してVCO604の発振周波数の特性が上下に離散的に移動する。つまり、閉状態とするスイッチ624〜626及び627〜629の組み合わせを選定することにより、インダクタ615との間での共振周波数の生成に用いられる容量値が調節されるようになっている。
As shown in FIG. 2, the fvco-Vcont characteristic curve is obtained when the
VCOSETの値がある値の場合に曲線701で示すfvco−Vcont特性となるとすれば、信号VCOSET636の値を1大きくすれは容量の総和が増し、発振周波数特性は曲線701で示す特性から曲線702で示す特性へと低下する。
If the value of VCOSET is a certain value and the fvco-Vcont characteristic indicated by the
また、信号VCOSET636の値が1小さくなると容量の総和が減り、発振周波数特性は曲線701で示す特性から曲線703で示す特性へと上昇する。
Further, when the value of the
以下、図2及び図3を参照して、VCO自動チューニング回路607の動作を説明する。
The operation of the VCO
VCO自動チューニング回路607は、周波数設定データが更新された時点で発生するEnable信号をトリガ信号としてチューニング動作を開始し、ロックさせたい所望の周波数fvco_lockでVCO604が発振できるように、VCO604の容量618〜620及び621〜623を切り替えるスイッチ624〜626及び627〜629の開閉制御を行う。
The VCO
VCO自動チューニング回路607は、Enable信号が入力されると、先ず基準電圧発生回路608の2つのスイッチの状態を反転させる制御、すなわちスイッチ633を開く一方でスイッチ632を閉じる制御を行う。
When the Enable signal is input, the VCO
すると、LPF回路603の容量6341及び6342には電位Vrefが充電され、VCO604の周波数制御端子610には電位Vrefが供給されるため、VCO604は電位Vrefに対応する周波数で発振する。
Then, the
また、VCO自動チューニング回路607は、Enable信号が入力されると可変分周回路605の分周数をそれまでのNからSに切り替える制御を行い、可変分周回路604の出力信号SIG(fvco/S)を、基準周波数REFから生成する基準ゲートタイムで計数し、VCO604の出力信号fvcoがロックさせたい周波数fvco_lockに対して高いか低いかを判定し、この判定結果を用いてVCO604の容量切り替え信号VCOSET636の値を調整する動作を繰り返す。
In addition, when the Enable signal is input, the VCO
このとき、分周数SをNより小さい値とすれば、基準ゲートタイム期間中にカウントできるSIG信号の回数が増し、より高精度でVCO604の発振周波数を判定できる。また、判定精度が同じであれば、基準ゲートタイムを短縮し、自動周波数チューニングに要する時間を短縮することが可能である。
At this time, if the frequency division number S is set to a value smaller than N, the number of SIG signals that can be counted during the reference gate time period increases, and the oscillation frequency of the
上記のように信号VCOSET636の調整を繰り返すことにより、最終的に、出力信号fvcoがfvco_lockに最も近くなるポイント704(図2)が探索され、このときの信号VCOSET636の値は“D”となる。
By repeating the adjustment of the
その後、基準電圧発生回路608のスイッチ632,633の状態を反転させて定常状態とする(スイッチ633を閉じ、スイッチ632が開いた状態に戻す)一方で、可変分周回路605の分周数をS分周からN分周に戻す。
Thereafter, the states of the
その結果、PLL周波数シンセサイザ回路は通常の動作状態に戻るため基準周波数のN倍の周波数にロックする動作(周波数引き込み動作)を行い、ある時間後には図7に示すポイント705に周波数が収束(ロック)する。
As a result, the PLL frequency synthesizer circuit performs an operation of locking to a frequency N times the reference frequency (frequency pull-in operation) in order to return to a normal operation state, and after a certain time, the frequency converges (locks) to a
以上のような第1の実施形態によれば、VCO自動チューニング回路607によるチューニング動作の際にVCO604の可変容量素子616,617に基準電位を印加する基準電圧発生回路608を備えるので、チューニング動作により、従来よりも確実に前記発振周波数を所望のロック周波数に近づけることが可能となる。
According to the first embodiment as described above, the reference
また、VCO自動チューニング回路607を、半導体に集積化するのに適したものとして構成することができる。
Further, the VCO
〔第2の実施形態〕
次に、上記の第1の実施形態に係るPLL周波数シンセサイザ回路の改良形としての第2の実施形態に係るPLL周波数シンセサイザ回路(図4)について説明する前に、先ず、第1の実施形態の問題点について解説する。
[Second Embodiment]
Next, before describing the PLL frequency synthesizer circuit (FIG. 4) according to the second embodiment as an improved version of the PLL frequency synthesizer circuit according to the first embodiment, first, the first embodiment will be described. Explain the problem.
図6に示すNMOS容量(N−Well容量)のC−V特性は、図7に示す通りであり、端子Xと端子Yの間に印加される電圧Vtuneにより変化し、VtuneとしてはGND電位と電源電圧VDDとの差分の絶対値までの電圧印加が可能である(図7、印加電圧範囲401)。通常のCMOSプロセスの場合には、容量値がVtuneに比例して変化する範囲(変化領域)402は、1V程度と狭くなり、Vtuneに比例して容量が直線的に変化すると見なせる線形領域403は更に狭く、0.5V程度しか得られないことが多い。つまり、可変容量素子616と617は、印加電圧範囲401に対して、線形領域403が狭い特性を有する素子である。
The CV characteristic of the NMOS capacitor (N-Well capacitor) shown in FIG. 6 is as shown in FIG. 7, and changes depending on the voltage Vtune applied between the terminal X and the terminal Y. As Vtune, Voltage application up to the absolute value of the difference from the power supply voltage VDD is possible (FIG. 7, applied voltage range 401). In the case of a normal CMOS process, the range (change region) 402 in which the capacitance value changes in proportion to Vtune is as narrow as about 1 V, and the
その上、図7に示すNMOS容量のC−V特性は、半導体製造時の素子ばらつき(以下、単に製造ばらつきと記す)と動作時の温度の影響を受け、C−V特性の線形領域が得られるVtuneの範囲が左右に移動し、線形領域の特性の傾きも変化する。このNMOS容量を周波数制御に使用する図1のVCO604においては、NMOS容量の両端の電圧のうち、一方の電圧Vtune1が周波数制御端子610の電位とポイントP1(図1)との電位差で決まり、他方の電圧Vtune2が制御端子610の電位とポイントP2(図1)との電位差で決まる。
In addition, the CV characteristic of the NMOS capacitor shown in FIG. 7 is affected by element variations during semiconductor manufacturing (hereinafter simply referred to as manufacturing variations) and temperature during operation, and a linear region of CV characteristics is obtained. The range of the Vtune to be moved moves to the left and right, and the slope of the characteristic in the linear region also changes. In the
ここで、P1のバイアス電位は、PMOSトランジスタ611とNMOSトランジスタ612の閾値(以下、Vtと記す)のバランス、電源電圧VDD及び温度Tjによって変動し、同様に、P2のバイアス電位はPMOSトランジスタ613とNMOSトランジスタ614のVtのバランス、電源電位VDD及び温度Tjによって変動する。
Here, the bias potential of P1 varies depending on the balance of threshold values (hereinafter referred to as Vt) of the
従って、図2に示したVcont−fvco特性は、周波数調整可能範囲706が狭く、その上、周波数調整可能範囲706が製造ばらつき、電源電位VDD及び温度Tjによって左右に移動し、かつ、周波数調整可能範囲706の傾きまでもが変化する。このため、製造ばらつきや、電源電位VDD及び温度Tjなどの条件の変動があったとしても、周波数調整可能範囲706の中に、図1のVCO604を自動周波数チューニングする際に印加する基準電圧Vrefが必ず存在する回路を具現化することは、非常に困難である。
Therefore, in the Vcont-fvco characteristic shown in FIG. 2, the frequency
以下、上記の問題点を更に詳しく解説する。 The above problems will be explained in more detail below.
図3は、図1に示すPLL周波数シンセサイザ回路において、製造ばらつき、温度Tj及び電源電位VDDの変動などの影響により、VCO604の周波数調整可能範囲801が左に移動した場合のfvco−Vcont特性を示す図である。
FIG. 3 shows fvco-Vcont characteristics in the case where the frequency
図3においては、周波数調整可能範囲801が左に移動したため、VCO自動周波数チューニング時に基準電圧発生回路608によって制御端子610に印加される電圧Vrefが、周波数調整可能範囲801の範囲外となっている。
In FIG. 3, since the frequency
この場合、自動周波数チューニングにてポイント802が探索され、VCO604の容量切り替え信号VCOSET636の値に“E”がセットされ、その後にPLL周波数シンセサイザ回路がロック動作に移行する。
In this case, the
しかし、この状態は、Vcontに如何なる電位を与えても、VCO発振周波数fvcoはポイント802が存在する特性曲線上でしか変化できないため、PLL周波数シンセサイザ回路は目的の周波数fvco_lockに周波数を収束することができない。
However, in this state, no matter what potential is applied to Vcont, the VCO oscillation frequency fvco can only change on the characteristic curve where the
自動周波数チューニングにて、確実にPLL周波数シンセサイザがロックする周波数を探索できるようにするには、電圧Vrefの値が周波数調整可能範囲801の変化に追従して変化する特性を持つようにすれば良いが、可変容量素子(NMOS容量)616,617の特性が製造ばらつきと温度Tjにより変化し、CMOS VCO604のP1及びP2のバイアスが製造ばらつきと電源電圧VDDと温度Tjにより変化するため、これらの変化に合わせて電圧Vrefが連動する回路を実現するのは非常に困難である。
In order to ensure that the frequency locked by the PLL frequency synthesizer can be reliably searched by automatic frequency tuning, the value of the voltage Vref should have a characteristic that changes following the change of the frequency
従って、図1に示したPLL周波数シンセサイザの全ての回路を半導体集積回路上に集積する場合には、半導体の製造段階でCMOSトランジスタ、及び、可変容量素子の特性ばらつきを抑え込むことにより、VCO604の周波数可変領域801の変動範囲内に電圧Vrefが存在するように制御するか、あるいは予め製造後の検査工程にて素子値を調整するトリミングを行うなどの必要が生じ、この結果、製造歩留の低下、あるいは製造後の検査工程により多くの時間を要するなどの問題が生じる。
Therefore, when all the circuits of the PLL frequency synthesizer shown in FIG. 1 are integrated on a semiconductor integrated circuit, the frequency variation of the
次に、第1の実施形態の問題点を改善した第2の実施形態を解説する。 Next, a second embodiment in which the problems of the first embodiment are improved will be described.
図4に示す第2の実施形態に係るPLL周波数シンセサイザ回路は、位相周波数比較回路101、LPF回路103、VCO104、可変分周回路105、分周数制御回路106、VCO自動チューニング回路107及び基準電圧発生回路108からなる負帰還フィードバックループで構成され、半導体集積回路(図示略)上に集積されている。
A PLL frequency synthesizer circuit according to the second embodiment shown in FIG. 4 includes a phase
このうちVCO自動チューニング回路107、基準電圧発生回路108及びVCO104以外の回路については、上記の第1の実施形態に係るPLL周波数シンセサイザ回路(図1)におけるのと同様に構成されているため、詳細な説明を省略する。
Among them, the circuits other than the VCO
すなわち、位相周波数比較回路101は図1の位相周波数比較回路601と同様であり、可変分周回路105は図1の可変分周回路605と同様であり、分周数制御回路106は図1の分周数制御回路606と同様である。
That is, the phase
LPF回路103は、容量1351、1352及び抵抗1353を備えているが、これら容量1351、1352及び抵抗1353は、それぞれLPF回路603における容量6341、6342及び抵抗635と同様である。
The
次に、VCO自動チューニング回路107、基準電圧発生回路108及びVCO104について、それぞれ詳細に説明する。
Next, the VCO
先ず、基準電圧発生回路108は、図4に示すように、スイッチ130、133、134と、相互に電位が異なる低電位Vref_L131及び高電位Vref_H132の2つの電圧源(基準電圧源)と、を備えて構成されている。
First, as shown in FIG. 4, the reference
このうちスイッチ130は、VCO自動チューニング回路107の制御下で、位相周波数比較回路101の出力とLPF回路103(及びその先のVCO104)とを相互に接続する状態と、相互に切り離す状態とに変換される。
Of these switches, the
また、スイッチ133は、VCO自動チューニング回路607の制御下で、低電位Vref_L131とLPF回路103(及びその先のVCO104)とを相互に接続する状態と、相互に切り離す状態とに変換され、同様に、スイッチ134は、高電位Vref_H132とLPF回路103(及びその先のVCO104)とを相互に接続する状態と、相互に切り離す状態とに変換される。
Further, the
通常の状態では、スイッチ130は閉じ、スイッチ133とスイッチ134は開いた状態になっており、位相周波数比較回路101の出力電圧又は出力電流がLPF回路103に供給され、VCO104の端子110には位相周波数比較回路101の出力からLPF回路103により交流成分が除去された電位が供給される。
In a normal state, the
Vref_L131の電位は、VCO104の制御端子110にVref_L131を印加した場合に、MOS容量である可変容量素子116、117の値(容量値)が十分に飽和し、これら可変容量素子116、117の容量値が最大となるような電位に設定されている。
The potential of the
他方、Vref_H132の電位は、VCO104の制御端子110にVref_Hを印加した場合に、MOS容量である可変容量素子116、117の値が十分に飽和し、それらの容量値が最小となるような電位に設定されている。
On the other hand, the potential of Vref_H132 is such that when Vref_H is applied to the
ここで、Vref_L131の電位及びVref_H132の電位の2種類の電位の各々は、可変容量素子116、117のC−V特性が製造バラツキにより変動しても該C−V特性が飽和するような値に設定されていることが一層好ましい。
Here, each of the two kinds of potentials, that is, the potential of Vref_L131 and the potential of Vref_H132, is a value that saturates the CV characteristics even if the CV characteristics of the
次に、VCO104は、上記の第1の実施形態におけるVCO604と基本的な構成は同一である。
Next, the basic configuration of the
すなわち、VCO104は、図4に示すように、可変容量素子116、117、インダクタ115、PMOSトランジスタ111、113、NMOSトランジスタ112、114、容量118、119、120、121、122、123、スイッチ124、125、126、127、128、129を備え、これら可変容量素子116、117、インダクタ115、PMOSトランジスタ111、113、NMOSトランジスタ112、114、容量118〜123、スイッチ124〜129は、それぞれVCO604における可変容量素子616、617、インダクタ615、PMOSトランジスタ611、613、NMOSトランジスタ612、614、容量618〜623、スイッチ624〜629と同様である。
That is, as shown in FIG. 4, the
また、VCO104は、VCO604と同様に、負性抵抗回路にPMOSトランジスタとNMOSトランジスタの組み合わせによるインバータ回路を利用したLC型の発振回路であり、インバータ回路に相当するのは、PMOSトランジスタ111とNMOSトランジスタ112の組み合わせと、PMOSトランジスタ113とNMOSトランジスタ114の組み合わせである。また、VCO104において、発振周波数を可変するためのLC共振回路は、インダクタ115と、可変容量素子116及び117と、容量値が重み付けされた容量118〜123及びスイッチ124〜129で構成されるn個(例えば6個)の容量アレイと、からなる。
Similarly to the
ただし、本実施形態の場合のVCO104は、VCO発振周波数の自動周波数チューニング機構が誤動作しないように、発振周波数の切り替えステップの周波数変化量fvco_stepが、図8に示すΔfvcoとVcont_wの積よりも十分小さくなるように設計する必要があり、理想状態では、(Δfvco×Vcont_w)/4 ≧ fvco_stepとなるように、容量118〜120及び121〜123の容量値の重み付けを調整しておかなければならない(詳細は後述)。
However, in the
次に、図4に示すPLL周波数シンセサイザのVCO自動周波数チューニングの動作について、図8に示すfvco−Vcont特性を参照して説明する。 Next, the VCO automatic frequency tuning operation of the PLL frequency synthesizer shown in FIG. 4 will be described with reference to the fvco-Vcont characteristic shown in FIG.
VCO自動チューニング回路107は、周波数設定データが更新された時点で発生するEnable信号をトリガ信号として動作を開始し、VCOの自動周波数チューニングを以下説明する手法により2回(第1のチューニング動作と第2のチューニング動作との2回)実行する。
The VCO
先ず、1回目の自動周波数チューニング(第1のチューニング動作、第1のチューニング工程)では、Enable信号が入力されると基準電圧発生回路108のスイッチ130を開く一方でスイッチ133を閉じ、可変分周回路105の分周数を通常時のNからSに切り替える制御を行う。
First, in the first automatic frequency tuning (first tuning operation, first tuning step), when the Enable signal is input, the
すると、スイッチ133が閉じたことによりLPF回路103には低電位Vref_L131の電位が充電され、VCO104の周波数制御端子110に該低電位Vref_L131が供給され、VCO104は該低電位Vref_L131に対応する周波数で発振する。
Then, the
この状態で、VCO自動チューニング回路107は、可変分周回路105の出力信号SIG(fvco/S)を、基準周波数REFから生成する基準ゲートタイムで計数し、fvcoがロックさせたい周波数fvco_lock(ロック周波数)に対して高いか低いかを判定し、この判定結果を用いてVCO104の容量切り替え信号VCOSET136の値を調整する動作を繰り返す。
In this state, the VCO
最終的に、fvcoがfvco_lockに最も近くなるポイント502(図8:第1の設定値)が探索され、このときのVCOSET136の値“A”をVCO自動チューニング回路107が記憶し、1回目の自動周波数チューニングを終了する。
Finally, a point 502 (FIG. 8: first set value) where fvco is closest to fvco_lock is searched, and the value “A” of
次に、2回目の自動周波数チューニング(第2のチューニング動作、第2のチューニング工程)では、VCO自動チューニング回路107が、基準電圧発生回路108のスイッチ133を開く一方でスイッチ134を閉じる制御を行う。
Next, in the second automatic frequency tuning (second tuning operation, second tuning step), the VCO
この場合、LPF回路103には高電位Vref_H132の電位が充電され、VCO104の周波数制御端子110には該高電位Vref_H132が供給され、VCO104は該高電位Vref_H132に対応する周波数で発振する。
In this case, the
この状態にてVCO自動チューニング回路107は、可変分周回路104の出力信号SIG(fvco/S)を、基準周波数REFから生成する基準ゲートタイムで計数し、fvcoをロックさせたい周波数fvco_lockに対して高いか低いかを判定し、この判定結果を用いてVCO104の容量切り替え信号VCOSET136の値を調整する動作を繰り返す。
In this state, the VCO
最終的に、fvcoがfvco_lockに最も近くなるポイント503(図8:第2の設定値)が探索され、このときのVCOSET136の値“B”をVCO自動チューニング回路107が記憶し、2回目の自動周波数チューニングを終了する。
Finally, a point 503 (figure 8: second set value) where fvco is closest to fvco_lock is searched, and the value “B” of
第2のチューニング工程を開始する際、第1のチューニング工程にて求めたVCOSETの値“A”の値を初期値として探索を開始すると、第2の探索工程の時間短縮が図れるため、より好ましい。 When starting the second tuning step, it is more preferable to start the search using the value “A” of the VCOSET obtained in the first tuning step as an initial value because the time of the second searching step can be shortened. .
その後、VCO自動チューニング回路107は、VCO104の容量切り替え信号VCOSET136の値を、1回目の自動周波数チューニングで求めた“A”と、2回目の自動周波数チューニングで求めた“B”の中間の値“C”に固定し(第3のチューニング動作、第3のチューニング工程)、可変分周回路105の分周数をS分周からN分周に戻す。
Thereafter, the VCO
また、VCO自動チューニング回路107は、基準電圧発生回路208のスイッチ134を開く一方でスイッチ130を閉じ、PLLループを定常動作の状態に戻す。
Further, the VCO
この結果、PLL周波数シンセサイザ回路は基準周波数のN倍の周波数にロックする動作を行い、ある時間後には図8に示すポイント504に周波数が収束(ロック)する。
As a result, the PLL frequency synthesizer circuit performs an operation of locking to a frequency N times the reference frequency, and after a certain time, the frequency converges (locks) at a
ここで、自動周波数チューニングにより求めたVCOSET136の値AとBの間の値Cが必ず存在するようにするには、理想状態においては、以下の(3)式の関係を満足する必要がある。(3)式においては、VCO104の変調感度をΔfvco、fvcoがVcontに比例して変化するVcontの領域の幅をVcont_w、VCOSET136の値を1変化させた場合の周波数変化量をfvco_stepとしている。
Here, in order to ensure that the value C between the values A and B of the
(Δfvco×Vcont_w)/4 ≧ fvco_step ・・・式(3)
ここで、自動周波数チューニングでは、可変分周回路105の出力SIGを基準信号を元に作るゲート時間で計数してVCO発振周波数の高低の判定をする。このため、SIG信号とゲート時間のタイミング関係や自動周波数チューニング中の外乱によって、探索されたVCOSETの値は±1程度ミスカウントすることが予想されるため、このマージンを見込んで式(3)の条件が必要となる。ただし、実際の設計においては更にマージンを見込んだ設計が必要である。
(Δfvco × Vcont_w) / 4 ≧ fvco_step (3)
Here, in the automatic frequency tuning, the output SIG of the variable
なお、以上の説明においては、1回目の自動周波数チューニングを低電位Vref_L131の電位を用いて行い、2回目の自動周波数チューニングを高電位Vref_H132の電位を用いて行う例を示したが、1回目の自動周波数チューニングを高電位Vref_H132を用いて行い、2回目の自動周波数チューニングを低電位Vref_L131を用いて行っても同様の効果が得られる。 In the above description, the example in which the first automatic frequency tuning is performed using the potential of the low potential Vref_L131 and the second automatic frequency tuning is performed using the potential of the high potential Vref_H132 has been described. The same effect can be obtained by performing automatic frequency tuning using the high potential Vref_H132 and performing the second automatic frequency tuning using the low potential Vref_L131.
以上のような第2の実施形態によれば、以下に説明する効果を奏することができる。 According to the second embodiment as described above, the following effects can be achieved.
図1に示す第1の実施形態に係るPLL周波数シンセサイザ回路の場合、該PLL周波数シンセサイザ回路がロックするためには、自動周波数チューニング時にVCO604の制御端子610に印加する電位Vrefを、VCO604の周波数が印加電圧に比例して変化する領域に常に保たないと、該PLL周波数シンセサイザ回路をロックさせたい周波数にVCO604をチューニングすることができない。
In the case of the PLL frequency synthesizer circuit according to the first embodiment shown in FIG. 1, in order for the PLL frequency synthesizer circuit to lock, the potential Vref applied to the
これに対し、第2の実施形態の場合、VCO204の発振周波数の自動周波数チューニング時に印加する基準電圧Vrefを、可変容量素子(NMOS容量) 116、117のC−V特性が十分に飽和する低電位Vref_L131と高電位Vref_H132の2条件にて自動周波数チューニングを実施するようにしている。また、Vref_L131とVref_H132は、図8に示すfvco−Vcont特性が半導体の特性ばらつきや、温度、電源電圧の変動によって上下左右に変動したとしても、C−V特性が十分に飽和するような低電位Vref_Lと高電位Vref_Hの2条件に選定されている。また、Δfvco、Vcont_w及びfvco_stepは、式(3)の関係を満たすような値に設定されている。
On the other hand, in the case of the second embodiment, the reference voltage Vref applied during automatic frequency tuning of the oscillation frequency of the
従って、半導体の特性ばらつきや、温度、電源電圧などの変動によって、MOS容量やCMOSトランジスタの特性が変動し、図8に示すfvco−Vcont特性が、上下左右に変動したとしても、VCOの容量切り替え機構の設定値VCOSETの値を、Vref_L131にて自動周波数チューニングを実施して探索した容量切り替え機構の設定値“A”と、Vref_H132にて自動周波数チューニングを実施して求めた容量切り替え機構の設定値“B”との中間の値“C”に設定すれば、VCOはPLL周波数シンセサイザをロックさせたい周波数で必ず発振できる。これは、図8に示したfvco−Vcont特性から明らかである。
Therefore, even if the characteristics of the semiconductor, characteristics of the MOS capacitor or the CMOS transistor vary due to variations in temperature, power supply voltage, etc., and the fvco-Vcont characteristics shown in FIG. The setting value “A” of the capacity switching mechanism searched by performing the automatic frequency tuning with the
従って、容量切り替えの設定値VCOSETを“A”と“B”の中間の値“C”にセットした後に、PLL周波数シンセサイザ回路のロック動作に移行することにより、確実にPLL周波数シンセサイザ回路を所望の周波数にロックさせることができる。 Therefore, after setting the capacitance switching setting value VCOSET to a value “C” which is an intermediate value between “A” and “B”, the PLL frequency synthesizer circuit is shifted to the lock operation to ensure that the PLL frequency synthesizer circuit is Can be locked to frequency.
要するに第2の実施形態によれば、CMOSトランジスタの閾値(Vt) と 可変容量素子のC−V特性が、製造ばらつき、温度、電源電圧などによりシフト、かつ電源電圧が変化した場合でも、確実にVCO104の発振周波数をPLL周波数シンセサイザ回路をロックさせたい周波数に調整することができる。
In short, according to the second embodiment, even if the threshold value (Vt) of the CMOS transistor and the CV characteristic of the variable capacitance element are shifted due to manufacturing variations, temperature, power supply voltage, etc., and the power supply voltage changes, The oscillation frequency of the
また、半導体の製造段階で過度にCMOSトランジスタの特性ばらつきを抑え込む必要がなくなるため、PLL周波数シンセサイザの全回路を一般的なCMOS半導体プロセスにて集積化した場合でも高い歩留が期待でき、安価に大量生産が可能となる。 In addition, since it is not necessary to suppress the characteristic variation of the CMOS transistor excessively in the semiconductor manufacturing stage, a high yield can be expected even when all the circuits of the PLL frequency synthesizer are integrated by a general CMOS semiconductor process, and it is inexpensive. Mass production is possible.
〔第3の実施形態〕
次に、図5を参照して、第3の実施形態に係るPLL周波数シンセサイザ回路について説明する。
[Third Embodiment]
Next, a PLL frequency synthesizer circuit according to a third embodiment will be described with reference to FIG.
図5に示す第3の実施形態に係るPLL周波数シンセサイザ回路は、位相周波数比較回路201、LPF回路203、VCO204、可変分周回路205、分周数制御回路206、VCO自動チューニング回路207及び基準電圧発生回路208からなる負帰還フィードバックループで構成され、半導体集積回路(図示略)上に集積されている。
A PLL frequency synthesizer circuit according to the third embodiment shown in FIG. 5 includes a phase
このうち基準電圧発生回路208以外の回路については、上記の第2の実施形態に係るPLL周波数シンセサイザ回路(図4)におけるのと同様に構成されているため、詳細な説明を省略する。
Among these, circuits other than the reference
すなわち、位相周波数比較回路201は図4の位相周波数比較回路101と同様であり、LPF回路203は図4のLPF回路103と同様であり、VCO204はVCO104と同様であり、可変分周回路205は図4の可変分周回路105と同様であり、分周数制御回路206は図4の分周数制御回路106と同様であり、VCO自動チューニング回路207は図4のVCO自動チューニング回路107と同様である。
That is, the phase
LPF回路203は、容量233、234及び抵抗235を備えているが、これら容量233、234及び抵抗235は、それぞれLPF回路103における容量1351、1352及び抵抗1353と同様である。
The
また、VCO204は、可変容量素子216、217、インダクタ215、PMOSトランジスタ211、213、NMOSトランジスタ212、214、容量218、219、220、221、222、223、スイッチ224、225、226、227、228、229を備えているが、これら可変容量素子216、217、インダクタ215、PMOSトランジスタ211、213、NMOSトランジスタ212、214、容量218〜223、スイッチ224〜229は、それぞれVCO104における可変容量素子116、117、インダクタ115、PMOSトランジスタ111、113、NMOSトランジスタ112、114、容量118〜123、スイッチ124〜129と同様である。
The
すなわち、VCO204は、負性抵抗回路にPMOSトランジスタとNMOSトランジスタの組み合わせによるインバータ回路を利用したLC型の発振回路であり、インバータ回路に相当するのは、PMOSトランジスタ211とNMOSトランジスタ212の組み合わせと、PMOSトランジスタ213とNMOSトランジスタ214の組み合わせである。また、VCO204において、発振周波数を可変するためのLC共振回路は、インダクタ215と、可変容量素子216及び217と、容量値が重み付けされた容量218〜223及びスイッチ224〜229で構成されるn個(例えば6個)の容量アレイと、からなる。
That is, the
上記の第2の実施形態(図4)では、基準電圧発生回路108を2つの基準電圧源としての低電位Vref_L131及び高電位Vref_H132を用いて構成したが、低電位Vref_LとVref_Hは、可変容量素子(図5の場合、可変容量素子216,217)の容量変化特性が十分飽和する電位であればよいため、例えば、Vref_LをGND電位、Vref_Hを電源電圧VDDとしても何ら問題はない。
In the second embodiment (FIG. 4), the reference
そこで、本実施形態の場合、図5に示すように、第2の実施形態における基準電圧発生回路108に代えて、基準電圧発生回路208を備えている。
Therefore, in the present embodiment, as shown in FIG. 5, a reference
すなわち、基準電圧発生回路208は、スイッチ230と、スイッチ231と、スイッチ232と、を備えて構成されており、このうちスイッチ230は、VCO自動チューニング回路207の制御下で、位相周波数比較回路201の出力とLPF回路203(及びその先のVCO204)とを相互に接続する状態と、相互に切り離す状態とに変換されるようになっている。また、スイッチ231は、低電位Vref_LとしてのGND電位とLPF回路203(及びその先のVCO204)とを相互に接続する状態と、相互に切り離す状態とに変換され、同様に、スイッチ232は、高電位Vref_HとしてのVDD電位(電源電位)とLPF回路203(及びその先のVCO204)とを相互に接続する状態と、相互に切り離す状態とに変換されるようになっている。
That is, the reference
本実施形態の場合、自動周波数チューニングの手順は、上記の第2の実施形態における低電位Vref_LがGND電位に、高電位Vref_HがVDD電位にそれぞれ置き換わっただけであり、その他の点については第2の実施形態の場合と同様であるため、説明を省略する。 In the case of this embodiment, the procedure of automatic frequency tuning is that the low potential Vref_L in the second embodiment is simply replaced with the GND potential, and the high potential Vref_H is replaced with the VDD potential. Since this is the same as the case of the embodiment, the description is omitted.
以上のような第3の実施形態によれば、基準電圧発生回路208が、スイッチ230,231,232のみの簡単な構成で実現でき、設計が容易になる。
According to the third embodiment as described above, the reference
また、アナログ的またはデジタル的に電位を発生させる基準電圧発生回路108が不要となるため、半導体集積回路上で基準電圧発生回路208が占める面積が小さくなり、より安価に製造が可能である。
Further, since the reference
さらに言えば、基準電圧発生回路208から供給する電位はGND電位とVDD電位の2値であれば良いため、電源電圧(VDD)の仕様が2.5Vから5Vのように広いPLL周波数シンセサイザ回路であっても、本発明の回路は何ら調整することなく動作が可能である利点を有している。
Furthermore, since the potential supplied from the reference
〔第4の実施形態〕
上記の第2及び第3の実施形態では、VCOの自動周波数チューニングを2回行うことにより、半導体の特性ばらつきや、温度、電源電圧によってNMOS容量やCMOSトランジスタの特性変動があった場合でも、PLL周波数シンセサイザが必ず所望の周波数にロックできる例を説明したが、この場合、VCOの自動周波数チューニングを2回実施する必要があるために、VCOチューニング期間とPLLの周波数引き込み期間を合わせたロックアップタイムが長くなる欠点が生じてしまう。
[Fourth Embodiment]
In the second and third embodiments described above, the automatic frequency tuning of the VCO is performed twice, so that even if there is a variation in semiconductor characteristics, or there is a fluctuation in characteristics of the NMOS capacitor or CMOS transistor due to temperature or power supply voltage, the PLL Although an example in which the frequency synthesizer can always lock to a desired frequency has been described, in this case, since it is necessary to perform automatic frequency tuning of the VCO twice, the lockup time combining the VCO tuning period and the PLL frequency pull-in period Will cause the disadvantage of becoming longer.
例えば、TDMA(Time division multiple access)方式の携帯電話機のRF部で使用されるPLL周波数シンセサイザでの使用を考えた場合には、送信と受信のスロット間および周囲の基地局の電界強度をサーチするような場合に高速の周波数切り替え動作が要求されることがあるため、第2及び第3の実施形態はPLLのロックアップタイムが長くなるため適用できないこともあり得る。 For example, when considering use in a PLL frequency synthesizer used in the RF section of a TDMA (Time Division Multiple Access) mobile phone, search for the field strength between base stations in and around transmission and reception slots. In such a case, since a high-speed frequency switching operation may be required, the second and third embodiments may not be applicable because the lock-up time of the PLL becomes long.
そこで、第4の実施形態では、この欠点を解消できる機構について説明する。 Therefore, in the fourth embodiment, a mechanism that can eliminate this drawback will be described.
図9は第4の実施形態に係るPLL周波数シンセサイザ回路を示す回路図である。 FIG. 9 is a circuit diagram showing a PLL frequency synthesizer circuit according to the fourth embodiment.
図9に示すように、第4の実施形態に係るPLL周波数シンセサイザ回路は、第2の実施形態に係るPLL周波数シンセサイザ回路に、A/D・D/A変換ブロック1440を追加した構成である。
As shown in FIG. 9, the PLL frequency synthesizer circuit according to the fourth embodiment has a configuration in which an A / D / D /
なお、第4の実施形態に係るPLL周波数シンセサイザ回路は、A/D・D/A変換ブロック1440が追加された点と、VCO自動チューニング回路207の動作が若干異なる点の他は、上記の第2の実施形態に係るPLL周波数シンセサイザ回路(図4)におけるのと同様に構成されている。
Note that the PLL frequency synthesizer circuit according to the fourth embodiment is the same as that of the first embodiment except that the A / D / D /
すなわち、基準電圧発生回路1409は図4の基準電圧発生回路108と同様であり、位相周波数比較回路1401は図4の位相周波数比較回路101と同様であり、LPF回路1403は図4のLPF回路103と同様であり、VCO1404はVCO104と同様であり、可変分周回路1405は図4の可変分周回路105と同様であり、分周数制御回路1406は図4の分周数制御回路106と同様である。
That is, the reference
基準電圧発生回路1409はスイッチ1430、1433、1434と、相互に電位が異なる低電位Vref_L1431及び高電位Vref_H1432の2つの電圧源(基準電圧源)と、を備えているが、これらスイッチ1430、1433、1434、低電位Vref_L1431及び高電位Vref_H1432は、それぞれ基準電圧発生回路108のスイッチ130、133、134、低電位Vref_L131及び高電位Vref_H132と同様である。
The reference
LPF回路1403は、容量1435、1436及び抵抗1437を備えているが、これら容量1435、1436及び抵抗1437は、それぞれLPF回路103における容量1351、1352及び抵抗1353と同様である。
The
また、VCO1404は、可変容量素子1416、1417、インダクタ1415、PMOSトランジスタ1411、1413、NMOSトランジスタ1412、1414、容量1418、1419、1420、1421、1422、1423、スイッチ1424、1425、1426、1427、1428、1429を備えているが、これら可変容量素子1416、1417、インダクタ1415、PMOSトランジスタ1411、1413、NMOSトランジスタ1412、1414、容量1418〜1423、スイッチ1424〜1429は、それぞれVCO104における可変容量素子116、117、インダクタ115、PMOSトランジスタ111、113、NMOSトランジスタ112、114、容量118〜123、スイッチ124〜129と同様である。
The VCO 1404 includes
すなわち、VCO1404は、負性抵抗回路にPMOSトランジスタとNMOSトランジスタの組み合わせによるインバータ回路を利用したLC型の発振回路であり、インバータ回路に相当するのは、PMOSトランジスタ1411とNMOSトランジスタ1412の組み合わせと、PMOSトランジスタ1413とNMOSトランジスタ1414の組み合わせである。また、VCO1404において、発振周波数を可変するためのLC共振回路は、インダクタ1415と、可変容量素子1416及び1417と、容量値が重み付けされた容量1418〜1423及びスイッチ1424〜1429で構成されるn個(例えば6個)の容量アレイと、からなる。
That is, the VCO 1404 is an LC oscillation circuit that uses an inverter circuit formed by a combination of a PMOS transistor and an NMOS transistor in a negative resistance circuit, and the inverter circuit corresponds to a combination of a
次に、A/D・D/A変換ブロック1440について詳細に説明する。
Next, the A / D / D /
図9に示すように、A/D・D/A変換ブロック1440は、A/D変換回路1441と、D/A変換回路1442と、A/D・D/A変換制御回路1443とを備えて構成されている。
As shown in FIG. 9, the A / D / D /
A/D・D/A変換ブロック1440の具体的構成としては、様々な形式のA/D変換回路、D/A変換回路を適用したものが考えられるが、本実施形態では、一例として、回路の具体例を図10に示す。
As a specific configuration of the A / D / D /
すなわち、A/D・D/A変換ブロック1440は、例えば図10に示すように、当該A/D・D/A変換ブロック1440を起動/停止させる電源スイッチ1506と、抵抗群1501と、スイッチ群1502と、ボルテージホロワ1504と、コンパレータ1503と、出力スイッチ1505と、A/D・D/A変換制御回路1443とを備えて構成されている。
That is, the A / D / D /
このうち抵抗群1501は、電源電位VDDと接地電位GNDとの間において相互に直列に接続された複数個(q個)の抵抗1511、1512、1513、1514、・・・、1515からなる。
Among these, the
また、電源スイッチ1506は、例えば、抵抗1515と電源電位VDDとの間に挿入されている。
The power switch 1506 is inserted between the
スイッチ群1502は、複数個(q+1個)のスイッチ1516、1517、1518、1519、・・・、1520からなり、各スイッチ1516〜1520の一端は、接地電位GND、抵抗群1501の各抵抗間、及び、電源電位VDDと電源スイッチ1506との接続点にそれぞれ接続され、他端は共通接続されている。
The
各スイッチ1516〜1520の共通接続された他端側は、コンパレータ1503のプラス端子と、ボルテージホロワ1504のプラス端子と、に接続されている。
The other end side of the
ボルテージホロワ1504のマイナス端子は、該ボルテージホロワ1504の出力端子に接続されている。このボルテージホロワ1504は、プラス端子に入力される電位を、出力端子より出力する。
The negative terminal of the
また、コンパレータ1503のマイナス端子は、LPF1403の出力側とVCO1404の周波数制御端子1410との接続点に接続されている。
The minus terminal of the
A/D・D/A変換制御回路1443は、VCO自動チューニング回路1407の制御下で電源スイッチ1506及び出力スイッチ1505を個別に開閉する制御と、コンパレータ1503の比較結果に応じてスイッチ群1502の各スイッチ1516〜1520のうちの何れか1つずつを閉じる制御と、を行うように構成されている。
The A / D / D / A
A/D・D/A変換制御回路1443の制御下で、電源スイッチ1506を閉じた状態で、スイッチ群1502の各スイッチ1516〜1520のうちの何れか1つを閉じることにより、コンパレータ1503のプラス端子には、接地電位から電源電位までの範囲内において段階的に設定された複数種類の電位のうちの何れか1つの電位が供給される。
Under the control of the A / D / D / A
他方、コンパレータ1503のマイナス端子には、VCO1404の周波数制御端子1410に印加されるのと同一の電位、すなわち、VCO1404のコントロール電位が供給される。
On the other hand, the same potential as that applied to the
A/D・D/A変換制御回路1443がスイッチ群1502の各スイッチ1516〜1520の開閉制御を行うことによりコンパレータ1503のプラス端子に供給される電位を次第に増加させていくと、やがて、コンパレータ1503のプラス端子に供給される電位が、マイナス端子に供給される電位を上回る。
When the potential supplied to the plus terminal of the
コンパレータ1503は、このようにプラス端子に供給される電位がマイナス端子に供給される電位を上回ったタイミングで出力がLowレベルからHighレベルに反転し、A/D・D/A変換制御回路1443に対し電位増加停止信号を出力する。
The
電位増加停止信号を受けたA/D・D/A変換制御回路1443は、各スイッチ1516〜1520の開閉制御を終了する。
The A / D / D / A
この状態で、各スイッチ1516〜1520の開閉状態は、VCO1404のコントロール電位とほぼ同一の電位をボルテージホロワ1504のプラス端子に供給可能な状態となっている。
In this state, the open / closed state of each of the
従って、各スイッチ1516〜1520の開閉状態を維持したままで、A/D・D/A変換制御回路1443が出力スイッチ1505を閉じる制御を行うと、VCO1404のコントロール電位とほぼ同一の電位を、A/D・D/A変換ブロック1440からVCO1404の周波数制御端子1410に対して供給することができる。
Therefore, when the A / D / D / A
このようなA/D・D/A変換ブロック1440において、D/A変換回路1442は抵抗群1501及びスイッチ群1502からなり、A/D変換回路1441はコンパレータ1503、抵抗群1501及びスイッチ群1502からなる。
In such an A / D / D /
すなわち、A/D・D/A変換ブロック1440において、D/A変換動作は、スイッチ群1502の各スイッチの開閉制御を行うことにより抵抗群1501の各抵抗による抵抗分圧の電位を生成することによって行われ、A/D変換動作は、VCO1404のコントロール電位とD/A変換回路1442の出力とをコンパレータ1503で逐次比較することにより行われるようにしている。
That is, in the A / D / D /
次に、図9のPLL周波数シンセサイザ回路の動作について、図11を用いて説明する。 Next, the operation of the PLL frequency synthesizer circuit of FIG. 9 will be described with reference to FIG.
PLL周波数シンセサイザ回路に対する電源投入後の1回目の周波数引き込み動作(fvco_lock1にロックさせる動作)の前に行うVCOの自動周波数チューニングでは、第2の実施形態と同様に、VCOのコントロール電圧VcontをVref_LとVref_Hの2条件として、それぞれチューニング動作を行う(第1のチューニング動作と第2のチューニング動作との2回のチューニング動作を行う)。 In the automatic frequency tuning of the VCO that is performed before the first frequency pull-in operation (operation that locks to the fvco_lock1) after the power is turned on for the PLL frequency synthesizer circuit, the control voltage Vcont of the VCO is set to Vref_L as in the second embodiment. Tuning operations are performed as two conditions of Vref_H (two tuning operations of a first tuning operation and a second tuning operation are performed).
先ず、VCOのコントロール電圧VcontをVref_Lとして実施する自動周波数チューニング(第1のチューニング動作)では、周波数設定データが更新された時点で発生するEnable信号をトリガ信号としてVCO自動チューニング回路1407が制御を開始する。
First, in automatic frequency tuning (first tuning operation) in which the VCO control voltage Vcont is set to Vref_L, the VCO
すなわち、VCO自動チューニング回路1407は、基準電圧発生回路1409のスイッチ1430を開く一方でスイッチ1433を閉じる制御と、A/D・D/A変換回路1440のA/D・D/A変換制御回路1443に電源スイッチ1506とボルテージホロワ出力のスイッチ1505を開かせることによりA/D・D/A変換回路1440を停止状態とさせる制御と、可変分周制御回路1406の分周数を通常時のNからSに切り替える制御と、を行う。
That is, the VCO
すると、スイッチ1433が閉じたことによりLPF回路1403にはVref_L1431の電位が充電され、VCO1404の周波数制御端子1410に該電位Vref_L1431が供給され、VCO1404はVref_L1431に対応する周波数で発振する。
Then, when the
この状態で、VCO自動チューニング回路1407は、可変分周回路1405の出力信号SIG(fvco/S)を、基準周波数REFから生成する基準ゲートタイムで計数し、fvcoがロックさせたい周波数fvco_lock1(ロック周波数)に対して高いか低いかを判定し、この判定結果を用いてVCO1404の容量切り替え信号VCOSETの値を調整する動作を繰り返す。
In this state, the VCO
最終的に、fvcoがfvco_lock1に最も近くなるポイント1602(図11:第1の設定値)が探索され、このときのVCOSETの値“F”をVCO自動チューニング回路1407が記憶する。
Finally, a point 1602 (FIG. 11: first setting value) where fvco is closest to fvco_lock1 is searched, and the VCOSET value “F” at this time is stored in the VCO
次に、VCOのコントロール電圧VcontをVref_H1432として実施する自動周波数チューニング(第2のチューニング動作)では、VCO自動チューニング回路1407が、基準電圧発生回路のスイッチ1433を開き、スイッチ1434を閉じる制御を行う。
Next, in automatic frequency tuning (second tuning operation) in which the VCO control voltage Vcont is set to Vref_H1432, the VCO
この場合、LPF回路1403にはVref_H1432の電位が充電され、VCO1404の周波数制御端子1410には電位Vref_H1432が供給され、VCO1404はVref_H1432に対応する周波数で発振する。
In this case, the
この状態にてVCO自動チューニング回路1407は、可変分周回路1405の出力信号SIG(fvco/S)を、基準周波数REFから生成する基準ゲートタイムで計数し、fvcoをロックさせたい周波数fvco_lock1に対して高いか低いかを判定し、この判定結果を用いてVCO1404の容量切り替え信号VCOSETの値を調整する動作を繰り返す。
In this state, the VCO
最終的に、fvcoがfvco_lock1に最も近くなるポイント1603(図11:第2の設定値)が探索され、このときのVCOSETの値“G”をVCO自動チューニング回路1407が記憶し、自動周波数チューニングを終了する。
Finally, a point 1603 (figure 11: second set value) where fvco is closest to fvco_lock1 is searched, and the VCOSET value “G” at this time is stored in the VCO
なお、第2のチューニングを開始する際、第1のチューニングにて求めたVCOSETの値“F”の値を初期値として探索を開始すると、第2の探索工程の時間短縮が図れるため、より好ましい。 When starting the second tuning, it is more preferable to start the search by using the value “F” of VCOSET obtained in the first tuning as an initial value because the time of the second search process can be shortened. .
その後、VCO自動チューニング回路1407は、VCO1404の容量切り替え信号VCOSETの値を、VcontをVref_L1431の電圧とした場合の自動周波数チューニングで求めた“F”と、VcontをVref_H1432の電圧とした場合の自動周波数チューニングで求めた“G”の中間の値“H”に固定し、可変分周回路1405の分周数をS分周からN分周に戻す。
Thereafter, the VCO
また、VCO自動チューニング回路1407は、基準電圧発生回路1409のスイッチ1434を開き、スイッチ1430を閉じ、PLLループを定常動作の状態に戻す。
Also, the VCO
この結果、PLL周波数シンセサイザ回路は基準周波数のN倍の周波数にロックする動作を行い、ある時間後には図11に示すポイント1604に周波数が収束(ロック)する。
As a result, the PLL frequency synthesizer circuit performs an operation of locking to a frequency N times the reference frequency, and after a certain time, the frequency converges (locks) at a
PLL周波数シンセサイザ回路において周波数がロックした後、A/D・D/A変換制御回路1443は、VCO1404の発振出力を供給する回路が休止するような適当なタイミングでA/D変換回路1441を動作させ、A/D変換回路1441はVCO1404のコントロール電圧をデジタル的に検出し、この電圧をA/D・D/A変換制御回路1443はデジタル値で保持する。
After the frequency is locked in the PLL frequency synthesizer circuit, the A / D / D / A
すなわち、A/D・D/A変換制御回路1443の制御下で、電源スイッチ1506を閉じた状態で、スイッチ群1502の各スイッチ1516〜1520のうち閉じた状態とする何れか1つのスイッチを順次切り替えることにより、コンパレータ1503のプラス端子に供給される電位を次第に増加させ、コンパレータ1503のプラス端子に供給される電位がマイナス端子に供給される電位を上回ったタイミングで、各スイッチ1516〜1520の開閉制御を終了し、この時点での各スイッチ1516〜1520の開閉をA/D・D/A変換制御回路1443がデジタル値で記憶保持する。
In other words, under the control of the A / D / D / A
つまり、PLL周波数シンセサイザ回路に対する電源投入後の1回目の周波数引き込み動作によりロック周波数に調整された定常状態において可変容量素子1416、1417に印加される電位の値(とほぼ同一の値)が、A/D・D/A変換制御回路(保持部)1443により保持される。
That is, the value of the potential (substantially the same value) applied to the
換言すれば、PLL周波数シンセサイザ回路に対する電源投入後の1回目の周波数引き込み動作によりロック周波数に調整されたロック状態においてA/D変換回路1441から出力されるデジタル値が、A/D・D/A変換制御回路(保持部)1443により保持される。
In other words, the digital value output from the A /
PLL周波数シンセサイザ回路に対する電源投入後に該PLL周波数シンセサイザをfvco_lock2にロックさせる2回目以降の周波数引き込みの前には、VCO1404の自動周波数チューニングを次の手順で実施する。 After the power supply to the PLL frequency synthesizer circuit is turned on, automatic frequency tuning of the VCO 1404 is performed according to the following procedure before the second and subsequent frequency pulls in which the PLL frequency synthesizer is locked to fvco_lock2.
先ず、周波数設定データが更新された時点で発生するEnable信号をトリガ信号としてVCO自動チューニング回路1407が制御を開始する。
First, the VCO
すなわち、VCO自動チューニング回路1407は、基準電圧発生回路1409のスイッチ1430を開き、スイッチ1433と1434は開いた状態とする制御と、可変分周回路1405の分周数を通常時のNからSに切り替える制御と、を行う。
In other words, the VCO
この状態にて、VCO自動チューニング回路1407は、A/D・D/A変換回路1440のA/D・D/A変換制御回路1443に電源スイッチ1506を閉じさせることによりA/D・D/A変換回路1440を起動させる制御と、A/D・D/A変換制御回路1443にて保持しているデジタル値に基づいてスイッチ群1502のスイッチ1515〜1520の開閉制御を行わせることにより、該デジタル値に相当する電圧Vlockを発生させる制御と、出力スイッチ1505を閉じさせることにより該電圧Vlockをボルテージホロワ1504を介してVCO1404の周波数制御端子1410に対して(VCO1404のコントロール電圧として)供給させる制御と、を行う。
In this state, the VCO
電圧Vlockの値は、fvco_stepの分解能が高く設計されていれば、VCO1404の周波数がVCOコントロール電圧によって調整可能な範囲Vcont_w1601の中央付近にあることは、第2及び第3の実施形態のVCO自動周波数チューニングの説明から自明であろう。 If the value of the voltage Vlock is designed so that the resolution of fvco_step is high, the frequency of the VCO 1404 is in the vicinity of the center of the range Vcont_w1601 that can be adjusted by the VCO control voltage. The VCO automatic frequency of the second and third embodiments It will be obvious from the tuning explanation.
この状態で、VCO自動チューニング回路1407は、可変分周回路1405の出力信号SIG(fvco/S)を、基準周波数REFから生成する基準ゲートタイムで計数し、fvcoがロックさせたい周波数fvco_lock2に対して高いか低いかを判定し、この判定結果を用いてVCO1404の容量切り替え信号VCOSETの値を調整する動作を繰り返す。
In this state, the VCO
最終的に、fvcoがfvco_lock2に最も近くなるポイント1605が探索され、このときのVCOSETの値“I”をVCO自動チューニング回路1407は記憶する。
Finally, a
その後、VCO自動チューニング回路1407は、VCO1404の容量切り替え信号VCOSETの値を“I”に固定し、可変分周回路の分周数をS分周からN分周に戻す。また、VCO自動チューニング回路1407はスイッチ1430を閉じる一方で、A/D・D/A変換制御回路1443に電源スイッチ1506と出力スイッチ1505を開かせる制御を行い、PLLループを定常動作の状態に戻す。
Thereafter, the VCO
すると、PLL周波数シンセサイザ回路は基準周波数のN倍の周波数にロックする動作を行い、その後、図16に示すポイント1606に周波数が収束(ロック)する。
Then, the PLL frequency synthesizer circuit performs an operation of locking to a frequency N times the reference frequency, and then the frequency converges (locks) at a
本実施形態では、PLL周波数シンセサイザ回路に対する電源投入後の1回目の周波数引き込みの前に実施する1回目のVCO自動周波数チューニング(第1のチューニング動作)をVref_L1431の電位にて行い、2回目のVCO自動周波数チューニング(第2のチューニング動作)をVref_H1432にて行う例を示したが、1回目をVref_H1432で行い、2回目をVref_L1431で行っても、同様の効果が得られる。 In the present embodiment, the first VCO automatic frequency tuning (first tuning operation) that is performed before the first frequency pull-in after the power is turned on for the PLL frequency synthesizer circuit is performed at the potential of Vref_L1431. Although an example in which automatic frequency tuning (second tuning operation) is performed using Vref_H1432, the same effect can be obtained by performing the first time using Vref_H1432 and the second time using Vref_L1431.
また、本実施形態のPLL周波数シンセサイザ回路が休止状態(パワーセーブ状態)に移る場合には、A/D変換回路1441にて検出したVCOコントロール電圧のデジタル値をA/D・D/A変換制御回路1443が保持して休止状態となる。
Further, when the PLL frequency synthesizer circuit of the present embodiment shifts to a sleep state (power save state), the digital value of the VCO control voltage detected by the A /
その後、PLL周波数シンセサイザ回路が休止状態から通常動作に復帰する場合には、保持していたデジタル値を使用してD/A変換回路1442にてVCO1404のコントロール電圧を発生させ、前記の2回目以降の周波数引き込みの前のVCOの自動周波数チューニングと同じ手順の動作を行うことにより、すなわち、A/D・D/A変換制御回路1443にてデジタル的に保持していた電圧VlockをD/A変換回路1442にてアナログ電圧に変換し、これをVCO1404の周波数制御端子1410に対してVCO1404のコントロール電圧として供給しながら自動周波数チューニングを行うことにより、ロックアップタイムが短縮できる。
Thereafter, when the PLL frequency synthesizer circuit returns to the normal operation from the hibernation state, the control voltage of the VCO 1404 is generated by the D /
また、本実施形態のPLL周波数シンセサイザ回路は、A/D変換回路1441にてVCOコントロール電圧を保持した後、動作環境(温度、電源電圧など)が変化した場合や、A/D変換回路1441にてVCOコントロール電圧を保持した時刻から所定時間が経過した場合には、前記した電源投入後の1回目のVCOの自動周波数チューニングと同様に、VCO1404のコントロール電圧VcontをVref_L1431及びVref_H1432の2条件としてそれぞれチューニング動作を実施し、更に、VCO1404の容量切り替え信号VCOSETの値を、VcontをVref_L1431の電圧として求めた“F”と、VcontをVref_H1432として求めた“G”との中間の値“H”に固定してロック動作(周波数引き込み動作)を行い、ロックした際のVCOコントロール電圧をA/D変換回路1441にてデジタル値に変換し、この値をA/D・D/A変換制御回路1443にて保持する動作を実施する。
In addition, the PLL frequency synthesizer circuit of this embodiment has a case where the operating environment (temperature, power supply voltage, etc.) changes after holding the VCO control voltage in the A /
すなわち、本実施形態のPLL周波数シンセサイザ回路は、PLL周波数シンセサイザ回路の動作環境の変化を検出する動作環境変化検出手段(例えば、温度センサ、電圧測定回路など:図示略)と、A/D・D/A変換制御回路1443がVCOコントロール電圧と対応するデジタル値を最後に保持してからの経過時間を計時する計時手段(タイマ:図示略)とを備えている。
That is, the PLL frequency synthesizer circuit of this embodiment includes an operating environment change detecting means (for example, a temperature sensor, a voltage measuring circuit, etc .: not shown) that detects a change in the operating environment of the PLL frequency synthesizer circuit, and an A / D / D. The / A
そして、この計時手段により所定時間が計時された場合や動作環境変化検出手段により動作環境の変化が検出された場合には、VCO自動チューニング回路1407は、前記第1、前記第2及び前記第3のチューニング動作(VCO1404のコントロール電圧VcontをVref_L1431及びVref_H1432の2条件としてそれぞれチューニング動作を実施し、更に、VCO1404の容量切り替え信号VCOSETの値を、VcontをVref_L1431の電圧として求めた“F”と、VcontをVref_H1432として求めた“G”との中間の値“H”に固定する動作)を行い、その後、PLL周波数シンセサイザ回路が通常動作に移行してロックした際のVCOコントロール電圧をA/D変換回路1441にてデジタル値に変換し、このデジタル値をA/D・D/A変換制御回路1443にて保持する動作(保持値更新動作)を実施する。
When a predetermined time is measured by the time measuring means or when a change in the operating environment is detected by the operating environment change detecting means, the VCO
これにより、時間経過により何らかの動作条件が変化したり、或いは、動作環境変化検出手段により検出されるような動作環境の変化が生じた場合にも、必ず、VCO1404の発振周波数をPLL周波数シンセサイザ回路をロックさせたい周波数に調整することができる。 As a result, even when some operating condition changes over time or when the operating environment changes as detected by the operating environment change detecting means, the oscillation frequency of the VCO 1404 is always set to the PLL frequency synthesizer circuit. You can adjust the frequency you want to lock.
以上のような第4の実施形態によれば、電源投入後にPLL周波数シンセサイザ回路をロックさせる2回目以降の動作においてはVCO1404の自動周波数チューニングが1回で済むため、VCO1404の自動周波数チューニング期間とPLLの周波数引き込み期間を合計したロックアップタイムが、第2及び第3の実施形態よりも、VCOの自動周波数チューニング1回分の期間だけ短縮される。このため、第4の実施形態は、PLL周波数の高速な切り替え動作が要求される場合に適する。なお、電源投入後の1回目のロックアップタイムは第2及び第3の実施形態と同じ期間が必要であるが、電源投入後の1回目のロックアップタイムが長い欠点は無線通信システム上の工夫で回避できる。 According to the fourth embodiment as described above, since the automatic frequency tuning of the VCO 1404 is required only once in the second and subsequent operations for locking the PLL frequency synthesizer circuit after the power is turned on, the automatic frequency tuning period of the VCO 1404 and the PLL The lock-up time obtained by adding up the frequency pull-in periods is shortened by a period corresponding to one automatic frequency tuning of the VCO, as compared with the second and third embodiments. For this reason, the fourth embodiment is suitable when a high-speed switching operation of the PLL frequency is required. Note that the first lock-up time after power-on requires the same period as in the second and third embodiments, but the disadvantage of the first lock-up time after power-on is long on the radio communication system. Can be avoided.
〔第5の実施形態〕
第5の実施形態では、上記の第4の実施形態に上記の第3の実施形態を適用した例を説明する。
[Fifth Embodiment]
In the fifth embodiment, an example in which the third embodiment is applied to the fourth embodiment will be described.
図12は第5の実施形態に係るPLL周波数シンセサイザ回路を示す回路図である。 FIG. 12 is a circuit diagram showing a PLL frequency synthesizer circuit according to the fifth embodiment.
図12に示す第5の実施形態に係るPLL周波数シンセサイザ回路は、位相周波数比較回路1701、LPF回路1703、VCO1704、可変分周回路1705、分周数制御回路1706、VCO自動チューニング回路1707及び基準電圧発生回路1708からなる負帰還フィードバックループで構成され、半導体集積回路(図示略)上に集積されている。また、図12に示す第5の実施形態に係るPLL周波数シンセサイザ回路は、第4の実施形態にかかるPLL周波数シンセサイザ回路と同様に、A/D・D/A変換ブロック1740を備えている。
A PLL frequency synthesizer circuit according to the fifth embodiment shown in FIG. 12 includes a phase
このうち基準電圧発生回路1708以外の回路については、上記の第4の実施形態に係るPLL周波数シンセサイザ回路(図9)におけるのと同様に構成されている。
Among these, circuits other than the reference
すなわち、位相周波数比較回路1701は図9の位相周波数比較回路1401と同様であり、LPF回路1703は図9のLPF回路1403と同様であり、VCO1704はVCO1404と同様であり、可変分周回路1705は図9の可変分周回路1405と同様であり、分周数制御回路1706は図9の分周数制御回路1406と同様であり、VCO自動チューニング回路1707は図9のVCO自動チューニング回路1407と同様である。
That is, the phase
LPF回路1703は、容量1735、1736及び抵抗1737を備えているが、これら容量1735、1736及び抵抗1737は、それぞれLPF回路1403における容量1435、1436及び抵抗1437と同様である。
The
また、VCO1704は、可変容量素子1716、1717、インダクタ1715、PMOSトランジスタ1711、1713、NMOSトランジスタ1712、1714、容量1718、1719、1720、1721、1722、1723、スイッチ1724、1725、1726、1727、1728、1729を備えているが、これら可変容量素子1716、1717、インダクタ1715、PMOSトランジスタ1711、1713、NMOSトランジスタ1712、1714、容量1718〜1723、スイッチ1724〜1729は、それぞれVCO1404における可変容量素子1416、1417、インダクタ1415、PMOSトランジスタ1411、1413、NMOSトランジスタ1412、1414、容量1418〜1423、スイッチ1424〜1429と同様である。
The VCO 1704 includes
すなわち、VCO1704は、負性抵抗回路にPMOSトランジスタとNMOSトランジスタの組み合わせによるインバータ回路を利用したLC型の発振回路であり、インバータ回路に相当するのは、PMOSトランジスタ1711とNMOSトランジスタ1712の組み合わせと、PMOSトランジスタ1713とNMOSトランジスタ1714の組み合わせである。また、VCO1704において、発振周波数を可変するためのLC共振回路は、インダクタ1715と、可変容量素子1716及び1717と、容量値が重み付けされた容量1718〜1723及びスイッチ1724〜1729で構成されるn個(例えば6個)の容量アレイと、からなる。
That is, the VCO 1704 is an LC oscillation circuit that uses an inverter circuit formed by a combination of a PMOS transistor and an NMOS transistor in a negative resistance circuit. The inverter circuit corresponds to a combination of a
また、A/D・D/A変換ブロック1740は、A/D変換回路1741、D/A変換回路1742、A/D・D/A変換制御回路1743を備えているが、これらA/D変換回路1741、D/A変換回路1742、A/D・D/A変換制御回路1743は、図9のA/D・D/A変換ブロック1440におけるA/D変換回路1441、D/A変換回路1442、A/D・D/A変換制御回路1443と同様である。
The A / D / D /
また、本実施形態の場合、基準電圧発生回路1708は、図7に示す第3の実施形態における基準電圧発生回路208と同様に構成されている。
In the case of this embodiment, the reference
すなわち、基準電圧発生回路1708は、スイッチ1730と、スイッチ1731と、スイッチ1732と、を備えて構成されており、このうちスイッチ1730は、VCO自動チューニング回路1707の制御下で、位相周波数比較回路1701の出力とLPF回路1703(及びその先のVCO1704)とを相互に接続する状態と、相互に切り離す状態とに変換されるようになっている。また、スイッチ1731は、低電位Vref_LとしてのGND電位とLPF回路1703(及びその先のVCO1704)とを相互に接続する状態と、相互に切り離す状態とに変換され、同様に、スイッチ1732は、高電位Vref_HとしてのVDD電位(電源電位)とLPF回路1703(及びその先のVCO1704)とを相互に接続する状態と、相互に切り離す状態とに変換されるようになっている。
That is, the reference
本実施形態の場合、自動周波数チューニングの手順は、上記の第4の実施形態における低電位Vref_LがGND電位に、高電位Vref_HがVDD電位にそれぞれ置き換わっただけであり、その他の点については第4の実施形態の場合と同様であるため、説明を省略する。 In the case of this embodiment, the procedure of automatic frequency tuning is that the low potential Vref_L and the high potential Vref_H in the fourth embodiment are replaced with the GND potential and the VDD potential, respectively. Since this is the same as the case of the embodiment, the description is omitted.
以上のような第5の実施形態によれば、基準電圧発生回路1708が、スイッチ1730,1731,1732のみの簡単な構成で実現できるため、設計が容易になる。
According to the fifth embodiment as described above, the reference
また、アナログ的な電位を発生させる基準電圧源回路が不要となるため、半導体集積回路上で基準電圧発生回路1708が占める面積が小さくなり、安価に製造できる利点がある。
In addition, since a reference voltage source circuit for generating an analog potential is not necessary, the area occupied by the reference
618,619,620,621,622,623 容量
615 インダクタ
616,617 可変容量素子
604 電圧制御発振回路
607 VCO自動チューニング回路(チューニング手段)
608 基準電圧発生回路(基準電位印加手段)
118,119,120,121,122,123 容量
115 インダクタ
116,117 可変容量素子
104 電圧制御発振回路
107 VCO自動チューニング回路(チューニング手段)
108 基準電圧発生回路(基準電位印加手段)
218,219,220,221,222,223 容量
215 インダクタ
216,217 可変容量素子
204 電圧制御発振回路
207 VCO自動チューニング回路(チューニング手段)
208 基準電圧発生回路(基準電位印加手段)
1418,1419,1420,1421,1422,1423 容量
1415 インダクタ
1416,1417 可変容量素子
1404 電圧制御発振回路
1407 VCO自動チューニング回路(チューニング手段)
1408 基準電圧発生回路(基準電位印加手段)
1440 A/D・D/A変換ブロック
1441 A/D変換回路(A/D変換器)
1442 D/A変換回路(D/A変換器)
1443 A/D・D/A変換制御回路(保持部)
1718,1719,1720,1721,1722,1723 容量
1715 インダクタ
1716,1717 可変容量素子
1704 電圧制御発振回路
1707 VCO自動チューニング回路(チューニング手段)
1708 基準電圧発生回路(基準電位印加手段)
1740 A/D・D/A変換ブロック
1741 A/D変換回路(A/D変換器)
1742 D/A変換回路(D/A変換器)
1743 A/D・D/A変換制御回路(保持部)
618, 619, 620, 621, 622, 623
608 Reference voltage generation circuit (reference potential application means)
118, 119, 120, 121, 122, 123
108 Reference voltage generation circuit (reference potential application means)
218, 219, 220, 221, 222, 223
208 Reference voltage generation circuit (reference potential application means)
1418, 1419, 1420, 1421, 1422, 1423
1408 Reference voltage generating circuit (reference potential applying means)
1440 A / D / D / A Conversion Block 1441 A / D Conversion Circuit (A / D Converter)
1442 D / A converter circuit (D / A converter)
1443 A / D / D / A conversion control circuit (holding unit)
1718, 1719, 1720, 1721, 1722, 1723
1708 Reference voltage generating circuit (reference potential applying means)
1740 A / D / D / A conversion block 1741 A / D conversion circuit (A / D converter)
1742 D / A converter circuit (D / A converter)
1743 A / D / D / A conversion control circuit (holding unit)
Claims (23)
容量と、インダクタと、可変容量素子とによるLC共振回路の共振周波数を利用して発振する電圧制御発振回路を含んで構成され、前記電圧制御発振回路から出力される発振信号をループさせて該信号の周波数を所望のロック周波数に調整する周波数引き込み動作が可能な負帰還フィードバックループ回路と、
前記周波数引き込み動作の前に、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数を前記ロック周波数に近くなるようにチューニングするチューニング手段と、
前記チューニング手段によるチューニング動作の際に前記電圧制御発振回路の前記可変容量素子に基準電位を印加可能な基準電位印加手段と、
を備え、
前記基準電位印加手段は、前記チューニング動作の際に前記電圧制御発振回路の前記可変容量素子に対して2種類の電位のうちの何れか一方を選択的に印加可能に構成され、
前記チューニング手段は、前記周波数引き込み動作の前に、
前記2種類の電位のうちの一方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量の容量値の第1の設定値を探索する第1のチューニング動作と、
前記2種類の電位のうちの他方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第2の設定値を探索する第2のチューニング動作と、
前記容量値を前記第1及び第2の設定値の中間付近の第3の設定値に設定する第3のチューニング動作と、
からなる一連のチューニング動作を実行可能であるように構成されていることを特徴とするPLL周波数シンセサイザ回路。 In a PLL frequency synthesizer circuit integrated on a semiconductor integrated circuit,
A voltage-controlled oscillation circuit that oscillates using the resonance frequency of the LC resonance circuit including a capacitor, an inductor, and a variable-capacitance element; loops an oscillation signal output from the voltage-controlled oscillation circuit; A negative feedback feedback loop circuit capable of frequency pull-in operation to adjust the frequency of
Tuning means for tuning the oscillation frequency to be close to the lock frequency by adjusting a capacitance value of the capacitor of the voltage controlled oscillation circuit before the frequency pulling operation;
A reference potential applying means capable of applying a reference potential to the variable capacitance element of the voltage controlled oscillation circuit during a tuning operation by the tuning means;
With
The reference potential applying means is configured to selectively apply any one of two kinds of potentials to the variable capacitance element of the voltage controlled oscillation circuit during the tuning operation.
The tuning means, before the frequency pulling operation,
By adjusting the capacitance value of the capacitor of the voltage controlled oscillation circuit while applying one of the two types of potentials to the variable capacitance element of the voltage controlled oscillation circuit, the oscillation frequency is adjusted to the lock frequency. A first tuning operation for searching for a first set value of the capacitance value of the capacitor that is closest to the frequency;
By adjusting the capacitance value of the capacitance of the voltage controlled oscillation circuit while applying the other potential of the two types of potentials to the variable capacitance element of the voltage controlled oscillation circuit, the oscillation frequency is adjusted to the lock. A second tuning operation for searching for a second set value of the capacitance value that is closest to the frequency;
A third tuning operation for setting the capacitance value to a third set value near the middle of the first and second set values;
A PLL frequency synthesizer circuit configured to be capable of executing a series of tuning operations.
前記チューニング手段は、前記複数の容量の任意の組み合わせを選定することにより、前記容量値を調節するように構成されていることを特徴とする請求項1乃至8のいずれか一項に記載のPLL周波数シンセサイザ回路。 The capacitor of the voltage controlled oscillation circuit is configured to include a plurality of capacitors,
The PLL according to any one of claims 1 to 8, wherein the tuning unit is configured to adjust the capacitance value by selecting an arbitrary combination of the plurality of capacitances. Frequency synthesizer circuit.
前記チューニング手段は、
前記第1のチューニング動作においては、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記第1の設定値を探索する一方で、
前記第2のチューニング動作においては、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記第2の設定値を探索することを特徴とする請求項1乃至8のいずれか1項に記載のPLL周波数シンセサイザ回路。 The capacitor of the voltage controlled oscillation circuit is configured to include a plurality of capacitors,
The tuning means includes
In the first tuning operation, while searching for the first set value by adjusting the capacitance value by selecting an arbitrary combination of the plurality of capacitances,
Wherein in the second tuning operation, by adjusting the capacitance value by selecting any combination of said plurality of capacitor, according to claim 1 to 8, characterized in that searching said second set value The PLL frequency synthesizer circuit according to any one of the above.
前記チューニング手段は、前記保持部により保持された値の電位を前記可変容量素子に供給しながらチューニング動作を行うことが可能であるように構成されていることを特徴とする請求項1乃至10のいずれか1項に記載のPLL周波数シンセサイザ回路。 A holding unit that holds a value of a potential applied to the variable capacitance element in a locked state adjusted to the lock frequency by the frequency pulling operation;
11. The tuning unit according to claim 1, wherein the tuning unit is configured to perform a tuning operation while supplying a potential of a value held by the holding unit to the variable capacitance element. A PLL frequency synthesizer circuit according to any one of the preceding claims.
前記保持部により保持したデジタル値に相当するアナログ電位を発生させ、該発生させたアナログ電位を前記可変容量素子に供給可能なD/A変換器と、
を備え、
前記保持部は、前記A/D変換器から出力されるデジタル値を保持することにより、前記ロック状態において前記可変容量素子に印加される電位の値を保持し、
前記チューニング手段は、前記D/A変換器に対し、前記保持部により保持したデジタル値に相当するアナログ電位を発生させ、該発生させたアナログ電位を前記可変容量素子に供給させることにより、前記保持部により保持された値の電位を前記可変容量素子に供給することを特徴とする請求項11に記載のPLL周波数シンセサイザ回路。 An A / D converter that converts a potential applied to the variable capacitance element into a digital value;
A D / A converter capable of generating an analog potential corresponding to the digital value held by the holding unit and supplying the generated analog potential to the variable capacitance element;
With
The holding unit holds the digital value output from the A / D converter, thereby holding the value of the potential applied to the variable capacitance element in the locked state,
The tuning unit causes the D / A converter to generate an analog potential corresponding to the digital value held by the holding unit, and to supply the generated analog potential to the variable capacitance element. The PLL frequency synthesizer circuit according to claim 11 , wherein a potential having a value held by a unit is supplied to the variable capacitance element.
前記チューニング手段は、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うチューニング動作では、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第4の設定値を探索するように構成されていることを特徴とする請求項11又は12に記載のPLL周波数シンセサイザ回路。 The voltage controlled oscillation circuit is configured to include a plurality of capacitors,
The tuning means adjusts the capacitance value by selecting an arbitrary combination of the plurality of capacitors in a tuning operation performed while supplying the potential of the value held by the holding unit to the variable capacitance element. 13. The PLL frequency synthesizer circuit according to claim 11, wherein the PLL frequency synthesizer circuit is configured to search for a fourth set value of the capacitance value such that the oscillation frequency is closest to the lock frequency.
当該PLL周波数シンセサイザ回路への電源投入後の1回目の周波数引き込み動作の前に行うチューニング動作では、前記第1、前記第2及び前記第3のチューニング動作を行い、
前記保持部は、前記第3のチューニング動作の後で行われる周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持し、
前記チューニング手段は、
当該PLL周波数シンセサイザ回路への電源投入後の2回目以降の周波数引き込み動作の前に行うチューニング動作を、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うことが可能であるように構成されていることを特徴とする請求項11乃至13のいずれか一項に記載のPLL周波数シンセサイザ回路。 The tuning means includes
In the tuning operation performed before the first frequency pull-in operation after powering on the PLL frequency synthesizer circuit, the first, second and third tuning operations are performed,
The holding unit holds a value of a potential applied to the variable capacitance element in a locked state adjusted to the lock frequency by a frequency pulling operation performed after the third tuning operation;
The tuning means includes
It is possible to perform a tuning operation performed before the frequency pull-in operation for the second and subsequent times after turning on the power to the PLL frequency synthesizer circuit while supplying the potential of the value held by the holding unit to the variable capacitance element. The PLL frequency synthesizer circuit according to any one of claims 11 to 13, wherein the PLL frequency synthesizer circuit is configured as described above.
前記保持部は、前記動作環境変化検出手段により前記動作環境の変化が検出された場合には、前記ロック状態において前記可変容量素子に印加される電圧の値を新たに保持する保持値更新動作を行うように構成されていることを特徴とする請求項11乃至16のいずれか一項に記載のPLL周波数シンセサイザ回路。 An operating environment change detecting means for detecting a change in operating environment of the PLL frequency synthesizer circuit;
The holding unit performs a holding value update operation for newly holding a value of a voltage applied to the variable capacitance element in the locked state when a change in the operating environment is detected by the operating environment change detecting unit. The PLL frequency synthesizer circuit according to claim 11, wherein the PLL frequency synthesizer circuit is configured to perform the PLL frequency synthesizer circuit.
前記チューニング手段は、前記第1、前記第2及び前記第3のチューニング動作を行い、
前記保持部は、前記容量値が前記第3の設定値に設定された状態での周波数引き込み動作により前記ロック周波数に調整されたロック状態において、前記保持値更新動作を行うことを特徴とする請求項17に記載のPLL周波数シンセサイザ回路。 When a change in the operating environment is detected by the operating environment change detecting means,
The tuning means performs the first, second and third tuning operations,
The said holding | maintenance part performs the said holding value update operation in the locked state adjusted to the said lock frequency by the frequency drawing operation in the state in which the said capacitance value was set to the said 3rd setting value. Item 18. The PLL frequency synthesizer circuit according to Item 17.
前記保持部は、前記計時手段により所定時間が計時された場合には、前記ロック状態において前記可変容量素子に印加される電圧の値を新たに保持する保持値更新動作を行うように構成されていることを特徴とする請求項11乃至18のいずれか一項に記載のPLL周波数シンセサイザ回路。 A timing means for measuring an elapsed time since the holding unit last performed the holding operation of the voltage value applied to the variable capacitance element;
The holding unit is configured to perform a holding value update operation for newly holding a value of a voltage applied to the variable capacitance element in the locked state when a predetermined time is counted by the timing unit. The PLL frequency synthesizer circuit according to claim 11, wherein the PLL frequency synthesizer circuit is provided.
前記チューニング手段は、前記第1、前記第2及び前記第3のチューニング動作を行い、
前記保持部は、前記容量値が前記第3の設定値に設定された状態での周波数引き込み動作により前記ロック周波数に調整されたロック状態において、前記保持値更新動作を行うことを特徴とする請求項19に記載のPLL周波数シンセサイザ回路。 When a predetermined time is measured by the time measuring means,
The tuning means performs the first, second and third tuning operations,
The said holding | maintenance part performs the said holding value update operation in the locked state adjusted to the said lock frequency by the frequency drawing operation in the state in which the said capacitance value was set to the said 3rd setting value. Item 20. A PLL frequency synthesizer circuit according to Item 19.
前記周波数引き込み動作の前に、
2種類の電位のうちの一方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第1の設定値を探索する第1のチューニング工程と、
前記2種類の電位のうちの他方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第2の設定値を探索する第2のチューニング工程と、
前記共振周波数の生成に用いられる前記容量値を、前記第1及び第2の設定値の中間付近の第3の設定値に設定する第3のチューニング工程と、
を行うことを特徴とするPLL周波数シンセサイザ回路の周波数チューニング方法。 A voltage-controlled oscillation circuit that oscillates using the resonance frequency of the LC resonance circuit including a capacitor, an inductor, and a variable-capacitance element; loops an oscillation signal output from the voltage-controlled oscillation circuit; In a method for tuning the oscillation frequency of a PLL frequency synthesizer circuit including a negative feedback feedback loop circuit capable of performing a frequency pull-in operation to adjust the frequency of
Before the frequency pulling operation,
The oscillation frequency is adjusted to the lock frequency by adjusting the capacitance value of the capacitor of the voltage controlled oscillation circuit while applying one of the two types of potentials to the variable capacitance element of the voltage controlled oscillation circuit. A first tuning step for searching for a first set value of the capacitance value that is closest to
By adjusting the capacitance value of the capacitance of the voltage controlled oscillation circuit while applying the other potential of the two types of potentials to the variable capacitance element of the voltage controlled oscillation circuit, the oscillation frequency is adjusted to the lock. A second tuning step for searching for a second set value of the capacitance value that is closest to the frequency;
A third tuning step for setting the capacitance value used for generation of the resonance frequency to a third set value in the vicinity of the middle between the first and second set values;
And a frequency tuning method for a PLL frequency synthesizer circuit.
前記保持工程後の周波数引き込み動作の前には、前記第1、前記第2及び前記第3のチューニング工程に代えて、前記保持工程により保持された値の電位を前記可変容量素子に供給しながらチューニング動作を行う第4のチューニング工程を実行することを特徴とする請求項21又は22に記載のPLL周波数シンセサイザ回路の周波数チューニング方法。 A holding step of holding a value of a potential applied to the variable capacitance element in a locked state adjusted to the lock frequency by the frequency pulling operation;
Before the frequency pulling operation after the holding step, the potential of the value held in the holding step is supplied to the variable capacitance element instead of the first, second, and third tuning steps. The frequency tuning method for a PLL frequency synthesizer circuit according to claim 21 or 22, wherein a fourth tuning step for performing a tuning operation is executed.
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