JP4461850B2

JP4461850B2 - 携帯情報端末機及びその通信方法

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Publication number: JP4461850B2
Application number: JP2004071299A
Authority: JP
Inventors: 英昭浅田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2004-03-12
Filing date: 2004-03-12
Publication date: 2010-05-12
Anticipated expiration: 2024-03-12
Also published as: EP1575178A2; JP2005260717A; US20060123260A1; CN1668130A; EP1575178A3; CN1322785C

Description

本発明は、省電力型の携帯情報端末機及びその通信方法に関する。

特許文献１、２、３、４、５には、携帯電話機の消費電力を低減させるための技術が開示されている。これらの技術では、消費電力の低減を実現させるための手段として、携帯電話機の待ち受け中などにＣＰＵに対するクロック信号の供給を停止して、クロック発生制御回路の消費電力分を削減する方法をとっている。このような従来技術では、携帯電話機の消費電力を低減させるのには限界があった。
特開２０００−０３６７７０号公報特開２０００−２４４３５１号公報特開２００２−２０２８３０号公報特開２００２−３６８６７６号公報特開２００３−１１０４８４号公報

ところで、携帯電話機に搭載されるＣＰＵは、通話中などの処理が多い時に動作可能なように設計されている。一方、携帯電話機が待ち受け中などの場合には、このＣＰＵは着信を確認したりするために動作するため、必要な処理が通話中に比べ多くはない。従来は、携帯電話機の待ち受け中にも、ＣＰＵが通話中などの処理に合わせた動作を行っていたので、ＣＰＵの動作電力は多くなり、無駄に電力を消費していた。

本発明は、上記のような問題点に鑑み、携帯電話機の待ち受け中など、携帯電話機が行う処理が通話中に比べ少ないときには、ＣＰＵに供給するクロック信号の周波数を通話中に比べて低周波とし、更に、外部メモリへのアクセスクロック信号の周波数は通話中と同等に維持することによって、ＣＰＵの消費電力を低減可能とした携帯情報端末機及びその通信方法を提供することを目的とする。

請求項１記載の発明は、ＣＰＵクロック制御手段と、メモリアクセスクロック制御手段と、を有するＣＰＵ動作クロック制御回路を備えた携帯情報端末機であって、ＣＰＵ動作クロック制御回路は、ＣＰＵクロック制御手段により設定されるＣＰＵ動作クロック信号と、メモリアクセスクロック制御手段により設定されるメモリアクセスクロック信号とを、ある一定の関係に制限し、更に、携帯情報端末機が圏内及び圏外待ち受け時となった場合、又は、携帯情報端末機が通話中であって必要とされる処理が少ない場合において、ＣＰＵクロック制御手段は、携帯情報端末機が通話中である場合に設定されていたＣＰＵ動作クロック信号を低速のＣＰＵ動作クロック信号に設定変更し、メモリアクセスクロック制御手段は、ＣＰＵクロック制御手段により、低速のＣＰＵ動作クロック信号が設定変更されると同時に、メモリアクセスクロック信号を、携帯情報端末機が通話中に設定されているメモリアクセスクロック信号と同じ設定に維持することを特徴とする。

請求項２記載の発明は、メモリアクセスクロック信号が、携帯情報端末機に備えられた、外部メモリのアクセススピードとＣＰＵの動作スピードとを調整するために、メモリコントローラに供給される信号である請求項１記載の携帯情報端末機としたことを特徴とする。

請求項３記載の発明は、ＣＰＵクロック制御工程と、メモリアクセスクロック制御工程と、を有するＣＰＵ動作クロック制御回路を備えた携帯情報端末機の通信方法であって、
ＣＰＵ動作クロック制御回路は、ＣＰＵクロック制御工程により設定されるＣＰＵ動作クロック信号と、メモリアクセスクロック制御工程により設定されるメモリアクセスクロック信号とを、ある一定の関係に制限し、更に、携帯情報端末機が圏内及び圏外待ち受け時となった場合、又は、携帯情報端末機が通話中であって必要とされる処理が少ない場合において、ＣＰＵクロック制御工程は、携帯情報端末機が通話中である場合に設定されていたＣＰＵ動作クロック信号を低速のＣＰＵ動作クロック信号に設定変更し、メモリアクセスクロック制御工程は、ＣＰＵクロック制御工程により、低速のＣＰＵ動作クロック信号が設定変更されると同時に、メモリアクセスクロック信号を、携帯情報端末機が通話中に設定されているメモリアクセスクロック信号と同じ設定に維持するように制御することを特徴とする。

請求項４記載の発明は、メモリアクセスクロック信号が、携帯情報端末機に備えられた、外部メモリのアクセススピードとＣＰＵの動作スピードとを調整するために、メモリコントローラに供給される信号である請求項３記載の携帯情報端末機の通信方法としたことを特徴とする。

本発明によれば、携帯情報端末機が待ち受け中などの場合に、ＣＰＵに供給するＣＰＵ動作クロック信号の周波数を通話中に比べて低周波に設定変更し、更に、外部メモリへのメモリアクセスクロック信号の周波数を通話中と同等に維持することによって、ＣＰＵの消費電力を低減することができる。

本発明に係る一の実施形態は、携帯情報端末機が圏内及び圏外待ち受け時となった場合において、該携帯情報端末機が通話中である場合に設定されていたＣＰＵ動作クロック信号を低速のＣＰＵ動作クロック信号に設定変更するＣＰＵクロック制御手段と、前記ＣＰＵクロック制御手段により、前記低速のＣＰＵ動作クロック信号が設定変更されると同時に、前記携帯情報端末機に備えられた、外部メモリのアクセススピードとＣＰＵの動作スピードとを調整するためのメモリコントローラに供給するメモリアクセスクロック信号を、該携帯情報端末機が通話中に設定されているメモリアクセスクロック信号と同じ設定に維持するように制御するメモリアクセスクロック制御手段とを設ける。

本発明を適用した実施例を、添付図面に基いて以下に説明する。まず、図１を用いて、本実施例の携帯情報端末機の要部構成について説明する。図１は、本発明の一実施形態の携帯情報端末機の要部構成を示すブロック図である。図１に示すように、本実施例の携帯情報端末機１００は、ＣＰＵ１、メモリコントローラ２、ＲＯＭ／ＲＡＭ３、送受信回路４、間欠受信制御回路５、ＣＰＵ動作クロック制御回路６、Ｃａｃｈｅメモリ７、バス８、制御線９、制御線１０、専用バス１１、制御線１２、ＣＰＵクロック制御手段１３、メモリアクセスクロック制御手段１４とを備えている。

ＣＰＵ１は、メモリコントローラ２及びバス８を介して携帯情報端末機１００内の各部と接続されおり、各部の制御を行っている。ＲＯＭ／ＲＡＭ３は、携帯情報端末機１００に必要なプログラムの格納場所及び作業用メモリとして使用される。また、ＣＰＵ１は、専用バス１１を介して高速アクセスが可能なメモリであるＣａｃｈｅメモリ７に接続されている。Ｃａｃｈｅメモリ７は、ＲＯＭ／ＲＡＭ３に格納されている携帯情報端末機１００のプログラムやデータをキャッシュするものである。ＣＰＵ１は、ＲＯＭ／ＲＡＭ３に格納されているプログラムやデータを読み出すより速いスピード（ＣＰＵ１に供給されるＣＰＵクロックと同スピード）で、このＣａｃｈｅメモリ７によりキャッシュされたプログラムやデータを読み出し参照する。

ＣＰＵ動作クロック制御回路６は、メモリコントローラ２及びバス８を介して、ＣＰＵ１により制御される。このＣＰＵ動作クロック制御回路６は、ＣＰＵクロック制御手段１３及びメモリアクセスクロック制御手段１４を備えており、ＣＰＵ１及びメモリコントローラ２へ供給するクロック信号を制御している。また、ＣＰＵ動作クロック制御回路６は、メモリコントローラ２に対し制御線９を介してメモリアクセスクロック信号を、ＣＰＵ１に対し制御線１０を介してＣＰＵ動作クロック信号を供給する。送受信回路４は、無線によってデータの送受信を行う回路である。間欠受信制御回路５は、着信などを確認するときのみ間欠的に受信回路を動作させるための制御回路である。間欠受信制御回路５から制御線１２を介して送受信回路４の受信動作が制御される。

ここで、図２を用いて、本実施例の携帯情報端末機１００が通話中である場合の動作について説明する。図２は、本実施例の携帯情報端末機１００が通話中である場合の、ＣＰＵに供給される通常のＣＰＵ動作クロック信号、メモリアクセスクロック信号、アドレス及びデータに関するタイムチャートを示す図である。
図２には、携帯情報端末機１００が通話中である場合に、図１に示すＣＰＵ動作クロック制御回路６がＣＰＵ１に供給するＣＰＵ動作クロック信号であるＣＰＵクロック<１>、メモリアクセスクロック<１>、アドレス<１>、データ<１>についてのタイムチャートが示されている。ここで、メモリアクセスクロック<１>は、ＣＰＵ動作クロック制御回路６が、制御線９を介して、メモリコントローラ２に対して供給するクロック信号である。

メモリコントローラ２は、ＣＰＵ１が、バス８を介してＲＯＭ／ＲＡＭ３に記録されているプログラム及びデータ（図２ではアドレス<１>、データ<１>）の読み出しをするために、ＣＰＵ１におけるアクセススピードと外部メモリであるＲＯＭ／ＲＡＭ３におけるアクセススピードとを調整する働きをする。
メモリアクセスクロック<１>の周波数は、ＣＰＵ１がＲＯＭ／ＲＡＭ３に記録されているプログラム及びデータ（図２ではアドレス<１>、データ<１>）の読み出しをする場合のアクセススピードに関係しており、図２に示すように、メモリアクセスクロック<１>の１周期毎に、ＲＯＭ／ＲＡＭ３に記録されているアドレス<１>及びデータ<１>が制御される。図２では、このメモリアクセスクロック<１>の周波数は、ＣＰＵクロック<１>の周波数の約２分の１となっているが、これは、ＣＰＵ動作クロック制御回路６の回路特性によるものである。

次に、本実施例の携帯情報端末機１００の圏内待ち受け時の動作について説明する。図４は、本実施例の携帯情報端末機１００が圏内待ち受け中である場合の動作についてのフローチャートを示す図である。図４に示すようにＰＣＨ受信開始となった場合（ステップ１０１）、図１に示すＣＰＵ１は、ＣＰＵ動作クロック制御回路６が有するＣＰＵクロック制御手段１３を制御して、ＣＰＵ動作クロック信号を、通話中に設定される通常のＣＰＵ動作クロック信号（図２ではＣＰＵクロック<１>）よりも低速（低周波）に設定変更する（ステップ１０２）。ここで、ＰＣＨ受信とは、携帯情報端末機１００が圏内待ち受け時に、着信の有無を確認するためのチャネル（ＰＣＨ）を受信することを示す。

次に、ステップ１０２においてＣＰＵ動作クロック信号が低速（低周波）に設定変更された場合の携帯情報端末機１００の動作について、図３を用いて説明する。図３は、ＣＰＵ動作クロック信号、メモリアクセスクロック信号、アドレス及びデータに関するタイムチャートを示す図である。図３に示すＣＰＵクロック<２>は、上述のステップ１０２において設定変更された低速（低周波）のＣＰＵ動作クロック信号である。なお、本実施例では、この低速（低周波）のＣＰＵ動作クロック信号であるＣＰＵクロック<２>の周波数は、図２で示したＣＰＵクロック<１>の周波数と比較すると約２分の１に設定変更されている。

また、図３に示すように、メモリアクセスクロックについては、図１に示すメモリアクセスクロック制御手段１４により、図２で示した携帯情報端末機１００が通話中の場合の設定が維持され、メモリアクセスクロック<１>が設定される。これに対し、従来の携帯情報端末機では、図７に示すように、ＣＰＵ動作クロック信号を低速（低周波）のＣＰＵクロック<２>に設定変更すると、ＣＰＵ動作クロック制御回路の回路特性により、メモリアクセスクロックの周波数は、ＣＰＵクロック<２>に対して約２分の１となる。
本実施例では、上記メモリアクセスクロック制御手段１４を設けることによって、低速（低周波）のＣＰＵクロック<２>への設定変更に伴って、メモリアクセスクロック信号が低速（低周波）に設定変更されることを防止することを特徴とする。

上述したように、メモリアクセスクロックの１周期毎にＲＯＭ／ＲＡＭ３に記録されているアドレス及びデータが制御されるため、図３に示す本実施例（アドレス<１>、データ<１>）では、図７に示す従来の携帯情報端末機（アドレス<２>、データ<２>）と比べると、２倍の速度でＲＯＭ／ＲＡＭ３に記録されているアドレス及びデータを制御することが可能となる。よって、ＣＰＵ１が所定の処理を実行した場合に、本実施例によれば従来よりも処理時間の短縮を図ることが可能となる。

図４に示すＰＣＨ受信のための間欠受信中（ステップ１０３）は、上述の図３を用いて説明した内容で携帯情報端末機１００が動作する。次に、携帯情報端末機１００が圏内待ち受け中に着信があった場合又は発信があった場合、あるいは、携帯情報端末機１００が圏外に移行した場合には、ＰＣＨ受信停止となる（ステップ１０４）。その場合には、ＣＰＵ１は、ＣＰＵ動作クロック制御回路６が有するＣＰＵクロック制御手段１３を制御して、図２で示した通常のＣＰＵ動作クロック信号（ＣＰＵクロック<１>）を設定する。その後は、携帯情報端末機１００のＣＰＵ１は、図２で示したＣＰＵクロック<１>の周期に基いて動作することになり、ＣＰＵクロック<２>が設定されている場合と比較して、約２倍の速度で動作する。

次に、本実施例の携帯情報端末機１００の圏外待ち受け時の動作について説明する。図５は、本実施例の携帯情報端末機１００が圏外待ち受け中である場合の動作についてのフローチャートを示す図である。図５に示すように携帯情報端末機１００が、圏外待ち受け開始となった場合（ステップ２０１）、図１に示すＣＰＵ１は、ＣＰＵ動作クロック制御回路６が有するＣＰＵクロック制御手段１３を制御して、ＣＰＵ動作クロック信号を、通話中に設定される通常のＣＰＵ動作クロック信号（図２ではＣＰＵクロック<１>）よりも低速（低周波）に設定変更する（ステップ２０２）。ここで、圏外待ち受けとは、基地局を探すためにセルサーチを行うことを示す。なお、ステップ２０２においてＣＰＵ動作クロック信号が設定変更された場合の携帯情報端末機１００の動作については、図３を用いて既に説明した内容と同様である。

よって、図５に示す基地局を探すためのセルサーチ中（ステップ２０３）は、図３を用いて既に説明した内容と同様に、携帯情報端末機１００が動作する。次に、携帯情報端末機１００がセルサーチ中において在圏セルが見つかった場合は、圏内移行ステップに移行する（ステップ２０４）。その場合には、ＣＰＵ１は、ＣＰＵ動作クロック制御回路６が有するＣＰＵクロック制御手段１３を制御して、図２で示したＣＰＵクロック<１>（通話中に設定される通常のＣＰＵ動作クロック信号）に設定変更する。これにより、携帯情報端末機１００のＣＰＵ１は、図２で示したＣＰＵクロック<１>の周期に基いて動作することになり、ＣＰＵクロック<２>が設定されている場合と比較して、約２倍の速度で動作する。

上述したように、本実施例では、携帯情報端末機１００が圏内待ち受け時（ＰＣＨ受信時）及び圏外待ち受け時において、図１に示すＣＰＵクロック制御手段１３により、携帯情報端末機１００が通話中である場合に設定される通常のＣＰＵ動作クロック信号（図２に示すＣＰＵクロック<１>）より低周波のＣＰＵ動作クロック信号（図３に示すＣＰＵクロック<２>）に設定変更する第１の手段を適用する。また、同時に、メモリアクセスクロック信号については、図１に示すメモリアクセスクロック制御手段１４により、携帯情報端末機１００が通話中のメモリアクセスクロック信号の設定が維持され、メモリアクセススピードが遅くならないようにする第２の手段を適用する。

従来の携帯情報端末機においては、ＣＰＵ動作クロック制御回路の回路特性により、メモリアクセスクロック信号の周波数は、ＣＰＵ動作クロック信号に依存するため、上述したように、ＣＰＵ動作クロック信号を低速（低周波）に設定変更した場合は、これに伴い、メモリアクセスクロック信号も低速（低周波）に設定変更される。そうすると、ＣＰＵが外部メモリであるＲＯＭ／ＲＡＭに記録されたプログラムやデータにアクセスするスピードが遅くなるが、本実施例ではメモリアクセスクロック制御手段１４によって、メモリアクセスクロック信号の周波数を上記設定変更前の周波数を維持するようにすることを特徴とするものである。その結果、以下に詳述するが、携帯情報端末機のＣＰＵの消費電力を低減する効果を得ることが可能となる。

次に、本実施例の携帯情報端末機１００におけるＣＰＵ１の消費電力について説明する。図６（ａ）、（ｂ）、（ｃ）は、本実施例の携帯情報端末機１００におけるＣＰＵ１の消費電力を説明するための図である。
図６（ａ）は、本実施例の携帯情報端末機１００が通話中における、ＣＰＵ１が所定の処理を実行した場合のＣＰＵ１に流れる消費電流を示した図である。縦軸はＣＰＵ１に流れる電流軸、横軸は時間軸を示す。
図６（ｂ）は、従来の携帯情報端末機において、低速（低周波）のＣＰＵ動作クロック信号が設定され（図７参照。）、ＣＰＵが所定の処理を実行した場合のＣＰＵに流れる消費電流を示した図である。縦軸はＣＰＵに流れる電流軸、横軸は時間軸を示す。
図６（ｃ）は、本実施例の携帯情報端末機１００において、低速（低周波）のＣＰＵ動作クロック信号が設定され（図３参照。）、ＣＰＵ１が所定の処理を実行した場合のＣＰＵ１に流れる消費電流を示した図である。縦軸はＣＰＵ１に流れる電流軸、横軸は時間軸を示す。

図６（ａ）に示すように、本実施例の携帯情報端末機１００が通話中においては、図２において既に説明したように、ＣＰＵ１へはＣＰＵクロック<１>（高周波）が供給されるため、その消費電流は、図６（ｂ）に示すＣＰＵクロック<２>（低周波）が供給される場合の約２倍の電流値となる。また、図６（ｂ）では、従来の携帯情報端末機を用いて、ＣＰＵクロック<１>よりも周波数が約２分の１である低周波のＣＰＵクロック<２>が供給されており、ＣＰＵ１に流れる電流は、図６（ａ）と比べて約２分の１の電流値となる。一方、図６（ｂ）では、ＣＰＵクロック<２>の周波数がＣＰＵクロック<１>の約２分の１であるため、ＣＰＵ１が所定の処理を実行する時間は、図６（ａ）と比べると約２倍かかる。よって、ＣＰＵ１が所定の処理を実行するために必要とする消費電力は、ＣＰＵ動作クロック信号の周波数に依存せず、図６（ａ）と、図６（ｂ）ではほぼ同じとなる。

一方、図６（ｃ）に示すように、本実施例における携帯情報端末機１００において、図３で既に説明したように、ＣＰＵ１に対してＣＰＵクロック<２>が供給され、図１に示すメモリアクセスクロック制御手段１４を用いてメモリアクセスクロック<１>が設定される場合は、図６（ｂ）において、図７において既に説明したようにメモリアクセスクロック<２>が供給される場合と比べて、メモリアクセススピードが速いため、ＣＰＵ１が所定の処理を実行する時間を従来より短縮することが可能となる。

図６（ｃ）の実線部分が示すように、図６（ｂ）の従来の携帯情報端末機１００を用いた場合（図６（ｃ）の破線部分）に比べて、ＣＰＵ１が所定の処理を行う時間が短縮される。よって、本実施例によれば、ＣＰＵ１の消費電力を低減する効果を得ることができる。

ところで、本実施例における上述の第１の手段（通話中のＣＰＵクロック信号より低周波のＣＰＵクロック信号を設定する。図３参照。）のみでは、上述したようにＣＰＵ１の消費電力を低減する効果はない。しかし、この第１の手段（図１に示すＣＰＵ動作クロック制御回路６で設定されるＣＰＵ動作クロック信号の周波数を低周波に設定変更する。）は、上述の第２の手段（上記第１の手段を適用すると同時に、メモリアクセスクロック信号が低速（低周波）に変更設定されないように（携帯情報端末機が通話中において設定されていたメモリアクセスクロック信号と同じものが設定されるように）して、外部メモリへのアクセススピードを遅くしないようにする。）を適用する際に必要となる。

本実施例は、外部メモリのアクセススピードを一定以上の速度に維持することにより、メモリアクセス時間を短縮し、これによりＣＰＵが実行する所定の処理に対する処理時間を短縮することにより、ＣＰＵの消費電力を削減する効果を得るものである。よって、本実施例の効果を得るために要求される外部メモリのアクセススピードを実現するためには、メモリアクセスクロック信号の周波数もこれに対応して一定以上の高周波である必要があるが、このメモリアクセスクロック信号の周波数とＣＰＵ動作クロック信号の周波数は、図１に示すＣＰＵ動作クロック制御回路６の回路特性により所定の関係を有しており、ＣＰＵ動作クロック信号の周波数との関係から、設定可能なメモリアクセスクロック信号の周波数は制限される。

具体的には、本実施例の携帯情報端末機が通話中である場合に設定されているＣＰＵクロック<１>のままでは周波数が高すぎるので、所望の周波数を有するメモリアクセスクロック信号を設定することが困難となる。よって、所望の周波数を有するメモリアクセスクロック信号（メモリアクセスクロック<１>）を設定可能とするためには（上記第２の手段）、ＣＰＵクロック<１>より低周波のＣＰＵクロック<２>に設定変更する（上記第１の手段）必要がある。

なお、携帯情報端末機が通話中の場合であっても必要とされる処理が少ない場合には、本発明を適用して消費電力の削減効果を得ることができる。

本発明の一実施形態の携帯情報端末機の要部構成を示すブロック図である。本発明の一実施形態の携帯情報端末機が通話中である場合のＣＰＵ動作クロック信号、メモリアクセスクロック信号、アドレス及びデータに関するタイムチャートを示す図である。本発明の一実施形態の携帯情報端末機が通話中以外である場合のＣＰＵクロック信号、メモリアクセスクロック信号、アドレス及びデータに関するタイムチャートを示す図である。本発明の一実施形態の携帯情報端末機が圏内待ち受け中である場合の動作についてのフローチャートを示す図である。本発明の一実施形態の携帯情報端末機が圏外待ち受け中である場合の動作についてのフローチャートを示す図である。（ａ）は、本発明の一実施形態の携帯情報端末機が通話中における、ＣＰＵが所定の処理を実行した場合のＣＰＵに流れる消費電流を示した図である。（ｂ）は、従来の携帯情報端末機において、低速のＣＰＵ動作クロック信号が設定され、ＣＰＵが所定の処理を実行した場合のＣＰＵに流れる消費電流を示した図である。（ｃ）は、本発明の一実施形態の携帯情報端末機において、低速のＣＰＵ動作クロック信号が設定され、ＣＰＵが所定の処理を実行した場合のＣＰＵに流れる消費電流を示した図である。従来の携帯情報端末機におけるＣＰＵ動作クロック信号、メモリアクセスクロック信号、アドレス及びデータに関するタイムチャートを示す図である。

符号の説明

１ＣＰＵ
２メモリコントローラ
３ＲＯＭ／ＲＡＭ
４送受信回路
５間欠受信制御回路
６ＣＰＵ動作クロック制御回路
７Ｃａｃｈｅメモリ
８バス
９制御線
１０制御線
１１専用バス
１２制御線
１３ＣＰＵクロック制御手段
１４メモリアクセスクロック制御手段
１００情報携帯端末機

Claims

ＣＰＵクロック制御手段と、
メモリアクセスクロック制御手段と、
を有するＣＰＵ動作クロック制御回路を備えた携帯情報端末機であって、
前記ＣＰＵ動作クロック制御回路は、前記ＣＰＵクロック制御手段により設定されるＣＰＵ動作クロック信号と、前記メモリアクセスクロック制御手段により設定されるメモリアクセスクロック信号とを、ある一定の関係に制限し、
更に、前記携帯情報端末機が圏内及び圏外待ち受け時となった場合、又は、前記携帯情報端末機が通話中であって必要とされる処理が少ない場合において、
前記ＣＰＵクロック制御手段は、前記携帯情報端末機が通話中である場合に設定されていたＣＰＵ動作クロック信号を低速のＣＰＵ動作クロック信号に設定変更し、
前記メモリアクセスクロック制御手段は、前記ＣＰＵクロック制御手段により、前記低速のＣＰＵ動作クロック信号が設定変更されると同時に、前記メモリアクセスクロック信号を、前記携帯情報端末機が通話中に設定されているメモリアクセスクロック信号と同じ設定に維持する、
ことを特徴とする携帯情報端末機。
請求項１記載の携帯情報端末機であって、
前記メモリアクセスクロック信号は、前記携帯情報端末機に備えられた、外部メモリのアクセススピードとＣＰＵの動作スピードとを調整するために、メモリコントローラに供給される信号である、
ことを特徴とする携帯情報端末機。
ＣＰＵクロック制御工程と、
メモリアクセスクロック制御工程と、
を有するＣＰＵ動作クロック制御回路を備えた携帯情報端末機の通信方法であって、
前記ＣＰＵ動作クロック制御回路は、前記ＣＰＵクロック制御工程により設定されるＣＰＵ動作クロック信号と、前記メモリアクセスクロック制御工程により設定されるメモリアクセスクロック信号とを、ある一定の関係に制限し、
更に、前記携帯情報端末機が圏内及び圏外待ち受け時となった場合、又は、前記携帯情報端末機が通話中であって必要とされる処理が少ない場合において、
前記ＣＰＵクロック制御工程は、前記携帯情報端末機が通話中である場合に設定されていたＣＰＵ動作クロック信号を低速のＣＰＵ動作クロック信号に設定変更し、
前記メモリアクセスクロック制御工程は、前記ＣＰＵクロック制御工程により、前記低速のＣＰＵ動作クロック信号が設定変更されると同時に、前記メモリアクセスクロック信号を、前記携帯情報端末機が通話中に設定されているメモリアクセスクロック信号と同じ設定に維持するように制御する、
ことを特徴とする携帯情報端末機の通信方法。
請求項３記載の携帯情報端末機の通信方法であって、
前記メモリアクセスクロック信号は、前記携帯情報端末機に備えられた、外部メモリのアクセススピードとＣＰＵの動作スピードとを調整するために、メモリコントローラに供給される信号である、
ことを特徴とする携帯情報端末機の通信方法。