JP4443503B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JP4443503B2 JP4443503B2 JP2005357173A JP2005357173A JP4443503B2 JP 4443503 B2 JP4443503 B2 JP 4443503B2 JP 2005357173 A JP2005357173 A JP 2005357173A JP 2005357173 A JP2005357173 A JP 2005357173A JP 4443503 B2 JP4443503 B2 JP 4443503B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating sheet
- chip
- semiconductor device
- mold
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title description 9
- 229920005989 resin Polymers 0.000 claims description 28
- 239000011347 resin Substances 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 238000007789 sealing Methods 0.000 claims description 5
- 230000017525 heat dissipation Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000005452 bending Methods 0.000 description 8
- 238000009413 insulation Methods 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 238000000465 moulding Methods 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 239000011889 copper foil Substances 0.000 description 4
- 238000001816 cooling Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000001721 transfer moulding Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000011256 inorganic filler Substances 0.000 description 2
- 229910003475 inorganic filler Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
本発明は、半導体装置及びその製造方法に関し、特に、パワーチップを含む電力用等の半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a power semiconductor device including a power chip and a manufacturing method thereof.
電力用等の半導体装置では、高い絶縁性を確保しながら、パワーチップで発生した熱を効率よく外部に放熱することが非常に重要である。放熱性能を高めるには、パワーチップ下の絶縁層を薄くすることが望ましいが、絶縁層を薄くすると絶縁特性が劣化することが懸念される。 In a semiconductor device for electric power or the like, it is very important to efficiently dissipate the heat generated in the power chip to the outside while ensuring high insulation. In order to improve the heat dissipation performance, it is desirable to make the insulating layer under the power chip thinner, but there is a concern that the insulating characteristics deteriorate if the insulating layer is made thinner.
また、全体を1種の樹脂でフルモールドする構造では、絶縁層を薄くするほど、絶縁層形成部への樹脂の回り込みが悪くなり、モールド性が極端に劣化するため、絶縁層を薄くすることは極めて困難である。従って、絶縁層はある程度厚くせざるを得ず、そのために放熱性が低下する。 In addition, in a structure where the whole is fully molded with one type of resin, the thinner the insulating layer, the worse the resin wraps around the insulating layer forming part, and the moldability deteriorates extremely. Is extremely difficult. Therefore, the insulating layer has to be thick to some extent, and thus heat dissipation is reduced.
絶縁層をある程度厚くして、放熱性を高めるためには、絶縁層に熱伝導性の良好な樹脂を用いる。熱伝導性の良好な樹脂は高価であり、不必要な部位にまで高価な高性能樹脂を用いるとコストが高くなる。 In order to increase the heat dissipation by increasing the thickness of the insulating layer, a resin having good thermal conductivity is used for the insulating layer. Resins with good thermal conductivity are expensive, and the cost increases when expensive high-performance resins are used even in unnecessary parts.
そこで、特許文献1に開示されているように、絶縁層として、ある程度の厚さで熱伝導性がよい絶縁シートを用いることで、絶縁性確保と高放熱とを容易に両立させる方法が提案されている。この方法は、必要な部位のみにしか、高性能な絶縁シートを用いないので、コスト的にも有利である。 Therefore, as disclosed in Patent Document 1, a method of easily ensuring both insulation and high heat dissipation by using an insulating sheet having a certain thickness and good thermal conductivity as an insulating layer has been proposed. ing. This method is advantageous in terms of cost because a high-performance insulating sheet is used only for necessary portions.
しかしながら、絶縁シートを用いる方法では、絶縁シートの位置ずれに起因する絶縁性の劣化に注意することが必要である。また、絶縁シートの位置ずれを考慮して絶縁シートを十分大きくすることで絶縁性の劣化を防止することはコストが高くなるので、絶縁シートの位置決めを正確に行う必要があり、通常位置決めピンを用いた位置決めが行われる。しかしながら、位置決めピンの設置により、放熱に対し有効に寄与しない無効領域が生じるという問題がある。 However, in the method using the insulating sheet, it is necessary to pay attention to the deterioration of the insulating property due to the displacement of the insulating sheet. In addition, it is necessary to accurately position the insulating sheet because it is expensive to prevent the deterioration of the insulating property by making the insulating sheet sufficiently large in consideration of the positional deviation of the insulating sheet. The positioning used is performed. However, there is a problem that an ineffective region that does not contribute to heat dissipation is generated by the installation of the positioning pin.
すなわち、スペース効率が悪くなり、この無効領域のために、放熱性能が制約され、また装置の小型化も制約されるという問題があった。 That is, there is a problem that the space efficiency is deteriorated, and the heat dissipation performance is restricted due to this invalid area, and the downsizing of the device is also restricted.
上記特許文献1に開示された半導体装置では、絶縁シートの位置決めを正確に行うための、位置決めピンを設けるスペースに無駄が多く小型化を阻むという問題がある。 In the semiconductor device disclosed in Patent Document 1, there is a problem that the space for providing the positioning pins for accurately positioning the insulating sheet is wasteful and prevents miniaturization.
本発明は、上記のような問題を解決するものであり、無駄なスペースを最小限にして半導体装置を小型化することを目的する。 The present invention solves the above-described problems, and an object thereof is to miniaturize a semiconductor device by minimizing useless space.
本発明に係る半導体装置は、リード端子を有する金属からなるフレームと、
上記フレームのパワーチップ搭載部の第1面に搭載されたパワーチップと、
上記フレームのICチップ搭載部の第1面に搭載されたICチップと、
上記パワーチップ搭載部の第1面と対向する第2面側に設置された矩形状で絶縁性の絶縁シートと、
上記リード端子を突出させ、上記絶縁シートの一面を外表面に露出させ、かつ、少なくとも上記ICチップ及びパワーチップを封止し、絶縁シートよりも熱伝導率の小さな封止樹脂とを含む半導体装置において、
上記絶縁シートの一部または全部の角部を面取りしたものである。
A semiconductor device according to the present invention includes a frame made of a metal having lead terminals,
A power chip mounted on the first surface of the power chip mounting portion of the frame;
An IC chip mounted on the first surface of the IC chip mounting portion of the frame;
A rectangular insulating insulating sheet installed on the second surface side facing the first surface of the power chip mounting portion;
A semiconductor device including: a lead resin projecting; one surface of the insulating sheet is exposed on an outer surface; and at least the IC chip and the power chip are sealed; and a sealing resin having a thermal conductivity smaller than that of the insulating sheet In
A part or all of the corners of the insulating sheet are chamfered.
本発明に係る電力用半導体装置の製造方法は、金属からなるフレームの所定の位置に半導体チップを搭載する工程と、半導体チップを電気的に接続する工程と、少なくとも1つ以上の角部が面取りされた絶縁シートを、モールド金型に設置された位置決めピンを用いてモールド金型内に位置決め載置する工程と、半導体チップが搭載されたフレームをモールド金型内に載置する工程と、モールド金型内にモールド樹脂を注入して絶縁シートと半導体チップが搭載されたフレームとを一体化させるモールド工程とを備えている。そして、絶縁シートを載置する工程において、位置決めピンを絶縁シートの面取りされた角部に位置させるものである。 A method for manufacturing a power semiconductor device according to the present invention includes a step of mounting a semiconductor chip at a predetermined position of a metal frame, a step of electrically connecting the semiconductor chip, and at least one corner portion is chamfered. Positioning the placed insulating sheet in the mold using positioning pins installed in the mold, placing the frame on which the semiconductor chip is mounted in the mold, and mold A molding step of injecting molding resin into the mold to integrate the insulating sheet and the frame on which the semiconductor chip is mounted. Then, in the step of placing the insulating sheet, the positioning pins are positioned at the chamfered corners of the insulating sheet .
本発明に係る半導体装置及び半導体装置の製造方法によれば、無駄なスペースを最小限にして半導体装置を小型化することができる。 According to the semiconductor device and the manufacturing method of the semiconductor device according to the present invention, it is possible to miniaturize the semiconductor device while minimizing a useless space.
また、絶縁シートの破損を防止することができ、破損による絶縁性低下による性能劣化や破損により発生する破片による製造不良を低減することができる。 In addition, it is possible to prevent the insulating sheet from being damaged, and it is possible to reduce manufacturing defects due to performance degradation due to a decrease in insulation due to the damage and fragments generated due to the damage.
実施の形態1.
本発明では、絶縁シートの角部を面取りし、その部位に位置決めピンを設置するようにして、無効面積を必要最小限にすることによりスペース効率を向上し、装置の高性能化や小型化ができるようにしたものである。
Embodiment 1 FIG.
In the present invention, the corner portion of the insulating sheet is chamfered, and the positioning pin is installed at the part, thereby improving the space efficiency by minimizing the ineffective area, and improving the performance and miniaturization of the apparatus. It is something that can be done.
また、絶縁シートの角部を面取りすることにより、角部が鈍角になるので、絶縁シートを損傷させる可能性を低減でき、絶縁シートの取り扱い性が大幅に向上する。 Also, by chamfering the corners of the insulating sheet, the corners become obtuse, so that the possibility of damaging the insulating sheet can be reduced, and the handleability of the insulating sheet is greatly improved.
さらに、従来の方法に比べ、位置決めピンの本数が減るという効果がある。 Furthermore, there is an effect that the number of positioning pins is reduced as compared with the conventional method.
本実施の形態1の具体的な例を図に基づき説明する。
図1は、本発明に係る半導体装置の実施の形態1を示す断面図であり、図2は、本発明に係る半導体装置の実施の形態1を示す平面図、図4は、本発明に係る半導体装置の実施の形態1と比較するための従来の半導体装置を示す断面図である。
A specific example of the first embodiment will be described with reference to the drawings.
1 is a cross-sectional view showing a first embodiment of a semiconductor device according to the present invention, FIG. 2 is a plan view showing the first embodiment of the semiconductor device according to the present invention, and FIG. 4 is according to the present invention. It is sectional drawing which shows the conventional semiconductor device for comparing with Embodiment 1 of a semiconductor device.
本実施の形態1の半導体装置は、銅などの電導性のよい金属からなり、あらかじめ所定の電気回路が形成されたフレーム1と、フレーム1の一部を曲げることにより一段低くなった部位に形成されているダイパッド1aにはんだ(図示せず)で固着された、IGBT、FWDiといったパワーチップ2と、フレーム1の他の部位にはんだ(図示せず)で固着された、IGBTやFWDiを制御するためのICチップ3と、ダイパッド1aの裏面に固着された、封止樹脂よりも熱伝導率が大きい絶縁シート7とを備えている。パワーチップ2の裏面電極とフレーム1とは、はんだによる固着により電気的に接続されている。
The semiconductor device according to the first embodiment is made of a metal having good conductivity such as copper, and is formed in a frame 1 in which a predetermined electric circuit is formed in advance, and in a portion lowered by bending a part of the frame 1. The
パワーチップ2の表面電極とフレーム1、パワーチップ2の表面電極同士、さらには、フレーム1内部の所定部位同士が、アルミワイヤ4により必要に応じ電気的に接続されている。
The surface electrode of the
ICチップの表面電極と、フレーム1とは、アルミワイヤ4よりも線径の小さい金ワイヤ5により接続されている。
The surface electrode of the IC chip and the frame 1 are connected by a
絶縁シート7のサイズは、ダイパッド1aよりも大きく、また、絶縁シート7がダイパッド1aと固着された面と反対の面には、銅箔8が設置されており、銅箔8の一面は全体をモールドするモールド樹脂6の外部に露出している。絶縁シート7の角部は、後述のように、面取りされている。
The size of the
パワーチップ2及びICチップ3を含む半導体装置100は、リード端子21をモールド樹脂6から突出させている。
In the
なお、絶縁シート7とダイパッド1aは、直接固着されていることが望ましい。直接固着することができる絶縁シート7としては、例えば、Bステージ状態のエポキシ樹脂をベースとする樹脂に、熱伝導性の無機フィラー、例えば、Al2O3、BN、AlN、Si2O3、Si3N4等を含むものが挙げられる。
It is desirable that the
図3は、半導体装置100を冷却用ヒートシンク22に組みつけた状況を示す断面図である。
FIG. 3 is a cross-sectional view showing a state in which the
図3に示したように、フレーム1は曲げフレームであるので、薄い絶縁シート7を用いても、リード端子21と冷却用ヒートシンク22との絶縁距離hの確保が容易であり、コスト的にも放熱的にも有利である。
As shown in FIG. 3, since the frame 1 is a bent frame, it is easy to secure the insulation distance h between the
このように、半導体装置100は、パワーチップ直下の絶縁特性を確保しながら、パワーチップで発生する熱を効率よく外部に放出することができる構造となっている。
As described above, the
図2に示したように、この半導体装置100において、絶縁シート7の角部31が面取りされている。絶縁シートで一番損傷させ易い角部31を除去したことで、絶縁シート7を損傷させてしまう危険性が低減される。角部31に相当する部位のモールド樹脂6の表面には、位置決めピンの痕跡であるくぼみ32が形成されている。
As shown in FIG. 2, in this
さらに、面取りされた部位41には90度よりも角度の大きい鈍角の角部42が形成されるので、シートを損傷させる危険性は著しく低減される。
Further, since the
このため、シート損傷によるコストアップを低減できるとともに、シート損傷に起因するゴミの発生や異物混入による製品特性低下のリスクを回避できる。 For this reason, it is possible to reduce the cost increase due to the sheet damage and avoid the risk of the generation of dust due to the sheet damage or the deterioration of the product characteristics due to the mixing of foreign matters.
さらに、後述のように、放熱性を向上させることができる効果がある。 Furthermore, as described later, there is an effect that heat dissipation can be improved.
面取りされた絶縁シートの角部31は、モールド樹脂6パッケージの外端部に近い側の長辺の両端部に設けられている。
The
面取りされた絶縁シートの角部31に相当する部位のモールド樹脂6の表面には、製造工程において、絶縁シートの位置決めを正確に行うための位置決めピンが設置されていたことによって生じたくぼみ32が形成されている。
On the surface of the
図4に示したように、面取りをしない場合には、位置決めピンを絶縁シートの4辺の周囲に設ける形になるので、比較的大きな無効領域ができてしまう。この無効領域は、絶縁シートよりも熱伝導率が小さなモールド樹脂で形成された部位であるから、放熱への寄与は小さい。そのため、放熱性の向上を妨げる要因となり、ひいては装置小型化を制限する要因ともなる。 As shown in FIG. 4, when chamfering is not performed, positioning pins are provided around the four sides of the insulating sheet, so that a relatively large invalid area is created. Since this ineffective region is a part formed of a mold resin having a thermal conductivity smaller than that of the insulating sheet, the contribution to heat dissipation is small. Therefore, it becomes a factor that hinders improvement in heat dissipation, and as a result, limits the downsizing of the apparatus.
一方、図2に示したように、面取りした場合には、位置決めピンを絶縁シートの面取り部に設けることができるので、放熱への寄与が小さい無効領域を著しく小さくできる。 On the other hand, as shown in FIG. 2, when chamfered, the positioning pin can be provided on the chamfered portion of the insulating sheet, so that the ineffective region having a small contribution to heat dissipation can be remarkably reduced.
このため、絶縁シートとパッケージ外端部との距離を小さくすることができ、スペース効率が大幅に向上し、装置の小型化が可能となる。 For this reason, the distance between the insulating sheet and the outer edge of the package can be reduced, the space efficiency is greatly improved, and the apparatus can be miniaturized.
また、パッケージサイズを従来通りとした場合、より大きな絶縁シートの設置が可能となるので、その大きさの絶縁シートに合わせてダイパッドを大きくすることができるので、放熱性が向上することに加え、従来よりも大きなパワーチップの搭載が可能になる。 In addition, when the package size is the same as the conventional size, it becomes possible to install a larger insulating sheet, so that the die pad can be enlarged in accordance with the insulating sheet of that size, in addition to improving heat dissipation, It is possible to mount a larger power chip than before.
これは、同じ大きさのパッケージで、より電流容量の大きなチップを搭載した半導体装置を提供できることになり、電力用半導体装置の製品価値が向上する。 This means that a semiconductor device mounted with a chip having a larger current capacity in the same size package can be provided, and the product value of the power semiconductor device is improved.
パッケージ外端部に近い側の絶縁シート長辺の両端部を面取りしたのは、パッケージ端部に近づくほど、スペース効率が重要となるからである。 The reason why the both ends of the long side of the insulating sheet on the side close to the outer edge of the package are chamfered is that space efficiency becomes more important as the edge of the package is closer.
また、パワーチップで発生した熱を効率よく放熱するためには、パワーチップに近い側で無効領域を減らして、放熱効率を高めることが重要であり、絶縁シートの面取りは、パワーチップのリード端子側とするのがよい。 Also, in order to efficiently dissipate the heat generated in the power chip, it is important to reduce the ineffective area on the side near the power chip and increase the heat dissipation efficiency. The chamfering of the insulating sheet is the lead terminal of the power chip It should be the side.
なお、モールド工程において、位置決めピンのサイズは、モールド工程による磨耗やピン自体の強度の問題から、あまり細くはできない。少なくとも、直径が1mmのものが必要である。そのため、図4に示したように、シート角部1.5mmのC面取り(頂点から両辺に沿って1.5mmの範囲を切除)を実施すると、面取り部に直径1mmの位置決めピンの半分を収納するスペースを確保できるので、スペース効率が高くなる。 In the molding process, the size of the positioning pin cannot be reduced so much due to the wear of the molding process and the strength of the pin itself. At least a diameter of 1 mm is required. Therefore, as shown in FIG. 4, when C-chamfering of the sheet corner part 1.5 mm (cutting the 1.5 mm range along both sides from the apex) is performed, half of the positioning pin with a diameter of 1 mm is stored in the chamfering part. Space can be secured, so that space efficiency is increased.
また、C面取りのサイズを3.5mmとすると、直径1mmの位置決めピンのすべてを収納するスペースを確保できるので、スペース効率が極めて高くなる。 Further, if the C chamfering size is 3.5 mm, a space for storing all the positioning pins having a diameter of 1 mm can be secured, so that the space efficiency becomes extremely high.
以下、半導体装置100の製造法について説明する。
フレーム1にパワーチップ2とICチップ3を、はんだで固着する。
Hereinafter, a method for manufacturing the
The
次に、パワーチップ2同士、パワーチップ2とフレーム1、フレーム1同士をアルミワイヤボンディングにより電気的に接続する。また、ICチップ3とフレーム1とは、アルミワイヤよりも線径の小さな金ワイヤボンディングにより接続する。
Next, the
次に、トランスファモールド工程を実施する。
図5及び図6は、トランスファモールド工程において、モールド金型に絶縁シートをセットした状況を示し、図5は断面図、図6は平面図である。
Next, a transfer molding process is performed.
5 and 6 show a state where an insulating sheet is set in a mold in the transfer molding process, FIG. 5 is a cross-sectional view, and FIG. 6 is a plan view.
図5及び図6に示したように、表面に銅箔8が取り付けられた絶縁シート7は、金型200のキャビティー202内に、銅箔8が金型200に接する向きで載置されるが、この際に絶縁シート7は位置決めピン201によって正確に位置決めされる。位置決めピン201は、絶縁シートの面取り部41にも設置されている。
As shown in FIGS. 5 and 6, the insulating
図6に示したように、面取り部41には1本の位置決めピン201を設ければよいので、従来に比べ、位置決めピン201を減らすことができ、金型200内における絶縁シート7の位置決めの際に、位置決めピン201と絶縁シート7との接触箇所も減る。
As shown in FIG. 6, it is only necessary to provide one
これにより、絶縁シート7から破片が脱落する可能性を低減することができ、結果として、製品外観上の不具合や、絶縁に関する不具合を低減することができることになる。
Thereby, possibility that a piece will fall off from the insulating
さらに、位置決めピン201を含めたモールド金型の製造コストを低減することもできる。 Furthermore, the manufacturing cost of the mold including the positioning pins 201 can be reduced.
絶縁シート7を金型200のキャビティー202内に設置した後、金ワイヤボンド工程までを完了した実装フレームをキャビティー202内の所定位置にセットし、型締めした後、トランスファモールド成形法により、モールド樹脂を金型内に注入充填させ、モールド樹脂、並びに絶縁シートを硬化させる。
After the insulating
その後、モールド樹脂を完全硬化させるための加熱工程を経た後、タイバーなどのフレーム余分部の切断、リード端子の成形、製品テスト等を経て、製品は完成する。 Then, after passing through a heating process for completely curing the mold resin, the product is completed through cutting of extra frame portions such as tie bars, molding of lead terminals, product testing, and the like.
上記トランスファモールド工程において、プロセス中に、位置決めピン201の長さが短くなるように、金型200内に位置決めピン201を引き込むことにより、製品に形成されるくぼみの深さを調整することができる。
In the transfer molding step, the depth of the recess formed in the product can be adjusted by drawing the
位置決めピン201は、その機能を果たすためには金型から突出していることが必要であるが、位置決めピン201の痕跡である製品のくぼみ32が深すぎると、半導体装置の曲げ耐量が低下し、ヒートシンクへの取り付け時のネジ締め等でモールド樹脂の一部が割れるという不具合が発生し易くなるという問題がある。
The
この問題に対して、モールド工程の途中で、位置決めピン201を金型200内に収納することにより、正確なシート位置決め性と曲げ耐量の確保の両立が可能となる。
With respect to this problem, by accommodating the positioning pins 201 in the
実施の形態2.
図7は、本発明に係る半導体装置の実施の形態2を示す平面図である。図7に示したように、本実施の形態2の半導体装置102では、略長方形の絶縁シート7の4つの角のすべてを面取りしている。
FIG. 7 is a plan view showing the second embodiment of the semiconductor device according to the present invention. As shown in FIG. 7, in the
本実施の形態2によれば、絶縁シートの4つの角のすべて面取りした場合、位置決めピン設置のために生じる無効領域を最小限に抑えることができる。さらに、絶縁シートの設置方向の自由度が増す。 According to the second embodiment, when all four corners of the insulating sheet are chamfered, it is possible to minimize the ineffective area caused by the positioning pin installation. Furthermore, the freedom degree of the installation direction of an insulating sheet increases.
実施の形態3.
図8は、本発明に係る半導体装置の実施の形態3を示す断面図である。図8に示したように、本実施の形態3の半導体装置103は、高熱伝導性の絶縁材料71と、金属ブロック81とを一体化した構成である。
FIG. 8 is a cross-sectional view showing a third embodiment of the semiconductor device according to the present invention. As shown in FIG. 8, the
本実施の形態3によれば、金属ブロック81を用いると、リード端子21とヒートシンクとの絶縁距離h(図3参照)の確保が容易となるので、曲げフレームを用いる場合でも、曲げ量を低減することができ、フレーム曲げ精度が高くなるとともに、曲げ部として使用されていた箇所を節減することができる。
According to the third embodiment, when the
さらに、フレーム1を平面状とした場合には、曲げが不要になるので、フレーム1のコストが低減される。 Further, when the frame 1 is planar, bending is not necessary, and the cost of the frame 1 is reduced.
なお、上記実施の形態1、2及び3で説明した、パワーチップ、ICチップは、1個に限らず複数個でもよい。 Note that the number of power chips and IC chips described in the first, second, and third embodiments is not limited to one and may be plural.
また、固着剤としては、はんだに限らず、銀ペーストでも良い。また、アルミワイヤや金ワイヤは、材料を特定するものではなく、例えば、アルミニウムや金を主成分とする合金や、銅等のアルミニウムや金以外の金属からなるワイヤでも良い。 Further, the fixing agent is not limited to solder but may be silver paste. In addition, the aluminum wire and the gold wire do not specify a material, and may be, for example, an alloy mainly composed of aluminum or gold, or a wire made of metal other than aluminum or gold such as copper.
また、ワイヤボンディングではなく、金属板を用いた電気的接続でもよい。ICチップとパワーチップ間を、直接金属ワイヤや金属板で接続してもよい。 Also, electrical connection using a metal plate may be used instead of wire bonding. The IC chip and the power chip may be directly connected by a metal wire or a metal plate.
また、絶縁シートの絶縁材料としては、エポキシ樹脂に無機フィラーを混ぜたものを例示したが、これに限られるものではなく、モールド樹脂よりも熱伝導率が高い絶縁材料であって、機能を満足するものであればよい。例えば、絶縁シートの絶縁部が多層構造になっているものでもよい。具体的には、固着層と絶縁確保層との多層構造で、固着層としては接着剤、絶縁確保層としてはCステージ樹脂やセラミック板、あるいはそれらの組み合わせがあげられる。 In addition, the insulating material of the insulating sheet is exemplified by an epoxy resin mixed with an inorganic filler, but is not limited to this, and is an insulating material having a higher thermal conductivity than that of the mold resin and satisfies the function. Anything to do. For example, the insulating part of the insulating sheet may have a multilayer structure. Specifically, it has a multilayer structure of a fixing layer and an insulation ensuring layer, and the fixing layer includes an adhesive, and the insulation ensuring layer includes a C stage resin, a ceramic plate, or a combination thereof.
本発明に係る半導体装置は、例えば、電力用の半導体装置として有効に利用することができる。 The semiconductor device according to the present invention can be effectively used, for example, as a power semiconductor device.
1 フレーム、1a ダイパッド、2 パワーチップ、3 ICチップ、
4 アルミワイヤ、5 金ワイヤ、6 モールド樹脂、7 絶縁シート、8 銅箔、
21 リード端子、22 ヒートシンク、31 角部、32 くぼみ、
41 面取りされた部位、42 角部、100,102,103 半導体装置。
1 frame, 1a die pad, 2 power chip, 3 IC chip,
4 Aluminum wire, 5 Gold wire, 6 Mold resin, 7 Insulating sheet, 8 Copper foil,
21 Lead terminal, 22 Heat sink, 31 Corner, 32 Recess,
41 Chamfered portion, 42 corner, 100, 102, 103 Semiconductor device.
Claims (7)
上記フレームのパワーチップ搭載部の第1面に搭載されたパワーチップと、
上記フレームのICチップ搭載部の第1面に搭載されたICチップと、
上記パワーチップ搭載部の第1面と対向する第2面側に設置された矩形状で絶縁性の絶縁シートと、
上記リード端子を突出させ、上記絶縁シートの一面を外表面に露出させ、かつ、少なくとも上記ICチップ及びパワーチップを封止し、上記絶縁シートよりも熱伝導率の小さな封止樹脂とを含む半導体装置において、
上記絶縁シートの一部または全部の角部を面取りしたことを特徴とする電力用半導体装置。 A frame made of metal having lead terminals;
A power chip mounted on the first surface of the power chip mounting portion of the frame;
An IC chip mounted on the first surface of the IC chip mounting portion of the frame;
A rectangular and insulating insulating sheet installed on the second surface side facing the first surface of the power chip mounting portion;
A semiconductor comprising: a lead resin projecting; one surface of the insulating sheet is exposed on an outer surface; and at least the IC chip and the power chip are sealed, and a sealing resin having a lower thermal conductivity than the insulating sheet. In the device
A power semiconductor device, wherein some or all of the corners of the insulating sheet are chamfered.
上記ICチップ搭載部が、上記パワーチップ搭載部と略平行に設置されており、かつ、上記パワーチップ搭載部の上記第1面側の上方に位置することを特徴とする請求項1ないし5のいずれかに記載の電力用半導体装置。 The apparatus of claims 1 to 5,
6. The IC chip mounting portion according to claim 1, wherein the IC chip mounting portion is disposed substantially parallel to the power chip mounting portion and is located above the first surface side of the power chip mounting portion. The power semiconductor device according to any one of the above.
上記半導体チップを電気的に接続する工程と、Electrically connecting the semiconductor chip;
少なくとも1つ以上の角部が面取りされた絶縁シートを、上記モールド金型に設置された位置決めピンを用いて上記モールド金型内に位置決め載置する工程と、A step of positioning and mounting an insulating sheet having chamfered at least one corner in the mold using a positioning pin installed in the mold; and
上記半導体チップが搭載されたフレームを上記モールド金型内に載置する工程と、Placing the frame on which the semiconductor chip is mounted in the mold, and
上記モールド金型内にモールド樹脂を注入して上記絶縁シートと上記半導体チップが搭載されたフレームとを一体化させるモールド工程とを備え、A mold step of injecting a mold resin into the mold and integrating the insulating sheet and the frame on which the semiconductor chip is mounted,
上記絶縁シートを載置する工程において、上記位置決めピンを上記絶縁シートの面取りされた角部に位置させることを特徴とする電力用半導体装置の製造方法。In the step of placing the insulating sheet, the positioning pin is positioned at a chamfered corner of the insulating sheet.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005357173A JP4443503B2 (en) | 2005-12-12 | 2005-12-12 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005357173A JP4443503B2 (en) | 2005-12-12 | 2005-12-12 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007165427A JP2007165427A (en) | 2007-06-28 |
JP4443503B2 true JP4443503B2 (en) | 2010-03-31 |
Family
ID=38248032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005357173A Active JP4443503B2 (en) | 2005-12-12 | 2005-12-12 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4443503B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6749262B2 (en) * | 2016-02-17 | 2020-09-02 | 株式会社有沢製作所 | Heat sink |
CN113875001A (en) * | 2019-06-06 | 2021-12-31 | 三菱电机株式会社 | Semiconductor module and power conversion device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3674333B2 (en) * | 1998-09-11 | 2005-07-20 | 株式会社日立製作所 | Power semiconductor module and electric motor drive system using the same |
-
2005
- 2005-12-12 JP JP2005357173A patent/JP4443503B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2007165427A (en) | 2007-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4455488B2 (en) | Semiconductor device | |
JP4338620B2 (en) | Semiconductor device and manufacturing method thereof | |
US8952520B2 (en) | Power semiconductor device | |
JP3828036B2 (en) | Manufacturing method and manufacturing apparatus for resin mold device | |
JP5306171B2 (en) | Semiconductor device | |
JP2005109100A (en) | Semiconductor device and manufacturing method thereof | |
JP2015041716A (en) | Power semiconductor device and manufacturing method of power semiconductor device | |
JP2008141140A (en) | Semiconductor device | |
CN107039368B (en) | Resin-sealed semiconductor device | |
CN106298700B (en) | Semiconductor device with a plurality of semiconductor chips | |
JP2009194327A (en) | Power semiconductor device | |
JP7237647B2 (en) | Circuit boards and electronic devices | |
JP4917296B2 (en) | Manufacturing method of semiconductor device | |
JP2006216641A (en) | Semiconductor module | |
JP2007165426A (en) | Semiconductor device | |
JP5257229B2 (en) | Semiconductor device and heat sink | |
JP4614107B2 (en) | Semiconductor device | |
JP4443503B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2009200525A (en) | Semiconductor apparatus | |
JP4333505B2 (en) | Semiconductor device | |
TWI399837B (en) | Semiconductor device and method for manufacturing a semiconductor device | |
JP3215254B2 (en) | High power semiconductor devices | |
JP2007288044A (en) | Semiconductor device | |
WO2019163941A1 (en) | Substrate for power modules, and power module | |
JP5062189B2 (en) | Mounting structure of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071015 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091014 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091207 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100105 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100112 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4443503 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |