JP4421791B2

JP4421791B2 - Level shift circuit

Info

Publication number: JP4421791B2
Application number: JP2001204970A
Authority: JP
Inventors: 昇一新田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-07-05
Filing date: 2001-07-05
Publication date: 2010-02-24
Anticipated expiration: 2021-07-05
Also published as: JP2003017997A

Description

【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧で動作する２つの回路ブロック間のインタフェースを行うレベルシフト回路に関し、特に、ＬＳＩ等の１チップＩＣ内の回路ブロックごとに電源のオン／オフ制御するパワーマネージメント制御が行われる該回路ブロック間のインタフェースを行うレベルシフト回路に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの微細化によって集積度が向上してきており、数多くの回路を１チップに収められるようになってきている。このような場合、ＬＳＩの低消費電力化を図るために、回路ブロックごとに電源系を別けるパワーマネージメントを実施していた。このため、異なる電源系の回路ブロック間での信号の入出力を行うためにレベルシフト回路が使用されていた。
【０００３】
図４は、従来のレベルシフト回路の例を示した回路図である。図４のレベルシフト回路１００は、第１電源電圧Ｖｄｄ１を電源とするインバータ１０１と、ゲートに第１電源電圧Ｖｄｄ１が印加されているＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１０２と、第１電源電圧Ｖｄｄ１よりも高い電圧である第２電源電圧Ｖｄｄ２を電源とするラッチ回路１０３とで構成されている。第１電源電圧Ｖｄｄ１を電源とする第１論理回路１０４から出力された信号は、レベルシフト回路１００の入力端ＳＩＮに入力され、インバータ１０１、ＮＭＯＳトランジスタ１０２及びラッチ回路１０３を介して出力端ＯＵＴから第２電源電圧Ｖｄｄ２で動作する第２論理回路１０５に出力される。
【０００４】
以下、第１電源電圧Ｖｄｄ１を１.５Ｖ、第２電源電圧Ｖｄｄ２を３.０Ｖ、ＮＭＯＳトランジスタ１０２のしきい値電圧を０.５Ｖとした場合を例にして説明する。入力端ＳＩＮにハイ（Ｈｉｇｈ）レベルの信号（＝１.５Ｖ）が入力されると、該信号はインバータ１０１で信号レベルがロー（Ｌｏｗ）レベルに反転される。ＮＭＯＳトランジスタ１０２のゲートには第１電源電圧Ｖｄｄ１が印加されており、ＮＭＯＳトランジスタ１０２はオンして導通状態にあることから、インバータ１０１の出力信号であるローレベルの信号（＝０Ｖ）は、ＮＭＯＳトランジスタ１０２を介してラッチ回路１０３のインバータ１１０の入力端に出力される。
【０００５】
インバータ１１０の出力端はハイレベルとなり、出力端ＯＵＴからハイレベルの信号（＝３.０Ｖ）が出力されると共に、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１１１はオフして遮断状態となる。このように、振幅Ｖｄｄ１のハイレベルの信号が、振幅Ｖｄｄ２のハイレベルの信号にレベルシフトされて出力端ＯＵＴから出力される。
【０００６】
次に、入力端ＳＩＮにローレベルの信号が入力されると、インバータ１０１の出力端はハイレベル（＝１.５Ｖ）になる。ＮＭＯＳトランジスタ１０２のゲートには１.５Ｖが印加されていることから、インバータ１１０の入力端に、第１電源電圧１.５ＶからＮＭＯＳトランジスタ１０２のしきい値電圧０.５Ｖだけ低下した１.０Ｖの電圧が印加されるとＮＭＯＳトランジスタ１０２はオフして遮断状態となる。
【０００７】
ここで、インバータ１１０のしきい値を１.０Ｖ以下に設定しておくことにより、インバータ１１０の出力端はローレベル（＝０Ｖ）になり、ＰＭＯＳトランジスタ１１１のゲート及び出力端ＯＵＴが共にローレベルになる。ＰＭＯＳトランジスタ１１１はオンして導通状態となり、インバータ１１０の入力端は３.０Ｖになることによって、インバータ１１０内で貫通電流が流れないようにする。
【０００８】
【発明が解決しようとする課題】
しかしこのような構成では、パワーマネージメント制御が行われて第１電源電圧Ｖｄｄ１の供給が停止すると、インバータ１０１及びＮＭＯＳトランジスタ１０２は共にオフし、このときＰＭＯＳトランジスタ１１１がオンしていなければ、インバータ１１０の入力端は不定となりラッチ回路１０３が誤動作して、第２論理回路１０５が正常に動作できなくなるという問題があった。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、パワーマネージメント制御時においても誤動作することなく、所定の信号を出力することができるレベルシフト回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るレベルシフト回路は、所定の第１電源電圧を電源として動作する第１の回路から出力された信号をレベルシフトさせて、該第１電源電圧よりも高い所定の電圧の第２電源電圧を電源として動作する第２の回路へ出力するレベルシフト回路において、
上記第１の回路から出力された信号の入力制御を行うスイッチング素子からなるスイッチング部と、
上記第１電源電圧の電圧に応じて該スイッチング素子の動作制御を行う、第１電源電圧を電源として動作する第１制御回路部と、
上記スイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧にレベルシフトすると共に該信号レベルをラッチして上記第２の回路に出力する、第２電源電圧を電源として動作するラッチ回路部と、
上記第１電源電圧の電圧に応じて該ラッチ回路部の動作制御を行う、第２電源電圧を電源として動作する第２制御回路部と、
を備え、
上記第１制御回路部は、第１電源電圧があらかじめ設定された所定値以下になると、上記スイッチング部に対して第１の回路部からの信号の出力を停止させ、第１電源電圧が該所定値を超えている場合、上記スイッチング部に対して第１の回路部からの信号を上記ラッチ回路部に出力させ、上記第２制御回路部は、第１電源電圧があらかじめ設定された上記所定値以下になると、上記ラッチ回路部に対して所定の２値の信号を出力させるものである。
【００１２】
この場合、上記第２制御回路部は、第１電源電圧が上記所定値を超えている場合、ラッチ回路部に対してスイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧値にレベルシフトさせて出力させるようにする。
【００１３】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態におけるレベルシフト回路の構成例を示した図である。
図１のレベルシフト回路１は、第１電源電圧Ｖｄｄ１を電源とする第１論理回路２からの論理信号をレベルシフトさせて、第１電源電圧Ｖｄｄ１よりも大きい第２電源電圧Ｖｄｄ２を電源とする第２論理回路３に出力する。
【００１４】
レベルシフト回路１は、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１１と、ラッチ回路１２と、第１電源電圧Ｖｄｄ１の電圧値に応じてＮＭＯＳトランジスタ１１の動作制御を行う第１制御回路１３と、第１電源電圧Ｖｄｄ１の電圧値に応じてラッチ回路１２の動作制御を行う第２制御回路１４とで構成されている。第１制御回路１３は、第１電源電圧Ｖｄｄ１があらかじめ設定された所定値α以下になるとローレベルの制御信号Ｓ１Ｂを、第１電源電圧Ｖｄｄ１が所定値αを超えるとハイレベルの制御信号Ｓ１ＢをそれぞれＮＭＯＳトランジスタ１１のゲートに出力する。ＮＭＯＳトランジスタ１１は、該制御信号Ｓ１Ｂに応じて、第１論理回路２からの論理信号が入力される入力端ＳＩＮとラッチ回路１２との接続制御を行う。
【００１５】
ラッチ回路１２は、ＮＡＮＤ回路２１とインバータ２２，２３とで構成されており、ＮＡＮＤ回路２１、インバータ２２及び２３は、第２電源電圧Ｖｄｄ２を電源として動作する。ＮＡＮＤ回路２１において、一方の入力端にはＮＭＯＳトランジスタ１１のソースが接続され、他方の入力端には第２制御回路１４からの制御信号Ｓ２Ｂが入力される。更に、ＮＡＮＤ回路２１の出力端は、インバータ２２を介してＮＡＮＤ回路２１の上記一方の入力端に接続されると共に、インバータ２３を介して出力端ＯＵＴに接続されている。
【００１６】
一方、第２制御回路１４は、第１制御回路１３から第１電源電圧Ｖｄｄ１が所定値α以下になったことを示す信号が入力されるとローレベルの制御信号Ｓ２Ｂを、第１電源電圧Ｖｄｄ１が所定値αを超えたことを示す信号が入力されるとハイレベルの制御信号Ｓ２ＢをそれぞれＮＡＮＤ回路２１の他方の入力端に出力する。
【００１７】
次に、図２は、第１制御回路１３及び第２制御回路１４の回路例を示した図であり、図２を用いて第１制御回路１３及び第２制御回路１４の回路構成について説明する。
第１制御回路１３は、所定の基準電圧ＶＲＥＦを生成して出力する基準電圧発生回路３０と、抵抗３８及び３９で第１電源電圧Ｖｄｄ１を分圧して出力する分圧回路３１と、基準電圧ＶＲＥＦと分圧回路３１からの分圧電圧ＶＦＢとを比較し、該比較結果に応じた２値の信号を出力する比較器３２とを備えている。なお、比較器３２において、非反転入力端に基準電圧ＶＲＥＦが入力されると共に反転入力端に上記分圧電圧ＶＦＢが入力されている。
【００１８】
更に、第１制御回路１３は、比較器３２の出力信号の信号レベルを反転させるためのインバータ３３と、該インバータ３３の出力信号の信号レベルを反転させるインバータ３４と、ＰＭＯＳトランジスタ３５と、ＮＭＯＳトランジスタ３６と、抵抗３７とを備えている。第１電源電圧Ｖｄｄ１と接地との間には、ＰＭＯＳトランジスタ３５と抵抗３７との直列回路が接続され、抵抗３７と並列にＮＭＯＳトランジスタ３６が接続されている。
【００１９】
ＰＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ３６及び抵抗３７の接続部からＮＭＯＳトランジスタ１１への制御信号Ｓ１Ｂが出力され、インバータ３４の出力信号は、ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３６の各ゲートに出力される。また、インバータ３３からの出力信号は、第２制御回路１４にも出力される。なお、基準電圧発生回路３０、比較器３２及びインバータ３３，３４は、第１電源電圧Ｖｄｄ１を電源として動作する。
【００２０】
一方、第２制御回路１４は、第１制御回路１３のインバータ３３から入力された信号の信号レベルを反転させるインバータ４１と、ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４３と、抵抗４４とで構成されている。第２電源電圧Ｖｄｄ２と接地との間には、ＰＭＯＳトランジスタ４２と抵抗４４との直列回路が接続され、抵抗４４と並列にＮＭＯＳトランジスタ４３が接続されている。ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３及び抵抗４４の接続部からＮＡＮＤ回路２１への制御信号Ｓ２Ｂが出力され、インバータ４１の出力信号は、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３の各ゲートに出力される。なお、インバータ４１は、第２電源電圧Ｖｄｄ２を電源として動作し、インバータ３３の出力がハイレベルのときに、出力端がローレベルになるようにインバータ４１のしきい値電圧を設定しておく。
【００２１】
このような構成において、第１電源電圧Ｖｄｄ１が所定値α以下、すなわち分圧電圧ＶＦＢが基準電圧ＶＲＥＦ以下になると、比較器３２の出力端はハイレベルとなり、ＰＭＯＳトランジスタ３５はオフして遮断状態となり、ＮＭＯＳトランジスタ３６はオンして導通状態となる。このため、第１制御回路１３は、ローレベルの制御信号Ｓ１Ｂを出力する。また、この際、インバータ３３から第２制御回路１４にローレベルの信号が出力され、第２制御回路１４において、ＰＭＯＳトランジスタ４２はオフして遮断状態となり、ＮＭＯＳトランジスタ４３はオンして導通状態となることから、ローレベルの制御信号Ｓ２Ｂを出力する。
【００２２】
これらのことから、ＮＭＯＳトランジスタ１１はオフして遮断状態になると共に、ラッチ回路１２のＮＡＮＤ回路２１の出力端はハイレベルになり、出力端ＯＵＴからはローレベルの信号が出力される。なお、ＮＡＮＤ回路２１において、一方の入力端が制御信号Ｓ２Ｂによってローレベルになると共に、他方の入力端においてもインバータ２２によってローレベルになる。
【００２３】
次に、第１電源電圧Ｖｄｄ１が所定値αを超える、すなわち分圧電圧ＶＦＢが基準電圧ＶＲＥＦを超えると、比較器３２の出力端はローレベルとなり、ＰＭＯＳトランジスタ３５はオンして導通状態となり、ＮＭＯＳトランジスタ３６はオフして遮断状態となる。このため、第１制御回路１３は、ハイレベルの制御信号Ｓ１Ｂを出力する。また、この際、インバータ３３から第２制御回路１４にハイレベルの信号が出力され、第２制御回路１４において、ＰＭＯＳトランジスタ４２はオンして導通状態となり、ＮＭＯＳトランジスタ４３はオフして遮断状態となることから、ハイレベルの制御信号Ｓ２Ｂを出力する。
【００２４】
これらのことから、ＮＭＯＳトランジスタ１１はオンして導通状態になると共に、ラッチ回路１２のＮＡＮＤ回路２１は、ＮＭＯＳトランジスタ１１を介して入力される信号の信号レベルを反転させた信号を出力し、出力端ＯＵＴからはＮＭＯＳトランジスタ１１を介して入力された信号と同じ信号レベルの信号が出力される。
【００２５】
例えば、第１電源電圧Ｖｄｄ１を１.５Ｖ、第２電源電圧Ｖｄｄ２を３.０Ｖ、ＮＭＯＳトランジスタ１１のしきい値電圧を０.５Ｖとした場合を例にして、第１電源電圧Ｖｄｄ１が所定値αを超えているときの動作について説明する。入力端ＳＩＮに１.５Ｖのハイレベルの信号が入力されると、ＮＭＯＳトランジスタ１１のゲートには第１制御回路１３から１.５Ｖのハイレベルの制御信号Ｓ１Ｂが入力されることから、ＮＭＯＳトランジスタ１１はオンする。
【００２６】
ＮＭＯＳトランジスタ１１がオンして、ＮＡＮＤ回路２１の入力端に、第１電源電圧Ｖｄｄ１の１.５ＶからＮＭＯＳトランジスタ１１のしきい値電圧０.５Ｖだけ低下した１.０Ｖの電圧が印加されるとＮＭＯＳトランジスタ１１はオフして遮断状態となる。ここで、ＮＡＮＤ回路２１のしきい値を１.０Ｖ以下に設定しておくことにより、ＮＡＮＤ回路２１の出力端はローレベル（＝０Ｖ）になり、インバータ２３によって出力端ＯＵＴに３.０Ｖのハイレベルの信号が出力される。このとき、ＮＭＯＳトランジスタ１１が接続されるＮＡＮＤ回路２１の入力端には、インバータ２２を介して３.０Ｖのハイレベルの信号が入力される。
【００２７】
次に、入力端ＳＩＮにローレベルの信号（＝０Ｖ）が入力されると、ＮＭＯＳトランジスタ１１のゲートには１.５Ｖのハイレベルの制御信号Ｓ１Ｂが入力されており、ＮＭＯＳトランジスタ１１はオンして導通状態にあることから、入力端ＳＩＮに入力されたローレベルの信号（＝０Ｖ）は、ＮＭＯＳトランジスタ１１を介してラッチ回路１２におけるＮＡＮＤ回路２１の一方の入力端に出力される。ＮＡＮＤ回路２１の出力端は３.０Ｖのハイレベルになり、インバータ２３によって出力端ＯＵＴにローレベルの信号（＝０Ｖ）が出力される。このとき、ＮＭＯＳトランジスタ１１が接続されるＮＡＮＤ回路２１の入力端には、インバータ２２を介してローレベルの信号（＝０Ｖ）が入力される。
【００２８】
次に、第１電源電圧Ｖｄｄ１が所定値α以下になると、第１制御回路１３からローレベルの制御信号Ｓ１Ｂ（＝０Ｖ）が出力されると共に、第２制御回路１４からローレベルの制御信号Ｓ２Ｂ（＝０Ｖ）が出力される。このことから、ＮＭＯＳトランジスタ１１はオフして遮断状態になると共に、ＮＡＮＤ回路２１の出力端は、ＮＭＯＳトランジスタ１１に接続された入力端のレベルに関係なくハイレベル（＝３.０Ｖ）になり、インバータ２３によって出力端ＯＵＴにローレベルの信号（＝０Ｖ）が出力される。このとき、ＮＭＯＳトランジスタ１１が接続されるＮＡＮＤ回路２１の入力端には、インバータ２２を介してローレベルの信号（＝０Ｖ）が入力される。
【００２９】
ここで、上記説明では第１電源電圧Ｖｄｄ１が所定値α以下のときに、出力端ＯＵＴはローレベルになるようにしたが、第１電源電圧Ｖｄｄ１が所定値α以下のときに、出力端ＯＵＴはハイレベルになるようにしてもよく、このようにした場合のレベルシフト回路を図３に示す。なお、図３では、図１と同じものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１のラッチ回路１２の回路構成を変えたことにあり、これに伴って図１のラッチ回路１２をラッチ回路１２ａにし、図１のレベルシフト回路１をレベルシフト回路１ａにした。
【００３０】
レベルシフト回路１ａのラッチ回路１２ａにおいて、ＮＭＯＳトランジスタ１１と出力端ＯＵＴとの間にインバータ２２と２３との直列回路が接続され、インバータ２２の入力端にはＮＡＮＤ回路２１の出力端が、インバータ２２の出力端には、ＮＡＮＤ回路２１の一方の入力端が接続されている。更に、ＮＡＮＤ回路２１の他方の入力端には、第２制御回路１４からの制御信号Ｓ２Ｂが入力される。このような構成にすることにより、第１電源電圧Ｖｄｄ１が所定値α以下になると、出力端ＯＵＴからハイレベルの信号（＝３.０Ｖ）を出力させることができる。
【００３１】
このように、本実施の形態におけるレベルシフト回路は、第１電源電圧Ｖｄｄ１が所定値α以下になると、第１制御回路１３はＮＭＯＳトランジスタ１１をオフさせて遮断状態にすると共に、第２制御回路１４は、ラッチ回路に対して０Ｖのローレベル信号又は第２電源電圧Ｖｄｄ２の電圧のハイレベル信号のいずれかを出力させるようにした。このことから、パワーマネージメント制御時においても誤動作することなく、所定の信号を出力させることができる。
【００３２】
なお、上記実施の形態では、説明を分かりやすくするため、第１論理回路２から第２論理回路３への１つの信号に対応したレベルシフト回路を例にして説明したが、これは一例であり、本発明はこれに限定するものではなく、レベルシフトさせる必要がある信号ごとにレベルシフト回路１又は１ａを設けるようにしてもよい。
【００３３】
【発明の効果】
上記の説明から明らかなように、本発明のレベルシフト回路によれば、第１電源電圧があらかじめ設定された所定値以下になると、上記スイッチング部に対して第１の回路部からの信号の出力を停止させ、第１電源電圧が該所定値を超えている場合、上記スイッチング部に対して第１の回路部からの信号を上記ラッチ回路部に出力させるようにした。このようにしたことから、ＬＳＩ等の１チップＩＣ内の回路ブロックごとに電源のオン／オフ制御するパワーマネージメント制御時においても誤動作することなく、所定の信号を出力させることができ、パワーマネージメント制御時における第２の回路の誤動作を防止することができるため、信頼性の向上を図ることができる。
【００３４】
また、第１電源電圧があらかじめ設定された所定値以下になると、ラッチ回路部に対して所定の２値の信号を出力させるようにした。このことから、パワーマネージメント制御時に第１電源電圧が供給されなくなった場合に、ラッチ回路部から所定の信号を出力させることができ、パワーマネージメント制御時における第２の回路の仕様に応じた信号を出力することができ、汎用性を高めることができる。
【００３５】
この場合、第１電源電圧が所定値を超えている場合、ラッチ回路部に対してスイッチング素子を介して入力された第１の回路からの信号の振幅を第２電源電圧値にレベルシフトさせて出力させるようにした。このことから、第１電源電圧が供給されている場合は、通常のレベルシフト回路として動作させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるレベルシフト回路の構成例を示した図である。
【図２】図１における第１制御回路１３及び第２制御回路１４の回路例を示した図である。
【図３】本発明の実施の形態におけるレベルシフト回路の他の構成例を示した図である。
【図４】従来のレベルシフト回路の構成例を示した図である。
【符号の説明】
１，１ａレベルシフト回路
２第１論理回路
３第２論理回路
１１ＮＭＯＳトランジスタ
１２，１２ａラッチ回路
１３第１制御回路
１４第２制御回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a level shift circuit that performs an interface between two circuit blocks that operate with different power supply voltages, and in particular, power management control that performs on / off control of power for each circuit block in one chip IC such as an LSI is performed. The present invention relates to a level shift circuit for interfacing between the circuit blocks.
[0002]
[Prior art]
In recent years, the degree of integration has been improved by miniaturization of LSI, and many circuits can be accommodated in one chip. In such a case, in order to reduce the power consumption of the LSI, power management is performed in which a power supply system is separated for each circuit block. For this reason, a level shift circuit has been used to input and output signals between circuit blocks of different power supply systems.
[0003]
FIG. 4 is a circuit diagram showing an example of a conventional level shift circuit. The level shift circuit 100 of FIG. 4 includes an inverter 101 that uses a first power supply voltage Vdd1 as a power supply, an N-channel MOS transistor (hereinafter referred to as an NMOS transistor) 102 that has a first power supply voltage Vdd1 applied to its gate, The latch circuit 103 includes a second power supply voltage Vdd2 that is higher than the first power supply voltage Vdd1 as a power supply. A signal output from the first logic circuit 104 using the first power supply voltage Vdd1 as a power source is input to the input terminal SIN of the level shift circuit 100, and is output from the output terminal OUT via the inverter 101, the NMOS transistor 102, and the latch circuit 103. It is output to the second logic circuit 105 that operates at the second power supply voltage Vdd2.
[0004]
Hereinafter, a case where the first power supply voltage Vdd1 is 1.5V, the second power supply voltage Vdd2 is 3.0V, and the threshold voltage of the NMOS transistor 102 is 0.5V will be described as an example. When a high level signal (= 1.5 V) is input to the input terminal SIN, the signal level of the signal is inverted by the inverter 101 to a low level. Since the first power supply voltage Vdd1 is applied to the gate of the NMOS transistor 102 and the NMOS transistor 102 is turned on and is in a conductive state, the low level signal (= 0V) that is the output signal of the inverter 101 is The signal is output to the input terminal of the inverter 110 of the latch circuit 103 via the transistor 102.
[0005]
The output terminal of the inverter 110 is at a high level, a high level signal (= 3.0 V) is output from the output terminal OUT, and a P-channel MOS transistor (hereinafter referred to as a PMOS transistor) 111 is turned off to be cut off. It becomes. In this way, the high level signal having the amplitude Vdd1 is level-shifted to the high level signal having the amplitude Vdd2, and is output from the output terminal OUT.
[0006]
Next, when a low level signal is input to the input terminal SIN, the output terminal of the inverter 101 becomes high level (= 1.5 V). Since 1.5 V is applied to the gate of the NMOS transistor 102, 1.0 V, which is decreased by the threshold voltage 0.5 V of the NMOS transistor 102 from the first power supply voltage 1.5 V, is applied to the input terminal of the inverter 110. Is applied, the NMOS transistor 102 is turned off and is turned off.
[0007]
Here, by setting the threshold value of the inverter 110 to 1.0 V or less, the output terminal of the inverter 110 becomes low level (= 0 V), and both the gate of the PMOS transistor 111 and the output terminal OUT are at low level. become. The PMOS transistor 111 is turned on and becomes conductive, and the input terminal of the inverter 110 becomes 3.0 V so that no through current flows in the inverter 110.
[0008]
[Problems to be solved by the invention]
However, in such a configuration, when the power management control is performed and the supply of the first power supply voltage Vdd1 is stopped, both the inverter 101 and the NMOS transistor 102 are turned off. At this time, if the PMOS transistor 111 is not turned on, the inverter 110 The input terminal becomes unstable and the latch circuit 103 malfunctions, causing a problem that the second logic circuit 105 cannot operate normally.
[0009]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a level shift circuit that can output a predetermined signal without malfunction even during power management control. .
[0010]
[Means for Solving the Problems]
The level shift circuit according to the present invention level-shifts a signal output from a first circuit that operates using a predetermined first power supply voltage as a power supply, and a second power supply having a predetermined voltage higher than the first power supply voltage. In a level shift circuit that outputs a voltage to a second circuit that operates as a power supply,
A switching unit including a switching element that performs input control of a signal output from the first circuit;
A first control circuit that operates using the first power supply voltage as a power supply, and controls the operation of the switching element in accordance with the voltage of the first power supply voltage;
And outputs to the second circuit latches the signal level while level shifting the amplitude to a second power supply voltage signal from the first circuit input via the switching element, the power of the second power supply voltage A latch circuit section operating as
A second control circuit unit that operates using the second power supply voltage as a power source, and controls the operation of the latch circuit unit according to the voltage of the first power supply voltage;
With
It said first control circuit, when the first power supply voltage falls below a predetermined value, the output signal from the first circuit portion with respect to the switching unit is stopped, the first power supply voltage is the predetermined If it exceeds the value, the signal from the first circuit portion with respect to the switching unit is output to the latch circuit, the second control circuit section, the predetermined value the first power supply voltage is set in advance It becomes below a shall to output a signal of a predetermined binary respect to the latch circuit.
[0012]
In this case, when the first power supply voltage exceeds the predetermined value, the second control circuit unit sets the amplitude of the signal from the first circuit input to the latch circuit unit via the switching element. The level is shifted to two power supply voltage values and output.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Next, the present invention will be described in detail based on the embodiments shown in the drawings.
FIG. 1 is a diagram illustrating a configuration example of a level shift circuit according to an embodiment of the present invention.
The level shift circuit 1 in FIG. 1 shifts the level of the logic signal from the first logic circuit 2 that uses the first power supply voltage Vdd1 as a power supply, and uses the second power supply voltage Vdd2 that is higher than the first power supply voltage Vdd1 as the power supply. Output to the second logic circuit 3.
[0014]
The level shift circuit 1 includes an N-channel MOS transistor (hereinafter referred to as an NMOS transistor) 11, a latch circuit 12, and a first control circuit that controls the operation of the NMOS transistor 11 according to the voltage value of the first power supply voltage Vdd1. 13 and a second control circuit 14 that controls the operation of the latch circuit 12 in accordance with the voltage value of the first power supply voltage Vdd1. The first control circuit 13 outputs a low-level control signal S1B when the first power supply voltage Vdd1 falls below a predetermined value α set in advance, and a high-level control signal S1B when the first power supply voltage Vdd1 exceeds the predetermined value α. Each is output to the gate of the NMOS transistor 11. The NMOS transistor 11 controls connection between the input terminal SIN to which the logic signal from the first logic circuit 2 is input and the latch circuit 12 in accordance with the control signal S1B.
[0015]
The latch circuit 12 includes a NAND circuit 21 and inverters 22 and 23. The NAND circuit 21 and the inverters 22 and 23 operate using the second power supply voltage Vdd2 as a power source. In the NAND circuit 21, the source of the NMOS transistor 11 is connected to one input terminal, and the control signal S2B from the second control circuit 14 is input to the other input terminal. Further, the output terminal of the NAND circuit 21 is connected to the one input terminal of the NAND circuit 21 through the inverter 22 and is connected to the output terminal OUT through the inverter 23.
[0016]
On the other hand, when the second control circuit 14 receives a signal indicating that the first power supply voltage Vdd1 has become equal to or lower than the predetermined value α from the first control circuit 13, the second control circuit 14 outputs the low-level control signal S2B to the first power supply voltage Vdd1. Is input to the other input terminal of the NAND circuit 21, respectively, when a signal indicating that exceeds the predetermined value α is input.
[0017]
Next, FIG. 2 is a diagram showing circuit examples of the first control circuit 13 and the second control circuit 14, and the circuit configurations of the first control circuit 13 and the second control circuit 14 will be described with reference to FIG. .
The first control circuit 13 includes a reference voltage generating circuit 30 that generates and outputs a predetermined reference voltage VREF, a voltage dividing circuit 31 that divides and outputs the first power supply voltage Vdd1 by resistors 38 and 39, and a reference voltage VREF. And a divided voltage VFB from the voltage dividing circuit 31 and a comparator 32 for outputting a binary signal corresponding to the comparison result. In the comparator 32, the reference voltage VREF is input to the non-inverting input terminal, and the divided voltage VFB is input to the inverting input terminal.
[0018]
Further, the first control circuit 13 includes an inverter 33 for inverting the signal level of the output signal of the comparator 32, an inverter 34 for inverting the signal level of the output signal of the inverter 33, a PMOS transistor 35, and an NMOS transistor. 36 and a resistor 37. A series circuit of a PMOS transistor 35 and a resistor 37 is connected between the first power supply voltage Vdd 1 and the ground, and an NMOS transistor 36 is connected in parallel with the resistor 37.
[0019]
A control signal S1B to the NMOS transistor 11 is output from the connection portion of the PMOS transistor 35, the NMOS transistor 36, and the resistor 37, and an output signal of the inverter 34 is output to each gate of the PMOS transistor 35 and the NMOS transistor 36. The output signal from the inverter 33 is also output to the second control circuit 14. The reference voltage generation circuit 30, the comparator 32, and the inverters 33 and 34 operate using the first power supply voltage Vdd1 as a power supply.
[0020]
On the other hand, the second control circuit 14 includes an inverter 41 that inverts the signal level of the signal input from the inverter 33 of the first control circuit 13, a PMOS transistor 42, an NMOS transistor 43, and a resistor 44. . A series circuit of a PMOS transistor 42 and a resistor 44 is connected between the second power supply voltage Vdd 2 and the ground, and an NMOS transistor 43 is connected in parallel with the resistor 44. A control signal S2B to the NAND circuit 21 is output from the connection portion of the PMOS transistor 42, the NMOS transistor 43, and the resistor 44, and an output signal of the inverter 41 is output to each gate of the PMOS transistor 42 and the NMOS transistor 43. The inverter 41 operates using the second power supply voltage Vdd2 as a power supply, and sets the threshold voltage of the inverter 41 so that the output terminal is at a low level when the output of the inverter 33 is at a high level.
[0021]
In such a configuration, when the first power supply voltage Vdd1 is equal to or lower than the predetermined value α, that is, the divided voltage VFB is equal to or lower than the reference voltage VREF, the output terminal of the comparator 32 becomes high level, and the PMOS transistor 35 is turned off to be cut off. Thus, the NMOS transistor 36 is turned on and becomes conductive. Therefore, the first control circuit 13 outputs a low level control signal S1B. At this time, a low level signal is output from the inverter 33 to the second control circuit 14. In the second control circuit 14, the PMOS transistor 42 is turned off and the NMOS transistor 43 is turned on and turned on. Therefore, the low level control signal S2B is output.
[0022]
For these reasons, the NMOS transistor 11 is turned off to be cut off, the output terminal of the NAND circuit 21 of the latch circuit 12 is at a high level, and a low level signal is output from the output terminal OUT. In the NAND circuit 21, one input terminal is set to a low level by the control signal S2B, and the other input terminal is also set to a low level by the inverter 22.
[0023]
Next, when the first power supply voltage Vdd1 exceeds the predetermined value α, that is, when the divided voltage VFB exceeds the reference voltage VREF, the output terminal of the comparator 32 becomes low level, the PMOS transistor 35 is turned on and becomes conductive, The NMOS transistor 36 is turned off and is turned off. Therefore, the first control circuit 13 outputs a high level control signal S1B. At this time, a high level signal is output from the inverter 33 to the second control circuit 14, and in the second control circuit 14, the PMOS transistor 42 is turned on to be in a conductive state, and the NMOS transistor 43 is turned off to be in a cut-off state. Therefore, the high level control signal S2B is output.
[0024]
Therefore, the NMOS transistor 11 is turned on and becomes conductive, and the NAND circuit 21 of the latch circuit 12 outputs a signal obtained by inverting the signal level of the signal input through the NMOS transistor 11 and outputs it. A signal having the same signal level as the signal input via the NMOS transistor 11 is output from the terminal OUT.
[0025]
For example, when the first power supply voltage Vdd1 is 1.5V, the second power supply voltage Vdd2 is 3.0V, and the threshold voltage of the NMOS transistor 11 is 0.5V, the first power supply voltage Vdd1 is a predetermined value. The operation when α is exceeded will be described. When a high level signal of 1.5V is input to the input terminal SIN, a high level control signal S1B of 1.5V is input from the first control circuit 13 to the gate of the NMOS transistor 11, so that the NMOS transistor 11 turns on.
[0026]
When the NMOS transistor 11 is turned on and a voltage of 1.0 V, which is lower than the threshold voltage of the NMOS transistor 11 by 0.5 V, is applied to the input terminal of the NAND circuit 21 from 1.5 V of the first power supply voltage Vdd1. The NMOS transistor 11 is turned off and is turned off. Here, by setting the threshold value of the NAND circuit 21 to 1.0 V or less, the output terminal of the NAND circuit 21 becomes low level (= 0 V), and the inverter 23 outputs 3.0 V to the output terminal OUT. A high level signal is output. At this time, a high-level signal of 3.0 V is input to the input terminal of the NAND circuit 21 to which the NMOS transistor 11 is connected via the inverter 22.
[0027]
Next, when a low level signal (= 0V) is input to the input terminal SIN, a high level control signal S1B of 1.5V is input to the gate of the NMOS transistor 11, and the NMOS transistor 11 is turned on. Therefore, the low level signal (= 0 V) input to the input terminal SIN is output to one input terminal of the NAND circuit 21 in the latch circuit 12 through the NMOS transistor 11. The output terminal of the NAND circuit 21 becomes a high level of 3.0 V, and a low level signal (= 0 V) is output to the output terminal OUT by the inverter 23. At this time, a low level signal (= 0 V) is input to the input terminal of the NAND circuit 21 to which the NMOS transistor 11 is connected via the inverter 22.
[0028]
Next, when the first power supply voltage Vdd1 falls below a predetermined value α, the first control circuit 13 outputs a low level control signal S1B (= 0V) and the second control circuit 14 outputs a low level control signal S2B. (= 0V) is output. As a result, the NMOS transistor 11 is turned off and cut off, and the output terminal of the NAND circuit 21 is at a high level (= 3.0 V) regardless of the level of the input terminal connected to the NMOS transistor 11. The inverter 23 outputs a low level signal (= 0V) to the output terminal OUT. At this time, a low level signal (= 0 V) is input to the input terminal of the NAND circuit 21 to which the NMOS transistor 11 is connected via the inverter 22.
[0029]
Here, in the above description, the output terminal OUT is set to the low level when the first power supply voltage Vdd1 is equal to or lower than the predetermined value α. However, when the first power supply voltage Vdd1 is equal to or lower than the predetermined value α, the output terminal OUT is set. May be at a high level, and a level shift circuit in such a case is shown in FIG. In FIG. 3, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted here, and only differences from FIG. 1 are described.
3 differs from FIG. 1 in that the circuit configuration of the latch circuit 12 in FIG. 1 is changed. Accordingly, the latch circuit 12 in FIG. 1 is changed to a latch circuit 12a, and the level shift circuit 1 in FIG. Is a level shift circuit 1a.
[0030]
In the latch circuit 12 a of the level shift circuit 1 a, a series circuit of inverters 22 and 23 is connected between the NMOS transistor 11 and the output terminal OUT, and the output terminal of the NAND circuit 21 is connected to the input terminal of the inverter 22. Is connected to one input terminal of the NAND circuit 21. Further, the control signal S2B from the second control circuit 14 is input to the other input terminal of the NAND circuit 21. With this configuration, when the first power supply voltage Vdd1 is equal to or lower than the predetermined value α, a high level signal (= 3.0 V) can be output from the output terminal OUT.
[0031]
As described above, in the level shift circuit according to the present embodiment, when the first power supply voltage Vdd1 becomes equal to or less than the predetermined value α, the first control circuit 13 turns off the NMOS transistor 11 to turn off the second control circuit. No. 14 causes the latch circuit to output either a low level signal of 0 V or a high level signal of the voltage of the second power supply voltage Vdd2. Thus, a predetermined signal can be output without malfunction even during power management control.
[0032]
In the above embodiment, the level shift circuit corresponding to one signal from the first logic circuit 2 to the second logic circuit 3 has been described as an example in order to make the description easy to understand, but this is an example. The present invention is not limited to this, and the level shift circuit 1 or 1a may be provided for each signal that needs to be level shifted.
[0033]
【The invention's effect】
As is apparent from the above description, according to the level shift circuit of the present invention, when the first power supply voltage is equal to or lower than a predetermined value set in advance, the signal output from the first circuit unit to the switching unit is performed. When the first power supply voltage exceeds the predetermined value, the signal from the first circuit unit is output to the latch circuit unit to the switching unit. As a result, a predetermined signal can be output without malfunction even during power management control for power on / off control for each circuit block in a single chip IC such as an LSI. Since the malfunction of the second circuit at the time can be prevented, the reliability can be improved.
[0034]
Further, when the first power supply voltage is equal to or lower than a predetermined value set in advance, a predetermined binary signal is output to the latch circuit unit. Therefore, when the first power supply voltage is not supplied during power management control, a predetermined signal can be output from the latch circuit unit, and a signal corresponding to the specification of the second circuit during power management control can be output. It can output, and versatility can be improved.
[0035]
In this case, when the first power supply voltage exceeds a predetermined value, the amplitude of the signal from the first circuit input to the latch circuit portion via the switching element is level-shifted to the second power supply voltage value. It was made to output. From this, when the first power supply voltage is supplied, it can be operated as a normal level shift circuit.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration example of a level shift circuit according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating a circuit example of a first control circuit 13 and a second control circuit 14 in FIG.
FIG. 3 is a diagram showing another configuration example of the level shift circuit in the embodiment of the present invention.
FIG. 4 is a diagram showing a configuration example of a conventional level shift circuit.
[Explanation of symbols]
1, 1a level shift circuit 2 first logic circuit 3 second logic circuit 11 NMOS transistors 12 and 12a latch circuit 13 first control circuit 14 second control circuit

Claims

A signal output from a first circuit that operates using a predetermined first power supply voltage as a power supply is level-shifted, and a second power supply that operates using a second power supply voltage of a predetermined voltage higher than the first power supply voltage as a power supply. In the level shift circuit that outputs to the circuit,
A switching unit including a switching element that performs input control of a signal output from the first circuit;
A first control circuit that operates using the first power supply voltage as a power supply, and controls the operation of the switching element in accordance with the voltage of the first power supply voltage;
The amplitude of the signal from the first circuit input via the switching element is level-shifted to the second power supply voltage, and the signal level is latched and output to the second circuit. A latch circuit section operating as
A second control circuit unit that operates using the second power supply voltage as a power source, and controls the operation of the latch circuit unit according to the voltage of the first power supply voltage;
With
The first control circuit unit stops the switching unit from outputting a signal from the first circuit unit when the first power supply voltage is equal to or lower than a predetermined value set in advance, and the first power supply voltage is When the value exceeds the value, the switching unit outputs a signal from the first circuit unit to the latch circuit unit, and the second control circuit unit sets the first power supply voltage to the predetermined value set in advance. It becomes below the level shift circuit according to claim Rukoto to output a signal of a predetermined binary respect to the latch circuit.

When the first power supply voltage exceeds the predetermined value, the second control circuit unit sets the second amplitude of the signal from the first circuit input to the latch circuit unit via the switching element. 2. The level shift circuit according to claim 1, wherein the level shift circuit outputs the power supply voltage value after shifting the level.