JP4387601B2

JP4387601B2 - Digital amplifier

Info

Publication number: JP4387601B2
Application number: JP2001014285A
Authority: JP
Inventors: 仁幸田口; 剛塩見
Original assignee: Alpine Electronics Inc
Current assignee: Alpine Electronics Inc
Priority date: 2000-02-01
Filing date: 2001-01-23
Publication date: 2009-12-16
Anticipated expiration: 2021-01-23
Also published as: JP2001292040A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力されるデジタルデータの値に基づいて、スピーカ等の負荷を駆動するデジタルアンプに関する。
【０００２】
【従来の技術】
最近では、デジタル技術の発展に伴って、オーディオ信号をデジタル信号として記録し、再生するデジタルオーディオシステムが広く普及している。例えば、ＣＤ（コンパクトディスク）やＭＤ（ミニディスク）等がオーディオ信号に対応するデジタル信号の記録媒体として用いられており、これらの記録媒体に記録されたデジタル信号を読み出すことによりオーディオ音の再生が行われる。このように、オーディオ音をデジタル信号化して記録および再生を行うデジタルオーディオシステムでは、再生時の雑音が少なく、ダイナミックレンジを広くすることが可能であり、さらに、繰り返し再生を行っても記録された信号が劣化することもないことから、従来のアナログオーディオシステムに比較して飛躍的に音質を向上させることができる。また、最近では、従来のアナログアンプの代わりに、入力されたデジタル信号に基づいてスピーカ等の負荷を駆動するデジタルアンプが用いられるようになっている。
【０００３】
図７は、従来のデジタルアンプの構成を示す図である。図７に示すデジタルアンプ１００は、ＰＣＭ−ＰＷＭ変換部１１０、インバータ１２０、ドライバ１３０、１３２、トランジスタ１４０、１４２、１４４、１４６を含んで構成されている。ＰＣＭ−ＰＷＭ変換部１１０は、ｎビットのデジタルデータが入力されると、その値に応じたデューティ比を有するパルス信号を生成する。このパルス信号の論理状態に応じてドライバ１３０によって２つのトランジスタ１４０、１４４が駆動されるとともに、このパルス信号の論理状態をインバータ１２０によって反転した論理状態に応じて他のドライバ１３２によって他の２つのトランジスタ１４２、１４６のスイッチング動作が制御される。ドライバ１３０、１３２のそれぞれは、入力されるパルス信号の論理状態に応じて、正の動作電圧（＋Ｖcc）あるいは負の動作電圧（−Ｖcc）が交互に繰り返される駆動電圧を、対応する各トランジスタのゲートに印加する。
【０００４】
具体的には、ＰＣＭ−ＰＷＭ変換部１１０から出力されるパルス信号が直接入力されるドライバ１３０は、この入力されるパルス信号がハイレベルのときに正の動作電圧（＋Ｖcc）を出力することにより、接続された一方のトランジスタ１４０を駆動するとともに、入力されるパルス信号がローレベルのときに負の動作電圧（−Ｖcc）を出力することにより、接続された他方のトランジスタ１４４を駆動する。
【０００５】
また、ＰＣＭ−ＰＷＭ変換部１１０から出力されるパルス信号の論理状態を反転した信号が入力されるドライバ１３２は、この入力される信号がハイレベルのときに正の動作電圧（＋Ｖcc）を出力することにより、接続された一方のトランジスタ１４２を駆動するとともに、入力される信号がローレベルのときに負の動作電圧（−Ｖcc）を出力することにより、接続された他方のトランジスタ１４６を駆動する。
【０００６】
図８は、図７に示したデジタルアンプ１００の動作状態を示すタイミング図である。例えばＰＣＭ−ＰＷＭ変換部１１０に入力されるデジタルデータの値が「０」のときに、図８（Ａ）に示すようなデューティ比が５０％のパルス信号がＰＣＭ−ＰＷＭ変換部１１０によって生成される。このとき、負荷１５０の両端には、電位差が＋２Ｖccになる期間と、電気差が−２Ｖccとなる期間とが１対１になるように駆動電圧が印加されるため、見かけ上は信号が入力されない無信号入力状態となる。
【０００７】
また、ＰＣＭ−ＰＷＭ変換部１１０に入力されるデジタルデータの値が正のときには、図８（Ｂ）に示すようなデューティ比が５０％を越えるパルス信号がＰＣＭ−ＰＷＭ変換部１１０によって生成される。このとき、トランジスタ１４０、１４６のスイッチング動作がオン状態になっている期間の方が、他のトランジスタ１４２、１４４のスイッチング動作がオン状態になっている期間よりも長くなるため、負荷１５０の両端では、電位差が＋２Ｖccとなる期間の方が、電位差が−２Ｖccとなる期間よりも長くなり、一方向に駆動電流が流れる。
【０００８】
また、ＰＣＭ−ＰＷＭ変換部１１０に入力されるデジタルデータの値が負のときには、図８（Ｃ）に示すようなデューティ比が５０％未満のパルス信号がＰＣＭ−ＰＷＭ変換部１１０によって生成される。このとき、トランジスタ１４０、１４６のスイッチング動作がオン状態になっている期間の方が、他のトランジスタ１４２、１４４のスイッチング動作がオン状態になっている期間よりも短くなるため、負荷１５０の両端では、電位差が＋２Ｖccとなる期間の方が、電位差が−２Ｖccとなる期間よりも短くなり、反対方向に駆動電流が流れる。
【０００９】
このように、デジタルアンプ１００は、入力されるデジタルデータの値に応じた駆動電圧を生成して負荷１５０を駆動している。
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来のデジタルアンプ１００を用いた駆動方法においては、トランジスタ１４０〜１４６のスイッチング速度が速いため、各部品の動作速度を速くしなければならないという問題があった。例えば、一般にはダイナミックレンジの拡大等を目的としてオーバーサンプリング処理が行われるがこの倍数をｍ、サンプリング周波数をｆｓ、入力されるデジタルデータのビット数をｎとすると、最大スイッチング速度は、ｆｓ×ｍ×（２ⁿ−１）となる。したがって、ｆｓ＝４４．１ｋＨｚ、ｍ＝６４、ｎ＝１６とすると、スイッチング速度を非常に速くしなければならないことがわかる。
【００１１】
また、上述した従来のデジタルアンプ１００では、トランジスタ１４０〜１４６のスイッチング動作を制御するために、各ドライバは、入力されるパルス信号の２つの論理状態に対応した＋Ｖccと−Ｖccの２つの動作電圧を生成し、対応する各トランジスタのゲートに印加している。したがって、各ドライバは、正の動作電圧（＋Ｖcc）と負の動作電圧（−Ｖcc）の両方を交互に発生する必要があり、これらの電位差（±Ｖcc）が大きいことから、各トランジスタのゲートに印加する駆動電圧に歪みが発生しやすいという問題があった。図９は、従来のデジタルアンプに含まれるドライバによって各トランジスタのゲートに印加する駆動電圧の波形を示す図である。理論上は、図９（Ａ）に示すように、正の動作電圧（＋Ｖcc）と負の動作電圧（−Ｖcc）の間で瞬時に駆動電圧が切り替わることが望ましいが、実際には図９（Ｂ）に示すように、電圧波形の歪みが生じやすくなる。また、このように駆動電圧の２つの状態の電位差が大きいことから、それらの状態遷移が終了するまでに時間がかかり、スイッチング速度の高速化の妨げになっていた。
【００１２】
本発明は、このような点に鑑みて創作されたものであり、その目的は、スイッチング速度を低下させることができるととともに、駆動電圧波形の歪みの発生を抑えることができるデジタルアンプを提供することにある。
【００１３】
【課題を解決するための手段】
上述した課題を解決するために、本発明のデジタルアンプは、符号ビットが含まれるデジタルデータが入力されると、制御信号生成手段によってこの符号ビットを除くデジタルデータの各ビットの値に対応するデューティ比を有する制御信号を生成する。そして、符号ビットの値に応じて、この制御信号のディーティ比に応じたスイッチング動作を行う第１あるいは第２のスイッチング手段を選択することにより、負荷の一方の駆動用端子にこれらスイッチング手段によって発生する第１または第２の動作電圧が印加される。また、符号ビットの値に応じて、この符号ビットの値そのものに応じたスイッチング動作を行う第３あるいは第４のスイッチング手段を選択することにより、負荷の他方の駆動用端子にこれらのスイッチング手段によって発生する第３または第４の動作電圧が印加される。このように、符号ビットを除くデジタルデータの値に対応して第１あるいは第２のスイッチング手段を制御する制御信号が生成されるため、符号ビットを含むデジタルデータの全体を考慮してデューティ比が設定される場合に比べて、デューティ比を設定する分解能が約半分になり、スイッチング速度の低減が可能になる。また、負荷の２つの駆動用端子のそれぞれに同時に印加される第１および第２の動作電圧のいずれか一方と、第３および第４の動作電圧のいずれか一方は、生成動作が独立に制御されているため、それぞれの生成動作に必要な駆動電圧として従来のように正の動作電圧と負の動作電圧を交互に発生する必要がなく、この駆動電圧の変動範囲を小さくすることができ、駆動電圧波形の歪みの発生を防止するとともに、スイッチング速度の高速化の妨げになることを防止することが可能になる。
【００１４】
また、上述した第１および第２の動作電圧がともに駆動用端子に印加されていないときに、第３および第４のスイッチング手段を同時にオン状態に制御する第１の歪除去制御手段を備えることが望ましい。負荷の２つの駆動用端子の一方が電気的に開放状態になることを回避することができるため、負荷内部に逆起電力が発生した場合にこの逆起電力を放出することができ、デジタルアンプの出力信号に歪みが発生することを防止することができる。
【００１５】
また、本発明のデジタルアンプは、符号ビットが含まれるデジタルデータが入力されると、制御信号生成手段によってこの符号ビットを除くデジタルデータの各ビットの値に対応するデューティ比を有する制御信号を生成する。そして、符号ビットの値に応じて、この制御信号のディーティ比に応じたスイッチング動作を行う第５あるいは第６のスイッチング手段を選択することにより、負荷の一方の駆動用端子にこれらスイッチング手段によって発生する第５または第６の動作電圧が印加される。また、符号ビットの値に応じて、この符号ビットの値そのものに応じたスイッチング動作を行う第７あるいは第８のスイッチング手段を選択することにより、負荷の他方の駆動用端子にこれらのスイッチング手段によって発生する第７または第８の動作電圧が印加される。このように、符号ビットを除くデジタルデータの値に対応して第５あるいは第６のスイッチング手段を制御する制御信号が生成されるため、符号ビットを含むデジタルデータの全体を考慮してデューティ比が設定される場合に比べて、デューティ比を設定する分解能が約半分になり、スイッチング速度の低減が可能になる。また、負荷の２つの駆動用端子のそれぞれに同時に印加される第５および第６の動作電圧のいずれか一方と、第７および第８の動作電圧のいずれか一方は、生成動作が独立に制御されているため、それぞれの生成動作に必要な駆動電圧として従来のように正の動作電圧と負の動作電圧を交互に発生する必要がなく、この駆動電圧の変動範囲を小さくすることができ、駆動電圧波形の歪みの発生を防止するとともに、スイッチング速度の高速化の妨げになることを防止することが可能になる。
【００１６】
また、上述した第２の切替制御手段によって、２つの駆動用端子の一方に、第５および第６の動作電圧のいずれか一方が制御信号のデューティ比に対応して間欠的に印加されている場合に、この動作電圧が印加されないタイミングで、第５および第６の動作電圧のいずれか他方を印加する第２の歪除去制御手段を備えることが望ましい。負荷の２つの駆動用端子の一方が電気的に開放状態になることを回避することができるため、負荷内部に逆起電力が発生した場合にこの逆起電力を放出することができ、デジタルアンプの出力信号に歪みが発生することを防止することができる。
【００１８】
【発明の実施の形態】
以下、本発明を適用した一実施形態のデジタルアンプについて図面を参照しながら説明する。
〔第１の実施形態〕
図１は、第１の実施形態のデジタルアンプの構成を示す図である。図１に示すデジタルアンプ１０は、ＰＣＭ−ＰＷＭ変換部２０、切替制御部３０、ドライバ４２、４４、４６、４８、スイッチング部５０を含んで構成されている。
【００１９】
ＰＣＭ−ＰＷＭ変換部２０は、デジタルアンプ１０に入力されるｎビットの入力データの中の符号ビットを除く（ｎ−１）ビットの値に応じたデューティ比を有するパルス信号を生成する。例えば、ｎビットの入力データ中の最上位ビットａ_nが符号ビットの場合には、この符号ビットａ_nを除く第１ビットａ₁から第（ｎ−１）ビットａ_n-1までによって表される（ｎ−１）ビットデータの値に応じたデューティ比を有するパルス信号が生成される。したがって、本実施形態のＰＣＭ−ＰＷＭ変換部２０では、符号ビットａ_nを除く（ｎ−１）ビットデータの値が０である場合にデューティ比が０％に設定され、（ｎ−１）ビットデータの値が最大値である場合にデューティ比が所定値に設定される。
【００２０】
切替制御部３０は、入力される符号ビットａ_nの値に対応して、４つのドライバ４２、４４、４６、４８のいずれにスイッチング動作の制御を行わせるかの切り替え動作を行うものであり、インバータ３２と２つのアンドゲート３４、３６を含んで構成されている。２つのアンドゲート３４、３６のそれぞれの一方の入力端子には、ＰＣＭ−ＰＷＭ変換部２０から出力されるパルス信号が共通に入力されている。また、一方のアンドゲート３４の他方の入力端子には、符号ビットａ_nの値をインバータ３２によって反転したビットデータが入力されており、他方のアンドゲート３６の他方の入力端子には、符号ビットａ_nそのものが入力されている。
【００２１】
また、上述したインバータ３２から出力されるビットデータ（符号ビットａ_nの値を反転したビットデータ）がドライバ４８に入力されているとともに、符号ビットａ_nそのものがドライバ４６に入力されている。
したがって、符号ビットａ_nの値が“０”の場合には、ＰＣＭ−ＰＷＭ変換部２０から出力されるパルス信号が、一方のアンドゲート３４を介してドライバ４２に入力される。また、このとき符号ビットａ_nを反転したビットデータ“１”がドライバ４８に入力される。
【００２２】
反対に、符号ビットａ_nの値が“１”のときには、ＰＣＭ−ＰＷＭ変換部２０から出力されるパルス信号が、他方のアンドゲート３６を介してドライバ４４に入力される。また、このとき符号ビットａ_nそのものであるビットデータ“１”がドライバ４６に入力される。
【００２３】
スイッチング部５０は、負荷９０の両端のそれぞれに極性が異なる駆動電圧を印加するためにスイッチング動作を行うものであり、ゲート電圧を可変することによりソース・ドレイン間が導通状態あるいは遮断状態に制御される４つのトランジスタ５２、５４、５６、５８を含んで構成されている。
【００２４】
トランジスタ５２は、正の動作電圧（＋Ｖcc）を負荷９０の一方の端子Ａ（負荷９０に備わった２つの端子の一方をＡ、他方をＢとする）に選択的に印加するスイッチング動作を行う。このトランジスタ５２は、切替制御部３０内の一方のアンドゲート３４の出力信号に基づいて動作するドライバ４２によって駆動されて、スイッチング動作が制御される。
【００２５】
同様に、トランジスタ５４は、正の動作電圧を負荷９０の端子Ｂに選択的に印加するスイッチング動作を行う。このトランジスタ５４は、切替制御部３０内の他方のアンドゲート３６の出力信号に基づいて動作するドライバ４４によって駆動されて、スイッチング動作が制御される。また、トランジスタ５６は、負の動作電圧（−Ｖcc）を負荷９０の端子Ａに選択的に印加するスイッチング動作を行う。このトランジスタ５６は、符号ビットａ_nに基づいて動作するドライバ４６によって駆動されて、スイッチング動作が制御される。トランジスタ５８は、負の動作電圧を負荷９０の端子Ｂに選択的に印加するスイッチング動作を行う。このトランジスタ５８は、符号ビットａ_nを反転したビットデータに基づいて動作するドライバ４８によって駆動されて、スイッチング動作が制御される。
【００２６】
上述したＰＣＭ−ＰＷＭ変換部２０が制御信号生成手段に、切替制御部３０が第１の切替制御手段に、ドライバ４２、トランジスタ５２が第１のスイッチング手段に、ドライバ４４、トランジスタ５４が第２のスイッチング手段に、ドライバ４６、トランジスタ５６が第３のスイッチング手段に、ドライバ４８、トランジスタ５８が第４のスイッチング手段にそれぞれ対応する。
【００２７】
本実施形態のデジタルアンプ１０は上述した構成を有しており、次にその動作を説明する。図２は、本実施形態のデジタルアンプ１０の動作状態を示すタイミング図である。なお、本実施形態では、符号ビットａ_nの値と入力データの正負との関係が、ａ_n＝“０”のときに入力データが正、ａ_n＝“１”のときに入力データが負に設定されているものとする。また、図２（Ａ）は符号ビットａ_nの論理状態を示しており、図２（Ｂ）はＰＣＭ−ＰＷＭ変換部２０から出力される所定のデューティ比を有するパルス信号の波形を示している。また、図２（Ｃ）はアンドゲート３４から出力されるパルス信号の波形およびこのパルス信号に応じてドライバ４２によって駆動されるトランジスタ５２の動作状態を示し、図２（Ｄ）はアンドゲート３６から出力されるパルス信号の波形およびこのパルス信号に応じてドライバ４４によって駆動されるトランジスタ５４の動作状態を示している。また、図２（Ｅ）は符号ビットａ_nの値に応じてドライバ４６によって駆動されるトランジスタ５６の動作状態を示し、図２（Ｆ）は符号ビットａ_nの値を反転したビットデータに基づいてドライバ４８によって駆動されるトランジスタ５８の動作状態を示している。
【００２８】
なお、図２において、「Ｔ」はｎビットのデータがデジタルアンプ１０に入力される周期、すなわち、所定のサンプリング周波数を有するデジタルデータが直接入力される場合にはこのサンプリング周波数に対応した周期がＴとなる。また、所定のサンプリング周波数を有するデジタルデータに対してｍ倍のオーバーサンプリング処理が行われた後のデジタルデータが入力される場合には、サンプリング周波数に対応する周期を１／ｍ倍した周期がＴとなる。また、オーバーサンプリング処理回路をデジタルアンプ１０内に備える場合には、ＰＣＭ−ＰＷＭ変換部２０および切替制御部３０の前段にオーバーサンプリング処理回路を設け、ｎビットの入力データに対してオーバーサンプリング処理を行った後のデジタルデータをＰＣＭ−ＰＷＭ変換部２０および切替制御部３０に入力すればよい。
【００２９】
図２（Ｂ）に示すように、ＰＣＭ−ＰＷＭ変換部２０は、デジタルアンプ１０に入力されるｎビットの入力データの中の符号ビットを除く（ｎ−１）ビットの値に応じたデューティ比を有するパルス信号を生成して出力する。このとき、図２（Ａ）の区間▲１▼に示すように、符号ビットａ_nの値が“０”である場合には、この符号ビットａ_nの値をインバータ３２によって反転したビットデータ“１”がアンドゲート３４に入力されるため、アンドゲート３４からはＰＣＭ−ＰＷＭ変換部２０から入力されたパルス信号が出力される。また、他方のアンドゲート３６には、符号ビットａ_nの値“０”がそのまま入力されるため、アンドゲート３６からはローレベルの信号が出力される。したがって、符号ビットａ_nの値が“０”である正のデータがデジタルアンプ１０に入力された場合には、２つのドライバ４２、４４の中のドライバ４２による制御動作のみが有効になって、負荷９０の一方の端子Ａに接続されたトランジスタ５２によるスイッチング動作のみが行われる。このため、図２（Ｃ）に示すように、ＰＣＭ−ＰＷＭ変換部２０から出力されるパルス信号と同じ波形を有する正の動作電圧（＋Ｖcc）が負荷９０の端子Ａに印加される。また、符号ビットａ_nの値が“０”である場合には、この符号ビットａ_nの値をインバータ３２によって反転したビットデータ“１”がドライバ４８に入力され、ドライバ４６には符号ビットａ_nの値“０”がそのまま入力されるため、２つのドライバ４６、４８の中のドライバ４８による制御動作のみが有効になって、負荷９０の他方の端子Ｂに接続されたトランジスタ５８によるスイッチング動作のみが行われる。このため、図２（Ｆ）に示すように、負の動作電圧（−Ｖcc）が負荷９０の他方の端子Ｂに印加される。
【００３０】
また、図２（Ａ）の区間▲２▼に示すように、符号ビットａ_nの値が“１”である場合には、この符号ビットａ_nの値“１”がそのまま他方のアンドゲート３６に入力されるため、アンドゲート３６からはＰＣＭ−ＰＷＭ変換部２０から入力されたパルス信号が出力される。また、一方のアンドゲート３４には、符号ビットａ_nの値をインバータ３２により反転したビットデータ“０”が入力されるため、アンドゲート３４からはローレベルの信号が出力される。したがって、符号ビットａ_nの値が“１”である負のデータがデジタルアンプ１０に入力された場合には、他方のドライバ４４による制御動作のみが有効になって、負荷９０の他方の端子Ｂに接続されたトランジスタ５４によるスイッチング動作のみが行われる。このため、図２（Ｄ）に示すように、ＰＣＭ−ＰＷＭ変換部２０から出力されるパルス信号と同じ波形を有する正の動作電圧（＋Ｖcc）が負荷９０の端子Ｂに印加される。また、符号ビットａ_nの値が“１”である場合には、この符号ビットａ_nの値がドライバ４６にそのまま入力され、ドライバ４８には符号ビットａ_nの値を反転したビットデータ“０”が入力されるため、２つのドライバ４６、４８の中のドライバ４６による制御動作のみが有効になって、負荷９０の一方の端子Ａに接続されたトランジスタ５６によるスイッチング動作のみが行われる。このため、図２（Ｅ）に示すように、負の動作電圧（−Ｖcc）が負荷９０の一方の端子Ａに印加される。
【００３１】
本実施形態のデジタルアンプ１０においては、正のデジタルデータが入力されると、符号ビットａ_nを除く（ｎ−１）ビットデータの内容に応じたデューティ比を有するパルス信号がＰＣＭ−ＰＷＭ変換部２０によって生成され、このパルス信号に応じてドライバ４２による駆動動作が有効になって、トランジスタ５２によるスイッチング動作が行われる。また、このとき符号ビットａ_nを反転したビットデータに応じてドライバ４８による駆動動作が有効になって、トランジスタ５８によるスイッチング動作が行われる。したがって、負荷９０の一方の端子Ａには所定のデューティ比を有する正の動作電圧（＋Ｖcc）が印加され、他方の端子Ｂには負の動作電圧（−Ｖcc）が印加されるため、ＰＣＭ−ＰＷＭ変換部２０から出力されるパルス信号のデューティ比に応じて、負荷９０の両端の電位差が＋２Ｖccとなるように負荷９０が駆動される。
【００３２】
反対に、負のデジタルデータが入力されると、符号ビットａ_nを除く（ｎ−１）ビットデータの内容に応じたデューティ比を有するパルス信号がＰＣＭ−ＰＷＭ変換部２０によって生成され、このパルス信号に応じてドライバ４４による駆動動作が有効になって、トランジスタ５４によるスイッチング動作が行われる。また、このとき符号ビットａ_nに応じてドライバ４６による駆動動作が有効になって、トランジスタ５６によるスイッチング動作が行われる。したがって、負荷９０の他方の端子Ｂには所定のデューティ比を有する正の動作電圧（＋Ｖcc）が印加され、一方の端子Ａには負の動作電圧（−Ｖcc）が印加されるため、ＰＣＭ−ＰＷＭ変換部２０から出力されるパルス信号のデューティ比に応じて、負荷９０の両端の電位差が−２Ｖccとなるように負荷９０が駆動される。
【００３３】
このように、本実施形態のデジタルアンプ１０では、データが入力される１周期Ｔ内のスイッチング速度は、その分解能が（ｎ−１）ビットによって表現される最大値（２^n-1−１）によって決まることから、データのサンプリング周波数をｆｓ、オーバーサンプリングの倍数をｍとすると、ｆｓ×ｍ×（２^n-1−１）となり、従来のデジタルアンプにおける最大スイッチング速度の約半分の値であって、スイッチング速度を下げることができる。換言すれば、従来品と同じスイッチング速度を維持する場合であっても、オーバーサンプリングの倍数やデータのビット数を上げることができることになるため、デジタルアンプの高性能化を実現することができる。
【００３４】
また、本実施形態のデジタルアンプ１０では、ドライバ４２〜４８は、それぞれ１対１に対応するトランジスタ５２〜５８に対して独立に駆動電圧を印加しており、この駆動電圧を０Ｖと＋Ｖccの範囲内で、あるいは０Ｖと−Ｖccの範囲内で可変すればよいため、従来のドライバによって生成する駆動電圧の可変範囲である２Ｖccに比べると半分になっており、その分だけ駆動電圧の歪みの発生を抑えることができる。また、駆動電圧の可変範囲が半分になったために、駆動電圧の状態変化（０Ｖと＋Ｖccの間の状態変化あるいは０Ｖと−Ｖccの間の状態変化）に要する時間を短縮することができる。
【００３５】
〔第２の実施形態〕
上述した第１の実施形態では、符号ビットａ_nを除く（ｎ−１）ビットデータの内容に応じたデューティ比を有する駆動電圧を、負荷９０の２つの端子Ａ、Ｂのそれぞれに選択的に印加するようにしたが、これらの駆動電圧を負荷９０の一方の端子ＡあるいはＢのみに選択的に印加するようにしてもよい。
【００３６】
図３は、第２の実施形態のデジタルアンプの構成を示す図である。図３に示したデジタルアンプ１０ａは、所定のデューティ比を有する駆動電圧を負荷９０の一方の端子に選択的に印加するようにしたものであり、図１に示したデジタルアンプ１０に比べて、スイッチング部５０ａ内の各トランジスタ５２〜５８と４つのドライバ４２〜４８のそれぞれの接続方法が異なっている。
【００３７】
上述したＰＣＭ−ＰＷＭ変換部２０が制御信号生成手段に、切替制御部３０が第２の切替制御手段に、ドライバ４２、トランジスタ５２が第５のスイッチング手段に、ドライバ４４、トランジスタ５６が第６のスイッチング手段に、ドライバ４６、トランジスタ５４が第７のスイッチング手段に、ドライバ４８、トランジスタ５８が第８のスイッチング手段にそれぞれ対応する。
【００３８】
具体的には、一方のアンドゲート３４に接続されたドライバ４２の出力端子がトランジスタ５２のゲートに接続されているとともに、他方のアンドゲート３６に接続されたドライバ４４の出力端子がトランジスタ５６のゲートに接続されている。このため、符号ビットａ_nの値に応じて、負荷９０の一方の端子Ａに接続された２つのトランジスタ５２、５６のいずれか一方のみのスイッチング動作が有効になる。また、符号ビットａ_nの値がそのまま入力されるドライバ４６の出力端子がトランジスタ５４のゲートに接続されているとともに、符号ビットａ_nの値をインバータ３２で反転したビットデータが入力されるドライバ４８の出力端子がトランジスタ５８のゲートに接続されている。このため、符号ビットａ_nの値に応じて、負荷９０の他方の端子Ｂに接続された２つのトランジスタ５４、５８のいずれか一方のみのスイッチング動作が有効になる。このようなデジタルアンプ１０ａを用いることによって、負荷９０を駆動するようにしてもよい。
【００３９】
また、上述した各実施形態では、スイッチング部５０、５０ａ内のトランジスタ５６、５８のそれぞれに負の動作電圧（−Ｖcc）が印加される場合について説明したが、この負の動作電圧を印加する代わりに、これらのトランジスタ５６、５８のそれぞれをアース端子に接続してグランド（ＧＮＤ）レベルに設定するようにしてもよい。この場合には、電源回路によって正の動作電圧（＋Ｖcc）のみを発生するだけでよいため、電源回路のコストダウンを図ることができる。
【００４０】
〔第３の実施形態〕
図４は、第３の実施形態のデジタルアンプの構成を示す図である。図４に示したデジタルアンプ１０ｂは、負荷９０がスピーカ等のように誘導性負荷の場合にこの負荷９０で発生する逆起電力による歪みを除去する構成を追加したものであり、図１に示したデジタルアンプ１０に比べて、切替制御部３０とドライバ４６、４８の間に歪除去制御部６０を追加した点が異なっている。
【００４１】
歪除去制御部６０は、負荷９０の両端を所定のタイミングで同電位に制御するものであり、２つの信号判定部６２、６４、アンドゲート６６、２つのオアゲート６８、７０を含んで構成されている。一方の信号判定部６２は、切替制御部３０内のアンドゲート３４から出力されるパルス信号のローレベル部分を検出する。このアンドゲート３４からは、符号ビットａ_nの値が“０”のとき（例えば、正のデジタルデータがデジタルアンプ１０ｂに入力されたとき）に、符号ビットａ_nを除く（ｎ−１）ビットデータの内容に応じたデューティ比を有するパルス信号が出力されるため、信号判定部６２から出力される信号は、このパルス信号がローレベルのときにハイレベルに、反対にこのパルス信号がハイレベルのときにローレベルとなる。
【００４２】
他方の信号判定部６４は、切替制御部３０内のアンドゲート３６から出力されるパルス信号のローレベル部分を検出する。このアンドゲート３６からは、符号ビットａ_nの値が“１”のとき（例えば、負のデジタルデータがデジタルアンプ１０ｂに入力されたとき）に、符号ビットａ_nを除く（ｎ−１）ビットデータの内容に応じたデューティ比を有するパルス信号が出力されるため、信号判定部６４から出力される信号は、このパルス信号がローレベルのときにハイレベルに、反対にこのパルス信号がハイレベルのときにローレベルとなる。なお、上述したように、信号判定部６２、６４のそれぞれは、入力されるパルス信号の論理を反転する動作を行っており、最も簡単にはインバータを用いて実現することができる。
【００４３】
アンドゲート６６の２つの入力端子には、上述した２つの信号判定部６２、６４のそれぞれの出力信号が入力されている。また、２つのオアゲート６８、７０のそれぞれにの一方の入力端子には、アンドゲート６６の出力信号が共通に入力されている。一方のオアゲート６８の他方の入力端子には、符号ビットａ_nそのものが入力されており、他方のオアゲート７０の他方の入力端子には、符号ビットａ_nの値をインバータ３２で反転したビットデータが入力されている。一方のオアゲート６８から出力される信号がドライバ４６に、他方のオアゲート７０から出力される信号がドライバ４８にそれぞれ入力されている。
【００４４】
上述した歪除去制御部６０が第１の歪除去制御手段に対応する。
図５は、本実施形態のデジタルアンプ１０ｂの動作状態を示すタイミング図であり、切替制御部３０および歪除去制御部６０から出力される各信号の波形が示されている。図５（Ａ）は切替制御部３０内のアンドゲート３４から出力されるパルス信号の波形およびこのパルス信号に応じてドライバ４２によって駆動されるトランジスタ５２の動作状態を示す。図５（Ｂ）は切替制御部３０内のアンドゲート３６から出力されるパルス信号の波形およびこのパルス信号に応じてドライバ４４によって駆動されるトランジスタ５４の動作状態を示す。図５（Ｃ）は歪除去制御部６０内のアンドゲート６６から出力されるパルス信号の波形を示す。図５（Ｄ）は符号ビットａ_nの値をインバータ３２で反転した信号の波形を示す。図５（Ｅ）は一方のオアゲート６８から出力される信号の波形およびこの信号に応じてドライバ４６によって駆動されるトランジスタ５６の動作状態を示す。図５（Ｆ）は符号ビットａ_nの値に対応する信号（インバータ３２の入力信号）の波形を示す。図５（Ｇ）は他方のオアゲート７０から出力される信号の波形およびこの信号に応じてドライバ４８によって駆動されるトランジスタ５８の動作状態を示す。
【００４５】
正のデジタルデータが入力された場合の動作
デジタルアンプ１０ｂに正のデジタルデータ（符号ビットａ_nが“０”の場合）が入力された場合の動作状態が、図５（Ａ）〜図５（Ｇ）のそれぞれの前半部分に示されている。
【００４６】
具体的には、デジタルアンプ１０ｂに正のデジタルデータが入力されると、符号ビットａ_nを除く（ｎ−１）ビットデータの内容に応じたデューティ比を有するパルス信号がドライバ４２に入力され（図５（Ａ））、このパルス信号に応じてトランジスタ５２によるスイッチング動作が行われる。また、オアゲート７０の一方の入力端子にはハイレベルの信号が入力されるため（図５（Ｄ））、このオアゲート７０からはハイレベルの信号が出力され（図５（Ｇ））、ドライバ４８によって駆動されるトランジスタ５８が継続的にオン状態になる。したがって、負荷９０は、端子Ｂ側に負の動作電圧（−Ｖcc）が印加されるとともに、端子Ａ側にパルス信号のハイレベルのタイミングに同期して正の動作電圧（＋Ｖcc）が印加される。
【００４７】
ところで、本実施形態のデジタルアンプ１０ｂでは、負荷９０の端子Ａ側に正の動作電圧が印加されていない期間、例えば図５（Ａ）の期間ｂ、ｄ、ｆに対応してオアゲート６８の出力信号がハイレベルになるため（図５（Ｅ））、このタイミングでドライバ４６によってトランジスタ５６がオン状態に制御される。このため、負荷９０の端子Ａ、Ｂに電位差＋２Ｖccの駆動電圧が印加されるタイミングを除く期間は、２つのトランジスタ５６、５８がともにオン状態になって、負荷９０の端子Ａ、Ｂがともに同電位の電源ラインに接続された状態になる。したがって、正の動作電圧を印加するためにトランジスタ５２をオンオフ制御したときに負荷９０に発生する逆起電力を放出することができ、デジタルアンプ１０ｂの出力信号に生じる歪を除去することが可能になる。
【００４８】
負のデジタルデータが入力された場合の動作
同様に、デジタルアンプ１０ｂに負のデジタルデータ（符号ビットａ_nが“１”の場合）が入力された場合の動作状態が、図５（Ａ）〜図５（Ｇ）のそれぞれの後半部分に示されている。
【００４９】
具体的には、デジタルアンプ１０ｂに負のデジタルデータが入力されると、符号ビットａ_nを除く（ｎ−１）ビットデータの内容に応じたデューティ比を有するパルス信号がドライバ４４に入力され（図５（Ｂ））、このパルス信号に応じてトランジスタ５４によるスイッチング動作が行われる。また、オアゲート６８の一方の入力端子にはハイレベルの信号が入力されるため（図５（Ｆ））、このオアゲート６８からはハイレベルの信号が出力され（図５（Ｅ））、ドライバ４６によって駆動されるトランジスタ５６が継続的にオン状態になる。したがって、負荷９０は、端子Ａ側に負の動作電圧（−Ｖcc）が印加されるとともに、端子Ｂ側にパルス信号のハイレベルのタイミングに同期して正の動作電圧（＋Ｖcc）が印加される。
【００５０】
本実施形態のデジタルアンプ１０ｂでは、負荷９０の端子Ｂ側に正の動作電圧が印加されていない期間、例えば図５（Ｂ）の期間ｈ、ｊ、ｍに対応してオアゲート７０の出力信号がハイレベルになるため（図５（Ｇ））、このタイミングでドライバ４８によってトランジスタ５８がオン状態に制御される。このため、負荷９０の端子Ａ、Ｂに電位差＋２Ｖccの駆動電圧が印加されるタイミングを除く期間は、２つのトランジスタ５６、５８がともにオン状態になって、負荷９０の端子Ａ、Ｂがともに同電位の電源ラインに接続された状態になる。したがって、正の動作電圧を印加するためにトランジスタ５４をオンオフ制御したときに負荷９０に発生する逆起電力を放出することができ、デジタルアンプ１０ｂの出力信号に生じる歪を除去することが可能になる。
【００５１】
なお、上述した説明では、デジタルアンプ１０ｂに正あるいは負のデジタルデータが入力された場合を考えたが、０レベルの信号が入力された場合にもトランジスタ５６、５８がともにオン状態になるため、このときに負荷９０に逆起電力が発生している場合にはこの逆起電力が放出され、出力信号の歪を除去することができる。
【００５２】
また、上述した実施形態のデジタルアンプ１０ｂは、基本的には図１に示したデジタルアンプ１０に歪除去制御部６０を追加した構成を有しているが、同じように図３に示したデジタルアンプ１０ａに歪除去制御部６０を追加することにより、出力信号の歪みを除去するようにしてもよい。但し、この場合は、歪除去制御部６０内の一方のオアゲート６８を図３に示したドライバ４４の前段に挿入するとともに、他方のオアゲート７０をドライバ４２の前段に挿入する必要がある。この場合の歪除去制御部６０が第２の歪除去制御手段に対応する。
【００５３】
〔参考実施形態〕
図６は、参考実施形態のデジタルアンプの構成を示す図である。図６に示したデジタルアンプ１０ｃは、負荷９０の端子Ｂを接地して端子Ａ側のみに駆動電圧を印加するようにしたものであり、シングルエンド・プッシュプル回路と称されている。
【００５４】
図６に示す本実施形態のデジタルアンプ１０ｃは、ＰＣＭ−ＰＷＭ変換部２０、切替制御部３０ａ、ドライバ４２、４４、スイッチング部５０ａ、歪除去制御部８０を含んで構成されている。図１に示したデジタルアンプ１０と共通の構成については同じ符号が付されており、その詳細な説明は省略する。
【００５５】
切替制御部３０ａは、ＰＣＭ−ＰＷＭ変換部２０から出力されるパルス信号が入力されており、符号ビットａ_nの値に応じて、このパルス信号の出力先となるドライバ４２、４４を切り替える。この切替制御部３０ａは、図１に示した切替制御部３０と基本的に同じ構成を有しており、本実施形態ではドライバ４６、４８が使用されていないためにこれらとの間の接続線が削除されている点が異なっている。
【００５６】
スイッチング部５０ａは、２つのトランジスタ５２、５６を含んで構成されている。一方のトランジスタ５２は、正の動作電圧（＋Ｖcc）を負荷９０の端子Ａに選択的に印加するスイッチング動作を行う。また、他方のトランジスタ５６は、負の動作電圧（−Ｖcc）を負荷９０の端子Ａに選択的に印加するスイッチング動作を行う。
【００５７】
歪除去制御部８０は、負荷９０の端子Ａを所定のタイミングで接地する制御を行うものであり、ノアゲート８２、ドライバ８４、トランジスタ８６を含んで構成されている。ノアゲート８２は、切替制御部３０ａ内の２つのアンドゲート３４、３６の出力がともにローレベルのときにハイレベルの信号を出力する。ドライバ８４は、このノアゲート８２の出力信号に応じてトランジスタ８６を駆動する。トランジスタ８６は、負荷９０の端子Ａを選択的に接地する。このトランジスタ８６は、ノアゲート８２の出力がハイレベルのときにドライバ８４によってオン状態に制御され、負荷９０の端子Ａを接地する。
【００５８】
上述したＰＣＭ−ＰＷＭ変換部２０が制御信号生成手段に、切替制御部３０ａが第３の切替制御手段に、ドライバ４２、トランジスタ５２が第９のスイッチング手段に、ドライバ４４、トランジスタ５６が第１０のスイッチング手段に、歪除去制御部８０が第３の歪除去制御手段にそれぞれ対応する。
【００５９】
本実施形態のデジタルアンプ１０ｃはこのような構成を有しており、次にその動作を説明する。
正のデジタルデータが入力された場合の動作
デジタルアンプ１０ｃに正のデジタルデータ（符号ビットａ_nが“０”の場合）が入力されると、符号ビットａ_nを除く（ｎ−１）ビットデータの内容に応じたデューティ比を有するパルス信号が切替制御部３０ａ内のアンドゲート３４からドライバ４２に入力され、このパルス信号に応じてトランジスタ５２によるスイッチング動作が行われる。このとき、他方のトランジスタ５６はオフ状態に制御されるため、負荷９０の端子Ａには、正の動作電圧（＋Ｖcc）が選択的に印加される。
【００６０】
ところで、本実施形態のデジタルアンプ１０ｃでは、負荷９０の端子Ａに正の動作電圧が印加されていない期間には、歪除去制御部８０内のトランジスタ８６がオン状態に制御される。このため、負荷９０の２つの端子Ａ、Ｂが同じ電位になって、負荷９０の端子Ａに正の動作電圧を選択的に印加する際に負荷９０に発生する逆起電力は、負荷９０の内部に蓄積されることなく放出されるため、デジタルアンプ１０ｃの出力信号に生じる歪みを除去することが可能になる。
【００６１】
負のデジタルデータが入力された場合の動作
同様に、デジタルアンプ１０ｃに負のデジタルデータ（符号ビットａ_nが“１”の場合）が入力されると、符号ビットａ_nを除く（ｎ−１）ビットデータの内容に応じたデューティ比を有するパルス信号が切替制御部３０ａ内のアンドゲート３６からドライバ４４に入力され、このパルス信号に応じてトランジスタ５６によるスイッチング動作が行われる。このとき、他方のトランジスタ５２はオフ状態に制御されるため、負荷９０の端子Ａには、負の動作電圧（−Ｖcc）が選択的に印加される。
【００６２】
本実施形態のデジタルアンプ１０ｃでは、負荷９０の端子Ａに負の動作電圧が印加されていない期間には、歪除去制御部８０内のトランジスタ８６がオン状態に制御される。このように、負荷９０の端子Ａに負の動作電圧を選択的に印加する際に負荷９０に発生する逆起電力は、負荷９０の内部に蓄積されることなく放出されるため、デジタルアンプ１０ｃの出力信号に生じる歪みを除去することが可能になる。
【００６３】
なお、上述した説明では、デジタルアンプ１０ｃに正あるいは負のデジタルデータが入力された場合を考えたが、０レベルの信号が入力された場合にもトランジスタ８６がオン状態になるため、このときに負荷９０に逆起電力が発生している場合にはこの逆起電力が放出され、出力信号の歪を除去することができる。
【００６４】
また、本実施形態のデジタルアンプ１０ｃのスイッチング速度は上述した第１の実施形態のデジタルアンプ１０等と同じであり、スイッチング速度を下げることが可能になる。すなわち、データが入力される１周期Ｔ内のスイッチング速度は、その分解能が（ｎ−１）ビットによって表現される最大値（２^n-1−１）によって決まることから、データのサンプリング周波数をｆｓ、オーバーサンプリングの倍数をｍとすると、ｆｓ×ｍ×（２^n-1−１）となり、従来のデジタルアンプにおける最大スイッチング速度の約半分の値であって、スイッチング速度を下げることができる。また、従来品と同じスイッチング速度を維持する場合であっても、オーバーサンプリングの倍数やデータのビット数を上げることができることになるため、デジタルアンプの高性能化を実現することができる。
【００６５】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、入力されるｎビットデータの最上位ビットが符号ビットである場合を説明したが、入力データのフォーマットによっては他のビット位置に符号ビットが含まれている場合があるが、このような場合にはこの最上位ビット以外に含まれる符号ビットを切替制御部３０等に入力すればよい。
【００６６】
【発明の効果】
上述したように、本発明によれば、符号ビットを除くデジタルデータの値に対応して２つのスイッチング手段を制御する制御信号が生成されるため、符号ビットを含むデジタルデータの全体を考慮してデューティ比が設定される場合に比べて、デューティ比を設定する分解能が約半分になり、スイッチング速度の低減が可能になる。また、負荷の２つの駆動用端子のそれぞれに同時に印加される２つの動作電圧は、生成動作が独立に制御されているため、それぞれの生成動作に必要な駆動電圧として従来のように正の動作電圧と負の動作電圧を交互に発生する必要がなく、この駆動電圧の変動範囲を小さくすることができ、駆動電圧波形の歪みの発生を防止するとともに、スイッチング速度の高速化の妨げになることを防止することが可能になる。
【図面の簡単な説明】
【図１】第１の実施形態のデジタルアンプの構成を示す図である。
【図２】図１に示したデジタルアンプの動作状態を示すタイミング図である。
【図３】第２の実施形態のデジタルアンプの構成を示す図である。
【図４】第３の実施形態のデジタルアンプの構成を示す図である。
【図５】図４に示したデジタルアンプの動作状態を示すタイミング図である。
【図６】参考実施形態のデジタルアンプの構成を示す図である。
【図７】従来のデジタルアンプの構成を示す図である。
【図８】図７に示したデジタルアンプの動作状態を示すタイミング図である。
【図９】従来のデジタルアンプに含まれるドライバによって各トランジスタのゲートに印加する駆動電圧の波形を示す図である。
【符号の説明】
１０デジタルアンプ
２０ＰＣＭ−ＰＷＭ変換部
３０切替制御部
３２インバータ
３４、３６アンドゲート
４２、４４、４６、４８ドライバ
５０スイッチング部
５２、５４、５６、５８トランジスタ
９０負荷[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital amplifier that drives a load such as a speaker based on the value of input digital data.
[0002]
[Prior art]
Recently, with the development of digital technology, digital audio systems for recording and reproducing audio signals as digital signals have become widespread. For example, CDs (compact discs), MDs (mini discs), and the like are used as digital signal recording media corresponding to audio signals, and audio signals can be reproduced by reading the digital signals recorded on these recording media. Done. In this way, in a digital audio system that records and reproduces audio signals as digital signals, there is little noise during reproduction, it is possible to widen the dynamic range, and further, even if repeated reproduction is performed, the recording was performed Since the signal does not deteriorate, the sound quality can be dramatically improved as compared with the conventional analog audio system. Recently, instead of the conventional analog amplifier, a digital amplifier that drives a load such as a speaker based on an input digital signal has been used.
[0003]
FIG. 7 is a diagram showing a configuration of a conventional digital amplifier. The digital amplifier 100 illustrated in FIG. 7 includes a PCM-PWM conversion unit 110, an inverter 120, drivers 130 and 132, and transistors 140, 142, 144, and 146. When n-bit digital data is input, the PCM-PWM converter 110 generates a pulse signal having a duty ratio corresponding to the value. The driver 130 drives the two transistors 140 and 144 according to the logic state of the pulse signal, and the other two drivers 132 drive the other two transistors according to the logic state obtained by inverting the logic state of the pulse signal with the inverter 120. The switching operation of the transistors 142 and 146 is controlled. Each of the drivers 130 and 132 outputs a driving voltage in which a positive operating voltage (+ Vcc) or a negative operating voltage (−Vcc) is alternately repeated according to the logic state of the input pulse signal. Apply to the gate.
[0004]
Specifically, the driver 130 to which the pulse signal output from the PCM-PWM converter 110 is directly input outputs a positive operating voltage (+ Vcc) when the input pulse signal is at a high level. The one connected transistor 140 is driven, and when the input pulse signal is at a low level, a negative operating voltage (-Vcc) is output, thereby driving the other connected transistor 144.
[0005]
In addition, the driver 132 to which a signal obtained by inverting the logic state of the pulse signal output from the PCM-PWM converter 110 outputs a positive operating voltage (+ Vcc) when the input signal is at a high level. As a result, one of the connected transistors 142 is driven, and when the input signal is at a low level, a negative operating voltage (-Vcc) is output, thereby driving the other connected transistor 146.
[0006]
FIG. 8 is a timing chart showing an operation state of the digital amplifier 100 shown in FIG. For example, when the value of the digital data input to the PCM-PWM converter 110 is “0”, the PCM-PWM converter 110 generates a pulse signal having a duty ratio of 50% as shown in FIG. The At this time, since the driving voltage is applied to both ends of the load 150 so that the period in which the potential difference is +2 Vcc and the period in which the electrical difference is −2 Vcc are 1: 1, no signal is apparently input. No signal input state.
[0007]
When the value of the digital data input to the PCM-PWM converter 110 is positive, the PCM-PWM converter 110 generates a pulse signal with a duty ratio exceeding 50% as shown in FIG. . At this time, the period in which the switching operations of the transistors 140 and 146 are in the on state is longer than the period in which the switching operations of the other transistors 142 and 144 are in the on state. The period in which the potential difference is +2 Vcc is longer than the period in which the potential difference is −2 Vcc, and the drive current flows in one direction.
[0008]
When the value of the digital data input to the PCM-PWM conversion unit 110 is negative, the PCM-PWM conversion unit 110 generates a pulse signal having a duty ratio of less than 50% as shown in FIG. . At this time, the period in which the switching operations of the transistors 140 and 146 are in the on state is shorter than the period in which the switching operations of the other transistors 142 and 144 are in the on state. The period in which the potential difference is +2 Vcc is shorter than the period in which the potential difference is −2 Vcc, and the drive current flows in the opposite direction.
[0009]
As described above, the digital amplifier 100 drives the load 150 by generating a drive voltage corresponding to the value of the input digital data.
[0010]
[Problems to be solved by the invention]
By the way, in the driving method using the above-described conventional digital amplifier 100, since the switching speed of the transistors 140 to 146 is high, there is a problem that the operation speed of each component must be increased. For example, oversampling is generally performed for the purpose of expanding the dynamic range, etc. When this multiple is m, the sampling frequency is fs, and the number of bits of the input digital data is n, the maximum switching speed is fs × m. × (2ⁿ-1). Therefore, when fs = 44.1 kHz, m = 64, and n = 16, it can be seen that the switching speed must be very high.
[0011]
Further, in the above-described conventional digital amplifier 100, in order to control the switching operation of the transistors 140 to 146, each driver has two operating voltages of + Vcc and -Vcc corresponding to two logic states of the input pulse signal. Is applied to the gate of each corresponding transistor. Therefore, each driver needs to generate both a positive operating voltage (+ Vcc) and a negative operating voltage (−Vcc) alternately. Since the potential difference (± Vcc) is large, each driver is connected to the gate of each transistor. There is a problem that distortion is likely to occur in the applied drive voltage. FIG. 9 is a diagram showing a waveform of a drive voltage applied to the gate of each transistor by a driver included in a conventional digital amplifier. Theoretically, as shown in FIG. 9A, it is desirable that the drive voltage is instantaneously switched between the positive operating voltage (+ Vcc) and the negative operating voltage (−Vcc). As shown in B), voltage waveform distortion is likely to occur. In addition, since the potential difference between the two states of the drive voltage is large in this way, it takes time to complete the state transition, which hinders an increase in switching speed.
[0012]
The present invention has been created in view of the above points, and an object of the present invention is to provide a digital amplifier capable of reducing the switching speed and suppressing the occurrence of distortion of the drive voltage waveform. There is.
[0013]
[Means for Solving the Problems]
In order to solve the above-described problem, when digital data including a sign bit is input to the digital amplifier according to the present invention, the duty corresponding to the value of each bit of the digital data excluding the sign bit is controlled by the control signal generation unit. A control signal having a ratio is generated. Then, by selecting the first or second switching means that performs the switching operation according to the duty ratio of the control signal according to the value of the sign bit, the switching means generates one of the driving terminals of the load. The first or second operating voltage is applied. Further, by selecting the third or fourth switching means for performing the switching operation according to the value of the sign bit according to the value of the sign bit, the other driving terminal of the load is connected to the other driving terminal by these switching means. The generated third or fourth operating voltage is applied. In this way, since the control signal for controlling the first or second switching means is generated corresponding to the value of the digital data excluding the sign bit, the duty ratio is set in consideration of the entire digital data including the sign bit. Compared with the case where it is set, the resolution for setting the duty ratio is approximately halved, and the switching speed can be reduced. In addition, one of the first and second operating voltages applied simultaneously to each of the two driving terminals of the load and one of the third and fourth operating voltages are controlled independently of the generation operation. Therefore, it is not necessary to alternately generate a positive operating voltage and a negative operating voltage as conventional driving voltages necessary for each generating operation, and the fluctuation range of this driving voltage can be reduced, It is possible to prevent the drive voltage waveform from being distorted and prevent the switching speed from being hindered.
[0014]
In addition, first distortion removing control means for simultaneously controlling the third and fourth switching means to be in an ON state when the first and second operating voltages are not applied to the driving terminals. Is desirable. Since one of the two drive terminals of the load can be prevented from being in an electrically open state, the counter electromotive force can be discharged when the counter electromotive force is generated inside the load. It is possible to prevent the output signal from being distorted.
[0015]
In addition, when digital data including a sign bit is input, the digital amplifier of the present invention generates a control signal having a duty ratio corresponding to the value of each bit of the digital data excluding the sign bit by the control signal generating means. To do. Then, by selecting the fifth or sixth switching means that performs the switching operation according to the duty ratio of the control signal according to the value of the sign bit, the switching means generates the one driving terminal of the load. The fifth or sixth operating voltage is applied. Further, by selecting the seventh or eighth switching means for performing the switching operation according to the value of the sign bit according to the value of the sign bit, the other driving terminal of the load is connected to the other driving terminal by these switching means. The generated seventh or eighth operating voltage is applied. In this way, since the control signal for controlling the fifth or sixth switching means is generated corresponding to the value of the digital data excluding the sign bit, the duty ratio is set in consideration of the entire digital data including the sign bit. Compared with the case where it is set, the resolution for setting the duty ratio is approximately halved, and the switching speed can be reduced. In addition, either one of the fifth and sixth operating voltages applied simultaneously to each of the two driving terminals of the load and one of the seventh and eighth operating voltages are controlled independently of the generation operation. Therefore, it is not necessary to alternately generate a positive operating voltage and a negative operating voltage as conventional driving voltages necessary for each generating operation, and the fluctuation range of this driving voltage can be reduced, It is possible to prevent the drive voltage waveform from being distorted and prevent the switching speed from being hindered.
[0016]
In addition, any one of the fifth and sixth operating voltages is intermittently applied to one of the two drive terminals by the second switching control unit described above corresponding to the duty ratio of the control signal. In this case, it is desirable to include second distortion removal control means for applying one of the fifth and sixth operating voltages at a timing when the operating voltage is not applied. Since one of the two drive terminals of the load can be prevented from being in an electrically open state, the counter electromotive force can be discharged when the counter electromotive force is generated inside the load. It is possible to prevent the output signal from being distorted.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a digital amplifier according to an embodiment to which the present invention is applied will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a diagram illustrating a configuration of a digital amplifier according to the first embodiment. The digital amplifier 10 illustrated in FIG. 1 includes a PCM-PWM conversion unit 20, a switching control unit 30, drivers 42, 44, 46, and 48, and a switching unit 50.
[0019]
The PCM-PWM converter 20 generates a pulse signal having a duty ratio corresponding to the value of (n−1) bits excluding the sign bit in the n-bit input data input to the digital amplifier 10. For example, the most significant bit a in the n-bit input data_nIs a sign bit, this sign bit a_n1st bit excluding₁To (n-1) th bit a_n-1A pulse signal having a duty ratio corresponding to the value of the (n−1) bit data expressed by the above is generated. Therefore, in the PCM-PWM converter 20 of the present embodiment, the sign bit a_nThe duty ratio is set to 0% when the value of (n-1) bit data except 0 is set, and the duty ratio is set to a predetermined value when the value of (n-1) bit data is the maximum value. The
[0020]
The switching control unit 30 receives the input sign bit a_nIn response to the value of, the switching operation of which of the four drivers 42, 44, 46, 48 controls the switching operation is performed, and includes an inverter 32 and two AND gates 34, 36. It is configured. A pulse signal output from the PCM-PWM converter 20 is commonly input to one input terminal of each of the two AND gates 34 and 36. The other input terminal of one AND gate 34 has a sign bit a_nIs inverted by the inverter 32, and the sign bit a is input to the other input terminal of the other AND gate 36._nIt has been entered.
[0021]
Further, the bit data (sign bit a) output from the inverter 32 described above._nBit data obtained by inverting the value of) and the sign bit a_nThis is input to the driver 46.
Therefore, the sign bit a_nWhen the value of “0” is “0”, the pulse signal output from the PCM-PWM converter 20 is input to the driver 42 via one AND gate 34. At this time, the sign bit a_nBit data “1” obtained by inverting is input to the driver 48.
[0022]
Conversely, the sign bit a_nWhen the value of “1” is “1”, the pulse signal output from the PCM-PWM converter 20 is input to the driver 44 via the other AND gate 36. At this time, the sign bit a_nThe bit data “1” as it is is input to the driver 46.
[0023]
The switching unit 50 performs a switching operation in order to apply driving voltages having different polarities to both ends of the load 90. By varying the gate voltage, the source and drain are controlled to be in a conductive state or a cut-off state. 4 transistors 52, 54, 56 and 58.
[0024]
The transistor 52 performs a switching operation in which a positive operating voltage (+ Vcc) is selectively applied to one terminal A of the load 90 (one of the two terminals of the load 90 is A and the other is B). The transistor 52 is driven by a driver 42 that operates based on the output signal of one AND gate 34 in the switching control unit 30, and the switching operation is controlled.
[0025]
Similarly, the transistor 54 performs a switching operation in which a positive operating voltage is selectively applied to the terminal B of the load 90. The transistor 54 is driven by a driver 44 that operates based on the output signal of the other AND gate 36 in the switching control unit 30 to control the switching operation. The transistor 56 performs a switching operation in which a negative operating voltage (−Vcc) is selectively applied to the terminal A of the load 90. This transistor 56 has a sign bit a_nThe switching operation is controlled by the driver 46 that operates based on the above. The transistor 58 performs a switching operation for selectively applying a negative operating voltage to the terminal B of the load 90. This transistor 58 has a sign bit a_nThe switching operation is controlled by being driven by a driver 48 that operates based on bit data obtained by inverting.
[0026]
The PCM-PWM conversion unit 20 described above is the control signal generation unit, the switching control unit 30 is the first switching control unit, the driver 42 and the transistor 52 are the first switching unit, and the driver 44 and the transistor 54 are the second switching unit. The driver 46 and the transistor 56 correspond to the third switching means, and the driver 48 and the transistor 58 correspond to the fourth switching means.
[0027]
The digital amplifier 10 of the present embodiment has the above-described configuration, and the operation thereof will be described next. FIG. 2 is a timing chart showing an operation state of the digital amplifier 10 of the present embodiment. In the present embodiment, the sign bit a_nThe relationship between the value of and the positive and negative of the input data is_n= Input data is positive when “0”, a_nAssume that the input data is set to negative when = "1". FIG. 2A shows the sign bit a._nFIG. 2B shows a waveform of a pulse signal having a predetermined duty ratio output from the PCM-PWM converter 20. 2C shows the waveform of the pulse signal output from the AND gate 34 and the operating state of the transistor 52 driven by the driver 42 in accordance with the pulse signal. FIG. The waveform of the output pulse signal and the operation state of the transistor 54 driven by the driver 44 in accordance with the pulse signal are shown. FIG. 2E shows the sign bit a._n2 (F) shows the operating state of the transistor 56 driven by the driver 46 according to the value of FIG._nThe operation state of the transistor 58 driven by the driver 48 based on the bit data obtained by inverting the value of is shown.
[0028]
In FIG. 2, “T” indicates a cycle in which n-bit data is input to the digital amplifier 10, that is, a cycle corresponding to this sampling frequency when digital data having a predetermined sampling frequency is directly input. T. In addition, when digital data after m-times oversampling processing is input to digital data having a predetermined sampling frequency, a cycle obtained by multiplying the cycle corresponding to the sampling frequency by 1 / m is T It becomes. Further, when the oversampling processing circuit is provided in the digital amplifier 10, an oversampling processing circuit is provided before the PCM-PWM conversion unit 20 and the switching control unit 30 to perform oversampling processing on n-bit input data. What is necessary is just to input the digital data after performing to the PCM-PWM conversion part 20 and the switching control part 30. FIG.
[0029]
As shown in FIG. 2 (B), the PCM-PWM converter 20 has a duty ratio according to the value of (n−1) bits excluding the sign bit in the n bits of input data input to the digital amplifier 10. Is generated and output. At this time, as shown in section (1) of FIG._nWhen the value of “0” is “0”, the sign bit a_nSince the bit data “1” obtained by inverting the value of “1” is input to the AND gate 34, the AND gate 34 outputs the pulse signal input from the PCM-PWM conversion unit 20. The other AND gate 36 has a sign bit a._nSince the value “0” is input as it is, the AND gate 36 outputs a low level signal. Therefore, the sign bit a_nWhen positive data whose value is “0” is input to the digital amplifier 10, only the control operation by the driver 42 of the two drivers 42, 44 becomes effective, and one terminal of the load 90 Only the switching operation by the transistor 52 connected to A is performed. For this reason, as shown in FIG. 2C, a positive operating voltage (+ Vcc) having the same waveform as the pulse signal output from the PCM-PWM converter 20 is applied to the terminal A of the load 90. The sign bit a_nWhen the value of “0” is “0”, the sign bit a_nThe bit data “1” obtained by inverting the value of the input signal by the inverter 32 is inputted to the driver 48, and the sign 46_nSince the value “0” is input as it is, only the control operation by the driver 48 of the two drivers 46 and 48 is effective, and only the switching operation by the transistor 58 connected to the other terminal B of the load 90 is performed. Is done. Therefore, a negative operating voltage (−Vcc) is applied to the other terminal B of the load 90 as shown in FIG.
[0030]
Further, as shown in section (2) of FIG._nWhen the value of “1” is “1”, the sign bit a_nSince the value “1” is input to the other AND gate 36 as it is, the AND gate 36 outputs the pulse signal input from the PCM-PWM converter 20. One AND gate 34 has a sign bit a._nSince the bit data “0” obtained by inverting the above value by the inverter 32 is input, the AND gate 34 outputs a low level signal. Therefore, the sign bit a_nWhen negative data whose value is “1” is input to the digital amplifier 10, only the control operation by the other driver 44 becomes valid, and the transistor 54 connected to the other terminal B of the load 90. Only the switching operation by is performed. For this reason, as shown in FIG. 2D, a positive operating voltage (+ Vcc) having the same waveform as the pulse signal output from the PCM-PWM converter 20 is applied to the terminal B of the load 90. The sign bit a_nWhen the value of “1” is “1”, the sign bit a_nIs directly input to the driver 46, and the sign bit a is input to the driver 48._nTherefore, only the control operation by the driver 46 of the two drivers 46 and 48 is valid, and the transistor 56 connected to one terminal A of the load 90 is input. Only the switching operation by is performed. Therefore, a negative operating voltage (−Vcc) is applied to one terminal A of the load 90 as shown in FIG.
[0031]
In the digital amplifier 10 of this embodiment, when positive digital data is input, the sign bit a_nA pulse signal having a duty ratio corresponding to the content of the (n-1) bit data except for (n-1) is generated by the PCM-PWM converter 20, and the driving operation by the driver 42 is enabled according to this pulse signal, so that the transistor 52 Switching operation is performed. At this time, the sign bit a_nThe driving operation by the driver 48 is enabled according to the bit data obtained by inverting the signal, and the switching operation by the transistor 58 is performed. Accordingly, a positive operating voltage (+ Vcc) having a predetermined duty ratio is applied to one terminal A of the load 90, and a negative operating voltage (−Vcc) is applied to the other terminal B. Therefore, PCM− The load 90 is driven so that the potential difference between both ends of the load 90 becomes +2 Vcc in accordance with the duty ratio of the pulse signal output from the PWM converter 20.
[0032]
Conversely, when negative digital data is input, the sign bit a_nA pulse signal having a duty ratio corresponding to the content of (n-1) bit data excluding (n-1) is generated by the PCM-PWM converter 20, and the driving operation by the driver 44 is enabled according to this pulse signal, so that the transistor 54 Switching operation is performed. At this time, the sign bit a_nAccordingly, the driving operation by the driver 46 becomes effective, and the switching operation by the transistor 56 is performed. Accordingly, a positive operating voltage (+ Vcc) having a predetermined duty ratio is applied to the other terminal B of the load 90, and a negative operating voltage (−Vcc) is applied to the one terminal A. Therefore, PCM− The load 90 is driven so that the potential difference between both ends of the load 90 becomes −2 Vcc in accordance with the duty ratio of the pulse signal output from the PWM converter 20.
[0033]
As described above, in the digital amplifier 10 according to the present embodiment, the switching speed within one period T in which data is input is the maximum value (2) whose resolution is expressed by (n−1) bits.^n-1−1), fs × m × (2) where fs is a sampling frequency of data and m is a multiple of oversampling.^n-1-1), which is about half the maximum switching speed in the conventional digital amplifier, and can reduce the switching speed. In other words, even when the same switching speed as that of the conventional product is maintained, the multiple of oversampling and the number of data bits can be increased, so that high performance of the digital amplifier can be realized.
[0034]
Further, in the digital amplifier 10 of the present embodiment, the drivers 42 to 48 independently apply a driving voltage to the transistors 52 to 58 corresponding to one-to-one, and this driving voltage is in the range of 0V and + Vcc. Or within the range of 0V and -Vcc, it is half that of 2Vcc, which is the variable range of the drive voltage generated by the conventional driver, and the drive voltage is distorted accordingly. Can be suppressed. Further, since the variable range of the drive voltage is halved, the time required for the change in the drive voltage state (change between 0 V and + Vcc or change between 0 V and −Vcc) can be reduced.
[0035]
[Second Embodiment]
In the first embodiment described above, the sign bit a_nA drive voltage having a duty ratio corresponding to the contents of (n-1) bit data except for the above is selectively applied to each of the two terminals A and B of the load 90. Alternatively, it may be selectively applied to only one terminal A or B of 90.
[0036]
FIG. 3 is a diagram illustrating a configuration of the digital amplifier according to the second embodiment. The digital amplifier 10a shown in FIG. 3 is configured to selectively apply a drive voltage having a predetermined duty ratio to one terminal of the load 90. Compared to the digital amplifier 10 shown in FIG. The connection methods of the transistors 52 to 58 and the four drivers 42 to 48 in the switching unit 50a are different.
[0037]
The PCM-PWM conversion unit 20 described above is the control signal generation unit, the switching control unit 30 is the second switching control unit, the driver 42 and the transistor 52 are the fifth switching unit, and the driver 44 and the transistor 56 are the sixth switching unit. The driver 46 and the transistor 54 correspond to the seventh switching means, and the driver 48 and the transistor 58 correspond to the eighth switching means.
[0038]
Specifically, the output terminal of the driver 42 connected to one AND gate 34 is connected to the gate of the transistor 52, and the output terminal of the driver 44 connected to the other AND gate 36 is connected to the gate of the transistor 56. It is connected to the. For this reason, the sign bit a_nThe switching operation of only one of the two transistors 52 and 56 connected to one terminal A of the load 90 is enabled according to the value of. The sign bit a_nThe output terminal of the driver 46 to which the value of is directly input is connected to the gate of the transistor 54, and the sign bit a_nThe output terminal of the driver 48 to which the bit data obtained by inverting the value is inverted by the inverter 32 is connected to the gate of the transistor 58. For this reason, the sign bit a_nThe switching operation of only one of the two transistors 54 and 58 connected to the other terminal B of the load 90 is enabled according to the value of. The load 90 may be driven by using such a digital amplifier 10a.
[0039]
Further, in each of the above-described embodiments, the case where the negative operating voltage (−Vcc) is applied to each of the transistors 56 and 58 in the switching units 50 and 50a has been described, but instead of applying this negative operating voltage. In addition, each of these transistors 56 and 58 may be connected to an earth terminal and set to the ground (GND) level. In this case, since only the positive operating voltage (+ Vcc) needs to be generated by the power supply circuit, the cost of the power supply circuit can be reduced.
[0040]
[Third Embodiment]
FIG. 4 is a diagram illustrating the configuration of the digital amplifier according to the third embodiment. The digital amplifier 10b shown in FIG. 4 has a configuration in which distortion due to the counter electromotive force generated in the load 90 is removed when the load 90 is an inductive load such as a speaker. Compared with the digital amplifier 10, the difference is that a distortion removal control unit 60 is added between the switching control unit 30 and the drivers 46 and 48.
[0041]
The distortion removal control unit 60 controls both ends of the load 90 to the same potential at a predetermined timing, and includes two signal determination units 62 and 64, an AND gate 66, and two OR gates 68 and 70. Yes. One signal determination unit 62 detects a low level portion of the pulse signal output from the AND gate 34 in the switching control unit 30. From this AND gate 34, the sign bit a_nWhen the value of “0” is “0” (for example, when positive digital data is input to the digital amplifier 10b), the sign bit a_nSince a pulse signal having a duty ratio corresponding to the content of (n-1) bit data excluding is output, the signal output from the signal determination unit 62 is at a high level when the pulse signal is at a low level. Conversely, when this pulse signal is at a high level, it becomes a low level.
[0042]
The other signal determination unit 64 detects the low level portion of the pulse signal output from the AND gate 36 in the switching control unit 30. From this AND gate 36, the sign bit a_nWhen the value of “1” is “1” (for example, when negative digital data is input to the digital amplifier 10b), the sign bit a_nSince a pulse signal having a duty ratio corresponding to the content of (n-1) bit data excluding is output, the signal output from the signal determination unit 64 is at a high level when the pulse signal is at a low level. Conversely, when this pulse signal is at a high level, it becomes a low level. As described above, each of the signal determination units 62 and 64 performs an operation of inverting the logic of the input pulse signal, and can be realized most simply using an inverter.
[0043]
The two input terminals of the AND gate 66 receive the output signals of the two signal determination units 62 and 64 described above. Further, the output signal of the AND gate 66 is commonly input to one input terminal of each of the two OR gates 68 and 70. The other input terminal of one OR gate 68 has a sign bit a_nItself, and the other input terminal of the other OR gate 70 has a sign bit a_nThe bit data obtained by inverting the value by the inverter 32 is input. A signal output from one OR gate 68 is input to the driver 46, and a signal output from the other OR gate 70 is input to the driver 48.
[0044]
The distortion removal control unit 60 described above corresponds to the first distortion removal control means.
FIG. 5 is a timing chart showing the operating state of the digital amplifier 10b of this embodiment, and shows the waveforms of the signals output from the switching control unit 30 and the distortion removal control unit 60. FIG. 5A shows the waveform of the pulse signal output from the AND gate 34 in the switching control unit 30 and the operating state of the transistor 52 driven by the driver 42 in accordance with this pulse signal. FIG. 5B shows the waveform of the pulse signal output from the AND gate 36 in the switching control unit 30 and the operating state of the transistor 54 driven by the driver 44 in accordance with this pulse signal. FIG. 5C shows the waveform of the pulse signal output from the AND gate 66 in the distortion removal control unit 60. FIG. 5D shows the sign bit a._nA waveform of a signal obtained by inverting the value of the signal by the inverter 32 is shown. FIG. 5E shows the waveform of a signal output from one OR gate 68 and the operating state of the transistor 56 driven by the driver 46 in accordance with this signal. FIG. 5F shows the sign bit a._nThe waveform of the signal corresponding to the value of (the input signal of the inverter 32) is shown. FIG. 5G shows the waveform of the signal output from the other OR gate 70 and the operating state of the transistor 58 driven by the driver 48 in accordance with this signal.
[0045]
Operation when positive digital data is input
The digital amplifier 10b receives positive digital data (sign bit a_nThe operation state when “0” is input is shown in the first half of each of FIGS. 5 (A) to 5 (G).
[0046]
Specifically, when positive digital data is input to the digital amplifier 10b, the sign bit a_nA pulse signal having a duty ratio corresponding to the contents of (n-1) bit data excluding (n-1) is input to the driver 42 (FIG. 5A), and the switching operation by the transistor 52 is performed in accordance with this pulse signal. Since a high level signal is input to one input terminal of the OR gate 70 (FIG. 5D), a high level signal is output from the OR gate 70 (FIG. 5G), and the driver 48 , The transistor 58 driven by is continuously turned on. Therefore, the load 90 is applied with a negative operating voltage (−Vcc) on the terminal B side and with a positive operating voltage (+ Vcc) on the terminal A side in synchronization with the high level timing of the pulse signal. .
[0047]
By the way, in the digital amplifier 10b of this embodiment, the output of the OR gate 68 corresponds to a period in which a positive operating voltage is not applied to the terminal A side of the load 90, for example, the periods b, d, and f in FIG. Since the signal becomes high level (FIG. 5E), the transistor 56 is controlled to be in the ON state by the driver 46 at this timing. For this reason, during the period excluding the timing when the drive voltage of the potential difference +2 Vcc is applied to the terminals A and B of the load 90, the two transistors 56 and 58 are both turned on, and both the terminals A and B of the load 90 are the same. It will be in the state connected to the power supply line of electric potential. Therefore, the back electromotive force generated in the load 90 when the transistor 52 is on / off controlled to apply a positive operating voltage can be released, and distortion generated in the output signal of the digital amplifier 10b can be eliminated. Become.
[0048]
Operation when negative digital data is input
Similarly, the digital amplifier 10b receives negative digital data (sign bit a_nThe operation state when “1” is input is shown in the latter half of each of FIGS. 5A to 5G.
[0049]
Specifically, when negative digital data is input to the digital amplifier 10b, the sign bit a_nA pulse signal having a duty ratio corresponding to the content of (n-1) bit data excluding (n-1) is input to the driver 44 (FIG. 5B), and the switching operation by the transistor 54 is performed in accordance with this pulse signal. Since a high level signal is input to one input terminal of the OR gate 68 (FIG. 5F), a high level signal is output from the OR gate 68 (FIG. 5E), and the driver 46 The transistor 56 driven by is continuously turned on. Therefore, the load 90 is applied with a negative operating voltage (−Vcc) on the terminal A side and with a positive operating voltage (+ Vcc) on the terminal B side in synchronization with the high level timing of the pulse signal. .
[0050]
In the digital amplifier 10b of this embodiment, the output signal of the OR gate 70 corresponds to a period in which a positive operating voltage is not applied to the terminal B side of the load 90, for example, the periods h, j, and m in FIG. Since the level becomes high (FIG. 5G), the transistor 58 is controlled to be turned on by the driver 48 at this timing. For this reason, during the period excluding the timing when the drive voltage of the potential difference +2 Vcc is applied to the terminals A and B of the load 90, the two transistors 56 and 58 are both turned on, and both the terminals A and B of the load 90 are the same. It will be in the state connected to the power supply line of electric potential. Therefore, the back electromotive force generated in the load 90 when the transistor 54 is on / off controlled to apply a positive operating voltage can be released, and distortion generated in the output signal of the digital amplifier 10b can be eliminated. Become.
[0051]
In the above description, the case where positive or negative digital data is input to the digital amplifier 10b is considered. However, since both the transistors 56 and 58 are turned on when a 0-level signal is input, If a back electromotive force is generated in the load 90 at this time, the back electromotive force is released, and distortion of the output signal can be removed.
[0052]
Further, the digital amplifier 10b of the above-described embodiment basically has a configuration in which the distortion removal control unit 60 is added to the digital amplifier 10 shown in FIG. 1, but the digital amplifier shown in FIG. The distortion of the output signal may be removed by adding the distortion removal control unit 60 to the amplifier 10a. However, in this case, it is necessary to insert one OR gate 68 in the distortion removal control unit 60 before the driver 44 shown in FIG. 3 and insert the other OR gate 70 before the driver 42. The distortion removal control unit 60 in this case corresponds to the second distortion removal control means.
[0053]
[referenceEmbodiment)
FIG.referenceIt is a figure which shows the structure of the digital amplifier of embodiment. The digital amplifier 10c shown in FIG. 6 is configured such that the terminal B of the load 90 is grounded and a drive voltage is applied only to the terminal A side, and is called a single-end push-pull circuit.
[0054]
The digital amplifier 10c of this embodiment shown in FIG. 6 includes a PCM-PWM conversion unit 20, a switching control unit 30a, drivers 42 and 44, a switching unit 50a, and a distortion removal control unit 80. Components common to the digital amplifier 10 shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0055]
The switching control unit 30a receives the pulse signal output from the PCM-PWM conversion unit 20, and the sign bit a_nThe drivers 42 and 44 that are output destinations of the pulse signal are switched according to the value of. This switching control unit 30a has basically the same configuration as the switching control unit 30 shown in FIG. 1, and since the drivers 46 and 48 are not used in this embodiment, the connection lines between them are used. The difference is that has been deleted.
[0056]
The switching unit 50a includes two transistors 52 and 56. One transistor 52 performs a switching operation in which a positive operating voltage (+ Vcc) is selectively applied to the terminal A of the load 90. The other transistor 56 performs a switching operation in which a negative operating voltage (−Vcc) is selectively applied to the terminal A of the load 90.
[0057]
The distortion removal control unit 80 performs control for grounding the terminal A of the load 90 at a predetermined timing, and includes a NOR gate 82, a driver 84, and a transistor 86. The NOR gate 82 outputs a high level signal when the outputs of the two AND gates 34 and 36 in the switching control unit 30a are both at a low level. The driver 84 drives the transistor 86 according to the output signal of the NOR gate 82. The transistor 86 selectively grounds the terminal A of the load 90. The transistor 86 is controlled to be turned on by the driver 84 when the output of the NOR gate 82 is at a high level, and grounds the terminal A of the load 90.
[0058]
The PCM-PWM conversion unit 20 described above is the control signal generation unit, the switching control unit 30a is the third switching control unit, the driver 42 and the transistor 52 are the ninth switching unit, and the driver 44 and the transistor 56 are the tenth switching unit. The distortion removal control unit 80 corresponds to the switching means, and corresponds to the third distortion removal control means.
[0059]
The digital amplifier 10c of this embodiment has such a configuration, and the operation thereof will be described next.
Operation when positive digital data is input
Positive digital data (sign bit a) is input to the digital amplifier 10c._nWhen “0” is input, the sign bit a_nA pulse signal having a duty ratio corresponding to the contents of (n-1) bit data except for the input is input from the AND gate 34 in the switching control unit 30a to the driver 42, and the switching operation by the transistor 52 is performed in accordance with this pulse signal. Is called. At this time, since the other transistor 56 is controlled to be in an off state, a positive operating voltage (+ Vcc) is selectively applied to the terminal A of the load 90.
[0060]
By the way, in the digital amplifier 10c of this embodiment, the transistor 86 in the distortion removal control unit 80 is controlled to be in an on state during a period in which a positive operating voltage is not applied to the terminal A of the load 90. Therefore, the back electromotive force generated in the load 90 when the two terminals A and B of the load 90 are at the same potential and a positive operating voltage is selectively applied to the terminal A of the load 90 is Since it is discharged without being stored inside, distortion generated in the output signal of the digital amplifier 10c can be removed.
[0061]
Operation when negative digital data is input
Similarly, negative digital data (sign bit a) is input to the digital amplifier 10c._nWhen “1” is input, the sign bit a_nA pulse signal having a duty ratio corresponding to the contents of (n-1) bit data except for the input is input from the AND gate 36 in the switching control unit 30a to the driver 44, and the switching operation by the transistor 56 is performed according to the pulse signal. Is called. At this time, since the other transistor 52 is controlled to be in an off state, a negative operating voltage (−Vcc) is selectively applied to the terminal A of the load 90.
[0062]
In the digital amplifier 10c of this embodiment, the transistor 86 in the distortion removal control unit 80 is controlled to be in an on state during a period in which a negative operating voltage is not applied to the terminal A of the load 90. As described above, since the back electromotive force generated in the load 90 when the negative operating voltage is selectively applied to the terminal A of the load 90 is released without being accumulated in the load 90, the digital amplifier 10c. It is possible to remove distortion generated in the output signal.
[0063]
In the above description, the case where positive or negative digital data is input to the digital amplifier 10c is considered. However, since the transistor 86 is turned on even when a 0 level signal is input, the transistor 86 is turned on at this time. When back electromotive force is generated in the load 90, the back electromotive force is released, and distortion of the output signal can be removed.
[0064]
Further, the switching speed of the digital amplifier 10c of the present embodiment is the same as that of the digital amplifier 10 of the first embodiment described above, and the switching speed can be lowered. That is, the switching speed within one period T in which data is input is the maximum value (2) whose resolution is expressed by (n−1) bits.^n-1−1), fs × m × (2) where fs is a sampling frequency of data and m is a multiple of oversampling.^n-1-1), which is about half the maximum switching speed in the conventional digital amplifier, and can reduce the switching speed. Even when the same switching speed as that of the conventional product is maintained, the multiple of oversampling and the number of data bits can be increased, so that high performance of the digital amplifier can be realized.
[0065]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation implementation is possible within the range of the summary of this invention. For example, in the above-described embodiment, the case has been described in which the most significant bit of the input n-bit data is a sign bit. However, depending on the format of the input data, a sign bit may be included in another bit position. However, in such a case, code bits included other than the most significant bit may be input to the switching control unit 30 or the like.
[0066]
【The invention's effect】
As described above, according to the present invention, since the control signal for controlling the two switching means is generated corresponding to the value of the digital data excluding the sign bit, the entire digital data including the sign bit is taken into consideration. Compared with the case where the duty ratio is set, the resolution for setting the duty ratio is approximately halved, and the switching speed can be reduced. In addition, since the two operation voltages applied simultaneously to the two drive terminals of the load are controlled independently of each other, a positive operation is required as a drive voltage necessary for each of the generation operations as in the prior art. There is no need to alternately generate a negative voltage and a negative operating voltage, which can reduce the fluctuation range of the drive voltage, prevent the distortion of the drive voltage waveform, and hinder the increase in switching speed. Can be prevented.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of a digital amplifier according to a first embodiment.
FIG. 2 is a timing chart showing an operation state of the digital amplifier shown in FIG.
FIG. 3 is a diagram illustrating a configuration of a digital amplifier according to a second embodiment.
FIG. 4 is a diagram illustrating a configuration of a digital amplifier according to a third embodiment.
FIG. 5 is a timing chart showing an operation state of the digital amplifier shown in FIG. 4;
[Fig. 6]referenceIt is a figure which shows the structure of the digital amplifier of embodiment.
FIG. 7 is a diagram illustrating a configuration of a conventional digital amplifier.
FIG. 8 is a timing chart showing an operation state of the digital amplifier shown in FIG. 7;
FIG. 9 is a diagram illustrating a waveform of a drive voltage applied to the gate of each transistor by a driver included in a conventional digital amplifier.
[Explanation of symbols]
10 Digital amplifier
20 PCM-PWM converter
30 switching control unit
32 inverter
34, 36 Andgate
42, 44, 46, 48 drivers
50 Switching section
52, 54, 56, 58 transistors
90 load

Claims

Control signal generating means for receiving a digital data including a sign bit and generating a control signal having a duty ratio corresponding to a value of the digital data excluding the sign bit;
By performing a switching operation according to the duty ratio of the control signal, the first and second operating voltages that generate the first and second operating voltages of the same polarity applied to the two driving terminals of the predetermined load, respectively. Switching means,
By performing a switching operation according to the value of the sign bit , the third and third constant voltages applied to the two driving terminals respectively have the opposite polarity to the first and second operating voltages. Third and fourth switching means for generating a fourth operating voltage;
One of the first and second operating voltages is selectively applied to one of the two drive terminals, and one of the third and fourth operating voltages is selectively applied to the other First switching control means for performing control according to the value of the sign bit;
A digital amplifier comprising:

In claim 1,
And further comprising first distortion removal control means for simultaneously controlling the third and fourth switching means to be in an ON state when both the first and second operating voltages are not applied to the driving terminal. A digital amplifier characterized by

Control signal generating means for receiving a digital data including a sign bit and generating a control signal having a duty ratio corresponding to a value of the digital data excluding the sign bit;
By performing a switching operation according to the duty ratio of the control signal, fifth and sixth operating voltages for generating fifth and sixth operating voltages of different polarities applied to one of two driving terminals of a predetermined load are obtained. Switching means,
By performing a switching operation in accordance with the value of the sign bit, the seventh and eighth operating voltages that generate the seventh and eighth operating voltages of different voltages applied to the other of the two driving terminals are applied. Switching means;
One of the fifth and sixth operating voltages is selectively applied to one of the two driving terminals, and the polarity of the operating voltage applied to the other is different from the seventh and sixth operating voltages. A second switching control means for selectively applying one of the eight operating voltages according to the value of the sign bit;
A digital amplifier comprising:

In claim 3,
One of the fifth and sixth operating voltages is intermittently applied to one of the two drive terminals by the second switching control means corresponding to the duty ratio of the control signal. In this case, the digital amplifier further comprises second distortion removal control means for applying one of the fifth and sixth operating voltages at a timing when the operating voltage is not applied.