JP4370806B2

JP4370806B2 - Thin film transistor panel and manufacturing method thereof

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Publication number: JP4370806B2
Application number: JP2003137233A
Authority: JP
Inventors: 伸一下牧; 仁渡辺
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2003-05-15
Filing date: 2003-05-15
Publication date: 2009-11-25
Anticipated expiration: 2023-05-15
Also published as: JP2004341186A

Description

【０００１】
【発明の属する技術分野】
この発明は薄膜トランジスタパネルおよびその製造方法に関する。
【０００２】
【従来の技術】
アクティブマトリックス型液晶表示装置における薄膜トランジスタパネルには、基板上に走査ラインおよびデータラインがマトリックス状に設けられ、その各交点近傍にスイッチング素子としての薄膜トランジスタが両ラインに接続されて設けられ、それらの上に画素電極が薄膜トランジスタに接続されて設けられたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１−１５６７２５号公報（第１図、第４図）
【０００４】
すなわち、特許文献１に記載の薄膜トランジスタパネルでは、基板上に半導体薄膜が設けられ、その上にゲート絶縁膜が設けられ、その上にゲート電極を含む走査ラインが設けられ、その上に層間絶縁膜が設けられ、その上にデータラインが半導体薄膜のドレイン領域に接続されて設けられ、その上にオーバーコート膜が設けられ、その上に画素電極が半導体薄膜のソース領域に接続されて設けられている。
【０００５】
この場合、データラインは、その下の層間絶縁膜およびゲート絶縁膜にフォトリソグラフィ法により形成されたコンタクトホールを介して半導体薄膜のドレイン領域に接続されている。また、画素電極は、その下のオーバーコート膜、層間絶縁膜およびゲート絶縁膜にフォトリソグラフィ法により形成されたコンタクトホールを介して半導体薄膜のソース領域に接続されている。さらに、例えば走査ラインの接続パッドを露出させるため、少なくとも層間絶縁膜にフォトリソグラフィ法によりコンタクトホールを形成する必要がある。
【０００６】
【発明が解決しようとする課題】
このように、特許文献１に記載の薄膜トランジスタパネルでは、コンタクトホールを形成するためのフォトリソグラフィ工程が少なくとも３回であるため、どちらかと言えば製造工程数が多いという問題があった。
そこで、この発明は、製造工程数を少なくすることができる薄膜トランジスタパネルおよびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、薄膜トランジスタのゲート電極を含む走査ライン上にゲート絶縁膜および層間絶縁膜が設けられ、前記層間絶縁膜上に静電保護リングが静電保護素子を介して前記走査ラインに接続されて設けられた薄膜トランジスタパネルにおいて、前記静電保護素子と前記走査ラインとを接続するために前記層間絶縁膜上に設けられた接続配線の一端部は前記層間絶縁膜に形成された上部コンタクトホールおよび該上部コンタクトホールを介して前記ゲート絶縁膜に形成された下部コンタクトホールを介して前記走査ラインに接続されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記層間絶縁膜上に補助容量ラインが前記静電保護リングに接続されて設けられていることを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記静電保護リング、前記接続配線および前記補助容量ラインは同一の材料によって形成されていることを特徴とするものである。
請求項４に記載の発明は、請求項２に記載の発明において、前記ゲート絶縁膜上にデータラインが前記薄膜トランジスタのドレイン電極に接続されて設けられ、前記補助容量ラインは前記データラインと重ね合わされていることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記補助容量ラインの前記データラインと重ね合わされた部分の幅は前記データラインの幅よりも広くなっていることを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記補助容量ラインは、幅が前記データラインの幅よりも広い遮光性金属からなる第１の補助容量ラインと、幅が前記第１の補助容量ラインの幅よりも広い透光性金属からなる第２の補助容量ラインとの２層構造であることを特徴とするものである。
請求項７に記載の発明は、請求項４に記載の発明において、前記層間絶縁膜上に設けられたオーバーコート膜上に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられ、該画素電極の両辺部はその両側に配置された前記補助容量ラインと重ね合わされていることを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明において、前記ソース電極は前記ゲート絶縁膜上に設けられ、前記層間絶縁膜上に前記ソース電極と前記画素電極とを接続する別の接続配線が設けられていることを特徴とするものである。
請求項９に記載の発明は、請求項８に記載の発明において、前記別の接続配線は前記補助容量ラインと同一の材料によって形成されていることを特徴とするものである。
請求項１０に記載の発明は、請求項８に記載の発明において、前記別の接続配線は透光性金属によって形成されていることを特徴とするものである。
請求項１１に記載の発明は、請求項７に記載の発明において、前記ソース電極は前記ゲート絶縁膜上に設けられ、前記画素電極は前記オーバーコート膜および前記層間絶縁膜に形成されたコンタクトホールを介して前記ソース電極に接続されていることを特徴とするものである。
請求項１２に記載の発明は、薄膜トランジスタのゲート電極を含む走査ライン上にゲート絶縁膜および層間絶縁膜が設けられ、前記層間絶縁膜上に静電保護リングが静電保護素子を介して前記走査ラインに接続されて設けられた薄膜トランジスタパネルの製造方法において、前記走査ラインの所定の箇所上における前記層間絶縁膜に形成された上部コンタクトホールおよび該上部コンタクトホールを介して前記ゲート絶縁膜に下部コンタクトホールを形成し、前記層間絶縁膜上に前記静電保護素子と前記走査ラインとを接続するための接続配線をその一端部を前記上部コンタクトホールおよび前記下部コンタクトホールを介して前記走査ラインに接続させて形成することを特徴とするものである。
請求項１３に記載の発明は、請求項１２に記載の発明において、前記層間絶縁膜上に補助容量ラインを前記静電保護リングに接続させて形成することを特徴とするものである。
請求項１４に記載の発明は、請求項１３に記載の発明において、前記静電保護リング、前記接続配線および前記補助容量ラインを同一の材料によって同時に形成することを特徴とするものである。
請求項１５に記載の発明は、請求項１３に記載の発明において、前記補助容量ラインは、前記ゲート絶縁膜上に前記薄膜トランジスタのドレイン電極に接続されて設けられたデータラインと重ね合わされるように形成することを特徴とするものである。
そして、この発明によれば、走査ラインの所定の箇所上における層間絶縁膜およびゲート絶縁膜に連続してコンタクトホールを形成し、層間絶縁膜上に静電保護素子と走査ラインとを接続するための接続配線をその一端部をコンタクトホールを介して走査ラインに接続させて形成することにより、コンタクトホール形成工程を１回減らすことができ、したがってその分だけ製造工程数を少なくすることができる。
【０００８】
【発明の実施の形態】
（第１実施形態）
図１はこの発明の第１実施形態としてのアクティブマトリックス型液晶表示装置における薄膜トランジスタパネルの一部の等価回路的平面図を示す。この薄膜トランジスタパネルはガラス基板１を備えている。ガラス基板１上において一点鎖線で囲まれた領域は表示領域２となっている。
【０００９】
表示領域２には、マトリックス状に配置された複数の画素電極３と、これらの画素電極３にそれぞれ接続された複数の薄膜トランジスタ４と、行方向に配置され、薄膜トランジスタ４に走査信号を供給する複数の走査ライン５と、列方向に配置され、薄膜トランジスタ４にデータ信号を供給する複数のデータライン６と、列方向に配置され、画素電極３との間で補助容量部Ｃｓを形成する複数の補助容量ライン７とが設けられている。この場合、画素電極３とその両側に配置された２本の補助容量ライン７との間でそれぞれ補助容量部Ｃｓが形成されている。
【００１０】
各走査ライン５の右端部は、ガラス基板１上において表示領域２の右側に設けられた二点鎖線で示す走査用ドライバ搭載領域８内に設けられた出力側の接続パッド９に接続されている。各走査ライン５の左端部は、ガラス基板１の左端面まで延ばされている。
【００１１】
各データライン６の下端部は、ガラス基板１上において表示領域２の下側に設けられた二点鎖線で示すデータ用ドライバ搭載領域１０内に設けられた出力側の接続パッド１１に接続されている。各データライン６の上端部は、ガラス基板１の上端面まで延ばされている。
【００１２】
各補助容量ライン７の上端部および下端部は、ガラス基板１上において表示領域２の周囲に設けられた静電保護リング１２の上辺部および下辺部に接続されている。ガラス基板１上において静電保護リング１２の左辺部の外側には、走査ライン用静電保護素子１３が当該左辺部と走査ライン５とに接続されて設けられている。ガラス基板１上において静電保護リング１２の上辺部の外側には、データライン用静電保護素子１４が当該上辺部とデータライン６とに接続されて設けられている。
【００１３】
走査用ドライバ搭載領域８内に設けられた入力側の接続パッド１５、データ用ドライバ搭載領域１０内に設けられた入力側の接続パッド１６および静電保護リング１２に接続された接続パッド１７は、ガラス基板１上の右下角部に設けられた外部接続端子１８に引き回し線１９を介して接続されている。
【００１４】
ここで、この薄膜トランジスタパネルにおける静電対策について簡単に説明する。例えば、ガラス基板１の左端面あるいは上端面に外部から静電気が帯電すると、静電保護素子１３、１４が導通し、静電保護リング１２、全ての走査ライン５、全てのデータライン６および全ての補助容量ライン７が同電位となり、これにより薄膜トランジスタ４が静電破壊しないようにすることができる。
【００１５】
次に、図２は図１に示す薄膜トランジスタパネルの表示領域２の一部の透過平面図を示す。ここで、図２を明確にする目的で、各画素電極３の縁部に斜めの短い実線のハッチングが記入されている。
【００１６】
補助容量ライン７は、幅（走査ライン５と平行な方向の長さ）がデータライン６の幅よりもある程度大きい遮光性金属からなる第１の補助容量ライン７ａと、幅が第１の補助容量ライン７ａの幅よりもある程度大きい透光性金属からなる第２の補助容量ライン７ｂとの２層構造となっている。
【００１７】
補助容量ライン７はデータライン６と重ね合わされている。画素電極３の左右辺部はその左右両側のデータライン６および補助容量ライン７と重ね合わされている。画素電極３の上辺部はその前段の走査ライン５と重ね合わされている。ここで、第２の補助容量ライン７ｂの左側の縁部は直線となっているが、右側の縁部において薄膜トランジスタ４および走査ライン５に対応する部分は切欠部となっている。
【００１８】
この場合、後で説明するが、補助容量ライン７は、厚さ方向において、すなわち、図２における紙面垂直方向において、データライン６と画素電極３との間にそれぞれ絶縁膜を介して設けられている。そして、第１の補助容量ライン７ａの幅がデータライン６の幅よりもある程度大きくなっているため、走査ライン５と平行方向の位置ずれがあっても、第１の補助容量ライン７ａは、データライン６が画素電極３と直接対向しないようにデータライン６を確実に覆っている。
【００１９】
また、図１に示すように、補助容量ライン７はデータライン６の配置領域のほぼ全域に亘って配置されているため、補助容量ライン７は、画素電極３に対し、走査ライン５と直交する方向の位置ずれがあっても、画素電極３と確実に重なり、位置合わせずれによる補助容量の変動を確実に防止している。
【００２０】
次に、図１および図２に示す薄膜トランジスタパネルの具体的な構造について説明する。まず、図３は図２のIII−III線に沿う断面図を示す。ガラス基板１の上面の所定の箇所にはクロムやアルミニウム系金属などからなるゲート電極２１を含む走査ライン５（図２参照）が設けられている。ゲート電極２１および走査ライン５を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜２２が設けられている。
【００２１】
ゲート電極２１上におけるゲート絶縁膜２２の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜２３が設けられている。半導体薄膜２３の上面のほぼ中央部には窒化シリコンからなるチャネル保護膜２４が設けられている。
【００２２】
チャネル保護膜２４の上面両側およびその両側における半導体薄膜２３の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層２５、２６が設けられている。オーミックコンタクト層２５、２６の上面およびその各近傍のゲート絶縁膜２２の上面の所定の箇所にはクロムやアルミニウム系金属などからなるソース電極２７およびドレイン電極２８が設けられている。
【００２３】
そして、ゲート電極２１、ゲート絶縁膜２２、半導体薄膜２３、チャネル保護膜２４、オーミックコンタクト層２５、２６、ソース電極２７およびドレイン電極２８により、薄膜トランジスタ４が構成されている。
【００２４】
ゲート絶縁膜２２の上面の所定の箇所にはクロムやアルミニウム系金属などからなるデータライン６がドレイン電極２８に接続されて設けられている。薄膜トランジスタ４およびデータライン６を含むゲート絶縁膜２２の上面には窒化シリコンからなる層間絶縁膜２９が設けられている。
【００２５】
データライン６上における層間絶縁膜２９の上面の所定の箇所にはクロムやアルミニウム系金属などの遮光性金属からなる第１の補助容量ライン７ａとＩＴＯやＺｎＯなどの透光性金属からなる第２の補助容量ライン７ｂとからなる２層構造の補助容量ライン７が設けられている。
【００２６】
ソース電極２７上における層間絶縁膜２９の上面の所定の箇所にはクロムやアルミニウム系金属などからなる下層金属層３０ａとＩＴＯやＺｎＯなどからなる上層金属層３０ｂとからなる２層構造の接続配線３０が設けられている。接続配線３０は、層間絶縁膜２９の所定の箇所に形成されたコンタクトホール３１を介してソース電極２７に接続されている。
【００２７】
補助容量ライン７および接続配線３０を含む層間絶縁膜２９の上面には窒化シリコンからなるオーバーコート膜３２が設けられている。オーバーコート膜３２の上面の所定の箇所にはＩＴＯやＺｎＯなどの透光性金属からなる画素電極３が設けられている。画素電極３は、オーバーコート膜３２の所定の箇所に形成されたコンタクトホール３３を介して接続配線３０に接続されている。
【００２８】
次に、図４は走査ライン用静電保護素子１３の部分の断面図を示す。ゲート絶縁膜２２の上面の所定の箇所には走査ライン用静電保護素子１３が設けられている。走査ライン用静電保護素子１３は、図３に示す薄膜トランジスタ４のうち、ゲート電極２１を除いた場合とほぼ同じ構造であり、ソース電極２７およびドレイン電極２８の代わりに、一方の電極４１および他方の電極４２を備えている。
【００２９】
層間絶縁膜２９の上面の所定の箇所にはクロムやアルミニウム系金属などからなる下層金属層４３ａとＩＴＯやＺｎＯなどからなる上層金属層４３ｂとからなる２層構造の接続配線４３が設けられている。接続配線４３の一端部は、層間絶縁膜２９の所定の箇所に形成された上部コンタクトホール４４ａおよび該上部コンタクトホール４４ａを介してゲート絶縁膜２２の所定の箇所に形成された下部コンタクトホール４４ｂからなるコンタクトホール４４を介して、ガラス基板１の上面に設けられた走査ライン５の所定の箇所に接続されている。接続配線４３の他端部は、層間絶縁膜２９の所定の箇所に形成されたコンタクトホール４５を介して一方の電極４１に接続されている。
【００３０】
層間絶縁膜２９の上面の所定の箇所にはクロムやアルミニウム系金属などからなる下層金属層１２ａとＩＴＯやＺｎＯなどからなる上層金属層１２ｂとからなる２層構造の静電保護リング１２が設けられている。静電保護リング１２の所定の箇所は、層間絶縁膜２９の所定の箇所に形成されたコンタクトホール４６を介して他方の電極４２に接続されている。
【００３１】
次に、図５はデータライン用静電保護素子１４の部分の断面図を示す。ゲート絶縁膜２２の上面の他の所定の箇所にはデータライン用静電保護素子１４が設けられている。データライン用静電保護素子１４は、図４に示す走査ライン用静電保護素子１３と同じ構造であり、一方の電極４７および他方の電極４８を備えている。
【００３２】
一方の電極４７は、ゲート絶縁膜２２の上面に設けられたデータライン６の所定の箇所に接続されている。層間絶縁膜２９の上面に設けられた静電保護リング１２の所定の箇所は、層間絶縁膜２９の所定の箇所に形成されたコンタクトホール４９を介して他方の電極４８に接続されている。
【００３３】
次に、図６は各接続パッド９、１１、１７の部分の断面図を示す。まず、走査用ドライバ搭載領域８内の出力側の接続パッド９について説明する。接続パッド９は、ガラス基板１の上面の所定の箇所に設けられたクロムやアルミニウム系金属などからなる第１のパッド部９ａと、その上の層間絶縁膜２９の上面に設けられたクロムやアルミニウム系金属などからなる第２のパッド部９ｂおよびＩＴＯやＺｎＯなどからなる第３のパッド部９ｃと、その上のオーバーコート膜３２の上面に設けられたＩＴＯやＺｎＯなどからなる第４のパッド部９ｄとからなっている。
【００３４】
この場合、第２のパッド部９ｂは、層間絶縁膜２９およびゲート絶縁膜２２に形成されたコンタクトホール５１を介して第１のパッド部９ａに接続されている。第４のパッド部９ｄは、オーバーコート膜３２に形成されたコンタクトホール５２を介して第３のパッド部９ｃに接続されている。
【００３５】
次に、データ用ドライバ搭載領域１０内の出力側の接続パッド１１について説明する。接続パッド１１は、ゲート絶縁膜２２の上面の所定の箇所に設けられたクロムやアルミニウム系金属などからなる第１のパッド部１１ａと、その上の層間絶縁膜２９の上面に設けられたクロムやアルミニウム系金属などからなる第２のパッド部１１ｂおよびＩＴＯやＺｎＯなどからなる第３のパッド部１１ｃと、その上のオーバーコート膜３２の上面に設けられたＩＴＯやＺｎＯなどからなる第４のパッド部１１ｄとからなっている。
【００３６】
この場合、第２のパッド部１１ｂは、層間絶縁膜２９に形成されたコンタクトホール５３を介して第１のパッド部１１ａに接続されている。第４のパッド部１１ｄは、オーバーコート膜３２に形成されたコンタクトホール５４を介して第３のパッド部１１ｃに接続されている。
【００３７】
次に、静電保護リング１２の接続パッド１７について説明する。接続パッド１７は、層間絶縁膜２９の上面の所定の箇所に設けられたクロムやアルミニウム系金属などからなる第１のパッド部１７ａおよびＩＴＯやＺｎＯなどからなる第２のパッド部１７ｂと、その上のオーバーコート膜３２の上面に設けられたＩＴＯやＺｎＯなどからなる第３のパッド部１７ｃとからなっている。この場合、第３のパッド部１７ｃは、オーバーコート膜３２に形成されたコンタクトホール５５を介して第２のパッド部１７ｂに接続されている。
【００３８】
次に、上記構成の薄膜トランジスタパネルの製造方法の一例について説明する。ただし、この場合、図４に示す走査ライン用静電保護素子１３の部分を中心に説明する。まず、図７に示すように、ガラス基板１の上面の所定の箇所に、スパッタ法により成膜されたクロムなどからなる金属層をパターニングすることにより、走査ライン５を形成する。このとき、同時に、図３に示すゲート電極２１、図６に示す接続パッド９の第１のパッド部９ａを形成する。
【００３９】
次に、図７に示すように、走査ライン５などを含むガラス基板１の上面にプラズマＣＶＤ法により窒化シリコンからなるゲート絶縁膜２２を成膜する。次に、ゲート絶縁膜２２の上面の所定の箇所にクロムなどからなる電極４１、４２を有する走査ライン用静電保護素子１３を形成する。このとき、同時に、図３に示す薄膜トランジスタ４（ただし、ゲート電極２１を除く）、図５に示すデータライン用静電保護素子１４を形成する。また、クロムなどからなる電極４１、４２を形成すると同時に、図３および図５に示すデータライン６、図６に示す接続パッド１１の第１のパッド部１１ａを形成する。
【００４０】
次に、図７に示すように、走査ライン用静電保護素子１３などを含むゲート絶縁膜２２の上面にプラズマＣＶＤ法により窒化シリコンからなる層間絶縁膜２９を成膜する。次に、図８に示すように、フォトリソグラフィ法により、走査ライン５の所定の箇所上における層間絶縁膜２９およびゲート絶縁膜２２にコンタクトホール４４を形成し、また、一方の電極４１の所定の箇所上における層間絶縁膜２９にコンタクトホール４５を形成し、さらに、他方の電極４２の所定の箇所上における層間絶縁膜２９にコンタクトホール４６を形成する。
【００４１】
この場合、エッチング液により、先ず、層間絶縁膜２９に上部コンタクホール４４ａ、コンタクホール４５、コンタクホール４６を同時に形成し、引き続いて、上部コンタクトホール４４ａを介して下部コンタクトホール４４ｂを形成する。下部コンタクトホール４４ｂを形成することにより、中間絶縁膜２９の上面から走査ライン５に達するコンタクトホール４４が形成される。上部コンタクトホール４４ａおよび下部コンタクトホール４４ｂは、中間絶縁膜２９およびゲート絶縁膜２２が同一の材料の場合には、同一のエッチング液で形成することが可能であり、中間絶縁膜２９およびゲート絶縁膜２２が異なる材料の場合には、エッチング液はそれぞれに適したものを用いることができる、この際、コンタクホール４５、コンタクホール４６は、電極４１、４２により、深さ方向の浸食は抑えられている。このとき、同時に、図３に示すコンタクトホール３１、図５に示すコンタクトホール４９、図６に示すコンタクトホール５１、５３を形成する。この場合、図６に示すコンタクトホール５１は、コンタクトホール４４の形成と同様に、上部コンタクトホールを形成し、引き続いて上部コンタクトホールを介して下部コンタクトホールを形成するものである。
【００４２】
次に、図４に示すように、各コンタクトホール４４、４５、４６内を含む層間絶縁膜２９の上面の接続配線４３形成領域および静電保護リング１２形成領域に、スパッタ法により成膜されたクロムなどからなる金属層をパターニングすることにより、下層金属層４３ａ、１２ａを形成する。この場合、静電保護リング１２用の下層金属層１２ａは、図１に示す表示領域２の周囲にリング状に形成する。また、このとき、同時に、図３に示す第１の補助容量ライン７ａ、接続配線３０の下層金属層３０ａ、図６に示す接続パッド９、１１の第２のパッド部９ｂ、１１ｂ、接続パッド１７の第１のパッド部１７ａを形成する。
【００４３】
次に、図４に示すように、下層金属層４３ａ、１２ａの上面に、スパッタ法により成膜されたＩＴＯなどからなる金属層をパターニングすることにより、上層金属層４３ｂ、１２ｂを形成する。この場合、静電保護リング１２用の下層金属層１２ｂもリング状に形成する。また、このとき、同時に、図３に示す第２の補助容量ライン７ｂ、接続配線３０の上層金属層３０ｂ、図６に示す接続パッド９、１１の第３のパッド部９ｃ、１１ｃ、接続パッド１７の第２のパッド部１７ｂを形成する。
【００４４】
次に、図４に示すように、接続配線４３および静電保護リング１２などを含む層間絶縁膜２９の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜３２を成膜する。次に、図３に示すように、接続配線３０の所定の箇所上におけるオーバーコート膜３２にコンタクトホール３３を形成する。このとき、同時に、図６に示すコンタクトホール５２、５４、５５を形成する。
【００４５】
次に、図３に示すように、コンタクトホール３３内を含むオーバーコート膜３２の上面の各所定の箇所に、スパッタ法により成膜されたＩＴＯなどからなる金属層をパターニングすることにより、画素電極３を形成する。このとき、同時に、図６に示す接続パッド９、１１の第４のパッド部９ｄ、１１ｄ、接続パッド１７の第３のパッド部１７ｃを形成する。かくして、この実施形態の薄膜トランジスタパネルが得られる。
【００４６】
このように、上記製造方法では、例えば、図８に示すように、走査ライン５の所定の箇所上における層間絶縁膜２９およびゲート絶縁膜２２に連続してコンタクトホール４４を形成し、次いで、図４に示すように、層間絶縁膜２９の上面の所定の箇所に接続配線３３の下層金属層４３ａをその一端部をコンタクトホール４４を介して走査ライン５に接続させて形成しているので、コンタクトホール形成工程を１回減らすことができ、したがってその分だけ製造工程数を少なくすることができる。
【００４７】
ちなみに、上記製造方法において、コンタクトホールを形成するためのフォトリソグラフィ工程は、層間絶縁膜２９およびゲート絶縁膜２２にコンタクトホールを形成するためと、オーバーコート膜３２にコンタクトホールを形成するための２回である。
【００４８】
これに対し、図４および図６において、ゲート絶縁膜２２を成膜した後に、走査ライン５の所定の箇所上および第１のパッド部９ａ上におけるゲート絶縁膜２２にコンタクトホールを形成し、次いで、当該コンタクトホール内およびその各近傍のゲート絶縁膜２２の上面にクロムなどからなる中継電極および中継パッド部を形成し、次いで、層間絶縁膜２９を成膜する場合には、コンタクトホールを形成するためのフォトリソグラフィ工程は３回である。
【００４９】
ところで、上記構成の薄膜トランジスタパネルを備えたアクティブマトリックス型液晶表示装置では、データライン６と画素電極３との間に、データライン６の幅よりも広い形状を有する補助容量ライン７を設けているので、この補助容量ライン７により、データライン６と画素電極３との間に結合容量が発生するのを防止することができ、したがって垂直クロストークが発生しないようにすることができ、表示特性を向上することができる。
【００５０】
また、補助容量ライン７を遮光性金属からなる第１の補助容量ライン７ａとそれよりも幅広の透光性金属からなる第２の補助容量ライン７ｂとの２層構造としているので、第２の補助容量ライン７ｂの第１の補助容量ライン７ａから食み出された部分と画素電極５との重合部分によっても補助容量部が形成される。しかも、当該食み出された第２の補助容量ライン７ｂはＩＴＯなどの透光性金属によって形成されているため、開口率に影響を与えることはない。したがって、当該食み出された第２の補助容量ライン７ｂの大きさや形状を適宜に選定することにより、開口率に影を与えることなく、補助容量の大きさを調整することができる。
【００５１】
また、図２に示すように、画素電極３の左右辺部のみを、その左右両側に配置された補助容量ライン７と重ね合わせているため、補助容量ラインを走査ライン５に平行に配置して、この補助容量ラインから画素電極３の左右辺部に沿って延出された２つの延出部とその根元部間の補助容量ラインとからなるほぼコ字状部を画素電極３の３つの辺部に重ね合わせる場合と比較して、開口率を大きくすることができる。
【００５２】
さらに、図２に示すように、走査ライン５とデータライン６との交差部分の近傍を補助容量ライン７で遮光することができるため、当該近傍を、薄膜トランジスタパネル上に対向配置される対向パネル（図示せず）に設けられた、相対的に加工精度の悪いブラックマスクで遮光する場合と比較して、開口率を大きくすることができる。また、画素電極５の上辺部をその前段の走査ライン５に重ね合わせているので、これによっても開口率を大きくすることができる。
【００５３】
（第２実施形態）
図３においては、画素電極３３とソース電極２７とを２層構造の接続配線３０を介して接続しているが、これに限定されるものではない。例えば、図９に示すこの発明の第２実施形態のように、接続配線３０をＩＴＯなどからなる透光性金属層３０ｂのみによって形成するようにしてもよい。このようにした場合には、透光性金属層３０ｂがソース電極２７と重ね合わされない部分に対応する分だけ、開口率を大きくすることができる。
【００５４】
（第３実施形態）
また、図１０に示すこの発明の第３実施形態のように、接続配線３０を省略し、ソース電極２７の所定の箇所上における層間絶縁膜２９およびオーバーコート膜３２にコンタクトホール６１を形成し、画素電極３をこのコンタクトホール６１を介してソース電極２７に直接接続するようにしてもよい。このようにした場合も、開口率を大きくすることができる。
【００５５】
（第４実施形態）
図１１はこの発明の第４実施形態としての薄膜トランジスタパネルの図２同様の透過平面図を示す。この図１１において、図２に示す場合と異なる点は、遮光性金属からなる第１の補助容量ライン７ａの形成と同時に同一の遮光性金属により、薄膜トランジスタ４の半導体薄膜２３（図３参照）を覆う島状の遮光層６２を形成した点である。
【００５６】
このようにした場合には、遮光層６２で薄膜トランジスタ４の半導体薄膜２３上を遮光することにより、光リークが低減し、フリッカーを少なくすることができるので、表示品位を向上することができる。また、遮光層６２を第１の補助容量ライン７ａの形成と同時に形成することができるため、製造工程数が増加しないようにすることができる。
【００５７】
（第５実施形態）
図１２はこの発明の第５実施形態としての薄膜トランジスタパネルの図１１同様の透過平面図を示す。この図１２において、図１１に示す場合と異なる点は、遮光層６２を第１の補助容量ライン７ａに接続した点である。
【００５８】
（その他の実施形態）
例えば、図１２に示すような遮光層６２を走査ライン５上において右方向に延長させて右側の第１の補助容量ライン７ａに接続し、全体として格子状となるようにしてもよい。この場合、このような遮光層で薄膜トランジスタ４上、その周囲の光漏れ部および画素電極３の下辺部と走査ライン５との間の光漏れ部を覆うようにすると、光漏れ部が無くなるため、対向パネルに光漏れ防止用のブラックマスクを設ける必要はなく、開口率をかなり大きくすることができる。
【００５９】
また、補助容量ライン７が全体として格子状となるため、補助容量ライン７のどこかに断線が発生しても、電流経路を確保することができ、ひいては断線不良発生の危険度を極めて小さくすることができる。
【００６０】
ところで、補助容量ライン７は、第２の補助容量ライン７ｂ上に第１の補助容量ライン７ａを設けた２層構造としてもよい。また、補助容量ライン７は、第１の補助容量ライン７ａと第２の補助容量ライン７ｂとのうちのいずれか一方のみによって形成するようにしてもよい。
【００６１】
補助容量ライン７を、第１の補助容量ライン７ａと第２の補助容量ライン７ｂとのうちのいずれか一方のみによって形成する場合には、製造工程数を考慮すると、図３に示す接続配線３０、図３に示す接続配線４３、図４および図５に示す静電保護リング１２を１層構造とし、また、図６に示す各接続パッド９、１１、１７を１層少ない積層構造としてもよい。
【００６２】
さらに、上記実施形態では、オーバーコート膜３２をプラズマＣＶＤ法により成膜した窒化シリコン膜によって形成した場合について説明したが、これに限定されるものではない。例えば、アクリル系樹脂などを塗布することにより、オーバーコート膜３２を形成するようにしてもよい。このようにした場合には、オーバーコート膜３２の表面を平坦化することができるため、液晶の配向不良を低減することができる。
【００６３】
【発明の効果】
以上説明したように、この発明によれば、走査ラインの所定の箇所上における層間絶縁膜およびゲート絶縁膜に連続してコンタクトホールを形成し、層間絶縁膜上に静電保護素子と走査ラインとを接続するための接続配線をその一端部をコンタクトホールを介して走査ラインに接続させて形成することにより、コンタクトホール形成工程を１回減らすことができ、したがってその分だけ製造工程数を少なくすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態としての薄膜トランジスタパネルの一部の等価回路的平面図。
【図２】図１に示す薄膜トランジスタパネルの表示領域の一部の透過平面図。
【図３】図２のIII−III線に沿う断面図。
【図４】走査ライン用静電保護素子の部分の断面図。
【図５】データライン用静電保護素子の部分の断面図。
【図６】各接続パッドの部分の断面図。
【図７】図４に示す部分の製造に際し、当初の製造工程の断面図。
【図８】図７に続く製造工程の断面図。
【図９】この発明の第２実施形態としての薄膜トランジスタパネルの図３同様の断面図。
【図１０】この発明の第３実施形態としての薄膜トランジスタパネルの図３同様の断面図。
【図１１】この発明の第４実施形態としての薄膜トランジスタパネルの図２同様の透過平面図。
【図１２】この発明の第５実施形態としての薄膜トランジスタパネルの図１１同様の透過平面図。
【符号の説明】
１ガラス基板
２表示領域
３画素電極
４薄膜トランジスタ
５走査ライン
６データライン
７補助容量ライン
７ａ第１の補助容量ライン
７ｂ第２の補助容量ライン
９、１１、１７接続パッド
１２静電保護リング
１３走査ライン用静電保護素子
１４データライン用静電保護素子
２２ゲート絶縁膜
２９層間絶縁膜
３１、３３、４４〜４６、４９、５１〜５５コンタクトホール
３２オーバーコート膜
４３接続配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a thin film transistor panel and a method for manufacturing the same.
[0002]
[Prior art]
In a thin film transistor panel in an active matrix liquid crystal display device, scanning lines and data lines are provided in a matrix on a substrate, and a thin film transistor as a switching element is provided near each intersection to be connected to both lines. In some cases, a pixel electrode is connected to a thin film transistor (see, for example, Patent Document 1).
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 1-156725 (FIGS. 1 and 4)
[0004]
That is, in the thin film transistor panel described in Patent Document 1, a semiconductor thin film is provided on a substrate, a gate insulating film is provided thereon, a scanning line including a gate electrode is provided thereon, and an interlayer insulating film is provided thereon. And a data line connected to the drain region of the semiconductor thin film, an overcoat film provided thereon, and a pixel electrode connected to the source region of the semiconductor thin film thereon. Yes.
[0005]
In this case, the data line is connected to the drain region of the semiconductor thin film through a contact hole formed in the underlying interlayer insulating film and gate insulating film by photolithography. In addition, the pixel electrode is connected to the source region of the semiconductor thin film through a contact hole formed in the overcoat film, the interlayer insulating film, and the gate insulating film thereunder by photolithography. Further, for example, in order to expose the connection pad of the scanning line, it is necessary to form a contact hole at least in the interlayer insulating film by photolithography.
[0006]
[Problems to be solved by the invention]
As described above, the thin film transistor panel described in Patent Document 1 has a problem that the number of manufacturing steps is rather large because the photolithography process for forming the contact hole is performed at least three times.
SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor panel and a method for manufacturing the same that can reduce the number of manufacturing steps.
[0007]
[Means for Solving the Problems]
According to the first aspect of the present invention, a gate insulating film and an interlayer insulating film are provided on a scanning line including a gate electrode of a thin film transistor, and an electrostatic protection ring is provided on the interlayer insulating film via the electrostatic protection element. In the thin film transistor panel provided connected to a line, one end of a connection wiring provided on the interlayer insulating film for connecting the electrostatic protection element and the scanning line is formed on the interlayer insulating film Connected to the scanning line via an upper contact hole and a lower contact hole formed in the gate insulating film via the upper contact hole so is there.
According to a second aspect of the present invention, in the first aspect of the present invention, an auxiliary capacitance line is provided on the interlayer insulating film so as to be connected to the electrostatic protection ring.
According to a third aspect of the present invention, in the second aspect of the present invention, the electrostatic protection ring, the connection wiring, and the auxiliary capacitance line are formed of the same material.
According to a fourth aspect of the invention, in the second aspect of the invention, a data line is provided on the gate insulating film so as to be connected to a drain electrode of the thin film transistor, and the auxiliary capacitance line is overlapped with the data line. It is characterized by that.
According to a fifth aspect of the present invention, in the fourth aspect of the present invention, the width of the portion of the auxiliary capacitance line that overlaps the data line is wider than the width of the data line. Is.
According to a sixth aspect of the invention, in the fifth aspect of the invention, the auxiliary capacitance line has a first auxiliary capacitance line made of a light-shielding metal having a width wider than that of the data line. Transparency wider than the width of the first auxiliary capacitance line light It has a two-layer structure with a second auxiliary capacitance line made of a conductive metal.
According to a seventh aspect of the invention, there is provided the pixel electrode according to the fourth aspect, wherein a pixel electrode is provided on the overcoat film provided on the interlayer insulating film so as to be connected to a source electrode of the thin film transistor. The both sides of the auxiliary capacitor line are overlapped with the auxiliary capacitance lines arranged on both sides thereof.
The invention according to claim 8 is the invention according to claim 7, wherein the source electrode is provided on the gate insulating film, and the source electrode and the pixel electrode are connected on the interlayer insulating film. A connection wiring is provided.
The invention according to claim 9 is the invention according to claim 8, wherein the another connection wiring is made of the same material as that of the auxiliary capacitance line.
According to a tenth aspect of the present invention, in the invention according to the eighth aspect, the another connection wiring is transparent. light It is characterized by being formed of a conductive metal.
According to an eleventh aspect of the present invention, in the invention according to the seventh aspect, the source electrode is provided on the gate insulating film, and the pixel electrode is a contact hole formed in the overcoat film and the interlayer insulating film. It is connected to the source electrode via
According to a twelfth aspect of the present invention, a gate insulating film and an interlayer insulating film are provided on a scanning line including a gate electrode of a thin film transistor, and an electrostatic protection ring is provided on the interlayer insulating film via the electrostatic protection element. In a method of manufacturing a thin film transistor panel connected to a line, an upper contact hole formed in the interlayer insulating film on a predetermined portion of the scanning line and a lower contact with the gate insulating film through the upper contact hole A hole is formed, and a connection wiring for connecting the electrostatic protection element and the scanning line is connected to the scanning line on the interlayer insulating film via the upper contact hole and the lower contact hole. It is characterized by forming.
According to a thirteenth aspect of the present invention, in the twelfth aspect of the present invention, an auxiliary capacitance line is formed on the interlayer insulating film by being connected to the electrostatic protection ring.
According to a fourteenth aspect of the present invention, in the invention according to the thirteenth aspect, the electrostatic protection ring, the connection wiring, and the auxiliary capacitance line are simultaneously formed of the same material.
According to a fifteenth aspect of the invention, in the invention of the thirteenth aspect, the auxiliary capacitance line is provided on the gate insulating film and connected to the drain electrode of the thin film transistor. This It is formed so as to overlap with the data line.
According to the present invention, the contact hole is continuously formed in the interlayer insulating film and the gate insulating film on the predetermined portion of the scanning line, and the electrostatic protection element and the scanning line are connected on the interlayer insulating film. The connection wiring is formed by connecting one end thereof to the scanning line through the contact hole, so that the contact hole forming process can be reduced once, and accordingly, the number of manufacturing processes can be reduced accordingly.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is an equivalent circuit plan view of a part of a thin film transistor panel in an active matrix type liquid crystal display device as a first embodiment of the present invention. The thin film transistor panel includes a glass substrate 1. A region surrounded by an alternate long and short dash line on the glass substrate 1 is a display region 2.
[0009]
In the display area 2, a plurality of pixel electrodes 3 arranged in a matrix, a plurality of thin film transistors 4 respectively connected to these pixel electrodes 3, and a plurality of pixels arranged in the row direction and supplying scanning signals to the thin film transistors 4. Scanning lines 5, a plurality of data lines 6 arranged in the column direction and supplying data signals to the thin film transistors 4, and a plurality of auxiliary capacitors Cs arranged in the column direction and forming the auxiliary capacitance portion Cs. A capacitance line 7 is provided. In this case, auxiliary capacitance portions Cs are formed between the pixel electrode 3 and the two auxiliary capacitance lines 7 arranged on both sides thereof.
[0010]
The right end of each scanning line 5 is connected to an output-side connection pad 9 provided in a scanning driver mounting area 8 indicated by a two-dot chain line provided on the right side of the display area 2 on the glass substrate 1. . The left end portion of each scanning line 5 extends to the left end surface of the glass substrate 1.
[0011]
The lower end of each data line 6 is connected to an output-side connection pad 11 provided in a data driver mounting area 10 indicated by a two-dot chain line provided below the display area 2 on the glass substrate 1. Yes. The upper end portion of each data line 6 extends to the upper end surface of the glass substrate 1.
[0012]
The upper end portion and the lower end portion of each auxiliary capacitance line 7 are connected to the upper side portion and the lower side portion of the electrostatic protection ring 12 provided around the display area 2 on the glass substrate 1. On the glass substrate 1, a scanning line electrostatic protection element 13 is connected to the left side portion and the scanning line 5 outside the left side portion of the electrostatic protection ring 12. On the glass substrate 1, a data line electrostatic protection element 14 is provided outside the upper side portion of the electrostatic protection ring 12 so as to be connected to the upper side portion and the data line 6.
[0013]
An input side connection pad 15 provided in the scanning driver mounting area 8, an input side connection pad 16 provided in the data driver mounting area 10, and a connection pad 17 connected to the electrostatic protection ring 12 are: It is connected to an external connection terminal 18 provided at the lower right corner on the glass substrate 1 through a lead wire 19.
[0014]
Here, an electrostatic countermeasure in the thin film transistor panel will be briefly described. For example, when static electricity is externally charged to the left end surface or upper end surface of the glass substrate 1, the electrostatic protection elements 13 and 14 are turned on, and the electrostatic protection ring 12, all scanning lines 5, all data lines 6 and all The auxiliary capacitance line 7 is at the same potential, which prevents the thin film transistor 4 from being electrostatically damaged.
[0015]
Next, FIG. 2 shows a transmission plan view of a part of the display region 2 of the thin film transistor panel shown in FIG. Here, for the purpose of clarifying FIG. 2, oblique short solid line hatching is written at the edge of each pixel electrode 3.
[0016]
The auxiliary capacitance line 7 has a width (length in a direction parallel to the scanning line 5) as a data line. 6 A first auxiliary capacitance line 7a made of a light-shielding metal that is somewhat larger than the width of the first auxiliary capacitance line 7 light It has a two-layer structure with the second auxiliary capacitance line 7b made of a conductive metal.
[0017]
Auxiliary capacity line 7 is data line 6 Is superimposed. The left and right side portions of the pixel electrode 3 are overlapped with the data line 6 and the auxiliary capacitance line 7 on the left and right sides thereof. The upper side portion of the pixel electrode 3 is overlapped with the preceding scanning line 5. Here, the left edge of the second storage capacitor line 7b is a straight line, but the portion corresponding to the thin film transistor 4 and the scanning line 5 is a notch in the right edge.
[0018]
In this case, as will be described later, the auxiliary capacitance line 7 is provided between the data line 6 and the pixel electrode 3 via an insulating film in the thickness direction, that is, in the direction perpendicular to the paper surface in FIG. Yes. Since the width of the first auxiliary capacitance line 7a is somewhat larger than the width of the data line 6, the first auxiliary capacitance line 7a can be connected to the data even if there is a displacement in the direction parallel to the scanning line 5. The data line 6 is securely covered so that the line 6 does not directly face the pixel electrode 3.
[0019]
Further, as shown in FIG. 1, since the auxiliary capacitance line 7 is arranged over almost the entire arrangement area of the data line 6, the auxiliary capacitance line 7 is orthogonal to the scanning line 5 with respect to the pixel electrode 3. Even if there is a misalignment in the direction, the pixel electrode 3 is reliably overlapped, and a change in auxiliary capacitance due to misalignment is reliably prevented.
[0020]
Next, a specific structure of the thin film transistor panel shown in FIGS. 1 and 2 will be described. First, FIG. 3 shows a sectional view taken along line III-III in FIG. A scanning line 5 (see FIG. 2) including a gate electrode 21 made of chromium, aluminum-based metal, or the like is provided at a predetermined location on the upper surface of the glass substrate 1. A gate insulating film 22 made of silicon nitride is provided on the upper surface of the glass substrate 1 including the gate electrode 21 and the scanning line 5.
[0021]
A semiconductor thin film 23 made of intrinsic amorphous silicon is provided at a predetermined position on the upper surface of the gate insulating film 22 on the gate electrode 21. A channel protective film 24 made of silicon nitride is provided at substantially the center of the upper surface of the semiconductor thin film 23.
[0022]
Ohmic contact layers 25 and 26 made of n-type amorphous silicon are provided on both sides of the upper surface of the channel protective film 24 and on the upper surface of the semiconductor thin film 23 on both sides thereof. A source electrode 27 and a drain electrode 28 made of chromium, aluminum-based metal, or the like are provided at predetermined locations on the upper surfaces of the ohmic contact layers 25 and 26 and the upper surface of the gate insulating film 22 in the vicinity thereof.
[0023]
The thin film transistor 4 is constituted by the gate electrode 21, the gate insulating film 22, the semiconductor thin film 23, the channel protective film 24, the ohmic contact layers 25 and 26, the source electrode 27 and the drain electrode 28.
[0024]
A data line 6 made of chromium, aluminum metal or the like is connected to the drain electrode 28 at a predetermined location on the upper surface of the gate insulating film 22. An interlayer insulating film 29 made of silicon nitride is provided on the upper surface of the gate insulating film 22 including the thin film transistor 4 and the data line 6.
[0025]
A predetermined portion of the upper surface of the interlayer insulating film 29 on the data line 6 has a first auxiliary capacitance line 7a made of a light-shielding metal such as chromium or aluminum-based metal and a transparent material such as ITO or ZnO. light The auxiliary capacitor line 7 having a two-layer structure including the second auxiliary capacitor line 7b made of a conductive metal is provided.
[0026]
A connection wiring 30 having a two-layer structure including a lower metal layer 30a made of chromium, aluminum-based metal, and the like and an upper metal layer 30b made of ITO, ZnO, or the like at a predetermined position on the upper surface of the interlayer insulating film 29 on the source electrode 27. Is provided. The connection wiring 30 is connected to the source electrode 27 through a contact hole 31 formed at a predetermined location of the interlayer insulating film 29.
[0027]
An overcoat film 32 made of silicon nitride is provided on the upper surface of the interlayer insulating film 29 including the auxiliary capacitance line 7 and the connection wiring 30. A predetermined location on the upper surface of the overcoat film 32 is made of a transparent material such as ITO or ZnO. light A pixel electrode 3 made of a conductive metal is provided. The pixel electrode 3 is connected to the connection wiring 30 through a contact hole 33 formed at a predetermined location of the overcoat film 32.
[0028]
Next, FIG. 4 shows a cross-sectional view of the scanning line electrostatic protection element 13. A scanning line electrostatic protection element 13 is provided at a predetermined position on the upper surface of the gate insulating film 22. The scanning line electrostatic protection element 13 has substantially the same structure as that of the thin film transistor 4 shown in FIG. 3 excluding the gate electrode 21, and instead of the source electrode 27 and the drain electrode 28, one electrode 41 and the other electrode are provided. The electrode 42 is provided.
[0029]
A connection wiring 43 having a two-layer structure including a lower metal layer 43a made of chromium or aluminum-based metal and an upper metal layer 43b made of ITO, ZnO or the like is provided at a predetermined position on the upper surface of the interlayer insulating film 29. . One end of the connection wiring 43 is formed from an upper contact hole 44a formed at a predetermined position of the interlayer insulating film 29 and a lower contact hole 44b formed at a predetermined position of the gate insulating film 22 through the upper contact hole 44a. The contact line 44 is connected to a predetermined portion of the scanning line 5 provided on the upper surface of the glass substrate 1. The other end of the connection wiring 43 is connected to one electrode 41 through a contact hole 45 formed at a predetermined location of the interlayer insulating film 29.
[0030]
An electrostatic protection ring 12 having a two-layer structure including a lower metal layer 12a made of chromium or aluminum-based metal and an upper metal layer 12b made of ITO, ZnO or the like is provided at a predetermined position on the upper surface of the interlayer insulating film 29. ing. A predetermined portion of the electrostatic protection ring 12 is connected to the other electrode 42 through a contact hole 46 formed in a predetermined portion of the interlayer insulating film 29.
[0031]
Next, FIG. 5 shows a cross-sectional view of the data line electrostatic protection element 14. A data line electrostatic protection element 14 is provided at another predetermined position on the upper surface of the gate insulating film 22. The data line electrostatic protection element 14 has the same structure as the scanning line electrostatic protection element 13 shown in FIG. 4 and includes one electrode 47 and the other electrode 48.
[0032]
One electrode 47 is connected to a predetermined portion of the data line 6 provided on the upper surface of the gate insulating film 22. A predetermined portion of the electrostatic protection ring 12 provided on the upper surface of the interlayer insulating film 29 is connected to the other electrode 48 through a contact hole 49 formed in a predetermined portion of the interlayer insulating film 29.
[0033]
Next, FIG. 6 shows a sectional view of a portion of each connection pad 9, 11, 17. First, the output-side connection pad 9 in the scanning driver mounting area 8 will be described. The connection pad 9 is made of chromium or aluminum provided on the upper surface of the first pad portion 9a made of chromium, aluminum metal or the like provided at a predetermined location on the upper surface of the glass substrate 1 and the interlayer insulating film 29 thereon. A second pad portion 9b made of a metal or the like, a third pad portion 9c made of ITO, ZnO, or the like, and a fourth pad portion made of ITO, ZnO, or the like provided on the upper surface of the overcoat film 32 thereon. 9d.
[0034]
In this case, the second pad portion 9 b is connected to the first pad portion 9 a through a contact hole 51 formed in the interlayer insulating film 29 and the gate insulating film 22. The fourth pad portion 9d is connected to the third pad portion 9c through a contact hole 52 formed in the overcoat film 32.
[0035]
Next, the connection pad 11 on the output side in the data driver mounting area 10 will be described. The connection pad 11 includes a first pad portion 11a made of chromium, aluminum-based metal, or the like provided at a predetermined position on the upper surface of the gate insulating film 22, and chromium or aluminum provided on the upper surface of the interlayer insulating film 29 thereon. The second pad portion 11b made of aluminum metal or the like, the third pad portion 11c made of ITO, ZnO or the like, and the fourth pad made of ITO, ZnO or the like provided on the upper surface of the overcoat film 32 thereon. Part 11d.
[0036]
In this case, the second pad portion 11 b is connected to the first pad portion 11 a through a contact hole 53 formed in the interlayer insulating film 29. The fourth pad portion 11d is connected to the third pad portion 11c through a contact hole 54 formed in the overcoat film 32.
[0037]
Next, the connection pad 17 of the electrostatic protection ring 12 will be described. The connection pad 17 includes a first pad portion 17a made of chromium, aluminum-based metal, etc. and a second pad portion 17b made of ITO, ZnO, or the like provided at a predetermined location on the upper surface of the interlayer insulating film 29, The third pad portion 17c made of ITO, ZnO or the like is provided on the upper surface of the overcoat film 32. In this case, the third pad portion 17 c is connected to the second pad portion 17 b through the contact hole 55 formed in the overcoat film 32.
[0038]
Next, an example of a manufacturing method of the thin film transistor panel having the above configuration will be described. However, in this case, the description will be focused on the scanning line electrostatic protection element 13 shown in FIG. First, as shown in FIG. 7, a scanning line 5 is formed by patterning a metal layer made of chromium or the like formed by sputtering at a predetermined location on the upper surface of the glass substrate 1. At the same time, the gate electrode 21 shown in FIG. 3 and the first pad portion 9a of the connection pad 9 shown in FIG. 6 are formed.
[0039]
Next, as shown in FIG. 7, a gate insulating film 22 made of silicon nitride is formed on the upper surface of the glass substrate 1 including the scanning lines 5 by plasma CVD. Next, the scanning line electrostatic protection element 13 having electrodes 41 and 42 made of chromium or the like is formed at a predetermined position on the upper surface of the gate insulating film 22. At the same time, the thin film transistor 4 (excluding the gate electrode 21) shown in FIG. 3 and the data line electrostatic protection element 14 shown in FIG. 5 are formed. Further, simultaneously with the formation of electrodes 41 and 42 made of chromium or the like, the data line 6 shown in FIGS. 3 and 5 and the first pad portion 11a of the connection pad 11 shown in FIG. 6 are formed.
[0040]
Next, as shown in FIG. 7, an interlayer insulating film 29 made of silicon nitride is formed by plasma CVD on the upper surface of the gate insulating film 22 including the scanning line electrostatic protection element 13 and the like. Next, as shown in FIG. 8, a contact hole 44 is formed in the interlayer insulating film 29 and the gate insulating film 22 on a predetermined portion of the scanning line 5 by a photolithography method. A contact hole 45 is formed in the interlayer insulating film 29 on the part, and a contact hole 46 is formed in the interlayer insulating film 29 on a predetermined part of the other electrode 42.
[0041]
In this case, first, the upper contact hole 44a, the contact hole 45, and the contact hole 46 are simultaneously formed in the interlayer insulating film 29 by the etching solution, and subsequently, the lower contact hole 44b is formed through the upper contact hole 44a. By forming the lower contact hole 44b, the contact hole 44 reaching the scanning line 5 from the upper surface of the intermediate insulating film 29 is formed. The upper contact hole 44a and the lower contact hole 44b can be formed with the same etching solution when the intermediate insulating film 29 and the gate insulating film 22 are made of the same material. The intermediate insulating film 29 and the gate insulating film In the case where the materials 22 are different from each other, an etching solution suitable for each can be used. At this time, the contact holes 45 and 46 are prevented from being eroded in the depth direction by the electrodes 41 and 42. Yes. At the same time, the contact hole 31 shown in FIG. 3, the contact hole 49 shown in FIG. 5, and the contact holes 51 and 53 shown in FIG. 6 are formed. In this case, the contact hole 51 shown in FIG. 6 forms an upper contact hole similarly to the formation of the contact hole 44, and subsequently forms a lower contact hole via the upper contact hole.
[0042]
Next, as shown in FIG. 4, a film was formed by sputtering in the connection wiring 43 formation region and the electrostatic protection ring 12 formation region on the upper surface of the interlayer insulating film 29 including the inside of each contact hole 44, 45, 46. By patterning a metal layer made of chromium or the like, the lower metal layers 43a and 12a are formed. In this case, the lower metal layer 12a for the electrostatic protection ring 12 is formed in a ring shape around the display area 2 shown in FIG. At the same time, the first auxiliary capacitance line 7a shown in FIG. 3, the lower metal layer 30a of the connection wiring 30, the second pad portions 9b and 11b of the connection pads 9 and 11 shown in FIG. The first pad portion 17a is formed.
[0043]
Next, as shown in FIG. 4, upper metal layers 43b and 12b are formed by patterning a metal layer made of ITO or the like formed by sputtering on the upper surfaces of the lower metal layers 43a and 12a. In this case, the lower metal layer 12b for the electrostatic protection ring 12 is also formed in a ring shape. At the same time, the second auxiliary capacitance line 7b and the upper metal layer 30b of the connection wiring 30 shown in FIG. 3, the third pad portions 9c and 11c of the connection pads 9 and 11 shown in FIG. The second pad portion 17b is formed.
[0044]
Next, as shown in FIG. 4, an overcoat film 32 made of silicon nitride is formed on the upper surface of the interlayer insulating film 29 including the connection wiring 43 and the electrostatic protection ring 12 by the plasma CVD method. Next, as shown in FIG. 3, a contact hole 33 is formed in the overcoat film 32 on a predetermined portion of the connection wiring 30. At the same time, contact holes 52, 54, and 55 shown in FIG. 6 are formed.
[0045]
Next, as shown in FIG. 3, the pixel electrode is formed by patterning a metal layer made of ITO or the like formed by sputtering at each predetermined position on the upper surface of the overcoat film 32 including the inside of the contact hole 33. 3 is formed. At the same time, the fourth pad portions 9d and 11d of the connection pads 9 and 11 and the third pad portion 17c of the connection pad 17 shown in FIG. Thus, the thin film transistor panel of this embodiment is obtained.
[0046]
Thus, in the above manufacturing method, for example, as shown in FIG. 8, the contact hole 44 is continuously formed in the interlayer insulating film 29 and the gate insulating film 22 on a predetermined portion of the scanning line 5, and then, FIG. 4, the lower metal layer 43 a of the connection wiring 33 is formed at a predetermined position on the upper surface of the interlayer insulating film 29 with one end thereof connected to the scanning line 5 through the contact hole 44. The number of hole forming steps can be reduced once, and therefore the number of manufacturing steps can be reduced accordingly.
[0047]
Incidentally, in the above manufacturing method, the photolithography process for forming the contact holes is performed in order to form contact holes in the interlayer insulating film 29 and the gate insulating film 22 and to form contact holes in the overcoat film 32. Times.
[0048]
On the other hand, in FIG. 4 and FIG. 6, after forming the gate insulating film 22, a contact hole is formed in the gate insulating film 22 on a predetermined portion of the scanning line 5 and on the first pad portion 9a. In the case where the relay electrode and the relay pad portion made of chromium or the like are formed in the contact hole and on the upper surface of the gate insulating film 22 in the vicinity thereof, and then the interlayer insulating film 29 is formed, the contact hole is formed. The photolithographic process is three times.
[0049]
By the way, in the active matrix type liquid crystal display device having the thin film transistor panel having the above configuration, the auxiliary capacitance line 7 having a shape wider than the width of the data line 6 is provided between the data line 6 and the pixel electrode 3. The auxiliary capacitance line 7 can prevent a coupling capacitance from being generated between the data line 6 and the pixel electrode 3, thereby preventing vertical crosstalk from occurring and improving display characteristics. can do.
[0050]
Further, the auxiliary capacitance line 7 is divided into a first auxiliary capacitance line 7a made of a light-shielding metal and a wider transparent electrode. light Since the second auxiliary capacitance line 7b made of a conductive metal has a two-layer structure, a portion of the second auxiliary capacitance line 7b protruding from the first auxiliary capacitance line 7a and the overlapping portion of the pixel electrode 5 As a result, an auxiliary capacity portion is formed. In addition, the second auxiliary capacity license N 7b is a transparent material such as ITO. light The aperture ratio is not affected because it is made of a conductive metal. Therefore, the second auxiliary capacity line that is projected out N By appropriately selecting the size and shape of 7b, the size of the auxiliary capacity can be adjusted without giving a shadow to the aperture ratio.
[0051]
Further, as shown in FIG. 2, since only the left and right side portions of the pixel electrode 3 are overlapped with the auxiliary capacitance lines 7 arranged on the left and right sides thereof, the auxiliary capacitance lines are arranged in parallel to the scanning lines 5. The substantially U-shaped portion composed of two extended portions extending along the left and right side portions of the pixel electrode 3 from the auxiliary capacitance line and the auxiliary capacitance line between the base portions thereof is defined as the three sides of the pixel electrode 3. The aperture ratio can be increased as compared with the case of overlapping the part.
[0052]
Further, as shown in FIG. 2, the vicinity of the intersection of the scanning line 5 and the data line 6 can be shielded by the auxiliary capacitor line 7, so that the vicinity of the counter panel ( The aperture ratio can be increased as compared with the case where light is shielded by a black mask having a relatively low processing accuracy provided in (not shown). Further, since the upper side portion of the pixel electrode 5 is superimposed on the scanning line 5 in the preceding stage, the aperture ratio can be increased also by this.
[0053]
(Second Embodiment)
In FIG. 3, the pixel electrode 33 and the source electrode 27 are connected via the connection wiring 30 having a two-layer structure, but the present invention is not limited to this. For example, as in the second embodiment of the present invention shown in FIG. 9, the connection wiring 30 is made of transparent material such as ITO. light It may be formed only by the conductive metal layer 30b. In this case, the transparent light The aperture ratio can be increased by an amount corresponding to the portion where the conductive metal layer 30 b does not overlap the source electrode 27.
[0054]
(Third embodiment)
Further, as in the third embodiment of the present invention shown in FIG. 10, the connection wiring 30 is omitted, and a contact hole 61 is formed in the interlayer insulating film 29 and the overcoat film 32 on a predetermined portion of the source electrode 27, The pixel electrode 3 may be directly connected to the source electrode 27 through the contact hole 61. Even in this case, the aperture ratio can be increased.
[0055]
(Fourth embodiment)
FIG. 11 is a transmission plan view similar to FIG. 2 of a thin film transistor panel as a fourth embodiment of the present invention. 11 differs from the case shown in FIG. 2 in that the semiconductor thin film 23 of the thin film transistor 4 (see FIG. 3) is formed by the same light shielding metal simultaneously with the formation of the first auxiliary capacitance line 7a made of the light shielding metal. The island-shaped light shielding layer 62 is formed.
[0056]
In such a case, light leakage can be reduced and flicker can be reduced by shielding the semiconductor thin film 23 of the thin film transistor 4 with the light shielding layer 62, so that display quality can be improved. Further, since the light shielding layer 62 can be formed simultaneously with the formation of the first auxiliary capacitance line 7a, the number of manufacturing steps can be prevented from increasing.
[0057]
(Fifth embodiment)
FIG. 12 is a transmission plan view similar to FIG. 11 of a thin film transistor panel as a fifth embodiment of the present invention. 12 is different from the case shown in FIG. 11 in that the light shielding layer 62 is connected to the first auxiliary capacitance line 7a.
[0058]
(Other embodiments)
For example, a light shielding layer 62 as shown in FIG. 12 may be extended rightward on the scanning line 5 and connected to the first auxiliary capacitance line 7a on the right side so as to have a lattice shape as a whole. In this case, if such a light shielding layer covers the light leaking portion on the thin film transistor 4 and the surrounding light leakage portion and the light leakage portion between the lower side portion of the pixel electrode 3 and the scanning line 5, the light leakage portion is eliminated. It is not necessary to provide a black mask for preventing light leakage on the opposite panel, and the aperture ratio can be considerably increased.
[0059]
In addition, since the auxiliary capacity line 7 has a lattice shape as a whole, even if a break occurs somewhere in the auxiliary capacity line 7, a current path can be secured, and the risk of occurrence of a disconnection failure is extremely reduced. be able to.
[0060]
By the way, the auxiliary capacitance line 7 may have a two-layer structure in which the first auxiliary capacitance line 7a is provided on the second auxiliary capacitance line 7b. Further, the auxiliary capacitance line 7 may be formed by only one of the first auxiliary capacitance line 7a and the second auxiliary capacitance line 7b.
[0061]
In the case where the auxiliary capacitance line 7 is formed by only one of the first auxiliary capacitance line 7a and the second auxiliary capacitance line 7b, the connection wiring 30 shown in FIG. The connection wiring 43 shown in FIG. 3 and the electrostatic protection ring 12 shown in FIGS. 4 and 5 may have a single layer structure, and each connection pad 9, 11, and 17 shown in FIG. .
[0062]
Furthermore, in the above embodiment, the case where the overcoat film 32 is formed of a silicon nitride film formed by the plasma CVD method has been described. However, the present invention is not limited to this. For example, the overcoat film 32 may be formed by applying an acrylic resin or the like. In such a case, since the surface of the overcoat film 32 can be flattened, liquid crystal alignment defects can be reduced.
[0063]
【The invention's effect】
As described above, according to the present invention, contact holes are continuously formed in the interlayer insulating film and the gate insulating film on a predetermined portion of the scanning line, and the electrostatic protection element and the scanning line are formed on the interlayer insulating film. By forming the connection wiring for connecting the one end of the connection wiring to the scanning line through the contact hole, the contact hole forming process can be reduced once, and therefore the number of manufacturing processes is reduced accordingly. be able to.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit plan view of a part of a thin film transistor panel as a first embodiment of the present invention;
FIG. 2 is a transmission plan view of a part of a display region of the thin film transistor panel shown in FIG.
3 is a cross-sectional view taken along line III-III in FIG.
FIG. 4 is a cross-sectional view of a scanning line electrostatic protection element portion.
FIG. 5 is a cross-sectional view of a data line electrostatic protection element portion;
FIG. 6 is a cross-sectional view of a portion of each connection pad.
7 is a cross-sectional view of an initial manufacturing process in manufacturing the portion shown in FIG. 4;
FIG. 8 is a cross-sectional view of the manufacturing process following FIG. 7;
FIG. 9 is a sectional view similar to FIG. 3 of a thin film transistor panel as a second embodiment of the invention.
FIG. 10 is a cross-sectional view similar to FIG. 3 of a thin film transistor panel as a third embodiment of the invention.
FIG. 11 is a transmission plan view similar to FIG. 2 of a thin film transistor panel as a fourth embodiment of the invention.
FIG. 12 is a transmission plan view similar to FIG. 11 of a thin film transistor panel as a fifth embodiment of the invention.
[Explanation of symbols]
1 Glass substrate
2 display area
3 Pixel electrode
4 Thin film transistor
5 scan lines
6 data lines
7 Auxiliary capacity line
7a First auxiliary capacity line
7b Second auxiliary capacity line
9, 11, 17 Connection pad
12 Electrostatic protective ring
13 Electrostatic protective element for scan line
14 Electrostatic protective elements for data lines
22 Gate insulation film
29 Interlayer insulation film
31, 33, 44-46, 49, 51-55 Contact hole
32 Overcoat film
43 Connection wiring

Claims

A thin film transistor in which a gate insulating film and an interlayer insulating film are provided on a scanning line including a gate electrode of the thin film transistor, and an electrostatic protection ring is connected to the scanning line via an electrostatic protection element on the interlayer insulating film In the panel, one end portion of a connection wiring provided on the interlayer insulating film for connecting the electrostatic protection element and the scanning line includes an upper contact hole formed in the interlayer insulating film and the upper contact hole. A thin film transistor panel, wherein the thin film transistor panel is connected to the scan line through a lower contact hole formed in the gate insulating film.

2. The thin film transistor panel according to claim 1, wherein an auxiliary capacitance line is provided on the interlayer insulating film so as to be connected to the electrostatic protection ring.

3. The thin film transistor panel according to claim 2, wherein the electrostatic protection ring, the connection wiring, and the auxiliary capacitance line are formed of the same material.

3. The thin film transistor panel according to claim 2, wherein a data line is provided on the gate insulating film so as to be connected to a drain electrode of the thin film transistor, and the auxiliary capacitance line is overlapped with the data line. .

5. The thin film transistor panel according to claim 4, wherein a width of a portion of the auxiliary capacitance line overlapped with the data line is wider than a width of the data line.

6. The invention according to claim 5, wherein the auxiliary capacitance line has a first auxiliary capacitance line made of a light-shielding metal having a width wider than that of the data line, and a width larger than that of the first auxiliary capacitance line. TFT panel, characterized in that also a two-layer structure of a second storage capacitor lines consisting of a wide light-transmitting metal.

5. The pixel electrode according to claim 4, wherein a pixel electrode is provided on the overcoat film provided on the interlayer insulating film so as to be connected to the source electrode of the thin film transistor, and both sides of the pixel electrode are disposed on both sides thereof. A thin film transistor panel overlaid on the auxiliary capacitance line.

The invention according to claim 7, wherein the source electrode is provided on the gate insulating film, and another connection wiring for connecting the source electrode and the pixel electrode is provided on the interlayer insulating film. A thin film transistor panel.

9. The thin film transistor panel according to claim 8, wherein the another connection wiring is formed of the same material as that of the auxiliary capacitance line.

In the invention of claim 8, wherein the different connection wiring film transistor panel, characterized in that it is formed by a light-transmitting metal.

The source electrode is provided on the gate insulating film, and the pixel electrode is connected to the source electrode through a contact hole formed in the overcoat film and the interlayer insulating film. A thin film transistor panel characterized by comprising:

A thin film transistor in which a gate insulating film and an interlayer insulating film are provided on a scanning line including a gate electrode of the thin film transistor, and an electrostatic protection ring is connected to the scanning line via an electrostatic protection element on the interlayer insulating film In the panel manufacturing method, an upper contact hole formed in the interlayer insulating film on a predetermined portion of the scanning line, and a lower contact hole is formed in the gate insulating film through the upper contact hole, and the interlayer insulating film A connection wiring for connecting the electrostatic protection element and the scan line is formed on one end of the connection line to the scan line via the upper contact hole and the lower contact hole. A method of manufacturing a thin film transistor panel.

13. The method of manufacturing a thin film transistor panel according to claim 12, wherein an auxiliary capacitance line is formed on the interlayer insulating film by being connected to the electrostatic protection ring.

14. The method of manufacturing a thin film transistor panel according to claim 13, wherein the electrostatic protection ring, the connection wiring, and the auxiliary capacitance line are simultaneously formed of the same material.

In the invention according to claim 13, wherein the auxiliary capacitance line is characterized by the formation as superimposed with the gate connected to the drain electrode of the thin film transistor on an insulating film is provided et the data line TFT Panel manufacturing method.