JP4182919B2

JP4182919B2 - 画素回路および表示装置

Info

Publication number: JP4182919B2
Application number: JP2004159378A
Authority: JP
Inventors: 慎浅野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-05-28
Filing date: 2004-05-28
Publication date: 2008-11-19
Anticipated expiration: 2024-05-28
Also published as: JP2005338591A

Description

本発明は、有機ＥＬ（Electroluminescence ）表示装置およびＬＣＤ（液晶表示装置）などのアクティブマトリクス表示装置を含む信号線によって輝度が制御される電気光学素子を有する画素回路、並びにこの画素回路がマトリクス状に配列された画像表示装置における配線構造と配置および回路に関するものである。

アクティブマトリクス型表示装置において、画素の表示素子として、液晶セルや有機ＥＬ素子等の電気光学素子が用いられる。
そのうち、有機ＥＬ素子は有機材料からなる層、すなわち有機層を電極で挟み込んだ構造を有している。
この有機ＥＬ素子では、当該素子に電圧を印加することにより、陰極から電子が、陽極から正孔が有機層に注入され、その結果電子・正孔が再結合し、発光が生じる。この有機ＥＬ素子は以下のような特長を持っている。

（１）１０Ｖ以下の低電圧駆動で、数１００〜数１００００ｃｄ／ｍ² の輝度が得られることから低消費電力化が可能である。
（２）自発光素子であることから画像のコントラストが高く、応答速度も速いことから視認性が良く、動画表示にも適している。
（３）シンプルな構造を持つ全固体型素子であり、素子の高信頼性化、薄型化が可能である。

これらの特長を持つ有機ＥＬ素子を画素の表示素子として用いた有機ＥＬ表示装置（以下、有機ＥＬディスプレイと記す）は、次世代のフラットパネルディスプレイとして有望視されている。

ところで、有機ＥＬディスプレイの駆動方式として、単純マトリクス方式とアクティブマトリクス方式とが挙げられる。これらの方式のうち、アクティブマトリクス方式には、以下のような特長がある。

（１）各画素における有機ＥＬ素子の発光を１フレーム期間に亘って保持できるアクティブマトリクス方式は、有機ＥＬディスプレイの高精細化・高輝度化に適している。
（２）基板（パネル）上に、薄膜トランジスタを用いた周辺回路を作製することが可能であるため、パネル外部とのインターフェイスの簡素化、パネルの高機能化が可能である。

このアクティブマトリクス型有機ＥＬディスプレイでは、アクティブ素子であるトランジスタには、ポリシリコンを活性層としたポリシリコン薄膜トランジスタ(Thin Film Transistor ；ＴＦＴ) を用いるのが一般的である。
その理由は、ポリシリコンＴＦＴは駆動能力が高く、画素サイズを小さく設計できることによって高精細化に有利だからである。

ところで、ポリシリコンＴＦＴは上述したような特長を持つ反面、特性のばらつきが大きいことも広く知られている。
したがって、ポリシリコンＴＦＴを用いる場合、その特性ばらつきを抑えること、また回路的にＴＦＴの特性ばらつきを補償することは、ポリシリコンＴＦＴを用いたアクティブマトリクス型有機ＥＬディスプレイにおける大きな課題である。これは、次のような理由による。

すなわち、画素の表示素子として液晶セルを用いた液晶ディスプレイでは、各画素の輝度データを電圧値によって制御する構成が採られるのに対して、有機ＥＬディスプレイでは、各画素の輝度データを電流値によって制御する構成が採られるからである。

ここで、アクティブマトリクス型有機ＥＬディスプレイの概要について説明する。
図１は、一般的なアクティブマトリクス型有機ＥＬディスプレイの構成の概略を示す図であり、図２は、アクティブマトリクス型有機ＥＬディスプレイの画素回路の構成例を示す回路図である（たとえば、特許文献１、２参照）。

アクティブマトリクス型有機ＥＬディスプレイ１は、ｍ×ｎ個の画素回路１０がマトリクス状に配列され、これら画素回路１０のマトリクス配列に対してデータドライバ（ＤＤＲＶ）２によって駆動されるｎ列分の信号線ＳＧＬ１〜ＳＧＬｎが画素列毎に、スキャンドライバ（ＳＤＲＶ）３によって駆動されるｍ行分の走査線ＳＣＮＬ１〜ＳＣＮＬｍが画素行毎にそれぞれ配線されている。

また、画素回路１０は、図２に示すように、ｐチャネルＴＦＴ１１、ｎチャネルＴＦＴ１２、およびキャパシタＣ１１、および有機ＥＬ素子（ＯＬＥＤ）からなる発光素子１３を有する。
各画素回路１０のＴＦＴ１１は、ソースが電源電位線ＶＣＣＬに、ゲートがＴＦＴ１２のドレインにそれぞれ接続されている。有機ＥＬ発光素子１３は、アノードがＴＦＴ１１のドレインに、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。
各画素回路１０のＴＦＴ１２は、ソースが対応する列の信号線ＳＧＬ１〜ＳＧＬｎに、ゲートが対応する行の走査線ＳＣＮＬ１〜ＳＣＮＬｍにそれぞれ接続されている。
キャパシタＣ１１は、一端が電源電位線ＶＣＣＬに、他端がＴＦＴ１２のドレインにそれぞれ接続されている。

なお、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてはＯＬＥＤに必ずしも整流性を要求するものではない。

このような構成を有する画素回路１０において、輝度データの書き込みを行う画素では、当該画素を含む画素行がスキャンドライバ３によって走査線ＳＣＮＬを介して選択されることで、その行の画素のＴＦＴ１２がオンする。
このとき、輝度データはデータドライバ２から信号線ＳＧＬを介して電圧で供給され、ＴＦＴ１２を通してデータ電圧を保持するキャパシタＣ１１に書き込まれる。
キャパシタＣ１１に書き込まれた輝度データは、１フィールド期間に亘って保持される。この保持されたデータ電圧は、ＴＦＴ１１のゲートに印加される。
これにより、ＴＦＴ１１は、保持データに従って有機ＥＬ素子１３を電流で駆動する。このとき、有機ＥＬ発光素子１３の階調表現は、キャパシタＣ１１によって保持されるＴＦＴ１１のゲート・ソース間電圧Ｖｄａｔａ（＜０）を変調することによって行われる。

一般に、有機ＥＬ素子の輝度Ｌｏｌｅｄは、当該素子に流れる電流Ｉｏｌｅｄに比例する。したがって、有機ＥＬ発光素子１３の輝度Ｌｏｌｅｄと電流Ｉｏｌｅｄとの間には次式（１）が成り立つ。

（数１）
Ｌoled∝Ｉoled＝ｋ（Ｖdata−Ｖｔｈ）² …（１）

式（１）において、ｋ＝１／２・μ・Ｃｏｘ・Ｗ／Ｌである。ここで、μはＴＦＴ１１のキャリアの移動度、ＣｏｘはＴＦＴ１１の単位面積当たりのゲート容量、ＷはＴＦＴ１１のゲート幅、ＬはＴＦＴ１１のゲート長である。
したがって、ＴＦＴ１１の移動度μ、しきい値電圧Ｖｔｈ（＜０）のばらつきが、直接的に、有機ＥＬ発光素子１３の輝度ばらつきに影響を与えることがわかる。

この場合、たとえば異なる画素に対して同じ電位Ｖdataを書き込んでも、画素によってＴＦＴ１１のしきい値Ｖｔｈがばらつく結果、発光素子（OLED）１３に流れる電流Ｉｏｌｅｄは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。

この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。

図３の画素回路２０は、ｐチャネルＴＦＴ２１、ｎチャネルＴＦＴ２２〜２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子２５を有する。また、図３において、ＳＧＬは信号線を、ＳＣＮＬは走査線を、ＡＺＬはオートゼロ線を、ＤＲＶＬは駆動線をそれぞれ示している。
この画素回路２０の動作について、図４に示すタイミングチャートを参照しながら以下に説明する。

図４（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ、オートゼロ線ＡＺＬをハイレベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（OLED）２５と接続されるため、ＴＦＴ２１に電流が流れる。

次に、図４（Ａ）に示すように、駆動線ＤＲＶＬをローレベルとし、ＴＦＴ２２を非導通とする。このとき走査線ＳＣＮＬは、図４（Ｃ）に示すように、ハイレベルでＴＦＴ２４が導通状態とされ、信号線ＳＧＬには、図４（Ｄ）に示すように、基準電位Ｖref が与えられる。ＴＦＴ２１に流れる電流が遮断されるため、図４（Ｅ）に示すようにＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がVDD-|Vth| まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を以後、「オートゼロ動作」と称することがある。

図４（Ｂ），（Ｄ）に示すように、オートゼロ線ＡＺＬをローレベルとしてＴＦＴ２３を非導通状態とし、信号線ＳＧＬの電位をＶref からΔVdata だけ低い電位とする。この信号線電位の変化は、図４（Ｅ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔVgだけ低下させる。

図４（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬをローレベルとしてＴＦＴ２４を非導通状態とし、駆動線ＤＲＶＬをハイレベルとしてＴＦＴ２２を導通状態とすると、ＴＦＴ２１および発光素子（OLED）２５に電流が流れ、発光素子２５が発光を開始する。

寄生容量が無視できるとすれば、ΔVgおよびＴＦＴ２１のゲート電位Ｖｇはそれぞれ次のようになる。

（数２）
ΔVg＝ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２） …（２）

（数３）
Ｖｇ＝Ｖ_CC−｜Ｖｔｈ｜−ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２）…（３）

ここで、Ｃ１はキャパシタＣ２１の容量値、Ｃ２はキャパシタＣ２２の容量値をそれぞれ示している。

一方、発光時に発光素子（OLED）２５に流れる電流をＩoledとすると、これは発光素子２５と直列に接続されるＴＦＴ２１によって電流値が制御される。ＴＦＴ２１が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの式および上記（３）式を用いて次の関係を得る。

（数４）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖｇ−｜Ｖｔｈ｜）²
＝μＣｏｘＷ／Ｌ／２（ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２））²
…（４）

ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。

（４）式によれば、ＩoledはＴＦＴ２１のしきい値Ｖｔｈによらず、外部から与えられるΔＶdataによって制御される。言い換えれば、図３の画素回路２０を用いれば、画素毎にばらつくしきい値Ｖｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。

ＵＳＰ５，６８４，３６５特開平８−２３４６８３号公報ＵＳＰ６，２２９，５０６特表２００２−５１４３２０号公報のＦＩＧ．３

上述のように、図２のような画素回路１０を用いた場合、トランジスタのしきい値Ｖｔｈのばらつきのため、画素間の輝度の均一性が損なわれ、高品位の表示装置を構成することは困難である。

一方、図３の画素回路を用いれば、輝度の均一性が比較的高い表示装置を実現することが可能であるが、これには次のような問題がある。

第１の問題は、外部から駆動するデータ振幅ΔＶdataに対し、駆動トランジスタのゲート振幅ΔVgは（２）式に従って減少する。逆に言えば、同じΔVgを得るために大きなΔＶdataを与える必要があり、これは消費電力やノイズの点から望ましくない。

第２の問題は、図３の画素回路２０に関する上記動作説明は理想的なものであって、実際には、発光素子（OLED）２５を駆動するＴＦＴ２１のＶｔｈのばらつきの影響が無くなるわけではない。
これは、オートゼロ線ＡＺＬとＴＦＴ２１のゲートノードがＴＦＴ２３のゲート容量によって結合されており、オートゼロ線ＡＺＬが高レベルへ遷移してＴＦＴ２３が非導通状態となる過程において、ＴＦＴ２３のチャネル電荷がＴＦＴ２１のゲートノードに流入するためである。この理由を次に説明する。

すなわち、オートゼロ動作終了後、ＴＦＴ２１のゲート電位は理想的にはVDD-|Vth| であるべきであるが、上記電荷の流入によって実際にはそれよりやや高い電位となり、なおかつこの電荷の流入量はＶｔｈの値によって変動する。なぜなら、オートゼロ動作終了直前におけるＴＦＴ２１のゲート電位はほぼVDD-|Vth| である。したがって、この電位は|Vth| がたとえば小さい程高い。
一方、オートゼロ動作終了時、オートゼロ線ＡＺＬの電位が上昇してＴＦＴ２３が非導通に転ずる際、そのソース電位、すなわちＴＦＴ２１のゲート電位が高い程、ＴＦＴ２３が非導通になるタイミングが遅れるため、より多くの電荷がＴＦＴ２１のゲートに流入することになる。結果としてオートゼロ動作終了後のＴＦＴ２１のゲート電位が|Vth| の影響を受けるため、前述の（３）式や（４）式が厳密には成立せず、画素毎にばらつくＶｔｈの影響を受けることになる。

そこで、特に、輝度ばらつきが問題になり易いしきい値電圧Ｖｔｈを補償可能な画素回路として、しきい値電圧補正型（オフセットキャンセル型）画素回路を用いることが考えられる。
この画素回路では、たとえば図３の回路において、ＴＦＴ２４のドレインと結合キャパシタＣ２１との接続点を、たとえばオートゼロ期間に所定のプリチャージ電位にプリチャージする。
この場合、プリチャージ電位線は走査線と並行するように同一方向（図１では左右方向）に配線される。

このように、これらのしきい値補正型画素回路には、有機ＥＬ素子に流れる電流を決定する駆動トランジスタとしてのＴＦＴ２１のゲートに接続される結合キャパシタＣ２１が存在するのが一般的であり、オフセットキャンセル動作時には以下の動作を行う。

図３に関連付けると、（１）駆動トランジスタとしてのＴＦＴ２１には定電流Ｉｒｅｆが流れる。これは、外部から入力される基準電流でも良いし、ゼロ電流であっても良い。
（２）結合キャパシタＣ２１の一端が基準電位（プリチャージ電位）Ｖｐｃに接続させる。
（３）結合キャパシタＣ２１の両端には、駆動トランジスタＴＦＴ２１に電流Irefが流れたときのゲート−ソース間電位と同じ電圧が生じる。この電位Vrefは、駆動トランジスタＴＦＴ２１のゲート側をプラス方向として、以下の式で表される。

（数５）
Ｉｒｅｆ＝β（Ｖｒｅｆ−Ｖｔｈ）² （５）

ここで、βは駆動トランジスタの比例係数（∝駆動トランジスタの移動度）、Ｖｔｈは駆動トランジスタのしきい値電圧である。すなわち、駆動トランジスタであるＴＦＴ２１のゲート−ソース間電位Ｖｒｅｆは、次のようになる。なお、Ｉｒｅｆ＝０でもよい。

（数６）
Ｖｒｅｆ＝Ｖｔｈ＋（Ｉｒｅｆ／β）^1/2 （６）

（４）その後、データ書き込み時に、信号線ＳＧＬより結合キャパシタＣ２１の駆動トランジスタであるＴＦＴ２１の他端側に、データ電圧Vdataが書き込まれる。よって、このときの駆動トランジスタのゲート-ソース電位は、Ｖｇｓは次のように表される。

（数７）
Ｖｇｓ＝Ｖdata＋Ｖｒｅｆ−Ｖsource
＝Ｖdata＋Ｖｔｈ＋（Ｉｒｅｆ／β）^1/2 −Ｖsource （７）

したがって、駆動トランジスタに流れる電流Ｉｄｓは、次のようになる。

（数８）
Ｉｄｓ＝β（Ｖdata＋（Ｉｒｅｆ／β）^1/2 −Ｖsource）² （８）

すなわち、駆動トランジスタに流れる電流電流Ｉｄｓは、しきい値電圧Ｖｔｈに依存しない、すなわち、しきい値電圧補正が行われる。

次に、オフセットキャンセルのタイミングの例を示す。このとき、前記のオフセットキャンセル動作は、走査線と同期して行われるのが一般的である。
図３に、データ書き込み直前にＫ水平期間（図はＨ＝３）をオフセットキャンセル期間とする場合のタイミング示す。また、このディスプレイの画素数をＭ×Ｎであるとする。

このとき、上述したように、走査線方向と平行なプリジャージ電位線を配線するレイアウトを用いた場合、走査方向の１つのプリジャージ電位線が同時にオフセットキャンセルする画素数は、Ｎ画素であり、Ｎは数１００から１０００以上になることも一般的である。
したがって、解像度が大きくなるにつれて、基準電圧であるＶｐｃを安定した電位に保つことが難しくなる。また、画面の左右で、この電位に勾配ができた場合、表示画像の輝度に勾配ができる問題が生じる。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配ができることを防止でき、その結果として高品位な画像を表示することが可能な画素回路、および表示装置を提供することにある。

上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じたデータ信号が供給される信号線と、少なくとも第１の制御線と、所定のプリチャージ電位線と、電源電位線と、基準電位線と、第１のノードと、第２のノードと、第１のスイッチと、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記駆動トランジスタの上記第１の端子と上記第１のノードとの間に接続された第２のスイッチと、一端がプリチャージ電位線に接続され、他端が上記第２のノードに接続された第３のスイッチと、上記信号線と上記第１のノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、上記第１のノードと上記駆動トランジスタの制御端子に接続された第２のノード間に接続された結合キャパシタと、上記電源電位線と上記第１のノードとの間に接続されたキャパシタと、を有し、上記電源電位線と上記基準電位線との間に、上記第１のスイッチ、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続され、上記プリチャージ電位線および電源電位線が信号線と並行するように同一方向に配線され、上記電気光学素子を駆動する場合、第１のステージとして、上記第１のスイッチ、第２のスイッチ、および第３のスイッチが導通状態に保持されて上記第２のノードが上記プリチャージ電位線に接続され、上記駆動トランジスタの上記第１の端子と上記第１のノードとが接続され、第２のステージとして、上記第１のスイッチが非導通状態に保持され、第３のステージとして、上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、第４のステージとして、上記第１の制御線により上記第４のスイッチが導通状態に保持されて、上記信号線を伝播されるデータ信号が上記第１のノードに入力された後、上記第４のスイッチが非導通状態に保持され、第５のステージとして、上記第１のスイッチが導通状態に保持され、上記第１および第２のステージの動作において、プリチャージ電位と上記駆動トランジスタのしきい値の絶対値との和が電源電位より小さい。

好適には、上記駆動トランジスタは、電界効果トランジスタにより形成され、上記第１の端子がソースであり、上記第２の端子がドレインであり、上記制御端子がゲートであり、上記第１スイッチが、上記電界効果トランジスタのソースと電源電位線との間に接続されている。

好適には、上記駆動トランジスタは、電界効果トランジスタにより形成され、上記第１の端子がソースであり、上記第２の端子がドレインであり、上記制御端子がゲートであり、上記第１スイッチが、上記電界効果トランジスタのソースと上記電気光学素子との間に接続されている。

本発明の第２の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、上記画素回路のマトリクス配列に対して上記信号線と同一方向に配線された所定のプリチャージ電位線と、上記画素回路のマトリクス配列に対して上記信号線と同一方向に配線された電源電位線と、を有し、上記各画素回路は、基準電位線と、第１のノードと、第２のノードと、第１のスイッチと、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記駆動トランジスタの上記第１の端子と上記第１のノードとの間に接続された第２のスイッチと、一端がプリチャージ電位線に接続され、他端が上記第２のノードに接続された第３のスイッチと、上記信号線と上記第１のノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、上記第１のノードと上記駆動トランジスタの制御端子に接続された第２のノード間に接続された結合キャパシタと、上記電源電位線と上記第１のノードとの間に接続されたキャパシタと、を有し、上記電源電位線と上記基準電位線との間に、上記第１のスイッチ、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続され、上記プリチャージ電位線および電源電位線が信号線と並行するように同一方向に配線され、上記電気光学素子を駆動する場合、第１のステージとして、上記第１のスイッチ、第２のスイッチ、および第３のスイッチが導通状態に保持されて上記第２のノードが上記プリチャージ電位線に接続され、上記駆動トランジスタの上記第１の端子と上記第１のノードとが接続され、第２のステージとして、上記第１のスイッチが非導通状態に保持され、第３のステージとして、上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、第４のステージとして、上記第１の制御線により上記第４のスイッチが導通状態に保持されて、上記信号線を伝播されるデータ信号が上記第１のノードに入力された後、上記第４のスイッチが非導通状態に保持され、第５のステージとして、上記第１のスイッチが導通状態に保持され、上記第１および第２のステージの動作において、プリチャージ電位と上記駆動トランジスタのしきい値の絶対値との和が電源電位より小さい。

本発明によれば、プリジャージ電位線が信号線と並行するように同一方向に配線されている。
この場合、信号線と同一方向に配線されたプリジャージ電位線の１つに接続され、同時にオフセットキャンセルされる画素数はたとえばＫ画素である。通常、Ｋはオフセットキャンセル期間であり、十分にオフセットするのに必要な時間であるが、１〜数10以下が通常であり、同時にオフセットキャンセルする画素数に比べて小さい。また、パネルの解像度が上がっても、Ｋは変化しない。したがって、プリチャージ電位を安定した電位に保つことが容易となる。
また、走査線と平行方向に隣接するＬ画素のプリチャージ線を共有することも可能である。この場合、信号線と平行なプリジャージ線の１つに接続され、同時にオフセットキャンセルされる画素数はＫ×Ｌ画素である。このとき、Ｌはプリチャージ線が安定な電位に保てる範囲で適切な数値を選択すればよい。

また、たとえば所定の制御線により第１のスイッチ、第２のスイッチ、および第３のスイッチを導通状態とする。
このとき、駆動トランジスタの制御端子、たとえばゲートは第３のスイッチによってプリチャージ電位Ｖｐｃとなり、結合キャパシタの入力側電位（ノード電位）は、第１および第２のスイッチが導通状態にあるため、第１の基準電位（電源電位Ｖ_CC）またはその付近まで上昇する。
そして、所定の制御線により第１のスイッチを非導通状態とする。これにより駆動トランジスタに流れる電流が遮断されるため、駆動トランジスタの第２端子（たとえばドレイン）の電位は下降するが、その電位がVpc+|Vth| まで下降した時点で駆動トランジスタは非導通状態となって電位が安定する。
このとき、キャパシタの入力側電位（ノード電位）は、第２のスイッチが導通状態にあるため、やはり Vpc+|Vth|である。ここで |Vth|は、駆動トランジスタのしきい値の絶対値である。
次に、所定の制御線により第２および第３のスイッチを非導通状態とする。あるいは、第２のスイッチを非導通状態にした後、所定の制御線により第３のスイッチを非導通状態とする。キャパシタの入力側ノードの電位は、Vpc+|Vth| であり、駆動トランジスタのゲート電位はＶｐｃである。すなわち、キャパシタの端子間の電位差は |Vth|となる。
次いで、第４のスイッチを導通状態とし、信号線から輝度データに応じた電位Ｖdataをキャパシタの入力側ノードに与える。
キャパシタ端子間の電位差は |Vth|のまま保持されるので、駆動トランジスタのゲート電位は、Ｖdata - |Vth|となる。
次に、第４のスイッチを非導通状態とし、所定の制御線により第１のスイッチを導通状態とすると、駆動トランジスタおよび電気光学素子に電流が流れ、発光を開始する。
このように、本発明に係る画素回路は、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができるため、高品位な画像を表示する表示装置を実現することができる。特に従来の技術と比較した場合、制御線から駆動トランジスタへのノイズの影響が少ない構成であるため、より高精度なしきい値ばらつきの補正が可能である。

本発明によれば、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配ができることを防止でき、その結果として高品位な画像を表示することがでる。
すなわち、立体的な電磁シールドを施すことなく、平面上で固定電位線を一本追加する比較的簡単な配線構成で画素間のクロストークが防止できる。
また、固定電位線としていろいろなバリエーションが適用できる。
また、画面上下で輝度ムラが発生しないという利点がある。

以下、本発明の実施形態を図面に関連付けて説明する。

＜第１実施形態＞
図６は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第１の実施形態を示す回路図である。
また、図７は、第１の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの電源線関係の配線配置を示す図である。

本有機ＥＬディスプレイ１００は、図６に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、データドライバ（ＤＤＲＶ）１０３、スキャンドライバ（ＳＤＲＶ）１０４を有している。
そして、画素回路１０１のマトリクス配列に対してデータドライバ（ＤＤＲＶ）１０３によって駆動されるｎ列分の信号線ＳＧＬ１〜ＳＧＬｎが画素列毎に、スキャンドライバ（ＳＤＲＶ）１２によって選択的に駆動されるｍ行分の走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍ、駆動線ＤＲＬ１０１〜ＤＲＶ１０ｍ、およびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍが画素行毎にそれぞれ配線されている。

さらに、本実施形態においては、電源電圧Ｖｃｃを供給するｎ列分の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎと、オフセットキャンセルを行うための基準電圧Ｖｐｃを供給するためのｎ列分のプリチャージ電位線ＶＰＣＬ１０１〜ＶＰＣＬ１０ｎが信号線ＳＧＬ１０１〜ＳＧＬ１０ｎに並行するように同一方向に、画素列毎に配線されている。

また、本実施形態においては、電源電位線ＶＣＣＬは、図７に示すように、電源電位線ＶＣＣＬの図中上下で生じる長さ方向の電位差による輝度ムラを防止するために、表示領域である画素アレイ部１０２の図中上下を共通化、すなわち複数の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎの両端部を共通に接続して、同電位化を図っている。

なお、本画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては、図面の簡単化のために２（＝ｍ）×２（＝ｎ）のマトリクス状に配列した例を示している。
また、図６においては、２×２の画素回路の各々を、Ｐｉｘｅｌ（Ｍ，Ｎ）、Ｐｉｘｅｌ（Ｍ，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）とも表記している。

次に、各画素回路１０１の具体的な構成について説明する。

画素回路１０１は、図６に示すように、１個のｐチャネルＴＦＴ１１１、４個のｎチャネルＴＦＴ１１２〜１１５、有機ＥＬ発光素子１１６、キャパシタＣ１１１，Ｃ１１２、およびノードＮＤ１１１〜ＮＤ１１３を有している。

図６の１行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ）において、駆動トランジスタとしてＴＦＴ１１１のソースが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図６の２行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ）において、駆動トランジスタとしてＴＦＴ１１１のソースが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図６の１行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１１１のソースが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図６の２行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１１１のソースが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

次に、画素回路１０１の動作について、図６のＰｉｘｅｌ（Ｍ，Ｎ）を例に説明する。

駆動線ＤＲＬ１０１、オートゼロ線ＡＺＬ１０１をハイレベルとし、ＴＦＴ１１２、ＴＦＴ１１３、およびＴＦＴ１１５を導通状態とする。このときＴＦＴ１１１はダイオード接続された状態で発光素子（OLED）１１６と接続されるため、ＴＦＴ１１１に定電流Ｉｒｅｆが流れる。
また、ＴＦＴ１１５を通して結合キャパシタＣ１１１の一端（第２電極側）のノードＮＤ１１２にプリチャージ電位線ＶＰＣＬ１０１に供給されている固定の基準電圧Ｖｐｃが供給される。
そして、結合キャパシタＣ１１１の両端には、駆動トランジスタとしてのＴＦＴ１１１に電流Irefが流れたときのゲート−ソース間電位と同じ電圧が生じる。この電位Vrefは、駆動トランジスタとしてのＴＦＴ１１１のゲート側をプラス方向として、以下の式で表される。

（数９）
Ｉｒｅｆ＝β（Ｖｒｅｆ−Ｖｔｈ）² （９）

ここで、βは駆動トランジスタの比例係数（∝駆動トランジスタの移動度）、Ｖｔｈは駆動トランジスタのしきい値電圧である。すなわち、駆動トランジスタであるＴＦＴ１１１のゲート−ソース間電位Ｖｒｅｆは、次のようになる。本実施形態では、Ｉｒｅｆ＝０である。

（数１０）
Ｖｒｅｆ＝Ｖｔｈ＋（Ｉｒｅｆ／β）^1/2 （１０）

次に、駆動線ＤＲＬ１０１をローレベルとし、ＴＦＴ１１２を非導通とする。このとき走査線ＳＣＮＬ１０１は、ハイレベルでＴＦＴ１１４が導通状態とされ、信号線ＳＧＬ１０１には、基準電位Ｖref が与えられる。ＴＦＴ１１１に流れる電流が遮断されるため、ＴＦＴ１１１のゲート電位Ｖｇは上昇するが、その電位がＶｃｃ−|Vth| まで上昇した時点でＴＦＴ１１１は非導通状態となって電位が安定する。すなわち、オートゼロ動作が行われる。

オートゼロ線ＡＺＬ１０１をローレベルとしてＴＦＴ１１３を非導通状態とし、信号線ＳＧＬ１０１を通して結合キャパシタＣ１１１の他端側（ノードＮＤ１１１側）に、データ電圧Vdataが書き込まれる。よって、このときの駆動トランジスタのゲート−ソース電位は、Ｖｇｓは次のように表される。

（数１１）
Ｖｇｓ＝Ｖdata＋Ｖｒｅｆ−Ｖsource
＝Ｖdata＋Ｖｔｈ＋（Ｉｒｅｆ／β）^1/2 −Ｖsource （１１）

（数１２）
Ｉｄｓ＝β（Ｖdata＋（Ｉｒｅｆ／β）^1/2 −Ｖsource）² （１２）

なお、発光素子１１６が発光を開始させるために、データ電圧を取り込んだ後、走査線ＳＣＮＬ１０１をローレベルとしてＴＦＴ１１４を非導通状態とし、駆動線ＤＲＬ１０１をハイレベルとしてＴＦＴ１１２を導通状態とする動作が行われる。

ここで、オフセットキャンセルのタイミングについて考察する。
本実施形態においては、信号線ＳＧＬと平行にプリジャージ電位線ＶＰＣＬが配線されている。このとき、信号線ＳＧＬと平行なプリジャージ電位線ＶＰＣＬの１つに接続され、同時にオフセットキャンセルされる画素数はＫ画素である。
通常、Ｋはオフセットキャンセル期間であり、十分にオフセットするのに必要な時間であるが、１〜数10以下が通常であり、従来例で同時にオフセットキャンセルする画素数に比べて小さい。また、パネルの解像度が上がっても、Ｋは変化しない。したがって、プリチャージ電位を安定した電位に保つことが容易となる。

以上説明したように、本第１の実施形態によれば、電源電圧Ｖｃｃを供給するｎ列分の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎと、オフセットキャンセルを行うための基準電圧Ｖｐｃを供給するためのｎ列分のプリチャージ電位線ＶＰＣＬ１０１〜ＶＰＣＬ１０ｎが信号線ＳＧＬ１０１〜ＳＧＬ１０ｎの並行するように同一方向に、画素列毎に配線されていることから、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配ができることを防止できる。
その結果、高品位な画像を表示することができる。

また、本実施形態においては、電源電位線ＶＣＣＬは、表示領域である画素アレイ部１０２の図中上下を共通化、すなわち複数の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎの両端部を共通に接続して、同電位化を図っている。したがって、電源電位線ＶＣＣＬの図中上下で生じる長さ方向の電位差による輝度ムラを防止することができる。

なお、図６の画素回路１０１は一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ１１２〜ＴＦＴ１１５は単なるスイッチであるから、これらのすべて乃至一部をｐチャネルＴＦＴ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。

＜第２実施形態＞
図８は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第２の実施形態を示す回路図である。
また、図９は、第２の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの電源線関係の配線配置を示す図である。

本第２の実施形態が上述した第１の実施形態と異なる点は、同一行の奇数列に配置される画素回路と、偶数列に配列された画素回路との隣接する２つの画素回路を、列方向の軸に対称な配置とした、いわゆるミラー型回路配置とし、かつこの隣接する画素回路で電源電位線ＶＣＣＬを共有して電源電位線ＶＣＣＬを第１の実施形態により太く形成し、さらに、ミラー型回路配置をとらない偶数列の画素回路用信号線と奇数列の画素回路用信号線を隣接して配線し、かつ、このミラー型回路配置をとらない偶数列の画素回路と奇数列の画素回路間でプリチャージ電位線ＶＰＣＬを共有し、かつ、ミラー型回路配置をとらない偶数列の画素回路用信号線と奇数列の画素回路用信号線間に配置して、信号線間の相互干渉（クロストーク）現象の発生を抑止するようにしたことにある。

したがって、電源電位線ＶＣＣＬは奇数列の１本ずつ配線され、プリチャージ電位線ＶＰＣＬは各列毎に配置され、奇数列に配線されたプリチャージ電位線ＶＰＣＬＯは奇数列の画素回路のＴＦＴ１１５のドレインが接続され、偶数列に配線されたプリチャージ電位線ＶＰＣＬＥは偶数列の画素回路のＴＦＴ１１５のドレインと、さらにこの偶数列の画素回路とミラー型回路配置をとらない奇数列の画素回路のＴＦＴ１１５のドレインが共通に接続される。

なお、本画素アレイ部１０２Ａにおいて、画素回路１０１Ａはｍ×ｎのマトリクス状に配列されるが、図８においては、図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また図６においては、２×３の画素回路の各々を、Ｐｉｘｅｌ（Ｍ，Ｎ）、Ｐｉｘｅｌ（Ｍ，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ，Ｎ＋２）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋２）とも表記している。

図８の各画素回路１０１Ａの構成および動作は図６の回路と同様であるが、接続関係において異なる部分があるので、ここでは具体的な接続関係についてのみ説明する。

図８の１行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ）において、駆動トランジスタとしてＴＦＴ１１１のソースが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図８の１行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１１１のソースが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図８の１行３列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋２）において、駆動トランジスタとしてＴＦＴ１１１のソースが第３列目に配線された電源電位線ＶＣＣＬ１０３に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第３列目に配線された電源電位線ＶＣＣＬ１０３に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第３列目に配線された信号線ＳＧＬ１０３に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図８の２行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ）において、駆動トランジスタとしてＴＦＴ１１１のソースが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図８の２行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１１１のソースが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１２（ＴＦＴ１１１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図８の２行３列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋２）において、駆動トランジスタとしてＴＦＴ１１１のソースが第３列目に配線された電源電位線ＶＣＣＬ１０３に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１２（ＴＦＴ１１１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第３列目に配線された電源電位線ＶＣＣＬ１０３に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第３列目に配線された信号線ＳＧＬ１０３に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

このような構成において、たとえば図１０に示すように、データドライバのセレクトスイッチ１０３２がオンして信号線ＳＧＬ１０２にデータが転送され、次にセレクトスイッチ１０３２がオフして、セレクトスイッチ１０３３がオンして信号線ＳＧＬ１０３にデータが転送される場合、信号線ＳＧＬ１０２と信号線ＳＧＬ１０３との間には固定電位のプリチャージ電位線ＶＰＣＬ１０２が存在することから、互いの電磁的結合が遮蔽され、クロストークが生じない。
そのため、正確な輝度データの書き込みが可能となる。

本第２の実施形態によれば、上述した第１の実施形態の効果に加えて、立体的な電磁シールドを施すことなく、比較的簡単な配線構成で画素間のクロストークを防止でき、輝度データを正確に書き込むことが可能となる利点がある。

＜第３実施形態＞
図１１は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第３の実施形態を示す回路図である。

本第３の実施形態が上述した第１の実施形態と異なる点は、画素回路１０１Ｂの構成にある。
以下、本第３の実施形態に係る画素回路１０１Ｂの構成および動作を順を追って説明する。

本第３の実施形態に係る各画素回路１０１Ｂは、図１１に示すように、ｐチャネルＴＦＴ１２１、ｎチャネルＴＦＴ１２２〜ＴＦＴ１２５、キャパシタＣ１２１，Ｃ１２２、有機ＥＬ素子ＯＬＥＤ（電気光学素子）からなる発光素子１２６、およびノードＮＤ１２１〜ＮＤ１２３を有する。
これらの構成要素のうち、ＴＦＴ１２１が本発明に係る電界効果トランジスタを構成、ＴＦＴ１２２が第１のスイッチを構成し、ＴＦＴ１２３が第２のスイッチを構成し、ＴＦＴ１２５が第３のスイッチを構成し、ＴＦＴ１２４が第４のスイッチを構成、キャパシタＣ１２１が本発明に係るキャパシタを構成している。
また、走査線ＳＣＮＬが本発明に係る第１の制御線に対応する。なお、ＴＦＴ１２５をオン、オフする制御線としてオートゼロ線ＡＺＬを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
また、電源電圧Ｖ_CCの供給ライン（電源電位）が第１の基準電位に相当し、カソード線ＣＳＬの電位（たとえば接地電位ＧＮＤ）が第２の基準電位に相当している。

なお、本画素アレイ部１０２Ｂにおいて、画素回路１０１Ｂはｍ×ｎのマトリクス状に配列されるが、図１１においても、図面の簡単化のために２（＝ｍ）×２（＝ｎ）のマトリクス状に配列した例を示している。
また、図１１においては、２×２の画素回路の各々を、Ｐｉｘｅｌ（Ｍ，Ｎ）、Ｐｉｘｅｌ（Ｍ，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）とも表記している。

次に、各画素回路１０１Ｂの具体的な構成について説明する。

図１１の１行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図１１の２行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図１１の１行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図１１の２行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

次に、画素回路１０１Ｂの動作について、図１１のＰｉｘｅｌ（Ｍ，Ｎ）を例に、図１２に示すタイミングチャートを参照しながら説明する。

ステップＳＴ１１：
まず、図１２（Ａ），（Ｂ）に示すように、駆動線ＤＲＬ１０１、オートゼロ線ＡＺＬ１０１をハイレベルとし、ＴＦＴ１２２、ＴＦＴ１２３、ＴＦＴ１２５を導通状態とする。
このとき、ＴＦＴ１２１のゲートは、ＴＦＴ１２５によって図１２（Ｆ）に示すようにプリチャージ電位Ｖｐｃとなり、キャパシタＣ１２１の入力側電位ＶC121は、ＴＦＴ１２２、ＴＦＴ１２３が導通状態にあるため図１２（Ｅ）に示すように電源電位Ｖ_CCまたはその付近まで上昇する。

ステップＳＴ１２：
図１２（Ａ）に示すように、駆動線ＤＲＬ１０１をローレベルとし、ＴＦＴ１２２を非導通状態とする。ＴＦＴ１２１に流れる電流が遮断されるため、ＴＦＴ１２１のドレイン電位は下降するが、その電位がVpc+|Vth| まで下降した時点でＴＦＴ１２１は非導通状態となって電位が安定する。
このとき、キャパシタＣ１２１の入力側電位ＶC121は、ＴＦＴ１２３が導通状態にあるため、図１２（Ｅ）に示すように、やはり Vpc+|Vth|である。ここで |Vth|は、ＴＦＴ１２１のしきい値の絶対値である。

ステップＳＴ１３：
図１２（Ｂ）に示すように、オートゼロ線ＡＺＬ１０１をローレベルとしてＴＦＴ１２３およびＴＦＴ１２５を非導通状態とする。キャパシタＣ１２１の入力側ノードの電位ＶC121は、図１２（Ｅ）に示すように、Vpc+|Vth| であり、ＴＦＴ１２１のゲート電位Ｖg121は、図１２（Ｆ）に示すように、Ｖｐｃである。すなわち、キャパシタＣ１２１の端子間の電位差は |Vth|となる。

ステップＳＴ１４：
図１２（Ｃ），（Ｄ）に示すように、走査線ＳＣＮＬ１０１をハイレベルとしてＴＦＴ１２４を導通状態とし、信号線ＳＧＬ１０１から輝度データに応じた電位ＶdataをキャパシタＣ１２１の入力側ノードＮＤ１２１に与える。
キャパシタＣ１２１端子間の電位差は |Vth|のまま保持されるので、ＴＦＴ１２１のゲート電位Ｖg121は、図１２（Ｆ）に示すように、Ｖdata - |Vth|となる。

ステップＳＴ１５：
図１２（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬ１０１をローレベルとしてＴＦＴ１２４を非導通とし、駆動線ＤＲＬ１０１をハイレベルとしてＴＦＴ１２２を導通状態とすると、ＴＦＴ１２１および発光素子（OLED）１２６に電流が流れ、ＯＬＥＤが発光を開始する。

なお、上記のステップＳＴ１１およびＳＴ１２の動作においては、Vpc+|Vth| < VDD となるようにＶｐｃの値を設定する必要があるが、これを満たす限りＶｐｃの値は任意である。

上記動作を行った後に発光素子（OLED）１２６に流れる電流Ｉoledを計算すると、ＴＦＴ１２１が飽和領域で動作していれば、次のようになる。

（数１３）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）²
＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖｇ−｜Ｖｔｈ｜）²
＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖdata＋｜Ｖｔｈ｜−｜Ｖｔｈ｜）²
＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖdata）²
…（１３）

ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（１３）式によれば、電流ＩoledはＴＦＴ１２１のしきい値Ｖｔｈに依存せず（Ｖｔｈによらず）、外部から与えられるＶdataによって制御される。
言い換えれば、図１１の画素回路１０１Ｂを用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。

また、ＴＦＴ１２１がリニア領域で動作している場合においても、発光素子（OLED）１２６に流れる電流Ｉoledは次のようになり、やはりＶｔｈに依存しない。

（数１４）
Ｉoled＝μＣｏｘＷ／Ｌ｛（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ−Ｖｄｓ² ／２｝
＝μＣｏｘＷ／Ｌ｛（Ｖ_CC−Ｖｇ−｜Ｖｔｈ｜）（Ｖ_CC−Ｖｄ）−（Ｖ_CC
−Ｖｄ）² ／２｝
＝μＣｏｘＷ／Ｌ｛（Ｖ_CC−Ｖdata＋｜Ｖｔｈ｜−｜Ｖｔｈ｜）（Ｖ_CC−
Ｖｄ）−（Ｖ_CC−Ｖｄ）² ／２｝
＝μＣｏｘＷ／Ｌ｛（Ｖ_CC−Ｖdata）（Ｖ_CC−Ｖｄ）−（Ｖ_CC−Ｖｄ）² ／２｝
…（１４）

ここで、ＶｄはＴＦＴ１２１のドレイン電位を示している。

以上のように、本第３の実施形態の画素回路１０１Ｂによれば、しきい値Ｖｔｈのばらつきの影響をキャンセルできるという点において、図１の従来例より優れる。
図３の従来例に対しては、次の点において、より優れている。
第１に、図３の従来例においては、外部から駆動するデータ振幅ΔＶdataに対し、駆動トランジスタのゲート振幅ΔVgは（２）式に従って減少するという問題があったが、本発明においてデータ振幅はゲート振幅とほぼ等しく、したがってより小さな信号線振幅で画素回路を駆動することができる。
これによって、より低消費電力、低ノイズの駆動が可能となる。
第２に、図３の従来例で問題となるオートゼロ線とＴＦＴのゲートとの容量結合については、図１１の画素回路１０１Ｂにおいて、ＴＦＴ１２３はＴＦＴ１２１のゲートとは直接接続されていないため、その影響が少ない。
一方、ＴＦＴ１２５はＴＦＴ１２１のゲートと接続されているが、ＴＦＴ１２５のソースは一定電位Ｖｐｃに接続されているため、オートゼロ動作終了時においてそのゲート電位が変化しても、ＴＦＴ１２１のゲート電位はほぼＶｐｃの電位に保たれる。
このように、図１１の画素回路１０１Ｂにおいては、オートゼロ線ＡＺＬとＴＦＴ１２１のゲートとの結合の影響が小さく、その結果図３の画素回路より正確にＶｔｈばらつきの補正が行われる。
すなわち、本実施形態によれば、トランジスタのしきい値のばらつきによらず、正確に画素回路の発光素子に所望の値の電流を供給し、その結果として輝度均一性の高い、高品位な画像を表示することが可能な有機ＥＬ用画素回路を実現できる。その結果、従来の類似回路より高精度なしきい値補正が可能となる。

また、オフセットキャンセルのタイミングについて考察する。
本第３の実施形態においても、信号線ＳＧＬと平行にプリジャージ電位線ＶＰＣＬが配線されている。このとき、信号線ＳＧＬと平行なプリジャージ電位線ＶＰＣＬの１つに接続され、同時にオフセットキャンセルされる画素数はＫ画素である。
通常、Ｋはオフセットキャンセル期間であり、十分にオフセットするのに必要な時間であるが、１〜数10以下が通常であり、従来例で同時にオフセットキャンセルする画素数に比べて小さい。また、パネルの解像度が上がっても、Ｋは変化しない。したがって、プリチャージ電位を安定した電位に保つことが容易となる。

本第３の実施形態によれば、上述した第１の実施形態と同様の効果、すなわち、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配ができることを防止できる。その結果、高品位な画像を表示することができる利点がある。

また、本第３の実施形態においても、電源電位線ＶＣＣＬは、表示領域である画素アレイ部１０２の図中上下を共通化、すなわち複数の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎの両端部を共通に接続して、同電位化を図っている。したがって、電源電位線ＶＣＣＬの図中上下で生じる長さ方向の電位差による輝度ムラを防止することができる。

なお、図１１の画素回路１０１Ｂは一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ１２２〜ＴＦＴ１２５は単なるスイッチであるから、これらのすべて乃至一部をｐチャネルＴＦＴ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。

＜第４実施形態＞
図１３は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第４の実施形態を示す回路図である。

本第４の実施形態が上述した第３の実施形態と異なる点は、同一行の奇数列に配置される画素回路と、偶数列に配列された画素回路との隣接する２つの画素回路を、列方向の軸に対称な配置とした、いわゆるミラー型回路配置とし、かつこの隣接する画素回路で電源電位線ＶＣＣＬを共有して電源電位線ＶＣＣＬを第１の実施形態により太く形成し、さらに、ミラー型回路配置をとらない偶数列の画素回路用信号線と奇数列の画素回路用信号線を隣接して配線し、かつ、このミラー型回路配置をとらない偶数列の画素回路と奇数列の画素回路間でプリチャージ電位線ＶＰＣＬを共有し、かつ、ミラー型回路配置をとらない偶数列の画素回路用信号線と奇数列の画素回路用信号線間に配置して、信号線間の相互干渉（クロストーク）現象の発生を抑止するようにしたことにある。

したがって、電源電位線ＶＣＣＬは奇数列の１本ずつ配線され、プリチャージ電位線ＶＰＣＬは各列毎に配置され、奇数列に配線されたプリチャージ電位線ＶＰＣＬＯは奇数列の画素回路のＴＦＴ１２５のドレインが接続され、偶数列に配線されたプリチャージ電位線ＶＰＣＬＥは偶数列の画素回路のＴＦＴ１２５のドレインと、さらにこの偶数列の画素回路とミラー型回路配置をとらない奇数列の画素回路のＴＦＴ１２５のドレインが共通に接続される。

なお、本画素アレイ部１０２Ｃにおいて、画素回路１０１Ｃはｍ×ｎのマトリクス状に配列されるが、図１３においては、図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また図１３においては、２×３の画素回路の各々を、Ｐｉｘｅｌ（Ｍ，Ｎ）、Ｐｉｘｅｌ（Ｍ，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ，Ｎ＋２）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋２）とも表記している。

図１３の各画素回路１０１Ｃの構成および動作は図１１の回路と同様であるが、接続関係において異なる部分があるので、ここでは具体的な接続関係についてのみ説明する。

図１３の１行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図１３の１行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図１３の１行３列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋２）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第３列目に配線された電源電位線ＶＣＣＬ１０３に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第３列目に配線された電源電位線ＶＣＣＬ１０３に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第３列目に配線された信号線ＳＧＬ１０３に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図１３の２行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図１３の２行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図１３の２行３列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋２）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第３列目に配線された電源電位線ＶＣＣＬ１０３に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第３列目に配線された電源電位線ＶＣＣＬ１０３に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第３列目に配線された信号線ＳＧＬ１０３に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

このような構成において、たとえば図１４に示すように、データドライバのセレクトスイッチ１０３２がオンして信号線ＳＧＬ１０２にデータが転送され、次にセレクトスイッチ１０３２がオフして、セレクトスイッチ１０３３がオンして信号線ＳＧＬ１０３にデータが転送される場合、信号線ＳＧＬ１０２と信号線ＳＧＬ１０３との間には固定電位のプリチャージ電位線ＶＰＣＬ１０２が存在することから、互いの電磁的結合が遮蔽され、クロストークが生じない。
そのため、正確な輝度データの書き込みが可能となる。

本第４の実施形態によれば、上述した第１および第３の実施形態の効果に加えて、立体的な電磁シールドを施すことなく、比較的簡単な配線構成で画素間のクロストークを防止でき、輝度データを正確に書き込むことが可能となる利点がある。

＜第５実施形態＞
図１５は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第５の実施形態を示す回路図である。

本第５の実施形態が上述した第１の実施形態と異なる点は、画素回路１０１Ｄの構成にある。
以下、本第５の実施形態に係る画素回路１０１Ｄの構成および動作を順を追って説明する。

本第５の実施形態に係る各画素回路１０１Ｄは、図１５に示すように、ｎチャネルＴＦＴ１３１〜ＴＦＴ１３５、キャパシタＣ１３１，Ｃ１３２、有機ＥＬ素子ＯＬＥＤ（電気光学素子）からなる発光素子１３６、およびノードＮＤ１３１〜ＮＤ１３３を有する。
これらの構成要素のうち、ＴＦＴ１３１が本発明に係る電界効果トランジスタを構成、ＴＦＴ１３２が第１のスイッチを構成し、ＴＦＴ１３３が第２のスイッチを構成し、ＴＦＴ１３５が第３のスイッチを構成し、ＴＦＴ１３４が第４のスイッチを構成、キャパシタＣ１３１が本発明に係るキャパシタを構成している。
また、走査線ＳＣＮＬが本発明に係る第１の制御線に対応する。なお、ＴＦＴ１３５をオン、オフする制御線としてオートゼロ線ＡＺＬを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
また、電源電圧Ｖ_CCの供給ライン（電源電位）が第１の基準電位に相当し、カソード線ＣＳＬの電位（たとえば接地電位ＧＮＤ）が第２の基準電位に相当している。

なお、本画素アレイ部１０２Ｄにおいて、画素回路１０１Ｄはｍ×ｎのマトリクス状に配列されるが、図１５においても、図面の簡単化のために２（＝ｍ）×２（＝ｎ）のマトリクス状に配列した例を示している。
また、図１５においては、２×２の画素回路の各々を、Ｐｉｘｅｌ（Ｍ，Ｎ）、Ｐｉｘｅｌ（Ｍ，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）とも表記している。

次に、各画素回路１０１Ｄの具体的な構成について説明する。

図１５の１行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図１５の２行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図１５の１行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図１５の２行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図１５の画素回路１０１Ｄと図１１の画素回路１０１Ｂとの最も大きな違いは、発光素子（OLED）４６に流れる電流を制御する駆動トランジスタとしてＴＦＴ１３１がｎチャネルであり、そのソースと有機ＥＬ発光素子（ＯＬＥＤ）とスイッチとしてのＴＦＴ１３２を介して接続されている点である。

次に、画素回路１０１Ｄの動作について、図１５のＰｉｘｅｌ（Ｍ，Ｎ）を例に、図１６に示すタイミングチャートを参照しながら説明する。

ステップＳＴ２１：
図１６（Ａ），（Ｂ）に示すように、駆動線ＤＲＬ１０１、オートゼロ線ＡＺＬ１０１をハイレベルとし、ＴＦＴ１３２、ＴＦＴ１３３、ＴＦＴ１３５を導通状態とする。このとき、ＴＦＴ１３１のゲート電位Ｖg131はＴＦＴ１３５によって、図１６（Ｆ）に示すように、プリチャージ電位Ｖｐｃとなる。Ｖｐｃを十分高い電位とすればＴＦＴ１３１が導通状態となり、ＴＦＴ１３１および発光素子（OLED）１３６に電流が流れる。

ステップＳＴ２２：
図１６（Ａ）に示すように、駆動線ＤＲＬ１０１をローレベルとし、ＴＦＴ１３２を非導通状態とする。ＴＦＴ１３１に流れる電流が遮断されるため、ＴＦＴ１３１のソース電位は上昇するが、その電位が（Vpc-Vth ）まで上昇した時点でＴＦＴ１３１は非導通状態となって電位が安定する。
このとき、キャパシタＣ１３１の入力側電位ＶC131は、ＴＦＴ１３３が導通状態にあるため、図１６（Ｅ）に示すように、やはり（ Vpc-Vth）である。ここでＶｔｈは、ＴＦＴ１３１のしきい値である。

ステップＳＴ２３：
図１６（Ｂ）に示すように、オートゼロ線ＡＺＬ１０１をローレベルとしてＴＦＴ１３３およびＴＦＴ１３５を非導通状態とする。キャパシタＣ１３１の入力側ノードＮＤ１３１の電位ＶC131は、図１６（Ｅ）に示すように、（Vpc - Vth ）であり、ＴＦＴ１３１のゲート電位Ｖg131は、図１６（Ｆ）に示すようにＶｐｃである。すなわち、キャパシタＣ１３１の端子間の電位差はＶｔｈとなる。

ステップＳＴ２４：
図１６（Ｃ），（Ｄ）に示すように、走査線ＳＣＮＬ１０１をハイレベルとしてＴＦＴ１３４を導通状態とし、信号線ＳＧＬ１０１から輝度データに応じた電位ＶdataをキャパシタＣ１３１の入力側ノードＮＤ１３１に与える。キャパシタＣ１３１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ１３１のゲート電位Ｖg131は、図１６（Ｆ）に示すように、（Vdata + Vth ）となる。

ステップＳＴ２５：
図１６（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬ１０１をローレベルとしてＴＦＴ１３４を非導通状態とし、駆動線ＤＲＬ１０１をハイレベルとしてＴＦＴ１３２を導通状態とすると、ＴＦＴ１３１および発光素子（OLED）１３６に電流が流れ、発光素子（OLED）１３６が発光を開始する。

なお、上記ステップＳＴ２１およびＳＴ２２の動作においては、Vth ＿elをOLEDのしきい値としたとき、Vpc-Vth>Vth ＿elとなるようにＶｐｃの値を設定する必要があるが、これを満たす限りＶｐｃの値は任意である。

上記動作を行った後に発光素子（OLED）１３６に流れる電流Ｉoledを計算すると、ＴＦＴ１３１が飽和領域で動作していれば、次のようになる。

（数１５）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）²
＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖｓ−Ｖｔｈ）²
＝μＣｏｘＷ／Ｌ／２（Ｖdata＋Ｖｔｈ−Ｖｓ−Ｖｔｈ）²
＝μＣｏｘＷ／Ｌ／２（Ｖdata−Ｖｓ）²
…（１５）

ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（１５）式によれば、発光素子（OLED）１３６に流れる電流ＩoledはＴＦＴ１３１のしきい値Ｖｔｈによらず、外部から与えられるＶdataによって制御される。
言い換えれば、図１５の画素回路１０１Ｄを用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、ＴＦＴ１３１がリニア領域で動作する場合においても同様である。

本第５の実施形態によれば、上述した第１および第３の実施形態と同様の効果、すなわち、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配ができることを防止できる。その結果、高品位な画像を表示することができる利点がある。

また、本第５の実施形態においても、電源電位線ＶＣＣＬは、表示領域である画素アレイ部１０２の図中上下を共通化、すなわち複数の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎの両端部を共通に接続して、同電位化を図っている。したがって、電源電位線ＶＣＣＬの図中上下で生じる長さ方向の電位差による輝度ムラを防止することができる。

なお、図１５の画素回路１０１Ｄは一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ１３２〜ＴＦＴ１３５は単なるスイッチであるから、これらのすべて乃至一部をｐチャネルＴＦＴ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。

＜第６実施形態＞
図１７は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第６の実施形態を示す回路図である。

本第６の実施形態が上述した第５の実施形態と異なる点は、同一行の奇数列に配置される画素回路と、偶数列に配列された画素回路との隣接する２つの画素回路を、列方向の軸に対称な配置とした、いわゆるミラー型回路配置とし、かつこの隣接する画素回路で電源電位線ＶＣＣＬを共有して電源電位線ＶＣＣＬを第１の実施形態により太く形成し、さらに、ミラー型回路配置をとらない偶数列の画素回路用信号線と奇数列の画素回路用信号線を隣接して配線し、かつ、このミラー型回路配置をとらない偶数列の画素回路と奇数列の画素回路間でプリチャージ電位線ＶＰＣＬを共有し、かつ、ミラー型回路配置をとらない偶数列の画素回路用信号線と奇数列の画素回路用信号線間に配置して、信号線間の相互干渉（クロストーク）現象の発生を抑止するようにしたことにある。

したがって、電源電位線ＶＣＣＬは奇数列の１本ずつ配線され、プリチャージ電位線ＶＰＣＬは各列毎に配置され、奇数列に配線されたプリチャージ電位線ＶＰＣＬＯは奇数列の画素回路のＴＦＴ１３５のドレインが接続され、偶数列に配線されたプリチャージ電位線ＶＰＣＬＥは偶数列の画素回路のＴＦＴ１３５のドレインと、さらにこの偶数列の画素回路とミラー型回路配置をとらない奇数列の画素回路のＴＦＴ１３５のドレインが共通に接続される。

なお、本画素アレイ部１０２Ｅにおいて、画素回路１０１Ｅはｍ×ｎのマトリクス状に配列されるが、図１７においては、図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また図１７においては、２×３の画素回路の各々を、Ｐｉｘｅｌ（Ｍ，Ｎ）、Ｐｉｘｅｌ（Ｍ，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ，Ｎ＋２）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋２）とも表記している。

図１７の各画素回路１０１Ｅの構成および動作は図１５の回路と同様であるが、接続関係において異なる部分があるので、ここでは具体的な接続関係についてのみ説明する。

図１７の１行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図１７の１行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図１７の１行３列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋２）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第３列目に配線された電源電位線ＶＣＣＬ１０３に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第３列目に配線された電源電位線ＶＣＣＬ１０３に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第３列目に配線された信号線ＳＧＬ１０３に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図１７の２行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。

図１７の２行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

図１７の２行３列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋２）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第３列目に配線された電源電位線ＶＣＣＬ１０３に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第３列目に配線された電源電位線ＶＣＣＬ１０３に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第３列目に配線された信号線ＳＧＬ１０３に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。

このような構成において、たとえば図１８に示すように、データドライバのセレクトスイッチ１０３２がオンして信号線ＳＧＬ１０２にデータが転送され、次にセレクトスイッチ１０３２がオフして、セレクトスイッチ１０３３がオンして信号線ＳＧＬ１０３にデータが転送される場合、信号線ＳＧＬ１０２と信号線ＳＧＬ１０３との間には固定電位のプリチャージ電位線ＶＰＣＬ１０２が存在することから、互いの電磁的結合が遮蔽され、クロストークが生じない。
そのため、正確な輝度データの書き込みが可能となる。

本第６の実施形態によれば、上述した第１、第３、および第５の実施形態の効果に加えて、立体的な電磁シールドを施すことなく、比較的簡単な配線構成で画素間のクロストークを防止でき、輝度データを正確に書き込むことが可能となる利点がある。

＜第７実施形態＞
図１９は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第７の実施形態を示す回路図である。
また、図２０は、第７の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの電源線関係の配線配置を示す図である。

本第７の実施形態が上述した第３の実施形態と異なる点は、プリチャージ電位線ＶＰＣＬを、走査線方向に隣接した２画素間で共有した例である。これによって、信号線方向に配線するプリチャージ電位線ＶＰＣＬの数を半分にすることが可能である。

また、走査線と平行方向に隣接するＬ画素のプリチャージ線を共有することも可能である。この場合、信号線と平行なプリジャージ線の１つに接続され、同時にオフセットキャンセルされる画素数はＫ×Ｌ画素である。このとき、Ｌはプリチャージ線が安定な電位に保てる範囲で適切な数値を選択すればよい。

一般的なアクティブマトリクス型有機ＥＬディスプレイ（表示装置）を示すブロック図である。従来の画素回路の第１の構成例を示す回路図である。従来の画素回路の第２の構成例を示す回路図である。図３の回路の駆動方法を説明するためのタイミングチャートである。オフセットキャンセルのタイミング例を示す図である。本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第１の実施形態を示す回路図である。第１の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの電源線関係の配線配置を示す図である。本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第２の実施形態を示す回路図である。第２の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの電源線関係の配線配置を示す図である。第２の実施形態におけるプリチャージ電位線によるクロストーク防止作用を説明するための図である。本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第３の実施形態を示す回路図である。図１１の画素回路の動作を説明するためのタイミングチャートである。本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第４の実施形態を示す回路図である。第４の実施形態におけるプリチャージ電位線によるクロストーク防止作用を説明するための図である。本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第５の実施形態を示す回路図である。図１５の画素回路の動作を説明するためのタイミングチャートである。本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第６の実施形態を示す回路図である。第６の実施形態におけるプリチャージ電位線によるクロストーク防止作用を説明するための図である。本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第７の実施形態を示す回路図である。第７の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの電源線関係の配線配置を示す図である。

符号の説明

１００，１００Ａ〜１００Ｆ…アクティブマトリクス型有機ＥＬディスプレイ（表示装置）、１０１，１０１Ａ〜１０１Ｆ…画素回路、１０２，１０２Ａ〜１０２Ｆ…画素アレイ部、１０３…データドライバ（ＤＤＲＶ）、１０４…スキャンドライバ、１１１，１２１，１３１，１４１…駆動トランジスタとしてのＴＦＴ、１１２〜１１５，１２２〜１２５，１３２〜１３５…スイッチとしてのＴＦＴ、Ｃ１１１，Ｃ１１２、Ｃ１２１，Ｃ１２２、Ｃ１３１，Ｃ１３２…キャパシタ、ＮＤ１１１〜ＮＤ１１３、ＮＤ１２１〜ＮＤ１２３、ＮＤ１３１〜ＮＤ１３３…ノード、ＶＣＣＬ…電源電位線、ＶＰＣＬ…プリチャージ電位線

Claims

流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じたデータ信号が供給される信号線と、
少なくとも第１の制御線と、
所定のプリチャージ電位線と、
電源電位線と、
基準電位線と、
第１のノードと、
第２のノードと、
第１のスイッチと、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記駆動トランジスタの上記第１の端子と上記第１のノードとの間に接続された第２のスイッチと、
一端がプリチャージ電位線に接続され、他端が上記第２のノードに接続された第３のスイッチと、
上記信号線と上記第１のノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、
上記第１のノードと上記駆動トランジスタの制御端子に接続された第２のノード間に接続された結合キャパシタと、
上記電源電位線と上記第１のノードとの間に接続されたキャパシタと、を有し、
上記電源電位線と上記基準電位線との間に、上記第１のスイッチ、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続され、
上記プリチャージ電位線および電源電位線が信号線と並行するように同一方向に配線され、
上記電気光学素子を駆動する場合、
第１のステージとして、上記第１のスイッチ、第２のスイッチ、および第３のスイッチが導通状態に保持されて上記第２のノードが上記プリチャージ電位線に接続され、上記駆動トランジスタの上記第１の端子と上記第１のノードとが接続され、
第２のステージとして、上記第１のスイッチが非導通状態に保持され、
第３のステージとして、上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、
第４のステージとして、上記第１の制御線により上記第４のスイッチが導通状態に保持されて、上記信号線を伝播されるデータ信号が上記第１のノードに入力された後、上記第４のスイッチが非導通状態に保持され、
第５のステージとして、上記第１のスイッチが導通状態に保持され、
上記第１および第２のステージの動作において、プリチャージ電位と上記駆動トランジスタのしきい値の絶対値との和が電源電位より小さい
画素回路。
上記駆動トランジスタは、
電界効果トランジスタにより形成され、上記第１の端子がソースであり、上記第２の端子がドレインであり、上記制御端子がゲートであり、
上記第１スイッチが、
上記電界効果トランジスタのソースと電源電位線との間に接続されている
請求項１記載の画素回路。
上記駆動トランジスタは、
電界効果トランジスタにより形成され、上記第１の端子がソースであり、上記第２の端子がドレインであり、上記制御端子がゲートであり、
上記第１スイッチが、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続されている
請求項１記載の画素回路。
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、
上記画素回路のマトリクス配列に対して上記信号線と同一方向に配線された所定のプリチャージ電位線と、
上記画素回路のマトリクス配列に対して上記信号線と同一方向に配線された電源電位線と、を有し、
上記各画素回路は、
基準電位線と、
第１のノードと、
第２のノードと、
第１のスイッチと、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記駆動トランジスタの上記第１の端子と上記第１のノードとの間に接続された第２のスイッチと、
一端がプリチャージ電位線に接続され、他端が上記第２のノードに接続された第３のスイッチと、
上記信号線と上記第１のノードとの間に接続され、上記第１の制御線によって導通制御される第４のスイッチと、
上記第１のノードと上記駆動トランジスタの制御端子に接続された第２のノード間に接続された結合キャパシタと、
上記電源電位線と上記第１のノードとの間に接続されたキャパシタと、を有し、
上記電源電位線と上記基準電位線との間に、上記第１のスイッチ、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続され、
上記プリチャージ電位線および電源電位線が信号線と並行するように同一方向に配線され、
上記電気光学素子を駆動する場合、
第１のステージとして、上記第１のスイッチ、第２のスイッチ、および第３のスイッチが導通状態に保持されて上記第２のノードが上記プリチャージ電位線に接続され、上記駆動トランジスタの上記第１の端子と上記第１のノードとが接続され、
第２のステージとして、上記第１のスイッチが非導通状態に保持され、
第３のステージとして、上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、
第４のステージとして、上記第１の制御線により上記第４のスイッチが導通状態に保持されて、上記信号線を伝播されるデータ信号が上記第１のノードに入力された後、上記第４のスイッチが非導通状態に保持され、
第５のステージとして、上記第１のスイッチが導通状態に保持され、
上記第１および第２のステージの動作において、プリチャージ電位と上記駆動トランジスタのしきい値の絶対値との和が電源電位より小さい
表示装置。
上記駆動トランジスタは、
電界効果トランジスタにより形成され、上記第１の端子がソースであり、上記第２の端子がドレインであり、上記制御端子がゲートであり、
上記第１スイッチが、
上記電界効果トランジスタのソースと電源電位線との間に接続されている
請求項４記載の表示装置。
上記駆動トランジスタは、
電界効果トランジスタにより形成され、上記第１の端子がソースであり、上記第２の端子がドレインであり、上記制御端子がゲートであり、
上記第１スイッチが、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続されている
請求項４記載の表示装置。