JP4131193B2

JP4131193B2 - Semiconductor device

Info

Publication number: JP4131193B2
Application number: JP2003123339A
Authority: JP
Inventors: 哲也林; 正勝星; 佐一郎金子; 秀明田中
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2003-04-28
Filing date: 2003-04-28
Publication date: 2008-08-13
Anticipated expiration: 2023-04-28
Also published as: JP2004327891A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
【特許文献】
２００２−２３１８２０号公報。
【０００３】
本発明の背景となる従来技術として、例えば上記特許文献がある。
上記特許文献においては、炭化珪素からなるＮ^＋型の基板領域上にＮ⁻型の第一のドレイン領域が形成されており、その第一のドレイン領域の表層部には、Ｐ型のゲート領域、およびＮ^＋型の第一のソース領域が形成されている。つまり、第一のドレイン領域、ゲート領域および第一のソース領域によって、接合型電界効果トランジスタ（以下、ＪＦＥＴと表記する）が構成されている。
また、第一のドレイン領域の上には層間絶縁膜を介してシリコンからなるＰ⁻型のドリフト領域が形成されている。ドリフト領域の表層部には、Ｎ^＋型の第二のドレイン領域、およびＮ^＋型の第二のソース領域が形成され、さらに、ドリフト領域、第二のドレイン領域および第二のソース領域に接するように、ゲート絶縁膜を介してゲート電極が形成されている。つまり、ドリフト領域、第二のドレイン領域、第二のソース領域、ゲート絶縁膜およびゲート電極によって、絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと表記する）が構成されている。
さらに、従来例においては、第一のソース領域と第二のドレイン領域とが内部電極で接続されており、ゲート領域と第二のソース領域とがソース電極で接続されている。また、ドレイン電極は基板領域と接続されている。つまり、従来の構造は、ＪＦＥＴを構成する第一のドレイン領域と第一のソース領域に対して、ＭＯＳＦＥＴを構成する第二のドレイン領域と第二のソース領域が直列に接続された構造となっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特許文献に記載された従来構造は、導通状態において、ドレイン電極からソース電極に電流を流すためには、ＪＦＥＴ側の第一のソース領域とＭＯＳＦＥＴ側の第二のドレイン領域との間を内部電極で接続する必要があるため、オン抵抗の低減に限界を有していた。
すなわち、内部電極はそれ自体が抵抗を有するということに加えて、所定サイズのコンタクトホールを形成して、第一のソース領域および第二のドレイン領域のそれぞれと、接続する必要があるため、内部電極を配置するスペース分は単位セルサイズを縮小することができず、単位面積当たりに集積化できる単位セル数が制限されていた。このことから、オン抵抗の低減に限界があった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、本質的に内部電極を必要とせず、オン抵抗を改善することができる半導体装置を提供することを目的とする。
【０００５】
上記課題を解決するため、本発明は、炭化珪素からなる第一の半導体層中に形成された第一のドレイン領域と第一のソース領域と第一のゲート領域とを有する縦型の接合型電界効果トランジスタと、シリコンからなる第二の半導体層中に形成された第二のドレイン領域と第二のソース領域と、第二のゲート領域とを有する絶縁ゲート型電界効果トランジスタとを具備し、少なくとも、前記第一のソース領域と前記第二のドレイン領域とが、第一のヘテロ接合を形成して接続されており、前記絶縁ゲート型電界効果トランジスタが、前記第一のヘテロ接合の周辺において、前記第一のドレイン領域にビルトイン電界が及ぶべく、前記第一のドレイン領域と第二のヘテロ接合を形成するドリフト領域を有するという構成になっている。
【０００６】
【発明の効果】
本発明によれば、本質的に内部電極を必要とせず、オン抵抗を改善することができる半導体装置を提供することができる。
【０００７】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明による半導体装置の第一の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ^＋型である基板領域１上にＮ⁻型の炭化珪素の第一のドレイン領域２が形成され、第一のドレイン領域２の基板領域１との接合面に対向する主面に接するように、Ｐ型のゲート領域３並びにＮ^＋型の第一のソース領域４が形成されている。つまり、炭化珪素からなる第一のドレイン領域２、ゲート領域３および第一のソース領域４のそれぞれによって接合型電界効果トランジスタ（以下、ＪＦＥＴと表記する）１００が構成されている。なお、本実施の形態においては一例として、製造方法が単純な、第一のドレイン領域２の同一主面にゲート領域３と第一のソース領域４が形成された場合で説明しているが、例えばゲート領域３を第一のソース領域４より深い位置に、つまり基板領域１に近い位置に形成していてもかまわない。
第一のドレイン領域２の主面には層間絶縁膜５を介して例えば多結晶シリコンからなるＰ⁻型のドリフト領域６、Ｎ^＋型の第二のドレイン領域７、およびＮ^＋型の第二のソース領域８がそれぞれ形成されている。さらに、ドリフト領域６、第二のドレイン領域７および第二のソース領域８に接するように、ゲート絶縁膜９を介してゲート電極１０が形成されている。つまり、ドリフト領域６、第二のドレイン領域７、第二のソース領域８、ゲート絶縁膜９およびゲート電極１０によって、シリコンから成る絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと表記する）１１０が構成されている。
なお、ソース電極１１はゲート領域３と第二のソース領域８と接続されており、ドレイン電極１２は基板領域１と接続されている。
ここまでは、従来構造と同様である。
【０００８】
さらに本実施の形態においては、第一のソース領域４と第二のドレイン領域７とが接するように配置され、炭化珪素と多結晶シリコンのバンドギャップが異なる材料による第一のヘテロ接合が形成されている。その第一のヘテロ接合界面にはエネルギー障壁が存在するが、本実施の形態においては、第一のソース領域４並びに第二のドレイン領域７は共にＮ^＋型になるように不純物濃度が高くなるように形成されているため、オーミック接続している。図５から図７を用いて、多結晶シリコンと炭化珪素とのヘテロ接合においてオーミック特性が得られる理由について詳細に説明する。
図５から図７は半導体のエネルギーバンド構造を示す図である。各図中、左側には例えば第二のドレイン領域７に対応するシリコンのエネルギーバンド構造を、右側には例えば第一のソース領域４に対応する炭化珪素のエネルギーバンド構造を示している。なお、本実施の形態においては第二のドレイン領域７が多結晶シリコンから成る場合を説明しているが、図５から図７ではシリコンのエネルギーバンド構造を用いて説明する。また、本説明ではヘテロ接合の特性を理解し易くするため、ヘテロ接合界面に界面準位が存在しない場合の理想的な半導体へテロ接合のエネルギー準位について例示している。
図５はシリコン及び炭化珪素の両者が接触していない状態を示している。図５中シリコンの電子親和力をχ_１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ_１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ_１、バンドギャップをＥ_Ｇ１としている。同様に、炭化珪素の電子親和力をχ_２、仕事関数をφ_２、フェルミエネルギーをδ_２、バンドギャップをＥ_Ｇ２とする。図５に示すように、シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔＥｃが存在し、その関係は式（１）のように示すことができる。
ΔＥｃ＝χ_１−χ_２ …（１）
また、図６はシリコン及び炭化珪素の両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成したエネルギーバンド構造である。シリコン及び炭化珪素の両者を接触後も、エネルギー障壁ΔＥｃは接触前と同様に存在するため、シリコン側の接合界面には幅Ｗ１の電子の蓄積層が形成され、一方で炭化珪素側の接合界面には幅Ｗ２の空乏層が形成されると考えられる。ここで、両接合界面に生じる拡散電位をＶ_Ｄ、シリコン側の拡散電位成分をＶ_１、炭化珪素側の拡散電位成分をＶ_２とすると、Ｖ_Ｄは両者のフェルミ準位のエネルギー差であるから、その関係は式（２）から式（４）のように示される。
Ｖ_Ｄ＝（δ_１＋ΔＥｃ−δ_２）／ｑ …（２）
Ｖ_Ｄ＝Ｖ_１＋Ｖ_２ …（３）
Ｗ２＝（（２＊ε０＊ε２＊Ｖ２）／（ｑ＊Ｎ２））^１／２ …（４）
ここでε０は真空中の誘電率、ε２は炭化珪素の比誘電率、Ｎ２は炭化珪素のイオン化不純物濃度を表す。なおこれらの式は、バンド不連続のモデルとしてＡｎｄｅｒｓｏｎの電子親和力に基づいており、理想的状態でさらに歪みの効果は考慮していない。
上記に基づき、図１に示す本実施の形態について、第二のドレイン領域７と第一のソース領域４の接合界面におけるエネルギーバンド構造を図７に例示してみると、共にＮ^＋型と不純物濃度が高いため、所定のエネルギー障壁は残るものの、そのエネルギー障壁から第一のソース領域４側に伸びるビルトイン空乏層の距離は限定的となる。具体的には、例えば第二のドレイン領域７並びに第一のソース領域４の不純物濃度が共に約１×１０^２０ｃｍ^−３とした場合、数値計算によると、第一の接合界面から第一のソース領域４に伸びる空乏層は約２ｎｍとなる。このようなエネルギー障壁の厚みでは、第二のドレイン領域７並びに第一のソース領域４に存在する電子にとっては、容易にトンネリングすることができるため、第二のドレイン領域７並びに第一のソース領域４の間をオーミック接続することができる。
このように本実施の形態においては、前述の従来構造では必須であった内部電極が本質的に必要ないため、内部電極が第二のドレイン領域並びに第一のソース領域と接続するためのコンタクトホール等のスペースを要せず、その分単位セルサイズを縮小することが可能となっている。
【０００９】
次に動作について説明する。
例えば、ソース電極１１を接地し、ドレイン電極１２に正電位を印加した状態で、ゲート電極１０に接地もしくは負電位を印加した場合、この素子は遮断状態となる。すなわち、本実施の形態においては、ＪＦＥＴ１００がノーマリオン型であるためＪＦＥＴ１００側には完全な遮断能力はないものの、ＭＯＳＦＥＴ１１０側が遮断機能を有するため、全体としての遮断状態を実現している。つまり、ゲート電極１０には接地もしくは負電位が印加されると、ゲート電極１０直下のドリフト領域６には正孔が蓄積される状態となるため、第二のドレイン領域７と第二のソース領域８間は電子電流が流れない。すると、ＭＯＳＦＥＴ１１０の側からＪＦＥＴ１００側への電子の供給がなされないため、第一のソース領域４から第一のドレイン領域２へも電子が流れず、全体として遮断状態を維持することができる。また、第一のドレイン領域２においては、ドレイン電極１２に所定の正電位が印加され、それに応じたドレイン電界が広がっているが、第一のドレイン領域２は絶縁破壊電圧がシリコンに比べて約１０倍と高い炭化珪素材料から成っているため、不純物濃度を高くし厚みを薄くしても所定の耐圧を保持することができる。
【００１０】
次に、ゲート電極１０に所定の正電位を印加すると、この素子は導通状態となる。すなわち、ゲート電極１０に正電位が印加されると、ゲート電極１０直下のドリフト領域６には反転層が形成されて電子が存在しやすい状態となり、第二のソース領域８から第二のドレイン領域７へと電子電流が流れるようになる。すると、ＭＯＳＦＥＴ１１０の側からＪＦＥＴ１００側への電子の供給が開始されるため、第一のソース領域４から第一のドレイン領域２へも電子が流れるようになる。このとき、第一のドレイン領域２は前述のとおり、不純物濃度が高く厚みも薄いため、低いオン抵抗で電子電流を流すことができる。
このように本実施の形態においては、高耐圧を維持しながら低オン抵抗で電流を流すため、炭化珪素からなるＪＦＥＴ１００をベースとし、スイッチ機能をシリコンから成るＭＯＳＦＥＴ１１０に持たせることで、遮断性に優れた高耐圧低オン抵抗のスイッチを提供することができる。さらに、ＪＦＥＴ１００の第一のソース領域４とＭＯＳＦＥＴ１１０の第二のドレイン領域７との間をヘテロ接合によってオーミック接続することで、単位セルサイズを容易に縮小することができるため、単位面積当たりのセル数をより集積することができる。すなわち、単位面積当たりのオン抵抗を低減することができる。
【００１１】
以上のように本実施の形態では、第一の半導体層中に形成された第一のドレイン領域２と第一のソース領域４と第一のゲート領域３とからなる第一の電界効果トランジスタ（ＪＦＥＴ１００）と、第一の半導体層とはバンドギャップが異なる第二の半導体層中に形成された第二のドレイン領域７と第二のソース領域８と第二のゲート領域であるゲート電極１０とからなる第二の電界効果トランジスタ（ＭＯＳＦＥＴ１１０）とを有する半導体装置において、少なくとも第一のソース領域４と第二のドレイン領域７とが、第一のヘテロ接合を形成して接続されている。このように導通時において、第一のソース領域４と第二のドレイン領域７が第一のヘテロ接合によって接続されているため、従来構造で必要であった内部電極を必要とせず、その分単位セルサイズを縮小することが可能となる。すなわち、従来構造に比べて、単位面積当たりに集積化できる単位セル数が向上するため、オン抵抗を低減することができる。
また、第一のソース領域４と第二のドレイン領域７とが同一の導電型で形成されており、さらに第一のヘテロ接合において、第一のソース領域４と第二のドレイン領域７とがオーミック接続するような不純物濃度で形成されている。このように第一のソース領域４と第二のドレイン領域７を接続するヘテロ接合部がオーミック接続しているため、前記の効果に加え、さらにオン抵抗を低減することができる。
また、第一の電界効果トランジスタが、第一のゲート領域３が第一のドレイン領域２と接するべく構成された接合型電界効果トランジスタ１００からなり、さらに、第二の電界効果トランジスタが、ゲート電極１０が絶縁膜９によって第二のドレイン領域７並びに第二のソース領域８と絶縁されるべく構成された絶縁ゲート型電界効果トランジスタ１１０からなっている。このような構成によれば、前記の効果を具体的に実現することが可能である。
また、第一のゲート領域３が第二のソース領域８と接続されている。このような構成によれば、前記の効果を容易に実現することが可能である。
また、第一の半導体層が例えば炭化珪素などのワイドギャップ半導体からなる。これにより、耐圧とオン抵抗のトレードオフ性能が高いため、前記の効果に加え、容易に効果の高い性能を得ることができる。
さらに、第二の半導体層が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンからなる。これにより、前記の効果に加え、シリコンプロセスで製造できるため、製造が容易である。
【００１２】
（実施の形態２）
図２は本発明による半導体装置の第二の実施の形態を示している。図２は第一の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。図２に示すように本実施の形態の特長は、ドリフト領域６と第一のドレイン領域２とが第二のヘテロ接合を形成し、図１に示した第一の実施の形態では存在していた層間絶縁膜５を必要としない点である。これは、第二のヘテロ接合が、第一のドレイン領域２に広がっているドレイン電界を遮蔽し、ドリフト領域６にドレイン電界が及ばないようにする機能を有するためである。その理由について図８を用いて説明する。
図８は第二のヘテロ接合における半導体のエネルギーバンド構造を示す図である。第一のヘテロ接合の説明で用いた図７と対応しており、図８中、左側にはドリフト領域６に対応するシリコンのエネルギーバンド構造を、右側には例えば第一のドレイン領域２に対応する炭化珪素のエネルギーバンド構造を示している。
第二のヘテロ接合においては、第一のヘテロ接合とは異なり、炭化珪素側の第一のドレイン領域２がＮ⁻型であるため、エネルギー障壁によって発生する空乏層は、第一のドレイン領域２に所定の距離まで広がる。具体的には、例えばドリフト領域６がＰ型で不純物濃度が約１×１０^１７ｃｍ^−３とし、第一のドレイン領域２の不純物濃度が約１×１０^１６ｃｍ^−３とした場合、数値計算によると、第二のヘテロ接合界面から第一のドレイン領域２に伸びる空乏層は２００ｎｍ以上となる。このような空乏層の厚みでは、ドリフト領域６から第一のドレイン領域２には電子がトンネリングし難くなるため、その接合界面には電子が蓄積し、炭化珪素側に拡がる空乏層に見合う電気力線が終端し、ドリフト領域６側ではドレイン電界がシールドされることになる。このため、層間絶縁膜を形成せずともドレイン電界を遮蔽し耐圧を保持することができる。つまり、製造工程が簡略化できるとともに、層間絶縁膜の絶縁破壊による信頼性の劣化を本質的に回避することができる。
さらに、第二のヘテロ接合から伸びた空乏層は、近傍にある第一のヘテロ接合周辺まで及ぶため、第一のヘテロ接合におけるドレイン電界を緩和し、ＪＦＥＴ１００自体の遮断性を向上することができる。その結果、ＭＯＳＦＥＴ１１０に要求される耐圧を小さくすることが可能となるため、ＭＯＳＦＥＴ１１０におけるオン抵抗をさらに低減することが可能となる。
なお、図２においては、第二のドレイン領域７は第一のドレイン領域２と接しない場合を一例として説明しているが、接していてもかまわない。
以上のように本実施の形態では、第一のヘテロ接合の周辺において、第一のドレイン領域２にビルトイン電界が及ぶべく、第一のドレイン領域２と第二のヘテロ接合を形成するドリフト領域６を有している。このような構成によれば、前述のように、第二のヘテロ接合から第一のドレイン領域２に伸びたビルトイン電界によって、第一のヘテロ接合に及ぶドレイン電界を緩和することができるため、第一の実施の形態の効果に加え、第一の電界効果トランジスタ（ＪＦＥＴ１００）の遮断性が向上する。その結果、第二の電界効果トランジスタ（ＭＯＳＦＥＴ１１０）に要求される耐圧を小さくすることが可能となるため、第二の電界効果トランジスタにおけるオン抵抗をさらに低減することが可能となる。また、第二のヘテロ接合によって、第一の電界効果トランジスタと第二の電界効果トランジスタとの間に層間絶縁膜が無くとも、ドレイン電界が第二の電界効果トランジスタ側に及ぶのを回避することができるため、製造工程の簡略化とともに、層間絶縁膜の絶縁破壊による信頼性の劣化を本質的に回避することができる。
【００１３】
（実施の形態３）
図３は本発明による半導体装置の第三の実施の形態を示している。図３は第一の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。図３に示すように本実施の形態においては、ＭＯＳＦＥＴ１１０が縦型のトランジスタとなるように、第二のドレイン領域７と第二のソース領域８とがドリフト領域６を介して積み重なるように形成されている。
このように本実施の形態においては、第一の実施の形態に比べて、ドリフト領域６、第二のドレイン領域７並びに第二のソース領域８が横方向に広がらずに、所定の敷地上に積み重なるため、さらに、単位セルサイズをさらに縮小することが可能となる。つまり、単位面積当たりに集積化できる単位セル数が向上し、さらにオン抵抗を低減することができる。
以上のように本実施の形態では、第二の電界効果トランジスタ（ＭＯＳＦＥＴ１１０）が縦型構造となるべく、第二のソース領域８が第二のドレイン領域７と対向する位置に形成されている。このように第二の電界効果トランジスタを縦型構造とすることで、前述のように、単位セルサイズをさらに縮小することが可能となるため、第一、第二の実施の形態の効果に加え、単位面積当たりに集積化できる単位セル数が向上し、さらにオン抵抗を低減することができる。
【００１４】
（実施の形態４）
図４は本発明による半導体装置の第四の実施の形態を示している。図４は第一の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。図４に示すように本実施の形態においては、ゲート領域３がソース電極１１とは接続されずに、ゲート電極１０と接続されている。
動作について説明する。
例えば、ソース電極１１を接地し、ドレイン電極１２に正電位を印加した状態で、ゲート電極１０に負電位を印加した場合、この素子は遮断状態となる。このとき、本実施の形態においては、ＪＦＥＴ１００のゲート領域３にも負電位が印加されるため、ゲート領域３と第一のドレイン領域２とのＰＮ接合から伸びた空乏層が、第一のソース領域４近傍まで伸びるため、ＪＦＥＴ１００自体の遮断性能が向上し、第一の実施の形態に比べてさらに遮断性能が向上する。
次に、ゲート電極１０に所定の正電位を印加すると、この素子は導通状態となる。すなわち、ゲート電極１０に正電位が印加されると、ゲート電極１０直下のドリフト領域６には反転層が形成されて電子が存在しやすい状態となり、第二のソース領域８から第二のドレイン領域７へと電子電流が流れるようになる。このとき、本実施の形態においては、ゲート領域３にも正電位が印加されるため、ゲート領域３と第一のドレイン領域２とのＰＮ接合から第一のソース領域４近傍まで伸びていた空乏層が後退し、第一のソース領域４から第一のドレイン領域２へと低抵抗で電子が流れるようになる。
このように本実施の形態においては、ＪＦＥＴ１００のゲート領域３も制御できるため、第一の実施の形態にくらべて、制御の仕方によって遮断性を向上したりオン抵抗を低減したりと、制御の自由度が向上する。
以上のように本実施の形態では、第一のゲート領域３がゲート電極１０と接続されている。この構成により、第一の実施の形態から第三の実施の形態の効果を第一の実施の形態から第三の実施の形態とは別の構成で容易に実現することが可能である。さらに、第一の電界効果トランジスタのゲート領域３も制御できるため、第一の実施の形態から第三の実施の形態に比べて、制御の仕方によって遮断性を向上したりオン抵抗を低減したりと、制御の自由度が向上する。
【００１５】
以上、第一の実施の形態から第四の実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、全ての実施の形態において、ドレイン電極１２とソース電極１１とを第一のドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極１２とソース電極１１とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。また、全ての実施の形態において、第一のドレイン領域２並びに第一のソース領域４の導電型をＮ型とし、多数キャリアが電子となる場合について説明したが、ドレイン領域２並びにソース領域４の導電型をＰ型として多数キャリアが正孔となる場合でもかまわない。
さらに、ドリフト領域６、第二のドレイン領域７及び第二のソース領域８に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、第一のソース領域４としてＮ型の炭化珪素を、第二のドレイン領域７としてＮ型の多結晶シリコンを用いて説明しているが、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態の断面図
【図２】本発明の第二の実施の形態の断面図
【図３】本発明の第三の実施の形態の断面図
【図４】本発明の第四の実施の形態の断面図
【図５】本発明の動作原理を説明するエネルギーバンド構造図（接触前）
【図６】本発明の動作原理を説明するエネルギーバンド構造図（接触後）
【図７】本発明の動作原理を説明するエネルギーバンド構造図（第一のヘテロ接合部）
【図８】本発明の動作原理を説明するエネルギーバンド構造図（第二のヘテロ接合部）
【符号の説明】
１…基板領域
２…第一のドレイン領域
３…ゲート領域
４…第一のソース領域
５…層間絶縁膜
６…ドリフト領域
７…第二のドレイン領域
８…第二のソース領域
９…ゲート絶縁膜
１０…ゲート電極
１１…ソース電極
１２…ドレイン電極
１００…接合型電界効果トランジスタ（ＪＦＥＴ）
１１０…絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device.
[0002]
[Prior art]
[Patent Literature]
2002-231820.
[0003]
For example, there is the above-mentioned patent document as a prior art as the background of the present invention.
In the above-mentioned patent document, an N ⁻ -type first drain region is formed on an N ⁺ -type substrate region made of silicon carbide, and a P-type gate region is formed on the surface layer portion of the first drain region. , And an N ⁺ type first source region is formed. That is, a junction field effect transistor (hereinafter referred to as JFET) is constituted by the first drain region, the gate region, and the first source region.
A P ⁻ type drift region made of silicon is formed on the first drain region via an interlayer insulating film. An N ⁺ -type second drain region and an N ⁺ -type second source region are formed in the surface layer portion of the drift region, and are further in contact with the drift region, the second drain region, and the second source region. Thus, the gate electrode is formed through the gate insulating film. That is, the drift region, the second drain region, the second source region, the gate insulating film, and the gate electrode constitute an insulated gate field effect transistor (hereinafter referred to as MOSFET).
Further, in the conventional example, the first source region and the second drain region are connected by an internal electrode, and the gate region and the second source region are connected by a source electrode. The drain electrode is connected to the substrate region. In other words, the conventional structure is a structure in which the second drain region and the second source region constituting the MOSFET are connected in series to the first drain region and the first source region constituting the JFET. ing.
[0004]
[Problems to be solved by the invention]
However, in the conventional structure described in the above-mentioned patent document, in order to allow current to flow from the drain electrode to the source electrode in the conductive state, it is between the first source region on the JFET side and the second drain region on the MOSFET side. Must be connected by an internal electrode, which has a limit in reducing on-resistance.
That is, since the internal electrode itself has a resistance, it is necessary to form a contact hole of a predetermined size and connect to each of the first source region and the second drain region. The unit cell size cannot be reduced by the space for arranging the electrodes, and the number of unit cells that can be integrated per unit area is limited. For this reason, there was a limit to the reduction of on-resistance.
The present invention has been made to solve the above-described problems of the prior art, and an object of the present invention is to provide a semiconductor device that can essentially improve the on-resistance without requiring an internal electrode. To do.
[0005]
In order to solve the above problem, the present invention provides a vertical junction type having a first drain region, a first source region, and a first gate region formed in a first semiconductor layer made of silicon carbide. A field effect transistor, and an insulated gate field effect transistor having a second drain region, a second source region, and a second gate region formed in a second semiconductor layer made of silicon , At least the first source region and the second drain region are connected to form a first heterojunction, and the insulated gate field effect transistor is disposed around the first heterojunction. The first drain region has a drift region that forms a second heterojunction so that a built-in electric field can reach the first drain region .
[0006]
【The invention's effect】
According to the present invention, it is possible to provide a semiconductor device that can essentially improve the on-resistance without requiring an internal electrode.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
(Embodiment 1)
FIG. 1 shows a first embodiment of a semiconductor device according to the present invention. The figure is a sectional view of two structural unit cells facing each other. In this embodiment, a semiconductor device using silicon carbide as a substrate material will be described as an example.
For example, first drain region 2 of N ⁻ -type silicon carbide is formed on substrate region 1 of silicon carbide polytype of N ⁺ type of 4H type, and bonding of first drain region 2 to substrate region 1 is performed. A P-type gate region 3 and an N ⁺ -type first source region 4 are formed so as to be in contact with the main surface facing the surface. That is, a junction field effect transistor (hereinafter referred to as JFET) 100 is constituted by each of the first drain region 2, the gate region 3 and the first source region 4 made of silicon carbide. In the present embodiment, as an example, the manufacturing method is simple and the case where the gate region 3 and the first source region 4 are formed on the same main surface of the first drain region 2 is described. For example, the gate region 3 may be formed at a position deeper than the first source region 4, that is, at a position close to the substrate region 1.
The main surface of the first drain region 2 has a P ⁻ type drift region 6 made of, for example, polycrystalline silicon, an N ⁺ type second drain region 7, and an N ⁺ type second through an interlayer insulating film 5. Source regions 8 are respectively formed. Further, a gate electrode 10 is formed through a gate insulating film 9 so as to be in contact with the drift region 6, the second drain region 7 and the second source region 8. That is, the drift region 6, the second drain region 7, the second source region 8, the gate insulating film 9 and the gate electrode 10 constitute an insulated gate field effect transistor (hereinafter referred to as MOSFET) 110 made of silicon. Has been.
The source electrode 11 is connected to the gate region 3 and the second source region 8, and the drain electrode 12 is connected to the substrate region 1.
Up to this point, the structure is the same as the conventional structure.
[0008]
Furthermore, in the present embodiment, the first source region 4 and the second drain region 7 are arranged so as to be in contact with each other, and a first heterojunction is formed using a material having different band gaps between silicon carbide and polycrystalline silicon. ing. Although there is an energy barrier at the first heterojunction interface, in the present embodiment, the impurity concentration is high so that both the first source region 4 and the second drain region 7 are N ⁺ type. Because it is formed as such, it is in ohmic connection. The reason why ohmic characteristics can be obtained at the heterojunction between polycrystalline silicon and silicon carbide will be described in detail with reference to FIGS.
5 to 7 are diagrams showing the energy band structure of the semiconductor. In each drawing, for example, an energy band structure of silicon corresponding to the second drain region 7 is shown on the left side, and an energy band structure of silicon carbide corresponding to the first source region 4 is shown on the right side. In the present embodiment, the case where the second drain region 7 is made of polycrystalline silicon is described. However, FIGS. 5 to 7 are described using the energy band structure of silicon. Further, in this description, in order to facilitate understanding of the characteristics of the heterojunction, an ideal semiconductor heterojunction energy level when there is no interface state at the heterojunction interface is illustrated.
FIG. 5 shows a state where neither silicon nor silicon carbide is in contact. In FIG. 5, the electron affinity of silicon is χ ₁ , the work function (energy from the vacuum level to the Fermi level) is φ ₁ , the Fermi energy (energy from the conduction band to the Fermi level) is δ ₁ , and the band gap is E _G1 . Similarly, the electron affinity of silicon carbide is χ ₂ , the work function is φ ₂ , the Fermi energy is δ ₂ , and the band gap is EG ₂ . As shown in FIG. 5, an energy barrier ΔEc exists on the bonding surface between silicon and silicon carbide due to the difference in electron affinity χ between the two, and the relationship can be expressed as in Equation (1).
ΔEc = χ ₁ −χ ₂ (1)
FIG. 6 shows an energy band structure in which both silicon and silicon carbide are brought into contact to form a heterojunction of silicon and silicon carbide. Even after both silicon and silicon carbide are contacted, the energy barrier ΔEc exists in the same manner as before contact, so that an electron accumulation layer having a width W1 is formed at the silicon-side bonding interface, while the silicon carbide-side bonding interface is formed. It is considered that a depletion layer having a width W2 is formed in Here, when the diffusion potential generated at the junction interface is V _D , the diffusion potential component on the silicon side is V ₁ , and the diffusion potential component on the silicon carbide side is V ₂ , V _D is the energy difference between the Fermi levels of both. Therefore, the relationship is expressed as in equations (2) to (4).
V _D = (δ ₁ + ΔEc−δ ₂ ) / q (2)
V _D = V ₁ + V ₂ (3)
W2 = ((2 * ε0 * ε2 * V2) / (q * N2)) ^1/2 (4)
Here, ε0 represents the dielectric constant in vacuum, ε2 represents the relative dielectric constant of silicon carbide, and N2 represents the ionized impurity concentration of silicon carbide. Note that these equations are based on Anderson's electron affinity as a model of band discontinuity, and do not consider the effect of distortion in an ideal state.
Based on the above, the present embodiment shown in FIG. 1, when the second drain region 7 an energy band structure at a joint interface of the first source region 4 try illustrated in Figure 7, both N ⁺ -type impurity Although the predetermined energy barrier remains because the concentration is high, the distance of the built-in depletion layer extending from the energy barrier to the first source region 4 side is limited. Specifically, for example, when the impurity concentrations of the second drain region 7 and the first source region 4 are both about 1 × 10 ²⁰ cm ⁻³ , the first calculation results from the first junction interface to the first The depletion layer extending to the source region 4 is about 2 nm. With such an energy barrier thickness, electrons existing in the second drain region 7 and the first source region 4 can be easily tunneled. Therefore, the second drain region 7 and the first source region can be easily tunneled. 4 can be ohmic-connected.
As described above, in the present embodiment, since the internal electrode that is essential in the above-described conventional structure is essentially unnecessary, the contact hole for connecting the internal electrode to the second drain region and the first source region is provided. Thus, the unit cell size can be reduced by that amount.
[0009]
Next, the operation will be described.
For example, when the source electrode 11 is grounded and a positive potential is applied to the drain electrode 12, and the ground or negative potential is applied to the gate electrode 10, this element is cut off. That is, in the present embodiment, since the JFET 100 is normally-on type, the JFET 100 side does not have a complete cutoff capability, but the MOSFET 110 side has a cutoff function, so that the overall cutoff state is realized. That is, when ground or a negative potential is applied to the gate electrode 10, holes are accumulated in the drift region 6 immediately below the gate electrode 10, so that the second drain region 7 and the second source region No electronic current flows between the eight. Then, since electrons are not supplied from the MOSFET 110 side to the JFET 100 side, electrons do not flow from the first source region 4 to the first drain region 2, and the cut-off state can be maintained as a whole. In the first drain region 2, a predetermined positive potential is applied to the drain electrode 12, and the drain electric field corresponding to it is expanded. However, the first drain region 2 has a breakdown voltage that is about that of silicon. Since the silicon carbide material is ten times as high, a predetermined breakdown voltage can be maintained even when the impurity concentration is increased and the thickness is reduced.
[0010]
Next, when a predetermined positive potential is applied to the gate electrode 10, this element becomes conductive. That is, when a positive potential is applied to the gate electrode 10, an inversion layer is formed in the drift region 6 immediately below the gate electrode 10 and electrons are likely to exist, and the second source region 8 to the second drain region. An electronic current flows to 7. Then, supply of electrons from the MOSFET 110 side to the JFET 100 side is started, so that electrons also flow from the first source region 4 to the first drain region 2. At this time, as described above, since the first drain region 2 has a high impurity concentration and a small thickness, an electron current can flow with a low on-resistance.
As described above, in this embodiment, since a current flows with a low on-resistance while maintaining a high breakdown voltage, the JFET 100 made of silicon carbide is used as a base, and the MOSFET 110 made of silicon is provided with a switching function, thereby making it possible to cut off. An excellent high withstand voltage low on-resistance switch can be provided. Further, since the first source region 4 of the JFET 100 and the second drain region 7 of the MOSFET 110 are ohmic-connected by a heterojunction, the unit cell size can be easily reduced, so that the cell per unit area can be reduced. More numbers can be accumulated. That is, the on-resistance per unit area can be reduced.
[0011]
As described above, in the present embodiment, the first field effect transistor (the first field effect transistor (the first drain region 2) formed in the first semiconductor layer, the first source region 4, and the first gate region 3 ( JFET 100) and a second drain region 7, a second source region 8 and a gate electrode 10 as a second gate region formed in a second semiconductor layer having a band gap different from that of the first semiconductor layer. In the semiconductor device having the second field effect transistor (MOSFET 110) made of at least the first source region 4 and the second drain region 7 are connected to form a first heterojunction. Thus, when conducting, the first source region 4 and the second drain region 7 are connected by the first heterojunction, so that the internal electrode required in the conventional structure is not required, and the unit The cell size can be reduced. That is, since the number of unit cells that can be integrated per unit area is improved as compared with the conventional structure, the on-resistance can be reduced.
Further, the first source region 4 and the second drain region 7 are formed of the same conductivity type, and further, in the first heterojunction, the first source region 4 and the second drain region 7 are It is formed with an impurity concentration that makes ohmic contact. Thus, since the heterojunction part which connects the 1st source region 4 and the 2nd drain region 7 is ohmic-connected, in addition to the said effect, on-resistance can be reduced further.
The first field effect transistor includes a junction field effect transistor 100 configured such that the first gate region 3 is in contact with the first drain region 2, and the second field effect transistor further includes a gate electrode. 10 is an insulated gate field effect transistor 110 configured to be insulated from the second drain region 7 and the second source region 8 by the insulating film 9. According to such a configuration, the above-described effect can be specifically realized.
The first gate region 3 is connected to the second source region 8. According to such a configuration, the above-described effects can be easily realized.
The first semiconductor layer is made of a wide gap semiconductor such as silicon carbide. Thereby, since the trade-off performance between the breakdown voltage and the on-resistance is high, in addition to the above-described effects, highly effective performance can be easily obtained.
Further, the second semiconductor layer is made of single crystal silicon, polycrystalline silicon, or amorphous silicon. Thereby, in addition to the above-mentioned effects, since it can be manufactured by a silicon process, manufacturing is easy.
[0012]
(Embodiment 2)
FIG. 2 shows a second embodiment of the semiconductor device according to the present invention. FIG. 2 is a cross-sectional view corresponding to FIG. 1 of the first embodiment. In the present embodiment, the description of the portion that performs the same operation as in FIG. 1 is omitted, and different features will be described in detail. As shown in FIG. 2, the feature of this embodiment is that the drift region 6 and the first drain region 2 form a second heterojunction, and are present in the first embodiment shown in FIG. Further, the interlayer insulating film 5 is not necessary. This is because the second heterojunction has a function of shielding the drain electric field spreading to the first drain region 2 and preventing the drain electric field from reaching the drift region 6. The reason will be described with reference to FIG.
FIG. 8 is a diagram showing the energy band structure of the semiconductor in the second heterojunction. 7 corresponds to FIG. 7 used in the description of the first heterojunction. In FIG. 8, the left side corresponds to the energy band structure of silicon corresponding to the drift region 6, and the right side corresponds to, for example, the first drain region 2. 2 shows the energy band structure of silicon carbide.
In the second heterojunction, unlike the first heterojunction, since the first drain region 2 on the silicon carbide side is N ⁻ type, the depletion layer generated by the energy barrier is the first drain region 2. It spreads to a predetermined distance. Specifically, for example, when the drift region 6 is P-type and the impurity concentration is about 1 × 10 ¹⁷ cm ⁻³ and the impurity concentration of the first drain region 2 is about 1 × 10 ¹⁶ cm ⁻³ , numerical calculation is performed. According to the above, the depletion layer extending from the second heterojunction interface to the first drain region 2 is 200 nm or more. With such a depletion layer thickness, electrons are difficult to tunnel from the drift region 6 to the first drain region 2, so that electrons accumulate at the junction interface and an electric force commensurate with the depletion layer spreading toward the silicon carbide side. The line terminates and the drain electric field is shielded on the drift region 6 side. Therefore, the drain electric field can be shielded and the breakdown voltage can be maintained without forming an interlayer insulating film. That is, the manufacturing process can be simplified, and reliability deterioration due to dielectric breakdown of the interlayer insulating film can be essentially avoided.
Further, since the depletion layer extending from the second heterojunction extends to the vicinity of the first heterojunction in the vicinity, the drain electric field at the first heterojunction can be relaxed and the blocking performance of the JFET 100 itself can be improved. . As a result, the withstand voltage required for the MOSFET 110 can be reduced, and the on-resistance in the MOSFET 110 can be further reduced.
In FIG. 2, the case where the second drain region 7 is not in contact with the first drain region 2 is described as an example, but may be in contact.
As described above, in the present embodiment, the drift region 6 that forms the second heterojunction with the first drain region 2 so that the built-in electric field reaches the first drain region 2 around the first heterojunction. have. According to such a configuration, the drain electric field extending to the first heterojunction can be relaxed by the built-in electric field extending from the second heterojunction to the first drain region 2 as described above. In addition to the effect of the embodiment, the blocking property of the first field effect transistor (JFET 100) is improved. As a result, the withstand voltage required for the second field effect transistor (MOSFET 110) can be reduced, and the on-resistance in the second field effect transistor can be further reduced. In addition, the second heterojunction prevents the drain electric field from reaching the second field effect transistor side even if there is no interlayer insulating film between the first field effect transistor and the second field effect transistor. Therefore, the manufacturing process can be simplified, and reliability degradation due to dielectric breakdown of the interlayer insulating film can be essentially avoided.
[0013]
(Embodiment 3)
FIG. 3 shows a third embodiment of the semiconductor device according to the present invention. FIG. 3 is a cross-sectional view corresponding to FIG. 1 of the first embodiment. In the present embodiment, the description of the portion that performs the same operation as in FIG. 1 is omitted, and different features will be described in detail. As shown in FIG. 3, in the present embodiment, the second drain region 7 and the second source region 8 are formed so as to be stacked via the drift region 6 so that the MOSFET 110 is a vertical transistor. ing.
As described above, in the present embodiment, the drift region 6, the second drain region 7, and the second source region 8 are not spread in the horizontal direction, but on a predetermined site as compared with the first embodiment. Since they are stacked, the unit cell size can be further reduced. That is, the number of unit cells that can be integrated per unit area is improved, and the on-resistance can be further reduced.
As described above, in the present embodiment, the second source region 8 is formed at a position facing the second drain region 7 so that the second field effect transistor (MOSFET 110) has a vertical structure. Since the second field effect transistor has a vertical structure as described above, the unit cell size can be further reduced as described above. In addition to the effects of the first and second embodiments, The number of unit cells that can be integrated per unit area is improved, and the on-resistance can be further reduced.
[0014]
(Embodiment 4)
FIG. 4 shows a fourth embodiment of the semiconductor device according to the present invention. FIG. 4 is a cross-sectional view corresponding to FIG. 1 of the first embodiment. In the present embodiment, the description of the portion that performs the same operation as in FIG. 1 is omitted, and different features will be described in detail. As shown in FIG. 4, in the present embodiment, the gate region 3 is connected to the gate electrode 10 without being connected to the source electrode 11.
The operation will be described.
For example, when a negative potential is applied to the gate electrode 10 in a state where the source electrode 11 is grounded and a positive potential is applied to the drain electrode 12, the element is cut off. At this time, in the present embodiment, since a negative potential is also applied to the gate region 3 of the JFET 100, the depletion layer extending from the PN junction between the gate region 3 and the first drain region 2 becomes the first source. Since it extends to the vicinity of the region 4, the blocking performance of the JFET 100 itself is improved, and the blocking performance is further improved as compared with the first embodiment.
Next, when a predetermined positive potential is applied to the gate electrode 10, this element becomes conductive. That is, when a positive potential is applied to the gate electrode 10, an inversion layer is formed in the drift region 6 immediately below the gate electrode 10 and electrons are likely to exist, and the second source region 8 to the second drain region. An electronic current flows to 7. At this time, in this embodiment, since a positive potential is also applied to the gate region 3, the depletion extending from the PN junction between the gate region 3 and the first drain region 2 to the vicinity of the first source region 4 is performed. The layer recedes, and electrons flow from the first source region 4 to the first drain region 2 with low resistance.
As described above, in the present embodiment, the gate region 3 of the JFET 100 can also be controlled. Therefore, compared to the first embodiment, the blocking performance is improved or the on-resistance is reduced depending on the control method. The degree of freedom is improved.
As described above, in the present embodiment, the first gate region 3 is connected to the gate electrode 10. With this configuration, the effects of the first embodiment to the third embodiment can be easily realized with a configuration different from that of the first embodiment to the third embodiment. Furthermore, since the gate region 3 of the first field effect transistor can also be controlled, the blocking performance can be improved or the on-resistance can be reduced depending on the control method compared to the first to third embodiments. As a result, the degree of freedom of control is improved.
[0015]
As described above, in the first to fourth embodiments, the semiconductor device using silicon carbide as the substrate material has been described as an example. However, the substrate material may be other semiconductors such as silicon, silicon germane, gallium nitride, and diamond. Materials can be used. In all the embodiments, the 4H type is used as the polytype of silicon carbide, but other polytypes such as 6H and 3C may be used. In all the embodiments, the drain electrode 12 and the source electrode 11 are arranged so as to face each other with the first drain region 2 interposed therebetween, and the so-called vertical structure transistor in which the drain current flows in the vertical direction has been described. However, for example, a transistor having a so-called lateral structure in which the drain electrode 12 and the source electrode 11 are arranged on the same main surface and the drain current flows in the lateral direction may be used. In all of the embodiments, the case where the conductivity type of the first drain region 2 and the first source region 4 is N type and the majority carriers are electrons has been described. It does not matter even if the conductivity type is P type and the majority carriers are holes.
Furthermore, although the example using polycrystalline silicon as the material used for the drift region 6, the second drain region 7, and the second source region 8 has been described, any material that forms a heterojunction with silicon carbide can be used. It doesn't matter. In addition, as an example, N-type silicon carbide is used as the first source region 4 and N-type polycrystalline silicon is used as the second drain region 7, but N-type silicon carbide and P-type silicon carbide are used. Any combination of polycrystalline silicon, P-type silicon carbide and P-type polycrystalline silicon, P-type silicon carbide and N-type polycrystalline silicon may be used.
Further, it goes without saying that modifications are included within the scope not departing from the gist of the present invention.
[Brief description of the drawings]
1 is a cross-sectional view of a first embodiment of the present invention. FIG. 2 is a cross-sectional view of a second embodiment of the present invention. FIG. 3 is a cross-sectional view of a third embodiment of the present invention. 4 is a cross-sectional view of the fourth embodiment of the present invention.
FIG. 6 is an energy band structure diagram illustrating the operating principle of the present invention (after contact).
FIG. 7 is an energy band structure diagram for explaining the operation principle of the present invention (first heterojunction portion).
FIG. 8 is an energy band structure diagram for explaining the operating principle of the present invention (second heterojunction portion).
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Substrate region 2 ... First drain region 3 ... Gate region 4 ... First source region 5 ... Interlayer insulating film 6 ... Drift region 7 ... Second drain region 8 ... Second source region 9 ... Gate insulating film DESCRIPTION OF SYMBOLS 10 ... Gate electrode 11 ... Source electrode 12 ... Drain electrode 100 ... Junction field effect transistor (JFET)
110: Insulated gate field effect transistor (MOSFET)

Claims

A vertical junction field effect transistor having a first drain region, a first source region, and a first gate region formed in a first semiconductor layer made of silicon carbide ;
Insulated gate type electric field having a second drain region, a second source region, and a second gate region formed in a second semiconductor layer made of silicon having a band gap different from that of the first semiconductor layer In a semiconductor device comprising an effect transistor ,
At least the first source region and the second drain region are connected to form a first heterojunction;
The insulated gate field effect transistor has a drift region that forms a second heterojunction with the first drain region so that a built-in electric field extends to the first drain region around the first heterojunction. A semiconductor device comprising:

The first source region and the second drain region are formed with the same conductivity type, and the first source region and the second drain region are ohmic in the first heterojunction. 2. The semiconductor device according to claim 1, wherein the semiconductor device is formed with an impurity concentration to be connected.

The junction field effect transistor, the first gate region is configured to contact with the first drain region, further, the insulated gate field effect transistor, said second gate region the first by an insulating film 3. The semiconductor device according to claim 1, wherein the semiconductor device is configured to be insulated from a second drain region and the second source region.

The insulated gate field effect transistor as much as possible the vertical structure, according to any one of claims 1 to 3, characterized in that said second source region is formed at a position opposite to the second drain region Semiconductor device.

The semiconductor device according to any one of claims 1 to 4, wherein the first gate region is connected to the second source region.

The semiconductor device according to any one of claims 1 to 4, wherein the first gate region is connected to the second gate region.