JP4125492B2 - 半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法に関し、例えば低速なテスト装置を用いて、半導体集積回路装置として構成される高速動作のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における書き込み不良及びプリチャージ不良を判別する技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置として構成されたダイナミック型ＲＡＭは、適当な動作制御信号や、データ信号の印加、及び出力データの参照によってテストされる。ダイナミック型ＲＡＭの動作速度を確認する必要がある場合や、動作タイミングマージンを確認する必要がある場合には、ＲＡＳ（Row Address Strobe) 信号や、ＣＡＳ（Column Address Strobe)信号と称されるような同期信号の周期をテスト用に適当に設定した上でテストが行われる。すなわち、ＲＡＭ内部のワード線の選択／非選択のための動作、センスアンプの増幅動作、ビット線のプリチャージ動作等の動作に必要な動作期間は、ＲＡＭの製造バラツキによって変化する。同期信号の適当な設定によって、種々の適切な動作を要する期間のバラツキが許容範囲内に有るか否かのテストが可能となる。
【０００３】
【発明が解決しようとする課題】
近年の半導体集積回路装置技術の進展は目覚ましく、より高機能、高速動作を可能としてきている。半導体集積回路装置として構成されるダイナミック型ＲＡＭもまた１００ＭＨｚ程度ないしそれ以下の周波数の高速動作のものが必要とされ、かつ可能にされてきている。その種の高速動作が可能なダイナミック型ＲＡＭに対して、現実的に実用に供し得るテスト装置ないしはテスターは、例えば約３０ＭＨｚのようなクロック動作の比較的低速度のものである。
【０００４】
本願発明者等は、本発明の前に、低速度のテスト装置の使用の元で、ＲＡＭの高速テストの可能性について検討した。検討した興味ある技術は、メモリの内部のタイミング制御構成の一部を、ＲＡＳ信号のような同期信号の通常のレベル遷移に応答する構成から、テスト時のみ逆方向のレベル遷移に応答する構成に切り替え可能にすること（言い換えると、エッジトリガの切り換えを行うこと）と、テスト装置でのパルス幅設定機能ないしはパルスデューティ比変更機能とを組み合わせることによって、テスト時に、メモリ内部を見かけ上パルス幅の短い同期信号で動作させる技術である。かかる検討技術よって、動作速度が１００ＭＨｚ以下のようなさほど高速でないダイナミック型ＲＡＭは、約３０ＭＨｚの前記クロック信号を用い、テスト装置での上記のようなクロック信号のデューティ操作により、内部回路の応答性、つまりは上記１００ＭＨｚで動作させたと同等の評価を行うことが可能となる。すなわち、ＲＡＭの高速動作の評価は可能となる。
【０００５】
しかしながらこの検討技術は、更に高速動作が求められるダイナミック型ＲＡＭのテストが困難となってくる。例えば、動作周波数を約４００ＭＨｚ程度まで高くした高速動作のＤＲＡＭに対しては、上記のようなテスト装置から供給されるクロック信号のデューティを極端に小さくしなければならず、テスト装置からメモリ回路までに至る信号伝達経路でパルスデューティが潰れてしまい、上記約４００ＭＨｚ程度で動作させたと同等の評価を確実に行うことができなくなる。このため、プロービング工程での選別歩留りが低下し、本来不良となるチップに対する組み立てから選別に至る工程に無駄が生じるものとなる。
【０００６】
高速動作のＤＲＡＭの評価の困難性について、ＤＲＡＭメモリセル部とセンスアンプ部との等価回路を示す図１２の利用の元で説明すると以下のようになる。なお、ダイナミック型ＲＡＭを高速動作させる上では、メモリセルに存在する寄生抵抗のバラツキによる影響も無視できなくなってくる。そこで、図１２では、一般には無視できるものとして図面表現されない寄生抵抗も表現している。ＤＲＡＭの書き込みサイクルでは、Ｙセレクト信号（ＹＳ）、ライトセレクト信号（ＷＳ）の２つの信号がアサートされたビット線（ＢＬ）をライトＩ／Ｏ（ＷＩＯ）と接続してビット線を反転させ、センスアンプでビット線をフル振幅させる。そしてメモリセルのストレージノードもビット線と同じ電位になった所でワード線（ＷＬ）を立ち下げて書き込みを完了する。
【０００７】
メモリセルには同図に示すように、ビット線とトランスファＭＯＳＦＥＴの接続のためのビット線コンククトホール（ＢＬＣＴ）、ストレージノードとトランスファＭＯＳＦＥＴを接続するためのストレージノードコンタクトホール（ＳＮＣＴ）に大きな寄生抵抗がついており、プロセスバラツキの中で更に大きな寄生抵抗を持つ不良ビット（メモリセル）が存在し、プロービング検査（以下Ｐ検）で、これを検出して救済しないと組み立て後での選別歩留り低下を招くものとなる。
【０００８】
また、書き込みが終了した後はプリチャージ信号（ＰＣＨ）がアサートされ、次の読み出しに備えてビット線のプリチャージが行われる。ここでプリチャージＭＯＳＦＥＴのコンタクト抵抗やＶｔｈのバラツキで駆動能力が弱い時、そのビット線は次の読み出しサイクルまでにプリチャージが間に合わず、ビット線に電荷が残った状態で次のワード線を立ちあげてしまうので、選択されたメモリセルからの読み出されるビット線信号量を破壊し、それがセンスアンプには入力オフセットとして作用するものとなるため読み出し不良を引き起こしてしまう。このようなビット線不良もＰ検時に救済しないと、組み立て後の選別歩留り低下を招くものである。
【０００９】
この発明の目的は、簡単な構成により高い信頼性での高速動作試験を可能にした半導体集積回路装置、テスト方法を提供することにある。この発明の他の目的は、簡単な構成により選別歩留りの向上を実現した半導体集積回路装置の製造方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。内部動作制御信号に応じて動作状態が制御される内部回路と、その内部動作制御信号を形成する制御回路とを備え、外部動作制御信号が供給される端子と、テスト専用タイミング信号とが供給される端子とに上記制御回路の入力を結合し、テストモードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を第１制御状態から第２制御状態へ変化せしめ、かつ上記テスト専用タイミングに応答して上記内部動作制御信号を第１制御状態へ変化せしめ、通常動作モードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を上記第１制御状態から上記第２制御状態へ変化せしめ、かつ上記外部動作制御信号の第１状態への変化に応答して上記内部動作制御信号を上記第１制御状態へ変化せしめるように制御可能とする。
【００１１】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作及びワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路をテストする方法として、テスト装置の性能に対応して通常のメモリ動作に比べて低い周波数のタイミング信号を用い、かかるテスト動作時のタイミング信号とテスト専用タイミング信号を組み合わせることにより、上記動作制御信号による動作期間の変更を行って上記メモリ回路の応答特性をテストする。
【００１２】
本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作と、ワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路とその欠陥救済回路を備えてなる半導体集積回路装置の製造方法として、上記メモリ回路、上記欠陥救済回路が形成された半導体集積回路基板に対して、テスト装置の性能に対応した通常動作に比べて低い周波数にしたタイミング信号とテスト専用タイミング信号との組み合わせにより、上記メモリ回路の動作期間を制御せしめ、かかる動作期間の制御によって上記メモリ回路の応答特性をテストし、そのテスト結果に基づいて上記メモリ回路の欠陥救済を決定し、上記欠陥救済回路によって救済せしめる。
【００１３】
【発明の実施の形態】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されている。図示のダイナミック型ＲＡＭは、その全体が１つの半導体チップないしはメモリチップ１０を成すように、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００１４】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。４個のメモリアレイは、半導体チップ１０の長手方向に対して左右に分けられて配置される。中央部分１４には、図面の複雑化を回避するために図示を省略するけれども、アドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、メモリアレイ制御回路（ＡＣ）１１、メインワードドライバ（ＭＷＤ）１２が配置される。上記メモリアレイ制御回路１１は、サブワード選択線やセンスアンプを駆動するための制御回路及びメインアンプからなる。上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にカラムデコーダ領域（ＹＤＣ）１３が設けられる。
【００１５】
上記メインワードドライバ１２は、それに対応した１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ領域１２にサブワード選択用のサブワード選択線のドライバも設けられ、上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。カラムデコーダ１３は、それに対応した１つのメモリアレイを貫通するように延長されるカラム選択線の選択信号を形成する。
【００１６】
上記各メモリアレイは、複数のメモリセルアレイ（以下、サブアレイと称する）１５から成る。図１は、半導体チップ１０とともに、該チップ１０の横に、該チップ１０内におけるサブアレイ１５の拡大図も示している。サブアレイ１５は、その拡大図に示すように、センスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプ領域１６と、上記サブワードドライバ領域１７の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、ＣＭＯＳ構成のラッチ回路により構成され、かかるセンスアンプを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる１交点方式とされる。
【００１７】
拡大図として示された１つのメモリセルアレイ（サブアレイ）１５は、特に制限されないが、サブワード線が５１２本とされ、それと直交する相補ビット線の一方（又はデータ線）が１０２４本とされる。上記１つのメモリアレイにおいて、上記サブアレイ１５がビット線延長方向に正規用にビット線方向に３２個と参照用に２個設けられる。サブアレイ１５は、センスアンプ１６を中心として一対の相補ビット線が設けられるので、ビット線の延長方向でみると、ビット線は上記サブアレイ１５によって実質的に１６分割される。また、上記サブアレイ１５は、ワード線の延長方向に４個設けられる。これにより、ワード線の延長方向でみると、サブワード線は、上記サブアレイ１５によって４分割される。
【００１８】
１つのサブアレイ１５において１０２４本のビット線設けられるので、ワード線方向には約４Ｋ分のメモリセルが接続される。５１２本のサブワード線が設けられるので、ビット線方向には５１２×３２＝１６Ｋ分のメモリセルが接続される。これにより、１つのメモリアレイは、４Ｋ×１６Ｋ＝６４Ｍビットのような記憶容量を持ち、４つのメモリアレイによりメモリチップ１０の全体では４×６４Ｍ＝２５６Ｍビットのような記憶容量を持つようにされる。
【００１９】
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【００２０】
図２には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルの一実施例の説明図が示されている。図２（ａ）には、上記２つのサブアレイＭＡＴ０とＭＡＴ１のメモリセルアレイの平面レイアウトが示され、図２（ｂ）には、図２（ａ）のＡ−Ａ’部分の素子断面構造が示されている。同図においては、上記ＭＡＴ０とＭＡＴ１間に設けられるセンスアンプＳＡ領域のレイアウト及び断面は省略されている。
【００２１】
ＡＣＴはＭＯＳＦＥＴの活性領域であり、ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに対応したソース，ドレイン拡散層とを接続するプラグ状のコンタクト（接続部）であり、ＢＬＣＴはビット線ＢＬと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ＢＬに対応したメモリセルの入出力端子に対応したソース，ドレイン拡散層とを接続するプラグ状のコンタクト（接続部）である。ＣＰは記憶キャパシタの容量絶縁膜を示す。
【００２２】
実施例の技術では、ビット線ＢＬは第１層目金属層Ｍ１から構成される。サブワード線ＷＬは、１層目ポリシリコン層ＦＧから構成される。上記コンタクトＳＣＮＴ及びＢＬＣＴは、タングステン、ポリシリコン等から選ばれ、限られた面積に沢山の数のメモリセルを設けることができるよう、微細な寸法に設定される。コンタクトＳＮＣＴ、ＢＬＣＴと、それらが電気的につながれるべき領域、層との間の接合面積は、ホトリソグラフィ技術上の位置合わせ誤差や、加工上の寸法変動等によって、比較的大きく変化してしまう可能性を持つ。そのため、コンタクトＳＮＣＴ，ＢＬＣＴは、比較的大きい寄生抵抗を持ってしまったり、比較的大きなプロセスバラツキを持ってしまったりする。かかるコンタクトＳＮＣＴ及びＢＬＣＴでの寄生抵抗によって、後述するような書き込み不良ビット（不良メモリセル）が発生する。
【００２３】
サブアレイＭＡＴ０における複数のメモリセルのためのキャパシタは、それぞれの一方の電極が、図２（ｂ）で示されたようなプレート電極ＰＬによって電気的に共通化される。同様に、サブアレイＭＡＴ１における複数のキャパシタの一方の電極もまたプレート電極ＰＬに共通化される。特に制限されないが、センスアンプＳＡの両側に設けられるサブアレイＭＡＴ０とＭＡＴ１のプレート電極ＰＬをセンスアンプＳＡ上で切らずに、プレート電極ＰＬを構成する電極それ自体で接続する。これにより、サブアレイＭＡＴ０のプレート電極ＰＬとサブアレイＭＡＴ１のプレート電極ＰＬ間の抵抗を大幅に低減することが可能になる。メモリセルはＣＯＢ（Capacitor over Bitline）構造を用いている。すなわち、蓄積ノードＳＮをビット線ＢＬ上部に設ける。このことによって、プレート電極ＰＬはサブアレイＭＡＴ中でビット線ＢＬと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されることなく、１枚の平面状に形成することができるため、プレート電極ＰＬの抵抗を低減することが可能である。
【００２４】
このようなサブアレイＭＡＴ０側のプレーと電極ＰＬとサブアレイＭＡＴ１側のプレート電極ＰＬとを低抵抗結合させる技術は、いわゆる１交点方式ないしオープンビット線方式と称される構成のダイナミック型ＲＡＭにおいて、特に注目してよい。すなわち、センスアンプＳＡの動作時などにおいて不所望なカップリング容量を介してサブアレイＭＡＴ０側のプレート電極ＰＬに与えられてしまう電位変動と、サブアレイＭＡＴ１側のプレート電極に与えられてしまう電位変動とは、それらプレート電極相互の低抵抗結合によって比較的小さく抑えられるからである。
【００２５】
この実施例では、図２（ｂ）に示すように、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のような積層構造とされ、かかるプレート電極ＰＬのシート抵抗値を下げることができＭＡＴ０，ＭＡＴ１のプレート間で発生するノイズ低減に有利である。一例として、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、記憶キャパシタＣＳの容量を高めることができる。Ｒｕは従来用いられていたポリＳｉに比べるとシート抵抗値が低いため、プレート電極ＰＬの抵抗値を下げることが出来る。
【００２６】
さらに、この構造にプレート電極ＰＬ（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗値をさらに下げることができる。このようにして、プレート電極ＰＬ自体の抵抗値を下げると、プレート電極ＰＬにのったノイズが打ち消される速度が高速化され、プレート電極ＰＬノイズが低減される。また、プレート電極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合も上記と同様の効果が得られる。
【００２７】
図３には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の回路図が示されている。センスアンプＳＡは、ＣＭＯＳラッチ回路、すなわちゲートとドレインとの交差接続によってラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。
【００２８】
上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴＱ３とＱ４が接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、かかるセンスアンプ領域に分散して配置されたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ３により接地電位供給線ＶＳＳＡが与えられる。上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、Ｎチャンネル型のパワーＭＯＳＦＥＴＱ4 が設けられて動作電圧ＶＤＤが与えられる。
【００２９】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ３とＱ４のゲートには、センスアンプ活性化信号ＳＡＮが供給される。特に制限されないが、ＳＡＮのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、上記電源電圧ＶＤＤに対してＭＯＳＦＥＴＱ４のしきい値電圧以上に昇圧されたものであり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ４を十分にオン状態にして、その共通ソース線ＣＳＰの電位を上記電源電圧ＶＤＤにすることができる。
【００３０】
上記センスアンプＳＡの入出力ノードには、相補ビット線ＢＬ０ＴとＢＬ０Ｂを短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬ０ＴとＢＬ０Ｂにハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビット線イコライズ）信号ＢＬＥＱが供給される。
【００３１】
このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、図示しないが、上記図１に示したクロスエリア１８に分散配置された複数のインバータ回路を含み、該プリチャージ信号ＢＬＥＱの立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリア１８に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。上記ＭＯＳＦＥＴＱ１１のコンタクト抵抗やしきい値電圧Ｖｔｈのバラツキに起因して、プリチャージ回路の駆動能力が弱いものになってしまうと、イコライズに要する時間が長くなりプリチャージ不良が発生してしまう。
【００３２】
センスアンプＳＡの一対の入出力ノードは、相補ビット線ＢＬ０Ｔ，ＢＬ０Ｂに接続されることの他、ＭＯＳＦＥＴＱ１とＱ２からなるカラム（Ｙ）スイッチ回路を介してセンスアンプ列に沿って延長されるローカル（サブ）入出力線ＳＩＯ（ＳＩＯ０ＴとＳＩＯ０Ｂとからなる）に接続される。上記ＭＯＳＦＥＴＱ１とＱ２のゲートは、カラム選択線ＹＳに接続され、かかるカラム選択線ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプＳＡの入出力ノードとローカル入出力線ＳＩＯ０ＴとＳＩＯ０Ｂを接続させる。隣接するビット線も上記同じカラム選択線ＹＳによりスイッチ制御される上記同様なスイッチ回路を介してローカル入出力線ＳＩＯ１ＴとＳＩＯ１Ｂに接続される。
【００３３】
これにより、センスアンプＳＡの入出力ノードは、それを挟んで設けられる２つのサブアレイ（例えばＭＡＴ０とＭＡＴ１）のうち、選択されたサブアレイのワード線との交点に接続されたメモリセルの記憶電荷に対応して変化するビット線のハーフプリチャージ電圧に対する微小な電圧変化を、非選択とされたサブアレイ側のビット線のハーフプリチャージ電圧を参照電圧として増幅できるようにされる。相補ビット線のデータ信号は、上記カラム選択線ＹＳにより選択されたものが、上記カラムスイッチ回路（Ｑ１とＱ２）等を通してローカル入出力線ＳＩＯ０Ｔ，ＳＩＯ０Ｂ及びＳＩＯ１Ｔ，ＳＩＯ１Ｂに伝えられる。
【００３４】
前記図１のように、上記ローカル入出力線ＳＩＯ０ＴとＳＩＯ０Ｂ及びＳＩＯ１ＴとＳＩＯ１Ｂがメインワード線の延長方向に並ぶセンスアンプ列上を延長される。サブ増幅回路を介して増幅された信号が、かかるローカル入出力線と同一方向に延長されるメイン入出力線を通してメインワードドライバＭＷＤ部に設けられたメインアンプに伝えられて、例えば、前記メモリチップ上で４分割されてなる１つのメモリアレイにおいて、前記サブアレイの分割数に対応して１６ビット単位でパラレルに出力される。上記４に分割されてなるメモリアレイは、後述するようにそれぞれがメモリバンクを構成するようにされる。
【００３５】
図４には、この発明に係るダイナミック型ＲＡＭの一実施例のブロック図が示されている。この実施例におけるダイナミック型ＲＡＭは、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ；以下単にＤＤＲ ＳＤＲＡＭという）に向けられている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、４つのMemory Cell Array(Bank0)〜Memory Cell Array(Bank3)に対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのMemory Cell Array(Bank0)〜Memory Cell Array(Bank3)にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、その内部にマトリクス配置されたダイナミック型メモリセルを備える。図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００３６】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従った１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。カラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００３７】
メモリアレイ２００Ｂないし２００Ｄのそれぞれに対しても同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０２Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、読み出し動作のときに上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００３８】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、ロウ系アドレス信号とカラム系アドレス信号との時系列信号であり、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００３９】
図示のＲＡＭが、例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにするためには、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
【００４０】
上記カラムアドレスバッファ２０６の出力は、カラムアドレスカウンタ（Column Address Counter) ２０７にプリセットデータとして供給される。列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００４１】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファを備える。
【００４２】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ（Delayed Lock Loop)回路２１４に入力され、かかる回路２１４によって内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００４３】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（すなわち、チップ非選択状態のとき）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００４４】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００４５】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００４６】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００４７】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００４８】
ＤＤＲ ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００４９】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【００５０】
ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００５１】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００５２】
センスアンプ２０２から出力されたデータはデータバスＤａｔａＢｕｓを介してデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００５３】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、上記ＤＱＳバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
【００５４】
書き込み動作のときには、上記ＤＤＲ ＳＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダンス状態であるので、上記端子ＤＱＳにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き込みデータが入力される。データ入力回路２１０は、上記端子ＤＱから入力された書き込みデータを、上記端子ＤＱＳから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号ＣＬＫに同期してパラレルに変換して、データバスＤａｔａＢｕｓを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
【００５５】
この実施例では、上記のような高速なＤＤＲ ＳＤＲＡＭを低速なテスト装置を用いて、実動作状態と等価な高速動作試験を可能にするためのテスト専用クロック端子ＤＧＣＬＫが設けられる。このテスト専用クロック端子は、半導体集積回路装置の外部端子として設けることの他、少なくともプロービング工程においてテスト用クロック信号を供給することができる単なる針当て用の電極から構成してもよい。テスト専用クロックＤＧＣＬＫに関連するコントロール回路２０９内の回路は、後の実施例の対応する回路と同じくされて良く、後で図６、他に基づいて説明される。
【００５６】
図５には、この発明が適用された論理混載メモリ集積回路の一実施例の基板配置図が示されている。同図をもとに、まずこの実施例の論理混載メモリ集積回路のブロック構成及び基板配置の概要について説明する。なお、この実施例の論理混載メモリ集積回路は、特に制限されないが、コンピュータシステムの所定のボードに搭載され、例えばそのキャッシュメモリを構成する。また、論理混載メモリ集積回路の基板配置に関する以下の記述では、図５の位置関係をもって半導体基板ＣＨＩＰ面での上下左右を表す。
【００５７】
図５において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板ＣＨＩＰの上辺側に配置される４個の機能ブロックつまりＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ３と、下辺側に配置される４個のＤＲＡＭマクロセルＤＲＡＭ４〜ＤＲＡＭ７とを備える。これらのＤＲＡＭマクロセルのそれぞれは、ＤＦＴ回路（ＤＦＴ：Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）を備え、特に制限されないが、６４ＫＷ（キロワード）×２８８ｂ（ビット）の記憶容量を有する。
【００５８】
論理混載メモリ集積回路は、さらに、各ＤＲＡＭマクロセルの内側にそれぞれ配置される８個のＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ７と、半導体基板ＣＨＩＰの中央部に配置されるもう１個のＳＲＡＭマクロセルＳＲＡＭ８とを備える。ＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ４〜ＳＲＡＭ７の内側には、半導体基板ＣＨＩＰの横の中心線に沿って、多数の入出力セルＩＯＣが列状に配置され、これらの入出力セルＩＯＣ及びＳＲＡＭマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドＰＡＤとを含む論理部ＬＣが配置される。論理部ＬＣのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドＰＡＤは、パッケージに形成された配線層を介して対応するバンプに結合され、論理混載メモリ集積回路のＤＲＡＭマクロセルのアクセス評価に関するプローブ試験が行われるときには、試験装置との間を接続するための接触端子となる。
【００５９】
この実施例のＤＲＡＭマクロセルの構成は、前記図１ないし図３に示した実施例と同様なもので構成される。ただし、ビット線の構成は、前記のような１交点方式でもよいし、あるいは一対の相補ビット線を平行に延長させる２交点方式としてもよい。この２交点方式では、そのメモリセルの読み出し書き込み動作において、１つのセンスアンプに対して左右に設けられた相補ビット線を選択的に接続させるというシェアードセンスアンプ方式を採ることができる。
【００６０】
この実施例のＤＲＡＭマクロセルでは、特に制限されないが、試験動作時にスキャンイン端子からＤＲＡＭマクロセルの各ラッチ及びバッファに対して所望の試験データをシリアルに入力することができるとともに、各ラッチ又はバッファに保持されるデータをスキャンアウト端子を介してシリアルに出力することができ、これによってＤＲＡＭマクロセルの試験診断を効率良く実施できるようにされる。つまり、ＤＲＡＭマクロセルが試験診断のためのテストモードとされるときには、その保持データ又はマクロセル入力端子からシリアルに入力されるスキャンインデータを内部スキャンクロック信号に従って順次シフトし、出力データラッチに伝達する。
【００６１】
図６には、この発明に係る論理混載メモリ集積回路の内部ＲＡＳ生成回路の一実施例の概略回路図が示されている。同図には、テスタも合わせて例示的に示されている。セレクタは、論理混載メモリ集積回路が通常の動作モードとされるとき、ＤＲＡＭ制御論理で形成された信号を選択してＤＲＡＭマクロのＲＡＳ端子に供給する。同様なセレクタが他の端子にも設けられており、コマンドを構成する他の信号ＲＡＳ，ＷＥ等の入力と、アドレス信号の入力、書き込みデータの入力がＤＲＡＭ制御論理からおこなわれ、読み出し信号がＤＲＡＭ制御論理に伝えられる。
【００６２】
論理混載メモリ集積回路がＤＲＡＭマクロセルのアクセス評価のための試験モードとされるとき、セレクタはテスタからの信号ＲＡＳをＤＲＡＭマクロに伝える。他の同様な制御信号ＲＡＳ，ＷＥ等も同様である。なお、クロック信号ＣＬＫは、半導体集積回路装置（チップ）に供給されるクロック信号がそのまま利用される。つまり、通常動作時には、その動作に対応した高速クロック信号（例えば、３３３ＭＨｚ）が供給される。テストモードではテスタから、上記通常動作よりは遅いクロック信号（約３０ＭＨｚ）が供給される。
【００６３】
これにより、テストモードでは、ＤＲＡＭマクロの動作がかかる低速クロックにより遅い動作になってしまうので、前記のような回路の応答特性を評価することができない。そこで、内部ＲＡＳ生成回路には、試験機能が持たせられるように次のような回路から構成される。ＲＡＳ信号は、クロック信号ＣＬＫで動作するフリップフロップ回路ＦＦに取り込まれる。このフリップフロップ回路ＦＦに取り込まれた信号ＲＡＳ１は、内部ＲＡＳ信号を形成する２つのナンド（ＮＡＮＤ）構成の論理回路Ｇ１とＧ２を用いて構成されたラッチ回路のセット信号とされる。この信号ＲＡＳ１を遅延回路Ｄelayにより遅延させた信号ＲＡＳ２をナンド（ＮＡＮＤ）構成の論理回路Ｇ３を通して反転させて、上記ラッチ回路（Ｇ１，Ｇ２）をリセットさせるリセット信号として用いる。
【００６４】
これにより、図７のタイミング図に示すように、通常動作時に、上記ラッチ回路（Ｇ１，Ｇ２）で形成される内部ＲＡＳは、ＣＬＫに同期して取り込まれたＲＡＳ信号の活性レベル（ハイレベルからロウレベルへの変化）により、内部ＲＡＳを活性化（ハイレベルに変化）してメモリ選択動作を開始させ、ＣＬＫに同期して取り込まれたＲＡＳ信号の非活性レベル（ロウレベルからハイレベルの変化）を遅延回路Ｄelayにより遅延させて形成された信号ＲＡＳ２の非活性レベル（ロウレベルからハイレベルへの変化）により内部ＲＡＳを非活性化してメモリ選択動作を終了させる。上記遅延回路Ｄelayは、上記メモリ動作期間を上記クロック信号ＣＬＫに同期したＲＡＳ信号の活性レベルから非活性レベルに至る時間に遅延時間ＴＤを加えるためのものであり、クロック信号ＣＬＫの１周期に上記遅延時間がメモリ選択動作期間として設定される。
【００６５】
しかしながら、この回路だけでは、テスタの性能に対応したクロック信号で動作させようとすると、クロック信号ＣＬＫの周波数の周期に対応してメモリ動作期間が長くなり、メモリ動作期間の終了から次のメモリアクセス開始までの時間も同様に長くなり、テストモードにおいて上記通常動作時と同等のメモリ選択動作や、プリチャージ動作を行わせることができない。
【００６６】
この実施例では、テスト専用クロック端子が設けられ、かかるテスト専用端子から供給されるテスト用クロック信号ＤＧＣＬＫを前記ＤＦＴ回路から供給されるテストモードフラッグによりゲートが制御されるナンド（ＮＡＮＤ）構成の論理回路Ｇ４を設け、その出力信号とリセット信号ＲＥＳＥＴとをナンド（ＮＡＮＤ）構成の論理回路Ｇ５及びインバータ回路ＩＮ１を介して上記ラッチ回路にリセット信号として入力する。テストモードのときに、上記ラッチ回路（Ｇ１，Ｇ２）が上記信号ＲＡＳ２でリセットされてしまうのを防ぐために、テストモードフラッグをインバータ回路ＩＮ２により反転して上記論理回路Ｇ３の制御を行って上記信号ＲＡＳ２に無関係に出力信号をハイレベルに固定して、かかる信号ＲＡＳ２によるラッチ回路（Ｇ１，Ｇ２）のリセット動作を停止させる。
【００６７】
上記リセット信号ＲＥＳＥＴは、論理混載メモリ集積回路に電源が投入されたとき、あるいはホスト側からのリセット信号によりＤＲＡＭ制御論理等の論理回路のレジスタやラッチを初期化させるめたの信号であり、ＤＲＡＭマクロのラッチ回路（Ｇ１，Ｇ２）にも初期化のために入力される。それ故、本願において、追加される回路は、上記テスト用クロック端子（ＤＧＣＬＫ）と同図に点で示したように論理回路Ｇ３〜Ｇ５とインバータ回路ＩＮ２を追加するだけでよい。
【００６８】
図７のタイミング図に示すように、テストモードのときに、上記ラッチ回路（Ｇ１，Ｇ２）で形成される内部ＲＡＳは、ＣＬＫに同期して取り込まれたＲＡＳ信号の活性レベル（ハイレベルからロウレベルへの変化）により、内部ＲＡＳを活性化（ハイレベルに変化）してメモリ選択動作を開始させ、前記信号ＲＡＳ２に代えて、テスト専用クロック信号ＤＧＣＬＫの活性レベル（ハイレベルからロウレベルの変化）により内部ＲＡＳを非活性化してメモリ選択動作を終了させることができる。なお、イニシャライズ信号がロウレベルの活性化レベルにされると、上記ラッチ回路（Ｇ１，Ｇ２）は、無条件でリセットさせられる。
【００６９】
この実施例では、前記のように通常モードでは外部から入力するＲＡＳ信号とチップ内部の遅延回路Ｄelayにより内部ＲＡＳが生成されるが、ＤＦＴ回路により本発明のテストモードにエントリすると、テスト専用クロックのＤＧＣＬＫの位相を変えることにより、自由に内部ＲＡＳのリセットタイミングを制御することができる。この実施例に従えば、このような簡単な回路で、しかも、書き込み時間ｔRWL とビット線プリチャージ時間ｔRPを一つのモードで制御して試験することが可能になるものである。
【００７０】
図８には、この発明を説明するための動作波形図が示されている。同図は、書き込み不良試験に向けられており、ワード線ＷＬとビット線ＢＬはその時間関係を明確にするために、信号レベルを重ね合わせて示している。図８（ａ）に示したように、実動作（ここでは３３３ＭＨｚの例を示す）では、１クロックサイクルが３ｎｓのように短いので、前記説明したようにメモリセルコンタクトの抵抗の大きなビット（メモリセル）では、同図に点線で示したようにストレージノードがビット線と同電位になるには時間がかかり、フルライトされる前にワード線が立ち下がって書き込みを終了してしまうため、次の読み出しサイクルで十分なビット線信号量が得られず不良になる。
【００７１】
一方、プロービング検査（Ｐ検）でのテスタによる低速動作（ここでは３３ＭＨｚの例を示す）では、クロックサイクルが３０ｎｓのように長くなるために、寄生抵抗の大きな不良ビットセルが存在しても、その不良ビットセルがフルライトされるまで十分長い時間を待ってからワード線ＷＬが立ち下げられるため不良にはならない。ウエハ状態でのＰ検では、不良ビットを抽出し冗長セルで置換して救済を行うが、テストサイクルが３３ＭＨｚ程度と遅いためこれらの不良ビツトを救済できず、選別で実動作させて初めて不良が分るため、みすみす不良チップに対して組み立てや選別を行うこととなって無駄な工数が増加し、歩留りを著しく低下させることになる。
【００７２】
この実施例のＤＲＡＭ及びＤＲＡＭマクロでは、テストモードを用いてワード線ＷＬの立ち下げタイミングを通常クロック（ＣＬＫ）のエッジトリガーからテスト専用クロック（ＤＧＣＬＫ）のエッジトリガーに切換えることにより、同図で点線で示したように、低速テストでも高速実動作と同じタイミングでワード線ＷＬを立ち下げ、ワード線ＷＬの立ち下がり時間を時間ＴＷだけ早めるようにして、上記実動作時と同じ書き込み時間にして試験が可能になり、かかる不良ビットを検出することができ、ウエハ状態でそれを救済することも可能となる。
【００７３】
図９には、この発明を説明するための動作波形図が示されている。同図は、ビット線プリチャージ時間不良試験に向けられており、前記同様にワード線ＷＬとビット線ＢＬはその時間関係を明確にするために、信号レベルを重ね合わせて示している。図９（ａ）に示したように、実動作（ここでは３３３ＭＨｚの例を示す）では、１クロックサイクルが３ｎｓのように短いので、前記説明したようにプリチャージＭＯＳＦＥＴのコンタクト抵抗大やしきい値電圧Ｖｔｈ大によりプリチャージの遅いビット線において、次の読み出しサイクルが始まるまでにプリチャージが終了せず、読み出しのビット線信号量を破壊するので不良になる。
【００７４】
一方、プロービング検査（Ｐ検）において、テスタによってＲＡＭを低速動作（ここでは３３ＭＨｚの例を示す）させた場合は、クロックサイクルが３０ｎｓのように長くなるために、このようなプリチャージの遅いビット線でも完全にプリチャージされてから次の読み出しサイクルのワード線を立ちあげるため、不良にはならない。これも書き込み時間ｔRWL の時と同様に救済できず、選別で実動作させて初めて不良が分るため、歩留りを著しく低下させるものである。
【００７５】
この実施例のＤＲＡＭ及びＤＲＡＭマクロでは、前記書き込み時間ｔRWL の時と同じテストモードを用い、ワード線ＷＬの立ち下げタイミングを通常クロック（ＣＬＫ）のエッジトリガーからテスト専用クロック（ＤＧＣＬＫ）のエッジトリガーに切換えることにより、同図に点線で示したようにワード線ＷＬの立ち下がりを時間ＴＰだけ遅らせて、低速テストでも高速実動作と同じタイミングでワード線ＷＬを立ち下げ、高速動作時と同じビット線プリチャージ時間にして試験が可能になり、かかる不良ビットを検出することができ、ウエハ状態でそれを救済することも可能となる。
【００７６】
図１０には、この発明に係る半導体集積回路装置の製造方法の一実施例のフローチャート図が示されている。ウエハ上に後述するようなメモリ回路及びその救済回路を備えた半導体集積回路装置を形成し、通常まずＤＣ（直流）特性のテストから入り、function（ファンクション）テストに入ってEasy（簡易）なパターンから順次厳しいパターンに進んでいく。ノイズマージン試験までは、テスタによる低速クロックの試験でも十分不良を摘出できるが、高速クロックで動作させた時にのみ不良となる項目はＡＣ（交流）テストの中で試験しており、本発明が適用されたテストモードでの前記図８及び図９に示された書き込み時間試験及びプリチャージ時間試験が実施される。
【００７７】
前記書き込み時間試験及びプリチャージ時間試験以外のＡＣテストとしてはアクセスタイム試験がある。function試験全ての結果から不良アドレスを抽出して救済を行う。前記書き込み時間不良は、メモリセル自身の不良であるので冗長ワード線又は冗長ビット線への切り換えより救済され、上記プリチャージ不良はビット線不良であるので冗長ビット線への切り換えが実施される。
【００７８】
上記のような救済の可否を確認するため再度同じ試験、つまりＤＣテストと、function（ファンクション）テストでのEasy（簡易）なパターンから順次厳しいパターンに進み、電圧マージン及びノイズマージン試験を実施する。そして、前記救済の確認のために本発明が適用されたテストモードでの前記図８及び図９に示された書き込み時間試験及びプリチャージ時間試験が実施される。全ビットpassを確認してプロープ検査が終了する。その後、組立、選別を行い出荷する。
【００７９】
この実施例の製造工程では、組み立てや選別において、実動作状態で不良となるチップが除外されているから、組み立て及び選別に無駄が無く、選別歩留りを高くすることができる。そして、かかる不良チップの検出のために、特別な高速テスタを開発する必要がないから、ＡＣテストも低コストで実施することができる。なお、選別の中でも書き込み時間ｔRWL だけを独立に評価するために本願発明に係るテストモードを活用するものとしてもよい。
【００８０】
図１１には、この発明に係るＤＲＡＭマクロの一実施例の概略ブロック図が示されている。図１の汎用ＤＲＡＭにおいても、同様な救済回路が設けられる。この実施例は、ワード線及びビット線の救済回路に向けられている。メモリアレイは、正規ビット線及び正規ワード線の他に、冗長ワード線及び冗長ビット線を備えている。特に制限されないが、冗長ビット線は各メモリアレイに設けられ、冗長ワード線は複数のメモリアレイに対して１に纏めて設けられる。この場合、メインアンプ及びライトバッファに接続される入出力線（ＲＩＯ及びＷＩＯ）が共通とする複数のメモリアレイに対して、上記冗長ワード線が共用できるように割り当てられる。
【００８１】
Ｘアドレス比較回路及びＹアドレス比較回路は、それぞれ不良ワード線及び不良ビット線に対応した不良アドレスを記憶しており、かかる不良ワード線及び不良ビット線に対応したアドレス信号ＸＡ及びＹＡが入力されると、Ｘプリデコーダ及びＹプリデコーダに対して、不良ワード線及び不良ビット線の選択動作を禁止し、冗長ワード線及び冗長ビット線に置き換えるというＸ救済及びＹ救済に実施する。
【００８２】
半導体集積回路装置ＬＳＩのＤＲＡＭ制御論理生成回路は、上記ＤＲＡＭマクロをアクセスするための前記コマンドＣＯＭＭＮＤを構成するＲＡＳ，ＣＡＳ等及びアドレス信号ＸＡとＹＡを形成する。クロックバッファＣＬＫＢは、通常動作のためのクロック信号ＣＬＫの他に、前記テストモードのときに使用するテスト用クロックＤＧＣＬＫを入力する。このクロックＤＧＣＬＫは、前記図６に示した回路を含む内部ＲＡＳ生成回路に供給されて、前記のようなテストモードに用いられる。入出力回路ＩＯＣは、書き込み信号ＤＩＮの入力と、読み出し信号ＤＯＵＴの出力を行う。
【００８３】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 内部動作制御信号に応じて動作状態が制御される内部回路と、その内部動作制御信号を形成する制御回路とを備え、外部動作制御信号が供給される端子と、テスト専用タイミング信号とが供給される端子とに上記制御回路の入力を結合し、テストモードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を第１制御状態から第２制御状態へ変化せしめ、かつ上記テスト専用タイミングに応答して上記内部動作制御信号を第１制御状態へ変化せしめ、通常動作モードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を上記第１制御状態から上記第２制御状態へ変化せしめ、かつ上記外部動作制御信号の第１状態への変化に応答して上記内部動作制御信号を上記第１制御状態へ変化せしめるように制御可能とすることにより、簡単な構成のテスタでの低速クロックを用いて実動作状態と同等な高速テストが可能となり、高い信頼性での試験を実施することができるという効果が得られる。
【００８４】
（２） 上記に加えて、上記クロック信号をテストモードにおいてはテスト装置の性能に対応して通常動作時に比べて低い周波数のクロック信号とし、上記テスト用タイミング信号を上記クロック信号との位相差が上記通常動作時のクロック信号の周波数に対応した内部動作制御信号を形成するものとすることにより、低速なテスト装置を用いて実動作状態に対応した高速動作と同等の試験を行うようにすることができるという効果が得られる。
【００８５】
（３） メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作及びワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路をテストする方法として、テスト装置の性能に対応して通常のメモリ動作に比べて低い周波数のタイミング信号を用い、かかるテスト動作時のタイミング信号とテスト専用タイミング信号を組み合わせることにより、上記動作制御信号による動作期間の変更を行って上記メモリ回路の応答特性をテストすることにより、実動作状態に対応した高い信頼性の試験結果を得ることができるという効果が得られる。
【００８６】
（４） メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作と、ワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路とその欠陥救済回路を備えてなる半導体集積回路装置の製造方法として、上記メモリ回路、上記欠陥救済回路が形成された半導体集積回路基板に対して、テスト装置の性能に対応した通常動作に比べて低い周波数にしたタイミング信号とテスト専用タイミング信号との組み合わせにより、上記メモリ回路の動作期間を制御せしめ、かかる動作期間の制御によって上記メモリ回路の応答特性をテストし、そのテスト結果に基づいて上記メモリ回路の欠陥救済を決定し、上記欠陥救済回路によって救済せしめることにより、選別歩留りを高くすることができるという効果が得られる。
【００８７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルやプリチャージＭＯＳＦＥＴは、前記のようにメモリセルとビット線とのコンタクトでの寄生抵抗が大きく、そのプロセスバラツキの大きなものに同様に適用することができる。ＤＲＡＭのインターフェイスは、前記のようなＤＤＲ ＳＤＲＡＭに限定されるものではなく、ＳＤＲＡＭ等クロックに同期してメモリアクセスを行うものに広く利用することができる。この発明は、前記のようなメモリセルを含む半導体集積回路装置とそのテスト方法及び製造方法に広く利用することができる。
【００８８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。内部動作制御信号に応じて動作状態が制御される内部回路と、その内部動作制御信号を形成する制御回路とを備え、外部動作制御信号が供給される端子と、テスト専用タイミング信号とが供給される端子とに上記制御回路の入力を結合し、テストモードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を第１制御状態から第２制御状態へ変化せしめ、かつ上記テスト専用タイミングに応答して上記内部動作制御信号を第１制御状態へ変化せしめ、通常動作モードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を上記第１制御状態から上記第２制御状態へ変化せしめ、かつ上記外部動作制御信号の第１状態への変化に応答して上記内部動作制御信号を上記第１制御状態へ変化せしめるように制御可能とすることにより、簡単な構成のテスタでの低速クロックを用いて実動作状態と同等な高速テストが可能となり、高い信頼性での試験を実施することができる。
【００８９】
メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作及びワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路をテストする方法として、テスト装置の性能に対応して通常のメモリ動作に比べて低い周波数のタイミング信号を用い、かかるテスト動作時のタイミング信号とテスト専用タイミング信号を組み合わせることにより、上記動作制御信号による動作期間の変更を行って上記メモリ回路の応答特性をテストすることにより、実動作状態に対応した高い信頼性の試験結果を得ることができる。
【００９０】
メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作と、ワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路とその欠陥救済回路を備えてなる半導体集積回路装置の製造方法として、上記メモリ回路、上記欠陥救済回路が形成された半導体集積回路基板に対して、テスト装置の性能に対応した通常動作に比べて低い周波数にしたタイミング信号とテスト専用タイミング信号との組み合わせにより、上記メモリ回路の動作期間を制御せしめる制御によって上記メモリ回路の応答特性をテストし、そのテスト結果に基づいて上記メモリ回路の欠陥救済を決定し、上記欠陥救済回路によって救済せしめることにより、選別歩留りを高くすることができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】この発明に係るダイナミック型ＲＡＭにおけるメモリセルの一実施例を示す説明図である。
【図３】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す回路図てある。
【図４】この発明る係るダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図５】この発明が適用された論理混載メモリ集積回路の一実施例を示す基板配置図である。
【図６】この発明に係る論理混載メモリ集積回路の内部ＲＡＳ生成回路の一実施例を示す概略回路図である。
【図７】図６の内部ＲＡＳ生成回路の動作を説明するためのタイミング図である。
【図８】この発明を説明するための書き込み不良試験に向けられた動作波形図である。
【図９】この発明を説明するためのビット線プリチャージ試験に向けられた動作波形図である。
【図１０】この発明に係る半導体集積回路装置の製造方法の一実施例を示すフローチャート図である。
【図１１】この発明に係るＤＲＡＭマクロの一実施例を示す概略ブロック図である。
【図１２】ＤＲＡＭのメモリセル及びセンスアンプ部の等価回路図である。
【符号の説明】
ＷＬ…サブワード線、ＢＬ…ビット線、ＡＣＴ…活性領域、ＴＣ１，ＴＣ２…コンタクト部、ＳＮ…蓄積ノード、ＣＯＮＴ…コンタクト部、ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、Ｍ１〜Ｍ３…金属配線層、Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、
１０…メモリチップ、１１…アレイ制御回路、１２…メインワードドライバ、１３…カラムデコーダ、１５…サブアレイ（メモリマット）、１６…センスアンプ、１７…サブワードドライバ、１８…交差領域、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ、
ＦＦ…フリップフロップ、Ｄelay…遅延回路、Ｇ１〜Ｇ５…論理回路。
【発明の属する技術分野】
この発明は、半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法に関し、例えば低速なテスト装置を用いて、半導体集積回路装置として構成される高速動作のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における書き込み不良及びプリチャージ不良を判別する技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置として構成されたダイナミック型ＲＡＭは、適当な動作制御信号や、データ信号の印加、及び出力データの参照によってテストされる。ダイナミック型ＲＡＭの動作速度を確認する必要がある場合や、動作タイミングマージンを確認する必要がある場合には、ＲＡＳ（Row Address Strobe) 信号や、ＣＡＳ（Column Address Strobe)信号と称されるような同期信号の周期をテスト用に適当に設定した上でテストが行われる。すなわち、ＲＡＭ内部のワード線の選択／非選択のための動作、センスアンプの増幅動作、ビット線のプリチャージ動作等の動作に必要な動作期間は、ＲＡＭの製造バラツキによって変化する。同期信号の適当な設定によって、種々の適切な動作を要する期間のバラツキが許容範囲内に有るか否かのテストが可能となる。
【０００３】
【発明が解決しようとする課題】
近年の半導体集積回路装置技術の進展は目覚ましく、より高機能、高速動作を可能としてきている。半導体集積回路装置として構成されるダイナミック型ＲＡＭもまた１００ＭＨｚ程度ないしそれ以下の周波数の高速動作のものが必要とされ、かつ可能にされてきている。その種の高速動作が可能なダイナミック型ＲＡＭに対して、現実的に実用に供し得るテスト装置ないしはテスターは、例えば約３０ＭＨｚのようなクロック動作の比較的低速度のものである。
【０００４】
本願発明者等は、本発明の前に、低速度のテスト装置の使用の元で、ＲＡＭの高速テストの可能性について検討した。検討した興味ある技術は、メモリの内部のタイミング制御構成の一部を、ＲＡＳ信号のような同期信号の通常のレベル遷移に応答する構成から、テスト時のみ逆方向のレベル遷移に応答する構成に切り替え可能にすること（言い換えると、エッジトリガの切り換えを行うこと）と、テスト装置でのパルス幅設定機能ないしはパルスデューティ比変更機能とを組み合わせることによって、テスト時に、メモリ内部を見かけ上パルス幅の短い同期信号で動作させる技術である。かかる検討技術よって、動作速度が１００ＭＨｚ以下のようなさほど高速でないダイナミック型ＲＡＭは、約３０ＭＨｚの前記クロック信号を用い、テスト装置での上記のようなクロック信号のデューティ操作により、内部回路の応答性、つまりは上記１００ＭＨｚで動作させたと同等の評価を行うことが可能となる。すなわち、ＲＡＭの高速動作の評価は可能となる。
【０００５】
しかしながらこの検討技術は、更に高速動作が求められるダイナミック型ＲＡＭのテストが困難となってくる。例えば、動作周波数を約４００ＭＨｚ程度まで高くした高速動作のＤＲＡＭに対しては、上記のようなテスト装置から供給されるクロック信号のデューティを極端に小さくしなければならず、テスト装置からメモリ回路までに至る信号伝達経路でパルスデューティが潰れてしまい、上記約４００ＭＨｚ程度で動作させたと同等の評価を確実に行うことができなくなる。このため、プロービング工程での選別歩留りが低下し、本来不良となるチップに対する組み立てから選別に至る工程に無駄が生じるものとなる。
【０００６】
高速動作のＤＲＡＭの評価の困難性について、ＤＲＡＭメモリセル部とセンスアンプ部との等価回路を示す図１２の利用の元で説明すると以下のようになる。なお、ダイナミック型ＲＡＭを高速動作させる上では、メモリセルに存在する寄生抵抗のバラツキによる影響も無視できなくなってくる。そこで、図１２では、一般には無視できるものとして図面表現されない寄生抵抗も表現している。ＤＲＡＭの書き込みサイクルでは、Ｙセレクト信号（ＹＳ）、ライトセレクト信号（ＷＳ）の２つの信号がアサートされたビット線（ＢＬ）をライトＩ／Ｏ（ＷＩＯ）と接続してビット線を反転させ、センスアンプでビット線をフル振幅させる。そしてメモリセルのストレージノードもビット線と同じ電位になった所でワード線（ＷＬ）を立ち下げて書き込みを完了する。
【０００７】
メモリセルには同図に示すように、ビット線とトランスファＭＯＳＦＥＴの接続のためのビット線コンククトホール（ＢＬＣＴ）、ストレージノードとトランスファＭＯＳＦＥＴを接続するためのストレージノードコンタクトホール（ＳＮＣＴ）に大きな寄生抵抗がついており、プロセスバラツキの中で更に大きな寄生抵抗を持つ不良ビット（メモリセル）が存在し、プロービング検査（以下Ｐ検）で、これを検出して救済しないと組み立て後での選別歩留り低下を招くものとなる。
【０００８】
また、書き込みが終了した後はプリチャージ信号（ＰＣＨ）がアサートされ、次の読み出しに備えてビット線のプリチャージが行われる。ここでプリチャージＭＯＳＦＥＴのコンタクト抵抗やＶｔｈのバラツキで駆動能力が弱い時、そのビット線は次の読み出しサイクルまでにプリチャージが間に合わず、ビット線に電荷が残った状態で次のワード線を立ちあげてしまうので、選択されたメモリセルからの読み出されるビット線信号量を破壊し、それがセンスアンプには入力オフセットとして作用するものとなるため読み出し不良を引き起こしてしまう。このようなビット線不良もＰ検時に救済しないと、組み立て後の選別歩留り低下を招くものである。
【０００９】
この発明の目的は、簡単な構成により高い信頼性での高速動作試験を可能にした半導体集積回路装置、テスト方法を提供することにある。この発明の他の目的は、簡単な構成により選別歩留りの向上を実現した半導体集積回路装置の製造方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。内部動作制御信号に応じて動作状態が制御される内部回路と、その内部動作制御信号を形成する制御回路とを備え、外部動作制御信号が供給される端子と、テスト専用タイミング信号とが供給される端子とに上記制御回路の入力を結合し、テストモードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を第１制御状態から第２制御状態へ変化せしめ、かつ上記テスト専用タイミングに応答して上記内部動作制御信号を第１制御状態へ変化せしめ、通常動作モードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を上記第１制御状態から上記第２制御状態へ変化せしめ、かつ上記外部動作制御信号の第１状態への変化に応答して上記内部動作制御信号を上記第１制御状態へ変化せしめるように制御可能とする。
【００１１】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作及びワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路をテストする方法として、テスト装置の性能に対応して通常のメモリ動作に比べて低い周波数のタイミング信号を用い、かかるテスト動作時のタイミング信号とテスト専用タイミング信号を組み合わせることにより、上記動作制御信号による動作期間の変更を行って上記メモリ回路の応答特性をテストする。
【００１２】
本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作と、ワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路とその欠陥救済回路を備えてなる半導体集積回路装置の製造方法として、上記メモリ回路、上記欠陥救済回路が形成された半導体集積回路基板に対して、テスト装置の性能に対応した通常動作に比べて低い周波数にしたタイミング信号とテスト専用タイミング信号との組み合わせにより、上記メモリ回路の動作期間を制御せしめ、かかる動作期間の制御によって上記メモリ回路の応答特性をテストし、そのテスト結果に基づいて上記メモリ回路の欠陥救済を決定し、上記欠陥救済回路によって救済せしめる。
【００１３】
【発明の実施の形態】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されている。図示のダイナミック型ＲＡＭは、その全体が１つの半導体チップないしはメモリチップ１０を成すように、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００１４】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。４個のメモリアレイは、半導体チップ１０の長手方向に対して左右に分けられて配置される。中央部分１４には、図面の複雑化を回避するために図示を省略するけれども、アドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、メモリアレイ制御回路（ＡＣ）１１、メインワードドライバ（ＭＷＤ）１２が配置される。上記メモリアレイ制御回路１１は、サブワード選択線やセンスアンプを駆動するための制御回路及びメインアンプからなる。上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にカラムデコーダ領域（ＹＤＣ）１３が設けられる。
【００１５】
上記メインワードドライバ１２は、それに対応した１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ領域１２にサブワード選択用のサブワード選択線のドライバも設けられ、上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。カラムデコーダ１３は、それに対応した１つのメモリアレイを貫通するように延長されるカラム選択線の選択信号を形成する。
【００１６】
上記各メモリアレイは、複数のメモリセルアレイ（以下、サブアレイと称する）１５から成る。図１は、半導体チップ１０とともに、該チップ１０の横に、該チップ１０内におけるサブアレイ１５の拡大図も示している。サブアレイ１５は、その拡大図に示すように、センスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプ領域１６と、上記サブワードドライバ領域１７の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、ＣＭＯＳ構成のラッチ回路により構成され、かかるセンスアンプを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる１交点方式とされる。
【００１７】
拡大図として示された１つのメモリセルアレイ（サブアレイ）１５は、特に制限されないが、サブワード線が５１２本とされ、それと直交する相補ビット線の一方（又はデータ線）が１０２４本とされる。上記１つのメモリアレイにおいて、上記サブアレイ１５がビット線延長方向に正規用にビット線方向に３２個と参照用に２個設けられる。サブアレイ１５は、センスアンプ１６を中心として一対の相補ビット線が設けられるので、ビット線の延長方向でみると、ビット線は上記サブアレイ１５によって実質的に１６分割される。また、上記サブアレイ１５は、ワード線の延長方向に４個設けられる。これにより、ワード線の延長方向でみると、サブワード線は、上記サブアレイ１５によって４分割される。
【００１８】
１つのサブアレイ１５において１０２４本のビット線設けられるので、ワード線方向には約４Ｋ分のメモリセルが接続される。５１２本のサブワード線が設けられるので、ビット線方向には５１２×３２＝１６Ｋ分のメモリセルが接続される。これにより、１つのメモリアレイは、４Ｋ×１６Ｋ＝６４Ｍビットのような記憶容量を持ち、４つのメモリアレイによりメモリチップ１０の全体では４×６４Ｍ＝２５６Ｍビットのような記憶容量を持つようにされる。
【００１９】
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【００２０】
図２には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルの一実施例の説明図が示されている。図２（ａ）には、上記２つのサブアレイＭＡＴ０とＭＡＴ１のメモリセルアレイの平面レイアウトが示され、図２（ｂ）には、図２（ａ）のＡ−Ａ’部分の素子断面構造が示されている。同図においては、上記ＭＡＴ０とＭＡＴ１間に設けられるセンスアンプＳＡ領域のレイアウト及び断面は省略されている。
【００２１】
ＡＣＴはＭＯＳＦＥＴの活性領域であり、ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに対応したソース，ドレイン拡散層とを接続するプラグ状のコンタクト（接続部）であり、ＢＬＣＴはビット線ＢＬと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ＢＬに対応したメモリセルの入出力端子に対応したソース，ドレイン拡散層とを接続するプラグ状のコンタクト（接続部）である。ＣＰは記憶キャパシタの容量絶縁膜を示す。
【００２２】
実施例の技術では、ビット線ＢＬは第１層目金属層Ｍ１から構成される。サブワード線ＷＬは、１層目ポリシリコン層ＦＧから構成される。上記コンタクトＳＣＮＴ及びＢＬＣＴは、タングステン、ポリシリコン等から選ばれ、限られた面積に沢山の数のメモリセルを設けることができるよう、微細な寸法に設定される。コンタクトＳＮＣＴ、ＢＬＣＴと、それらが電気的につながれるべき領域、層との間の接合面積は、ホトリソグラフィ技術上の位置合わせ誤差や、加工上の寸法変動等によって、比較的大きく変化してしまう可能性を持つ。そのため、コンタクトＳＮＣＴ，ＢＬＣＴは、比較的大きい寄生抵抗を持ってしまったり、比較的大きなプロセスバラツキを持ってしまったりする。かかるコンタクトＳＮＣＴ及びＢＬＣＴでの寄生抵抗によって、後述するような書き込み不良ビット（不良メモリセル）が発生する。
【００２３】
サブアレイＭＡＴ０における複数のメモリセルのためのキャパシタは、それぞれの一方の電極が、図２（ｂ）で示されたようなプレート電極ＰＬによって電気的に共通化される。同様に、サブアレイＭＡＴ１における複数のキャパシタの一方の電極もまたプレート電極ＰＬに共通化される。特に制限されないが、センスアンプＳＡの両側に設けられるサブアレイＭＡＴ０とＭＡＴ１のプレート電極ＰＬをセンスアンプＳＡ上で切らずに、プレート電極ＰＬを構成する電極それ自体で接続する。これにより、サブアレイＭＡＴ０のプレート電極ＰＬとサブアレイＭＡＴ１のプレート電極ＰＬ間の抵抗を大幅に低減することが可能になる。メモリセルはＣＯＢ（Capacitor over Bitline）構造を用いている。すなわち、蓄積ノードＳＮをビット線ＢＬ上部に設ける。このことによって、プレート電極ＰＬはサブアレイＭＡＴ中でビット線ＢＬと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されることなく、１枚の平面状に形成することができるため、プレート電極ＰＬの抵抗を低減することが可能である。
【００２４】
このようなサブアレイＭＡＴ０側のプレーと電極ＰＬとサブアレイＭＡＴ１側のプレート電極ＰＬとを低抵抗結合させる技術は、いわゆる１交点方式ないしオープンビット線方式と称される構成のダイナミック型ＲＡＭにおいて、特に注目してよい。すなわち、センスアンプＳＡの動作時などにおいて不所望なカップリング容量を介してサブアレイＭＡＴ０側のプレート電極ＰＬに与えられてしまう電位変動と、サブアレイＭＡＴ１側のプレート電極に与えられてしまう電位変動とは、それらプレート電極相互の低抵抗結合によって比較的小さく抑えられるからである。
【００２５】
この実施例では、図２（ｂ）に示すように、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のような積層構造とされ、かかるプレート電極ＰＬのシート抵抗値を下げることができＭＡＴ０，ＭＡＴ１のプレート間で発生するノイズ低減に有利である。一例として、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、記憶キャパシタＣＳの容量を高めることができる。Ｒｕは従来用いられていたポリＳｉに比べるとシート抵抗値が低いため、プレート電極ＰＬの抵抗値を下げることが出来る。
【００２６】
さらに、この構造にプレート電極ＰＬ（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗値をさらに下げることができる。このようにして、プレート電極ＰＬ自体の抵抗値を下げると、プレート電極ＰＬにのったノイズが打ち消される速度が高速化され、プレート電極ＰＬノイズが低減される。また、プレート電極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合も上記と同様の効果が得られる。
【００２７】
図３には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の回路図が示されている。センスアンプＳＡは、ＣＭＯＳラッチ回路、すなわちゲートとドレインとの交差接続によってラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。
【００２８】
上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴＱ３とＱ４が接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、かかるセンスアンプ領域に分散して配置されたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ３により接地電位供給線ＶＳＳＡが与えられる。上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、Ｎチャンネル型のパワーＭＯＳＦＥＴＱ4 が設けられて動作電圧ＶＤＤが与えられる。
【００２９】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ３とＱ４のゲートには、センスアンプ活性化信号ＳＡＮが供給される。特に制限されないが、ＳＡＮのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、上記電源電圧ＶＤＤに対してＭＯＳＦＥＴＱ４のしきい値電圧以上に昇圧されたものであり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ４を十分にオン状態にして、その共通ソース線ＣＳＰの電位を上記電源電圧ＶＤＤにすることができる。
【００３０】
上記センスアンプＳＡの入出力ノードには、相補ビット線ＢＬ０ＴとＢＬ０Ｂを短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬ０ＴとＢＬ０Ｂにハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビット線イコライズ）信号ＢＬＥＱが供給される。
【００３１】
このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、図示しないが、上記図１に示したクロスエリア１８に分散配置された複数のインバータ回路を含み、該プリチャージ信号ＢＬＥＱの立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリア１８に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。上記ＭＯＳＦＥＴＱ１１のコンタクト抵抗やしきい値電圧Ｖｔｈのバラツキに起因して、プリチャージ回路の駆動能力が弱いものになってしまうと、イコライズに要する時間が長くなりプリチャージ不良が発生してしまう。
【００３２】
センスアンプＳＡの一対の入出力ノードは、相補ビット線ＢＬ０Ｔ，ＢＬ０Ｂに接続されることの他、ＭＯＳＦＥＴＱ１とＱ２からなるカラム（Ｙ）スイッチ回路を介してセンスアンプ列に沿って延長されるローカル（サブ）入出力線ＳＩＯ（ＳＩＯ０ＴとＳＩＯ０Ｂとからなる）に接続される。上記ＭＯＳＦＥＴＱ１とＱ２のゲートは、カラム選択線ＹＳに接続され、かかるカラム選択線ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプＳＡの入出力ノードとローカル入出力線ＳＩＯ０ＴとＳＩＯ０Ｂを接続させる。隣接するビット線も上記同じカラム選択線ＹＳによりスイッチ制御される上記同様なスイッチ回路を介してローカル入出力線ＳＩＯ１ＴとＳＩＯ１Ｂに接続される。
【００３３】
これにより、センスアンプＳＡの入出力ノードは、それを挟んで設けられる２つのサブアレイ（例えばＭＡＴ０とＭＡＴ１）のうち、選択されたサブアレイのワード線との交点に接続されたメモリセルの記憶電荷に対応して変化するビット線のハーフプリチャージ電圧に対する微小な電圧変化を、非選択とされたサブアレイ側のビット線のハーフプリチャージ電圧を参照電圧として増幅できるようにされる。相補ビット線のデータ信号は、上記カラム選択線ＹＳにより選択されたものが、上記カラムスイッチ回路（Ｑ１とＱ２）等を通してローカル入出力線ＳＩＯ０Ｔ，ＳＩＯ０Ｂ及びＳＩＯ１Ｔ，ＳＩＯ１Ｂに伝えられる。
【００３４】
前記図１のように、上記ローカル入出力線ＳＩＯ０ＴとＳＩＯ０Ｂ及びＳＩＯ１ＴとＳＩＯ１Ｂがメインワード線の延長方向に並ぶセンスアンプ列上を延長される。サブ増幅回路を介して増幅された信号が、かかるローカル入出力線と同一方向に延長されるメイン入出力線を通してメインワードドライバＭＷＤ部に設けられたメインアンプに伝えられて、例えば、前記メモリチップ上で４分割されてなる１つのメモリアレイにおいて、前記サブアレイの分割数に対応して１６ビット単位でパラレルに出力される。上記４に分割されてなるメモリアレイは、後述するようにそれぞれがメモリバンクを構成するようにされる。
【００３５】
図４には、この発明に係るダイナミック型ＲＡＭの一実施例のブロック図が示されている。この実施例におけるダイナミック型ＲＡＭは、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ；以下単にＤＤＲ ＳＤＲＡＭという）に向けられている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、４つのMemory Cell Array(Bank0)〜Memory Cell Array(Bank3)に対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのMemory Cell Array(Bank0)〜Memory Cell Array(Bank3)にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、その内部にマトリクス配置されたダイナミック型メモリセルを備える。図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００３６】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従った１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。カラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００３７】
メモリアレイ２００Ｂないし２００Ｄのそれぞれに対しても同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０２Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、読み出し動作のときに上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００３８】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、ロウ系アドレス信号とカラム系アドレス信号との時系列信号であり、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００３９】
図示のＲＡＭが、例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにするためには、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
【００４０】
上記カラムアドレスバッファ２０６の出力は、カラムアドレスカウンタ（Column Address Counter) ２０７にプリセットデータとして供給される。列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００４１】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファを備える。
【００４２】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ（Delayed Lock Loop)回路２１４に入力され、かかる回路２１４によって内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００４３】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（すなわち、チップ非選択状態のとき）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００４４】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００４５】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００４６】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００４７】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００４８】
ＤＤＲ ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００４９】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【００５０】
ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００５１】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００５２】
センスアンプ２０２から出力されたデータはデータバスＤａｔａＢｕｓを介してデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００５３】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、上記ＤＱＳバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
【００５４】
書き込み動作のときには、上記ＤＤＲ ＳＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダンス状態であるので、上記端子ＤＱＳにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き込みデータが入力される。データ入力回路２１０は、上記端子ＤＱから入力された書き込みデータを、上記端子ＤＱＳから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号ＣＬＫに同期してパラレルに変換して、データバスＤａｔａＢｕｓを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
【００５５】
この実施例では、上記のような高速なＤＤＲ ＳＤＲＡＭを低速なテスト装置を用いて、実動作状態と等価な高速動作試験を可能にするためのテスト専用クロック端子ＤＧＣＬＫが設けられる。このテスト専用クロック端子は、半導体集積回路装置の外部端子として設けることの他、少なくともプロービング工程においてテスト用クロック信号を供給することができる単なる針当て用の電極から構成してもよい。テスト専用クロックＤＧＣＬＫに関連するコントロール回路２０９内の回路は、後の実施例の対応する回路と同じくされて良く、後で図６、他に基づいて説明される。
【００５６】
図５には、この発明が適用された論理混載メモリ集積回路の一実施例の基板配置図が示されている。同図をもとに、まずこの実施例の論理混載メモリ集積回路のブロック構成及び基板配置の概要について説明する。なお、この実施例の論理混載メモリ集積回路は、特に制限されないが、コンピュータシステムの所定のボードに搭載され、例えばそのキャッシュメモリを構成する。また、論理混載メモリ集積回路の基板配置に関する以下の記述では、図５の位置関係をもって半導体基板ＣＨＩＰ面での上下左右を表す。
【００５７】
図５において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板ＣＨＩＰの上辺側に配置される４個の機能ブロックつまりＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ３と、下辺側に配置される４個のＤＲＡＭマクロセルＤＲＡＭ４〜ＤＲＡＭ７とを備える。これらのＤＲＡＭマクロセルのそれぞれは、ＤＦＴ回路（ＤＦＴ：Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）を備え、特に制限されないが、６４ＫＷ（キロワード）×２８８ｂ（ビット）の記憶容量を有する。
【００５８】
論理混載メモリ集積回路は、さらに、各ＤＲＡＭマクロセルの内側にそれぞれ配置される８個のＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ７と、半導体基板ＣＨＩＰの中央部に配置されるもう１個のＳＲＡＭマクロセルＳＲＡＭ８とを備える。ＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ４〜ＳＲＡＭ７の内側には、半導体基板ＣＨＩＰの横の中心線に沿って、多数の入出力セルＩＯＣが列状に配置され、これらの入出力セルＩＯＣ及びＳＲＡＭマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドＰＡＤとを含む論理部ＬＣが配置される。論理部ＬＣのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドＰＡＤは、パッケージに形成された配線層を介して対応するバンプに結合され、論理混載メモリ集積回路のＤＲＡＭマクロセルのアクセス評価に関するプローブ試験が行われるときには、試験装置との間を接続するための接触端子となる。
【００５９】
この実施例のＤＲＡＭマクロセルの構成は、前記図１ないし図３に示した実施例と同様なもので構成される。ただし、ビット線の構成は、前記のような１交点方式でもよいし、あるいは一対の相補ビット線を平行に延長させる２交点方式としてもよい。この２交点方式では、そのメモリセルの読み出し書き込み動作において、１つのセンスアンプに対して左右に設けられた相補ビット線を選択的に接続させるというシェアードセンスアンプ方式を採ることができる。
【００６０】
この実施例のＤＲＡＭマクロセルでは、特に制限されないが、試験動作時にスキャンイン端子からＤＲＡＭマクロセルの各ラッチ及びバッファに対して所望の試験データをシリアルに入力することができるとともに、各ラッチ又はバッファに保持されるデータをスキャンアウト端子を介してシリアルに出力することができ、これによってＤＲＡＭマクロセルの試験診断を効率良く実施できるようにされる。つまり、ＤＲＡＭマクロセルが試験診断のためのテストモードとされるときには、その保持データ又はマクロセル入力端子からシリアルに入力されるスキャンインデータを内部スキャンクロック信号に従って順次シフトし、出力データラッチに伝達する。
【００６１】
図６には、この発明に係る論理混載メモリ集積回路の内部ＲＡＳ生成回路の一実施例の概略回路図が示されている。同図には、テスタも合わせて例示的に示されている。セレクタは、論理混載メモリ集積回路が通常の動作モードとされるとき、ＤＲＡＭ制御論理で形成された信号を選択してＤＲＡＭマクロのＲＡＳ端子に供給する。同様なセレクタが他の端子にも設けられており、コマンドを構成する他の信号ＲＡＳ，ＷＥ等の入力と、アドレス信号の入力、書き込みデータの入力がＤＲＡＭ制御論理からおこなわれ、読み出し信号がＤＲＡＭ制御論理に伝えられる。
【００６２】
論理混載メモリ集積回路がＤＲＡＭマクロセルのアクセス評価のための試験モードとされるとき、セレクタはテスタからの信号ＲＡＳをＤＲＡＭマクロに伝える。他の同様な制御信号ＲＡＳ，ＷＥ等も同様である。なお、クロック信号ＣＬＫは、半導体集積回路装置（チップ）に供給されるクロック信号がそのまま利用される。つまり、通常動作時には、その動作に対応した高速クロック信号（例えば、３３３ＭＨｚ）が供給される。テストモードではテスタから、上記通常動作よりは遅いクロック信号（約３０ＭＨｚ）が供給される。
【００６３】
これにより、テストモードでは、ＤＲＡＭマクロの動作がかかる低速クロックにより遅い動作になってしまうので、前記のような回路の応答特性を評価することができない。そこで、内部ＲＡＳ生成回路には、試験機能が持たせられるように次のような回路から構成される。ＲＡＳ信号は、クロック信号ＣＬＫで動作するフリップフロップ回路ＦＦに取り込まれる。このフリップフロップ回路ＦＦに取り込まれた信号ＲＡＳ１は、内部ＲＡＳ信号を形成する２つのナンド（ＮＡＮＤ）構成の論理回路Ｇ１とＧ２を用いて構成されたラッチ回路のセット信号とされる。この信号ＲＡＳ１を遅延回路Ｄelayにより遅延させた信号ＲＡＳ２をナンド（ＮＡＮＤ）構成の論理回路Ｇ３を通して反転させて、上記ラッチ回路（Ｇ１，Ｇ２）をリセットさせるリセット信号として用いる。
【００６４】
これにより、図７のタイミング図に示すように、通常動作時に、上記ラッチ回路（Ｇ１，Ｇ２）で形成される内部ＲＡＳは、ＣＬＫに同期して取り込まれたＲＡＳ信号の活性レベル（ハイレベルからロウレベルへの変化）により、内部ＲＡＳを活性化（ハイレベルに変化）してメモリ選択動作を開始させ、ＣＬＫに同期して取り込まれたＲＡＳ信号の非活性レベル（ロウレベルからハイレベルの変化）を遅延回路Ｄelayにより遅延させて形成された信号ＲＡＳ２の非活性レベル（ロウレベルからハイレベルへの変化）により内部ＲＡＳを非活性化してメモリ選択動作を終了させる。上記遅延回路Ｄelayは、上記メモリ動作期間を上記クロック信号ＣＬＫに同期したＲＡＳ信号の活性レベルから非活性レベルに至る時間に遅延時間ＴＤを加えるためのものであり、クロック信号ＣＬＫの１周期に上記遅延時間がメモリ選択動作期間として設定される。
【００６５】
しかしながら、この回路だけでは、テスタの性能に対応したクロック信号で動作させようとすると、クロック信号ＣＬＫの周波数の周期に対応してメモリ動作期間が長くなり、メモリ動作期間の終了から次のメモリアクセス開始までの時間も同様に長くなり、テストモードにおいて上記通常動作時と同等のメモリ選択動作や、プリチャージ動作を行わせることができない。
【００６６】
この実施例では、テスト専用クロック端子が設けられ、かかるテスト専用端子から供給されるテスト用クロック信号ＤＧＣＬＫを前記ＤＦＴ回路から供給されるテストモードフラッグによりゲートが制御されるナンド（ＮＡＮＤ）構成の論理回路Ｇ４を設け、その出力信号とリセット信号ＲＥＳＥＴとをナンド（ＮＡＮＤ）構成の論理回路Ｇ５及びインバータ回路ＩＮ１を介して上記ラッチ回路にリセット信号として入力する。テストモードのときに、上記ラッチ回路（Ｇ１，Ｇ２）が上記信号ＲＡＳ２でリセットされてしまうのを防ぐために、テストモードフラッグをインバータ回路ＩＮ２により反転して上記論理回路Ｇ３の制御を行って上記信号ＲＡＳ２に無関係に出力信号をハイレベルに固定して、かかる信号ＲＡＳ２によるラッチ回路（Ｇ１，Ｇ２）のリセット動作を停止させる。
【００６７】
上記リセット信号ＲＥＳＥＴは、論理混載メモリ集積回路に電源が投入されたとき、あるいはホスト側からのリセット信号によりＤＲＡＭ制御論理等の論理回路のレジスタやラッチを初期化させるめたの信号であり、ＤＲＡＭマクロのラッチ回路（Ｇ１，Ｇ２）にも初期化のために入力される。それ故、本願において、追加される回路は、上記テスト用クロック端子（ＤＧＣＬＫ）と同図に点で示したように論理回路Ｇ３〜Ｇ５とインバータ回路ＩＮ２を追加するだけでよい。
【００６８】
図７のタイミング図に示すように、テストモードのときに、上記ラッチ回路（Ｇ１，Ｇ２）で形成される内部ＲＡＳは、ＣＬＫに同期して取り込まれたＲＡＳ信号の活性レベル（ハイレベルからロウレベルへの変化）により、内部ＲＡＳを活性化（ハイレベルに変化）してメモリ選択動作を開始させ、前記信号ＲＡＳ２に代えて、テスト専用クロック信号ＤＧＣＬＫの活性レベル（ハイレベルからロウレベルの変化）により内部ＲＡＳを非活性化してメモリ選択動作を終了させることができる。なお、イニシャライズ信号がロウレベルの活性化レベルにされると、上記ラッチ回路（Ｇ１，Ｇ２）は、無条件でリセットさせられる。
【００６９】
この実施例では、前記のように通常モードでは外部から入力するＲＡＳ信号とチップ内部の遅延回路Ｄelayにより内部ＲＡＳが生成されるが、ＤＦＴ回路により本発明のテストモードにエントリすると、テスト専用クロックのＤＧＣＬＫの位相を変えることにより、自由に内部ＲＡＳのリセットタイミングを制御することができる。この実施例に従えば、このような簡単な回路で、しかも、書き込み時間ｔRWL とビット線プリチャージ時間ｔRPを一つのモードで制御して試験することが可能になるものである。
【００７０】
図８には、この発明を説明するための動作波形図が示されている。同図は、書き込み不良試験に向けられており、ワード線ＷＬとビット線ＢＬはその時間関係を明確にするために、信号レベルを重ね合わせて示している。図８（ａ）に示したように、実動作（ここでは３３３ＭＨｚの例を示す）では、１クロックサイクルが３ｎｓのように短いので、前記説明したようにメモリセルコンタクトの抵抗の大きなビット（メモリセル）では、同図に点線で示したようにストレージノードがビット線と同電位になるには時間がかかり、フルライトされる前にワード線が立ち下がって書き込みを終了してしまうため、次の読み出しサイクルで十分なビット線信号量が得られず不良になる。
【００７１】
一方、プロービング検査（Ｐ検）でのテスタによる低速動作（ここでは３３ＭＨｚの例を示す）では、クロックサイクルが３０ｎｓのように長くなるために、寄生抵抗の大きな不良ビットセルが存在しても、その不良ビットセルがフルライトされるまで十分長い時間を待ってからワード線ＷＬが立ち下げられるため不良にはならない。ウエハ状態でのＰ検では、不良ビットを抽出し冗長セルで置換して救済を行うが、テストサイクルが３３ＭＨｚ程度と遅いためこれらの不良ビツトを救済できず、選別で実動作させて初めて不良が分るため、みすみす不良チップに対して組み立てや選別を行うこととなって無駄な工数が増加し、歩留りを著しく低下させることになる。
【００７２】
この実施例のＤＲＡＭ及びＤＲＡＭマクロでは、テストモードを用いてワード線ＷＬの立ち下げタイミングを通常クロック（ＣＬＫ）のエッジトリガーからテスト専用クロック（ＤＧＣＬＫ）のエッジトリガーに切換えることにより、同図で点線で示したように、低速テストでも高速実動作と同じタイミングでワード線ＷＬを立ち下げ、ワード線ＷＬの立ち下がり時間を時間ＴＷだけ早めるようにして、上記実動作時と同じ書き込み時間にして試験が可能になり、かかる不良ビットを検出することができ、ウエハ状態でそれを救済することも可能となる。
【００７３】
図９には、この発明を説明するための動作波形図が示されている。同図は、ビット線プリチャージ時間不良試験に向けられており、前記同様にワード線ＷＬとビット線ＢＬはその時間関係を明確にするために、信号レベルを重ね合わせて示している。図９（ａ）に示したように、実動作（ここでは３３３ＭＨｚの例を示す）では、１クロックサイクルが３ｎｓのように短いので、前記説明したようにプリチャージＭＯＳＦＥＴのコンタクト抵抗大やしきい値電圧Ｖｔｈ大によりプリチャージの遅いビット線において、次の読み出しサイクルが始まるまでにプリチャージが終了せず、読み出しのビット線信号量を破壊するので不良になる。
【００７４】
一方、プロービング検査（Ｐ検）において、テスタによってＲＡＭを低速動作（ここでは３３ＭＨｚの例を示す）させた場合は、クロックサイクルが３０ｎｓのように長くなるために、このようなプリチャージの遅いビット線でも完全にプリチャージされてから次の読み出しサイクルのワード線を立ちあげるため、不良にはならない。これも書き込み時間ｔRWL の時と同様に救済できず、選別で実動作させて初めて不良が分るため、歩留りを著しく低下させるものである。
【００７５】
この実施例のＤＲＡＭ及びＤＲＡＭマクロでは、前記書き込み時間ｔRWL の時と同じテストモードを用い、ワード線ＷＬの立ち下げタイミングを通常クロック（ＣＬＫ）のエッジトリガーからテスト専用クロック（ＤＧＣＬＫ）のエッジトリガーに切換えることにより、同図に点線で示したようにワード線ＷＬの立ち下がりを時間ＴＰだけ遅らせて、低速テストでも高速実動作と同じタイミングでワード線ＷＬを立ち下げ、高速動作時と同じビット線プリチャージ時間にして試験が可能になり、かかる不良ビットを検出することができ、ウエハ状態でそれを救済することも可能となる。
【００７６】
図１０には、この発明に係る半導体集積回路装置の製造方法の一実施例のフローチャート図が示されている。ウエハ上に後述するようなメモリ回路及びその救済回路を備えた半導体集積回路装置を形成し、通常まずＤＣ（直流）特性のテストから入り、function（ファンクション）テストに入ってEasy（簡易）なパターンから順次厳しいパターンに進んでいく。ノイズマージン試験までは、テスタによる低速クロックの試験でも十分不良を摘出できるが、高速クロックで動作させた時にのみ不良となる項目はＡＣ（交流）テストの中で試験しており、本発明が適用されたテストモードでの前記図８及び図９に示された書き込み時間試験及びプリチャージ時間試験が実施される。
【００７７】
前記書き込み時間試験及びプリチャージ時間試験以外のＡＣテストとしてはアクセスタイム試験がある。function試験全ての結果から不良アドレスを抽出して救済を行う。前記書き込み時間不良は、メモリセル自身の不良であるので冗長ワード線又は冗長ビット線への切り換えより救済され、上記プリチャージ不良はビット線不良であるので冗長ビット線への切り換えが実施される。
【００７８】
上記のような救済の可否を確認するため再度同じ試験、つまりＤＣテストと、function（ファンクション）テストでのEasy（簡易）なパターンから順次厳しいパターンに進み、電圧マージン及びノイズマージン試験を実施する。そして、前記救済の確認のために本発明が適用されたテストモードでの前記図８及び図９に示された書き込み時間試験及びプリチャージ時間試験が実施される。全ビットpassを確認してプロープ検査が終了する。その後、組立、選別を行い出荷する。
【００７９】
この実施例の製造工程では、組み立てや選別において、実動作状態で不良となるチップが除外されているから、組み立て及び選別に無駄が無く、選別歩留りを高くすることができる。そして、かかる不良チップの検出のために、特別な高速テスタを開発する必要がないから、ＡＣテストも低コストで実施することができる。なお、選別の中でも書き込み時間ｔRWL だけを独立に評価するために本願発明に係るテストモードを活用するものとしてもよい。
【００８０】
図１１には、この発明に係るＤＲＡＭマクロの一実施例の概略ブロック図が示されている。図１の汎用ＤＲＡＭにおいても、同様な救済回路が設けられる。この実施例は、ワード線及びビット線の救済回路に向けられている。メモリアレイは、正規ビット線及び正規ワード線の他に、冗長ワード線及び冗長ビット線を備えている。特に制限されないが、冗長ビット線は各メモリアレイに設けられ、冗長ワード線は複数のメモリアレイに対して１に纏めて設けられる。この場合、メインアンプ及びライトバッファに接続される入出力線（ＲＩＯ及びＷＩＯ）が共通とする複数のメモリアレイに対して、上記冗長ワード線が共用できるように割り当てられる。
【００８１】
Ｘアドレス比較回路及びＹアドレス比較回路は、それぞれ不良ワード線及び不良ビット線に対応した不良アドレスを記憶しており、かかる不良ワード線及び不良ビット線に対応したアドレス信号ＸＡ及びＹＡが入力されると、Ｘプリデコーダ及びＹプリデコーダに対して、不良ワード線及び不良ビット線の選択動作を禁止し、冗長ワード線及び冗長ビット線に置き換えるというＸ救済及びＹ救済に実施する。
【００８２】
半導体集積回路装置ＬＳＩのＤＲＡＭ制御論理生成回路は、上記ＤＲＡＭマクロをアクセスするための前記コマンドＣＯＭＭＮＤを構成するＲＡＳ，ＣＡＳ等及びアドレス信号ＸＡとＹＡを形成する。クロックバッファＣＬＫＢは、通常動作のためのクロック信号ＣＬＫの他に、前記テストモードのときに使用するテスト用クロックＤＧＣＬＫを入力する。このクロックＤＧＣＬＫは、前記図６に示した回路を含む内部ＲＡＳ生成回路に供給されて、前記のようなテストモードに用いられる。入出力回路ＩＯＣは、書き込み信号ＤＩＮの入力と、読み出し信号ＤＯＵＴの出力を行う。
【００８３】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 内部動作制御信号に応じて動作状態が制御される内部回路と、その内部動作制御信号を形成する制御回路とを備え、外部動作制御信号が供給される端子と、テスト専用タイミング信号とが供給される端子とに上記制御回路の入力を結合し、テストモードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を第１制御状態から第２制御状態へ変化せしめ、かつ上記テスト専用タイミングに応答して上記内部動作制御信号を第１制御状態へ変化せしめ、通常動作モードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を上記第１制御状態から上記第２制御状態へ変化せしめ、かつ上記外部動作制御信号の第１状態への変化に応答して上記内部動作制御信号を上記第１制御状態へ変化せしめるように制御可能とすることにより、簡単な構成のテスタでの低速クロックを用いて実動作状態と同等な高速テストが可能となり、高い信頼性での試験を実施することができるという効果が得られる。
【００８４】
（２） 上記に加えて、上記クロック信号をテストモードにおいてはテスト装置の性能に対応して通常動作時に比べて低い周波数のクロック信号とし、上記テスト用タイミング信号を上記クロック信号との位相差が上記通常動作時のクロック信号の周波数に対応した内部動作制御信号を形成するものとすることにより、低速なテスト装置を用いて実動作状態に対応した高速動作と同等の試験を行うようにすることができるという効果が得られる。
【００８５】
（３） メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作及びワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路をテストする方法として、テスト装置の性能に対応して通常のメモリ動作に比べて低い周波数のタイミング信号を用い、かかるテスト動作時のタイミング信号とテスト専用タイミング信号を組み合わせることにより、上記動作制御信号による動作期間の変更を行って上記メモリ回路の応答特性をテストすることにより、実動作状態に対応した高い信頼性の試験結果を得ることができるという効果が得られる。
【００８６】
（４） メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作と、ワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路とその欠陥救済回路を備えてなる半導体集積回路装置の製造方法として、上記メモリ回路、上記欠陥救済回路が形成された半導体集積回路基板に対して、テスト装置の性能に対応した通常動作に比べて低い周波数にしたタイミング信号とテスト専用タイミング信号との組み合わせにより、上記メモリ回路の動作期間を制御せしめ、かかる動作期間の制御によって上記メモリ回路の応答特性をテストし、そのテスト結果に基づいて上記メモリ回路の欠陥救済を決定し、上記欠陥救済回路によって救済せしめることにより、選別歩留りを高くすることができるという効果が得られる。
【００８７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルやプリチャージＭＯＳＦＥＴは、前記のようにメモリセルとビット線とのコンタクトでの寄生抵抗が大きく、そのプロセスバラツキの大きなものに同様に適用することができる。ＤＲＡＭのインターフェイスは、前記のようなＤＤＲ ＳＤＲＡＭに限定されるものではなく、ＳＤＲＡＭ等クロックに同期してメモリアクセスを行うものに広く利用することができる。この発明は、前記のようなメモリセルを含む半導体集積回路装置とそのテスト方法及び製造方法に広く利用することができる。
【００８８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。内部動作制御信号に応じて動作状態が制御される内部回路と、その内部動作制御信号を形成する制御回路とを備え、外部動作制御信号が供給される端子と、テスト専用タイミング信号とが供給される端子とに上記制御回路の入力を結合し、テストモードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を第１制御状態から第２制御状態へ変化せしめ、かつ上記テスト専用タイミングに応答して上記内部動作制御信号を第１制御状態へ変化せしめ、通常動作モードのときに上記外部動作制御信号の第１状態から第２状態への変化に応答して上記内部動作制御信号を上記第１制御状態から上記第２制御状態へ変化せしめ、かつ上記外部動作制御信号の第１状態への変化に応答して上記内部動作制御信号を上記第１制御状態へ変化せしめるように制御可能とすることにより、簡単な構成のテスタでの低速クロックを用いて実動作状態と同等な高速テストが可能となり、高い信頼性での試験を実施することができる。
【００８９】
メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作及びワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路をテストする方法として、テスト装置の性能に対応して通常のメモリ動作に比べて低い周波数のタイミング信号を用い、かかるテスト動作時のタイミング信号とテスト専用タイミング信号を組み合わせることにより、上記動作制御信号による動作期間の変更を行って上記メモリ回路の応答特性をテストすることにより、実動作状態に対応した高い信頼性の試験結果を得ることができる。
【００９０】
メモリ選択動作制御のための動作制御信号、及び動作タイミング信号が供給される複数の信号ノードを持ち、上記動作制御信号に基づいてワード線選択動作、該ワード線選択動作に続くセンスアンプ動作、データ伝達動作を含むメモリ選択動作と、ワード線選択動作の終了を含むメモリ選択動作の終了が行われ、かつ上記動作タイミング信号によってその内部動作の基準タイミングが設定されるメモリ回路とその欠陥救済回路を備えてなる半導体集積回路装置の製造方法として、上記メモリ回路、上記欠陥救済回路が形成された半導体集積回路基板に対して、テスト装置の性能に対応した通常動作に比べて低い周波数にしたタイミング信号とテスト専用タイミング信号との組み合わせにより、上記メモリ回路の動作期間を制御せしめる制御によって上記メモリ回路の応答特性をテストし、そのテスト結果に基づいて上記メモリ回路の欠陥救済を決定し、上記欠陥救済回路によって救済せしめることにより、選別歩留りを高くすることができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】この発明に係るダイナミック型ＲＡＭにおけるメモリセルの一実施例を示す説明図である。
【図３】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す回路図てある。
【図４】この発明る係るダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図５】この発明が適用された論理混載メモリ集積回路の一実施例を示す基板配置図である。
【図６】この発明に係る論理混載メモリ集積回路の内部ＲＡＳ生成回路の一実施例を示す概略回路図である。
【図７】図６の内部ＲＡＳ生成回路の動作を説明するためのタイミング図である。
【図８】この発明を説明するための書き込み不良試験に向けられた動作波形図である。
【図９】この発明を説明するためのビット線プリチャージ試験に向けられた動作波形図である。
【図１０】この発明に係る半導体集積回路装置の製造方法の一実施例を示すフローチャート図である。
【図１１】この発明に係るＤＲＡＭマクロの一実施例を示す概略ブロック図である。
【図１２】ＤＲＡＭのメモリセル及びセンスアンプ部の等価回路図である。
【符号の説明】
ＷＬ…サブワード線、ＢＬ…ビット線、ＡＣＴ…活性領域、ＴＣ１，ＴＣ２…コンタクト部、ＳＮ…蓄積ノード、ＣＯＮＴ…コンタクト部、ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、Ｍ１〜Ｍ３…金属配線層、Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、
１０…メモリチップ、１１…アレイ制御回路、１２…メインワードドライバ、１３…カラムデコーダ、１５…サブアレイ（メモリマット）、１６…センスアンプ、１７…サブワードドライバ、１８…交差領域、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ、
ＦＦ…フリップフロップ、Ｄelay…遅延回路、Ｇ１〜Ｇ５…論理回路。
Claims (7)
- 第１方向に延長された複数の相補ビット線と、
上記第１方向と直交する第２方向に延長された複数のワード線と、
上記複数の相補ビット線と、複数のワード線の交差部に配置された複数のメモリセルと、
上記複数の相補ビット線に入出力端子がそれぞれ結合された複数のセンスアンプと、
上記複数の相補ビット線をそれぞれ短絡するＭＯＳＦＥＴを含む複数のプリチャージ回路と、
上記ワード線の選択／非選択タイミング信号及び上記プリチャージ回路の動作／非動作タイミング信号を形成するタイミング制御回路とを有し、
上記メモリセルは、記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなり、上記アドレス選択ＭＯＳＦＥＴのゲートが選択端子とされて対応する上記ワード線に接続され、上記アドレス選択ＭＯＳＦＥＴの一方のソース，ドレインが入出力端子とされて対応する相補ビット線の一方に接続され、上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインが蓄積ノードとして上記記憶キャパシタの一方の電極に接続されたダイナミック型メモリセルであり、
上記タイミング制御回路は、
外部動作制御信号が供給される端子と、テスト専用タイミング信号とが供給される端子とに入力が結合され、かつテストモードと通常動作モードとに制御可能にされ、
上記通常動作モードにおいて、第１周波数クロック信号に対応した上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記外部動作制御信号の第２状態から第１状態への変化に応答して上記ワード線を選択状態から非選択状態へ変化せしめて上記ワード線を第１時間だけ選択状態とし、
上記テストモードにおいて、上記第１周波数よりも低い第２周波数クロック信号に対応して上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記第２周波数クロック信号に対応した上記外部動作制御信号の第２状態から第１状態への変化よりも早いタイミングで入力された上記テスト専用タイミング信号の変化に応答して上記ワード線を選択状態から非選択状態に変化せしめる第１テスト動作を行う、
ようにされる半導体集積回路装置。 - 請求項１において、
上記テストモードにおいて、上記第１周波数よりも低い第２周波数クロック信号に対応して上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記第２周波数クロック信号に対応した上記外部動作制御信号の第２状態から第１状態への変化よりも遅いタイミングで入力された上記テスト専用タイミング信号に応答して上記ワード線を選択状態から非選択状態に変化せしめて上記プリチャージ回路のプリチャージ動作タイミングを遅らせて、次サイクルでの上記外部制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態になるまでの時間を上記第１周波数クロック信号に対応して上記通常動作モードの対応する時間差に相当する時間差を設定する第２テスト動作を行う、
ようにされる半導体集積回路装置。 - 請求項１又は２において、
上記タイミング制御回路は、モード信号が供給される入力を持ち、かかるモード信号に応じて上記テストモードでの上記制御動作、及び上記通常動作モードでの上記制御動作を行う半導体集積回路装置。 - 第１方向に延長された複数の相補ビット線と、
上記第１方向と直交する第２方向に延長された複数のワード線と、
上記複数の相補ビット線と、複数のワード線の交差部に配置された複数のメモリセルと、
上記複数の相補ビット線に入出力端子がそれぞれ結合された複数のセンスアンプと、
上記複数の相補ビット線をそれぞれ短絡するＭＯＳＦＥＴを含む複数のプリチャージ回路と、
上記ワード線の選択／非選択タイミング信号及び上記プリチャージ回路の動作／非動作タイミング信号を形成するタイミング制御回路とを有し、
上記メモリセルは、記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなり、上記アドレス選択ＭＯＳＦＥＴのゲートが選択端子とされて対応する上記ワード線に接続され、上記アドレス選択ＭＯＳＦＥＴの一方のソース，ドレインが入出力端子とされて対応する相補ビット線の一方に接続され、上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインが蓄積ノードとして上記記憶キャパシタの一方の電極に接続されたダイナミック型メモリセルであり、
上記タイミング制御回路は、
外部動作制御信号が供給される端子と、テスト専用タイミング信号とが供給される端子とに入力が結合され、かつテストモードと通常動作モードとに制御可能にされ、
上記通常動作モードにおいて、クロック信号に対応した上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記外部動作制御信号の第２状態から第１状態への変化に応答して上記ワード線を選択状態から非選択状態へ変化せしめて上記ワード線を第１時間だけ選択状態とし、
上記テストモードにおいて、上記クロック信号に対応して上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記テスト専用タイミング信号を入力して上記ワード線を選択状態から非選択状態に変化せしめる半導体集積回路装置のテスト方法であって、
上記タイミング制御回路をテストモードとし、
上記クロック信号を上記通常動作モードでの第１周波数よりも低い第２周波数とし、これに対応して上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記第２周波数でのクロック信号に対応した上記外部動作制御信号の第２状態から第１状態への変化よりも早いタイミングで上記テスト専用タイミング信号を入力し、これに応答させて上記ワード線を選択状態から非選択状態に変化せしめる第１テスト動作を行う、
半導体集積回路装置のテスト方法。 - 請求項４において、
上記テストモードにおいて、上記第１周波数よりも低い第２周波数に対応して上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記第２周波数でのクロック信号に対応した上記外部動作制御信号の第２状態から第１状態への変化よりも遅いタイミングで上記テスト専用タイミング信号を入力し、これ応答して上記ワード線を選択状態から非選択状態に変化せしめて上記プリチャージ回路のプリチャージ動作タイミングを遅らせて、次サイクルでの上記外部制御信号の第１状態から第２状態への変化に応答して上記ワード線が非選択状態から選択状態になるまでの時間を上記通常動作モードでの対応する時間差に相当する時間差に設定する第２テスト動作を行う、
半導体集積回路装置のテスト方法。 - 第１方向に延長された複数の相補ビット線と、
上記第１方向と直交する第２方向に延長された複数のワード線と、
上記複数の相補ビット線と、複数のワード線の交差部に配置された複数のメモリセルと、
上記複数の相補ビット線に入出力端子がそれぞれ結合された複数のセンスアンプと、
上記複数の相補ビット線をそれぞれ短絡するＭＯＳＦＥＴを含む複数のプリチャージ回路と、
上記ワード線の選択／非選択タイミング信号及び上記プリチャージ回路の動作／非動作タイミング信号を形成するタイミング制御回路とを有し、
上記メモリセルは、記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなり、上記アドレス選択ＭＯＳＦＥＴのゲートが選択端子とされて対応する上記ワード線に接続され、上記アドレス選択ＭＯＳＦＥＴの一方のソース，ドレインが入出力端子とされて対応する相補ビット線の一方に接続され、上記アドレス選択ＭＯＳＦＥＴの他方のソース，ドレインが蓄積ノードとして上記記憶キャパシタの一方の電極に接続されたダイナミック型メモリセルであり、
上記タイミング制御回路は、
外部動作制御信号が供給される端子と、テスト専用タイミング信号とが供給される端子とに入力が結合され、かつテストモードと通常動作モードとに制御可能にされ、
上記通常動作モードにおいて、クロック信号に対応した上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記外部動作制御信号の第２状態から第１状態への変化に応答して上記ワード線を選択状態から非選択状態へ変化せしめて上記ワード線を第１時間だけ選択状態とし、
上記テストモードにおいて、上記クロック信号に対応して上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記テスト専用タイミング信号を入力して上記ワード線を選択状態から非選択状態に変化せしめるメモリ回路と、該メモリ回路が欠陥救済回路を備えてなる半導体集積回路装置の製造方法であって、
上記メモリ回路、上記欠陥救済回路が形成された半導体集積回路基板を用意する工程１と、
テスト装置により、その性能に対応して通常動作の第１周波数のクロック信号に比べて低い第２周波数のクロック信号を供給し、
上記タイミング制御回路をテストモードとし、
上記クロック信号を上記通常動作モードでの第１クロック周波数よりも低い第２クロック周波数とし、これに対応して上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記第２周波数でのクロック信号に対応した上記外部動作制御信号の第２状態から第１状態への変化よりも早いタイミングで上記テスト専用タイミング信号を入力し、これに応答させて上記ワード線を選択状態から非選択状態に変化せしめる第１テスト動作を行う工程２と、
上記第１テスト動作のテスト結果に基づいて上記メモリ回路の欠陥救済されるべき部分を決定せしめる工程３と、
上記工程３によって決定された上記の欠陥救済されるべき部分を上記欠陥救済回路によって救済せしめる工程４と、
を含む半導体集積回路装置の製造方法。 - 請求項６において、
上記工程２は、更に上記第１周波数よりも低い第２周波数のクロック信号に対応して上記外部動作制御信号の第１状態から第２状態への変化に応答して上記ワード線を非選択状態から選択状態へ変化せしめ、かつ上記第２周波数でのクロック信号に対応した上記外部動作制御信号の第２状態から第１状態への変化よりも遅いタイミングで上記テスト専用タイミング信号を入力し、これ応答して上記ワード線を選択状態から非選択状態に変化せしめて上記プリチャージ回路のプリチャージ動作タイミングを遅らせて、次サイクルでの上記外部制御信号の第１状態から第２状態への変化に応答して上記ワード線が非選択状態から選択状態になるまでの時間を上記通常動作モードでの対応する時間差に相当する時間差に設定する第２テスト動作を行う、
半導体集積回路装置の製造方法。
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| JP5124904B2 (ja) * | 2005-03-14 | 2013-01-23 | 日本電気株式会社 | 半導体試験方法及び半導体装置 |
| JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
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| JP2010278332A (ja) * | 2009-05-29 | 2010-12-09 | Renesas Electronics Corp | 半導体集積回路およびその動作方法 |
| KR101716714B1 (ko) * | 2010-04-01 | 2017-03-16 | 삼성전자주식회사 | 클럭 신호에 동기하는 반도체 메모리 장치 |
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| KR20150071470A (ko) * | 2013-12-18 | 2015-06-26 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작방법 |
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| CN106291311B (zh) * | 2015-05-28 | 2019-09-27 | 佛山市顺德区美的电热电器制造有限公司 | 电烹饪器及其防溢出检测电路的故障检测方法和控制方法 |
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| JPH1186596A (ja) * | 1997-09-08 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5995426A (en) * | 1997-11-04 | 1999-11-30 | Micron Technology, Inc. | Testing parameters of an electronic device |
| US6269820B1 (en) * | 1998-02-26 | 2001-08-07 | Xomed Surgical Products, Inc. | Method of controlling post-operative leakage associated with tumescent liposuction |
| US6058056A (en) * | 1998-04-30 | 2000-05-02 | Micron Technology, Inc. | Data compression circuit and method for testing memory devices |
| US6178532B1 (en) * | 1998-06-11 | 2001-01-23 | Micron Technology, Inc. | On-chip circuit and method for testing memory devices |
| JP2001014890A (ja) * | 1999-06-30 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置および半導体装置のテスト方法 |
| JP2001052498A (ja) * | 1999-08-05 | 2001-02-23 | Toshiba Corp | 半導体記憶装置 |
| US6496947B1 (en) * | 1999-10-25 | 2002-12-17 | Lsi Logic Corporation | Built-in self repair circuit with pause for data retention coverage |
| US6061285A (en) * | 1999-11-10 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of executing earlier command operation in test mode |
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