JP4120082B2 - レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置に関し、特にＣＭＯＳラッチセルを基本構成とするレベルシフト回路、このレベルシフト回路を各転送段のクロック信号のレベルシフトに用いたシフトレジスタ、およびこのレベルシフト回路もしくはシフトレジスタを走査系の構成回路の一つとして搭載したいわゆる駆動回路一体型液晶表示装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳで構成されるレベルシフト回路の従来例１を図１３に示す。この従来例１に係るレベルシフト回路は、入力信号ｉｎ１をゲート入力とし、ソースがグランドに接続されたＮチャネルＭＯＳ（以下、単にＮＭＯＳと記す）トランジスタＱｎ１０１と、入力信号ｉｎ２をゲート入力とし、ソースがグランドに接続されたＮＭＯＳトランジスタＱｎ１０２と、ＮＭＯＳトランジスタＱｎ１０１のドレインと電源ＶＤＤとの間に接続され、ゲートがＮＭＯＳトランジスタＱｎ１０２のドレインに接続されたＰチャネルＭＯＳ（以下、単にＰＭＯＳと記す）トランジスタＱｐ１０１と、ＮＭＯＳトランジスタＱｎ１０２のドレインと電源ＶＤＤとの間に接続され、ゲートがＮＭＯＳトランジスタＱｎ１０１のドレインに接続されたＰＭＯＳトランジスタＱｐ１０２とを有するＣＭＯＳラッチセル１０１を基本構成としている。
【０００３】
上記構成の従来例１に係るレベルシフト回路において、ｉｎ１として例えば３Ｖの低電圧振幅の信号が入力され、ｉｎ２として入力信号ｉｎ１の反転信号が入力されるものとする。この３Ｖの低電圧振幅の入力信号ｉｎ１，ｉｎ２は、回路の電源電圧ＶＤＤを振幅とする信号としてＮＭＯＳトランジスタＱｎ１０１，Ｑｎ１０２の各ドレインに現れる。そして、ＮＭＯＳトランジスタＱｎ１０１，Ｑｎ１０２の各ドレイン出力が、インバータ１０２を経て出力信号ｏｕｔおよびインバータ１０３を経て出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。これにより、例えば３Ｖの低電圧振幅の信号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤの高電圧振幅の信号ｏｕｔ，ｘｏｕｔにレベルシフトされる。
【０００４】
図１４に、レベルシフト回路の従来例２を示す。この従来例２に係るレベルシフト回路は、入力信号ｉｎ１をゲート入力とし、ソースがグランドに接続されたＮＭＯＳトランジスタＱｎ２０１と、入力信号ｉｎ２をゲート入力とし、ソースがグランドに接続されたＮＭＯＳトランジスタＱｎ２０２と、ＮＭＯＳトランジスタＱｎ２０１のドレインと電源ＶＤＤとの間に接続されたダイオード接続のＰＭＯＳトランジスタＱｐ２０１と、ＮＭＯＳトランジスタＱｎ２０２のドレインと電源ＶＤＤとの間に接続され、ＰＭＯＳトランジスタＱｐ２０１とゲートが共通に接続されたＰＭＯＳトランジスタＱｐ２０２とを有する差動アンプ構成のＣＭＯＳラッチセル２０１を基本構成としている。
【０００５】
上記構成の従来例２に係るレベルシフト回路において、ｉｎ１として例えば３Ｖの低電圧振幅の信号が入力され、ｉｎ２として入力信号ｉｎ１の反転信号が入力されるものとする。この３Ｖの低電圧振幅の入力信号ｉｎ１は、回路の電源電圧ＶＤＤを振幅とする信号としてＮＭＯＳトランジスタＱｎ２０２のドレインに現れる。そして、ＮＭＯＳトランジスタＱｎ２０２のドレイン出力が、インバータ２０２を経て出力信号ｏｕｔとして導出される。これにより、例えば３Ｖの低電圧振幅の信号ｉｎ１が、電源電圧ＶＤＤの高電圧振幅の信号ｏｕｔにレベルシフトされる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来例１，２に係るレベルシフト回路では、入力信号ｉｎ１，ｉｎ２の振幅として、ＮＭＯＳトランジスタＱｎ１０１，Ｑｎ２０１もしくはＮＭＯＳトランジスタＱｎ１０２，Ｑｎ２０２をオンさせるために十分な電圧、即ちこれらトランジスタの閾値Ｖｔｈ以上であることが要求され、この条件が得られない場合には、レベルシフト回路が動作しないことになる。したがって、例えば３Ｖ程度のＣＭＯＳ‐ＬＳＩの出力信号を、閾値Ｖｔｈの大きなＴＦＴ（thin film transistor；薄膜トランジスタ）を用いて構成されたレベルシフト回路の入力とし、当該回路で必要とされる高電圧にレベルシフトしようとする際に、安定したレベルシフト動作を行えない場合が生ずるという問題がある。
【０００７】
また、従来例２に係るレベルシフト回路は、従来例１に係るレベルシフト回路に比べて、小面積で構成できかつ動作が高速であるという利点を持つ反面、ＰＭＯＳトランジスタＱｐ２０１，Ｑｐ２０２がカレントミラー回路を構成していることから、ＮＭＯＳトランジスタＱｎ２０２がオンしたときにＰＭＯＳトランジスタＱｐ２０１，Ｑｐ２０２に共に電流が流れることになるため、消費電流が大きいという欠点を有している。
【０００８】
ＴＦＴによるレベルシフト回路としては、上記の問題を解決するために、図１５に示す回路構成のものが提案されている。この従来例３に係るレベルシフト回路は、ＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２およびＰＭＯＳトランジスタＱｐ３０１，Ｑｐ３０２からなる差動アンプ構成のＣＭＯＳラッチセル３０１を基本構成とし、入力信号ｉｎ１，ｉｎ２をそのままＣＭＯＳラッチセル（差動アンプ）３０１のＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２のゲート入力とせず、これらトランジスタの閾値Ｖｔｈ以上にＤＣシフトさせてからゲート入力とする構成を採っている。
【０００９】
すなわち、入力信号ｉｎ１，ｉｎ２は、ＮＭＯＳトランジスタＱｎ３０３，Ｑｎ３０４を介してＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２の各ゲートに入力されるようになっている。また同時に、入力信号ｉｎ１，ｉｎ２の確実な比較を行うために、ＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２の各ソースに、それらのゲート入力と逆極性の信号、即ち入力信号ｉｎ２，ｉｎ１を入力するようにしている。ＮＭＯＳトランジスタＱｎ３０３，Ｑｎ３０４は、ダイオード接続のＮＭＯＳトランジスタＱｎ３０５とゲートが共通に接続されることによってカレントミラー回路を構成している。
【００１０】
また、ＮＭＯＳトランジスタＱｎ３０３，Ｑｎ３０４，Ｑｎ３０５の各ドレインと電源ＶＤＤとの間には、ＰＭＯＳトランジスタＱｐ３０３，Ｑｐ３０４，Ｑｐ３０５が接続されている。これらＰＭＯＳトランジスタＱｐ３０３，Ｑｐ３０４，Ｑｐ３０５は、ダイオード接続のＰＭＯＳトランジスタＱｐ３０６とゲートが共通に接続されることによってカレントミラー回路を構成している。ＮＭＯＳトランジスタＱｎ３０５のソースは直接グランドに接続され、ＰＭＯＳトランジスタＱｐ３０６は電流源Ｉを介してグランドに接続されている。
【００１１】
上述したように、従来例３に係るレベルシフト回路では、入力信号ｉｎ１，ｉｎ２をＤＣシフトさせてからＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２の各ゲート入力とすることにより、閾値Ｖｔｈの大きいＴＦＴによるレベルシフト回路においても、入力信号ｉｎ１，ｉｎ２の振幅がＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２をオンさせるために十分な電圧であること、という条件を満たすことができるため、安定したレベルシフト動作を実現できる。しかしながらその反面、回路のダイナミックレンジを確保するために電源電圧ＶＤＤを下げるのが難しく、結果として、ＴＦＴ回路システムの低消費電力化が困難になるという問題がある。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、閾値Ｖｔｈが大きいデバイスを用いた回路であっても、安定したレベルシフト動作を高速にて実現できるとともに、低消費電力化および小面積化が可能なレベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によるレベルシフト回路は、ＣＭＯＳラッチセルを基本構成とし、低電圧振幅の信号を高電圧振幅の信号に変換するレベルシフト回路であって、ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ第１の抵抗素子が挿入され、ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ第２の抵抗素子が挿入された構成となっている。
【００１４】
本発明によるシフトレジスタは、複数段の転送段からなり、スタート信号をレベルシフトして初段の転送段に供給する第１のレベルシフト回路と、クロック信号をレベルシフトして各段の転送段に供給する第２のレベルシフト回路とを有するシフトレジスタであって、第１，第２のレベルシフト回路として、上記構成のレベルシフト回路を用いている。
【００１５】
本発明による液晶表示装置は、走査系を含む駆動回路を画素部と同一基板上に一体形成してなる駆動回路一体型液晶表示装置であって、走査系の構成回路の一つを、上記構成のレベルシフト回路もしくはシフトレジスタを用いて構成している。
【００１６】
上記構成のレベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置において、ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ挿入された第１の抵抗素子は、２つの入力信号をそれぞれＤＣシフトしてＣＭＯＳラッチセルの２つの入力部に与える。このＤＣシフトにより、ＣＭＯＳラッチセルを構成する各トランジスタをオンさせるのに十分な電圧が得られる。したがって、閾値Ｖｔｈが大きなデバイスを用いた回路にも対応可能となる。また、ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ挿入された第２の抵抗素子は、２つの入力部をバイアスすることで、ＣＭＯＳラッチセルを構成する２つのＣＭＯＳインバータの動作点をより明確にする。これにより、安定したレベルシフト動作を実現する。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１８】
図１は、本発明の第１実施形態に係るレベルシフト回路の構成の一例を示す回路図である。この第１実施形態に係るレベルシフト回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１１およびＰＭＯＳトランジスタＱｐ１１からなるＣＭＯＳインバータ１１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１２およびＰＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバータ１２とが、電源ＶＤＤとグランドとの間に互いに並列に接続されてなるＣＭＯＳラッチセル１０を基本構成としている。
【００１９】
このＣＭＯＳラッチセル１０において、ＣＭＯＳインバータ１１の入力端、即ちＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通接続点と、ＣＭＯＳインバータ１２の出力端、即ちＭＯＳトランジスタＱｎ１２，Ｑｐ１２のドレイン共通接続点とが接続され、さらにＣＭＯＳインバータ１２の入力端、即ちＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通接続点とＣＭＯＳインバータ１１の出力端、即ちＭＯＳトランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点とが接続されている。
【００２０】
また、ＣＭＯＳインバータ１１の入力端と第１回路入力端子１３との間に抵抗素子Ｒ１１が、ＣＭＯＳインバータ１２の入力端と第２回路入力端子１４との間に抵抗素子Ｒ１２がそれぞれ接続されている。さらに、ＣＭＯＳインバータ１１の入力端と電源ＶＤＤとの間に抵抗素子Ｒ１３が、ＣＭＯＳインバータ１２の入力端と電源ＶＤＤとの間に抵抗素子Ｒ１４がそれぞれ接続されている。また、抵抗素子Ｒ１２，Ｒ１４の共通接続点であるノード▲２▼と第１回路出力端子１５との間にインバータ１７が、抵抗素子Ｒ１１，Ｒ１２の共通接続点であるノード▲１▼と第２回路出力端子１６との間にインバータ１８がそれぞれ接続されている。
【００２１】
上記構成の第１実施形態に係るレベルシフト回路において、第１回路入力端子１３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子１４には入力信号ｉｎ１の反転の信号ｉｎ２が入力されるものとする。
【００２２】
ここで、例えば、入力信号ｉｎ１が論理“１”（＝Ｖｐ）、入力信号ｉｎ２が論理“０”（＝０Ｖ）の場合の回路動作を例にとって図２のタイミングを用いて説明すると、ＣＭＯＳラッチセル１０において、ＮＭＯＳトランジスタＱｎ１１がオン状態となるため、電源ＶＤＤ→抵抗素子Ｒ１４→ノード▲２▼→ＮＭＯＳトランジスタＱｎ１１→グランドの経路で電流が流れ、同時にＰＭＯＳトランジスタＱｐ１２がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ１２→ノード▲１▼→抵抗素子Ｒ１１→第２回路入力端子１３の経路で電流が流れる。
【００２３】
このとき、抵抗素子Ｒ１１，Ｒ１４で電圧降下が生じ、その電圧降下分だけノード▲１▼，▲２▼の電位が上昇する。すなわち、ノード▲１▼，▲２▼の電位は、ＤＣシフトする。ここで、ノード▲１▼の方がノード▲２▼よりもシフト量が大きいため、ノード▲１▼，▲２▼では入力信号ｉｎ１，ｉｎ２の振幅差よりも大きな振幅差が得られることになる。
【００２４】
また、抵抗素子Ｒ１３，Ｒ１４は、ノード▲１▼，▲２▼をバイアスすることにより、ＣＭＯＳインバータ１１，１２の動作点をより明確にする作用をなす。そして、ノード▲２▼の電位はインバータ１７で反転されて第１回路出力端子１５からＶＤＤの振幅の出力信号ｏｕｔとして導出され、ノード▲１▼の電位はインバータ１８で反転されて第２回路出力端子１６から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００２５】
上述した回路動作によって、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされて導出されることになる。また、入力信号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”のときには、上述した動作と全く逆の動作によってレベルシフト動作が行われることになる。
【００２６】
このように、ＣＭＯＳラッチセル１０の２つの入力部、即ちＣＭＯＳインバータ１１，１２の各入力端と２つの入力信号源、即ち入力信号ｉｎ１，ｉｎ２が入力される２つの回路入力端子１３，１４との間に抵抗素子Ｒ１１，Ｒ１２を接続し、入力信号ｉｎ１，ｉｎ２をＤＣシフトしてＣＭＯＳラッチセル１０の２つの入力部に与えるようにしたことにより、ＣＭＯＳラッチセル１０を構成する各トランジスタをオンさせるのに十分な電圧を得ることができるため、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定したレベルシフト動作を高速にて実現できる。
【００２７】
しかも、ＣＭＯＳラッチセル１０の基本回路に対して抵抗素子を付加するのみで良いため小面積で実現できるとともに、電源電圧ＶＤＤを下げてもレベルシフト動作を確実に行うことができるため低消費電力化を図ることができる。さらには、ＣＭＯＳラッチセル１０の２つの入力部と電源ＶＤＤとの間にも抵抗素子Ｒ１３，Ｒ１４を接続し、ノード▲１▼，▲２▼をバイアスするようにしたことにより、ＣＭＯＳインバータ１１，１２の動作点をより明確にすることができるので、より安定したレベルシフト動作を実現できる。
【００２８】
なお、第１実施形態に係るレベルシフト回路では、入力信号ｉｎ２として、入力信号ｉｎ１の反転信号を入力とするとしたが、入力信号ｉｎ１の論理を判別することができれば良い訳であるから、必ずしも反転信号である必要はなく、０Ｖから電源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅｆとして用いるようにすることも可能である。図３に、入力信号ｉｎ２として基準電圧Ｖｒｅｆ（０≦Ｖｒｅｆ≦ＶＤＤ）を入力した場合のタイミングチャートを示す。
【００２９】
また、図１の回路例では、非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成となっているが、いずれか一方の出力信号のみを導出する構成であっても良い。この場合には、２つのインバータ１７，１８のうちの一方が不要になる。
【００３０】
図４は、第１実施形態に係るレベルシフト回路の変形例を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１の抵抗素子Ｒ１１，Ｒ１２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４を用い、抵抗素子Ｒ１３，Ｒ１４として、各ゲートがグランドに接続されたＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４を用いた構成となっている。
【００３１】
このように、抵抗素子Ｒ１１〜Ｒ１４をトランジスタで実現した場合にも、その回路の動作は図１の回路の場合と同じである。また、タイミング例についても図２および図３と同じである。なお、本変形例では、抵抗素子Ｒ１１，Ｒ１２をＮＭＯＳで、抵抗素子Ｒ１３，Ｒ１４をＰＭＯＳで実現しているが、これら抵抗素子と等価な形になるようにトランジスタを配置すれば、各トランジスタの極性はどちらでも構わない。
【００３２】
図５は、第１実施形態に係るレベルシフト回路の他の変形例を示す回路図であり、図４と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図４の回路において、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４およびＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬによってスイッチングする構成となっている。すなわち、図示せぬ制御回路から制御端子２０に入力されるアクティブ“Ｈ”のコントロール信号ＣＮＴＬが、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４の各ゲートに印加されるとともに、インバータ１９で反転されてＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４の各ゲートに印加されるようになっている。
【００３３】
このように、ＣＭＯＳラッチセル１０の各トランジスタＱｎ１３，Ｑｎ１４，Ｑｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬによってスイッチングする構成をとることで、本レベルシフト回路をレベルシフトの必要なときにのみアクティブにし、レベルシフトの必要のないときにはデータ、即ち入力信号ｉｎ１，１ｎ２の論理状態を保持する、いわゆるラッチ兼用型のレベルシフト回路を実現できることになる。
【００３４】
なお、本例では、抵抗素子Ｒ１１〜Ｒ１４をトランジスタで実現した場合において、これらトランジスタをスイッチング制御するとしたが、抵抗素子Ｒ１１〜Ｒ１４として有限の抵抗値を持つスイッチを用い、これらスイッチをスイッチング制御するようにしても、同様の作用効果を得ることができる。
【００３５】
図６は、第１実施形態に係るレベルシフト回路のさらに他の変形例を示す回路図であり、図５と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図５の回路にさらにＣＭＯＳラッチセル１０の初期値を決めるためのリセット回路を付加した構成となっている。すなわち、電源ＶＤＤとノード▲２▼との間にＰＭＯＳトランジスタＱｐ１５が接続され、そのゲートがリセット端子２１に接続されることで、リセット回路２２を構成している。
【００３６】
そして、リセット端子２１には、リセット信号Ｒｅｓｅｔが与えられるようになっている。ここで、リセット信号Ｒｅｓｅｔとしては、図７のタイミングチャートに示すように、電源電圧ＶＤＤよりも遅れたタイミングで立ち上がる信号を用いるようにする。このリセット信号Ｒｅｓｅｔは、例えば図８に示すように、電源電圧ＶＤＤをＲＣ積分回路２３で積分することによって簡単に生成することが可能である。
【００３７】
このように、図５の回路にさらにリセット回路２２を付加し、このリセット回路２２に対して電源電圧ＶＤＤよりも遅れたタイミングで立ち上がるリセット信号Ｒｅｓｅｔを与えるようにすることにより、電源立ち上げ時のＣＭＯＳラッチセル１０内の初期値を決定することができる。このリセット動作により、本例の場合は、図７のタイミングチャートから明らかなように、電源立ち上げ時の初期状態でノード▲２▼の電位が“Ｈ”レベルとなり、出力信号ｏｕｔが“Ｌ”レベルとなる。
【００３８】
図９は、本発明の第２実施形態に係るレベルシフト回路の構成の一例を示す回路図である。この第２実施形態に係るレベルシフト回路は、各々のゲートおよびドレインが共通に接続されたＮＭＯＳトランジスタＱｎ３１およびＰＭＯＳトランジスタＱｐ３１からなるＣＭＯＳインバータ３１と、各々のゲートおよびドレインが共通に接続されたＮＭＯＳトランジスタＱｎ３２およびＰＭＯＳトランジスタＱｐ３２からなるＣＭＯＳインバータ３２とが、電源ＶＤＤとグランドとの間に互いに並列に接続されてなるＣＭＯＳラッチセル３０を基本回路とした構成となっている。
【００３９】
このＣＭＯＳラッチセル３０において、ＣＭＯＳインバータ３１の入力端、即ちＭＯＳトランジスタＱｎ３１，Ｑｐ３１のゲート共通接続点と、ＣＭＯＳインバータ３２の出力端、即ちＭＯＳトランジスタＱｎ３２，Ｑｐ３２のドレイン共通接続点とが接続され、さらにＣＭＯＳインバータ３２の入力端、即ちＭＯＳトランジスタＱｎ３２，Ｑｐ３２のゲート共通接続点とＣＭＯＳインバータ３１の出力端、即ちＭＯＳトランジスタＱｎ３１，Ｑｐ３１のドレイン共通接続点とが接続されている。
【００４０】
また、ＣＭＯＳインバータ３１の入力端と第１回路入力端子３３との間に抵抗素子Ｒ３１が、ＣＭＯＳインバータ３２の入力端と第２回路入力端子３４との間に抵抗素子Ｒ３２がそれぞれ接続されている。ＣＭＯＳインバータ３２の入力端と第１回路出力端子３５との間にインバータ３７が、ＣＭＯＳインバータ３１の入力端と第２回路出力端子３６との間にインバータ３８がそれぞれ接続されている。
【００４１】
上記構成の第２実施形態に係るレベルシフト回路において、第１回路入力端子３３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子３４には入力信号ｉｎ１の反転の信号ｉｎ２が入力されるものとする。
【００４２】
ここで、例えば、入力信号ｉｎ１が論理“１”、入力信号ｉｎ２が論理“０”の場合の回路動作を例にとると、ＣＭＯＳラッチセル３０において、ＮＭＯＳトランジスタＱｎ３１がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ３１→ＮＭＯＳトランジスタＱｎ３１→グランドの経路で電流が流れ、同時にＰＭＯＳトランジスタＱｐ３２がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ３２→抵抗素子Ｒ３１→第２回路入力端子３３の経路で電流が流れる。
【００４３】
このとき、抵抗素子Ｒ３１で電圧降下が生じ、その電圧降下分だけＣＭＯＳインバータ３１の入力端の電位が上昇する。すなわち、ＣＭＯＳインバータ３１の入力電位は、大きくＤＣシフトする。一方、ＣＭＯＳインバータ３２の入力電位は、ＰＭＯＳトランジスタＱｐ３１から流れ出る電流が少ないため、ほとんどＤＣシフトしない。
【００４４】
これにより、ＣＭＯＳインバータ３１，３２の各入力端では入力信号ｉｎ１，ｉｎ２の振幅差よりも大きな振幅差が得られることになる。そして、ＣＭＯＳインバータ３２の入力端の電位はインバータ３７で反転されて第１回路出力端子３５からＶＤＤの振幅の出力信号ｏｕｔとして導出され、ＣＭＯＳインバータ３１の入力端の電位はインバータ３８で反転されて第２回路出力端子３６から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００４５】
上述した回路動作により、第１実施形態に係るレベルシフトレジスタ回路の回路動作の場合と同様に、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされて導出されることになる。また、入力信号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”のときには、上述した動作と全く逆の動作によってレベルシフトが行われることになる。
【００４６】
なお、第２実施形態に係るレベルシフト回路の場合にも、入力信号ｉｎ２の代わりに、０Ｖから電源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅｆとして用いることが可能であり、また非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔのうちのいずれか一方のみを導出する構成とすることが可能である。
【００４７】
図１０は、第２実施形態に係るレベルシフト回路の変形例を示す回路図であり、図中、図９と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図９の抵抗素子Ｒ３１，Ｒ３２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳトランジスタＱｎ３３，Ｑｎ３４を用いた構成となっている。このように、抵抗素子Ｒ３１，Ｒ３２をトランジスタで実現した場合にも、その回路の動作は図９の回路の場合と同じである。また、この図１０の回路についても、図５や図６の変形例と同様の変形が可能である。
【００４８】
図１１は、本発明に係るシフトレジスタの構成を示すブロック図である。ここでは、簡単のために、転送段が３段のシフトレジスタの例を示している。すなわち、３個のＤ‐ＦＦ（フリップフロップ）４１，４２，４３が縦続接続されている。そして、初段のＤ‐ＦＦ４１のＤ（データ）入力側にレベルシフト回路４４が設けられ、また各段のＤ‐ＦＦ４１，４２，４３の各ＣＫ（クロック）入力側にそれぞれレベルシフト回路４５，４６，４７が設けられている。
【００４９】
レベルシフト回路４４は、例えば３Ｖ程度の振幅の互いに逆相のスタート信号ＳＴ，ＸＳＴを電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを初段のＤ‐ＦＦ４１のＤ入力として与えるためのものである。レベルシフト回路４６，４７，４８は、例えば３Ｖ程度の振幅の互いに逆相のクロック信号ＣＫ，ＸＣＫを電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを各段のＤ‐ＦＦ４１，４２，４３の各ＣＫ入力として与えるためのものである。
【００５０】
上記構成のシフトレジスタにおいて、レベルシフト回路４４，４５，４６，４７として、例えば図５に示した構成のレベルシフト回路を用いている。そして、レベルシフト回路４４には、スタート信号ＳＴ，ＸＳＴが入力信号ｉｎ１，ｉｎ２として入力され、電源電圧ＶＤＤがコントロール信号ＣＮＴＬとして入力される。すなわち、レベルシフト回路４４は、コントロール信号ＣＮＴＬが電源電圧ＶＤＤであることにより、当該回路は常時アクティブの状態にあるため、レベルシフタとしてのみ機能することになる。
【００５１】
一方、レベルシフト回路４５，４６，４７には、クロック信号ＣＫ，ＸＣＫが入力信号ｉｎ１，ｉｎ２として入力され、自段のシフトパルス（Ｑ出力）と前段のシフトパルス（自段のＤ入力）を２入力とするＯＲゲート４８，４９，５０の各出力がコントロール信号ＣＮＴＬとして入力される。すなわち、レベルシフト回路４５，４６，４７は、自段のＤ‐ＦＦ４１，４２，４３がシフト動作を行うときにのみ、即ち低電圧振幅のクロック信号ＣＫ，ＸＣＫを転送に必要なときにのみレベルシフトを行い、それ以外のときにはクロック信号ＣＫ，ＸＣＫをラッチして転送させないようにするラッチ兼用型として機能することになる。
【００５２】
このように、シフトレジスタにおいて、レベルシフト回路４４，４５，４６，４７として、図５に示した構成のレベルシフト回路を用いることにより、当該レベルシフト回路は低電圧振幅のスタート信号ＳＴ，ＸＳＴやクロック信号ＣＫ，ＸＣＫに対して安定したレベルシフト動作を高速にて実現できるため、Ｄ‐ＦＦ４１，４２，４３を閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた場合であっても、安定した高速転送動作を実現できることになる。
【００５３】
なお、本例では、レベルシフト回路４４，４５，４６，４７として、図５に示した構成のレベルシフト回路を用いるとしたが、これに限られるものではなく、図１、図４、図６、図９および図１０に示した構成のレベルシフト回路を用いることも可能であり、上記の場合と同様の作用効果を得ることができる。
【００５４】
以上説明した本発明に係るシフトレジスタは、例えば、各画素のスイッチング素子としてポリシリコンＴＦＴが２次元マトリクス状に配置されたガラス基板上に、デジタルインターフェース駆動回路をポリシリコンＴＦＴで画素部と一体形成してなるいわゆる駆動回路一体型液晶表示装置において、その水平駆動系の水平シフトレジスタとして用いられる。図１２に、駆動回路一体型液晶表示装置の構成の一例を示す。
【００５５】
図１２において、画素が２次元マトリクス状に配置されてなる有効画素領域５１の例えば上側に水平駆動系５２が配され、また例えば左側に垂直駆動系５３が配され、ポリシリコンＴＦＴで有効画素領域５１と共にガラス基板上に一体形成された構成となっている。水平駆動系５２は、水平シフトレジスタ５２１、サンプリング＆第１ラッチ回路５２２、第２ラッチ回路５２３およびＤＡ（デジタルアナログ）コンバータ５２４によって構成されている。垂直駆動系５３は、シフトレジスタを含む垂直ドライバ５３１によって構成されている。
【００５６】
水平駆動系５２において、水平シフトレジスタ５２１には、水平転送パルスとして水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫが与えられる。すると、水平シフトレジスタ５２１は、水平スタートパルスＨＳＴに応答して水平クロックパルスＨＣＫの周期で各段から順次シフトパルスを出力することによって水平走査を行う。サンプリング＆第１ラッチ回路５２２は、水平シフトレジスタ５２１から出力されるシフトパルスに応答してデジタルデータを順次サンプリングし、さらにサンプリングしたデータを有効画素領域５１の各コラム線ごとにラッチする。
【００５７】
第２ラッチ回路５２３は、サンプリング＆第１ラッチ回路５２２でラッチされたコラム線に対応するラッチデータを、１Ｈ（Ｈは水平走査期間）周期で与えられるラッチ信号に応答して１Ｈごとに再ラッチする。ＤＡコンバータ５２４は、第２ラッチ回路５２３に再ラッチされたデジタルデータを各コラム線ごとにアナログ信号に変換し、このアナログ信号を対応するコラム線に供給する。
【００５８】
上記構成の駆動回路一体型液晶表示装置において、水平駆動系５２の水平シフトレジスタ５２１として、図１１に示した構成のシフトレジスタが用いられるのである。このように、小面積で実現でき、低消費電力のシフトレジスタを搭載することにより、当該シフトレジスタを含む水平駆動系５２や垂直駆動系５３などの駆動回路を、有効画素領域５１と同一基板上に作成する際に、当該駆動回路を配する有効画素領域５１の周辺領域（額縁）を狭くできるとともに、低消費電力の駆動回路一体型液晶表示装置を実現できることになる。
【００５９】
また、このシフトレジスタは、先述したことから明らかなように、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定した高速転送動作を実現できるため、デジタルインターフェース駆動回路をＴＦＴで有効画素領域５１と一体形成した駆動回路一体型液晶表示装置において、その水平駆動系５２の水平シフトレジスタ５２１として用いて有用なものとなる。
【００６０】
なお、本例では、本発明に係るレベルシフト回路をシフトレジスタに、またこのシフトレジスタを、駆動回路一体型液晶表示装置における水平駆動系の水平シフトレジスタとして用いた場合を例にとって説明したが、これに限られるものではなく、本発明に係るレベルシフト回路を液晶表示装置におけるシフトレジスタ以外の単独のレベルシフト回路として用いることも可能であり、シリコン基板上に形成されたＴＦＴを用いた回路、さらにはＴＦＴに限らず閾値Ｔｔｈの大きなデバイスを用いた回路全般に対して適用可能である。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ第１の抵抗素子を挿入し、この第１の抵抗素子によって２つの入力信号をＤＣシフトさせてＣＭＯＳラッチセルの２つの入力部に与えるようにするとともに、ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ第２の抵抗素子を挿入し、この第２の抵抗素子によって２つの入力部をバイアスすることによってＣＭＯＳラッチセルを構成する２つのＣＭＯＳインバータの動作点をより明確にするようにしたことにより、ＣＭＯＳラッチセルを構成する各トランジスタをオンさせるのに十分な電圧が得られるため、閾値Ｖｔｈが大きいデバイスを用いた場合であっても、小面積、低消費電力にて安定したレベルシフト動作を実現できることになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るレベルシフト回路の構成の一例を示す回路図である。
【図２】本発明の第１実施形態に係るレベルシフト回路の回路動作を説明するためのタイミングチャートである。
【図３】直流電圧を基準電圧とした場合のタイミングチャートである。
【図４】本発明の第１実施形態に係るレベルシフト回路の変形例を示す回路図である。
【図５】本発明の第１実施形態に係るレベルシフト回路の他の変形例を示す回路図である。
【図６】本発明の第１実施形態に係るレベルシフト回路のさらに他の変形例を示す回路図である。
【図７】リセット回路を付加した場合の回路動作を説明するためのタイミングチャートである。
【図８】リセット信号を生成する回路例を示す回路図である。
【図９】本発明の第２実施形態に係るレベルシフト回路の構成の一例を示す回路図である。
【図１０】本発明の第２実施形態に係るレベルシフト回路の変形例を示す回路図である。
【図１１】本発明に係るシフトレジスタの構成を示すブロック図である。
【図１２】本発明に係る駆動回路一体型液晶表示装置の構成の一例を示すブロック図である。
【図１３】従来例１の回路図である。
【図１４】従来例２の回路図である。
【図１５】従来例５の回路図である。
【符号の説明】
１０，３０…ＣＭＯＳラッチセル、１１，１２，３１，３２…ＣＭＯＳインバータ、２２…リセット回路、２３…ＲＣ積分回路、Ｒ１１〜Ｒ１４、Ｒ３１，Ｒ３２…抵抗素子、４１〜４３…Ｄ‐ＦＦ（フリップフロップ）、４４〜４７…レベルシフト回路、５１…有効画素領域、５２…水平駆動系、５３…垂直駆動系、５２１…水平シフトレジスタ
【発明の属する技術分野】
本発明は、レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置に関し、特にＣＭＯＳラッチセルを基本構成とするレベルシフト回路、このレベルシフト回路を各転送段のクロック信号のレベルシフトに用いたシフトレジスタ、およびこのレベルシフト回路もしくはシフトレジスタを走査系の構成回路の一つとして搭載したいわゆる駆動回路一体型液晶表示装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳで構成されるレベルシフト回路の従来例１を図１３に示す。この従来例１に係るレベルシフト回路は、入力信号ｉｎ１をゲート入力とし、ソースがグランドに接続されたＮチャネルＭＯＳ（以下、単にＮＭＯＳと記す）トランジスタＱｎ１０１と、入力信号ｉｎ２をゲート入力とし、ソースがグランドに接続されたＮＭＯＳトランジスタＱｎ１０２と、ＮＭＯＳトランジスタＱｎ１０１のドレインと電源ＶＤＤとの間に接続され、ゲートがＮＭＯＳトランジスタＱｎ１０２のドレインに接続されたＰチャネルＭＯＳ（以下、単にＰＭＯＳと記す）トランジスタＱｐ１０１と、ＮＭＯＳトランジスタＱｎ１０２のドレインと電源ＶＤＤとの間に接続され、ゲートがＮＭＯＳトランジスタＱｎ１０１のドレインに接続されたＰＭＯＳトランジスタＱｐ１０２とを有するＣＭＯＳラッチセル１０１を基本構成としている。
【０００３】
上記構成の従来例１に係るレベルシフト回路において、ｉｎ１として例えば３Ｖの低電圧振幅の信号が入力され、ｉｎ２として入力信号ｉｎ１の反転信号が入力されるものとする。この３Ｖの低電圧振幅の入力信号ｉｎ１，ｉｎ２は、回路の電源電圧ＶＤＤを振幅とする信号としてＮＭＯＳトランジスタＱｎ１０１，Ｑｎ１０２の各ドレインに現れる。そして、ＮＭＯＳトランジスタＱｎ１０１，Ｑｎ１０２の各ドレイン出力が、インバータ１０２を経て出力信号ｏｕｔおよびインバータ１０３を経て出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。これにより、例えば３Ｖの低電圧振幅の信号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤの高電圧振幅の信号ｏｕｔ，ｘｏｕｔにレベルシフトされる。
【０００４】
図１４に、レベルシフト回路の従来例２を示す。この従来例２に係るレベルシフト回路は、入力信号ｉｎ１をゲート入力とし、ソースがグランドに接続されたＮＭＯＳトランジスタＱｎ２０１と、入力信号ｉｎ２をゲート入力とし、ソースがグランドに接続されたＮＭＯＳトランジスタＱｎ２０２と、ＮＭＯＳトランジスタＱｎ２０１のドレインと電源ＶＤＤとの間に接続されたダイオード接続のＰＭＯＳトランジスタＱｐ２０１と、ＮＭＯＳトランジスタＱｎ２０２のドレインと電源ＶＤＤとの間に接続され、ＰＭＯＳトランジスタＱｐ２０１とゲートが共通に接続されたＰＭＯＳトランジスタＱｐ２０２とを有する差動アンプ構成のＣＭＯＳラッチセル２０１を基本構成としている。
【０００５】
上記構成の従来例２に係るレベルシフト回路において、ｉｎ１として例えば３Ｖの低電圧振幅の信号が入力され、ｉｎ２として入力信号ｉｎ１の反転信号が入力されるものとする。この３Ｖの低電圧振幅の入力信号ｉｎ１は、回路の電源電圧ＶＤＤを振幅とする信号としてＮＭＯＳトランジスタＱｎ２０２のドレインに現れる。そして、ＮＭＯＳトランジスタＱｎ２０２のドレイン出力が、インバータ２０２を経て出力信号ｏｕｔとして導出される。これにより、例えば３Ｖの低電圧振幅の信号ｉｎ１が、電源電圧ＶＤＤの高電圧振幅の信号ｏｕｔにレベルシフトされる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来例１，２に係るレベルシフト回路では、入力信号ｉｎ１，ｉｎ２の振幅として、ＮＭＯＳトランジスタＱｎ１０１，Ｑｎ２０１もしくはＮＭＯＳトランジスタＱｎ１０２，Ｑｎ２０２をオンさせるために十分な電圧、即ちこれらトランジスタの閾値Ｖｔｈ以上であることが要求され、この条件が得られない場合には、レベルシフト回路が動作しないことになる。したがって、例えば３Ｖ程度のＣＭＯＳ‐ＬＳＩの出力信号を、閾値Ｖｔｈの大きなＴＦＴ（thin film transistor；薄膜トランジスタ）を用いて構成されたレベルシフト回路の入力とし、当該回路で必要とされる高電圧にレベルシフトしようとする際に、安定したレベルシフト動作を行えない場合が生ずるという問題がある。
【０００７】
また、従来例２に係るレベルシフト回路は、従来例１に係るレベルシフト回路に比べて、小面積で構成できかつ動作が高速であるという利点を持つ反面、ＰＭＯＳトランジスタＱｐ２０１，Ｑｐ２０２がカレントミラー回路を構成していることから、ＮＭＯＳトランジスタＱｎ２０２がオンしたときにＰＭＯＳトランジスタＱｐ２０１，Ｑｐ２０２に共に電流が流れることになるため、消費電流が大きいという欠点を有している。
【０００８】
ＴＦＴによるレベルシフト回路としては、上記の問題を解決するために、図１５に示す回路構成のものが提案されている。この従来例３に係るレベルシフト回路は、ＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２およびＰＭＯＳトランジスタＱｐ３０１，Ｑｐ３０２からなる差動アンプ構成のＣＭＯＳラッチセル３０１を基本構成とし、入力信号ｉｎ１，ｉｎ２をそのままＣＭＯＳラッチセル（差動アンプ）３０１のＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２のゲート入力とせず、これらトランジスタの閾値Ｖｔｈ以上にＤＣシフトさせてからゲート入力とする構成を採っている。
【０００９】
すなわち、入力信号ｉｎ１，ｉｎ２は、ＮＭＯＳトランジスタＱｎ３０３，Ｑｎ３０４を介してＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２の各ゲートに入力されるようになっている。また同時に、入力信号ｉｎ１，ｉｎ２の確実な比較を行うために、ＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２の各ソースに、それらのゲート入力と逆極性の信号、即ち入力信号ｉｎ２，ｉｎ１を入力するようにしている。ＮＭＯＳトランジスタＱｎ３０３，Ｑｎ３０４は、ダイオード接続のＮＭＯＳトランジスタＱｎ３０５とゲートが共通に接続されることによってカレントミラー回路を構成している。
【００１０】
また、ＮＭＯＳトランジスタＱｎ３０３，Ｑｎ３０４，Ｑｎ３０５の各ドレインと電源ＶＤＤとの間には、ＰＭＯＳトランジスタＱｐ３０３，Ｑｐ３０４，Ｑｐ３０５が接続されている。これらＰＭＯＳトランジスタＱｐ３０３，Ｑｐ３０４，Ｑｐ３０５は、ダイオード接続のＰＭＯＳトランジスタＱｐ３０６とゲートが共通に接続されることによってカレントミラー回路を構成している。ＮＭＯＳトランジスタＱｎ３０５のソースは直接グランドに接続され、ＰＭＯＳトランジスタＱｐ３０６は電流源Ｉを介してグランドに接続されている。
【００１１】
上述したように、従来例３に係るレベルシフト回路では、入力信号ｉｎ１，ｉｎ２をＤＣシフトさせてからＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２の各ゲート入力とすることにより、閾値Ｖｔｈの大きいＴＦＴによるレベルシフト回路においても、入力信号ｉｎ１，ｉｎ２の振幅がＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２をオンさせるために十分な電圧であること、という条件を満たすことができるため、安定したレベルシフト動作を実現できる。しかしながらその反面、回路のダイナミックレンジを確保するために電源電圧ＶＤＤを下げるのが難しく、結果として、ＴＦＴ回路システムの低消費電力化が困難になるという問題がある。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、閾値Ｖｔｈが大きいデバイスを用いた回路であっても、安定したレベルシフト動作を高速にて実現できるとともに、低消費電力化および小面積化が可能なレベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によるレベルシフト回路は、ＣＭＯＳラッチセルを基本構成とし、低電圧振幅の信号を高電圧振幅の信号に変換するレベルシフト回路であって、ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ第１の抵抗素子が挿入され、ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ第２の抵抗素子が挿入された構成となっている。
【００１４】
本発明によるシフトレジスタは、複数段の転送段からなり、スタート信号をレベルシフトして初段の転送段に供給する第１のレベルシフト回路と、クロック信号をレベルシフトして各段の転送段に供給する第２のレベルシフト回路とを有するシフトレジスタであって、第１，第２のレベルシフト回路として、上記構成のレベルシフト回路を用いている。
【００１５】
本発明による液晶表示装置は、走査系を含む駆動回路を画素部と同一基板上に一体形成してなる駆動回路一体型液晶表示装置であって、走査系の構成回路の一つを、上記構成のレベルシフト回路もしくはシフトレジスタを用いて構成している。
【００１６】
上記構成のレベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置において、ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ挿入された第１の抵抗素子は、２つの入力信号をそれぞれＤＣシフトしてＣＭＯＳラッチセルの２つの入力部に与える。このＤＣシフトにより、ＣＭＯＳラッチセルを構成する各トランジスタをオンさせるのに十分な電圧が得られる。したがって、閾値Ｖｔｈが大きなデバイスを用いた回路にも対応可能となる。また、ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ挿入された第２の抵抗素子は、２つの入力部をバイアスすることで、ＣＭＯＳラッチセルを構成する２つのＣＭＯＳインバータの動作点をより明確にする。これにより、安定したレベルシフト動作を実現する。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１８】
図１は、本発明の第１実施形態に係るレベルシフト回路の構成の一例を示す回路図である。この第１実施形態に係るレベルシフト回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１１およびＰＭＯＳトランジスタＱｐ１１からなるＣＭＯＳインバータ１１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１２およびＰＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバータ１２とが、電源ＶＤＤとグランドとの間に互いに並列に接続されてなるＣＭＯＳラッチセル１０を基本構成としている。
【００１９】
このＣＭＯＳラッチセル１０において、ＣＭＯＳインバータ１１の入力端、即ちＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通接続点と、ＣＭＯＳインバータ１２の出力端、即ちＭＯＳトランジスタＱｎ１２，Ｑｐ１２のドレイン共通接続点とが接続され、さらにＣＭＯＳインバータ１２の入力端、即ちＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通接続点とＣＭＯＳインバータ１１の出力端、即ちＭＯＳトランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点とが接続されている。
【００２０】
また、ＣＭＯＳインバータ１１の入力端と第１回路入力端子１３との間に抵抗素子Ｒ１１が、ＣＭＯＳインバータ１２の入力端と第２回路入力端子１４との間に抵抗素子Ｒ１２がそれぞれ接続されている。さらに、ＣＭＯＳインバータ１１の入力端と電源ＶＤＤとの間に抵抗素子Ｒ１３が、ＣＭＯＳインバータ１２の入力端と電源ＶＤＤとの間に抵抗素子Ｒ１４がそれぞれ接続されている。また、抵抗素子Ｒ１２，Ｒ１４の共通接続点であるノード▲２▼と第１回路出力端子１５との間にインバータ１７が、抵抗素子Ｒ１１，Ｒ１２の共通接続点であるノード▲１▼と第２回路出力端子１６との間にインバータ１８がそれぞれ接続されている。
【００２１】
上記構成の第１実施形態に係るレベルシフト回路において、第１回路入力端子１３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子１４には入力信号ｉｎ１の反転の信号ｉｎ２が入力されるものとする。
【００２２】
ここで、例えば、入力信号ｉｎ１が論理“１”（＝Ｖｐ）、入力信号ｉｎ２が論理“０”（＝０Ｖ）の場合の回路動作を例にとって図２のタイミングを用いて説明すると、ＣＭＯＳラッチセル１０において、ＮＭＯＳトランジスタＱｎ１１がオン状態となるため、電源ＶＤＤ→抵抗素子Ｒ１４→ノード▲２▼→ＮＭＯＳトランジスタＱｎ１１→グランドの経路で電流が流れ、同時にＰＭＯＳトランジスタＱｐ１２がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ１２→ノード▲１▼→抵抗素子Ｒ１１→第２回路入力端子１３の経路で電流が流れる。
【００２３】
このとき、抵抗素子Ｒ１１，Ｒ１４で電圧降下が生じ、その電圧降下分だけノード▲１▼，▲２▼の電位が上昇する。すなわち、ノード▲１▼，▲２▼の電位は、ＤＣシフトする。ここで、ノード▲１▼の方がノード▲２▼よりもシフト量が大きいため、ノード▲１▼，▲２▼では入力信号ｉｎ１，ｉｎ２の振幅差よりも大きな振幅差が得られることになる。
【００２４】
また、抵抗素子Ｒ１３，Ｒ１４は、ノード▲１▼，▲２▼をバイアスすることにより、ＣＭＯＳインバータ１１，１２の動作点をより明確にする作用をなす。そして、ノード▲２▼の電位はインバータ１７で反転されて第１回路出力端子１５からＶＤＤの振幅の出力信号ｏｕｔとして導出され、ノード▲１▼の電位はインバータ１８で反転されて第２回路出力端子１６から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００２５】
上述した回路動作によって、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされて導出されることになる。また、入力信号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”のときには、上述した動作と全く逆の動作によってレベルシフト動作が行われることになる。
【００２６】
このように、ＣＭＯＳラッチセル１０の２つの入力部、即ちＣＭＯＳインバータ１１，１２の各入力端と２つの入力信号源、即ち入力信号ｉｎ１，ｉｎ２が入力される２つの回路入力端子１３，１４との間に抵抗素子Ｒ１１，Ｒ１２を接続し、入力信号ｉｎ１，ｉｎ２をＤＣシフトしてＣＭＯＳラッチセル１０の２つの入力部に与えるようにしたことにより、ＣＭＯＳラッチセル１０を構成する各トランジスタをオンさせるのに十分な電圧を得ることができるため、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定したレベルシフト動作を高速にて実現できる。
【００２７】
しかも、ＣＭＯＳラッチセル１０の基本回路に対して抵抗素子を付加するのみで良いため小面積で実現できるとともに、電源電圧ＶＤＤを下げてもレベルシフト動作を確実に行うことができるため低消費電力化を図ることができる。さらには、ＣＭＯＳラッチセル１０の２つの入力部と電源ＶＤＤとの間にも抵抗素子Ｒ１３，Ｒ１４を接続し、ノード▲１▼，▲２▼をバイアスするようにしたことにより、ＣＭＯＳインバータ１１，１２の動作点をより明確にすることができるので、より安定したレベルシフト動作を実現できる。
【００２８】
なお、第１実施形態に係るレベルシフト回路では、入力信号ｉｎ２として、入力信号ｉｎ１の反転信号を入力とするとしたが、入力信号ｉｎ１の論理を判別することができれば良い訳であるから、必ずしも反転信号である必要はなく、０Ｖから電源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅｆとして用いるようにすることも可能である。図３に、入力信号ｉｎ２として基準電圧Ｖｒｅｆ（０≦Ｖｒｅｆ≦ＶＤＤ）を入力した場合のタイミングチャートを示す。
【００２９】
また、図１の回路例では、非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成となっているが、いずれか一方の出力信号のみを導出する構成であっても良い。この場合には、２つのインバータ１７，１８のうちの一方が不要になる。
【００３０】
図４は、第１実施形態に係るレベルシフト回路の変形例を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１の抵抗素子Ｒ１１，Ｒ１２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４を用い、抵抗素子Ｒ１３，Ｒ１４として、各ゲートがグランドに接続されたＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４を用いた構成となっている。
【００３１】
このように、抵抗素子Ｒ１１〜Ｒ１４をトランジスタで実現した場合にも、その回路の動作は図１の回路の場合と同じである。また、タイミング例についても図２および図３と同じである。なお、本変形例では、抵抗素子Ｒ１１，Ｒ１２をＮＭＯＳで、抵抗素子Ｒ１３，Ｒ１４をＰＭＯＳで実現しているが、これら抵抗素子と等価な形になるようにトランジスタを配置すれば、各トランジスタの極性はどちらでも構わない。
【００３２】
図５は、第１実施形態に係るレベルシフト回路の他の変形例を示す回路図であり、図４と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図４の回路において、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４およびＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬによってスイッチングする構成となっている。すなわち、図示せぬ制御回路から制御端子２０に入力されるアクティブ“Ｈ”のコントロール信号ＣＮＴＬが、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４の各ゲートに印加されるとともに、インバータ１９で反転されてＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４の各ゲートに印加されるようになっている。
【００３３】
このように、ＣＭＯＳラッチセル１０の各トランジスタＱｎ１３，Ｑｎ１４，Ｑｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬによってスイッチングする構成をとることで、本レベルシフト回路をレベルシフトの必要なときにのみアクティブにし、レベルシフトの必要のないときにはデータ、即ち入力信号ｉｎ１，１ｎ２の論理状態を保持する、いわゆるラッチ兼用型のレベルシフト回路を実現できることになる。
【００３４】
なお、本例では、抵抗素子Ｒ１１〜Ｒ１４をトランジスタで実現した場合において、これらトランジスタをスイッチング制御するとしたが、抵抗素子Ｒ１１〜Ｒ１４として有限の抵抗値を持つスイッチを用い、これらスイッチをスイッチング制御するようにしても、同様の作用効果を得ることができる。
【００３５】
図６は、第１実施形態に係るレベルシフト回路のさらに他の変形例を示す回路図であり、図５と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図５の回路にさらにＣＭＯＳラッチセル１０の初期値を決めるためのリセット回路を付加した構成となっている。すなわち、電源ＶＤＤとノード▲２▼との間にＰＭＯＳトランジスタＱｐ１５が接続され、そのゲートがリセット端子２１に接続されることで、リセット回路２２を構成している。
【００３６】
そして、リセット端子２１には、リセット信号Ｒｅｓｅｔが与えられるようになっている。ここで、リセット信号Ｒｅｓｅｔとしては、図７のタイミングチャートに示すように、電源電圧ＶＤＤよりも遅れたタイミングで立ち上がる信号を用いるようにする。このリセット信号Ｒｅｓｅｔは、例えば図８に示すように、電源電圧ＶＤＤをＲＣ積分回路２３で積分することによって簡単に生成することが可能である。
【００３７】
このように、図５の回路にさらにリセット回路２２を付加し、このリセット回路２２に対して電源電圧ＶＤＤよりも遅れたタイミングで立ち上がるリセット信号Ｒｅｓｅｔを与えるようにすることにより、電源立ち上げ時のＣＭＯＳラッチセル１０内の初期値を決定することができる。このリセット動作により、本例の場合は、図７のタイミングチャートから明らかなように、電源立ち上げ時の初期状態でノード▲２▼の電位が“Ｈ”レベルとなり、出力信号ｏｕｔが“Ｌ”レベルとなる。
【００３８】
図９は、本発明の第２実施形態に係るレベルシフト回路の構成の一例を示す回路図である。この第２実施形態に係るレベルシフト回路は、各々のゲートおよびドレインが共通に接続されたＮＭＯＳトランジスタＱｎ３１およびＰＭＯＳトランジスタＱｐ３１からなるＣＭＯＳインバータ３１と、各々のゲートおよびドレインが共通に接続されたＮＭＯＳトランジスタＱｎ３２およびＰＭＯＳトランジスタＱｐ３２からなるＣＭＯＳインバータ３２とが、電源ＶＤＤとグランドとの間に互いに並列に接続されてなるＣＭＯＳラッチセル３０を基本回路とした構成となっている。
【００３９】
このＣＭＯＳラッチセル３０において、ＣＭＯＳインバータ３１の入力端、即ちＭＯＳトランジスタＱｎ３１，Ｑｐ３１のゲート共通接続点と、ＣＭＯＳインバータ３２の出力端、即ちＭＯＳトランジスタＱｎ３２，Ｑｐ３２のドレイン共通接続点とが接続され、さらにＣＭＯＳインバータ３２の入力端、即ちＭＯＳトランジスタＱｎ３２，Ｑｐ３２のゲート共通接続点とＣＭＯＳインバータ３１の出力端、即ちＭＯＳトランジスタＱｎ３１，Ｑｐ３１のドレイン共通接続点とが接続されている。
【００４０】
また、ＣＭＯＳインバータ３１の入力端と第１回路入力端子３３との間に抵抗素子Ｒ３１が、ＣＭＯＳインバータ３２の入力端と第２回路入力端子３４との間に抵抗素子Ｒ３２がそれぞれ接続されている。ＣＭＯＳインバータ３２の入力端と第１回路出力端子３５との間にインバータ３７が、ＣＭＯＳインバータ３１の入力端と第２回路出力端子３６との間にインバータ３８がそれぞれ接続されている。
【００４１】
上記構成の第２実施形態に係るレベルシフト回路において、第１回路入力端子３３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子３４には入力信号ｉｎ１の反転の信号ｉｎ２が入力されるものとする。
【００４２】
ここで、例えば、入力信号ｉｎ１が論理“１”、入力信号ｉｎ２が論理“０”の場合の回路動作を例にとると、ＣＭＯＳラッチセル３０において、ＮＭＯＳトランジスタＱｎ３１がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ３１→ＮＭＯＳトランジスタＱｎ３１→グランドの経路で電流が流れ、同時にＰＭＯＳトランジスタＱｐ３２がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ３２→抵抗素子Ｒ３１→第２回路入力端子３３の経路で電流が流れる。
【００４３】
このとき、抵抗素子Ｒ３１で電圧降下が生じ、その電圧降下分だけＣＭＯＳインバータ３１の入力端の電位が上昇する。すなわち、ＣＭＯＳインバータ３１の入力電位は、大きくＤＣシフトする。一方、ＣＭＯＳインバータ３２の入力電位は、ＰＭＯＳトランジスタＱｐ３１から流れ出る電流が少ないため、ほとんどＤＣシフトしない。
【００４４】
これにより、ＣＭＯＳインバータ３１，３２の各入力端では入力信号ｉｎ１，ｉｎ２の振幅差よりも大きな振幅差が得られることになる。そして、ＣＭＯＳインバータ３２の入力端の電位はインバータ３７で反転されて第１回路出力端子３５からＶＤＤの振幅の出力信号ｏｕｔとして導出され、ＣＭＯＳインバータ３１の入力端の電位はインバータ３８で反転されて第２回路出力端子３６から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００４５】
上述した回路動作により、第１実施形態に係るレベルシフトレジスタ回路の回路動作の場合と同様に、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされて導出されることになる。また、入力信号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”のときには、上述した動作と全く逆の動作によってレベルシフトが行われることになる。
【００４６】
なお、第２実施形態に係るレベルシフト回路の場合にも、入力信号ｉｎ２の代わりに、０Ｖから電源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅｆとして用いることが可能であり、また非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔのうちのいずれか一方のみを導出する構成とすることが可能である。
【００４７】
図１０は、第２実施形態に係るレベルシフト回路の変形例を示す回路図であり、図中、図９と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図９の抵抗素子Ｒ３１，Ｒ３２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳトランジスタＱｎ３３，Ｑｎ３４を用いた構成となっている。このように、抵抗素子Ｒ３１，Ｒ３２をトランジスタで実現した場合にも、その回路の動作は図９の回路の場合と同じである。また、この図１０の回路についても、図５や図６の変形例と同様の変形が可能である。
【００４８】
図１１は、本発明に係るシフトレジスタの構成を示すブロック図である。ここでは、簡単のために、転送段が３段のシフトレジスタの例を示している。すなわち、３個のＤ‐ＦＦ（フリップフロップ）４１，４２，４３が縦続接続されている。そして、初段のＤ‐ＦＦ４１のＤ（データ）入力側にレベルシフト回路４４が設けられ、また各段のＤ‐ＦＦ４１，４２，４３の各ＣＫ（クロック）入力側にそれぞれレベルシフト回路４５，４６，４７が設けられている。
【００４９】
レベルシフト回路４４は、例えば３Ｖ程度の振幅の互いに逆相のスタート信号ＳＴ，ＸＳＴを電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを初段のＤ‐ＦＦ４１のＤ入力として与えるためのものである。レベルシフト回路４６，４７，４８は、例えば３Ｖ程度の振幅の互いに逆相のクロック信号ＣＫ，ＸＣＫを電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを各段のＤ‐ＦＦ４１，４２，４３の各ＣＫ入力として与えるためのものである。
【００５０】
上記構成のシフトレジスタにおいて、レベルシフト回路４４，４５，４６，４７として、例えば図５に示した構成のレベルシフト回路を用いている。そして、レベルシフト回路４４には、スタート信号ＳＴ，ＸＳＴが入力信号ｉｎ１，ｉｎ２として入力され、電源電圧ＶＤＤがコントロール信号ＣＮＴＬとして入力される。すなわち、レベルシフト回路４４は、コントロール信号ＣＮＴＬが電源電圧ＶＤＤであることにより、当該回路は常時アクティブの状態にあるため、レベルシフタとしてのみ機能することになる。
【００５１】
一方、レベルシフト回路４５，４６，４７には、クロック信号ＣＫ，ＸＣＫが入力信号ｉｎ１，ｉｎ２として入力され、自段のシフトパルス（Ｑ出力）と前段のシフトパルス（自段のＤ入力）を２入力とするＯＲゲート４８，４９，５０の各出力がコントロール信号ＣＮＴＬとして入力される。すなわち、レベルシフト回路４５，４６，４７は、自段のＤ‐ＦＦ４１，４２，４３がシフト動作を行うときにのみ、即ち低電圧振幅のクロック信号ＣＫ，ＸＣＫを転送に必要なときにのみレベルシフトを行い、それ以外のときにはクロック信号ＣＫ，ＸＣＫをラッチして転送させないようにするラッチ兼用型として機能することになる。
【００５２】
このように、シフトレジスタにおいて、レベルシフト回路４４，４５，４６，４７として、図５に示した構成のレベルシフト回路を用いることにより、当該レベルシフト回路は低電圧振幅のスタート信号ＳＴ，ＸＳＴやクロック信号ＣＫ，ＸＣＫに対して安定したレベルシフト動作を高速にて実現できるため、Ｄ‐ＦＦ４１，４２，４３を閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた場合であっても、安定した高速転送動作を実現できることになる。
【００５３】
なお、本例では、レベルシフト回路４４，４５，４６，４７として、図５に示した構成のレベルシフト回路を用いるとしたが、これに限られるものではなく、図１、図４、図６、図９および図１０に示した構成のレベルシフト回路を用いることも可能であり、上記の場合と同様の作用効果を得ることができる。
【００５４】
以上説明した本発明に係るシフトレジスタは、例えば、各画素のスイッチング素子としてポリシリコンＴＦＴが２次元マトリクス状に配置されたガラス基板上に、デジタルインターフェース駆動回路をポリシリコンＴＦＴで画素部と一体形成してなるいわゆる駆動回路一体型液晶表示装置において、その水平駆動系の水平シフトレジスタとして用いられる。図１２に、駆動回路一体型液晶表示装置の構成の一例を示す。
【００５５】
図１２において、画素が２次元マトリクス状に配置されてなる有効画素領域５１の例えば上側に水平駆動系５２が配され、また例えば左側に垂直駆動系５３が配され、ポリシリコンＴＦＴで有効画素領域５１と共にガラス基板上に一体形成された構成となっている。水平駆動系５２は、水平シフトレジスタ５２１、サンプリング＆第１ラッチ回路５２２、第２ラッチ回路５２３およびＤＡ（デジタルアナログ）コンバータ５２４によって構成されている。垂直駆動系５３は、シフトレジスタを含む垂直ドライバ５３１によって構成されている。
【００５６】
水平駆動系５２において、水平シフトレジスタ５２１には、水平転送パルスとして水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫが与えられる。すると、水平シフトレジスタ５２１は、水平スタートパルスＨＳＴに応答して水平クロックパルスＨＣＫの周期で各段から順次シフトパルスを出力することによって水平走査を行う。サンプリング＆第１ラッチ回路５２２は、水平シフトレジスタ５２１から出力されるシフトパルスに応答してデジタルデータを順次サンプリングし、さらにサンプリングしたデータを有効画素領域５１の各コラム線ごとにラッチする。
【００５７】
第２ラッチ回路５２３は、サンプリング＆第１ラッチ回路５２２でラッチされたコラム線に対応するラッチデータを、１Ｈ（Ｈは水平走査期間）周期で与えられるラッチ信号に応答して１Ｈごとに再ラッチする。ＤＡコンバータ５２４は、第２ラッチ回路５２３に再ラッチされたデジタルデータを各コラム線ごとにアナログ信号に変換し、このアナログ信号を対応するコラム線に供給する。
【００５８】
上記構成の駆動回路一体型液晶表示装置において、水平駆動系５２の水平シフトレジスタ５２１として、図１１に示した構成のシフトレジスタが用いられるのである。このように、小面積で実現でき、低消費電力のシフトレジスタを搭載することにより、当該シフトレジスタを含む水平駆動系５２や垂直駆動系５３などの駆動回路を、有効画素領域５１と同一基板上に作成する際に、当該駆動回路を配する有効画素領域５１の周辺領域（額縁）を狭くできるとともに、低消費電力の駆動回路一体型液晶表示装置を実現できることになる。
【００５９】
また、このシフトレジスタは、先述したことから明らかなように、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定した高速転送動作を実現できるため、デジタルインターフェース駆動回路をＴＦＴで有効画素領域５１と一体形成した駆動回路一体型液晶表示装置において、その水平駆動系５２の水平シフトレジスタ５２１として用いて有用なものとなる。
【００６０】
なお、本例では、本発明に係るレベルシフト回路をシフトレジスタに、またこのシフトレジスタを、駆動回路一体型液晶表示装置における水平駆動系の水平シフトレジスタとして用いた場合を例にとって説明したが、これに限られるものではなく、本発明に係るレベルシフト回路を液晶表示装置におけるシフトレジスタ以外の単独のレベルシフト回路として用いることも可能であり、シリコン基板上に形成されたＴＦＴを用いた回路、さらにはＴＦＴに限らず閾値Ｔｔｈの大きなデバイスを用いた回路全般に対して適用可能である。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ第１の抵抗素子を挿入し、この第１の抵抗素子によって２つの入力信号をＤＣシフトさせてＣＭＯＳラッチセルの２つの入力部に与えるようにするとともに、ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ第２の抵抗素子を挿入し、この第２の抵抗素子によって２つの入力部をバイアスすることによってＣＭＯＳラッチセルを構成する２つのＣＭＯＳインバータの動作点をより明確にするようにしたことにより、ＣＭＯＳラッチセルを構成する各トランジスタをオンさせるのに十分な電圧が得られるため、閾値Ｖｔｈが大きいデバイスを用いた場合であっても、小面積、低消費電力にて安定したレベルシフト動作を実現できることになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るレベルシフト回路の構成の一例を示す回路図である。
【図２】本発明の第１実施形態に係るレベルシフト回路の回路動作を説明するためのタイミングチャートである。
【図３】直流電圧を基準電圧とした場合のタイミングチャートである。
【図４】本発明の第１実施形態に係るレベルシフト回路の変形例を示す回路図である。
【図５】本発明の第１実施形態に係るレベルシフト回路の他の変形例を示す回路図である。
【図６】本発明の第１実施形態に係るレベルシフト回路のさらに他の変形例を示す回路図である。
【図７】リセット回路を付加した場合の回路動作を説明するためのタイミングチャートである。
【図８】リセット信号を生成する回路例を示す回路図である。
【図９】本発明の第２実施形態に係るレベルシフト回路の構成の一例を示す回路図である。
【図１０】本発明の第２実施形態に係るレベルシフト回路の変形例を示す回路図である。
【図１１】本発明に係るシフトレジスタの構成を示すブロック図である。
【図１２】本発明に係る駆動回路一体型液晶表示装置の構成の一例を示すブロック図である。
【図１３】従来例１の回路図である。
【図１４】従来例２の回路図である。
【図１５】従来例５の回路図である。
【符号の説明】
１０，３０…ＣＭＯＳラッチセル、１１，１２，３１，３２…ＣＭＯＳインバータ、２２…リセット回路、２３…ＲＣ積分回路、Ｒ１１〜Ｒ１４、Ｒ３１，Ｒ３２…抵抗素子、４１〜４３…Ｄ‐ＦＦ（フリップフロップ）、４４〜４７…レベルシフト回路、５１…有効画素領域、５２…水平駆動系、５３…垂直駆動系、５２１…水平シフトレジスタ
Claims (27)
- ＣＭＯＳラッチセルを基本構成とし、低電圧振幅の信号を高電圧振幅の信号に変換するレベルシフト回路であって、
前記ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ第１の抵抗素子が挿入され、
前記ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ第２の抵抗素子が挿入されている
ことを特徴とするレベルシフト回路。 - 前記第１の抵抗素子がトランジスタによって実現されている
ことを特徴とする請求項１記載のレベルシフト回路。 - 前記第１，第２の抵抗素子がトランジスタによって実現されている
ことを特徴とする請求項１記載のレベルシフト回路。 - 前記第１，第２の抵抗素子として有限の抵抗値を持つスイッチを用い、前記スイッチがオン状態のときにのみレベルシフト動作を行い、それ以外のときにはラッチ動作を行う
ことを特徴とする請求項１記載のレベルシフト回路。 - 前記スイッチを必要なときのみオン状態する制御回路を有する
ことを特徴とする請求項４記載のレベルシフト回路。 - 前記ＣＭＯＳラッチセルの初期状態を決めるリセット回路を有する
ことを特徴とする請求項４記載のレベルシフト回路。 - 複数段の転送段からなり、スタート信号をレベルシフトして初段の転送段に供給する第１のレベルシフト回路と、クロック信号をレベルシフトして各段の転送段に供給する第２のレベルシフト回路とを有するシフトレジスタであって、
前記第１，第２のレベルシフト回路は、ＣＭＯＳラッチセルを基本構成とし、
前記ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ第１の抵抗素子が挿入され、
前記ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ第２の抵抗素子が挿入されている
ことを特徴とするシフトレジスタ。 - 前記第１の抵抗素子がトランジスタによって実現されている
ことを特徴とする請求項７記載のシフトレジスタ。 - 前記第１，第２の抵抗素子がトランジスタによって実現されている
ことを特徴とする請求項７記載のシフトレジスタ。 - 前記第１，第２の抵抗素子として有限の抵抗値を持つスイッチを用い、前記スイッチがオン状態のときにのみレベルシフト動作を行い、それ以外のときにはラッチ動作を行う
ことを特徴とする請求項７記載のシフトレジスタ。 - 前記スイッチを必要なときのみオン状態とする制御回路を有する
ことを特徴とする請求項１０記載のシフトレジスタ。 - 前記ＣＭＯＳラッチセルの初期状態を決めるリセット回路を有する
ことを特徴とする請求項１０記載のシフトレジスタ。 - ガラス基板上に形成された薄膜トランジスタを用いて作成されている
ことを特徴とする請求項７記載のシフトレジスタ。 - シリコン基板上に形成された薄膜トランジスタを用いて作成されている
ことを特徴とする請求項７記載のシフトレジスタ。 - 走査系を含む駆動回路を画素部と同一基板上に一体形成してなる液晶表示装置であって、
前記走査系を、複数段の転送段からなり、スタート信号をレベルシフトして初段の転送段に供給する第１のレベルシフト回路と、クロック信号をレベルシフトして各段の転送段に供給する第２のレベルシフト回路とを有するとともに、前記第１，第２のレベルシフト回路が、ＣＭＯＳラッチセルを基本構成とし、前記ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ第１の抵抗素子が挿入され、前記ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ第２の抵抗素子が挿入されているシフトレジスタを用いて構成した
ことを特徴とする液晶表示装置。 - 前記第１の抵抗素子がトランジスタによって実現されている
ことを特徴とする請求項１５記載の液晶表示装置。 - 前記第１，第２の抵抗素子がトランジスタによって実現されている
ことを特徴とする請求項１５記載の液晶表示装置。 - 前記第１，第２の抵抗素子として有限の抵抗値を持つスイッチを用い、前記スイッチがオン状態のときにのみレベルシフト動作を行い、それ以外のときにはラッチ動作を行う
ことを特徴とする請求項１５記載の液晶表示装置。 - 前記スイッチを必要なときのみオン状態とする制御回路を有する
ことを特徴とする請求項１８記載の液晶表示装置。 - 前記ＣＭＯＳラッチセルの初期状態を決めるリセット回路を有する
ことを特徴とする請求項１８記載の液晶表示装置。 - ＣＭＯＳラッチセルを基本構成とし、前記ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ第１の抵抗素子が挿入され、前記ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ第２の抵抗素子が挿入され、低電圧振幅の信号を高電圧振幅の信号に変換するレベルシフト回路を有する
ことを特徴とする液晶表示装置。 - 前記第１の抵抗素子がトランジスタによって実現されていること
を特徴とする請求項２１記載の液晶表示装置。 - 前記第１，第２の抵抗素子がトランジスタによって実現されている
ことを特徴とする請求項２１記載の液晶表示装置。 - 前記第１，第２の抵抗素子として有限の抵抗値を持つスイッチを用い、前記スイッチがオン状態のときにのみレベルシフト動作を行い、それ以外のときにはラッチ動作を行う
ことを特徴とする請求項２１記載の液晶表示装置。 - 前記スイッチを必要なときのみオン状態する制御回路を有する
ことを特徴とする請求項２４記載の液晶表示装置。 - 前記ＣＭＯＳラッチセルの初期状態を決めるリセット回路を有する
ことを特徴とする請求項２４記載の液晶表示装置。 - ＣＭＯＳラッチセルを有し、低電圧振幅の信号を高電圧振幅の信号に変換するレベルシフト回路であって、
前記ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源との間にそれぞれ第１の抵抗素子が挿入され、
前記ＣＭＯＳラッチセルの２つの入力部と電源との間にそれぞれ第２の抵抗素子が挿入されている
ことを特徴とするレベルシフト回路。
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