JP4086424B2 - Encoder - Google Patents

Description

尚、上式においてｒ(ｎ)，ｄ(ｎ)は変換係数であり、ｒ(ｎ)は低周波成分、ｄ(ｎ)は高周波成分である。
【００１９】
また上式において、floor{Ｘ}はＸを超えない最大の整数値を表す。本変換式は一次元のデータに対するものであるが、この変換を水平方向、垂直方向の順に適用することで二次元の変換を行なうことが可能である。入力された画像データ列に対してこの２次元変換を施すことにより、図２（ａ）に示す様なＬＬ，ＨＬ，ＬＨ，ＨＨの４つの周波数帯域（サブブロック）に分割することができる。これらの変換データは、次段の係数量子化部１０４へスムーズにデータを出力したり、あるいは、更なるウェーブレット変換を行なうため、データ格納部１０２に記憶される。
【００２０】
生成したＬＬ成分について、同様の手順にて更に離散ウェーブレット変換を施すことにより、図２（ｂ）に示す様に７個の周波数帯域（サブブロック）に分解される。本実施形態においては、更にもう一度離散ウェーブレット変換を施すことにより、画像データ列を図２（ｃ）に示す様にＬＬ，ＨＬ３，ＬＨ３，ＨＨ３，ＨＬ２，ＬＨ２，ＨＨ２，ＨＬ１，ＬＨ１，ＨＨ１の１０個の周波数帯域（サブブロック）に分割し、前記データ格納部１０２に記憶する。
【００２１】
変換係数はＬＬ，ＨＬ３，ＬＨ３，ＨＨ３，ＨＬ２，ＬＨ２，ＨＨ２，ＨＬ１，ＬＨ１，ＨＨ１のサブブロック順に、かつ各サブブロック毎にはラスタースキャン順に、データ格納部１０２から係数量子化部１０４へと出力される。
【００２２】
係数量子化部１０４は、ウェーブレット変換係数の各々を各周波数成分毎に定めた量子化ステップによって量子化し、量子化後の値を符号化パラメータ選択部１０５及びバッファ１０８へと出力する。
【００２３】
ここで係数値をＸ、この係数の属する周波数成分に対する量子化ステップの値をｑとすると、量子化後の量子化値Ｑ(Ｘ)は次式によって求められるとする。
【００２４】
Ｑ(Ｘ)＝floor{(Ｘ/ｑ)+0.5}
本実施形態における各周波数成分と量子化ステップとの関係を図３に示す。同図に示すように、低周波成分（ＬＬ等）よりも高周波成分（ＨＬ１，ＬＨ１，ＨＨ１等）の方が量子化ステップを大きくしている。これにより、視覚的に劣化の目立ちにくい高周波成分の情報をより削減するようにし、圧縮率の向上を図っている。
【００２５】
上記量子化値は、符号化パラメータ選択部１０５で評価され、後段の可変長符号化部１０６でこの量子化値を符号化する際に必要となるｋパラメータが決定されるまで、バッファ１０８に保持される。
【００２６】
符号化パラメータ選択部１０５では、上記量子化値に基づいて後段の可変長符号化部１０６で使用されるｋパラメータを選択する。
【００２７】
このｋパラメータとは、ゴロムライス（Golomb Rice）符号化という可変長符号化を行なう際の固定長部の符号長を示す値である。説明の都合上、符号化パラメータ選択部１０５について説明する前に、可変長符号化部１０６におけるゴロムライス符号化処理について説明する。
【００２８】
この可変長符号化部１０６で行なうゴロムライス符号化処理の基本的な方法は周知ではあるが、以下に、この符号化の基本的な動作及び本発明の特徴的な部分について説明する。
【００２９】
まず、量子化値を格納したバッファ１０８から１サブブロック分のデータを順次読み出す。次に、可変長符号化部１０６において、該サブブロックに対応するｋパラメータに基づき、以下に説明する前処理及びゴロムライス符号化処理を行なう。
【００３０】
可変長符号化部１０６は、入力した各量子化値の正／負を調べ、負号ビットを出力する。具体的には、量子化値が０または正である場合には「０」を、負である場合には「１」を出力した後、該量子化値を絶対値に変換する。尚、この処理は厳密にはゴロムライス符号化処理には含まれないが、本実施形態ではこれをゴロムライス符号化の前処理として、可変長符号化部１０６内で行なうものとする。
【００３１】
次に、該絶対値をゴロムライス符号化する。符号化対象となる量子化値の絶対値をＶ、処理対象のサブブロックに適用されるｋパラメータの値がｋである場合のゴロムライス符号化処理は次の手順にて行なう。
【００３２】
まず、２進表現したＶをｋビット右シフトした後に、得られた値の個数だけ「０」を連続して配置し、その次に区切りのビットとして「１」を配置し、その次に元のＶの下位ｋビットを配置することにより、可変長符号（ゴロムライス符号）を生成する。
【００３３】
図４に、Ｖ＝０〜７，ｋ＝０，１，２に対するゴロムライス符号の例を示す。同図から分かるように、絶対値Ｖ及びパラメータｋから得られる各可変長符号の符号長は、Ｖ＞＞ｋ（Ｖをｋビット右シフトした値）＋１（区切りビット）＋ｋ（パラメータの値）ビット、であることが容易に推測できる。また、正／負を表わす負号ビットを加えれば、さらに１ビット増える。
【００３４】
また、同図からも分かるように、ｋ＝０の時のＶ＝０に対するゴロムライス符号長が、ｋ＝１，２の時よりも特に短くなっている。これは、符号化される量子化値群が０に偏っているため、ｋパラメータを小さくして符号化する方が適していることを示している。
【００３５】
また、ここで用いるゴロムライス符号化は、図４に示すような符号表を実際に保持することなく、簡単な演算によって符号化及び復号が実行可能であるという効果がある。尚、通常のハフマン符号化等の可変長符号化では、符号化対象値に対する可変長符号を示すテーブルを保持しなければならない。特に、関連する状態に応じて、符号化対象値に対して複数の可変長符号を適宜切り換える場合には、上記テーブルを複数持つ必要がある。
【００３６】
以上のようにして、入力される量子化値に対する負号ビット（＋／−を表わす）と可変長符号（ゴロムライス符号）からなる符号化データを生成し、後段のビットプレーン走査部１０７へ出力する。
【００３７】
次に、上述した可変長符号化部１０６で必要となるｋパラメータを生成する、符号化パラメータ選択部１０５における処理について説明する。
【００３８】
符号化するサブブロックの全符号量Ｔは、ｋパラメータの値をｐとすると

となる。
【００３９】
符号化するサブブロック内の量子化値の数をＮ個とすると、上記（１）式は下式のようになる。
【００４０】
Ｔ_p ＝ (ｐ＋２)×Ｎ＋ΣＶi＞＞ｐ ・・・（２）
上記（２）式の第１項：(ｐ＋２)×Ｎ が固定長符号部分による符号量を示し、第２項：ΣＶi＞＞ｐ が可変長符号部分による符号量を示す。ここで第２項のみ、即ち可変長符号量を以下の（３）式のようにＳ_pと表すとする。
【００４１】
Ｓ_p＝ΣＶi＞＞ｐ ・・・（３）
このＳ_pは、ｐの値が小さい程大きくなる。一方、固定長符号部分の符号量はｐの値に比例して大きくなり、ｐが１つ大きくなると該符号量はＮビット増える。
【００４２】
次に、Ｖiを２進表現したときの各ビットプレーンにおける「１」の個数について考える。Ｖi＞＞ｐの最下位ビットのプレーン中に存在する「１」の数をＢ_p+1とし、以下の（４）式で示す。
【００４３】
Ｂ_p+1＝Σ(Ｖi＞＞ｐ)＆１ ・・・（４）
即ち、Ｂ₁はＶiの最下位ビットプレーン中の「１」の個数を表わし、Ｂ₂はＶiの最下位ビットから２番目のプレーン中の「１」の個数を表わす。以上により、

という関係と、（３），（４）式から、
Ｓ_p ＝ ２×Ｓ_p+1＋Ｂ_p+1 ・・・（６）
という関係式が得られる。
【００４４】
ここで、ｋパラメータの値が１つだけ異なるＳ_p-1とＳ_p間の差分をＤ_pとすると、

このＤ_pは、ｋパラメータの値がｐからｐ−１に変わることで、可変長符号量がどれだけ増えるかを表わすものである。この値がＮより小さいなら、全体の符号量は Ｎ−Ｄ_p だけ減るので、ｋパラメータの値はｐよりもｐ−１にする方が効率的である。逆に、Ｄ_p≧Ｎ ならばｋパラメータの値はｐとする方がよい。
【００４５】
上記（７）式をさらに変形すると、

ここで、Ｓ_p，Ｂ_p-1≧０ であるから
Ｄ_p-1≧Ｄ_p ・・・（８） 上記（８）式の関係と、上述した説明から次のことが言える。
【００４６】
「数列：Ｄ₁，Ｄ₂，Ｄ₃，…，Ｄ_p-1，Ｄ_p，Ｄ_p+1，…，Ｄ_m には、Ｄ₁≧Ｄ₂≧Ｄ₃≧…≧Ｄ_p-1≧Ｄ_p≧Ｄ_p+1≧…≧Ｄ_m という関係があり、Ｄ_q≧Ｎ≧Ｄ_q+1 となるｑが存在するとき、このｑはｋパラメータの最適値の内の１つである（Ｎはサブブロック内の量子化値の数）。」
ここでいう最適値とは、ゴロムライス符号化したときの全体の符号量が最小になる値を意味する。また、ｍはゼロでないＢ_pの中で最も大きなｐの値であり、このｍに対応するＳ_mはゼロある。これは、一番大きな量子化絶対値をｍビット右シフトすると０になるためである。よって、Ｄ_m＝Ｂ_m≦Ｎ である。
【００４７】
即ち、ｋパラメータがｑからｑ＋１になると符号量がＮ−Ｄ_q+1だけ増加し、ｋパラメータがｑからｑ−１になると符号量がＤ_q−Ｎだけ増加することが分かる。但し、Ｄ_q+1＝ＮまたはＤ_q＝Ｎの時は符号量は増えず、最小のままである。尚、Ｄ_q+1＝Ｎの時はｑ＋１も最適値となり、Ｄ_q＝Ｎの時はｑ−１も最適値となる。
【００４８】
ｋパラメータの最適値は、最大３個存在しうる。その条件はＤ_q＝Ｎ＝Ｄ_q+1が成立する時であり、言い替えると、Ｓ_q-1＝０，Ｓ_q＝Ｎ，Ｓ_q+1＝２Ｎとなる時である。即ち、ｑ−１，ｑ，ｑ＋１がｋパラメータの最適値となり、全符号量Ｔは極値（最小値）をとる。よって、ｋパラメータが上記最適値から遠ざかる程、全符号量は増加する。
【００４９】
一方、上記ｑが存在しない場合は、Ｎ＞Ｄ₁ となる時であり、この場合ｋパラメータの値が０で全符号量が最小となる。そして、全符号量はｋの値の変化（増加）に対して単調増加となる。
【００５０】
ここで、前記数列と最適値に関する関係を一般化するために、Ｄ₀＝Ｄ₁＋２Ｎと定義する。すると、次のことが言える。
【００５１】
「数列：Ｄ₀，Ｄ₁，Ｄ₂，Ｄ₃，…，Ｄ_p-1，Ｄ_p，Ｄ_p+1，…，Ｄ_m には、Ｄ₀≧Ｄ₁≧Ｄ₂≧Ｄ₃≧…≧Ｄ_p-1≧Ｄ_p≧Ｄ_p+1≧…≧Ｄ_m という関係があり、Ｄ_q≧Ｎ≧Ｄ_q+1 となるｑが存在するとき、このｑはｋパラメータの最適値の内の１つである。」
これにより、最適値ｑの存在が明確なものとなる。
【００５２】
ここで、Ｄ_pとＮとの比較結果Ｃ_pを次式のように定義すると
Ｃ_p＝１ ：Ｄ_p＞Ｎの時
Ｃ_p＝０ ：Ｄ_p≦Ｎの時 ・・・（９）
前述の Ｄ₀≧Ｄ₁≧Ｄ₂≧Ｄ₃≧…≧Ｄ_p-1≧Ｄ_p≧Ｄ_p+1≧…≧Ｄ_m という開係から、Ｃ₀≧Ｃ₁≧Ｃ₂≧Ｃ₃≧…≧Ｃ_p-1≧Ｃ_p≧Ｃ_p+1≧…≧Ｃ_m という関係が得られる。これは、Ｃ₀，Ｃ₁，Ｃ₂，Ｃ₃，…，Ｃ_p-1，Ｃ_p，Ｃ_p+1，…，Ｃ_m という数列が、Ｃ₀＝１から始まってＣ_m＝０で終わり、途中１から０への変化点が一個所あるが、０から１への変化点はないことを示している。
【００５３】
上記数列（Ｃ₀，Ｃ₁，Ｃ₂，…）中において、その値が１から０に変化する箇所は、Ｄ_pとＮの大小関係が逆転する箇所である。
【００５４】
先頭のＣ₀＝１を除いた、Ｃ₁から始まる１の個数がｑ個ある時、即ち、Ｃ_q＝１，Ｃ_q+1＝０である時、Ｄ_q≧Ｎ＞Ｄ_q+1となるので、ｑがｋパラメータの最適値となる。
【００５５】
以上の原理を利用して、本実施形態は符号化パラメータ選択部１０５を構成する。符号化パラメータ選択部１０５のブロック構成を図５に示す。同図において、５０１は係数量子化部１０４から送られる量子化値を入力する端子、５０２ａ，５０２ｂ，５０２ｃ，…，５０２ｐは、入力された量子化値を順次１ビットずつ右へシフトするビットシフタ、５０３ａ，５０３ｂ，５０３ｃ，…，５０３ｑは、順次入力されるＮ個の値を加算する累算器、５０４ａ，５０４ｂ，５０４ｃ，…，５０４ｐは、隣接する２つの累算器の出力の差を求める減算器、５０５ａ，５０５ｂ，５０５ｃ，…，５０５ｐは、減算器の出力を所定値Ｎと比較する比較器、５０７は比較器による複数の比較結果から最適なｋパラメータを求めるプライオリティ・エンコーダである。
【００５６】
尚、図５に示すビットシフタ群５０２は、説明の都合上導入したものであって、回路構成上はほとんど実体の無いものである。即ち、各ビットシフタの入出力間では、信号の位取りが１ビット異なるだけであるから、ビットシフタを１つ通過するごとに、配線を上位側へ１ビットずつずらしていけば良い。
【００５７】
端子５０１から入力されるｉ番目の量子化値をＶiとすると、ビットシフタ５０２ａの出力はＶi＞＞１、ビットシフタ５０２ｂの出力はＶi＞＞２、ビットシフタ５０２ｃの出力はＶi＞＞３，…となる。
【００５８】
各々の累算器５０３は、サブブロックの最初の入力データで０に初期化され、入力データ及び各ビットシフタの出力を次々に加算し累算する。例えば、累算器５０３ｃは、Ｖi＞＞２（ｉ＝１，２，…，Ｎ−１，Ｎ）を累算する。
【００５９】
その結果、ｋパラメータ＝０，１，２，…，ｍに対する可変長符号部分の符号量が、各累算器から出力される。具体的には、累算器５０３ａからは、Ｓ₀＝ΣＶi＞＞０、累算器５０３ｂからは、Ｓ₁＝ΣＶi＞＞１、累算器５０３ｃからは、Ｓ₂＝ΣＶi＞＞３といった具合である。
【００６０】
これらの累算器５０３の出力を減算器５０４に入力して、ｋパラメータが１つだけ異なる場合に可変長符号部分の符号量がどれだけ違うのか、すなわち前記（６）式におけるＤ_p＝Ｓ_p-1−Ｓ_pを、すべてのパラメータ値（ｐ＝１，２，３，…，ｍ）について計算する。
【００６１】
減算器５０４ａからは、Ｄ₁＝Ｓ₀−Ｓ₁、減算器５０４ｂからは、Ｄ₂＝Ｓ₁−Ｓ₂、減算器５０４ｃからは、Ｄ₃＝Ｓ₂−Ｓ₃，…が出力される。
【００６２】
これらの減算器出力をサブブロック内の量子化値の個数Ｎと比較し、前記（８）式の判定を行ない、その判定結果Ｃ_pを、各比較器５０５から出力する。
【００６３】
前述のように、Ｃ₀，Ｃ₁，Ｃ₂，…，Ｃ_p，…，Ｃ_mには順序関係があり、前半が１で後半に０がくる。この前半の１の数によって、ｋパラメータの最適値が決まる。この１の数をｋパラメータの値に変換するために、プライオリティ・エンコーダ５０７を用いる。
【００６４】
プライオリティ・エンコーダ５０７は、１５ビット入力かつ４ビット出力を行う。即ち、１５個の比較結果を入力し、ｋパラメータの値として０〜１５の値を出力する。図６に、プライオリティ・エンコーダ５０７における入出力関係を示す。
【００６５】
尚、図５に示した符号化パラメータ選択部１０５の構成においては、並列処理可能な箇所は全て並列に処理を行うために、減算器や比較器を複数備える例を示したが、減算器と比較器をそれぞれ１個だけ備える構成とし、Ｄ_pとＣ_pをｐ＝１，２，３…，ｍの順にＣ_p＝０になるまでシーケンシャルに計算し、Ｃ_p＝０になった時のｐの値から１を減算した値（ｐ−１）をｋパラメータの値にすることも可能である。
【００６６】
符号化パラメータ選択部１０５では、以上のように処理を行なって最適なｋパラメータを導出し、既に説明した可変長符号化部１０６では、該ｋパラメータに基づいて符号化処理を実行する。符号化されたデータは、次段のビットプレーン走査部１０７に出力される。
【００６７】
ビットプレーン走査部１０７においては、量子化値毎に符号化・出力された符号化データを受け取り、それをビットプレーン単位に並び替えて出力するものである。これを、上述した周波数成分（サブブロック）単位で行なう。
【００６８】
まず、可変長符号化部１０６で生成された符号化データを、ｋパラメータの値で決まる固定長符号部分と可変長符号部分とに分離する。尚、符号にはその外に１ビット固定の負号ビットが含まれている。
【００６９】
そして重要な情報から走査を開始するが、まず最初に負号ビットをサブブロック内の全量子化値に対して走査する。次に、量子化値の上位ビットの情報を有する可変長符号部分を上位ビットプレーンから順に走査する。最後に、固定長符号部分を上位ビットプレーンから順に走査する。
【００７０】
図７に、本実施形態においてｋパラメータが２である場合に生成される、各量子化値に対するゴロムライス符号（但し、可変長符号部分と固定長符号部分とを分離したもの）及びその走査順序の一例を示す。以下、図７を参照して、可変長符号部分の走査についてもう少し詳しく説明する。可変長符号は符号長が一定でないため、短い符号と長い符号をどのようにそろえて並べるかが一意に定まらない。そこで本実施形態においては、可変長符号の先頭ビットが同じプレーンになるように並べるとする。即ち、可変長符号は図７に示す可変長符号領域の上から順にうめるようにして並べる。上記ビットプレーン情報を上位ビットから順に走査すると、短い符号では途中のプレーンから情報（符号ビット）が無くなるので、情報の無い符号は走査をスキップする。よって、下位のビットプレーンへ行くにつれ、走査する情報（符号ビット）が少なくなる。
【００７１】
図８に、図７に示す符号に対して上記順序（負号ビット，可変長符号，固定長符号）での走査を行うことによって得られるビット情報の並びを示す。
【００７２】
ビットプレーン走査部１０７においては、このようなビットプレーン走査をサブブロック単位でＬＬ，ＨＬ３，ＬＨ３，ＨＨ３，ＨＬ２，ＬＨ２，ＨＨ２，ＨＬ１，ＬＨ１，ＨＨ１の順に行なう。
【００７３】
ビットプレーン走査部１０７から出力されたビット列は、次段の符号出力部１０９において、順次転送される。転送先は、ハードディスクやＤＶＤ等の記録メディアであっても良いし、インターネット、一般公衆回線、無緑回線等のインターフェースであっても良い。
【００７４】
尚、本実施形態において生成された符号化データには、復号時に必要となる各種情報、すなわち、画像サイズ、１画素あたりのビット数、各周波数成分に対する量子化ステップ、ｋパラメータの値等を、付属情報として符号化データに適宜付加することが可能である。
【００７５】
以上説明したように本実施形態によれば、パラメータｋに基づいて画像データ列をゴロムライス符号化する際に、簡易な構成でｋ毎の可変長符号量の差分値を所定値と比較することによって、ｋの最適値を高速に決定することができる。
【００７６】
＜第２実施形態＞
以下、本発明に係る第２実施形態について説明する。第２実施形態における符号化装置の構成は、上述した図１と同様である。
【００７７】
図９に、第２実施形態における符号化パラメータ選択部１０５の詳細構成を示す。同図において、上述した第１実施形態で示した図５における構成と同様の動作を行うものには同一番号を付し、説明を省略する。
【００７８】
図９において、７０３ａ，７０３ｂ，７０３ｃ，…は、各ビットシフタ５０２の入出力間の差を求める減算器、７０４ａ，７０４ｂ，７０４ｃ，…は、上記減算器の出力を加算していく累算器である。
【００７９】
第２実施形態におけるｋパラメータの最適値決定の原理は、第１実施形態で説明した（７）式：Ｄ_p＝Ｓ_p-1−Ｓ_pにおけるＳ_p-1，Ｓ_pに、（３）式を代入した以下の式に基づく。
【００８０】

上記（１０）式における（Ｖi＞＞(ｐ-１))−(Ｖi＞＞ｐ)は、図９において上からｐ番めのビットシフタ５０２の入力値と出力値の差分（入力値−出力値）を意味する。よって、該差分値を減算器７０３で求め、その総和（Σ）に相当する部分を累算器７０４で算出する。
【００８１】
各累算器７０４から出力されるＤ_pは、上述した第１実施形態における減算器５０４からの出力と等価であるため、比較器５０５以降の処理は第１実施形態の場合と全く同様である。
【００８２】
即ち、第２実施形態における符号化パラメータ選択部１０５の構成においては、上述した第１実施形態における構成と比べて、ただ単に減算器と累算器の配置が入れ替わったのみならず、減算器の規模が小さくなると言う利点がある。例えばＮの値を６４とすると、累算器７０４の出力ビット幅は入力ビット幅より６ビット大きい。この場合、累算器７０４の入力側にある減算器７０３のビット幅は、出力側にある場合（第１実施形態における減算器５０４に相当）のビット幅よりも６ビット分小さくて済む。
【００８３】
尚、第２実施形態においても、減算器７０３を１個だけ備える構成とし、Ｄ_pとＮをｐ＝１，２，３…，ｍの順にＣ_p＝０になるまでシーケンシャルに比較してゆき、Ｃ_p＝０になった時のｐの値から１を減算した値（ｐ−１）をｋパラメータの値にすることも可能である。
【００８４】
より具体的には、初期値０から始まるカウンタの動作と同期して、比較処理を行なってゆく構成が考えられる。即ち、カウント値０でＤ₁とＮを比較してＣ₁を出力し、カウント値１でＤ₂とＮを比較してＣ₂を出力し、Ｃ_p＝０になるまで順次比較処理を行なって行く。すると、Ｃ_p＝０になった時のカウント値はｐ−１であるため、該カウント値をｋパラメータの値として出力すれば良い。
【００８５】
以上説明したように第２実施形態によれば、第１実施形態よりも更に簡易な構成で、パラメータｋの最適値を高速に決定することができる。
【００８６】
＜第３実施形態＞
以下、本発明に係る第３実施形態について説明する。第３実施形態における符号化装置の構成は、上述した図１と同様である。
【００８７】
図１０に、第３実施形態における符号化パラメータ選択部１０５の詳細構成を示す。同図において、上述した第２実施形態で示した図９における構成と同様の動作を行うものには同一番号を付し、説明を省略する。
【００８８】
図１０において、８０３ａ，８０３ｂ，８０３ｃ，…は、ビット列に１ビットを加算する＋１加算器である。
【００８９】
第３実施形態におけるｋパラメータの最適値決定の原理は、既に説明した（５）式を変形して（１０）式に適用することによって得られる（１１）式に基づく。即ち、

（５）式を変形することにより下式が得られる。
【００９０】
Ｖi＞＞(ｐ-１)＝２×(Ｖi＞＞ｐ)＋((Ｖi＞＞(ｐ-１))＆１)
これを（１０）式に代入することにより、

（１１）式における(Ｖi＞＞ｐ)＋((Ｖi＞＞(ｐ-１))＆１)は、図１０において上からｐ番めのビットシフタ５０２の出力値に、入力側の最下位ビット（ＬＳＢ）を加算することを意味している。よって、該加算値を＋１加算器８０３で求め、その総和（Σ）に相当する部分を累算器７０４で算出する。
【００９１】
各＋１加算器８０３から出力される値は、上述した第２実施形態における減算器７０３からの出力と等価であるため、累算器７０４以降の処理は第２実施形態と全く同様である。
【００９２】
即ち、第３実施形態における符号化パラメータ選択部１０５の構成においては、上述した第２実施形態における減算器７０３が＋１加算器８０３に置き換わるため、ハードウェア規模を更に小さくすることができる。
【００９３】
尚、第３実施形態においても第２実施形態と同様に、比較器５０５を１個だけ備える構成とし、Ｄ_pとＮをｐ＝１，２，３…，ｍの順にＣ_p＝０になるまでシーケンシャルに比較してゆき、Ｃ_p＝０になった時のｐの値から１を減算した値（ｐ−１）をｋパラメータの値にすることも可能である。
【００９４】
以上説明したように第３実施形態によれば、第２実施形態よりも更に簡易な構成で、パラメータｋの最適値を高速に決定することができる。
【００９５】
＜第４実施形態＞
以下、本発明に係る第４実施形態について説明する。第４実施形態における符号化装置の構成は、上述した図１と同様である。
【００９６】
第４実施形態においては、符号化パラメータ選択部１０５の構成において、その累算器の内部に備える加算器として、キャリー入力機能を持つ全加算器を使用することを特徴とする。これにより、第３実施形態で示した＋１加算器８０３を備える必要が無くなる。
【００９７】
上述した第１乃至第３実施形態で示した累算器（５０３，７０４）においては、キャリー入力を備えない半加算器とキャリー入力を備える全加算器のいずれも使用可能であった。但し、全加算器を使用した場合、該キャリー入力には０を与えておく必要があった。
【００９８】
ここで、第１乃至第３実施形態で使用可能な半加算器型の累算器の構成を図１１（ａ）に、第４実施形態で使用する全加算器型の累算器の構成を図１１（ｂ）に示す。
【００９９】
全加算器は、半加算器の機能に対して更に、＋１ビットを行う機能が付加されたもものであるため、上述した第３実施形態において累算器の前段に備える必要のあった＋１加算器８０３の機能を、累算器７０４内の全加算器に取り込むことができる。この場合、全加算器の回路規模は当然、半加算器の回路規模よりも大きくなるが、第３実施形態のように半加算器と＋１加算器をそれぞれ独立に備える場合と比べると、はるかに小さい。
【０１００】
以上説明しいたように第４実施形態によれば、第３実施形態における＋１加算器８０３と累算器７０４を、図１１（ｂ）に示す全加算器型の累算器に統合することにより、さらにハードウェア規模を小さくすることができる。
【０１０１】
＜第５実施形態＞
以下、本発明に係る第５実施形態について説明する。第５実施形態における符号化装置の構成は、上述した図１と同様である。
【０１０２】
図１２に、第５実施形態における符号化パラメータ選択部１０５の詳細構成を示す。同図において、上述した第１実施形態で示した図５における構成と同様の動作を行うものには同一番号を付し、説明を省略する。
【０１０３】
図１２において、１００３ａ，１００３ｂ，１００３ｃ，…は、カウンタ、１００４ａ，１００４ｂ，１００４ｃ，…は、加算器である。
【０１０４】
第５実施形態におけるｋパラメータの最適値決定の原理は、既に説明した（７）式に基づく。
【０１０５】
Ｄ_p＝Ｓ_p＋Ｂ_p（ｐ≧１） ・・・（７）
カウンタ１００３ａ，１００３ｂ，１００３ｃ，…は、上記（７）式におけるＢpを各プレーンごとに、１ビットずつカウントするものであり、加算器１００４ａ，１００４ｂ，１００４ｃ，…は、上記（７）式におけるＳ_p＋Ｂ_pを演算するものである。
【０１０６】
各加算器１００４の出力は、第１実施形態において図５に示した減算器５０４ａ，５０４ｂ，５０４ｃ，…の出力と等価である。従って第１実施形態と同様に、比較器５０５ａ，５０５ｂ，５０５ｃ，…において加算器１００４の出力を所定値Ｎと比較し、該比較結果Ｃ_pをプライオリティ・エンコーダ５０７に入力してｋパラメータの値に変換する。
【０１０７】
以上説明したように第５実施形態によれば、カウンタを用いた構成によっても、パラメータｋの最適値を高速に決定することができる。
【０１０８】
＜第６実施形態＞
以下、本発明に係る第６実施形態について説明する。第６実施形態における符号化装置の構成は、上述した図１と同様である。
【０１０９】
図１３に、第６実施形態における符号化パラメータ選択部１０５の詳細構成を示す。同図において、上述した第５実施形態で示した図１２における構成と同様の動作を行うものには同一番号を付し、説明を省略する。
【０１１０】
図１３において、１１０５ａ，１１０５ｃ，…は、累算器の出力を２倍にするために該出力を１ビット左シフトするビットシフタ、１１０７ａ，１１０７ｃ，…は、３入力のデータを加算する加算器である。
【０１１１】
第６実施形態においては、上述した第５実施形態におけるＳ₁，Ｓ₃，Ｓ₅，…，Ｃ_2i+1の算出に、先に示した（６）式を適用することを特徴とする。
【０１１２】
Ｓ_p＝２×Ｓ_p+1＋Ｂ_p+1 ・・・（６）
即ち、２×Ｓ_2i＋Ｂ_2iからＳ_2i-1 を演算し、該Ｓ_2i-1にＢ_2i-1を加算してＤ_2i-1を求める。尚、Ｄ_2iについては、第５実施形態と同様の演算によって求める。
【０１１３】
第６実施形態においては即ち、ビットシフタ１１０５ａ，１１０５ｃ，…において２×Ｓ_2iを求め、加算器１１０７ａ，１１０７ｃ，…において２×Ｓ_2i，Ｂ_2i，Ｂ_2i-1の３つの項を加算する。この演算により、各比較器５０５の入力に必要なＤ_p（ｐ＝１，２，３…）が全てそろうため、以降は第５実施形態と同様の処理でｋパラメータの最適値を得ることができる。
【０１１４】
以上説明したように第６実施形態によれば、第５実施形態で示した構成から更に累算器を減らした構成によって、パラメータｋの最適値を高速に決定することができる。
【０１１５】
【発明の効果】
以上説明したように本発明によれば、多値画像を簡易な構成で高速に可変長符号化する符号化装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る一実施形態における符号化装置の構成を示すブロック図、
【図２】離散ウェーブレット変換の様子を示す図、
【図３】周波数成分（サブブロック）に用いる量子化ステップの一例を示す図、
【図４】ゴロムライス符号化によって得られる符号の一例を示す図、
【図５】本実施形態における符号化パラメータ選択部１０５の詳細構成を示すブロック図、
【図６】本実施形態におけるプライオリティ・エンコーダの入出力関係を示す図、
【図７】本実施形態におけるビットプレーン毎のゴロムライス符号例を示す図、
【図８】最終的に出力されるビットストリーム例を示す図、
【図９】第２実施形態における符号化パラメータ選択部１０５の詳細構成を示すブロック図、
【図１０】第３実施形態における符号化パラメータ選択部１０５の詳細構成を示すブロック図、
【図１１】第４実施形態における加算器の構成を示すブロック図、
【図１２】第５実施形態における符号化パラメータ選択部１０５の詳細構成を示すブロック図、
【図１３】第６実施形態における符号化パラメータ選択部１０５の詳細構成を示すブロック図、である。
【符号の説明】
１０１ 画像入力部
１０２ データ格納部
１０３ 離散ウェーブレット変換部
１０４ 係数量子化部
１０５ 符号化パラメータ選択部
１０６ 可変長符号化部
１０７ ビットプレーン走査部
１０８ バッファ
１０９ 符号出力部
５０２，１１０５ ビットシフタ
５０３，７０４ 累算器
５０４，７０３ 減算器
５０５ 比較器
５０７ プライオリティ・エンコーダ
８０３ ＋１加算器
１００３ カウンタ
１００４，１００７ 加算器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an encoding device that encodes image data.
[0002]
[Prior art]
In general, an image, particularly a multi-valued image, contains a great deal of information, and there is a problem that the amount of data handled when storing and transmitting the image becomes enormous. For this reason, when storing and transmitting images, high-efficiency coding is used to reduce the amount of data by removing the redundancy of the images and accepting some deterioration in image quality.
[0003]
As one of these high-efficiency encodings, JPEG compression encoding is known. In this method, a multi-value image is converted into frequency components by DCT conversion for each block, and the obtained conversion coefficient is quantized and variable-length encoded.
[0004]
The encoding using the DCT transform has a problem that block distortion occurs in the decoded image when the compression rate is set high. In recent years, a new encoding method using wavelet transform has been proposed in order to eliminate such distortion.
[0005]
Also, variable length coding is often applied as part of these various high efficiency codings.
[0006]
[Problems to be solved by the invention]
However, there is currently no established method for variable-length coding of multi-valued images with simple processing, and further, the configuration of a processing device for executing this variable-length coding method at high speed. It is.
[0007]
The present invention has been made in view of this situation, and an object of the present invention is to provide an encoding device that performs variable-length encoding of a multi-value image at high speed with a simple configuration.
[0008]
[Means for Solving the Problems]
As a means for achieving the above object, the encoding apparatus of the present invention comprises the following arrangement.
[0009]
That is, an encoding device comprising encoding means for encoding a symbol group into a variable length code portion and a fixed length code portion based on a parameter, wherein the code amount of the variable length code portion between adjacent parameters Difference means for calculating the difference value, comparison means for comparing the plurality of difference values with a predetermined value, and determination means for determining a parameter value to be applied to encoding based on the comparison result. Features.
[0010]
For example, the parameter indicates a code length of the fixed-length code portion.
[0011]
For example, the determining means determines a parameter value that minimizes a code amount of the variable length code portion.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment according to the present invention will be described in detail with reference to the drawings.
[0013]
<First Embodiment>
In this embodiment, an example of encoding 8-bit monochrome image data will be described. However, the present invention is not limited to this. For example, a monochrome image in which each pixel is expressed in 4 bits, or a multi-valued image in which a color component (RGB / Lab / YCrCb) in each pixel is expressed in 8 bits is encoded. It is also applicable to cases. When the present invention is applied to a color multilevel image, each color component may be encoded as a monochrome image.
[0014]
FIG. 1 is a block diagram showing a configuration of an encoding apparatus to which this embodiment is applied. In the figure, 101 is an image input unit, 102 is a data storage unit, 103 is a discrete wavelet transform unit, 104 is a coefficient quantization unit, 105 is an encoding parameter selection unit, 106 is a variable length encoding unit, and 107 is a bit plane. A scanning unit 108 is a buffer, and 109 is a code output unit.
[0015]
First, the image input unit 101 inputs pixel data to be encoded in raster scan order. Examples of the image input unit 101 include image data input processing from an imaging device such as a scanner or a digital camera, an imaging device such as a CCD, or a network line interface.
[0016]
The image data storage unit 102 is configured by, for example, a RAM and stores image data input by the image input unit 101. However, the image data storage unit 102 may be configured by a recording medium such as a ROM, a hard disk, or a CD-ROM.
[0017]
The discrete wavelet transform unit 103 performs well-known discrete wavelet transform on the image data for one screen stored in the image data storage unit 102, and decomposes it into a plurality of frequency bands. In the present embodiment, it is assumed that the discrete wavelet transform for the image data sequence indicated by x (n) is performed based on the following equation.
[0018]

In the above equation, r (n) and d (n) are conversion coefficients, r (n) is a low frequency component, and d (n) is a high frequency component.
[0019]
In the above formula, floor {X} represents the maximum integer value not exceeding X. Although this conversion formula is for one-dimensional data, it is possible to perform two-dimensional conversion by applying this conversion in the order of horizontal direction and vertical direction. By performing this two-dimensional conversion on the input image data string, it is possible to divide into four frequency bands (sub-blocks) such as LL, HL, LH, and HH as shown in FIG. These converted data are stored in the data storage unit 102 in order to smoothly output the data to the coefficient quantization unit 104 in the next stage or to perform further wavelet transform.
[0020]
The generated LL component is further subjected to discrete wavelet transform in the same procedure, thereby being decomposed into seven frequency bands (sub-blocks) as shown in FIG. In the present embodiment, the discrete wavelet transform is performed once more, so that the image data sequence becomes 10 of LL, HL3, LH3, HH3, HL2, LH2, HH2, HL1, LH1, HH1 as shown in FIG. The data is divided into frequency bands (sub-blocks) and stored in the data storage unit 102.
[0021]
The transform coefficients are transferred from the data storage unit 102 to the coefficient quantization unit 104 in the order of subblocks LL, HL3, LH3, HH3, HL2, LH2, HH2, HL1, LH1, and HH1, and in each raster block in raster scan order. Is output.
[0022]
Coefficient quantization section 104 quantizes each wavelet transform coefficient by a quantization step determined for each frequency component, and outputs the quantized value to encoding parameter selection section 105 and buffer 108.
[0023]
Here, when the coefficient value is X and the quantization step value for the frequency component to which the coefficient belongs is q, the quantized quantized value Q (X) is obtained by the following equation.
[0024]
Q (X) = floor {(X / q) +0.5}
FIG. 3 shows the relationship between each frequency component and the quantization step in this embodiment. As shown in the figure, the quantization step is larger for the high frequency components (HL1, LH1, HH1, etc.) than for the low frequency components (LL, etc.). As a result, information on high-frequency components that are hardly visually noticeable is further reduced to improve the compression rate.
[0025]
The quantized value is evaluated by the encoding parameter selection unit 105, and held in the buffer 108 until the k parameter necessary for encoding the quantized value is determined by the variable length encoding unit 106 at the subsequent stage. Is done.
[0026]
The encoding parameter selection unit 105 selects the k parameter used in the subsequent variable length encoding unit 106 based on the quantization value.
[0027]
The k parameter is a value indicating the code length of the fixed length part when performing variable length coding called Golomb Rice coding. For convenience of explanation, before describing the coding parameter selection unit 105, the Golombrice coding processing in the variable length coding unit 106 will be described.
[0028]
Although the basic method of Golomb-Rice encoding processing performed by the variable length encoding unit 106 is well known, the basic operation of the encoding and characteristic portions of the present invention will be described below.
[0029]
First, data for one sub-block is sequentially read from the buffer 108 that stores the quantization value. Next, the variable length coding unit 106 performs preprocessing and Golomb-Rice coding processing described below based on the k parameter corresponding to the sub-block.
[0030]
The variable length coding unit 106 checks the positive / negative of each input quantized value and outputs a negative sign bit. Specifically, “0” is output when the quantized value is 0 or positive, and “1” is output when the quantized value is negative, and then the quantized value is converted into an absolute value. Strictly speaking, this process is not included in the Golomb-Rice encoding process, but in the present embodiment, this process is performed in the variable-length encoding unit 106 as a pre-process for Golomu-Rice encoding.
[0031]
Next, the absolute value is Golomb-Rice encoded. The Golombrice coding process when the absolute value of the quantization value to be encoded is V and the value of the k parameter applied to the sub-block to be processed is k is performed according to the following procedure.
[0032]
First, the binary representation of V is shifted right by k bits, then “0” is continuously arranged for the number of obtained values, then “1” is arranged as a delimiter bit, and then the original By arranging the lower-order k bits of V, a variable-length code (Golomurice code) is generated.
[0033]
FIG. 4 shows an example of a Golomb-Rice code for V = 0 to 7, k = 0, 1, 2. As can be seen from the figure, the code length of each variable length code obtained from the absolute value V and the parameter k is V >> k (value obtained by shifting V to the right by k bits) +1 (separator bit) + k (parameter value) It can be easily guessed that it is a bit. Further, if a negative sign bit representing positive / negative is added, it is further increased by one bit.
[0034]
Further, as can be seen from the figure, the Golomb-Rice code length for V = 0 when k = 0 is particularly shorter than when k = 1,2. This indicates that since the quantization value group to be encoded is biased to 0, it is more appropriate to perform encoding with a smaller k parameter.
[0035]
Further, the Golombrice coding used here has an effect that the coding and decoding can be executed by a simple calculation without actually holding the code table as shown in FIG. Note that in variable-length encoding such as normal Huffman encoding, a table indicating variable-length codes for encoding target values must be held. In particular, when a plurality of variable length codes are appropriately switched for a value to be encoded according to a related state, it is necessary to have a plurality of tables.
[0036]
As described above, encoded data composed of a negative bit (representing +/-) and a variable length code (Golomurice code) for the input quantized value is generated and output to the bit plane scanning unit 107 at the subsequent stage. .
[0037]
Next, processing in the encoding parameter selection unit 105 that generates k parameters required by the variable length encoding unit 106 described above will be described.
[0038]
The total code amount T of the sub-block to be encoded is given by assuming that the value of the k parameter is p.

It becomes.
[0039]
Assuming that the number of quantization values in the sub-block to be encoded is N, the above equation (1) is as follows.
[0040]
T _p = (P + 2) × N + ΣVi >> p (2)
In the above equation (2), the first term: (p + 2) × N indicates the code amount by the fixed-length code portion, and the second term: ΣVi >> p indicates the code amount by the variable-length code portion. Here, only the second term, that is, the variable length code amount is expressed as S in the following equation (3). _p Suppose that
[0041]
S _p = ΣVi >> p (3)
This S _p Increases as the value of p decreases. On the other hand, the code amount of the fixed-length code portion increases in proportion to the value of p, and when p increases by one, the code amount increases by N bits.
[0042]
Next, consider the number of “1” s in each bit plane when Vi is expressed in binary. The number of “1” existing in the plane of the least significant bit of Vi >> p is B _{p + 1} And expressed by the following equation (4).
[0043]
B _{p + 1} = Σ (Vi >> p) & 1 (4)
That is, B ₁ Represents the number of “1” s in the least significant bit plane of Vi, and B ₂ Represents the number of “1” s in the second plane from the least significant bit of Vi. With the above,

From the relationship of (3) and (4),
S _p = 2 x S _{p + 1} + B _{p + 1} ... (6)
Is obtained.
[0044]
Here, the value of the k parameter differs by one S _p-1 And S _p The difference between D _p Then,

This D _p Represents how much the variable length code amount is increased by changing the value of the k parameter from p to p-1. If this value is smaller than N, the total code amount is ND _p Therefore, it is more efficient to set the value of the k parameter to p-1 than to p. Conversely, D _p If ≧ N, the value of the k parameter should be p.
[0045]
When the above equation (7) is further modified,

Where S _p , B _p-1 ≧ 0
D _p-1 ≧ D _p (8) The following can be said from the relationship of the above equation (8) and the above description.
[0046]
"Sequence: D ₁ , D ₂ , D _Three , ..., D _p-1 , D _p , D _{p + 1} , ..., D _m D ₁ ≧ D ₂ ≧ D _Three ≧… ≧ D _p-1 ≧ D _p ≧ D _{p + 1} ≧… ≧ D _m D _q ≧ N ≧ D _{q + 1} Q is one of the optimal values of the k parameter (N is the number of quantized values in the sub-block). "
The optimum value here means a value that minimizes the entire code amount when Golomb-Rice coding is performed. M is not zero B _p Is the largest value of p, and S corresponding to this m _m Is zero. This is because the largest quantized absolute value becomes 0 when shifted right by m bits. Therefore, D _m = B _m ≦ N.
[0047]
That is, when the k parameter is changed from q to q + 1, the code amount is ND _{q + 1} When the k parameter is changed from q to q-1, the code amount is D _q It can be seen that it increases by -N. However, D _{q + 1} = N or D _q When = N, the code amount does not increase and remains the minimum. D _{q + 1} When N = N, q + 1 is also the optimum value, and D _q When N = N, q-1 is also an optimum value.
[0048]
There can be a maximum of three optimum values of the k parameter. The condition is D _q = N = D _{q + 1} In other words, S _q-1 = 0, S _q = N, S _{q + 1} = 2N. That is, q-1, q, q + 1 are the optimum values of the k parameter, and the total code amount T takes an extreme value (minimum value). Therefore, the total code amount increases as the k parameter moves away from the optimum value.
[0049]
On the other hand, if q does not exist, N> D ₁ In this case, the value of the k parameter is 0 and the total code amount is minimum. The total code amount monotonically increases with respect to the change (increase) in the value of k.
[0050]
Here, in order to generalize the relationship between the sequence and the optimum value, D ₀ = D ₁ It is defined as + 2N. Then the following can be said.
[0051]
"Sequence: D ₀ , D ₁ , D ₂ , D _Three , ..., D _p-1 , D _p , D _{p + 1} , ..., D _m D ₀ ≧ D ₁ ≧ D ₂ ≧ D _Three ≧… ≧ D _p-1 ≧ D _p ≧ D _{p + 1} ≧… ≧ D _m D _q ≧ N ≧ D _{q + 1} Q is one of the optimal values of the k parameter. "
Thereby, the existence of the optimum value q becomes clear.
[0052]
Where D _p And C comparison result C _p Is defined as
C _p = 1: D _p > N
C _p = 0: D _p ≤ N (9)
D mentioned above ₀ ≧ D ₁ ≧ D ₂ ≧ D _Three ≧… ≧ D _p-1 ≧ D _p ≧ D _{p + 1} ≧… ≧ D _m From the opening ₀ ≧ C ₁ ≧ C ₂ ≧ C _Three ≧… ≧ C _p-1 ≧ C _p ≧ C _{p + 1} ≧… ≧ C _m The relationship is obtained. This is C ₀ , C ₁ , C ₂ , C _Three , ..., C _p-1 , C _p , C _{p + 1} , ..., C _m The number sequence is C ₀ = 1 starting with C _m = 0, and there is one change point from 1 to 0 in the middle, but there is no change point from 0 to 1.
[0053]
The above sequence (C ₀ , C ₁ , C ₂ ,...) Where the value changes from 1 to 0 is D _p This is where the magnitude relationship between N and N is reversed.
[0054]
First C ₀ = 1 except for C ₁ When there are q 1's starting from i.e., C _q = 1, C _{q + 1} = 0 when D _q ≧ N> D _{q + 1} Therefore, q is the optimum value of the k parameter.
[0055]
The present embodiment configures the encoding parameter selection unit 105 using the above principle. The block configuration of the encoding parameter selection unit 105 is shown in FIG. In the figure, 501 is a terminal for inputting a quantized value sent from the coefficient quantizing unit 104, 502a, 502b, 502c,..., 502p are bit shifters that sequentially shift the inputted quantized value bit by bit to the right, 503a is an accumulator that adds N values sequentially input, and 504a, 504b, 504c,... 504p obtains a difference between outputs of two adjacent accumulators. Subtractors 505a, 505b, 505c,..., 505p are comparators that compare the output of the subtractor with a predetermined value N, and 507 is a priority encoder that obtains an optimum k parameter from a plurality of comparison results by the comparators.
[0056]
It should be noted that the bit shifter group 502 shown in FIG. In other words, since the signal scale is different by 1 bit between the input and output of each bit shifter, it is only necessary to shift the wiring to the upper side by one bit each time one bit shifter passes.
[0057]
When the i-th quantized value input from the terminal 501 is Vi, the output of the bit shifter 502a is Vi >> 1, the output of the bit shifter 502b is Vi >> 2, the output of the bit shifter 502c is Vi >> 3,. .
[0058]
Each accumulator 503 is initialized to 0 with the first input data of the sub-block, and adds and accumulates the input data and the output of each bit shifter one after another. For example, the accumulator 503c accumulates Vi >> 2 (i = 1, 2,..., N−1, N).
[0059]
As a result, the code amount of the variable length code portion for k parameter = 0, 1, 2,..., M is output from each accumulator. Specifically, from accumulator 503a, S ₀ = ΣVi >> 0, from accumulator 503b, S ₁ = ΣVi >> 1, from accumulator 503c, S ₂ = ΣVi >> 3.
[0060]
The outputs of these accumulators 503 are input to the subtractor 504, and how much the code amount of the variable length code portion differs when the k parameter differs by one, that is, D in the above equation (6). _p = S _p-1 -S _p Are calculated for all parameter values (p = 1, 2, 3,..., M).
[0061]
From the subtractor 504a, D ₁ = S ₀ -S ₁ From the subtractor 504b, D ₂ = S ₁ -S ₂ From the subtractor 504c, D _Three = S ₂ -S _Three , ... are output.
[0062]
These subtractor outputs are compared with the number N of quantized values in the sub-block, and the determination of the above equation (8) is performed, and the determination result C _p Are output from each comparator 505.
[0063]
As mentioned above, C ₀ , C ₁ , C ₂ , ..., C _p , ..., C _m Have an order relationship, the first half is 1 and the second half is 0. The optimal value of the k parameter is determined by the number of 1 in the first half. A priority encoder 507 is used to convert this number of 1s to the value of the k parameter.
[0064]
The priority encoder 507 performs 15-bit input and 4-bit output. That is, 15 comparison results are input, and a value of 0 to 15 is output as the value of the k parameter. FIG. 6 shows the input / output relationship in the priority encoder 507.
[0065]
In the configuration of the encoding parameter selection unit 105 shown in FIG. 5, an example in which a plurality of subtractors and comparators are provided in order to perform parallel processing on all parts that can be processed in parallel has been shown. A configuration having only one comparator, and D _p And C _p In the order of p = 1, 2, 3,..., M _p Sequentially calculated until = 0, C _p A value (p−1) obtained by subtracting 1 from the value of p when = 0 is set as the value of the k parameter.
[0066]
The encoding parameter selection unit 105 performs the process as described above to derive the optimum k parameter, and the variable length encoding unit 106 described above executes the encoding process based on the k parameter. The encoded data is output to the bit plane scanning unit 107 at the next stage.
[0067]
The bit plane scanning unit 107 receives encoded data encoded and output for each quantized value, rearranges them in bit plane units, and outputs them. This is performed for each frequency component (subblock) described above.
[0068]
First, the encoded data generated by the variable length encoding unit 106 is separated into a fixed length code portion and a variable length code portion determined by the value of the k parameter. In addition, the sign includes a negative bit fixed to 1 bit.
[0069]
Then, scanning starts with important information. First, the negative bit is scanned over all quantized values in the sub-block. Next, the variable length code portion having the information of the upper bits of the quantized value is scanned in order from the upper bit plane. Finally, the fixed-length code portion is scanned in order from the upper bit plane.
[0070]
FIG. 7 shows a Golomb-Rice code (provided that a variable-length code part and a fixed-length code part are separated) for each quantized value and a scan order thereof generated when the k parameter is 2 in this embodiment. An example is shown. Hereinafter, the scanning of the variable-length code portion will be described in a little more detail with reference to FIG. Since the variable length code has a non-constant code length, it is not uniquely determined how to align the short code and the long code. Therefore, in this embodiment, it is assumed that the variable length codes are arranged so that the first bits are in the same plane. That is, the variable length codes are arranged in order from the top of the variable length code area shown in FIG. When the bit plane information is scanned in order from the upper bit, the information (code bit) disappears from the plane in the middle of the short code, and therefore the code without information skips scanning. Therefore, the information to be scanned (code bits) decreases as the lower bit plane is reached.
[0071]
FIG. 8 shows an arrangement of bit information obtained by scanning the code shown in FIG. 7 in the above order (negative bit, variable length code, fixed length code).
[0072]
The bit plane scanning unit 107 performs such bit plane scanning in the order of LL, HL3, LH3, HH3, HL2, LH2, HH2, HL1, LH1, and HH1 in units of sub-blocks.
[0073]
The bit string output from the bit plane scanning unit 107 is sequentially transferred in the code output unit 109 at the next stage. The transfer destination may be a recording medium such as a hard disk or a DVD, or an interface such as the Internet, a general public line, or a greenless line.
[0074]
The encoded data generated in the present embodiment includes various information necessary for decoding, that is, the image size, the number of bits per pixel, the quantization step for each frequency component, the value of the k parameter, etc. It can be appropriately added to the encoded data as attached information.
[0075]
As described above, according to the present embodiment, when Golombrice coding is performed on an image data sequence based on the parameter k, the difference value of the variable length code amount for each k is compared with a predetermined value with a simple configuration. , K can be determined at high speed.
[0076]
Second Embodiment
Hereinafter, a second embodiment according to the present invention will be described. The configuration of the encoding device in the second embodiment is the same as that in FIG. 1 described above.
[0077]
FIG. 9 shows a detailed configuration of the encoding parameter selection unit 105 in the second embodiment. In the figure, the same reference numerals are given to the same operations as those in the configuration shown in FIG. 5 shown in the first embodiment, and the description thereof is omitted.
[0078]
9, 703a, 703b, 703c,... Are subtractors for obtaining a difference between the input and output of each bit shifter 502, and 704a, 704b, 704c,. is there.
[0079]
The principle of determining the optimum value of the k parameter in the second embodiment is the expression (7) described in the first embodiment: D _p = S _p-1 -S _p S in _p-1 , S _p Is based on the following formula in which the formula (3) is substituted.
[0080]

(Vi >> (p-1))-(Vi >> p) in the above equation (10) is the difference between the input value and the output value of the p-th bit shifter 502 from the top in FIG. 9 (input value-output value). ). Therefore, the difference value is obtained by the subtractor 703, and a portion corresponding to the sum (Σ) is calculated by the accumulator 704.
[0081]
D output from each accumulator 704 _p Is equivalent to the output from the subtractor 504 in the first embodiment described above, and the processing after the comparator 505 is exactly the same as in the first embodiment.
[0082]
That is, in the configuration of the encoding parameter selection unit 105 in the second embodiment, the arrangement of the subtractor and the accumulator is not simply replaced as compared with the configuration in the first embodiment described above. There is an advantage that the scale is reduced. For example, if the value of N is 64, the output bit width of the accumulator 704 is 6 bits larger than the input bit width. In this case, the bit width of the subtractor 703 on the input side of the accumulator 704 may be smaller by 6 bits than the bit width on the output side (corresponding to the subtracter 504 in the first embodiment).
[0083]
In the second embodiment, only one subtractor 703 is provided, and D _p And N in the order of p = 1, 2, 3,..., M _p Sequentially compared until = 0, C _p A value (p−1) obtained by subtracting 1 from the value of p when = 0 is set as the value of the k parameter.
[0084]
More specifically, a configuration in which the comparison process is performed in synchronization with the counter operation starting from the initial value 0 can be considered. That is, when the count value is 0, D ₁ Compare N with N ₁ Is output and D is counted with a count value of 1. ₂ Compare N with N ₂ Is output and C _p The comparison process is sequentially performed until = 0. Then C _p Since the count value when p = 0 is p−1, the count value may be output as the value of the k parameter.
[0085]
As described above, according to the second embodiment, the optimum value of the parameter k can be determined at a high speed with a simpler configuration than in the first embodiment.
[0086]
<Third Embodiment>
The third embodiment according to the present invention will be described below. The configuration of the encoding device in the third embodiment is the same as that in FIG. 1 described above.
[0087]
FIG. 10 shows a detailed configuration of the encoding parameter selection unit 105 in the third embodiment. In the same figure, the same number is attached | subjected to what performs the operation | movement similar to the structure in FIG. 9 shown in 2nd Embodiment mentioned above, and description is abbreviate | omitted.
[0088]
In FIG. 10, 803a, 803b, 803c,... Are +1 adders that add 1 bit to a bit string.
[0089]
The principle of determining the optimum value of the k parameter in the third embodiment is based on the equation (11) obtained by modifying the already described equation (5) and applying it to the equation (10). That is,

The following formula is obtained by modifying the formula (5).
[0090]
Vi >> (p-1) = 2 × (Vi >> p) + ((Vi >> (p-1)) & 1)
By substituting this into equation (10),

In formula (11), (Vi >> p) + ((Vi >> (p-1)) & 1) is the least significant bit on the input side (the output value of the p-th bit shifter 502 in FIG. LSB) is added. Therefore, the added value is obtained by the +1 adder 803, and a portion corresponding to the sum (Σ) is calculated by the accumulator 704.
[0091]
Since the value output from each +1 adder 803 is equivalent to the output from the subtractor 703 in the second embodiment described above, the processing after the accumulator 704 is exactly the same as in the second embodiment.
[0092]
That is, in the configuration of the encoding parameter selection unit 105 in the third embodiment, the hardware scale can be further reduced because the subtracter 703 in the second embodiment described above is replaced with the +1 adder 803.
[0093]
In the third embodiment, similarly to the second embodiment, only one comparator 505 is provided. _p And N in the order of p = 1, 2, 3,..., M _p Sequentially compared until = 0, C _p A value (p−1) obtained by subtracting 1 from the value of p when = 0 is set as the value of the k parameter.
[0094]
As described above, according to the third embodiment, the optimum value of the parameter k can be determined at a high speed with a simpler configuration than in the second embodiment.
[0095]
<Fourth embodiment>
The fourth embodiment according to the present invention will be described below. The configuration of the encoding device in the fourth embodiment is the same as that in FIG. 1 described above.
[0096]
The fourth embodiment is characterized in that, in the configuration of the encoding parameter selection unit 105, a full adder having a carry input function is used as an adder provided in the accumulator. Thereby, it is not necessary to provide the +1 adder 803 shown in the third embodiment.
[0097]
In the accumulators (503, 704) shown in the first to third embodiments described above, either a half adder without a carry input or a full adder with a carry input can be used. However, when a full adder is used, it is necessary to give 0 to the carry input.
[0098]
Here, FIG. 11A shows a configuration of a half-adder type accumulator usable in the first to third embodiments, and FIG. 11A shows a configuration of a full-adder type accumulator used in the fourth embodiment. As shown in FIG.
[0099]
Since the full adder has a function of performing +1 bit in addition to the function of the half adder, the +1 addition required to be provided in the preceding stage of the accumulator in the third embodiment described above. The function of the calculator 803 can be incorporated into the full adder in the accumulator 704. In this case, the circuit scale of the full adder is naturally larger than the circuit scale of the half adder, but far more than the case where the half adder and the +1 adder are provided independently as in the third embodiment. small.
[0100]
As described above, according to the fourth embodiment, the +1 adder 803 and the accumulator 704 in the third embodiment are integrated into a full adder type accumulator shown in FIG. Further, the hardware scale can be reduced.
[0101]
<Fifth Embodiment>
The fifth embodiment according to the present invention will be described below. The configuration of the encoding device in the fifth embodiment is the same as that in FIG. 1 described above.
[0102]
FIG. 12 shows a detailed configuration of the encoding parameter selection unit 105 in the fifth embodiment. In the figure, the same reference numerals are given to the same operations as those in the configuration shown in FIG. 5 shown in the first embodiment, and the description thereof is omitted.
[0103]
In FIG. 12, 1003a, 1003b, 1003c,... Are counters, and 1004a, 1004b, 1004c,.
[0104]
The principle of determining the optimum value of the k parameter in the fifth embodiment is based on the equation (7) already described.
[0105]
D _p = S _p + B _p (P ≧ 1) (7)
The counters 1003a, 1003b, 1003c,... Count Bp in the equation (7) one bit for each plane, and the adders 1004a, 1004b, 1004c,. _p + B _p Is calculated.
[0106]
The output of each adder 1004 is equivalent to the output of the subtracters 504a, 504b, 504c,... Shown in FIG. Therefore, as in the first embodiment, the comparators 505a, 505b, 505c,... Compare the output of the adder 1004 with a predetermined value N, and the comparison result C _p Is input to the priority encoder 507 and converted to the value of the k parameter.
[0107]
As described above, according to the fifth embodiment, the optimum value of the parameter k can be determined at high speed even with a configuration using a counter.
[0108]
<Sixth Embodiment>
The sixth embodiment according to the present invention will be described below. The configuration of the encoding device in the sixth embodiment is the same as that in FIG. 1 described above.
[0109]
FIG. 13 shows a detailed configuration of the encoding parameter selection unit 105 in the sixth embodiment. In the same figure, the same number is attached | subjected to what performs the operation | movement similar to the structure in FIG. 12 shown in 5th Embodiment mentioned above, and description is abbreviate | omitted.
[0110]
In FIG. 13, 1105a, 1105c,... Are bit shifters that shift the output of the accumulator by 1 bit to double the output of the accumulator, and 1107a, 1107c,. is there.
[0111]
In the sixth embodiment, S in the fifth embodiment described above. ₁ , S _Three , S _Five , ..., C _{2i + 1} (6) shown above is applied to the calculation of.
[0112]
S _p = 2 x S _{p + 1} + B _{p + 1} ... (6)
That is, 2 × S _2i + B _2i To S _2i-1 And S _2i-1 To B _2i-1 To add D _2i-1 Ask for. D _2i Is obtained by the same calculation as in the fifth embodiment.
[0113]
That is, in the sixth embodiment, 2 × S in the bit shifters 1105a, 1105c,. _2i And 2 × S in the adders 1107a, 1107c,. _2i , B _2i , B _2i-1 Are added. By this calculation, D required for the input of each comparator 505 _p Since all of (p = 1, 2, 3,...) Are aligned, the optimum value of the k parameter can be obtained by the same processing as in the fifth embodiment.
[0114]
As described above, according to the sixth embodiment, the optimum value of the parameter k can be determined at high speed by the configuration in which the number of accumulators is further reduced from the configuration shown in the fifth embodiment.
[0115]
【The invention's effect】
As described above, according to the present invention, it is possible to provide an encoding device that performs variable-length encoding of a multi-value image with a simple configuration at high speed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an encoding device according to an embodiment of the present invention;
FIG. 2 is a diagram showing a state of discrete wavelet transform;
FIG. 3 is a diagram showing an example of a quantization step used for frequency components (sub-blocks);
FIG. 4 is a diagram illustrating an example of a code obtained by Golombrice coding;
FIG. 5 is a block diagram showing a detailed configuration of an encoding parameter selection unit 105 in the present embodiment;
FIG. 6 is a diagram showing the input / output relationship of the priority encoder in the present embodiment;
FIG. 7 is a diagram illustrating an example of a Golomb-Rice code for each bit plane in the embodiment;
FIG. 8 is a diagram showing an example of a bitstream that is finally output;
FIG. 9 is a block diagram showing a detailed configuration of an encoding parameter selection unit 105 in the second embodiment;
FIG. 10 is a block diagram showing a detailed configuration of an encoding parameter selection unit 105 in the third embodiment;
FIG. 11 is a block diagram showing a configuration of an adder in the fourth embodiment;
FIG. 12 is a block diagram showing a detailed configuration of an encoding parameter selection unit 105 in the fifth embodiment;
FIG. 13 is a block diagram showing a detailed configuration of an encoding parameter selection unit 105 in the sixth embodiment.
[Explanation of symbols]
101 Image input unit
102 Data storage unit
103 Discrete wavelet transform unit
104 Coefficient quantization unit
105 Coding parameter selection unit
106 Variable length encoding unit
107 bit plane scanning unit
108 buffers
109 Code output section
502,1105 bit shifter
503,704 accumulator
504, 703 subtractor
505 comparator
507 priority encoder
803 +1 adder
1003 counter
1004, 1007 Adder

Claims (19)

An encoding device comprising encoding means for encoding a symbol group into a variable-length code part and a fixed-length code part based on parameters,
Difference means for calculating a difference value of the code amount of the variable length code portion between adjacent parameters;
Comparing means for comparing the plurality of difference values with a predetermined value;
Determining means for determining a parameter value to be applied to encoding based on the comparison result;
An encoding device comprising: The encoding apparatus according to claim 1, wherein the parameter indicates a code length of the fixed-length code portion. 3. The encoding apparatus according to claim 2, wherein the determining means determines a parameter value that minimizes a code amount of the variable length code portion. 3. The encoding apparatus according to claim 2, wherein the determination unit obtains the parameter by converting a plurality of comparison results in the comparison unit. 5. The encoding apparatus according to claim 4, wherein the fixed length portion is a code portion having a fixed length when the parameter values are the same. 6. The encoding apparatus according to claim 5, wherein the encoding means performs Golomb-Rice encoding. The difference means is
Accumulating means for accumulating symbols in parallel for each digit;
Subtracting means for performing subtraction between the plurality of cumulative results;
The encoding apparatus according to claim 1, further comprising: 8. The encoding apparatus according to claim 7, wherein the subtracting unit performs necessary subtraction processes in parallel by a plurality of subtractors. 8. The encoding apparatus according to claim 7, wherein the subtracting unit performs a sequential subtraction process using a single subtracter. The difference means is
Subtracting means for subtracting a symbol group between the digits;
Accumulating means for accumulating the subtraction result;
The encoding apparatus according to claim 1, further comprising: The difference means is
Bit addition means for adding 1-bit data for each digit of a symbol group;
Accumulating means for accumulating the value of each digit added by the bit;
The encoding apparatus according to claim 1, further comprising: The difference means is
2. The encoding apparatus according to claim 1, further comprising accumulating means for accumulating the symbol group for each digit, the accumulating means comprising a full adder having a 1-bit carry input function. The difference means is
Accumulating means for accumulating a symbol group for each digit;
Counting means for counting the number of predetermined values for each digit of the symbol group;
First addition means for adding the accumulated value and the count value;
The encoding apparatus according to claim 1, further comprising: Furthermore, multiplication means for multiplying the accumulated value by the accumulation means by a predetermined value,
A second adding means for adding the accumulated value by the accumulating means, the count value by the counting means, and the accumulated value multiplied by a predetermined value by the multiplying means;
14. The encoding apparatus according to claim 13, wherein the accumulating unit accumulates the symbol group for each predetermined digit, and applies the second adding unit to digits other than the predetermined digit. 2. The encoding apparatus according to claim 1, wherein said comparing means performs necessary comparison processing in parallel by a plurality of comparators. 2. The encoding apparatus according to claim 1, wherein the comparison means performs a successive comparison process using a single comparator. The encoding apparatus according to claim 1, wherein the symbol group is a sub-block obtained by performing wavelet transform on multi-valued image data. The encoding apparatus according to claim 1, wherein the determination unit includes a priority encoder. The encoding apparatus according to claim 1, wherein the determination unit includes a counter.

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