JP4037212B2

JP4037212B2 - Semiconductor device

Info

Publication number: JP4037212B2
Application number: JP2002238138A
Authority: JP
Inventors: 守仁長谷川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-19
Filing date: 2002-08-19
Publication date: 2008-01-23
Anticipated expiration: 2022-08-19
Also published as: JP2004080404A

Description

【０００１】
【発明の属する技術分野】
この発明は、ΣΔ変調器を使用したＰＬＬ回路に関するものである。
近年、携帯電話等の移動体通信機器に使用されるＰＬＬ回路は、高集積化、定消費電力化とともに、チャネル切替え速度の向上及びＣ／Ｎ特性の向上が必要となっている。このような要請を満足させるために、ΣΔ変調器を使用したＰＬＬ回路が実用化されている。そして、ΣΔ変調器を使用したＰＬＬ回路において、出力信号の周波数を所要の周波数に正確に一致させることが必要となっている。
【０００２】
【従来の技術】
ＰＬＬ回路のループ特性の重要な特性として、チャネル切替え時間とＣ／Ｎ特性がある。すなわち、任意のロックアップ周波数から別のロックアップ周波数に切替えるために要する時間を短縮し、かつ出力信号周波数に含まれる位相ノイズを低減する必要がある。
【０００３】
このような要求を満足するために、近年ＰＬＬループを構成する比較分周器の分周比を分数としたFractional-NＰＬＬ周波数シンセサイザが実用化されている。このような分数分周型のＰＬＬ回路では、基準信号の周波数を高くすることができるので、チャネル切替え時間とＣ／Ｎ特性の改善に有利であることが知られている。
【０００４】
ところが、分数分周比は整数分周値を時間的に変化させることで、等価的及び平均的に分数値を得ている。すなわち、固定分周値Ｎに対し周期的にＮ＋１分周を行うことにより、等価的に分数分周比を得ている。例えば、１／８分周であれば、８回の分周動作について、７回のＮ分周と１回のＮ＋１分周とを繰り返し、３／８分周であれば、８回の分周動作について、５回のＮ分周と３回のＮ＋１分周とを繰り返す。
【０００５】
しかし、このような分数分周動作により分周された比較信号と基準信号とを位相比較器で比較すると、Ｎ分周とＮ＋１分周とを周期的に繰り返すため、周期的な位相誤差が発生し、この結果電圧制御発振器の出力信号にスプリアスノイズが発生する。
【０００６】
そこで、分数分周にともなうスプリアスノイズの発生を防止するための一手段として、図５に示すΣΔ変調器を備えたΣΔFractional-NＰＬＬ周波数シンセサイザが提案されている。
【０００７】
図５において、発振器１は水晶振動子の発振に基づく固有周波数の基準クロック信号を基準分周器２に出力する。基準分周器２はカウンタ回路で構成され、あらかじめ設定された分周比に基づいて、前記基準クロック信号を分周した基準信号ｆｒを位相比較器３に出力する。
【０００８】
前記位相比較器３には、比較分周器４から比較信号ｆｐが入力される。そして、位相比較器３は前記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じたパルス信号をチャージポンプ５に出力する。
【０００９】
前記チャージポンプ５は、前記位相比較器３から出力されるパルス信号に基づいて、出力信号をＬＰＦ（ローパスフィルタ）６に出力する。
この出力信号は、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号の周波数変動にともなって変化し、パルス成分はパルス信号の位相差に基づいて変化する。
【００１０】
前記ＬＰＦ６は、チャージポンプ５の出力信号を平滑して高周波成分を除去した出力信号をＶＣＯ（電圧制御発振器）７に制御電圧として出力する。
前記ＶＣＯ７は、前記制御電圧に応じた周波数の出力信号ｆvcoを外部回路に出力するとともに、前記比較分周器４に出力する。
【００１１】
前記比較分周器４の分周比は、ΣΔ変調器８により任意に変化するように設定される。分母値（モジュロ値）Ｑは、ΣΔ変調器８のビット数２ⁿとして設定されており、分子値Ｆは、分母値Ｑの累乗数ｎに対し、ｎ−１ビットのデジタル信号Ｄ1〜Ｄ(n-1)として外部から設定される。
【００１２】
また、ΣΔ変調器８には比較信号ｆｐが入力される。そして、ΣΔ変調器８は比較信号ｆｐをクロック信号として動作して、例えば図６に示す擬似的乱数のBit Streamを出力信号prsとして加算器９に出力する。同図に示すように、出力信号prsは、例えば＋３〜−３の間で任意に変化する擬似的な乱数となる。
【００１３】
また、加算器９には固定分周比Ｎが入力される。そして、加算器９はΣΔ変調器８の出力信号prsと固定分周比Ｎとを加算して、比較分周器４に出力する。
従って、比較分周器４ではＮ＋３〜Ｎ−３の間で任意に変化する分周比で分周動作が行われ、等価的及び平均的な分周比はＮ＋Ｆ／２ⁿとなる。
【００１４】
このような動作により、比較分周器４での分周比が周期的に変化することが防止されるため、位相比較器３に入力される基準信号ｆｒと比較信号ｆｐとの間での周期的な位相誤差の発生を防止して、ＶＣＯ７の出力信号ｆvcoでのスプリアスノイズの発生を抑制している。
【００１５】
【発明が解決しようとする課題】
上記のようなΣΔ変調器８を備えたＰＬＬ回路では、特定の分子値Ｆを設定したとき、すなわちΣΔ変調器８において２ⁿで設定される分母値に対し、分子値Ｆが２^n-m（ｎ＞ｍ）となったとき等、出力信号ｆvcoにスプリアスノイズが発生する。
【００１６】
図７は、分母値Ｑ＝２¹⁰＝１０２４、分子値Ｆ＝２⁶＝６４とした場合のBit Streamを示す。同図に示すように、Bit Streamに規則性が表れると、出力信号ｆvcoにスプリアスノイズが発生する。
【００１７】
図６は、分母値Ｑ＝２¹⁰＝１０２４、分子値Ｆ＝１００とした場合のBit Streamを示す。この場合には、分子値Ｆが２^n-mとなっていないので、Bit Streamに規則性が表れず、出力信号ｆvcoでのスプリアスノイズの発生は抑制される。
【００１８】
図９(ａ)〜(ｆ)は、出力信号ｆvcoの周波数スペクトラムを示す。いずれも分母値Ｑ＝２¹⁸とした場合である。
図９(ａ)は、分子値Ｆ＝０とした場合であり、スプリアスノイズは発生しない。図９(ｂ)は、Ｆ＝２¹⁰＝１０２４とした場合であり、図９(ｃ)はＦ＝２¹¹＝２０４８とした場合であり、図９(ｄ)はＦ＝２¹²＝４０９６とした場合であり、図９(ｅ)はＦ＝２¹³＝８１９２とした場合であり、それぞれスプリアスノイズが発生している。
【００１９】
図９(ｆ)は、Ｆ＝２¹³＋２¹⁴＋２¹⁵＋２¹⁶＋２¹⁷＝２５３９５２とした場合であり、同様にスプリアスノイズが発生している。このように、分母値Ｑが分子値Ｆの整数倍となるとき等、出力信号ｆvcoでスプリアスノイズが発生する。
【００２０】
そこで、このようなスプリアスノイズの発生を防止するために、ΣΔ変調器８に設定する分子値Ｆに「１」を加算して出力信号prsを生成する。図８は、分母値Ｑ＝２¹⁰＝１０２４、分子値Ｆ＝２⁶＋１＝６４＋１＝６５とした場合のBit Streamを示す。
【００２１】
同図に示すように、Bit Streamに規則性はなくなるので、出力信号ｆvcoでのスプリアスノイズの発生は抑制される。
ところが、分子値Ｆに「１」を加算するため、ΣΔ変調器８の出力信号prsが変化し、比較分周器４での分周比も変化するため、ＰＬＬ回路の出力信号ｆvcoのロックアップ周波数と、所望の周波数との間にずれが生じるという問題点がある。
【００２２】
特開2002-152044号公報には、分子値をＦ＋１とＦ−１に周期的に変化させる構成が開示されているが、その回路構成は煩雑である。
この発明の目的は、ΣΔ変調器から出力されるBit Streamの規則性を回避して、スプリアスノイズの発生を抑制しながら、ＰＬＬ回路の出力信号周波数のずれを抑制し得る半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
ＰＬＬ回路を構成する比較分周器の分数分周比を設定する分子値に、１未満の値を加算する制御回路を設ける。この制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットが０であるときに、該最下位ビットを、前記ΣΔ変調器の動作クロックの複数回に１回の割合で１とすることにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算する。これにより、ΣΔ変調器から出力されるBit Streamに規則性がなくなり、設定される分子値との誤差が小さくなる。
【００２４】
【発明の実施の形態】
図１は、本発明を具体化したΣΔFractional-NＰＬＬ周波数シンセサイザの一実施の形態を示す。
【００２５】
この実施の形態は、図５に示す前記従来例に対し、制御回路１０を付加したものであり、ΣΔ変調器８の分子値Ｆを設定するためのｎ−１ビットのデジタル信号Ｄ1〜Ｄn-1のうち、最下位ビットのデジタル信号Ｄ1が制御回路１０に入力される。
【００２６】
前記制御回路１０には、ΣΔ変調器８の動作クロックである前記比較信号ｆｐが入力され、制御回路１０の出力信号がΣΔ変調器８に最下位ビットのデジタル信号Ｄ1ｘとして入力される。その他の構成は前記従来例と同様である。
【００２７】
前記制御回路１０の具体的構成を図２に従って説明する。比較信号ｆｐは初段のフリップフロップ回路１１ａにクロック信号ＣＫとして入力され、そのフリップフロップ回路１１ａの出力信号Ｑ1が次段のフリップフロップ回路１１ｂにクロック信号ＣＫとして入力されるとともに、ＡＮＤ回路（論理積回路）１２に入力される。
【００２８】
前記フリップフロップ回路１１ａの出力信号Ｑ1の反転信号ＸＱ1は、フリップフロップ回路１１ａにデータＤとして入力される。
前記フリップフロップ回路１１ｂの出力信号Ｑ2は前記ＡＮＤ回路１２に入力され、出力信号Ｑ2の反転信号ＸＱ2は、フリップフロップ回路１１ｂにデータＤとして入力される。
【００２９】
前記ＡＮＤ回路１２の出力信号ＡはＯＲ回路（論理和回路）１３に入力され、そのＯＲ回路１３には、分子値Ｆを設定するための最下位ビットのデジタル信号Ｄ1が入力される。そして、ＯＲ回路１３の出力信号がΣΔ変調器８に最下位ビットのデジタル信号Ｄ1ｘとして出力される。
【００３０】
上記のように構成された制御回路１０では、図３に示すように、比較信号ｆｐの入力に基づいて、フリップフロップ回路１１ａは比較信号ｆｐを２分周した出力信号Ｑ1を出力する。
【００３１】
フリップフロップ回路１１ｂは、出力信号Ｑ1の入力に基づいて、その出力信号Ｑ1を２分周した出力信号Ｑ2を出力する。
ＡＮＤ回路１２は、出力信号Ｑ1，Ｑ2のＡＮＤ論理である出力信号Ａを出力し、その出力信号Ａは比較信号ｆｐの４周期のうち１周期がＨレベルとなる信号となる。
【００３２】
そして、ＯＲ回路１３に入力されるデジタル信号Ｄ1がＬレベルであるとき、ＡＮＤ回路１２の出力信号ＡがＯＲ回路１３からデジタル信号Ｄ1ｘとして出力される。また、ＯＲ回路１３に入力されるデジタル信号Ｄ1がＨレベルであるとき、ＡＮＤ回路１２の出力信号Ａに関わらず、デジタル信号Ｄ1がＯＲ回路１３からデジタル信号Ｄ1ｘとして出力される。
【００３３】
上記のような制御回路１０の動作により、ΣΔ変調器８に入力されるデジタル信号Ｄ1〜Ｄ(n-1)は、最下位ビットのデジタル信号Ｄ1がＬレベルすなわち「０」であるとき、入力されるデジタル信号Ｄ1ｘは比較信号ｆｐの４周期に１回「１」となる。
【００３４】
従って、分子値Ｆはデジタル信号Ｄ1〜Ｄ(n-1)で設定される分子値に対し、平均して0.25を加算した値となる。
図４は、前記制御回路１０を備えたΣΔ変調器８から出力されるBit Streamを示す。デジタル信号Ｄ(ｎ-１)〜Ｄ1で設定される分子値は２¹³＝８１９２であり、制御回路１０の動作によりΣΔ変調器８に入力される分子値Ｆは、２¹³＋0.25すなわち８１９２＋0.25となる。分母値Ｑは２¹⁸＝２６２１４４である。
【００３５】
このような分子値Ｆの設定により、ΣΔ変調器８から＋３〜−３の範囲で任意に変化する規則性のないBit Streamが出力信号prsとして加算器９に出力される。
【００３６】
加算器９では、ΣΔ変調器８の出力信号prsとあらかじめ設定されている分周比Ｎとの加算が行われ、その加算結果が比較分周器４に出力される。従って、比較分周器４はＮ＋３〜Ｎ−３の範囲で任意に変化する分周比で分周動作を行い、等価的及び平均的な分周比はＮ＋Ｆ／２ⁿとなる。
【００３７】
上記のように構成されたＰＬＬ回路では、比較分周器４から出力される比較信号ｆｐが位相比較器３に入力され、位相比較器３では基準信号ｆｒと比較信号ｆｐとを比較し、その比較結果に基づいてＶＣＯ７から出力信号ｆvcoが出力される。また、出力信号ｆvcoが比較分周器４に入力される。
【００３８】
このようなＰＬＬ回路により、出力信号ｆvcoは分周比Ｎ＋Ｆ／２ⁿで設定される所要の周波数にロックアップされる。
上記のように構成されたＰＬＬ回路では、次に示す作用効果を得ることができる。
（１）ΣΔ変調器８の出力信号prsに基づいて、比較分周器４で分数分周動作を行うことができる。従って、基準信号ｆｒを高周波数化することができるので、チャネル切替え速度すなわち出力信号ｆvcoのロックアップ速度の高速化及びＣ／Ｎ特性の向上を図ることができる。
（２）ΣΔ変調器８の出力信号prsに基づいて、比較分周器４の分周比を例えばＮ＋３〜Ｎ−３の範囲で任意に変化させることができる。従って、分周比の周期的な変化に基づく、出力信号ｆvcoでのスプリアスノイズの発生を防止することができる。
（３）制御回路１０の動作により、ΣΔ変調器８のビット数すなわち分数分周器の分母値Ｑ＝２ⁿに対し、分子値Ｆが２^n-m等となることを防止することができる。従って、ΣΔ変調器８の出力信号prsのBit Streamでの規則性の発生を防止することができるので、出力信号ｆvcoでのスプリアスノイズの発生を防止することができる。
（４）制御回路１０の動作により、デジタル信号Ｄ1〜Ｄ(n-1)で外部から設定される分子値に対し、平均して１未満となる値を加算した分子値ＦをΣΔ変調器８に入力して、分母値Ｑ＝２ⁿに対し、分子値Ｆが２^n-m等となることを防止することができる。従って、外部から設定される分子値とΣΔ変調器８に実際に入力される分子値Ｆとの誤差を小さくすることができるので、比較分周器４の等価的及び平均的な分周比Ｎ＋Ｆ／２ⁿに対する影響を小さくすることができる。この結果、出力信号ｆvcoのロックアップ周波数と目標周波数とのずれを小さくすることができる。
（５）制御回路１０の動作により、外部から設定されるデジタル信号Ｄ1〜Ｄ(n-1)の最下位ビットが「０」となるときに限り、すなわち分母値Ｑ＝２ⁿに対し、分子値Ｆが２^n-m等となる可能性がある場合に限り、平均して１未満となる値を加算した分子値ＦをΣΔ変調器８に入力することができる。従って、出力信号ｆvcoのロックアップ周波数と目標周波数とのずれを小さくすることができる。
（６）制御回路１０は、フリップフロップ回路１１ａ，１１ｂとＡＮＤ回路１２及びＯＲ回路１３とから構成されるので、極めて簡易な構成で実現することができる。
【００３９】
上記実施の形態は、次に示すように変更することもできる。
・制御回路１０を構成するフリップフロップ回路をさらに多数段とすることにより、比較分周器の分数分周比の分子値に加算される値をさらに小さくしてもよい。分子値への加算値をさらに小さくすることにより、ロックアップ周波数と目的周波数との誤差をさらに小さくすることができる。
・比較分周器の分数分周比の分子値に１を加算するタイミングは、擬似的な乱数に基づいて、任意のタイミングで行ってもよい。
・比較分周器の分数分周比の分子値として外部から設定される値からあらかじめ１を減算し、さらに１未満の値を加算するようにしてもよい。このような構成により、分子値から１未満の値を実質的に減算して、ロックアップ周波数と目的周波数との誤差が小さくなるように分子値を設定するようにしてもよい。
（付記１）ＰＬＬ回路を構成する比較分周器の分数分周比を設定するΣΔ変調器を備えた半導体装置であって、
前記比較分周器の分数分周比の分子値に１未満の値を加算若しくは減算する制御回路を設けたことを特徴とする半導体装置。
（付記２）前記制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットを、該ΣΔ変調器の動作クロックの複数回に１回の割合で１とすることにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする付記１記載の半導体装置。
（付記３）前記制御回路は、直列に複数段接続されたフリップフロップ回路の初段に前記比較分周器の出力信号を入力し、前記各フリップフロップ回路の出力信号を論理積回路に入力し、前記論理積回路の出力信号を前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットの信号として該ΣΔ変調器に出力することにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする付記２記載の半導体装置。
（付記４）前記制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットが０であるとき、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする付記２または３記載の半導体装置。
（付記５）前記論理積回路の出力信号と、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットの信号とを論理和回路に入力し、該論理和回路の出力信号を前記ΣΔ変調器に入力することを特徴とする付記３記載の半導体装置。
（付記６）前記制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号の最下位ビットを、該ΣΔ変調器の動作クロックに同期する任意のタイミングで１とすることにより、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする請求項１記載の半導体装置。
（付記７）前記制御回路は、前記比較分周器の分数分周比の分子値を設定する複数ビットのデジタル信号から１を減算し、該比較分周器の分数分周比の分子値に等価的に１未満の値を加算することを特徴とする付記１乃至６の少なくともいずれかに記載の半導体装置。
（付記８）付記１乃至７に記載の半導体装置に搭載された該ΣΔ変調器の出力信号に基づいて、比較分周器の分数分周比を設定することを特徴とするＰＬＬ回路。
【００４０】
【発明の効果】
以上詳述したように、この発明はΣΔ変調器から出力されるBit Streamの規則性を回避して、スプリアスノイズの発生を抑制しながら、ＰＬＬ回路の出力信号周波数のずれを抑制し得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明を具体化したＰＬＬ回路の一実施の形態を示すブロック図である。
【図２】制御回路を示す回路図である。
【図３】制御回路の動作を示すタイミング波形図である。
【図４】一実施の形態のΣΔ変調器から出力されるBit Streamを示す説明図である。
【図５】従来例を示すブロック図である。
【図６】従来例のΣΔ変調器から出力されるBit Streamを示す説明図である。
【図７】従来例のΣΔ変調器から出力されるBit Streamを示す説明図である。
【図８】従来例のΣΔ変調器から出力されるBit Streamを示す説明図である。
【図９】従来例のＰＬＬ回路の出力信号の周波数スペクトラムを示す説明図である。
【符号の説明】
４比較分周器
８ ΣΔ変調器
１０制御回路
Ｆ分子値[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL circuit using a ΣΔ modulator.
2. Description of the Related Art In recent years, PLL circuits used in mobile communication devices such as mobile phones have been required to improve channel switching speed and C / N characteristics as well as to achieve high integration and constant power consumption. In order to satisfy such a demand, a PLL circuit using a ΣΔ modulator has been put into practical use. In a PLL circuit using a ΣΔ modulator, it is necessary to accurately match the frequency of the output signal with a required frequency.
[0002]
[Prior art]
Important characteristics of the loop characteristics of the PLL circuit include channel switching time and C / N characteristics. That is, it is necessary to reduce the time required to switch from an arbitrary lockup frequency to another lockup frequency and to reduce phase noise included in the output signal frequency.
[0003]
In order to satisfy such a requirement, in recent years, a fractional-NPLL frequency synthesizer in which the frequency division ratio of the comparison frequency divider constituting the PLL loop is a fraction has been put into practical use. In such a fractional frequency division type PLL circuit, it is known that the frequency of the reference signal can be increased, which is advantageous in improving the channel switching time and the C / N characteristics.
[0004]
However, the fractional frequency division ratio is obtained equivalently and averagely by dividing the integer frequency division value with time. That is, by periodically performing N + 1 frequency division on the fixed frequency division value N, the fractional frequency division ratio is equivalently obtained. For example, in the case of 1/8 frequency division, 7 times of N frequency division and 1 time of N + 1 frequency division are repeated for 8 frequency division operations, and in the case of 3/8 frequency division, 8 times of frequency division. Regarding the operation, 5 times of N division and 3 times of N + 1 division are repeated.
[0005]
However, when the comparison signal divided by the fractional frequency dividing operation and the reference signal are compared by the phase comparator, the N frequency division and the N + 1 frequency division are periodically repeated, so that a periodic phase error occurs. As a result, spurious noise is generated in the output signal of the voltage controlled oscillator.
[0006]
Therefore, a ΣΔ Fractional-NPLL frequency synthesizer having a ΣΔ modulator shown in FIG. 5 has been proposed as a means for preventing the occurrence of spurious noise due to fractional frequency division.
[0007]
In FIG. 5, the oscillator 1 outputs a reference clock signal having a natural frequency based on the oscillation of the crystal resonator to the reference frequency divider 2. The reference frequency divider 2 is composed of a counter circuit, and outputs a reference signal fr obtained by dividing the reference clock signal to the phase comparator 3 based on a preset frequency division ratio.
[0008]
The phase comparator 3 receives the comparison signal fp from the comparison frequency divider 4. Then, the phase comparator 3 outputs a pulse signal corresponding to the frequency difference and phase difference between the reference signal fr and the comparison signal fp to the charge pump 5.
[0009]
The charge pump 5 outputs an output signal to an LPF (low-pass filter) 6 based on the pulse signal output from the phase comparator 3.
This output signal is a direct current component including a pulse component, and the direct current component changes with the frequency variation of the pulse signal, and the pulse component changes based on the phase difference of the pulse signal.
[0010]
The LPF 6 outputs an output signal obtained by smoothing the output signal of the charge pump 5 and removing a high frequency component to a VCO (voltage controlled oscillator) 7 as a control voltage.
The VCO 7 outputs an output signal fvco having a frequency corresponding to the control voltage to an external circuit and also outputs it to the comparison frequency divider 4.
[0011]
The frequency division ratio of the comparison frequency divider 4 is set by the ΣΔ modulator 8 so as to be arbitrarily changed. The denominator value (modulo value) Q is set as the number of bits 2 ⁿ of the ΣΔ modulator 8, and the numerator value F is an n−1 bit digital signal D 1 to D ( n-1) is set from the outside.
[0012]
The comparison signal fp is input to the ΣΔ modulator 8. Then, the ΣΔ modulator 8 operates using the comparison signal fp as a clock signal, and outputs, for example, a pseudo random number Bit Stream shown in FIG. 6 to the adder 9 as an output signal prs. As shown in the figure, the output signal prs is a pseudo random number that arbitrarily changes between +3 and -3, for example.
[0013]
The adder 9 receives a fixed frequency division ratio N. The adder 9 adds the output signal prs of the ΣΔ modulator 8 and the fixed frequency division ratio N, and outputs the result to the comparison frequency divider 4.
Therefore, the frequency divider 4 performs a frequency dividing operation with a frequency dividing ratio arbitrarily changing between N + 3 and N-3, and an equivalent and average frequency ^dividing ratio is N + F / ²ⁿ .
[0014]
Such an operation prevents the frequency division ratio in the comparison frequency divider 4 from periodically changing, and therefore the period between the reference signal fr and the comparison signal fp input to the phase comparator 3. Generation of spurious noise in the output signal fvco of the VCO 7 is suppressed.
[0015]
[Problems to be solved by the invention]
In the PLL circuit including the ΣΔ modulator 8 as described above, when a specific numerator value F is set, that is, with respect to the denominator value set by 2 ⁿ in the ΣΔ modulator 8, the numerator value F is 2 ^nm (n > M), spurious noise occurs in the output signal fvco.
[0016]
FIG. 7 shows a bit stream when the denominator value Q = 2 ¹⁰ = 1024 and the numerator value F = 2 ⁶ = 64. As shown in the figure, when regularity appears in the Bit Stream, spurious noise occurs in the output signal fvco.
[0017]
FIG. 6 shows a bit stream when the denominator value Q = 2 ¹⁰ = 1024 and the numerator value F = 100. In this case, since the numerator value F is not 2 ^nm , regularity does not appear in the Bit Stream, and the occurrence of spurious noise in the output signal fvco is suppressed.
[0018]
9A to 9F show the frequency spectrum of the output signal fvco. In both cases, the denominator value Q = 2 ¹⁸ .
FIG. 9A shows a case where the numerator value F = 0, and spurious noise does not occur. FIG. 9B shows the case where F = 2 ¹⁰ = 1024, FIG. 9C shows the case where F = 2 ¹¹ = 2048, and FIG. 9D shows that F = 2 ¹² = 4096. FIG. 9E shows a case where F = 2 ¹³ = 8192, and spurious noises are generated.
[0019]
FIG. 9F shows a case where F = 2 ¹³ +2 ¹⁴ +2 ¹⁵ +2 ¹⁶ +2 ¹⁷ = 253952 and spurious noise is generated similarly. Thus, when the denominator value Q is an integral multiple of the numerator value F, spurious noise is generated in the output signal fvco.
[0020]
Therefore, in order to prevent the occurrence of such spurious noise, “1” is added to the numerator value F set in the ΣΔ modulator 8 to generate the output signal prs. FIG. 8 shows a bit stream when the denominator value Q = 2 ¹⁰ = 1024 and the numerator value F = 2 ⁶ + 1 = 64 + 1 = 65.
[0021]
As shown in the figure, since there is no regularity in the Bit Stream, the occurrence of spurious noise in the output signal fvco is suppressed.
However, since “1” is added to the numerator value F, the output signal prs of the ΣΔ modulator 8 changes and the frequency division ratio in the comparison frequency divider 4 also changes, so that the output signal fvco of the PLL circuit is locked up. There is a problem that a deviation occurs between the frequency and the desired frequency.
[0022]
Japanese Patent Laid-Open No. 2002-152044 discloses a configuration in which the molecular value is periodically changed to F + 1 and F−1, but the circuit configuration is complicated.
An object of the present invention is to provide a semiconductor device that can suppress the deviation of the output signal frequency of the PLL circuit while avoiding the regularity of the Bit Stream output from the ΣΔ modulator and suppressing the occurrence of spurious noise. It is in.
[0023]
[Means for Solving the Problems]
A control circuit is provided for adding a value less than 1 to the numerator value for setting the fractional frequency division ratio of the comparison frequency divider constituting the PLL circuit. When the least significant bit of the multi-bit digital signal that sets the numerator value of the fractional division ratio of the comparison frequency divider is 0, the control circuit converts the least significant bit to the operation clock of the ΣΔ modulator. By setting it to 1 at a rate of once every a plurality of times, a value less than 1 is equivalently added to the numerator value of the fractional division ratio of the comparison frequency divider. Thereby, the Bit Stream output from the ΣΔ modulator has no regularity, and the error from the set numerator value is reduced.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an embodiment of a ΣΔ Fractional-NPLL frequency synthesizer embodying the present invention.
[0025]
In this embodiment, a control circuit 10 is added to the conventional example shown in FIG. 5, and n−1 bit digital signals D1 to Dn− for setting the numerator value F of the ΣΔ modulator 8 are used. 1, the least significant bit digital signal D 1 is input to the control circuit 10.
[0026]
The control circuit 10 receives the comparison signal fp, which is the operation clock of the ΣΔ modulator 8, and the output signal of the control circuit 10 is input to the ΣΔ modulator 8 as the digital signal D1x of the least significant bit. Other configurations are the same as those of the conventional example.
[0027]
A specific configuration of the control circuit 10 will be described with reference to FIG. The comparison signal fp is input to the first flip-flop circuit 11a as the clock signal CK, the output signal Q1 of the flip-flop circuit 11a is input to the next flip-flop circuit 11b as the clock signal CK, and an AND circuit (logical product). Circuit) 12.
[0028]
An inverted signal XQ1 of the output signal Q1 of the flip-flop circuit 11a is input as data D to the flip-flop circuit 11a.
The output signal Q2 of the flip-flop circuit 11b is input to the AND circuit 12, and the inverted signal XQ2 of the output signal Q2 is input as data D to the flip-flop circuit 11b.
[0029]
An output signal A of the AND circuit 12 is input to an OR circuit (logical sum circuit) 13, and a digital signal D 1 of the least significant bit for setting the numerator value F is input to the OR circuit 13. The output signal of the OR circuit 13 is output to the ΣΔ modulator 8 as the least significant bit digital signal D1x.
[0030]
In the control circuit 10 configured as described above, as shown in FIG. 3, based on the input of the comparison signal fp, the flip-flop circuit 11a outputs an output signal Q1 obtained by dividing the comparison signal fp by two.
[0031]
Based on the input of the output signal Q1, the flip-flop circuit 11b outputs an output signal Q2 obtained by dividing the output signal Q1 by two.
The AND circuit 12 outputs an output signal A that is an AND logic of the output signals Q1 and Q2, and the output signal A is a signal in which one period of the four periods of the comparison signal fp becomes H level.
[0032]
When the digital signal D1 input to the OR circuit 13 is at the L level, the output signal A of the AND circuit 12 is output from the OR circuit 13 as the digital signal D1x. When the digital signal D1 input to the OR circuit 13 is at the H level, the digital signal D1 is output from the OR circuit 13 as the digital signal D1x regardless of the output signal A of the AND circuit 12.
[0033]
By the operation of the control circuit 10 as described above, the digital signals D1 to D (n-1) input to the ΣΔ modulator 8 are input when the least significant bit digital signal D1 is at L level, that is, “0”. The digital signal D1x is “1” once every four periods of the comparison signal fp.
[0034]
Therefore, the numerator value F is an average value obtained by adding 0.25 to the numerator value set by the digital signals D1 to D (n-1).
FIG. 4 shows a bit stream output from the ΣΔ modulator 8 provided with the control circuit 10. The numerator value set by the digital signals D (n-1) to D1 is 2 ¹³ = 8192, and the numerator value F input to the ΣΔ modulator 8 by the operation of the control circuit 10 is 2 ¹³ +0.25, that is, 8192 + 0. .25. The denominator value Q is 2 ¹⁸ = 262144.
[0035]
By such setting of the numerator value F, a bit stream having no regularity that arbitrarily changes in the range of +3 to −3 from the ΣΔ modulator 8 is output to the adder 9 as the output signal prs.
[0036]
In the adder 9, the output signal prs of the ΣΔ modulator 8 is added to the preset frequency division ratio N, and the addition result is output to the comparison frequency divider 4. Therefore, the comparison frequency divider 4 performs a frequency division operation with a frequency division ratio that arbitrarily changes in the range of N + 3 to N-3, and the equivalent and average frequency division ratio is N + F / ²ⁿ .
[0037]
In the PLL circuit configured as described above, the comparison signal fp output from the comparison frequency divider 4 is input to the phase comparator 3, and the phase comparator 3 compares the reference signal fr and the comparison signal fp. An output signal fvco is output from the VCO 7 based on the comparison result. Further, the output signal fvco is input to the comparison frequency divider 4.
[0038]
By such a PLL circuit, the output signal fvco is locked up to a required frequency set by the frequency division ratio N + F / ²ⁿ .
In the PLL circuit configured as described above, the following operational effects can be obtained.
(1) Based on the output signal prs of the ΣΔ modulator 8, the comparative frequency divider 4 can perform a fractional frequency dividing operation. Therefore, since the frequency of the reference signal fr can be increased, the channel switching speed, that is, the lockup speed of the output signal fvco can be increased and the C / N characteristics can be improved.
(2) Based on the output signal prs of the ΣΔ modulator 8, the frequency division ratio of the comparison frequency divider 4 can be arbitrarily changed within a range of N + 3 to N-3, for example. Therefore, it is possible to prevent the occurrence of spurious noise in the output signal fvco based on a periodic change in the frequency division ratio.
(3) The operation of the control circuit 10 can prevent the numerator value F from being 2 ^nm or the like with respect to the number of bits of the ΣΔ modulator 8, that is, the denominator value Q = 2 ^{n of the} fractional frequency divider. Accordingly, regularity in the bit stream of the output signal prs of the ΣΔ modulator 8 can be prevented, so that spurious noise can be prevented from occurring in the output signal fvco.
(4) By the operation of the control circuit 10, the numerator value F obtained by adding the average value less than 1 to the numerator value set from the outside by the digital signals D1 to D (n-1) is converted to the ΣΔ modulator 8 The numerator value F can be prevented from being 2 ^nm or the like with respect to the denominator value Q = 2 ⁿ . Accordingly, the error between the numerator value set from the outside and the numerator value F actually input to the ΣΔ modulator 8 can be reduced, so that the equivalent and average frequency division ratio N + F of the comparison frequency divider 4 can be reduced. The influence on / 2 ⁿ can be reduced. As a result, the deviation between the lockup frequency of the output signal fvco and the target frequency can be reduced.
(5) Only when the least significant bit of the digital signals D1 to D (n-1) set from the outside becomes "0" by the operation of the control circuit 10, that is, for the denominator value Q = ²ⁿ , Only when there is a possibility that the value F becomes 2 ^nm or the like, the numerator value F obtained by adding the values that average less than 1 can be input to the ΣΔ modulator 8. Therefore, the deviation between the lock-up frequency of the output signal fvco and the target frequency can be reduced.
(6) Since the control circuit 10 includes the flip-flop circuits 11a and 11b, the AND circuit 12, and the OR circuit 13, it can be realized with a very simple configuration.
[0039]
The above embodiment can be modified as follows.
The number added to the numerator value of the fractional frequency division ratio of the comparison frequency divider may be further reduced by providing more stages of flip-flop circuits that constitute the control circuit 10. By further reducing the value added to the numerator value, the error between the lockup frequency and the target frequency can be further reduced.
The timing at which 1 is added to the numerator value of the fractional division ratio of the comparison frequency divider may be performed at an arbitrary timing based on a pseudo random number.
-You may make it subtract 1 beforehand from the value set from the outside as the numerator value of the fractional division ratio of the comparison frequency divider, and add a value less than 1. With such a configuration, the numerator value may be set so that an error between the lockup frequency and the target frequency is reduced by substantially subtracting a value less than 1 from the numerator value.
(Appendix 1) A semiconductor device including a ΣΔ modulator for setting a fractional frequency division ratio of a comparison frequency divider constituting a PLL circuit,
A semiconductor device comprising a control circuit for adding or subtracting a value less than 1 to a numerator value of a fractional frequency division ratio of the comparison frequency divider.
(Additional remark 2) The said control circuit carries out the least significant bit of the multi-bit digital signal which sets the numerator value of the fractional frequency division ratio of the said comparison frequency divider once every several times of the operation clock of this ΣΔ modulator. The semiconductor device according to appendix 1, wherein a value less than 1 is equivalently added to the numerator value of the fractional division ratio of the comparison frequency divider by setting the ratio to 1.
(Supplementary Note 3) The control circuit inputs the output signal of the comparison frequency divider to the first stage of the flip-flop circuit connected in a plurality of stages in series, and inputs the output signal of each flip-flop circuit to the AND circuit, By outputting the output signal of the AND circuit to the ΣΔ modulator as a least significant bit signal of a multi-bit digital signal that sets the numerator value of the fractional division ratio of the comparison divider, The semiconductor device according to appendix 2, wherein a value less than 1 is equivalently added to the numerator value of the fractional frequency division ratio of the vessel.
(Additional remark 4) When the least significant bit of the digital signal of several bits which sets the numerator value of the fractional division ratio of the said comparison frequency divider is 0, the said control circuit is the fractional frequency division ratio of this comparison frequency divider 4. The semiconductor device according to appendix 2 or 3, wherein a value less than 1 is equivalently added to the numerator value of.
(Supplementary Note 5) An output signal of the logical product circuit and a least significant bit signal of a multi-bit digital signal that sets a numerator value of a fractional division ratio of the comparison frequency divider are input to an OR circuit, The semiconductor device according to appendix 3, wherein an output signal of an OR circuit is input to the ΣΔ modulator.
(Additional remark 6) The said control circuit is the arbitrary timing which synchronizes the least significant bit of the digital signal of several bits which sets the numerator value of the fractional frequency division ratio of the said comparison frequency divider with the operation clock of this ΣΔ modulator 2. The semiconductor device according to claim 1, wherein a value less than 1 is equivalently added to the numerator value of the fractional frequency division ratio of the comparison frequency divider by setting to 1.
(Supplementary Note 7) The control circuit subtracts 1 from a multi-bit digital signal that sets the numerator value of the fractional frequency division ratio of the comparison frequency divider to obtain the numerator value of the fractional frequency division ratio of the comparison frequency divider. 7. The semiconductor device according to any one of appendices 1 to 6, wherein a value less than 1 is equivalently added.
(Supplementary note 8) A PLL circuit, wherein the fractional frequency division ratio of the comparison frequency divider is set based on the output signal of the ΣΔ modulator mounted on the semiconductor device according to any one of Supplementary notes 1 to 7.
[0040]
【The invention's effect】
As described above in detail, the present invention avoids the regularity of the Bit Stream output from the ΣΔ modulator, suppresses the occurrence of spurious noise, and suppresses the deviation of the output signal frequency of the PLL circuit. Can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a PLL circuit embodying the present invention.
FIG. 2 is a circuit diagram showing a control circuit.
FIG. 3 is a timing waveform chart showing the operation of the control circuit.
FIG. 4 is an explanatory diagram showing a Bit Stream output from a ΣΔ modulator according to an embodiment.
FIG. 5 is a block diagram showing a conventional example.
FIG. 6 is an explanatory diagram showing a bit stream output from a conventional ΣΔ modulator.
FIG. 7 is an explanatory diagram showing a bit stream output from a conventional ΣΔ modulator.
FIG. 8 is an explanatory diagram showing a bit stream output from a conventional ΣΔ modulator.
FIG. 9 is an explanatory diagram showing a frequency spectrum of an output signal of a conventional PLL circuit.
[Explanation of symbols]
4 Comparative frequency divider 8 ΣΔ modulator 10 Control circuit F Numerator value

Claims

A semiconductor device including a ΣΔ modulator for setting a fractional frequency division ratio of a comparison frequency divider constituting a PLL circuit,
A control circuit for adding a value less than 1 to the numerator value of the fractional division ratio of the comparison frequency divider;
Wherein the control circuit, when the least significant bit of the plurality of bits of digital signals for setting the numerator value of the fractional frequency division ratio of the comparison frequency divider is 0, the outermost lower bits, the operation clock of the ΣΔ modulator A value less than 1 is equivalently added to the numerator value of the fractional division ratio of the comparative frequency divider by setting the ratio to 1 at a plurality of times.

The control circuit includes:
The first-stage flip-flop circuits connected in a plurality of stages in series, the output signal of the comparison frequency divider as a clock signal,
The output signal of each flip-flop circuit is input to the logical product circuit, and input to the flip-flop circuit of the next stage as a clock signal ,
The inverted signal of the output signal of each flip-flop circuit is input to the own flip-flop circuit as data,
An output signal of the logical product circuit and a least significant bit signal of a multi-bit digital signal that sets a numerator value of a fractional division ratio of the comparison frequency divider are input to the logical sum circuit.
By inputting the output signal of the OR circuit as the least significant bit signal to the ΣΔ modulator, a value less than 1 is equivalently added to the numerator value of the fractional division ratio of the comparison frequency divider The semiconductor device according to claim 1.

  A semiconductor device including a ΣΔ modulator for setting a fractional frequency division ratio of a comparison frequency divider constituting a PLL circuit,
  A control circuit for subtracting a value less than 1 from the numerator value of the fractional division ratio of the comparison frequency divider;
  The control circuit subtracts 1 in advance from a value set as a numerator value of the fractional frequency division ratio of the comparison frequency divider, and sets a numerator value of the fractional frequency division ratio of the comparison frequency divider. When the least significant bit of the digital signal is 0, the least significant bit is set to 1 at a rate of once every a plurality of times of the operation clock of the ΣΔ modulator, and the numerator of the fractional division ratio of the comparison frequency divider A semiconductor device, wherein a value less than 1 is equivalently subtracted from a numerator value of a fractional division ratio of the comparison frequency divider by adding a value less than 1 equivalently to the value.