JP3981089B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明はフリップチップ接続を適用した半導体装置とその製造方法に関する。
近年、半導体チップの多ピン化、ファインピッチ化、信号速度の高速化、高発熱化等に対応するために、配線・接続長の短い実装方式としてフリップチップ接続が利用されている（例えば特許文献１〜３参照）。フリップチップ接続に用いる半導体チップは、例えばエリア状に形成された電極パッドと、これら電極パッド上に形成された半田バンプ等の金族バンプとを有している。一方、半導体チップが実装される基板は、半導体チップの電極パッドと対応する位置に形成された電極パッドを有している。
フリップチップ接続は、上記した半導体チップと基板の電極パッド同士が対向するように位置合せした後、半田バンプを加熱・溶融することによって、半導体チップと基板の電極パッド間を接続する方法である。通常は半田バンプの酸化被膜を還元するために、フラックス剤を基板または半導体チップに塗布した後、ボンダを用いて基板上に半導体チップを位置合せして搭載する。次いで、リフロー炉で半田バンプを加熱・溶融させて接続した後にフラックス剤を洗浄し、さらに基板と半導体チップとの間のギャップに樹脂剤を注入、キュアして封止する、という各工程を経てフリップチップ接続が実施される。
ところで、半導体チップのさらなるファインピッチ化や高速化に対応するために、配線の低抵抗化を実現するＣｕ配線、および配線間容量を低減する低誘電率（low-κ）の絶縁膜（low-κ膜）の適用が進められている（例えば特許文献４参照）。低誘電率絶縁膜の構成材料（low-κ材料）としては、例えばフッ素がドープされた酸化ケイ素（ＳｉＯＦ）、炭素がドープされた酸化ケイ素（ＳｉＯＣ）、有機シリカ（organic-silica）等を使用することが検討されている。しかしながら、このようなlow-κ材料は機械的強度が弱いことから、フリップチップ接続を適用した接続工程の際にlow-κ膜自体もしくは界面にクラックや剥離等が生じやすいという問題を招いている。
low-κ膜やその界面に生じるクラックや剥離の原因としては、半田バンプの加熱・溶融工程における半導体チップと基板の熱膨張係数の相違が挙げられる。すなわち、半導体チップの熱膨張係数は3ppm程度であるのに対して、基板の熱膨張係数は半導体チップのそれより大きく、特に樹脂系の基板では10ppm以上となる。このような熱膨張係数の違いに基づいて、半田バンプの加熱・溶融工程およびその後の冷却工程で半田バンプに変形が生じる。通常はパッド径が100μm程度と大きく、さらにセルフアライン効果等も作用するため、半田バンプの変形は接続を阻害するほどのものとはならない。しかし、上記したようにlow-κ膜は機械的強度が弱いため、半田バンプの変形等に基づいて発生する応力で容易にクラックや剥離等が生じてしまう。
さらに、フリップチップ実装に用いる半田バンプには、一般的なＳｎ−Ｐｂ半田が多用されてきたが、環境への負荷や人体への影響が心配されているＰｂは各種分野で使用量を削減することが求められている。このため、電子部品分野においてもＰｂを含まない半田材料、例えばＳｎ−Ａｇ系半田やＳｎ−Ｂｉ系半田等の適用が進められている。しかし、Ｐｂを含まない半田材料（Ｐｂフリー半田）はＳｎ−Ｐｂ半田に比べて融点が高く、加熱・溶融温度と冷却・固化温度との温度差に基づく応力が増大することから、low-κ膜に起因するクラックや剥離等の発生がより顕著になる。さらに、Ｐｂフリー半田はＳｎ−Ｐｂ半田に比べて硬い場合があり、半田バンプによる応力緩和効果が低減してしまう。この点もlow-κ膜のクラックや剥離等の発生率の増加要因となっている。
特開平8-45938号公報 特開平9-205096号公報 特開2001-93928号公報 特開2003-68740号公報
上述したように、絶縁膜にlow-κ膜を適用した半導体チップは、配線のさらなるファインピッチ化や高速化等に対して有効であるものの、従来の半導体チップ構造やフリップチップ接続構造では機械的強度が弱いlow-κ膜に起因してクラックや剥離等が発生しやすいという問題を有している。low-κ膜に起因するクラックや剥離等は、フリップチップ接続を適用した半導体装置の製造歩留りや信頼性の低下要因となっている。特に、半田バンプにＰｂフリー半田を用いた場合には、low-κ膜に起因するクラックや剥離等の発生が顕著になり、半導体装置の製造歩留り等がより一層低下してしまう。このようなことから、機械的強度が弱いlow-κ膜に起因するクラックや剥離等の発生を抑制し得るチップ構造や接続構造を実現することが望まれている。
本発明はこのような課題に対処するためになされたもので、機械的強度が弱い低誘電率絶縁膜に起因するクラックや剥離等を抑制し得るチップ構造や接続構造を実現することによって、低誘電率絶縁膜を有する半導体チップと基板との接続工程における製造歩留りを高めると共に、接続部の信頼性等を向上させることを可能にした半導体装置とその製造方法を提供することを目的としている。
本発明の一態様に係る半導体装置は、低誘電率絶縁膜を有するチップ本体と、前記チップ本体に設けられた第１の電極パッドと、前記第１の電極パッド上にバリアメタル層を介して形成された金属バンプとを有する半導体チップと、前記金属バンプを介して前記第１の電極パッドと接続された第２の電極パッドを有する基板とを具備し、前記バリアメタル層の径をＤ1、前記第２の電極パッドの開口径をＤ2としたとき、前記第２の電極パッドは前記バリアメタル層の径Ｄ1に対して50％以上90％以下の範囲の開口径Ｄ2を有することを特徴としている。
また、本発明の一態様に係る半導体装置の製造方法は、低誘電率絶縁膜を有する半導体チップの第１の電極パッド上にバリアメタル層を介して金属バンプを形成する工程と、前記バリアメタル層の径Ｄ1に対して50％以上90％以下の範囲の開口径Ｄ2を備える第２の電極パッドを有する基板と前記第１の電極パッドを有する半導体チップとを、前記第１の電極パッドと第２の電極パッドとが対応するように位置合せする工程と、前記金属バンプを加熱溶融して、前記半導体チップの第１の電極パッドと前記基板の第２の電極パッドとを前記金属バンプを介して接続する工程とを具備することを特徴としている。
本発明の一態様による半導体装置およびその製造方法によれば、半導体チップと基板との熱膨張係数の違いに基づく応力等によって、機械的強度が弱い低誘電率絶縁膜にクラックや剥離等が発生することを抑制することが可能となる。これによって、フリップチップ接続を適用した半導体装置の製造歩留りや信頼性を高めることができる。
以下、本発明を実施するための形態について、図面を参照して説明する。図１は本発明の一実施形態による配線基板の概略構造を示す断面図である。同図に示す半導体装置（半導体モジュール）１０は、半導体チップ１１と基板１２とを半田バンプ１３等の金属バンプで電気的および機械的に接続した構造、すなわちフリップチップ接続構造を有している。半田バンプ１３は半導体チップ１１に設けられた第１の電極パッド１４および基板１２に設けられた第２の電極パッド１５に対してそれぞれ接続されている。半導体チップ１１と基板１２との間のギャップ部分には、アンダフィル剤として樹脂１６が注入、固化されている。なお、アンダフィル剤としての樹脂１６には、例えばエポキシ系樹脂、アクリル系樹脂、アミン系樹脂、シリコーン系樹脂、ポリイミド系樹脂等が用いられる。
半導体チップ（チップ本体）１１は、図２の要部拡大図に示すように、Ｃｕ配線２１と低誘電率絶縁膜（low-κ膜）２２とで構成された回路部を有している。なお、図３は接続構造の要部を拡大して示す図である。低誘電率絶縁膜２２には、例えば比誘電率が3.5以下の材料が用いられる。このような低誘電率絶縁膜２２としては、フッ素がドープされた酸化ケイ素膜（ＳｉＯＦ膜）、炭素がドープされた酸化ケイ素膜（ＳｉＯＣ膜）、有機シリカ（organic-silica）膜、ＨＳＱ（hydrogen silsesquioxane）膜、ＭＳＱ膜（methyl silsesquioxane膜）、ＢＣＢ（benzocyclobutene）膜、ＰＡＥ（polyarylether）膜、ＰＴＦＥ（polytetrafluoroethylene）膜、さらにはこれらの多孔質膜等が例示される。
上記したような低誘電率絶縁膜２２は配線間容量の低減およびそれに基づく信号配線の高速化やファインピッチ化等に寄与する反面、機械的強度が弱いという欠点を有している。例えば、低誘電率絶縁膜２２同士またはＳｉチップ、金属膜、絶縁膜（ＳｉＯ2膜やＳｉ3Ｎ4膜等）に対する低誘電率絶縁膜２２の密着強度は、例えば15J/m2以下である。このような低誘電率絶縁膜２２は、前述したように半導体チップ１１と基板１２との熱膨張係数の差に基づく応力等によって、膜自体もしくは積層界面からクラックや剥離等を生じやすく、これが従来の半導体装置の製造歩留りの低下や信頼性の劣化要因等となっていたものである。この実施形態の半導体装置１０は後に詳述するように、このような低誘電率絶縁膜２２に起因するクラックや剥離等の発生を抑制したものである。
半導体チップ１１のＣｕ配線２１のバンプ接続部には、Ｃｕパッド２３が形成されており、さらにその上にＡｌパッド２４が形成されている。これらＣｕパッド２３とＡｌパッド２４との積層膜によって、半導体チップ１１の電極パッド１４が構成されている。なお、図中２５はＳｉＯ2やＳｉ3Ｎ4等からなるパッシベーション膜である。Ａｌパッド２４上にはバリアメタル層２６が形成されている。バリアメタル層２６はＡｌパッド２４と半田バンプ１３との密着性（半田の濡れ性）を高めると共に、半田金属が半導体チップ１１の電極材料内に拡散することを防止するものである。
バリアメタル層２６の具体例としては、Ａｌパッド２４側から順に積層されたＴｉ膜／Ｃｕ膜／Ｎｉ膜構造の積層膜、Ｔｉ膜／Ｎｉ膜／Ｐｄ膜構造の積層膜等が挙げられる。ただし、バリアメタル層２６はこれらに限定されるものではなく、要求特性に応じて種々の金属膜や金属積層膜を適用することができる。例えば、Ｔｉ、Ｃｒ、Ｔａ、Ｎｉ、Ｃｕ、Ｐｄ、Ａｕ、Ａｌ、ＴｉＮ、ＴａＮ、もしくはこれらの積層膜や混合物、化合物等を、要求特性に応じてバリアメタル層２６に適用することができる。
半導体チップ１１側の電極パッド１４（具体的にはＡｌパッド２４）上には、上述したバリアメタル層２６を介して半田バンプ１３が形成されている。半田バンプ１３は多ピン化に対応するために、例えば所定の領域内にマトリクス状に配列されている。このような半田バンプ１３は電解めっき法等により形成される。半田バンプ１３は、標準的には半田バンプ１３の形成領域を除いて半導体チップ１１の表面をレジストパターンで覆い、バリアメタル層２６を陰極として電解めっきを行うことにより形成される。この際、バリアメタル層２６は予め半導体チップ１１の全面に形成しておくことで陰極として使用し、電解めっき後にエッチング処理を施して所望形状にパターニングされる。
半田バンプ１３の構成材料には、一般的な半田材料であるＳｎ−Ｐｂ共晶半田を使用することができる。ただし、前述したようにＰｂは環境への負荷や人体への影響等を考慮して使用量の削減が求められていることから、Ｐｂを実質的に含まない半田材料（Ｐｂフリー半田）を使用することが好ましい。Ｐｂフリー半田としては、例えばＳｎとＡｇ、Ａｕ、Ｃｕ、Ｂｉ、Ｓｂ、Ｉｎ、Ｚｎ、Ｇｅ等から選ばれる1種または2種以上との合金、混合物、化合物等が挙げられる。また、Ｓｎ系以外のＰｂフリー半田を用いてもよい。代表的なＰｂフリー半田としては、Ｓｎ−Ａｇ系半田、Ｓｎ−Ａｇ−Ｃｕ系半田、Ｓｎ−Ｂｉ系半田、Ｓｎ−Ｂｉ−Ａｇ−Ｃｕ系半田等が挙げられる。
なお、ここでは金属バンプに半田バンプ１３を適用した場合について主として説明するが、半導体チップ１１と基板１２とを接続する金属バンプは半田バンプに限られるものではない。例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｕ、Ｇｅ等やこれらの混合物、化合物で形成した金属バンプを、半導体チップ１１と基板１２との接続に適用することも可能である。
半導体チップ１１が実装される基板１２には、樹脂基板、セラミックス基板、ガラス基板等、各種の材料からなる基板を適用することができる。樹脂基板としては一般的な多層銅張積層板（多層プリント配線板）等が使用される。基板１２の表面には半導体チップ１１をフリップさせた際に、半田バンプ１３に対応する位置に電極パッド１５が形成されている。具体的には、図３の接続構造の要部拡大図に示すように、基板１２はＣｕ配線３１を有しており、このＣｕ配線３１の接続部に電極パッド１５としてＣｕパッド３２が形成されている。Ｃｕパッド３２の部分を除く基板１２表面は、ソルダレジスト３３で覆われている。また、Ｃｕパッド３２の表面には半田濡れ性や耐食性等の観点から、例えばＡｕ膜や半田膜等を形成することが好ましい。なお、基板１２側の電極パッド１５にはＣｕに限らず各種の金属材料を適用することができる。
上述した半導体チップ１１側のＡｌパッド２４（電極パッド１４）上にバリアメタル層２６を介して形成された半田バンプ１３は、半導体チップ１１を基板１２にフリップチップ接続することによって、基板１２のＣｕパッド３２（電極パッド１５）と機械的および電気的に接続されている。これらによって、半導体チップ１１と基板１２とをフリップチップ接続した半導体装置（半導体モジュール）１０が構成されている。このような半導体装置１０において、半導体チップ１１の電極パッド１４（Ｃｕパッド２３／Ａｌパッド２４）上に設けられたバリアメタル層２６は0.1〜3μmの範囲の厚さｔを有している。
膜厚ｔが0.1〜3μmの範囲のバリアメタル層２６は、上述したような低誘電率絶縁膜２２に起因するクラックや剥離等の発生の抑制に寄与するものである。なお、ここで言うバリアメタル層２６の膜厚ｔとは、上述したＴｉ膜／Ｃｕ膜／Ｎｉ膜やＴｉ膜／Ｎｉ膜／Ｐｄ膜等の積層膜を使用する場合、これら各膜の合計膜厚を示すものである。また、バリアメタル層２６の膜厚ｔはその外周近傍部の厚さを基準とし、例えば断面拡大写真を用いて測定するものとする。
すなわち、バリアメタル層２６の膜厚ｔが厚すぎると硬さが影響を及ぼし、半導体チップ１１と基板１２との熱膨張差に基づく応力が局所的に加わりやすくなる。この応力は機械的強度が弱い低誘電率絶縁膜２２に集中し、低誘電率絶縁膜２２自体、低誘電率絶縁膜２２同士の界面、低誘電率絶縁膜２２と他の層との界面等にクラックや剥離等を生じさせることになる。このようなバリアメタル層２６の膜厚ｔに起因する低誘電率絶縁膜２２のクラックや剥離等は膜厚ｔが3μmを超える領域から顕著になることから、バリアメタル層２６の膜厚ｔは3μm以下とすることが好ましい。
一方、バリアメタル層２６の膜厚ｔが0.1μm未満となると、バリアメタル層２６本来の特性（半田金属のバリア効果等）が早期に失われ、接続不良等を生じてしまう。これは半導体装置１０の特性の低下要因となる。このため、バリアメタル層２６の膜厚ｔは0.1μm以上とすることが好ましい。バリアメタル層２６の膜厚ｔは0.3〜2μmの範囲とすることがより好ましい。このような膜厚ｔを有するバリアメタル層２６を適用することによって、融点がＳｎ−Ｐｂ共晶半田より高く、かつ硬くなる場合があるＰｂフリー半田を使用した場合においても、低誘電率絶縁膜２２に起因するクラックや剥離等をより再現性よく抑制することが可能となる。
バリアメタル層２６はその膜厚ｔのみならず、半田バンプ１３と接している部分の形状も低誘電率絶縁膜２２へのクラックや剥離等に影響を及ぼしている。具体的には、バリアメタル層２６の径（半田バンプ１３と接している部分の最大径）Ｄ1は、基板１２側の電極パッド１５（Ｃｕパッド３２）の開口径Ｄ2や半田バンプ１３の最小形成ピッチｐとの関係において、低誘電率絶縁膜２２へのクラックや剥離等に影響を及ぼしている。すなわち、バリアメタル層２６の径Ｄ1は、基板１２側の電極パッド１５の開口径Ｄ2と同等もしくはそれより大きくする（Ｄ1≧Ｄ2）ことが好ましい。さらに、バリアメタル層２６の径Ｄ1[μm]は半田バンプ１３の最小形成ピッチｐ[μm]に対して、0.4ｐ〜0.7ｐの範囲の大きさを有することが好ましい。
すなわち、基板１２側の電極パッド１５の開口径Ｄ2をバリアメタル層２６の径Ｄ1より小さくすることによって、半導体チップ１１側に加わる応力が基板１２側に分散されることから、低誘電率絶縁膜２２に加わる応力を低減することができ、これによってクラックや剥離等の発生を抑制することが可能となる。このような応力分散効果を得る上で、バリアメタル層２６の径Ｄ1は基板１２側の電極パッド１５の開口径Ｄ2より大きくする（Ｄ1＞Ｄ2）ことが好ましい。さらに、基板１２側の電極パッド１５の開口径Ｄ2はバリアメタル層２６の径Ｄ1の90％以下とすることが望ましく、これにより上記した応力分散効果をより顕著に得ることができる。ただし、基板１２側の電極パッド１５の開口径Ｄ2があまり小さすぎると、半田バンプ１３の接続不良等が生じるおそれがあることから、バリアメタル層２６の径Ｄ1の50％以上とすることが好ましい。
また、バリアメタル層２６の径Ｄ1が半田バンプ１３の最小形成ピッチｐに対して0.4ｐ以下となると、1つの半田バンプ１３当りに加わる応力、すなわち半導体チップ１１と基板１２との熱膨張差に基づく応力が大きくなり、これによって低誘電率絶縁膜２２にクラックや剥離等が発生しやすくなる。一方、バリアメタル層２６の径Ｄ1が半田バンプ１３の最小形成ピッチｐに対して0.7ｐを超えた場合、半導体チップ１１と基板１２との熱膨張差に基づく応力の緩和効果は向上する反面、隣接する半田バンプ１３間でショートが発生しやすくなり、この半田バンプ１３間でのショートによる不良発生率が増大する。このようなことから、バリアメタル層２６の径Ｄ1[μm]は半田バンプ１３の最小形成ピッチｐ[μm]に対して0.4ｐ〜0.7ｐの範囲とすることが好ましい。バリアメタル層２６の径Ｄ1は0.475ｐ〜0.65ｐの範囲とすることがより好ましく、さらに好ましくは0.55ｐ〜0.65ｐの範囲とすることが望ましい。
上述した実施形態の半導体装置１０においては、バリアメタル層２６の膜厚ｔや径Ｄ1で半導体チップ１１と基板１２との熱膨張差に基づく応力を緩和しているため、機械的強度が弱い低誘電率絶縁膜２２を有する半導体チップ１１を適用した場合においても、低誘電率絶縁膜２２に起因するクラックや剥離等の発生を抑制することができる。これによって、半導体装置１０の製造工程（フリップチップ接続工程等）における不良発生率を大幅に抑制することが可能となると共に、実使用時における信頼性を高めることができる。特に、融点がＳｎ−Ｐｂ共晶半田より高く、かつ硬くなる場合があるＰｂフリー半田で半田パンプ１３を形成した場合においても、低誘電率絶縁膜２２に起因するクラックや剥離等をより再現性よく抑制することが可能となる。
また、この実施形態の半導体装置１０において、バリアメタル層２６の膜厚ｔの制御、基板１２側の電極パッド１５の開口径Ｄ2との関係におけるバリアメタル層２６の径Ｄ1の制御、および半田バンプ１３の最小形成ピッチｐとの関係におけるバリアメタル層２６の径Ｄ1の制御のうち、いずれか1つを満足させることで低誘電率絶縁膜２２のクラックや剥離等の発生率は低減されるが、バリアメタル層２６の膜厚ｔの制御と径Ｄ1の制御を同時に実施することがより好ましい。すなわち、バリアメタル層２６は0.1〜3μmの範囲の膜厚ｔを有し、かつＤ1≧Ｄ2（特にＤ1＞Ｄ2）およびＤ1＝0.4ｐ〜0.7ｐの少なくとも一方の条件を満足する径Ｄ1を有することが好ましい。特に、これら3つの条件を全て満足させることが望ましい。
なお、上述した実施形態の半導体装置１０は、半導体チップ１１と基板１２とをフリップチップ接続した後に、フラックス剤の洗浄および半導体チップ１１と基板１２との間への樹脂剤１６の注入・キュア等の各工程を経ることにより作製されるものであるが、これ以外に例えばフラックス剤を用いないノーフローアンダフィル剤を用いた封止方式等を適用することも可能である。
次に、本発明の実施例とその評価結果について述べる。
実施例１
まず、Ｃｕ配線と低誘電率絶縁膜としてＳｉＯＣ膜とを有する半導体ウェハ（Ｓｉウェハ：8インチ，厚さ725μm）を用意した。このような半導体ウェハのＣｕパッド上にＡｌパッドを形成し、さらにウェハ全面にＴｉ膜、Ｎｉ膜、Ｐｄ膜を順に積層形成してバリアメタル層とした。バリアメタル層の膜厚ｔは積層膜全体の厚さとして、0.03μm、0.05μm、0.1μm、0.5um、1μm、3μm、5μm、10μmの8種類とし、これらの膜厚ｔを有するバリアメタル層をそれぞれ形成した。
次いで、バリアメタル層上にレジストを50μm程度の膜厚で塗布し、Ａｌパッド部分と重なるようにレジストに100μm角の開口部を形成した。この開口部に半田パンプ形成用の低融点金属を50μmの厚さで電解めっきした。例えば、Ｓｎ−Ｐｂ共晶半田を使用する場合には、まずレジストパターンが形成された半導体ウェハを、Ｓｎ30g/L、Ｐｂ20g/Lおよびアルカンスルホン酸100g/Lを含み、かつ界面活性剤を主成分とする添加剤を含有するめっき浴中に浸漬する。浴温度を20℃とし、バリアメタル層を陰極とすると共に、Ｓｎ−Ｐｂ板を陽極として、電流密度1A/dm2の条件下で緩やかに撹拌しながら電界めっきを行う。
この後、アセトンや剥離液等の溶媒を用いてレジストパターンを剥離し、さらにバリアメタル層であるＴｉ／Ｎｉ／Ｐｄ積層膜を所望のパターンにエッチングした。Ｐｄ膜やＮｉ膜のエッチングには王水系のエッチング液が用いられる。Ｔｉ膜のエッチングにはエチレンジアミン四酢酸系のエッチング液が用いられる。最後に、この半導体ウェハにフラックスを塗布し、窒素雰囲気中にて220℃で30秒間加熱することによって、半田金属（Ｓｎ−Ｐｂ共晶半田）をリフローした。このようにして半田バンプが形成された半導体素子の電気的なテストを行い、さらに半導体ウェハをダイシングして半導体チップとした。
次に、上記した半導体チップをそれぞれ基板上にフリップチップ実装した。すなわち、まずフラックスを半導体チップの半田バンプ部分に適量塗布した。フラックスの種類としてはロジン系、水溶性系等を使用することができる。次いで、基板の電極パッドと半導体チップの半田バンプとを位置合せし、1kg、2sの条件で加圧して仮固定した。この仮固定したものをリフロー炉に流し、半田バンプと基板側の電極パッドとを接続した。リフロー温度は230℃ピークで行った。この後、フラックスを有機溶剤系の洗浄液等で洗浄し、さらに半導体チップと基板との間にエポキシ樹脂を注入・キュアすることによって、目的とする半導体装置を作製した。
このようにして得た各半導体装置は、上述したように膜厚ｔが0.03μm、0.05μm、0.1μm、0.5um、1μm、3μm、5μm、10μmのバリアメタル層をそれぞれ有するものである。これら各半導体装置について、超音波顕微鏡で半田バンプ下方の低誘電率絶縁膜（ＳｉＯＣ膜）の状態を観察した。その結果を図４に示す。図４から明らかなように、バリアメタル層の膜厚ｔが0.03μm、0.05μm、0.1μm、0.5μm、1μm、3μmの各試料ではクラックや剥離による不良は生じていなかった。一方、バリアメタル層の膜厚ｔが5μm、10μmの各試料では低誘電率絶縁膜の剥離による不良が生じていた。このの結果から、バリアメタル層の膜厚ｔは3μm以下とすることが好ましいことが分かる。
次に、上記した製造条件と同一条件で作製した各半導体装置を温度サイクル試験に供して、それらの信頼性を測定、評価した。なお、半導体チップとしては2500個の半田バンプが形成された15mm角のチップを使用し、樹脂基板上に実装して試料とした。温度サイクル試験は、-55℃×30min＋25℃×5min＋125℃×30minを1サイクルとして実施した。その結果、1000サイクルの温度サイクル試験後において、バリアメタル層の膜厚ｔが0.03μm、0.05μmの各試料は、バリアメタル層近傍の半田バンプにクラックが生じ、接続不良が発生していることが確認された。一方、バリアメタル層の膜厚ｔが0.1μm、0.5μm、1μm、3μmの各試料では、破断の発生は全く認められなかった。さらに、半導体チップ内部の低誘電率絶縁膜の剥がれ等も生じていなかった。
また、上記した各半導体装置を高温状態（150℃×1000hr）に放置して信頼性を評価した。その結果を図５に示す。図５から明らかなように、バリアメタル層の膜厚ｔが0.03μm、0.05μmの各試料では接続不良が発生していた。バリアメタル層が薄い場合、半田バンプ中のＳｎの拡散が早く進み、バリアメタル層としての機能を失ってしまうためである。これらの結果から明らかなように、バリアメタル層の厚さｔを0.1μm以上3μm以下の範囲とすることによって、低誘電率絶縁膜の剥離やクラックがなく、信頼性も良好な半導体装置を提供することが可能となる。
実施例２
上記した実施例１と同様な半導体ウェハを用いて、Ａｌパッドおよびバリアメタル層を形成した。バリアメタル層は、まずウェハ全面に厚さ0.2μmのＴｉ膜と厚さ0.5μmのＣｕ膜を順に積層形成した。次いで、Ｃｕ膜上にレジストを50μm程度の膜厚で塗布し、Ａｌパッド部分と重なるようにレジストに100μm角の開口部を形成した。この開口部に厚さ2μmのＮｉ膜をめっき法で形成した。バリアメタル層はＴｉ膜／Ｃｕ膜／Ｎｉ膜の積層膜構造を有し、全体の厚さが2.7μmとなっている。
次に、レジスト開口部に低融点金属を50μmの厚さで電解めっきした。例えば、Ｓｎ−Ａｇ半田を使用する場合には、まずレジストパターンが形成された半導体ウェハを、Ｓｎ30g/L、Ａｇ20g/Lおよびアルカンスルホン酸100g/Lを含み、かつ界面活性剤を主成分とする添加剤を含有するめっき浴中に浸漬する。浴温度を20℃とし、バリアメタル層を陰極とすると共にＳｎ板を陽極として、電流密度1A/dm2の条件下で緩やかに撹拌しながら電界めっきを行う。
この後、アセトンや剥離液等の溶媒を用いてレジストパターンを剥離し、さらにバリアメタル層のうちのＴｉ／Ｃｕ積層膜を所望のパターンにエッチングした。Ｃｕ膜のエッチングにはクエン酸系のエッチング液が用いられる。Ｔｉ膜のエッチングにはエチレンジアミン四酢酸系のエッチング液が用いられる。最後に、この半導体ウェハにフラックスを塗布し、窒素雰囲気中にて250℃で30秒間加熱することによって、半田金属（Ｓｎ−Ａｇ半田）をリフローした。このようにして半田バンプが形成された半導体素子の電気的なテストを行い、さらに半導体ウェハをダイシングして半導体チップとした。
上述した半導体チップを実施例１と同様に基板上にフリップチップ接続し、さらにチップと基板間にエポキシ樹脂を注入・キュアして、目的とする半導体装置を作製した。この半導体装置の状態を超音波顕微鏡で観察したところ、低誘電率絶縁膜（ＳｉＯＣ膜）にクラックや剥離は生じていないことが確認された。さらに、この半導体装置を実施例１と同一条件の温度サイクル試験に供した。その結果、1000サイクル後においても接続不良は発生しておらず、さらに半導体チップ内部の低誘電率絶縁膜の剥離やクラックも認められなかった。また、半導体装置を高温状態に放置して信頼性を評価したところ、150℃×1000hrの高温放置後においても接続不良は認められなかった。これらの結果から、半田バンプにＰｂフリー半田を適用した場合においても、製造時の不良発生率が低く、かつ信頼性が良好な半導体装置を提供することができる。
実施例３
上記した実施例２と同一条件で複数の半導体チップを作製し、これら各半導体チップを樹脂基板上にフリップチップ接続して半導体装置を作製した。この際、半田バンプの最小形成ピッチｐは200μmで一定とし、バリアメタル層の径Ｄ1をバンプピッチｐ（200μm）に対して0.2ｐ〜0.9ｐの範囲で変化させた。このようなバリアメタル層の径Ｄ1が異なる半導体チップを有する各半導体装置の製造工程において、低誘電率絶縁膜の剥離による不良発生率とバンプ間のショートによる不良発生率を調べた。低誘電率絶縁膜の剥離による不良発生率を図６に、またバンプ間のショートによる不良発生率を図７に示す。
図６から明らかなように、バリアメタル層の径Ｄ1をバンプピッチｐ（200μm）に対して0.4ｐ以上（80μm以上）とすることによって、低誘電率絶縁膜の剥離を抑制することができる。また、図７からはバリアメタル層の径Ｄ1をバンプピッチｐ（200μm）に対して0.7ｐ以下（140μm以下）とすることで、バンプ間のショートを抑制することができることが分かる。また、バリアメタル層の径Ｄ1がバンプピッチｐに対して0.4ｐ〜0.7ｐの範囲の半導体チップを用いた半導体装置は、いずれも良好な温度サイクル特性を有していた。これらの結果から明らかなように、バリアメタル層の径Ｄ1はバンプピッチｐに対して0.4ｐ〜0.7ｐの範囲とすることによって、低誘電率絶縁膜の剥離やクラックがなく、信頼性も良好な半導体装置を提供することが可能となる。
実施例４
上記した実施例２と同一条件で複数の半導体チップを作製し、これら各半導体チップを樹脂基板上にフリップチップ接続して半導体装置を作製した。この際、バリアメタル層の径Ｄ1は120μmで一定とし、基板側の電極パッドの開口径Ｄ2を90〜125μmの範囲で変化させた。このような電極パッドの開口径Ｄ2が異なる基板を用いた各半導体装置について、低誘電率絶縁膜にかかる応力を評価した。その結果を図８に示す。図８のＤ1＜Ｄ2の例における電極パッドの具体的な開口径Ｄ2は125μmであり、Ｄ1＞Ｄ2の例における電極パッドの具体的な開口径Ｄ2は90μmである。図８に示す応力はＤ1＜Ｄ2の例を100％とした場合の相対値である。
図８から明らかなように、バリアメタル層の径Ｄ1を電極パッドの開口径Ｄ2より大きくする（Ｄ1＞Ｄ2）ことによって、低誘電率絶縁膜に加わる応力を低減することができ、これによってクラックや剥離の発生を抑制することが可能となる。また、このようなバリアメタル層の径Ｄ1（＞Ｄ2）を有する半導体チップを用いた半導体装置を、温度サイクル試験および高温放置試験に供したところ、いずれも良好な結果が得られた。さらに、基板側の電極パッドの開口径Ｄ2を変化させた半導体装置を温度サイクル試験に供したところ、特に電極パッドの開口径Ｄ2が0.5Ｄ1〜0.9Ｄ1の範囲の場合に、優れた信頼性が得られることが確認された。これらの結果から明らかなように、バリアメタル層の径Ｄ1は電極パッドの開口径Ｄ2より小さくする（もしくは同等）ことによって、低誘電率絶縁膜の剥離やクラックの発生が抑制され、さらに信頼性も良好な半導体装置を提供することが可能となる。
本発明の一実施形態による半導体装置の概略構成を示す図である。 図１に示す半導体装置に適用した半導体チップの要部構成を一部断面で示す図である。 図１に示す半導体装置における接続構造の要部を一部断面で示す図である。 本発明の実施例１におけるバリアメタル層の膜厚ｔと不良率（低誘電率絶縁膜の剥離等による不良発生率）との関係を示す図である。 本発明の実施例１におけるバリアメタル層の膜厚ｔと不良率（バリアメタル層の機能低下による不良発生率）との関係を示す図である。 本発明の実施例３におけるバリアメタル層の径Ｄ1と不良率（低誘電率絶縁膜の剥離等による不良発生率）との関係を示す図である。 本発明の実施例３におけるバリアメタル層の径Ｄ1と不良率（バンプ間ショートによる不良発生率）との関係を示す図である。 本発明の実施例４における半導体装置の低誘電率絶縁膜に加わる応力の一例を従来の半導体装置と比較して示す図である。
符号の説明
１０…半導体装置、１１…半導体チップ、１２…基板、１３…半田バンプ、１４，２３，２４…第１の電極パッド、１５，３２…第２の電極パッド、２２…低誘電率絶縁膜、２６…バリアメタル層。

Claims (9)

  1. 低誘電率絶縁膜を有するチップ本体と、前記チップ本体に設けられた第１の電極パッドと、前記第１の電極パッド上にバリアメタル層を介して形成された金属バンプとを有する半導体チップと、
    前記金属バンプを介して前記第１の電極パッドと接続された第２の電極パッドを有する基板とを具備し、
    前記バリアメタル層の径をＤ1、前記第２の電極パッドの開口径をＤ2としたとき、前記第２の電極パッドは前記バリアメタル層の径Ｄ1に対して50％以上90％以下の範囲の開口径Ｄ2を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記金属バンプの最小形成ピッチをｐとしたとき、前記バリアメタル層の径Ｄ1は0.4ｐ〜0.7ｐの範囲の大きさを有することを特徴とする半導体装置。
  3. 請求項１または請求項２記載の半導体装置において、
    前記バリアメタル層は0.1〜3μmの範囲の厚さを有することを特徴とする半導体装置。
  4. 請求項１ないし請求項３のいずれか１項記載の半導体装置において、
    前記低誘電率絶縁膜は比誘電率が3.5以下であり、かつ密着強度が15J/m 2 以下であることを特徴とする半導体装置。
  5. 請求項１ないし請求項４のいずれか１項記載の半導体装置において、
    前記バリアメタル層はＴｉ、Ｃｒ、Ｔａ、Ｎｉ、Ｃｕ、Ｐｄ、Ａｕ、Ａｌ、ＴｉＮ、ＴａＮ、もくしはこれらの積層膜、混合物または化合物からなることを特徴とする半導体装置。
  6. 請求項１ないし請求項４のいずれか１項記載の半導体装置において、
    前記バリアメタル層はＴｉ膜／Ｃｕ膜／Ｎｉ膜構造またはＴｉ膜／Ｎｉ膜／Ｐｄ膜構造の積層膜からなることを特徴とする半導体装置。
  7. 請求項１ないし請求項６のいずれか１項記載の半導体装置において、
    前記金属バンプはＰｂを実質的に含まないＰｂフリー半田からなることを特徴とする半導体装置。
  8. 低誘電率絶縁膜を有する半導体チップの第１の電極パッド上にバリアメタル層を介して金属バンプを形成する工程と、
    前記バリアメタル層の径Ｄ1に対して50％以上90％以下の範囲の開口径Ｄ2を備える第２の電極パッドを有する基板と前記第１の電極パッドを有する半導体チップとを、前記第１の電極パッドと第２の電極パッドとが対応するように位置合せする工程と、
    前記金属バンプを加熱溶融して、前記半導体チップの第１の電極パッドと前記基板の第２の電極パッドとを前記金属バンプを介して接続する工程と
    を具備することを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記バリアメタル層の厚さをｔ、前記金属バンプの最小形成ピッチをｐとしたとき、前記バリアメタル層はｔ＝0.1〜3μmおよびＤ1＝0.4ｐ〜0.7ｐから選ばれる少なくとも1つの条件を満足することを特徴とする半導体装置の製造方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029196B2 (en) * 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
KR101249555B1 (ko) 2003-11-10 2013-04-01 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
TWI242867B (en) * 2004-11-03 2005-11-01 Advanced Semiconductor Eng The fabrication method of the wafer and the structure thereof
JP4097660B2 (ja) * 2005-04-06 2008-06-11 シャープ株式会社 半導体装置
JP5162851B2 (ja) * 2006-07-14 2013-03-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008117805A (ja) * 2006-10-31 2008-05-22 Toshiba Corp プリント配線板、プリント配線板の電極形成方法およびハードディスク装置
KR100887475B1 (ko) * 2007-02-26 2009-03-10 주식회사 네패스 반도체 패키지 및 그 제조방법
JP5016975B2 (ja) 2007-03-05 2012-09-05 株式会社東芝 半導体装置の製造方法
US7973418B2 (en) 2007-04-23 2011-07-05 Flipchip International, Llc Solder bump interconnect for improved mechanical and thermo-mechanical performance
JP2008274080A (ja) * 2007-04-27 2008-11-13 Shin Etsu Chem Co Ltd 液状エポキシ樹脂組成物及び半導体装置
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
US20090174069A1 (en) * 2008-01-04 2009-07-09 National Semiconductor Corporation I/o pad structure for enhancing solder joint reliability in integrated circuit devices
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
JP2010161160A (ja) * 2009-01-07 2010-07-22 Tokuyama Corp 半導体発光素子
JP5350022B2 (ja) 2009-03-04 2013-11-27 パナソニック株式会社 半導体装置、及び該半導体装置を備えた実装体
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8377816B2 (en) * 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8610270B2 (en) * 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US8860218B2 (en) * 2011-10-10 2014-10-14 Texas Instruments Incorporated Semiconductor device having improved contact structure

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03218644A (ja) 1990-01-24 1991-09-26 Sharp Corp 回路基板の接続構造
KR940006083B1 (ko) * 1991-09-11 1994-07-06 금성일렉트론 주식회사 Loc 패키지 및 그 제조방법
JPH0845938A (ja) 1994-07-27 1996-02-16 Toshiba Corp 半導体装置及びその製造方法
JP3233535B2 (ja) * 1994-08-15 2001-11-26 株式会社東芝 半導体装置及びその製造方法
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
JPH09205096A (ja) 1996-01-24 1997-08-05 Toshiba Corp 半導体素子およびその製造方法および半導体装置およびその製造方法
JP3645670B2 (ja) 1996-10-15 2005-05-11 株式会社日立製作所 配線基板の製造方法
KR100643105B1 (ko) 1998-05-06 2006-11-13 텍사스 인스트루먼츠 인코포레이티드 플립-칩 전자 디바이스를 언더필링하는 저응력 방법 및 장치
JP2000299337A (ja) * 1999-04-13 2000-10-24 Fujitsu Ltd 半導体装置及びその製造方法
US6372621B1 (en) 1999-04-19 2002-04-16 United Microelectronics Corp. Method of forming a bonding pad on a semiconductor chip
JP3387083B2 (ja) * 1999-08-27 2003-03-17 日本電気株式会社 半導体装置及びその製造方法
JP3859403B2 (ja) 1999-09-22 2006-12-20 株式会社東芝 半導体装置及びその製造方法
JP3772697B2 (ja) * 2001-06-15 2006-05-10 千住金属工業株式会社 鉛フリーはんだボールおよびその製造方法
US6667230B2 (en) * 2001-07-12 2003-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation and planarization process for flip chip packages
JP2003068740A (ja) 2001-08-30 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003243569A (ja) 2002-02-18 2003-08-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
US6703069B1 (en) * 2002-09-30 2004-03-09 Intel Corporation Under bump metallurgy for lead-tin bump over copper pad
US7642649B2 (en) 2003-12-01 2010-01-05 Texas Instruments Incorporated Support structure for low-k dielectrics
JP3905100B2 (ja) * 2004-08-13 2007-04-18 株式会社東芝 半導体装置とその製造方法

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