JP3971605B2 - Gain boost operational amplification circuit - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、大きい入力ダイナミックレンジを持つ高速演算増幅回路の改良に関するものである。
【０００２】
【従来の技術】
演算増幅回路をボルテージフォロワとして構成したバッファ回路は、高入力インピーダンスかつ低出力インピーダンスの駆動回路としてよく用いられる。
【０００３】
図４は、従来のＣＭＯＳ型ＡＢ級出力演算増幅回路の回路図である（Ron Hogervorst and Johan H. Huijsing, "Design of Low-Voltage, Low-Power Operational Amplifier Cells", Kluwer Academic Publishers, pp.154）。図４の演算増幅回路は、入力増幅段４０１と、出力段４０２とで構成される。入力増幅段４０１は、第１極性（ＮＭＯＳ構成）の入力差動対を有する第１のフォールデッドカスコード型演算増幅回路と、第２極性（ＰＭＯＳ構成）の入力差動対を有する第２のフォールデッドカスコード型演算増幅回路とを有する。第１のフォールデッドカスコード型演算増幅回路は、入力段バイアス電流源１０２に接続された第１極性の入力差動対１０１と、第１極性の電流折り返し回路１０３と、第１極性の折り返し用バイアス電流源１０４と、第２極性の電流ミラー１０５とで構成される。第２のフォールデッドカスコード型演算増幅回路は、入力段バイアス電流源２０２に接続された第２極性の入力差動対２０１と、第２極性の電流折り返し回路２０３と、第２極性の折り返し用バイアス電流源２０４と、第１極性の電流ミラー２０５とで構成される。そして、第１のフォールデッドカスコード型演算増幅回路と第２のフォールデッドカスコード型演算増幅回路とは、第１及び第２のカップル回路３０１，３０２を介して接続されている。ＭＮ１〜ＭＮ９は第１極性のＭＯＳトランジスタ、ＭＰ１〜ＭＰ９は第２極性のＭＯＳトランジスタであり、Ｖｉｎ１及びＶｉｎ２は差動入力電圧、Ｖｏｕｔは演算増幅回路出力電圧、Ｖｄｄ及びＶｓｓは電源電圧、Ｖｂｎ１及びＶｂｎ２は第１極性のＭＯＳトランジスタに与えられるバイアス電圧、Ｖｂｐ１及びＶｂｐ２は第２極性のＭＯＳトランジスタに与えられるバイアス電圧である。
【０００４】
図４の演算増幅回路によれば、入力信号の立ち上がり時には第１のフォールデッドカスコード型演算増幅回路が主に働き、入力信号の立ち下がり時には第２のフォールデッドカスコード型演算増幅回路が主に働くことで、立ち上がり、立ち下がり共に高速に動作する。また、折り返し用バイアス電流源１０４及び２０４のＭＯＳトランジスタが飽和領域動作するために必要なドレイン・ソース間電圧は小さく、したがって入力ダイナミックレンジはレール間電圧、すなわち両電源電圧Ｖｄｄ及びＶｓｓの差にほぼ匹敵する。
【０００５】
【発明が解決しようとする課題】
図４の演算増幅回路を低消費電力化するには、ＭＯＳトランジスタのアスペクト比を小さくする必要がある。ところが、ＭＯＳトランジスタのアスペクト比を小さくして低消費電力化すると、出力段４０２のトランスコンダクタンスが低下するため、演算増幅回路の駆動能力が低下してしまう。
【０００６】
本発明の目的は、回路規模を小さく保ったまま、静止消費電力をあまり増加させることなく演算増幅回路の駆動能力を向上させることにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力増幅段と、入力増幅段の出力に接続された出力段と、入力増幅段にバイアス電流を供給するための入力段バイアス電流源と、入力増幅段の出力変動に従って、バイアス電流が増加する方向に入力段バイアス電流源の制御電圧を変動させるための駆動能力増幅部とを備えたゲインブースト演算増幅回路の構成を採用することとしたものである。
【０００８】
本発明による駆動能力増幅部は、入力増幅段の出力電圧の変動を例えばダイオード接続のＭＯＳトランジスタ（レベルシフタ）で検出し、検出した出力電圧の変動に基づき、新たに付加したカップル回路によって、バイアス電流が増加する方向に入力段バイアス電流源の制御電圧を変動させる構成である。
【０００９】
入力段バイアス電流源が飽和領域動作のＭＯＳトランジスタとすると電圧変動の２乗に比例してバイアス電流が増加するため、駆動能力の増幅効率が高い。また、付加するＭＯＳトランジスタの数は少なく、これらに必要な静止電流はこれらが飽和領域動作するための値があれば十分であるため、演算増幅回路全体の静止消費電流が大幅に増加することはなく、したがって実装面積及び静止消費電力の点でも有利である。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１１】
図１は、本発明に係るゲインブースト演算増幅回路の基本構成を示している。図１の演算増幅回路は、入力増幅段１と、入力増幅段１の出力に接続された出力段２と、入力増幅段１にバイアス電流を供給するための入力段バイアス電流源３と、入力増幅段１の出力変動に従って、バイアス電流が増加する方向に入力段バイアス電流源３の制御電圧を変動させるための駆動能力増幅部４とを備えた構成を採用したものである。Ｖｉｎ１及びＶｉｎ２は差動入力電圧、Ｖｏｕｔは演算増幅回路出力電圧である。
【００１２】
図２は、本発明に係るゲインブースト演算増幅回路の具体的な構成例を示している。図２の演算増幅回路は、レベルシフタ５０１と、掃き出し定電流源５０２と、引き込み定電流源５０３と、第３のカップル回路５０４とを、上記駆動能力増幅部４として図４の構成に付加したものである。
【００１３】
第１極性の入力差動対１０１にバイアス電流を供給するための入力段バイアス電流源１０２は第１極性のＭＯＳトランジスタＭＮ１２により、第２極性の入力差動対２０１にバイアス電流を供給するための入力段バイアス電流源２０２は第２極性のＭＯＳトランジスタＭＰ１２によりそれぞれ構成されている。
【００１４】
第１のカップル回路３０１は、互いのドレイン端子とソース端子とが接続された第１極性のＭＯＳトランジスタＭＮ７と第２極性のＭＯＳトランジスタＭＰ７とで構成される。第２のカップル回路３０２は、互いのドレイン端子とソース端子とが接続された第１極性のＭＯＳトランジスタＭＮ８と第２極性のＭＯＳトランジスタＭＰ８とで構成される。第３のカップル回路５０４は、互いのドレイン端子とソース端子とが接続された第１極性のＭＯＳトランジスタＭＮ１１と第２極性のＭＯＳトランジスタＭＰ１１とで構成され、第１のカップル回路３０１と並列に接続されている。
【００１５】
入力段バイアス電流源１０２を構成する第１極性のＭＯＳトランジスタＭＮ１２のゲート端子は第１のカップル回路３０１中の同一極性のＭＯＳトランジスタＭＮ７のソース端子に、入力段バイアス電流源２０２を構成する第２極性のＭＯＳトランジスタＭＰ１２のゲート端子は第１のカップル回路３０１中の同一極性のＭＯＳトランジスタＭＰ７のソース端子にそれぞれ接続されている。
【００１６】
第２のカップル回路３０２中のＭＮ８のソース端子は第２のフォールデッドカスコード型演算増幅回路の出力（入力増幅段４０１の一方の出力）を受け取るＭＯＳトランジスタ、すなわち出力段４０２中の第１極性のＭＯＳトランジスタＭＮ９のゲート端子に、第２のカップル回路３０２中のＭＰ８のソース端子は第１のフォールデッドカスコード型演算増幅回路の出力（入力増幅段４０１の他方の出力）を受け取るＭＯＳトランジスタ、すなわち出力段４０２中の第２極性のＭＯＳトランジスタＭＰ９のゲート端子にそれぞれ接続されている。
【００１７】
レベルシフタ５０１は、各々ダイオード接続された第１極性のＭＯＳトランジスタＭＮ１０と第２極性のＭＯＳトランジスタＭＰ１０とで構成される。ＭＮ１０のドレイン端子及びゲート端子は掃き出し定電流源５０２に、ＭＰ１０のドレイン端子及びゲート端子は引き込み定電流源５０３にそれぞれ接続されている。また、ＭＮ１０のソース端子は第２のカップル回路３０２中のＭＮ８のソース端子及び出力段４０２中のＭＮ９のゲート端子に、ＭＰ１０のソース端子は第２のカップル回路３０２中のＭＰ８のソース端子及び出力段４０２中のＭＰ９のゲート端子にそれぞれ接続されている。また、第３のカップル回路５０４中のＭＮ１１のゲート端子はレベルシフタ５０１中のＭＮ１０のドレイン端子及びゲート端子に、第３のカップル回路５０４中のＭＰ１１のゲート端子はレベルシフタ５０１中のＭＰ１０のドレイン端子及びゲート端子にそれぞれ接続されている。これにより、レベルシフタ５０１は、第１及び第２のフォールデッドカスコード型演算増幅回路の出力をそれぞれレベルシフトし、これらのレベルシフトの結果を第３のカップル回路５０４へ供給するようになっている。第３のカップル回路５０４は平衡状態においてＭＮ１１及びＭＰ１１がいずれもＯＦＦ状態となり、かつ出力変動状態においてＭＮ１１及びＭＰ１１のうちいずれかがＯＮ状態となるように、ＭＮ１０、ＭＰ１０、ＭＮ１１及びＭＰ１１のアスペクト比が調整されている。
【００１８】
以上のように構成された図２のゲインブースト演算増幅回路においてＶｉｎ１がｈｉｇｈ、Ｖｉｎ２がｌｏｗになるとき、入力増幅段４０１の両出力がいずれもｌｏｗとなり、第３のカップル回路５０４においてＭＰ１１は大電流を流すが、ＭＮ１１はほとんど電流を流さずにＯＦＦ状態となり、ＭＰ１１のドレイン端子電圧が引き上げられる。したがって、入力段バイアス電流源１０２を構成するＭＮ１２のゲート端子電圧も同時に引き上げられ、同電流源１０２による入力段バイアス電流（ＭＮ１２のドレイン電流）が増加する。またこのとき、電流ミラー１０５に流れる電流も増加するため、ＭＰ３のドレイン端子電圧は引き下げられる。したがって、入力段バイアス電流源２０２を構成するＭＰ１２のゲート端子電圧も引き下げられ、同電流源２０２による入力段バイアス電流（ＭＰ１２のドレイン電流）が増加する。
【００１９】
一方、Ｖｉｎ１がｌｏｗ、Ｖｉｎ２がｈｉｇｈになるときには、入力増幅段４０１の両出力がいずれもｈｉｇｈとなり、第３のカップル回路５０４においてＭＮ１１は大電流を流すが、ＭＰ１１はほとんど電流を流さずにＯＦＦ状態となり、ＭＮ１１のドレイン端子電圧が引き下げられる。したがって、入力段バイアス電流源２０２を構成するＭＰ１２のゲート端子電圧も同時に引き下げられ、同電流源２０２による入力段バイアス電流（ＭＰ１２のドレイン電流）が増加する。またこのとき、電流ミラー２０５に流れる電流も増加するため、ＭＮ３のドレイン端子電圧が引き上げられる。したがって、入力段バイアス電流源１０２を構成するＭＮ１２のゲート端子電圧も引き上げられ、同電流源１０２による入力段バイアス電流（ＭＮ１２のドレイン電流）が増加する。
【００２０】
以上のとおり、図２のゲインブースト演算増幅回路によれば、入力信号の立ち上がり時、立ち下がり時共に入力段バイアス電流が増加させられるので、演算増幅回路の駆動能力が向上する。
【００２１】
しかも、図２によれば、掃き出し定電流源５０２と等しい電流値を持つ掃き出し電流源６０１を第３のカップル回路５０４中のＭＮ１１のソース端子に、引き込み定電流源５０３と等しい電流値を持つ引き込み電流源６０２を第３のカップル回路５０４中のＭＰ１１のソース端子にそれぞれ接続することで、第１のカップル回路３０１に流れる電流と第２のカップル回路３０２に流れる電流とのバランスを取り、第１極性のＭＯＳトランジスタＭＮ３〜ＭＮ６による電流ミラー２０５と、第２極性のＭＯＳトランジスタＭＰ３〜ＭＰ６による電流ミラー１０５とのミラー精度の悪化を防ぎ、演算増幅回路の精度を向上させている。ただし、これらの電流源６０１及び６０２は省略が可能である。
【００２２】
図３に、図２に示した本発明のゲインブースト演算増幅回路と図４に示した従来の演算増幅回路とをそれぞれボルテージフォロワ構成としたときの入出力波形のシミュレーション結果を示す。入力波形に対して従来の演算増幅回路では出力波形の立ち上がり及び立ち下がりが遅い。これに対して、本発明のゲインブースト演算増幅回路の出力波形は立ち上がり、立ち下がり共に急峻であり、出力駆動能力が改善されていることが判る。
【００２３】
【発明の効果】
以上説明してきたとおり、本発明によれば、４個のＭＯＳトランジスタと２個ないし４個の定電流源とを付加し、入力段バイアス電流源を構成するＭＯＳトランジスタのゲート端子を接続し直すことで、静止消費電流をあまり増加させることなく、入力変動時の出力駆動能力の向上に大きな効果をもたらす。
【図面の簡単な説明】
【図１】本発明に係るゲインブースト演算増幅回路の基本構成を示すブロック図である。
【図２】本発明に係るゲインブースト演算増幅回路の具体的な構成例を示す回路図である。
【図３】本発明の効果を説明するための電圧波形図である。
【図４】従来の演算増幅回路の回路図である。
【符号の説明】
１ 入力増幅段
２ 出力段
３ 入力段バイアス電流源
４ 駆動能力増幅部
１０１ 第１極性の入力差動対
１０２ 第１極性の入力段バイアス電流源
１０３ 第１極性の電流折り返し回路
１０４ 第１極性の電流折り返し用バイアス電流源
１０５ 第２極性の電流ミラー
２０１ 第２極性の入力差動対
２０２ 第２極性の入力段バイアス電流源
２０３ 第２極性の電流折り返し回路
２０４ 第２極性の電流折り返し用バイアス電流源
２０５ 第１極性の電流ミラー
３０１ 第１のカップル回路
３０２ 第２のカップル回路
４０１ 入力増幅段
４０２ 出力段
５０１ レベルシフタ
５０２ 掃き出し定電流源
５０３ 引き込み定電流源
５０４ 第３のカップル回路
６０１ 掃き出し電流源
６０２ 引き込み電流源
ＭＮ１〜ＭＮ１２ 第１極性のＭＯＳトランジスタ
ＭＰ１〜ＭＰ１２ 第２極性のＭＯＳトランジスタ
Ｖｂｎ１，Ｖｂｎ２ バイアス電圧
Ｖｂｐ１，Ｖｂｐ２ バイアス電圧
Ｖｄｄ，Ｖｓｓ 電源電圧
Ｖｉｎ１，Ｖｉｎ２ 差動入力電圧
Ｖｏｕｔ 演算増幅回路出力電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an improvement in a high-speed operational amplifier circuit having a large input dynamic range.
[0002]
[Prior art]
A buffer circuit in which an operational amplifier circuit is configured as a voltage follower is often used as a drive circuit with high input impedance and low output impedance.
[0003]
FIG. 4 is a circuit diagram of a conventional CMOS class AB output operational amplifier circuit (Ron Hogervorst and Johan H. Huijsing, “Design of Low-Voltage, Low-Power Operational Amplifier Cells”, Kluwer Academic Publishers, pp.154. ). The operational amplifier circuit of FIG. 4 includes an input amplifier stage 401 and an output stage 402. The input amplification stage 401 includes a first folded cascode operational amplifier circuit having an input differential pair having a first polarity (NMOS configuration) and a second fall having an input differential pair having a second polarity (PMOS configuration). A dead cascode operational amplifier circuit. The first folded cascode operational amplifier circuit includes a first polarity input differential pair 101 connected to an input stage bias current source 102, a first polarity current folding circuit 103, and a first polarity folding bias. A current source 104 and a current mirror 105 having a second polarity are included. The second folded cascode operational amplifier circuit includes a second polarity input differential pair 201 connected to the input stage bias current source 202, a second polarity current folding circuit 203, and a second polarity folding bias. A current source 204 and a current mirror 205 having a first polarity are included. The first folded cascode operational amplifier circuit and the second folded cascode operational amplifier circuit are connected via first and second coupled circuits 301 and 302. MN1 to MN9 are first polarity MOS transistors, MP1 to MP9 are second polarity MOS transistors, Vin1 and Vin2 are differential input voltages, Vout is an operational amplifier output voltage, Vdd and Vss are power supply voltages, Vbn1 and Vbn2 is a bias voltage applied to the first polarity MOS transistor, and Vbp1 and Vbp2 are bias voltages applied to the second polarity MOS transistor.
[0004]
According to the operational amplifier circuit of FIG. 4, the first folded cascode operational amplifier circuit mainly works when the input signal rises, and the second folded cascode operational amplifier circuit mainly works when the input signal falls. Therefore, both the rising and falling edges operate at high speed. Also, the drain-source voltage required for the MOS transistors of the folding bias current sources 104 and 204 to operate in the saturation region is small, so the input dynamic range is almost equal to the rail-to-rail voltage, that is, the difference between the two power supply voltages Vdd and Vss. Comparable.
[0005]
[Problems to be solved by the invention]
In order to reduce the power consumption of the operational amplifier circuit of FIG. 4, it is necessary to reduce the aspect ratio of the MOS transistor. However, when the aspect ratio of the MOS transistor is reduced to reduce the power consumption, the transconductance of the output stage 402 is lowered, so that the driving ability of the operational amplifier circuit is lowered.
[0006]
An object of the present invention is to improve the driving capability of an operational amplifier circuit without increasing the static power consumption so much while keeping the circuit scale small.
[0007]
[Means for Solving the Problems]
To achieve the above object, the present invention provides an input amplification stage, an output stage connected to the output of the input amplification stage, an input stage bias current source for supplying a bias current to the input amplification stage, and an input amplification stage The configuration of a gain boost operational amplifier circuit having a drive capability amplifier for changing the control voltage of the input stage bias current source in the direction in which the bias current increases in accordance with the output fluctuation is adopted.
[0008]
The drive capability amplifying unit according to the present invention detects a change in the output voltage of the input amplification stage by, for example, a diode-connected MOS transistor (level shifter), and based on the detected change in the output voltage, a newly added couple circuit generates a bias current. In this configuration, the control voltage of the input stage bias current source is varied in the direction in which the current increases.
[0009]
When the input stage bias current source is a MOS transistor operating in the saturation region, the bias current increases in proportion to the square of the voltage fluctuation, and thus the amplification efficiency of the driving capability is high. In addition, since the number of MOS transistors to be added is small and the quiescent current necessary for them is sufficient if they have a value for operating in the saturation region, the quiescent current consumption of the entire operational amplifier circuit is greatly increased. Therefore, it is advantageous in terms of mounting area and static power consumption.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0011]
FIG. 1 shows a basic configuration of a gain boost operational amplifier circuit according to the present invention. 1 includes an input amplifier stage 1, an output stage 2 connected to the output of the input amplifier stage 1, an input stage bias current source 3 for supplying a bias current to the input amplifier stage 1, and an input. A configuration including a drive capability amplifying unit 4 for changing the control voltage of the input stage bias current source 3 in the direction in which the bias current increases in accordance with the output fluctuation of the amplification stage 1 is adopted. Vin1 and Vin2 are differential input voltages, and Vout is an operational amplifier circuit output voltage.
[0012]
FIG. 2 shows a specific configuration example of the gain boost operational amplifier circuit according to the present invention. The operational amplifier circuit of FIG. 2 includes a level shifter 501, a sweeping constant current source 502, a pulling constant current source 503, and a third couple circuit 504 added to the configuration of FIG. It is.
[0013]
An input stage bias current source 102 for supplying a bias current to the first polarity input differential pair 101 is used to supply a bias current to the second polarity input differential pair 201 by the first polarity MOS transistor MN12. The input stage bias current source 202 is composed of a second polarity MOS transistor MP12.
[0014]
The first couple circuit 301 includes a first polarity MOS transistor MN7 and a second polarity MOS transistor MP7, each having a drain terminal and a source terminal connected to each other. The second couple circuit 302 includes a first polarity MOS transistor MN8 and a second polarity MOS transistor MP8, each having a drain terminal and a source terminal connected to each other. The third couple circuit 504 is composed of a first polarity MOS transistor MN11 and a second polarity MOS transistor MP11 connected to each other's drain terminal and source terminal, and is connected in parallel to the first couple circuit 301. Has been.
[0015]
The gate terminal of the first polarity MOS transistor MN12 constituting the input stage bias current source 102 is connected to the source terminal of the MOS transistor MN7 having the same polarity in the first couple circuit 301, and the second terminal constituting the input stage bias current source 202. The gate terminal of the polarity MOS transistor MP12 is connected to the source terminal of the same polarity MOS transistor MP7 in the first couple circuit 301, respectively.
[0016]
The source terminal of MN8 in the second coupled circuit 302 is a MOS transistor that receives the output of the second folded cascode operational amplifier circuit (one output of the input amplifier stage 401), that is, the first polarity in the output stage 402. The gate terminal of the MOS transistor MN9 and the source terminal of MP8 in the second coupled circuit 302 are the MOS transistors that receive the output of the first folded cascode operational amplifier circuit (the other output of the input amplifier stage 401), that is, the output The second polarity MOS transistor MP9 in the stage 402 is connected to the gate terminal thereof.
[0017]
The level shifter 501 is composed of a first polarity MOS transistor MN10 and a second polarity MOS transistor MP10, each of which is diode-connected. The drain terminal and gate terminal of MN10 are connected to a sweeping constant current source 502, and the drain terminal and gate terminal of MP10 are connected to a lead-in constant current source 503, respectively. The source terminal of MN10 is the source terminal of MN8 in the second couple circuit 302 and the gate terminal of MN9 in the output stage 402, and the source terminal of MP10 is the source terminal and output of MP8 in the second couple circuit 302. Each is connected to the gate terminal of MP9 in stage 402. The gate terminal of MN11 in the third couple circuit 504 is the drain terminal and gate terminal of MN10 in the level shifter 501, and the gate terminal of MP11 in the third couple circuit 504 is the drain terminal of MP10 in the level shifter 501. Each is connected to a gate terminal. Accordingly, the level shifter 501 level-shifts the outputs of the first and second folded cascode operational amplifier circuits, and supplies the result of these level shifts to the third couple circuit 504. The third coupling circuit 504 has an aspect ratio of MN10, MP10, MN11, and MP11 so that both MN11 and MP11 are in an OFF state in an equilibrium state, and one of MN11 and MP11 is in an ON state in an output fluctuation state. Has been adjusted.
[0018]
In the gain boost operational amplifier circuit of FIG. 2 configured as described above, when Vin1 is high and Vin2 is low, both outputs of the input amplification stage 401 are both low, and MP11 is large in the third couple circuit 504. Although current flows, MN11 is turned off with almost no current flowing, and the drain terminal voltage of MP11 is raised. Accordingly, the gate terminal voltage of the MN12 constituting the input stage bias current source 102 is also raised at the same time, and the input stage bias current (drain current of the MN12) by the current source 102 is increased. At this time, since the current flowing through the current mirror 105 also increases, the drain terminal voltage of MP3 is lowered. Accordingly, the gate terminal voltage of MP12 constituting the input stage bias current source 202 is also reduced, and the input stage bias current (drain current of MP12) by the current source 202 is increased.
[0019]
On the other hand, when Vin1 is low and Vin2 is high, both outputs of the input amplification stage 401 are high, and in the third couple circuit 504, MN11 passes a large current, but MP11 does not pass almost any current and is off. In this state, the drain terminal voltage of MN11 is lowered. Therefore, the gate terminal voltage of MP12 constituting the input stage bias current source 202 is also simultaneously reduced, and the input stage bias current (the drain current of MP12) by the current source 202 is increased. At this time, since the current flowing through the current mirror 205 also increases, the drain terminal voltage of MN3 is raised. Therefore, the gate terminal voltage of the MN12 constituting the input stage bias current source 102 is also raised, and the input stage bias current (drain current of the MN12) by the current source 102 is increased.
[0020]
As described above, according to the gain boost operational amplifier circuit of FIG. 2, the input stage bias current is increased both when the input signal rises and when it falls, so that the drive capability of the operational amplifier circuit is improved.
[0021]
Moreover, according to FIG. 2, the sweep current source 601 having a current value equal to that of the sweep constant current source 502 is pulled into the source terminal of the MN 11 in the third couple circuit 504 and has a current value equal to that of the pull constant current source 503. By connecting the current source 602 to the source terminal of the MP11 in the third couple circuit 504, the current flowing in the first couple circuit 301 and the current flowing in the second couple circuit 302 are balanced, and the first The accuracy of the operational amplifier circuit is improved by preventing deterioration of the mirror accuracy between the current mirror 205 by the polar MOS transistors MN3 to MN6 and the current mirror 105 by the second polarity MOS transistors MP3 to MP6. However, these current sources 601 and 602 can be omitted.
[0022]
FIG. 3 shows a simulation result of input / output waveforms when the gain boost operational amplifier circuit of the present invention shown in FIG. 2 and the conventional operational amplifier circuit shown in FIG. 4 are each configured as a voltage follower. In the conventional operational amplifier circuit, the output waveform rises and falls slowly with respect to the input waveform. On the other hand, it can be seen that the output waveform of the gain boost operational amplifier circuit of the present invention is steep both rising and falling, and the output drive capability is improved.
[0023]
【The invention's effect】
As described above, according to the present invention, four MOS transistors and two to four constant current sources are added, and the gate terminals of the MOS transistors constituting the input stage bias current source are reconnected. Thus, without significantly increasing the quiescent current consumption, a large effect is brought about in improving the output drive capability at the time of input fluctuation.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a basic configuration of a gain boost operational amplifier circuit according to the present invention.
FIG. 2 is a circuit diagram showing a specific configuration example of a gain boost operational amplifier circuit according to the present invention.
FIG. 3 is a voltage waveform diagram for explaining the effect of the present invention.
FIG. 4 is a circuit diagram of a conventional operational amplifier circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Input amplification stage 2 Output stage 3 Input stage bias current source 4 Drive capability amplification part 101 First polarity input differential pair 102 First polarity input stage bias current source 103 First polarity current folding circuit 104 First polarity Current folding bias current source 105 Second polarity current mirror 201 Second polarity input differential pair 202 Second polarity input stage bias current source 203 Second polarity current folding circuit 204 Second polarity current folding bias current Source 205 First polarity current mirror 301 First couple circuit 302 Second couple circuit 401 Input amplification stage 402 Output stage 501 Level shifter 502 Sweep constant current source 503 Pull constant current source 504 Third couple circuit 601 Sweep current source 602 Pull-in current sources MN1 to MN12 First polarity MOS transistors MP1 to MP12 2 polarities of the MOS transistors Vbn1, Vbn2 bias voltage Vbp1, Vbp2 bias voltage Vdd, Vss supply voltage Vin1, Vin2 differential input voltage Vout operational amplifier output voltage

Claims (2)

入力増幅段と、
前記入力増幅段の出力に接続された出力段と、
前記入力増幅段にバイアス電流を供給するための入力段バイアス電流源と、
前記入力増幅段の出力変動に従って、前記バイアス電流が増加する方向に前記入力段バイアス電流源の制御電圧を変動させるための駆動能力増幅部とを備えたＣＭＯＳ型のゲインブースト演算増幅回路であって、
前記入力増幅段は、第１極性の入力差動対を有する第１のフォールデッドカスコード型演算増幅回路と、第２極性の入力差動対を有する第２のフォールデッドカスコード型演算増幅回路とが、第１及び第２のカップル回路を介して接続された構成を有し、
前記入力段バイアス電流源は、前記第１極性の入力差動対にバイアス電流を供給するための第１極性のＭＯＳトランジスタと、前記第２極性の入力差動対にバイアス電流を供給するための第２極性のＭＯＳトランジスタとを有し、
前記第１及び第２のカップル回路の各々は、互いのドレイン端子とソース端子とが接続された第１極性及び第２極性のＭＯＳトランジスタを有し、
前記入力段バイアス電流源を構成する各ＭＯＳトランジスタのゲート端子は、前記第１のカップル回路中の同一極性のＭＯＳトランジスタのソース端子にそれぞれ接続され、
前記第２のカップル回路中の各ＭＯＳトランジスタのソース端子は、前記入力増幅段の２出力にそれぞれ接続され、
前記駆動能力増幅部は、前記入力増幅段の出力変動に従って前記第１のカップル回路のドレイン端子・ソース端子間の電圧を低下させることで、前記バイアス電流が増加する方向に前記入力段バイアス電流源の各ＭＯＳトランジスタのゲート端子の電圧を変動させるように、前記入力増幅段の２出力に接続されたレベルシフタと、前記第１のカップル回路と並列に接続された第３のカップル回路とを備え、
前記レベルシフタは、各々ダイオード接続された第１極性及び第２極性のＭＯＳトランジスタを有し、
前記ダイオード接続された第１極性のＭＯＳトランジスタのドレイン端子は掃き出し定電流源に、前記ダイオード接続された第１極性のＭＯＳトランジスタのソース端子は前記第２のカップル回路中の第１極性のＭＯＳトランジスタのソース端子に、前記ダイオード接続された第２極性のＭＯＳトランジスタのドレイン端子は引き込み定電流源に、前記ダイオード接続された第２極性のＭＯＳトランジスタのソース端子は前記第２のカップル回路中の第２極性のＭＯＳトランジスタのソース端子にそれぞれ接続され、
前記第３のカップル回路は、互いのドレイン端子とソース端子とが接続された第１極性及び第２極性のＭＯＳトランジスタを有し、
前記第３のカップル回路中の第１極性のＭＯＳトランジスタのゲート端子は前記ダイオード接続された第１極性のＭＯＳトランジスタのゲート端子に、前記第３のカップル回路中の第２極性のＭＯＳトランジスタのゲート端子は前記ダイオード接続された第２極性のＭＯＳトランジスタのゲート端子にそれぞれ接続されたことを特徴とするゲインブースト演算増幅回路。 An input amplification stage;
An output stage connected to the output of the input amplifier stage;
An input stage bias current source for supplying a bias current to the input amplification stage;
A CMOS type gain boost operational amplifier circuit including a drive capability amplifier for changing a control voltage of the input stage bias current source in a direction in which the bias current increases in accordance with an output change of the input amplifier stage; ,
The input amplification stage includes a first folded cascode operational amplifier circuit having an input differential pair having a first polarity and a second folded cascode operational amplifier circuit having an input differential pair having a second polarity. , Having a configuration connected via a first and a second coupled circuit,
The input stage bias current source has a first polarity MOS transistor for supplying a bias current to the input differential pair of the first polarity and a bias current for supplying an input differential pair of the second polarity. A second polarity MOS transistor,
Each of the first and second coupled circuits has a first polarity and a second polarity MOS transistor in which a drain terminal and a source terminal are connected to each other;
The gate terminal of each MOS transistor constituting the input stage bias current source is connected to the source terminal of the MOS transistor of the same polarity in the first couple circuit,
The source terminal of each MOS transistor in the second coupled circuit is connected to two outputs of the input amplification stage,
The drive capability amplifying unit reduces the voltage between the drain terminal and the source terminal of the first couple circuit in accordance with the output fluctuation of the input amplification stage, thereby increasing the bias current in the direction in which the bias current increases. A level shifter connected to the two outputs of the input amplification stage and a third couple circuit connected in parallel with the first couple circuit so as to vary the voltage at the gate terminal of each of the MOS transistors ,
The level shifter includes first and second polarity MOS transistors that are diode-connected,
The drain terminal of the diode-connected first polarity MOS transistor is a sweeping constant current source, and the source terminal of the diode-connected first polarity MOS transistor is the first polarity MOS transistor in the second couple circuit. The drain terminal of the second polarity MOS transistor connected to the diode is connected to the constant current source, and the source terminal of the second polarity MOS transistor connected to the diode is connected to the second coupling circuit in the second coupled circuit. Connected to the source terminals of the bipolar MOS transistors,
The third coupled circuit includes first and second polarity MOS transistors in which a drain terminal and a source terminal are connected to each other,
The gate terminal of the first polarity MOS transistor in the third couple circuit is connected to the gate terminal of the diode-connected first polarity MOS transistor, and the gate of the second polarity MOS transistor in the third couple circuit. A gain boost operational amplifier circuit characterized in that terminals are respectively connected to gate terminals of the diode-connected second polarity MOS transistors. 請求項１記載のゲインブースト演算増幅回路において、
前記第３のカップル回路中の第１極性のＭＯＳトランジスタのソース端子に前記掃き出し定電流源と同一の電流を流すための掃き出し電流源と、
前記第３のカップル回路中の第２極性のＭＯＳトランジスタのソース端子に前記引き込み定電流源と同一の電流を流すための引き込み電流源とを更に備えたことを特徴とするゲインブースト演算増幅回路。The gain boost operational amplifier circuit according to claim 1 ,
A sweep current source for causing the same current as the sweep constant current source to flow to the source terminal of the first polarity MOS transistor in the third couple circuit;
A gain boost operational amplifier circuit further comprising: a pull-in current source for causing the same current as the pull-in constant current source to flow to the source terminal of the second polarity MOS transistor in the third couple circuit.
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