JP3947858B2 - OFDM symbol waveform shaper - Google Patents

Description

であり、各データシンボルの波形の立ち上がりと立ち下がりの過渡領域振幅をなめらかに増加または減少させる。プリアンブル信号に関しても、同様に窓関数を乗算したものを用いる。このように過渡領域を段階的に振幅変化させる理由は、急激な振幅変化により周波数スペクトルが広がり、このデータシンボルの帯域が増加することを避けるためである。
【０００９】
また、データシンボルのうち、先頭と最後のＴＲ／２ビットずつを除いたＴビットは、ガードインターバル領域２４−ｋ（１≦ｋ≦ｎ）とデータ領域２５−ｋ（１≦ｋ≦ｎ）に分けられる。ガードインターバル領域は、データシンボル同士のシンボル間干渉を避け、マルチパスフェージングに対する耐性を強めるために設ける。
【００１０】
ガードインターバル領域２４−ｋおよび先頭の過渡領域ＴＲ／２ビットのビットパターンの一例として、データ領域２５−ｋと最後の過渡領域ＴＲ／２ビットのうちの後半ＧＩ＋ＴＲ／２ビットと同一のビットパターンとする方法がある。
【００１１】
図６は従来のＯＦＤＭシンボル波形整形器の要部ブロック構成図である。符号４はプリアンブル信号生成回路、符号２６は速度変換用メモリ、符号２７は読み出し制御回路、符号２８はサイクリック・エクステンション回路、符号２９は窓関数乗算回路、符号３０は速度変換用メモリ、符号３１は読み出し制御回路、符号３２は加算器、符号３３はプリアンブル信号付加用加算器である。
【００１２】
速度変換用メモリ２６には、逆フーリエ変換器よりデータ信号が速度ｆ１［ｂｐｓ］で入力される。読み出し制御回路２７は、速度変換用メモリ２６から速度ｆ２［ｂｐｓ］でデータを読み出す。ｆ２［ｂｐｓ］は、ｆ１［ｂｐｓ］の１＋（ＧＩ＋ＴＲ）／ＤＴ倍以上の速度である。サイクリック・エクステンション回路２８では、ＩＦＦＴデータ信号をデータ領域ＤＴビット、ガードインターバル領域ＧＩビット、過渡領域ＴＲビットの計ＤＴ＋ＧＩ＋ＴＲビットのデータシンボルフォーマットに変換する。窓関数乗算回路２９は、このデータシンボルに窓関数ＷＴ（ｔ）を乗算する。乗算結果は速度変換用メモリ３０に速度ｆ２［ｂｐｓ］で書き込まれる。
【００１３】
読み出し制御回路３１は、データシンボル２３−ｋを速度ｆ１［ｂｐｓ］で読み出し、このデータシンボル２３−ｋの先頭からＧＩ＋ＤＴビット目を読み出したら、引き続きＧＩ＋ＤＴ＋１ビット目からＧＩ＋ＤＴ＋ＴＲビット目までを読み出すとともに、同時に次のデータシンボル２３−ｋ＋１を速度ｆ１［ｂｐｓ］で読み出し始める。速度変換用メモリ３０がＲＡＭで構成されていれば、現在のデータシンボル２３−ｋと次のデータシンボル２３−ｋ＋１の読み出しは同一ポートから行うので、読み出し制御回路３１から速度変換用メモリ３０へのアクセス速度は２×ｆ１［ｂｐｓ］となる。
【００１４】
読み出し制御回路３１はデータシンボル２３−ｋと２３−ｋ＋１をそれぞれ速度ｆ１［ｂｐｓ］で二つの方路にわけて加算器３２に出力し、この加算器３２で加算処理を行う。プリアンブル信号生成回路４は、プリアンブル生成制御信号が入力されたら、速度ｆ１［ｂｐｓ］でプリアンブルシンボル２２を出力する。
【００１５】
このプリアンブル生成制御信号は、データシンボルに先立ち逆フーリエ変換器９より送出されるものであり、このプリアンブル信号生成回路４は、プリアンブル生成制御信号を動作トリガとして、データシンボル２３−１と重なりあう過渡領域長がＴＲビットになるタイミングで、プリアンブルシンボル２２を出力する。
【００１６】
そして、プリアンブル信号付加用加算器３３でプリアンブルシンボル２２とデータシンボル２３−１〜２３−ｎを重畳して出力する。
【００１７】
図７は従来例におけるＯＦＤＭシンボル波形整形器の動作を説明する図である。図７（ａ）の３４−１〜３４−ｎはＩＦＦＴデータであり、図４の逆フーリエ変換器９の出力データに相当し、ここでは伝送速度はｆ１［ｂｐｓ］、１シンボル長はＤＴビットである。図７（ｂ）の３５−１〜３５−ｎは読み出し制御回路２７の出力に相当し、ここでは伝送速度はｆ２［ｂｐｓ］に変換されている。図７（ｃ）の３６−１〜３６−ｎはサイクリック・エクステンション回路２８の出力に相当し、ここでは各データシンボルの先頭部からＧＩ＋ＴＲビットをこのデータシンボルの後ろに複写し、１シンボル長をＤＴ＋ＧＩ＋ＴＲビットにする。この処理はデータシンボルを、データ領域、ガードインターバル領域および過渡領域から構成されるシンボルに整形することに相当する。図７（ｄ）の３７−１〜３７−ｎは窓関数乗算回路２９の出力である。図７（ｅ）および図７（ｆ）の３８−１〜３８−ｎは読み出し制御回路３１の出力に相当する。速度変換用メモリ３０からアクセス速度２×ｆ１［ｂｐｓ］で読み込んだデータシンボルを、速度ｆ１［ｂｐｓ］で二方路にわけて出力する。図７（ｇ）の３９−１〜３９−ｎは加算器３２の出力である。図７（ｈ）はプリアンブル付加用加算器３３の出力である。
【００１８】
【発明が解決しようとする課題】
上記従来技術の問題点は、処理遅延が増大することである。その理由は、速度変換用メモリ２６と速度変換用メモリ３０で速度変換を行うことにより、速度変換処理遅延（１／ｆ１−１／ｆ２）×（ＤＴ＋ＧＩ＋ＴＲ）秒が生じるためである。また、加算器３２とプリアンブル信号付加用加算器３３が二段縦続接続されており、この加算器３２、３３での処理遅延も足し合わされるためである。
【００１９】
第二の問題点は、回路規模が増大することである。その理由は、速度変換用メモリ２６、３０を設けるほか、それに付随する読み出し制御回路２７、３１が必要になるためである。速度変換用メモリ２６はＤＴ＋ＧＩ＋ＴＲビットのＲＡＭで構成され、速度変換用メモリ３０は２×（ＤＴ＋ＧＩ＋ＴＲ）ビットのＲＡＭが必要になる。また、読み出し制御回路２７、３１はメモリの読み出しアドレス制御を行うために、複雑なロジック回路となり、回路規模は増加する。
【００２０】
また、処理クロックとしてｆ１［Ｈｚ］、ｆ２［Ｈｚ］、２×ｆ１［Ｈｚ］の３種類を使用するため、このＯＦＤＭシンボル波形整形器の外部に設けるクロック生成回路の回路規模も増加する。
【００２１】
本発明は、このような背景に行われたものであって、伝送効率向上および回路規模削減を図ることができるＯＦＤＭシンボル波形整形器を提供することを目的とする。すなわち、本発明は、処理遅延の削減をはかることができるＯＦＤＭシンボル波形整形器を提供することを目的とする。本発明は、装置構成の簡易化を図ることができるＯＦＤＭシンボル波形整形器を提供することを目的とする。本発明は、動作クロックの単一化を図ることができるＯＦＤＭシンボル波形整形器を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明はＯＦＤＭシンボル波形整形器であって、本発明の特徴とするところは、一つの振り分け回路と、この振り分け回路に並列に接続された二個のサイクリック・エクステンション回路と、一つのプリアンブル信号生成回路と、一つのセレクタ回路と、一つの加算器とを備え、前記セレクタ回路には、一方の前記サイクリック・エクステンション回路の出力信号と前記プリアンブル信号生成回路の出力信号とがそれぞれ入力され、前記加算器には、前記セレクタ回路の出力信号と他方の前記サイクリック・エクステンション回路の出力信号とがそれぞれ入力され、前記プリアンブル信号生成回路は、プリアンブル生成トリガにしたがってプリアンブル信号を前記セレクタ回路を介して前記加算器に入力する手段を備え、前記セレクタ回路は、プリアンブル区間は前記プリアンブル信号生成回路からのプリアンブル信号を選択しプリアンブル区間が終了したら一方の前記サイクリック・エクステンション回路からの信号を選択出力する手段を備え、前記振り分け回路は、データシンボルを入力し先頭のデータシンボルを前記加算器に接続された他方の前記サイクリック・エクステンション回路に対して出力しその後はデータシンボルを１シンボル毎に二つの前記サイクリック・エクステンション回路に交互に振り分ける手段を備え、前記加算器出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成されたＯＦＤＭフレームを生成する手段を備えたところにある。
【００２３】
一方の前記サイクリック・エクステンション回路と前記セレクタ回路との間および他方の前記サイクリック・エクステンション回路と前記加算器との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路を備えることが望ましい。
【００２４】
あるいは、二つの振り分け回路と、この二つの振り分け回路にそれぞれ並列に二個ずつ接続された四つのサイクリック・エクステンション回路と、一つのプリアンブル信号生成回路と、二つのセレクタ回路と、二つの加算器とを備え、二つの前記セレクタ回路には、二つの前記振り分け回路にそれぞれ二つずつ並列に接続された一方の前記サイクリック・エクステンション回路の出力信号と前記プリアンブル信号生成回路の出力信号とがそれぞれ入力され、二つの前記加算器には、二つの前記セレクタ回路の出力信号と二つの前記振り分け回路にそれぞれ二つずつ並列に接続された他方の前記サイクリック・エクステンション回路の出力信号とがそれぞれ入力され、一つの前記プリアンブル信号生成回路は、プリアンブル生成トリガにしたがって２チャネルのプリアンブル信号を二つの前記セレクタ回路を介して二つの前記加算器にそれぞれ入力する手段を備え、二つの前記セレクタ回路は、プリアンブル区間は前記プリアンブル信号生成回路からのプリアンブル信号を選択しプリアンブル区間が終了したら一方の前記サイクリック・エクステンション回路からの信号をそれぞれ選択出力する手段を備え、二つの前記振り分け回路は、２チャネルのデータシンボルを１チャネルずつ入力し先頭のデータシンボルを前記加算器に接続された他方の前記サイクリック・エクステンション回路に対してそれぞれ出力しその後はデータシンボルを１シンボル毎に二つずつの前記サイクリック・エクステンション回路にそれぞれ交互に振り分ける手段をそれぞれ備え、二つの前記加算器出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成された２チャネルのＯＦＤＭフレームを生成する手段を備えたことを特徴とする。
【００２５】
この場合も、一方の前記サイクリック・エクステンション回路と前記セレクタ回路との間および他方の前記サイクリック・エクステンション回路と前記加算器との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路を備えることが望ましい。
【００２６】
すなわち、本発明は、逆フーリエ変換器よりＯＦＤＭシンボル波形整形器に入力されるＩＦＦＴデータ信号をデータシンボル毎に二方路に振り分け、方路毎にサイクリック・エクステンション処理および窓関数乗算処理を行い、最終的にこの二方路に振り分けたシンボルを足し合わせることを特徴とする。
【００２７】
具体的に説明すると、振り分け回路によってＩＦＦＴデータ信号をデータシンボル毎に二つの方路に交互に振り分ける。このデータシンボルは、方路毎に二つのサイクリック・エクステンション回路および窓関数乗算回路に入力され、片方の方路は、プリアンブル信号との切り替えを行うセレクタ回路に入力された後に、両方路に振り分けたデータシンボルを加算器で加算して出力する。
【００２８】
このように構成された本発明のＯＦＤＭシンボル波形整形器では、速度変換用メモリおよび読み出し制御回路による速度変換処理遅延を無くすことができるほか、加算器を一個に削減しているため、加算処理遅延を１段分に削減できる。振り分け回路での振り分け遅延、および、セレクタ回路での選択遅延が増えるが、これらはそれぞれｆ１［Ｈｚ］のクロックで１クロック時間以内に終了するため、上記の速度変換処理遅延と加算処理遅延の和よりも小さい。したがって、本発明では、ＯＦＤＭシンボル波形整形器での処理遅延を削減できる。
【００２９】
また、サイクリック・エクステンション回路の数と窓関数乗算回路数が２倍になるものの、図６の従来例で示した速度変換用メモリ２６、３０が不要な他、読み出し制御回路２７、３０の複雑なロジック回路部分が不要になる。また、プリアンブル信号の付加をセレクタ回路で行うので、従来例で示したプリアンブル信号付加用加算器３３が不要になる。このように回路規模の削減が可能である。
【００３０】
さらに、ＯＦＤＭシンボル波形整形器全体をｆ１［Ｈｚ］の単一周波数クロックで動作させることが可能であり、ＯＦＤＭシンボル波形整形器に供給するクロック数を削減できる。
【００３１】
【発明の実施の形態】
（第一実施例）
本発明第一実施例を図１および図３を参照して説明する。図１は無線アクセスシステム用ＯＦＤＭ変調器に用いられる本発明第一実施例のＯＦＤＭシンボル波形整形器の要部ブロック構成図である。図３は本発明第一実施例のＯＦＤＭシンボル波形整形器の動作を説明する図である。
【００３２】
図１で、符号１は振り分け回路であり、入力されたＩＦＦＴデータ信号をデータシンボル毎に交互に二つの方路に振り分ける機能を有する。符号２−１と符号２−２はサイクリック・エクステンション回路であり、符号２８と同様にデータ長ＤＴビットのデータシンボルをデータ長ＤＴ＋ＧＩ＋ＴＲビットに拡張する機能を有するが、動作速度がｆ２［Ｈｚ］ではなくｆ１［Ｈｚ］である点が従来例との相違点である。
【００３３】
符号３−１と符号３−２は窓関数乗算回路であり、データ長ＤＴ＋ＧＩ＋ＴＲビットのデータシンボルに窓関数ＷＴ（ｔ）を乗じる。ここでも、動作速度がｆ２［Ｈｚ］ではなくｆ１［Ｈｚ］である点が、従来例での窓関数乗算回路２９との相違点である。
【００３４】
符号４はプリアンブル信号生成回路であり、ｆ１［ｂｐｓ］でプリアンブル信号を生成する。符号５は２入力信号から片方を選択出力するセレクタ回路であり、プリアンブル信号生成回路４の出力信号と、窓関数乗算回路３−１の出力信号の何れを出力するか選択する。符号６は加算器であり、セレクタ回路５の出力信号と窓関数乗算回路３−２の出力を加算して、外部に出力する。本発明の実施の形態は、ディジタル論理回路、もしくはソフトウェアである。
【００３５】
すなわち、本発明はＯＦＤＭシンボル波形整形器であって、本発明の特徴とするところは、図１に示すように、一つの振り分け回路１と、この振り分け回路１に並列に接続された二個のサイクリック・エクステンション回路２−１および２−２と、一つのプリアンブル信号生成回路４と、一つのセレクタ回路５と、一つの加算器６とを備え、セレクタ回路５には、一方のサイクリック・エクステンション回路２−１の出力信号とプリアンブル信号生成回路４の出力信号とがそれぞれ入力され、加算器６には、セレクタ回路５の出力信号と他方のサイクリック・エクステンション回路２−２の出力信号とがそれぞれ入力され、プリアンブル信号生成回路４は、プリアンブル生成トリガにしたがってプリアンブル信号をセレクタ回路５を介して加算器６に入力し、セレクタ回路５は、プリアンブル区間はプリアンブル信号生成回路４からのプリアンブル信号を選択しプリアンブル区間が終了したら一方のサイクリック・エクステンション回路２−１からの信号を選択出力し、振り分け回路１は、データシンボルを入力し先頭のデータシンボルを加算器５に接続された他方のサイクリック・エクステンション回路２−２に対して出力しその後はデータシンボルを１シンボル毎に二つのサイクリック・エクステンション回路２−１および２−２に交互に振り分け、加算器６の出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成されたＯＦＤＭフレームを生成するところにある。
【００３６】
一方のサイクリック・エクステンション回路２−１とセレクタ回路５との間および他方のサイクリック・エクステンション回路２−２と加算器６との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路３−１および３−２を備える。
【００３７】
次に、本発明第一実施例の動作を説明する。まず、プリアンブル信号生成回路４に対し、図４に示す逆フーリエ変換器９よりプリアンブル信号生成信号が入力される。このプリアンブル信号生成回路４はセレクタ回路５に対してプリアンブルシンボル４４を速度ｆ１［ｂｐｓ］で送出する。このセレクタ回路５は、プリアンブル信号区間にはこのプリアンブル信号生成回路４からの出力信号を選択出力し、それ以外の区間では窓関数乗算回路３−１側の出力信号を選択出力する（図３の（ｈ））。
【００３８】
次に、逆フーリエ変換器９より振り分け回路１に対して、シンボル長ＤＴビットのデータシンボル３４−１〜３４−ｎが速度ｆ１［ｂｐｓ］で入力される（図３の（ａ））。
【００３９】
振り分け回路１は、先頭のデータシンボル３４−１を必ずサイクリック・エクステンション回路２−２側に振り分ける（図３の（ｃ）の４０−１）。そのために、プリアンブル生成制御信号を受信したら、選択状態をサイクリック・エクステンション回路２−２側にする。続く入力データシンボル３４−２はサイクリック・エクステンション回路２−１側に振り分ける（図３の（ｂ）の４０−２）。以降、同様に振り分け回路１はデータシンボルを、シンボル毎にサイクリック・エクステンション回路２−１および２−２に交互に振り分ける。
【００４０】
サイクリック・エクステンション回路２−１および２−２は、それぞれに入力された速度ｆ１［ｂｐｓ］のデータシンボル４０−１〜４０−ｎの各々の先頭ＧＩ＋ＴＲビットを、このデータシンボルの後ろに複写して、シンボル長ＤＴ＋ＧＩ＋ＴＲビットのデータシンボル４１−１〜４１−ｎを生成する（図３の（ｄ）（ｅ））。
【００４１】
窓関数乗算回路３−１および３−２は、速度ｆ１［ｂｐｓ］のデータシンボル４１−１〜４１−ｎに対して、窓関数ＷＴ（ｔ）を乗算して、データシンボル４２−１〜４２−ｎを生成する（図３の（ｆ）（ｇ））。窓関数乗算回路３−１の出力データシンボル４２−ｋ（ｋは０以上、ｎ以下の正の偶数）はセレクタ回路５に入力される。一方、窓関数乗算回路３−２の出力データシンボル４２−ｌ（ｌは１以上、ｎ以下の正の奇数）は加算器６に入力される。
【００４２】
セレクタ回路５は、プリアンブル信号生成時以外は窓関数乗算回路３−１側の出力データシンボルを選択出力するため、このセレクタ回路５の出力信号は、プリアンブルシンボル４４の後に、データシンボル４３−ｋ（ｋは０以上、ｎ以下の正の偶数）が続く形になる（図３の（ｈ））。
【００４３】
加算器６は、セレクタ回路５の出力信号（図３の（ｈ））と窓関数乗算回路３−２の出力信号（図３の（ｇ））を足し合わせ、プリアンブルシンボル２２とデータシンボル２３−１〜２３−ｎで構成される速度ｆ１［ｂｐｓ］のＯＦＤＭフレームを出力する。
【００４４】
上記の振り分け処理、サイクリック・エクステンション処理、窓関数乗算処理、セレクタ処理、加算処理は全てｆ１［ｂｐｓ］の信号速度で行われる。
【００４５】
（第二実施例）
本発明第二実施例を図２を参照して説明する。図２は本発明第二実施例のＱＰＳＫに適用したＯＦＤＭ変調部のＯＦＤＭシンボル波形整形器の要部ブロック構成図であり、本発明第二実施例は、直交する二つの搬送波で変調を行うＱＰＳＫや１６ＱＡＭなどの変調方式に適用する、同相チャネル（Ｉチャネル）、直交チャネル（Ｑチャネル）用ＯＦＤＭシンボル波形整形器の実施例である。
【００４６】
符号１６−１はＩチャネル用振り分け回路、符号１６−２はＱチャネル用振り分け回路であり、逆フーリエ変換器から出力されるｆ１［ｂｐｓ］の二組のチャネルのデータシンボルを、それぞれ二方路に振り分ける。符号１７−１および１７−２はＩチャネル用サイクリック・エクステンション回路、符号１７−３および１７−４はＱチャネル用サイクリック・エクステンション回路である。符号１８−１および１８−２はＩチャネル用窓関数乗算回路、符号１８−３および１８−４はＱチャネル用窓関数乗算回路である。符号１９はプリアンブル信号生成回路であり、ＩチャネルとＱチャネルのプリアンブル信号を、それぞれｆ１［ｂｐｓ］で生成する。符号２０−１はＩチャネル用セレクタ回路、符号２０−２はＱチャネル用セレクタ回路であり、それぞれ、各チャネルのプリアンブルシンボルと窓関数乗算回路１８−１、１８−２の出力データシンボルから、片方を選択出力する。符号２１−１はＩチャネル用加算器、符号２１−２はＱチャネル用加算器である。
【００４７】
すなわち、本発明はＯＦＤＭシンボル波形整形器であって、本発明の特徴とするところは、図２に示すように、二つの振り分け回路１６−１および１６−２と、この二つの振り分け回路１６−１および１６−２にそれぞれ並列に二個ずつ接続された四つのサイクリック・エクステンション回路１７−１〜１７−４と、一つのプリアンブル信号生成回路１９と、二つのセレクタ回路２０−１および２０−２と、二つの加算器２１−１および２１−２とを備え、二つのセレクタ回路２０−１および２０−２には、二つの振り分け回路１６−１および１６−２にそれぞれ二つずつ並列に接続された一方のサイクリック・エクステンション回路１７−１および１７−３の出力信号とプリアンブル信号生成回路１９の出力信号とがそれぞれ入力され、二つの加算器２１−１および２１−２には、二つのセレクタ回路２０−１および２０−２の出力信号と二つの振り分け回路１６−１および１６−２にそれぞれ二つずつ並列に接続された他方のサイクリック・エクステンション回路１７−２および１７−４の出力信号とがそれぞれ入力され、一つのプリアンブル信号生成回路１９は、プリアンブル生成トリガにしたがって２チャネルのプリアンブル信号を二つのセレクタ回路２０−１および２０−２を介して二つの加算器２１−１および２１−２にそれぞれ入力し、二つのセレクタ回路２０−１および２０−２は、プリアンブル区間はプリアンブル信号生成回路１９からのプリアンブル信号を選択しプリアンブル区間が終了したら一方のサイクリック・エクステンション回路１７−１および１７−３からの信号をそれぞれ選択出力し、二つの振り分け回路１６−１および１６−２は、２チャネルのデータシンボルを１チャネルずつ入力し先頭のデータシンボルを加算器２１−１および２１−２に接続された他方のサイクリック・エクステンション回路１７−２および１７−４に対してそれぞれ出力しその後はデータシンボルを１シンボル毎に二つずつのサイクリック・エクステンション回路１７−１および１７−２、１７−３および１７−４にそれぞれ交互に振り分け、二つの加算器２１−１および２１−２の出力にしたがってプリアンブル信号とサイクリック・エクステンション処理されたデータシンボルとにより構成された２チャネルのＯＦＤＭフレームを生成するところにある。
【００４８】
一方のサイクリック・エクステンション回路１７−１および１７−３とセレクタ回路２０−１および２０−２との間および他方のサイクリック・エクステンション回路１７−２および１７−４と加算器２１−１および２１−２との間にそれぞれ窓関数（ＷＴ（ｔ））乗算回路１８−１〜１８−４を備える。
【００４９】
次に、本発明第二実施例の動作を説明する。まず、プリアンブル信号生成回路１９に対して、このＯＦＤＭシンボル波形整形器の前段にある逆フーリエ変換器９よりプリアンブル信号生成信号が入力される。このプリアンブル信号生成回路１９は、Ｉチャネル用セレクタ回路２０−１に対してＩチャネル用プリアンブル信号を、また、Ｑチャネル用セレクタ回路２０−２に対してＱチャネル用プリアンブル信号を、それぞれ速度ｆ１［ｂｐｓ］で送出する。このＩチャネル用プリアンブル信号とＱチャネル用プリアンブル信号の信号パターンは、同一のものでも、あるいは異なるものでもよい。
【００５０】
セレクタ回路２０−１と２０−２は、プリアンブル信号生成時にはこのプリアンブル信号生成回路１９からの出力信号を選択出力し、それ以外の場合は窓関数乗算回路１８−１側あるいは１８−３側の出力信号を選択出力する。
【００５１】
次に、逆フーリエ変換器９より振り分け回路１６−１および１６−２に対して、シンボル長ＤＴビットのＩチャネル用データシンボルとＱチャネル用データシンボルが、それぞれ速度ｆ１［ｂｐｓ］で入力される。
【００５２】
Ｉチャネル用振り分け回路１６−１は、先頭のデータシンボルを必ずサイクリック・エクステンション回路１７−２側に振り分ける。そのために、プリアンブル生成制御信号を受信したら、選択状態をサイクリック・エクステンション回路１７−２側に設定する。続くデータシンボルはサイクリック・エクステンション回路１７−１側に振り分ける。以降、振り分け回路１６−１はデータシンボルをシンボル毎にサイクリック・エクステンション回路１７−１および１７−２に交互に振り分ける。同様に、Ｑチャネル用振り分け回路１６−２は、先頭のデータシンボルを必ずサイクリック・エクステンション回路１７−４側に振り分ける。そのため、プリアンブル生成制御信号を受信したら、選択状態をサイクリック・エクステンション回路１７−４側に設定する。続くデータシンボルはサイクリック・エクステンション回路１７−３側に振り分ける。以降、振り分け回路１６−２はデータシンボルをシンボル毎にサイクリック・エクステンション回路１７−３および１７−４に交互に振り分ける。
【００５３】
サイクリック・エクステンション回路１７−１〜１７−４は、それぞれの回路に入力される速度ｆ１［ｂｐｓ］の各データシンボルの先頭ＧＩ＋ＴＲビットを、このデータシンボルの後ろに複写し、シンボル長ＤＴ＋ＧＩ＋ＴＲビットのデータシンボルを生成する。
【００５４】
窓関数乗算回路１８−１〜１８−４は、速度ｆ１［ｂｐｓ］でサイクリック・エクステンション回路１７−１〜１７−４より出力されるデータ長ＤＴ＋ＧＩ＋ＴＲビットのデータシンボルのそれぞれに対して窓関数ＷＴ（ｔ）を乗算する。
【００５５】
窓関数乗算回路１８−１の出力データシンボルはＩチャネル用セレクタ回路２０−１に入力される。一方、窓関数乗算回路１８−２の出力データシンボルはＩチャネル用加算器２１−１に入力される。同様に、窓関数乗算回路１８−３の出力データシンボルはＱチャネル用セレクタ回路２０−２に入力され、窓関数乗算回路１８−４の出力データシンボルはＱチャネル用加算器２１−２に入力される。
【００５６】
セレクタ回路２０−１と２０−２は、プリアンブル信号生成時以外は窓関数乗算回路１８−１あるいは１８−３側のデータシンボルを選択出力するため、このセレクタ回路２０−１と２０−２の出力信号は、プリアンブル信号の後にデータシンボルが続く形になる。
【００５７】
加算器２１−１は、Ｉチャネル用セレクタ回路２０−１の出力信号とＩチャネル用窓関数乗算回路１８−２の出力信号を加算し、プリアンブル信号とデータシンボルとで構成される、速度ｆ１［ｂｐｓ］のＩチャネル用ＯＦＤＭフレームを出力する。同様に、加算器２１−２は、Ｑチャネル用セレクタ回路２０−２の出力信号とＱチャネル用窓関数乗算回路１８−４の出力信号を加算し、プリアンブル信号とデータシンボルとで構成される、速度ｆ１［ｂｐｓ］のＱチャネル用ＯＦＤＭフレームを出力する。
【００５８】
上記の振り分け処理、サイクリック・エクステンション処理、窓関数乗算処理、セレクタ処理、加算処理は全てｆ１［ｂｐｓ］の信号速度で行われる。
【００５９】
（実施例まとめ）
本発明の第１の効果は、無線ＬＡＮをはじめとするＣＳＭＡ／ＣＡ方式のアクセス方式を用いた無線アクセスシステムの、無線区間部分のスループットを向上可能なことである。
【００６０】
その理由は、ＯＦＤＭシンボル波形整形器の処理遅延が短縮されることで、物理レイヤ処理速度が向上し、その結果、パケット衝突を防ぐための送信待ち時間ＴＣＡ［秒］が従来よりも短縮され、無線区間の利用率が向上するためである。本発明によれば、従来例で用いていた速度変換用メモリおよび読み出し制御回路による速度変換処理遅延を無くすことができるほか、このＯＦＤＭシンボル波形整形器内の加算器使用数を１段に削減しているため、加算処理遅延を１段分に削減できる。振り分け回路１での振り分け遅延、および、セレクタ回路５での選択遅延が増えるが、これらはそれぞれｆ１［Ｈｚ］のクロックで１クロック時間以内に終了し、上記の速度変換処理遅延と加算処理遅延の和よりも小さいため、本発明ではＯＦＤＭシンボル波形整形器での処理遅延を削減できる。
【００６１】
本発明の第２の効果は、高速無線アクセスシステムの端末局および基地局の回路規模を削減することが可能なことである。
【００６２】
その理由は、本発明によればサイクリック・エクステンション回路と窓関数乗算回路が従来例の２倍になる一方で、振り分け回路１でデータシンボルを二方路に振り分けることによって、従来例で用いていた速度変換用メモリ２６、３０が不要になるほか、読み出し制御回路２７、３０の複雑なロジック回路部分が不要になり、また、プリアンブル信号の付加をセレクタ回路５で行うためにプリアンブル信号付加用加算器３３が不要になり、ＯＦＤＭシンボル波形整形器全体では回路規模が縮小するためである。
【００６３】
さらに、ＯＦＤＭシンボル波形整形器全体をｆ１［Ｈｚ］の単一周波数クロックで動作させることが可能であり、従来例よりも使用クロック数を少なくすることで、この端末局内およびこの基地局装置内に設けるクロック生成回路の回路規模を削減することができるためである。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、伝送効率向上および回路規模削減を図ることができるＯＦＤＭシンボル波形整形器を実現することができる。すなわち、本発明によれば、処理遅延の削減をはかることができる。装置構成の簡易化を図ることができる。動作クロックの単一化を図ることができる。
【図面の簡単な説明】
【図１】本発明第一実施例のＯＦＤＭ変調部のＯＦＤＭシンボル波形整形部の要部ブロック構成図。
【図２】本発明第二実施例のＱＰＳＫに適用したＯＦＤＭ変調部のＯＦＤＭシンボル波形整形器の要部ブロック構成図。
【図３】本発明第一および第二実施例のＯＦＤＭシンボル波形整形器の動作を説明する図。
【図４】従来例におけるＯＦＤＭ変調部の要部ブロック構成図。
【図５】従来例におけるＯＦＤＭフレームの構造とデータシンボル構成を説明する図。
【図６】従来例におけるＯＦＤＭシンボル波形整形器の要部ブロック構成図。
【図７】従来例におけるＯＦＤＭシンボル波形整形器の動作を説明する図。
【符号の説明】
１ 振り分け回路
２−１、２−２ サイクリック・エクステンション回路
３−１、３−２ 窓関数乗算回路
４ プリアンブル信号生成回路
５ セレクタ回路
６ 加算器
７ ＦＥＣ符号化器
８ 直並列変換器
９ 逆フーリエ変換器
１０ ＯＦＤＭシンボル波形整形器
１１ ＩＦ変調器
１２ ＩＦ発振器
１３ ＲＦ変調器
１４ ＲＦ発振器
１５ 送信アンテナ
１６−１、１６−２ 振り分け回路
１７―１〜１７−４ サイクリック・エクステンション回路
１８−１〜１８−４ 窓関数乗算回路
１９ プリアンブル信号生成回路
２０−１、２０−２ セレクタ回路
２１−１、２１−２ 加算器
２２、４４ プリアンブルシンボル
２３−１〜２３−ｎ データシンボル
２４ ガードインターバル領域
２５ データ領域
２６ 速度変換用メモリ
２７ 読み出し制御回路
２８ サイクリック・エクステンション回路
２９ 窓関数乗算回路
３０ 速度変換用メモリ
３１ 読み出し制御回路
３２ 加算器
３３ プリアンブル信号付加用加算器
３４−１〜３４−ｎ 入力データシンボル
３５−１〜３５−ｎ 速度変換されたデータシンボル
３６−１〜３６−ｎ サイクリック・エクステンション処理されたデータシンボル
３７−１〜３７−ｎ 窓関数乗算処理されたデータシンボル
３８−１〜３８−ｎ 速度変換されたデータシンボル
３９−１〜３９−ｎ 加算処理されたデータシンボル
４０−１〜４０−ｎ 振り分け処理されたデータシンボル
４１−１〜４１−ｎ サイクリック・エクステンション処理されたデータシンボル
４２−１〜４２−ｎ 窓関数乗算処理されたデータシンボル
４３−２〜４３−ｎ データシンボル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a technology for reducing the processing delay and device scale of a modulation device used in a wireless LAN terminal or a wireless LAN base station, and in particular, processing delay of a waveform shaping unit of a modulation device in an OFDM (Orthogonal Frequency Division Multiplexing) system. The present invention relates to a technology for reducing the device scale.
[0002]
[Prior art]
The Orthogonal Frequency Multiplexing (OFDM) system is one of multi-carrier transmission systems that divides the data signal of the same channel and modulates with a plurality of carriers. This is a method using a carrier wave.
[0003]
The OFDM transmission system is more resistant to multipath fading due to reflected waves from obstacles, etc., and information loss due to this fading can be suppressed more than a single carrier transmission system, and the data rate is reduced because of the multicarrier system. In addition, it is possible to achieve higher frequency utilization efficiency than multi-carrier transmission schemes other than OFDM transmission schemes. Due to these characteristics, the OFDM transmission method is used in a wireless access system such as a wireless LAN device, a digital terrestrial broadcasting system, or the like.
[0004]
FIG. 4 is a block diagram of a main part of a conventional OFDM modulation apparatus for a radio access system. Reference numeral 7 is an FEC (Forward Error Correction) encoder, reference numeral 8 is a serial-parallel converter, reference numeral 9 is an inverse Fourier transformer, reference numeral 10 is an OFDM symbol waveform shaper, reference numeral 11 is an intermediate frequency (IF) modulator, Reference numeral 12 denotes an IF oscillator, reference numeral 13 denotes an RF modulator, reference numeral 14 denotes an RF oscillator, and reference numeral 15 denotes a transmission antenna.
[0005]
The FEC encoder 7 performs convolutional encoding and puncture processing in order to improve the code error rate characteristic by error correction processing on the demodulation side. The serial / parallel converter 8 develops the output data signal of the FEC encoder 7 in parallel in a low-speed parallel signal sequence in accordance with the number of subcarriers to be superimposed on the frequency axis. The inverse Fourier transformer 9 has an IFFT (Inverse Fast Fourier Transform) point number equal to or greater than the number of data signals developed in parallel by the serial-parallel converter 8, and is parallelized by the serial-parallel converter 8. The IFFT process is performed by sequentially matching the data signal sequence on the frequency axis, and the data signal sequence is superimposed on the frequency axis. The output of the inverse Fourier transformer 9 is a data signal in which a plurality of subcarrier signals are superimposed on the frequency axis at equal intervals. Here, this output signal is called an IFFT data signal. This IFFT data signal is input to the OFDM symbol waveform shaper 10, where guard interval addition processing, window function multiplication processing, and preamble signal addition processing are performed. The output of the OFDM symbol waveform shaper 10 is intermediate-modulated by the IF modulator 11 to the oscillation frequency of the IF oscillator 12, and further modulated by the RF modulator 13 to the RF frequency of the RF oscillator 14. Sent to the outside.
[0006]
When connected to a mobile terminal and used like a wireless access system, the device capacity becomes an important point of product superiority and ease of use and portability, and the device scale of this OFDM modulation device is Small is desirable. The wireless LAN apparatus uses a CSMA / CA (Carrier Sense Multiple Access with Collision Avoidance) method as an access method. This is because when a packet is transmitted from a terminal, another terminal collides with the packet. To avoid this, the packet transmission is refrained within a certain time TCA seconds. This time TCA is determined by a propagation delay, a data physical layer processing speed, a data link layer processing speed, and the like. If the physical layer processing delay is short, this TCA time is also short, packets can be sent frequently, the wireless section utilization rate is improved, and the throughput of this wireless LAN system is increased. Therefore, it is desirable that the processing delay of this OFDM modulator is short.
[0007]
Next, the operation of the OFDM symbol waveform shaper 10 will be described with reference to FIG. FIG. 5 is a diagram for explaining the structure and data symbol structure of an OFDM frame in the conventional example. FIG. 5A shows a frame format of the OFDM symbol. One OFDM frame includes a preamble symbol 22 and data symbols 23-1 to 23-n.
[0008]
FIG. 5B is a configuration diagram of the data symbol 23-k (1 ≦ k ≦ n). Let the data symbol interval be T bits. Before and after each symbol, a TR region is set for each TR bit to be overlapped with other data symbols, and one data symbol is composed of T + TR bits (= DT + GI + TR bits, DT: data region length, GI: guard interval length). . The data symbol is multiplied by the window function WT (t) so that the amplitude of the transient region increases stepwise. An example of the window function WT (t) is

The transition region amplitude of the rising and falling edges of each data symbol is smoothly increased or decreased. Similarly, the preamble signal multiplied by the window function is used. The reason why the amplitude of the transient region is changed stepwise in this way is to avoid an increase in the frequency band of the data symbol due to a sudden amplitude change and an increase in the band of this data symbol.
[0009]
Of the data symbols, T bits excluding the first and last TR / 2 bits are stored in the guard interval area 24-k (1 ≦ k ≦ n) and the data area 25-k (1 ≦ k ≦ n). Divided. The guard interval region is provided in order to avoid inter-symbol interference between data symbols and enhance resistance against multipath fading.
[0010]
As an example of the bit pattern of the guard interval area 24-k and the leading transient area TR / 2 bits, the same bit pattern as the latter half GI + TR / 2 bits of the data area 25-k and the last transient area TR / 2 bits There is a way to do it.
[0011]
FIG. 6 is a block diagram of a main part of a conventional OFDM symbol waveform shaper. Reference numeral 4 denotes a preamble signal generation circuit, reference numeral 26 denotes a speed conversion memory, reference numeral 27 denotes a read control circuit, reference numeral 28 denotes a cyclic extension circuit, reference numeral 29 denotes a window function multiplication circuit, reference numeral 30 denotes a speed conversion memory, reference numeral 31 Is a read control circuit, 32 is an adder, and 33 is a preamble signal adding adder.
[0012]
A data signal is input to the speed conversion memory 26 from the inverse Fourier transformer at a speed f1 [bps]. The read control circuit 27 reads data from the speed conversion memory 26 at a speed f2 [bps]. f2 [bps] is a speed of 1+ (GI + TR) / DT times or more of f1 [bps]. The cyclic extension circuit 28 converts the IFFT data signal into a data symbol format of DT + GI + TR bits, which is a total of the data area DT bits, the guard interval area GI bits, and the transient area TR bits. The window function multiplication circuit 29 multiplies this data symbol by the window function WT (t). The multiplication result is written in the speed conversion memory 30 at a speed f2 [bps].
[0013]
The read control circuit 31 reads the data symbol 23-k at the speed f1 [bps], and after reading the GI + DT bit from the head of the data symbol 23-k, continuously reads the GI + DT + 1 bit to the GI + DT + TR bit and simultaneously The next data symbol 23-k + 1 starts to be read at the speed f1 [bps]. If the speed conversion memory 30 is composed of a RAM, the current data symbol 23-k and the next data symbol 23-k + 1 are read from the same port, so that the read control circuit 31 transfers the data to the speed conversion memory 30. The access speed is 2 × f1 [bps].
[0014]
The read control circuit 31 outputs the data symbols 23-k and 23-k + 1 to the adder 32 in two directions at a speed f1 [bps], respectively, and the adder 32 performs an addition process. When the preamble generation control signal is input, the preamble signal generation circuit 4 outputs the preamble symbol 22 at a speed f1 [bps].
[0015]
This preamble generation control signal is transmitted from the inverse Fourier transformer 9 prior to the data symbol, and this preamble signal generation circuit 4 uses the preamble generation control signal as an operation trigger as a transient to overlap with the data symbol 23-1. The preamble symbol 22 is output at the timing when the region length becomes TR bits.
[0016]
The preamble signal adding adder 33 superimposes the preamble symbol 22 and the data symbols 23-1 to 23-n and outputs the result.
[0017]
FIG. 7 is a diagram for explaining the operation of the OFDM symbol waveform shaper in the conventional example. 7A to 34-n in FIG. 7A is IFFT data, which corresponds to the output data of the inverse Fourier transformer 9 in FIG. 4, where the transmission rate is f1 [bps], and the symbol length is DT bits. It is. 7B to 35-n in FIG. 7B correspond to the output of the read control circuit 27, and here the transmission speed is converted to f2 [bps]. In FIG. 7C, 36-1 to 36-n correspond to the output of the cyclic extension circuit 28. Here, the GI + TR bits are copied from the head of each data symbol to the back of this data symbol, and the length of one symbol is obtained. To DT + GI + TR bits. This process corresponds to shaping the data symbol into a symbol composed of a data area, a guard interval area, and a transient area. 7D to 37-n in FIG. 7D are outputs of the window function multiplication circuit 29. 7E and 7F correspond to the output of the read control circuit 31. FIG. Data symbols read from the speed conversion memory 30 at an access speed of 2 × f1 [bps] are output in two directions at a speed of f1 [bps]. Reference numerals 39-1 to 39-n in FIG. FIG. 7H shows the output of the adder 33 for preamble addition.
[0018]
[Problems to be solved by the invention]
The problem with the prior art is that the processing delay increases. This is because speed conversion processing delay (1 / f1-1 / f2) × (DT + GI + TR) seconds is generated by performing speed conversion by the speed conversion memory 26 and the speed conversion memory 30. This is also because the adder 32 and the adder 33 for adding a preamble signal are cascaded in two stages, and processing delays in the adders 32 and 33 are added.
[0019]
The second problem is that the circuit scale increases. This is because the speed conversion memories 26 and 30 are provided and the accompanying read control circuits 27 and 31 are required. The speed conversion memory 26 is composed of a DT + GI + TR bit RAM, and the speed conversion memory 30 requires a 2 × (DT + GI + TR) bit RAM. Further, since the read control circuits 27 and 31 perform memory read address control, the read control circuits 27 and 31 become complicated logic circuits, and the circuit scale increases.
[0020]
In addition, since three types of processing clocks, f1 [Hz], f2 [Hz], and 2 × f1 [Hz] are used, the circuit scale of the clock generation circuit provided outside the OFDM symbol waveform shaper increases.
[0021]
An object of the present invention is to provide an OFDM symbol waveform shaper that can improve the transmission efficiency and reduce the circuit scale. That is, an object of the present invention is to provide an OFDM symbol waveform shaper that can reduce processing delay. An object of the present invention is to provide an OFDM symbol waveform shaper capable of simplifying the device configuration. An object of the present invention is to provide an OFDM symbol waveform shaper capable of unifying operation clocks.
[0022]
[Means for Solving the Problems]
The present invention is an OFDM symbol waveform shaper, and is characterized in that one distribution circuit, two cyclic extension circuits connected in parallel to the distribution circuit, and one preamble signal A generation circuit, one selector circuit, and one adder, and the selector circuit receives an output signal of one of the cyclic extension circuits and an output signal of the preamble signal generation circuit, The adder receives the output signal of the selector circuit and the output signal of the other cyclic extension circuit, respectively, and the preamble signal generation circuit passes the preamble signal through the selector circuit in accordance with a preamble generation trigger. Means for inputting to the adder, and the selector circuit comprises: The preamble section includes means for selecting a preamble signal from the preamble signal generation circuit and selecting and outputting a signal from one of the cyclic extension circuits when the preamble section ends, and the distribution circuit inputs a data symbol and starts The data symbol is output to the other cyclic extension circuit connected to the adder, and thereafter, the data symbol is alternately allocated to the two cyclic extension circuits for each symbol, According to the output of the adder, there is provided means for generating an OFDM frame composed of the preamble signal and the cyclic extension processed data symbol.
[0023]
It is preferable that a window function (WT (t)) multiplication circuit is provided between one of the cyclic extension circuits and the selector circuit and between the other of the cyclic extension circuits and the adder.
[0024]
Alternatively, two distribution circuits, four cyclic extension circuits connected in parallel to each of the two distribution circuits, one preamble signal generation circuit, two selector circuits, and two adders Each of the two selector circuits has an output signal of one of the cyclic extension circuits and an output signal of the preamble signal generation circuit respectively connected in parallel to the two distribution circuits. The two adders receive the output signals of the two selector circuits and the output signals of the other cyclic extension circuit connected in parallel to each of the two distribution circuits. One preamble signal generation circuit uses a preamble generation trigger. Means for inputting two-channel preamble signals to the two adders via the two selector circuits, respectively, and the two selector circuits select the preamble signal from the preamble signal generation circuit during the preamble period. At the end of the preamble period, there is provided means for selectively outputting signals from one of the cyclic extension circuits, and the two distribution circuits input two channels of data symbols one by one and add the first data symbol to the above Each of which is provided to each of the other cyclic extension circuits connected to the device, and thereafter each of the data symbols is alternately allocated to each of the two cyclic extension circuits. To the adder output Therefore characterized by comprising means for generating a 2-channel OFDM frame constituted by a preamble signal and a cyclic extension processed data symbols.
[0025]
Also in this case, a window function (WT (t)) multiplication circuit is provided between one of the cyclic extension circuits and the selector circuit and between the other cyclic extension circuit and the adder. Is desirable.
[0026]
That is, the present invention distributes the IFFT data signal input from the inverse Fourier transformer to the OFDM symbol waveform shaper into two paths for each data symbol, and performs cyclic extension processing and window function multiplication processing for each path. Finally, the symbols allocated to the two directions are added together.
[0027]
More specifically, the IFFT data signal is alternately distributed to two paths for each data symbol by the distribution circuit. This data symbol is input to two cyclic extension circuits and a window function multiplication circuit for each route, and one route is input to a selector circuit that switches between preamble signals and then distributed to both routes. The added data symbols are added by an adder and output.
[0028]
In the OFDM symbol waveform shaper of the present invention configured as described above, the speed conversion processing delay by the speed conversion memory and the readout control circuit can be eliminated, and the addition processing delay is reduced because the number of adders is reduced to one. Can be reduced to one stage. Although the distribution delay in the distribution circuit and the selection delay in the selector circuit increase, each of them ends within one clock time with a clock of f1 [Hz], so the sum of the speed conversion processing delay and the addition processing delay described above. Smaller than. Therefore, in the present invention, the processing delay in the OFDM symbol waveform shaper can be reduced.
[0029]
Further, although the number of cyclic extension circuits and the number of window function multiplication circuits are doubled, the speed conversion memories 26 and 30 shown in the conventional example of FIG. 6 are not required, and the read control circuits 27 and 30 are complicated. No logic circuit is required. Further, since the preamble signal is added by the selector circuit, the preamble signal adding adder 33 shown in the conventional example becomes unnecessary. In this way, the circuit scale can be reduced.
[0030]
Furthermore, the entire OFDM symbol waveform shaper can be operated with a single frequency clock of f1 [Hz], and the number of clocks supplied to the OFDM symbol waveform shaper can be reduced.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
(First Example)
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of the main part of an OFDM symbol waveform shaper according to the first embodiment of the present invention used in an OFDM modulator for a radio access system. FIG. 3 is a diagram for explaining the operation of the OFDM symbol waveform shaper according to the first embodiment of the present invention.
[0032]
In FIG. 1, reference numeral 1 denotes a distribution circuit, which has a function of alternately distributing an input IFFT data signal to two paths for each data symbol. Reference numerals 2-1 and 2-2 are cyclic extension circuits having a function of extending a data symbol having a data length of DT bits to a data length of DT + GI + TR bits as in the case of reference numeral 28, but the operation speed is f2 [Hz]. The difference from the conventional example is that it is f1 [Hz] instead.
[0033]
Reference numerals 3-1 and 3-2 denote window function multiplication circuits, which multiply a data symbol having a data length of DT + GI + TR bits by a window function WT (t). Again, the point that the operating speed is f1 [Hz] instead of f2 [Hz] is the difference from the window function multiplication circuit 29 in the conventional example.
[0034]
Reference numeral 4 denotes a preamble signal generation circuit, which generates a preamble signal at f1 [bps]. Reference numeral 5 denotes a selector circuit that selectively outputs one of the two input signals, and selects which one of the output signal of the preamble signal generation circuit 4 and the output signal of the window function multiplication circuit 3-1 is to be output. Reference numeral 6 denotes an adder that adds the output signal of the selector circuit 5 and the output of the window function multiplier circuit 3-2 and outputs the result to the outside. The embodiment of the present invention is a digital logic circuit or software.
[0035]
That is, the present invention is an OFDM symbol waveform shaper, and the feature of the present invention is that, as shown in FIG. 1, one distribution circuit 1 and two distribution circuits connected in parallel to the distribution circuit 1 are provided. Cyclic extension circuits 2-1 and 2-2, one preamble signal generation circuit 4, one selector circuit 5, and one adder 6 are provided. The output signal of the extension circuit 2-1 and the output signal of the preamble signal generation circuit 4 are input, and the adder 6 receives the output signal of the selector circuit 5 and the output signal of the other cyclic extension circuit 2-2. Are respectively input, and the preamble signal generation circuit 4 adds the preamble signal via the selector circuit 5 in accordance with the preamble generation trigger. The selector circuit 5 selects the preamble signal from the preamble signal generation circuit 4 in the preamble section, selects and outputs the signal from one cyclic extension circuit 2-1 at the end of the preamble section, and distributes it. The circuit 1 inputs a data symbol, outputs the first data symbol to the other cyclic extension circuit 2-2 connected to the adder 5, and then outputs two data symbols per symbol. Allocation is alternately performed to the extension circuits 2-1 and 2-2, and an OFDM frame composed of a preamble signal and data symbols subjected to cyclic extension processing is generated according to the output of the adder 6.
[0036]
A window function (WT (t)) multiplication circuit 3-1 between one cyclic extension circuit 2-1 and the selector circuit 5 and between the other cyclic extension circuit 2-2 and the adder 6. And 3-2.
[0037]
Next, the operation of the first embodiment of the present invention will be described. First, a preamble signal generation signal is input to the preamble signal generation circuit 4 from the inverse Fourier transformer 9 shown in FIG. The preamble signal generation circuit 4 sends a preamble symbol 44 to the selector circuit 5 at a speed f1 [bps]. The selector circuit 5 selects and outputs the output signal from the preamble signal generation circuit 4 in the preamble signal section, and selectively outputs the output signal on the window function multiplication circuit 3-1 side in the other sections (FIG. 3). (H)).
[0038]
Next, data symbols 34-1 to 34-n having a symbol length of DT bits are input from the inverse Fourier transformer 9 to the distribution circuit 1 at a speed f1 [bps] ((a) in FIG. 3).
[0039]
The distribution circuit 1 always distributes the first data symbol 34-1 to the cyclic extension circuit 2-2 (40-1 in FIG. 3C). Therefore, when the preamble generation control signal is received, the selected state is set to the cyclic extension circuit 2-2 side. The subsequent input data symbol 34-2 is distributed to the cyclic extension circuit 2-1 (40-2 in FIG. 3B). Thereafter, the distribution circuit 1 similarly distributes the data symbols alternately to the cyclic extension circuits 2-1 and 2-2 for each symbol.
[0040]
The cyclic extension circuits 2-1 and 2-2 copy the first GI + TR bit of each of the data symbols 40-1 to 40-n at the speed f1 [bps] inputted thereto after the data symbol. Thus, data symbols 41-1 to 41-n having a symbol length of DT + GI + TR bits are generated ((d) and (e) in FIG. 3).
[0041]
The window function multiplication circuits 3-1 and 3-2 multiply the data symbols 41-1 to 41-n at the speed f1 [bps] by the window function WT (t) to obtain data symbols 42-1 to 42-42. -N is generated ((f) (g) in FIG. 3). The output data symbol 42 -k (k is a positive even number not less than 0 and not more than n) of the window function multiplier circuit 3-1 is input to the selector circuit 5. On the other hand, the output data symbol 42-1 (l is a positive odd number not less than 1 and not more than n) of the window function multiplication circuit 3-2 is input to the adder 6.
[0042]
Since the selector circuit 5 selects and outputs the output data symbol on the window function multiplier circuit 3-1 side except when the preamble signal is generated, the output signal of the selector circuit 5 is the data symbol 43-k (after the preamble symbol 44). k is a positive even number of 0 or more and n or less) ((h) in FIG. 3).
[0043]
The adder 6 adds the output signal of the selector circuit 5 ((h) in FIG. 3) and the output signal of the window function multiplication circuit 3-2 ((g) in FIG. 3), and adds the preamble symbol 22 and the data symbol 23- An OFDM frame having a speed f1 [bps] composed of 1 to 23-n is output.
[0044]
The above distribution processing, cyclic extension processing, window function multiplication processing, selector processing, and addition processing are all performed at a signal speed of f1 [bps].
[0045]
(Second embodiment)
A second embodiment of the present invention will be described with reference to FIG. FIG. 2 is a block diagram of the main part of the OFDM symbol waveform shaper of the OFDM modulation unit applied to the QPSK of the second embodiment of the present invention. The second embodiment of the present invention is a QPSK that modulates with two orthogonal carriers. 2 is an embodiment of an OFDM symbol waveform shaper for in-phase channel (I channel) and orthogonal channel (Q channel), which is applied to modulation schemes such as 16QAM.
[0046]
Reference numeral 16-1 is an I channel distribution circuit, and reference numeral 16-2 is a Q channel distribution circuit. Data symbols of two channels of f1 [bps] output from the inverse Fourier transformer are respectively transmitted in two directions. Sort out. Reference numerals 17-1 and 17-2 are cyclic extension circuits for the I channel, and reference numerals 17-3 and 17-4 are cyclic extension circuits for the Q channel. Reference numerals 18-1 and 18-2 are I-channel window function multiplier circuits, and reference numerals 18-3 and 18-4 are Q-channel window function multiplier circuits. Reference numeral 19 denotes a preamble signal generation circuit, which generates I channel and Q channel preamble signals at f1 [bps], respectively. Reference numeral 20-1 is an I-channel selector circuit, and reference numeral 20-2 is a Q-channel selector circuit. From the preamble symbol of each channel and the output data symbols of the window function multiplier circuits 18-1 and 18-2, Is selected and output. Reference numeral 21-1 represents an adder for I channel, and reference numeral 21-2 represents an adder for Q channel.
[0047]
That is, the present invention is an OFDM symbol waveform shaper, and the feature of the present invention is that, as shown in FIG. 2, two distribution circuits 16-1 and 16-2 and two distribution circuits 16- 1 and 16-2, two cyclic extension circuits 17-1 to 17-4 connected in parallel, one preamble signal generation circuit 19, and two selector circuits 20-1 and 20- 2 and two adders 21-1 and 21-2, and two selector circuits 20-1 and 20-2 are connected in parallel to the two distribution circuits 16-1 and 16-2, respectively. The output signals of one of the connected cyclic extension circuits 17-1 and 17-3 and the output signal of the preamble signal generation circuit 19 are input respectively. The adders 21-1 and 21-2 include the output signals of the two selector circuits 20-1 and 20-2 and the other two connected in parallel to the two distribution circuits 16-1 and 16-2, respectively. Output signals of the cyclic extension circuits 17-2 and 17-4, respectively, and one preamble signal generation circuit 19 converts two channel preamble signals into two selector circuits 20-1 and 20 according to a preamble generation trigger. 20-2 are input to the two adders 21-1 and 21-2, respectively, and the two selector circuits 20-1 and 20-2 select the preamble signal from the preamble signal generation circuit 19 in the preamble section. When the preamble period ends, one of the cyclic extension circuits 17-1 and 17 3 respectively select and output signals, and the two distribution circuits 16-1 and 16-2 input 2-channel data symbols one by one and connect the leading data symbols to adders 21-1 and 21-2. Are output to the other cyclic extension circuits 17-2 and 17-4, and then, two data extension symbols 17-1 and 17-2, 17- 3 and 17-4 are alternately allocated to generate a 2-channel OFDM frame composed of a preamble signal and a cyclic extension processed data symbol according to the outputs of the two adders 21-1 and 21-2. There is a place to do.
[0048]
Between one of the cyclic extension circuits 17-1 and 17-3 and the selector circuits 20-1 and 20-2, and the other of the cyclic extension circuits 17-2 and 17-4 and the adders 21-1 and 21 -2 are respectively provided with window function (WT (t)) multiplication circuits 18-1 to 18-4.
[0049]
Next, the operation of the second embodiment of the present invention will be described. First, a preamble signal generation signal is input to the preamble signal generation circuit 19 from the inverse Fourier transformer 9 in the previous stage of the OFDM symbol waveform shaper. The preamble signal generation circuit 19 sends an I-channel preamble signal to the I-channel selector circuit 20-1 and a Q-channel preamble signal to the Q-channel selector circuit 20-2. [bps]. The signal patterns of the I channel preamble signal and the Q channel preamble signal may be the same or different.
[0050]
The selector circuits 20-1 and 20-2 select and output the output signal from the preamble signal generation circuit 19 when generating the preamble signal, and otherwise output on the window function multiplication circuit 18-1 side or 18-3 side. Select and output a signal.
[0051]
Next, an I-channel data symbol and a Q-channel data symbol having a symbol length of DT bits are input from the inverse Fourier transformer 9 to the distribution circuits 16-1 and 16-2, respectively, at a speed f1 [bps]. .
[0052]
The I-channel distribution circuit 16-1 always distributes the first data symbol to the cyclic extension circuit 17-2 side. For this purpose, when a preamble generation control signal is received, the selection state is set to the cyclic extension circuit 17-2 side. Subsequent data symbols are distributed to the cyclic extension circuit 17-1. Thereafter, the distribution circuit 16-1 distributes the data symbols alternately to the cyclic extension circuits 17-1 and 17-2 for each symbol. Similarly, the Q channel distribution circuit 16-2 always distributes the head data symbol to the cyclic extension circuit 17-4 side. Therefore, when the preamble generation control signal is received, the selection state is set to the cyclic extension circuit 17-4 side. Subsequent data symbols are distributed to the cyclic extension circuit 17-3. Thereafter, the distribution circuit 16-2 distributes the data symbols alternately to the cyclic extension circuits 17-3 and 17-4 for each symbol.
[0053]
The cyclic extension circuits 17-1 to 17-4 copy the first GI + TR bit of each data symbol of the speed f1 [bps] inputted to the respective circuits to the back of this data symbol, and the symbol length DT + GI + TR bits. Generate data symbols.
[0054]
The window function multiplication circuits 18-1 to 18-4 perform the window function WT for each of the data symbols of the data length DT + GI + TR bits output from the cyclic extension circuits 17-1 to 17-4 at the speed f1 [bps]. Multiply (t).
[0055]
The output data symbol of the window function multiplication circuit 18-1 is input to the I-channel selector circuit 20-1. On the other hand, the output data symbol of the window function multiplier circuit 18-2 is input to the I-channel adder 21-1. Similarly, the output data symbol of the window function multiplier circuit 18-3 is input to the Q channel selector circuit 20-2, and the output data symbol of the window function multiplier circuit 18-4 is input to the Q channel adder 21-2. The
[0056]
Since the selector circuits 20-1 and 20-2 select and output data symbols on the window function multiplier circuit 18-1 or 18-3 side except when the preamble signal is generated, the outputs of the selector circuits 20-1 and 20-2 are output. The signal is in the form of a preamble symbol followed by a data symbol.
[0057]
The adder 21-1 adds the output signal of the I-channel selector circuit 20-1 and the output signal of the I-channel window function multiplier circuit 18-2, and includes a preamble signal and a data symbol, and the rate f1 [ bps] I-channel OFDM frame is output. Similarly, the adder 21-2 adds the output signal of the Q-channel selector circuit 20-2 and the output signal of the Q-channel window function multiplier circuit 18-4, and is composed of a preamble signal and a data symbol. An OFDM frame for Q channel with a speed of f1 [bps] is output.
[0058]
The above distribution processing, cyclic extension processing, window function multiplication processing, selector processing, and addition processing are all performed at a signal speed of f1 [bps].
[0059]
(Example summary)
The first effect of the present invention is that it is possible to improve the throughput of a wireless section portion of a wireless access system using a CSMA / CA access method such as a wireless LAN.
[0060]
The reason is that the processing delay of the OFDM symbol waveform shaper is shortened, so that the physical layer processing speed is improved. As a result, the transmission waiting time TCA [second] for preventing packet collision is shortened compared to the conventional case. This is because the utilization rate of the wireless section is improved. According to the present invention, the speed conversion processing delay by the speed conversion memory and the read control circuit used in the conventional example can be eliminated, and the number of adders in the OFDM symbol waveform shaper can be reduced to one stage. Therefore, the addition processing delay can be reduced to one stage. The distribution delay in the distribution circuit 1 and the selection delay in the selector circuit 5 increase, but each of these ends within one clock time with the clock of f1 [Hz], and the above-described speed conversion processing delay and addition processing delay Since it is smaller than the sum, in the present invention, the processing delay in the OFDM symbol waveform shaper can be reduced.
[0061]
The second effect of the present invention is that the circuit scale of the terminal station and base station of the high-speed wireless access system can be reduced.
[0062]
The reason is that, according to the present invention, the cyclic extension circuit and the window function multiplication circuit are doubled compared to the conventional example, while the distribution circuit 1 distributes the data symbols in two directions so that it is used in the conventional example. In addition to the need for the speed conversion memories 26 and 30, the complicated logic circuit portions of the read control circuits 27 and 30 are also unnecessary, and the addition of the preamble signal is performed because the selector circuit 5 adds the preamble signal. This is because the circuit 33 is reduced in the entire OFDM symbol waveform shaper.
[0063]
Furthermore, it is possible to operate the entire OFDM symbol waveform shaper with a single frequency clock of f1 [Hz], and in this terminal station and in this base station apparatus by using fewer clocks than in the conventional example. This is because the circuit scale of the provided clock generation circuit can be reduced.
[0064]
【The invention's effect】
As described above, according to the present invention, an OFDM symbol waveform shaper capable of improving transmission efficiency and reducing circuit scale can be realized. That is, according to the present invention, processing delay can be reduced. The apparatus configuration can be simplified. The operation clock can be unified.
[Brief description of the drawings]
FIG. 1 is a block diagram of a main part of an OFDM symbol waveform shaping unit of an OFDM modulation unit according to a first embodiment of the present invention.
FIG. 2 is a block diagram of a main part of an OFDM symbol waveform shaper of an OFDM modulation unit applied to QPSK according to a second embodiment of the present invention.
FIG. 3 is a diagram for explaining the operation of the OFDM symbol waveform shaper according to the first and second embodiments of the present invention.
FIG. 4 is a block diagram of a main part of an OFDM modulation unit in a conventional example.
FIG. 5 is a diagram illustrating a structure of an OFDM frame and a data symbol configuration in a conventional example.
FIG. 6 is a block diagram of a main part of an OFDM symbol waveform shaper in a conventional example.
FIG. 7 is a diagram for explaining the operation of an OFDM symbol waveform shaper in a conventional example.
[Explanation of symbols]
1 Distribution circuit
2-1, 2-2 Cyclic extension circuit
3-1, 3-2 Window function multiplication circuit
4 Preamble signal generation circuit
5 Selector circuit
6 Adder
7 FEC encoder
8 Series-parallel converter
9 Inverse Fourier Transformer
10 OFDM symbol waveform shaper
11 IF modulator
12 IF oscillator
13 RF modulator
14 RF oscillator
15 Transmitting antenna
16-1, 16-2 Distribution circuit
17-1 to 17-4 Cyclic extension circuit
18-1 to 18-4 Window function multiplication circuit
19 Preamble signal generation circuit
20-1, 20-2 selector circuit
21-1, 21-2 Adder
22, 44 Preamble symbol
23-1 to 23-n Data symbols
24 Guard interval area
25 Data area
26 Speed conversion memory
27 Read control circuit
28 Cyclic extension circuit
29 Window function multiplier
30 Speed conversion memory
31 Read control circuit
32 Adder
33 Adder for adding preamble signal
34-1 to 34-n Input data symbols
35-1 to 35-n Speed converted data symbols
36-1 to 36-n Data symbols subjected to cyclic extension processing
37-1 to 37-n Data symbols subjected to window function multiplication processing
38-1 to 38-n Speed-converted data symbols
39-1 to 39-n Addition-processed data symbols
40-1 to 40-n Sorted data symbols
41-1 to 41-n Data symbols subjected to cyclic extension processing
42-1 to 42-n Data symbols subjected to window function multiplication processing
43-2 to 43-n Data symbols

Claims (4)

An OFDM waveform shaper configured to perform waveform shaping of an OFDM symbol in which a region to be overlapped with the preceding and following data symbols is set, which is configured by a preamble symbol and a data symbol following the preamble symbol,
One distribution circuit, two cyclic extension circuits connected in parallel to the distribution circuit, one preamble signal generation circuit, one selector circuit, and one adder,
The selector circuit receives an output signal of one of the cyclic extension circuits and an output signal of the preamble signal generation circuit, respectively.
The adder receives the output signal of the selector circuit and the output signal of the other cyclic extension circuit, respectively.
The preamble signal generation circuit includes means for inputting a preamble signal to the adder via the selector circuit according to a preamble generation trigger,
The selector circuit includes means for selecting a preamble signal from the preamble signal generation circuit in a preamble section and selectively outputting a signal from one of the cyclic extension circuits when the preamble section ends.
The distribution circuit inputs a data symbol, outputs a leading data symbol to the other cyclic extension circuit connected to the adder, and then outputs two data symbols per symbol. It has means to distribute alternately to the extension circuit,
An OFDM symbol waveform shaper comprising means for generating an OFDM frame composed of a preamble signal and a cyclic extension processed data symbol according to the adder output.   2. A window function (WT (t)) multiplication circuit is provided between one of the cyclic extension circuits and the selector circuit and between the other of the cyclic extension circuits and the adder, respectively. OFDM symbol waveform shaper. An OFDM waveform shaper configured to perform waveform shaping of an OFDM symbol in which a region to be overlapped with the preceding and following data symbols is set, which is configured by a preamble symbol and a data symbol following the preamble symbol,
Two distribution circuits, four cyclic extension circuits connected in parallel to each of the two distribution circuits, one preamble signal generation circuit, two selector circuits, and two adders Prepared,
The two selector circuits receive the output signal of one of the cyclic extension circuits and the output signal of the preamble signal generation circuit respectively connected in parallel to each of the two distribution circuits.
The two adders respectively receive the output signals of the two selector circuits and the output signals of the other cyclic extension circuit connected in parallel to the two distribution circuits, respectively.
The one preamble signal generation circuit includes means for inputting a two-channel preamble signal to each of the two adders via the two selector circuits in accordance with a preamble generation trigger,
The two selector circuits include means for selecting a preamble signal from the preamble signal generation circuit in a preamble section and selectively outputting a signal from one of the cyclic extension circuits when the preamble section ends,
The two distribution circuits input two-channel data symbols one by one, output the first data symbol to the other cyclic extension circuit connected to the adder, and then output the data symbol to 1 Each has means for alternately allocating to each of the two cyclic extension circuits for each symbol,
An OFDM symbol waveform shaper comprising means for generating a two-channel OFDM frame composed of a preamble signal and a cyclic extension processed data symbol according to the two adder outputs.   4. A window function (WT (t)) multiplication circuit is provided between one of the cyclic extension circuits and the selector circuit and between the other of the cyclic extension circuits and the adder. OFDM symbol waveform shaper.

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