JP3920804B2

JP3920804B2 - 半導体記憶装置

Info

Publication number: JP3920804B2
Application number: JP2003101196A
Authority: JP
Inventors: 聡石倉; 勝治里見
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-04-04
Filing date: 2003-04-04
Publication date: 2007-05-30
Anticipated expiration: 2023-04-04
Also published as: JP2004311610A; US20040196705A1; CN1536674A; US6922354B2; TWI257098B; CN1324712C; TW200511315A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト設計技術に係るもので、特に、ＣＭＯＳ型ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、半導体の微細化が急速に進み、１００ｎｍ近辺の加工寸法が実現され始めているが、微細化の進展においては、リソグラフィ技術がボトルネックになってきている。こうした背景から、ＳＲＡＭメモリセルのレイアウト構造が、従来主に用いられていた縦型メモリセルレイアウトに代えて、リソグラフィ的に加工がしやすい横型メモリセルレイアウトが用いられ始めている。
【０００３】
図２０に従来のＣＭＯＳ型ＳＲＡＭの縦型メモリセルの下層部のレイアウト例を示す。図２０において、１００はＰウェル、１０１はＮウェル、１０２はウェル境界線、１０３はソースドレインの拡散層（Ｐウェル１００上ではＮ型の拡散層、Ｎウェル１０１上ではＰ型の拡散層）、１０４はゲート電極、１０５は拡散層１０３またはゲート電極１０４と第１層目メタル配線（図示せず）とを接続するコンタクトホール、１０７はＮチャネル型アクセストランジスタ、１０８はＮチャネル型ドライブトランジスタ、１０９はＰチャネル型ロードトランジスタ、１１０はメモリセル１ビット分のセル境界枠である。
【０００４】
図２１に従来のＣＭＯＳ型ＳＲＡＭの横型メモリセルの下層部のレイアウト例を示す。図２１において、図２０と対応する部分には同一符号を付しており、１０６は拡散層１０３とゲート電極１０４を１つのコンタクトホールで第１層目メタル配線（図示せず）と接続するシェアードコンタクトである。図２０、図２１いずれも、一対のＮチャネル型アクセストランジスタ１０７と、一対のＮチャネル型ドライブトランジスタ１０８と、一対のＰチャネル型ロードトランジスタ１０９とで構成される６トランジスタ型のＳＲＡＭメモリセルを示し、このようなメモリセルの回路図は図２８で示される。図２１の横型メモリセルの場合、ウェル境界線１０２は図２１において縦方向に延びている。
【０００５】
この横型メモリセルは、通常、図２２に示すように、フリップ配置されている。図２２において、２２１はメモリセルアレイ、２２２は横型メモリセルである。
【０００６】
また、横型メモリセルの配線レイアウトを図２３〜図２５に示す。図２３は第１層目メタル配線、図２４は第２層目メタル配線、図２５は第３層目メタル配線のレイアウトを示し、図２３において、１１１は第１層目配線である。図２４において、１１２は第２層目配線、１１３は第１層目配線１１１と第２層目配線１１２とを接続するビア部（ビアホールによる接続部）である。また、１１４はポジビット線（図２８ではＢＬ）、１１５はネガビット線（図２８では／ＢＬ）、１１６はＶＤＤ電源配線であり、これらは第２層目配線１１２で形成される。図２５において、１１７は第３層目配線、１１８は第２層目配線１１２と第３層目配線１１７とを接続するビア部である。また、１１９はワード線（図２８ではＷＬ）、１２０はＶＳＳ電源配線であり、これらは第３層目配線１１７で形成される。
【０００７】
図２０の縦型メモリセルと図２１の横型メモリセルのレイアウトを比較して判る通り、横型メモリセルでは、拡散層１０３やゲート電極１０４が同一方向に伸びた直線的な形状で、パターン形成し易いレイアウトであり、リソグラフィ加工が縦型メモリセルよりも容易であるというメリットがある。また、セル形状が横長形状であるが故に、縦方向に伸びるビット線長が縦型メモリセルに比べて短くなり、ビット線容量が少なく、高速化や低電力化に有利であるというメリットもある。メモリセル内のトランジスタには小面積化のために小さなゲート幅が用いられるし、ビット線に多数のメモリセルが接続される構成を有することとなるので、メモリセルの駆動負荷は重く、ビット線駆動時間はアクセス時間高速化における最重要因子の一つである。
【０００８】
なお、上記の横型メモリセルの例では、ビット線を第２層目配線で形成した例（以下、ビット線２層型と呼ぶ）を説明したが、ビット線を第３層目配線で形成した例（以下、ビット線３層型と呼ぶ）についても説明しておく。ビット線３層型横型メモリセルの下層部および第１層目メタル配線のレイアウトは、それぞれビット線２層型横型メモリセルの図２１、図２３と同様である。ビット線３層型横型メモリセルの第２層目配線のレイアウトを図２６に、第３層目配線のレイアウトを図２７に示す。このビット線３層型では、図２６に示すように、ワード線３５１が第２層目配線１１２で形成されており、また図２７に示すように、第３層目配線１１７によってポジビット線３５２、ネガビット線３５３、ＶＤＤ電源配線３５４およびＶＳＳ電源配線３５５が形成される。
【０００９】
ビット線３層型は、ビット線の対基板容量がビット線２層型よりも軽くなる。しかし、２層目には多数の配線パターンが存在しているので、対基板容量差はあまり効いてこない。また、ビット線３層型は、ビット線２層型と比較してビア部深さが深く、ポジネガのビット線３５２、３５３のビア部とＶＤＤ電源配線３５４のビア部との距離が近い為に、ビット線３５２、３５３のビア部の寄生容量が大きくなるというデメリットがある。また、図２５と図２７との比較から判る様に、ビット線３層型の方が、上層に持ち上げられる信号が多い為、使用ビア部数が多くなるので、歩留面で不利になる可能性がある。しかしビット線３層型の場合、図２７に示すようにポジネガのビット線３５２及び３５３の両脇が、ＶＤＤ電源配線３５４とＶＳＳ電源配線３５５で挟まれている。これによって、自メモリセル中のポジ／ネガビット線３５２と３５３との間の干渉、及び隣接メモリセルのビット線との干渉の両方がシールド出来ている。
【００１０】
【特許文献１】
特開平１０−１７８１１０号公報
【００１１】
【発明が解決しようとする課題】
横型メモリセルにおける、リソグラフィ面での加工容易性や、短ビット線長といったメリットについては先の従来技術で述べた。しかし、横型メモリセルにも課題がある。
【００１２】
ビット線２層型の場合、非常に横長な形状であるが故に、横方向に伸びる配線が非常に接近して存在してしまうことである。具体的には、図２５のように、第３層目の同層の配線１１７からなるワード線１１９とＶＳＳ電源配線１２０とが非常に近接して長距離（メモリ領域全域）を並走しており、微細化していくとワード線１１９の寄生負荷容量が大きくなるし、配線間隔が狭いことからプロセス工程上のパーティクル等に対しても弱くなり、歩留低下を引き起こしやすくなるという課題が有る。
【００１３】
また、ビット線３層型の場合、図２７に示すようにポジネガのビット線３５２及び３５３の両脇が、ＶＤＤ電源配線３５４とＶＳＳ電源配線３５５で挟まれ、自メモリセル中および隣接メモリセルのビット線間の干渉がシールド出来ているものの、結果として、横に並んでいるＶＤＤ電源配線３５４とＶＳＳ電源配線３５５、ポジネガビット線３５２、３５３が長距離に渡って並走していることになる。ビット線３５２、３５３の寄生負荷容量も横型メモリセルで横幅に余裕が有るとはいえ、微細化が進めば、多数の配線パターンが密接して存在していることから増加の可能性が有るし、パーティクル起因の歩留低下を引き起こしやすくなるという課題が有る。
【００１４】
また、付帯的な状況として、最近のシステムＬＳＩ設計では、微細化に伴って下記の様な動向が見られる。
【００１５】
（１）配線の多層化
・微細化に伴って、配線断面積が小さく、配線間隔が狭くなることにより、配線遅延が増大する。これを緩和する為、使用配線層数を増やして配線幅や配線間隔を広げてレイアウトすることが多くなってきており、それに伴ってシステムＬＳＩの配線層数が多層化傾向にある。
・デバイススケーリングあるいは機器の低電力化といったニーズから、ＬＳＩは低電源電圧化の傾向にある。しかし一方では、１チップ上に多数の素子が集積化されており、かつ、高速動作のニーズも高い為、消費電流は増大傾向にある。その為、電源幅を太くして電源電位ドロップを抑制する必要性が増しており、使用配線層数が増える傾向にある。
【００１６】
（２）冗長救済技術
・搭載トランジスタ数、特に、搭載メモリ容量がシステムＬＳＩの中で増大傾向にある。その為、従来、ＤＲＡＭ等で用いられていた冗長救済技術がＳＲＡＭにも使われ始めている。
【００１７】
近年の微細システムＬＳＩにおける上記（１）（２）の流れを踏まえた上で、前述の横型メモリセルの配線構造をさらに最適化することが求められている。
【００１８】
本発明の目的は、ワード線やビット線の寄生容量を少なくし、歩留を向上することが可能となる半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の請求項１に記載の半導体記憶装置は、半導体基板上に行列状に配置され、各々一対のアクセストランジスタと一対のドライブトランジスタと一対のロードトランジスタとで構成され、各々の領域が、半導体基板上で２つの第１導電型のウェル領域の間に第２導電型のウェル領域が挟まれるように３つのウェル領域が行方向に並んで形成された行方向に長い形状のセル領域であり、各々２つの第１導電型のウェル領域のそれぞれに１つずつのアクセストランジスタとドライブトランジスタとが形成され、第２導電型のウェル領域に一対のロードトランジスタが形成された複数のＣＭＯＳ型ＳＲＡＭセルを備え、ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの上部に複数の配線層を備えた半導体記憶装置であって、複数のうちの１つの配線層で形成され、それぞれ列方向に延びて同一列のＣＭＯＳ型ＳＲＡＭセルに接続され、行方向に並んで配置された複数の対をなすビット線と、ビット線と同層の配線層で形成され、それぞれ対をなすビット線の間に配置され同一列のＣＭＯＳ型ＳＲＡＭセルに接続される複数のＶＤＤ電源配線と、ビット線より１層上の配線層で形成され、それぞれ行方向に延びて同一行のＣＭＯＳ型ＳＲＡＭセルに接続され、列方向に並んで配置された複数のワード線と、ワード線より１層上の配線層で形成され、ＣＭＯＳ型ＳＲＡＭセルに接続されるＶＳＳ電源配線とを設けたことを特徴とする。
【００２３】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ＣＭＯＳ型ＳＲＡＭセルの各々の領域は、行方向の幅が列方向の幅の２倍以上である。
【００２５】
請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、ＶＳＳ電源配線は、ＶＳＳ電源配線より１層下の配線層で形成された島形状ＶＳＳパターンを介してＣＭＯＳ型ＳＲＡＭセルと接続されており、ＶＳＳ電源配線と島形状ＶＳＳパターンとの接続が１つの島形状ＶＳＳパターンあたり複数のビア部の配置によってなされたことを特徴とする。
【００２６】
請求項４に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ワード線と同層に存在する島形状ＶＳＳパターンとワード線との間隔を広げるため、またはワード線の線幅を太くするために、ワード線を屈曲させたことを特徴とする。
【００２７】
請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ＶＳＳ電源配線が行方向に並んで複数配置され、かつビット線を覆うように配置されたことを特徴とする。
【００２８】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ＶＳＳ電源配線と同層の配線層で形成され、ＶＤＤ電源配線と接続されるＶＤＤ補強配線を設けたことを特徴とする。
【００２９】
請求項７に記載の半導体記憶装置は、請求項６に記載の半導体記憶装置において、ＶＤＤ補強配線とＶＤＤ電源配線との接続を、ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの基板電位確保用基板コンタクトセル領域で行なったことを特徴とする。
【００３０】
請求項８に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの基板電位確保用基板コンタクトセル領域内でワード線と同層の配線層で形成され、行方向に延びた電源補強配線を設け、電源補強配線をＶＤＤ電源配線またはＶＳＳ電源配線との交差部においてＶＤＤ電源配線またはＶＳＳ電源配線と接続したことを特徴とする。
【００３１】
請求項９に記載の半導体記憶装置は、請求項１のうちいずれかに記載の半導体記憶装置において、ＶＳＳ電源配線がメッシュ形状であることを特徴とする。
【００３３】
請求項１０に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ＶＳＳ電源配線を形成する配線層の膜厚が、ＶＳＳ電源配線より下層の配線層の膜厚よりも厚いことを特徴とする。
【００３４】
請求項１１に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、ロウ冗長回路を持たず、カラム冗長回路のみを有することを特徴とする。
【００３６】
【発明の実施の形態】
以下、本発明の実施形態について説明する。なお、以下で第ｎ層目配線（ｎ＝１、２、３、・・）というのは、従来例同様、メモリセルの下層部レイアウトの上に形成される下からｎ層目のメタル配線（層）である。
【００３７】
（第１の実施形態）
第１の実施形態に関して、図面を用いて説明する。本実施形態の半導体記憶装置は、ビット線２層型の横型メモリセルで構成されるＣＭＯＳ型ＳＲＡＭである。
【００３８】
本実施形態における横型メモリセルの下層部のレイアウトおよびその上の第１層目配線、第２層目配線のレイアウトは、図２１、図２３、図２４の従来例と同様であり、またメモリセルの配置も図２２に示すようにフリップ配置され、メモリセルの回路図は図２８で示される。本実施形態における配線レイアウトの一例を図１に示す。図１において、２０１は第３層目配線からなる島形状パターンのＶＳＳノード、２０２は第２層目配線と第３層目配線とを接続するビア部、２０３は第３層目配線と第４層目配線とを接続するビア部、２０４は第４層目配線からなるＶＳＳ電源配線である。
【００３９】
従来のビット線２層型横型メモリセルでは、図２５のように、第３層目配線によりＶＳＳ電源配線１２０がワード線１１９と並走していたが、本実施形態では、図１に示す様に、ＶＳＳ電源を上層から下層に通過させる為の接続用島形状パターンのＶＳＳノード２０１のみとし、上層の第４層目配線によりＶＳＳ電源配線２０４を形成している。
【００４０】
これによって、ワード線１１９とＶＳＳ電源配線２０４との長距離に渡る並走が無くなるため、ワード線１１９の寄生容量が少なくなり高速化を図るとともに、パーティクルによるワード線１１９とＶＳＳ電源配線２０４とがショート不良に至る確率が減少し、歩留りを高める効果を得ることが出来る。この効果は、メモリセルが、横方向に長い、２倍以上の縦横比を有する形状の場合においてさらに大きなものとなる。
【００４１】
そして、従来例と同様、ＶＤＤ電源配線１１６がポジネガビット線１１４、１１５間に存在することにより、ポジネガビット線１１４、１１５間のシールドの役目を果たすことになる。シールド層が無く、ポジネガビット線１１４、１１５間のカップリング容量が大きい場合には、一方のビット線電位がメモリのＷｒｉｔｅ／Ｒｅａｄ動作でＬｏｗ電位に変化した際に、Ｈｉｇｈ電位であるべきもう一方のビット線がＬｏｗに引かれてしまい、ポジネガビット線１１４、１１５間の電位差が少なくなることで、Ｒｅａｄ時のセンス不具合やＷｒｉｔｅ不具合を生ずる可能性が高くなる。ビット線１１４、１１５にＶＤＤ電源配線１１６が並走していることについては、カラム冗長救済があれば通常さほど問題とはならない。ビット線１１４、１１５は通常Ｈｉｇｈ電位にプリチャージされてスタンバイ状態となるので、ＶＤＤ電位とビット線がショートしていても、その不具合ビット線部分を冗長回路を使ってスキップしてしまえば、ＤＣ的な不具合電流等は流れず、良品チップとして扱うことが出来る。
【００４２】
しかしながら、図１では、ＶＳＳ電源配線２０４を４層目に持ち上げる為に、第３層目と第４層目の配線とを接続するビア部２０３を必要としている。（以下、簡便の為に、第ｎ層目の配線をＭｎ、第ｎ層目配線と第ｎ−１層目配線とを接続するビア部を、Ｖｎと表現することとする。）ビア部の形成工程は非常に高いアスペクト比を有する深いホール孔を開け、そのホール孔に金属物を埋め込む工程であり、プロセス加工上難度の高い工程である。その為、論理を構成するのに必要なビア部の層数が増加してしまうと、並走配線長を削減したとしても、結果として歩留を低下させてしまうことが懸念される。
【００４３】
これに対しては、ビア部を複数取りとすることで対応できる。図２は、第３層目配線と第４層目配線を接続するビア部２０３を２個取りした例である。図２のうち、第２層目以上のメタル配線に絞って表記して見易さを図った図を図３に示す。
【００４４】
使用するプロセスのビア部Ｖ３が形成不良に至る確率を１ｐｐｍと仮定すると、２個ともが同時不良になる確率は、１ｐｐｍの２乗となり、非常に小さな確率となる。実際には、近接した位置に存在しているので、完全に２乗とはならないが、プロセス工程的な形成不良確立が格段に減少するという傾向は正しい。また、ビア部個数を１個取りから２個取りに変更するにあたり、第３層目のＶＳＳノード２０１の島形状パターンは２倍まで大きくならない場合が多い。その理由は、ビア部が例え１個取りであっても、島形状パターンのサイズはビア部２０３のサイズとそのビア部に対するオーバラップルールでは決まらずに、リソグラフィ上あるいはダマシン配線工程での配線埋め込み性から決まる単独配線パターンのサイズルールによって決まっているケースが多いからである。故に、ビア部個数を１個から２個にすることによる第３層目のＶＳＳノード２０１の島形状パターンの面積増加は少なく、ワード線寄生負荷容量の増大や歩留低下も少ない。結果として、第３層目のＶＳＳノード２０１と第４層目のＶＳＳ電源配線２０４とを接続するビア部を複数取りとしたことによって、ＶＳＳ電源配線２０４を４層目に配置した効果を最大限に引き出すことが可能となる。
【００４５】
次に、ＶＤＤ電源を強化した例について、図４、図５、図６、図７を用いて説明する。図３を見て判る様に、Ｍ４層にはＶＳＳ電源配線２０４しか存在しておらずレイアウトには余裕がある。そこで、図４の様に、Ｐｃｈのロードトランジスタ上にＭ４のＶＤＤ電源配線２０５を通すことが可能である。これにより、第２層目配線のＶＤＤ電源配線１１６だけでは寄生抵抗値が大きく、十分な電源強度を持たない場合に、第２層目配線のＶＤＤ電源配線１１６を第４層目配線のＶＤＤ電源配線２０５によって裏打ちすることでＶＤＤ電源を強化することが出来る。
【００４６】
また、この第４層目のＶＤＤ電源配線２０５を、下層を走る第２層目のＶＤＤ電源配線１１６と接続するのに、図５に示す様に各メモリセル内で第３層目配線の島形状パターンの電源ノード２０６を作成し、第２層目のＶＤＤ電源配線１１６へと接続すると、第３層目におけるワード線１１９と、ワード線１１９と島形状ＶＤＤ電源ノード２０６及び島形状ＶＳＳ電源ノード２０１との並走距離が増え、寄生容量増加や歩留低下を生じてしまう。
【００４７】
そこで、本実施形態では、図６に示す様に、メモリセルアレイの中に周期的に配置され基板コンタクトを取る為のセル３００（以下、基板コンタクトセルと呼ぶ。図６は概念説明の為に、基板コンタクトセル３００間に配置したメモリセル３０２の数を少なくして描いてある。）において、図７に示す様に、第３層目配線のＶＤＤノード３０１を経由して第２層目ＶＤＤ電源配線１１６と第４層目ＶＤＤ電源配線２０５とを接続する。基板コンタクトセル部にはワード線が存在しないので、第３層目は空いている。図７においては、第３層目のＶＤＤノード３０１は島形状のレイアウトとして示したが、基板コンタクトセル部でのみ、メモリアレイ上を横方向に伸びる配線としても良い。また、基板コンタクトセル部に配置する横方向の第３層目補強電源は、ＶＤＤでも、ＶＳＳでも、ＶＤＤとＶＳＳを交互に配置する等しても良い。これにより、図５に示す様にメモリセル毎にＶＤＤ接続を行なった場合と比較して、歩留低下を抑えて、電源能力を強化することが出来る。
【００４８】
なお、図１の例、図２（図３）の例では、第４層目配線には、ＶＳＳ電源配線２０４のみが存在しており、図４の様なＶＤＤ電源配線２０５は存在していない。ＶＤＤとＶＳＳが同層メタルで存在しており、そのＶＤＤとＶＳＳとがショート不良を起こした場合、単に不具合セルをスキップして、スペアセルを用いるといった冗長手法では、ＶＤＤとＶＳＳとの間で流れるショート電流は防ぐことが出来ないので、冗長救済による不良チップの良品化は行えない。特に、最近のＣｕ配線形成には、ダマシンという埋め込み工法が用いられており、ＣＭＰ研磨工程においてごみが存在していると、マイクロスクラッチと呼ばれる擦り傷から生ずる配線ショートが発生することもある。その為、リソグラフィや管理パーティクルの実力から予想される十分な配線間隔を確保していても配線ショート不良が発生し得る。すなわち、ＶＤＤとＶＳＳ間の電源間ショート不良は、メモリセルをスペアのものと差し替える冗長救済技術では救済不可能であり、図１の例、図２（図３）の例に示す様にメモリセルの第４層目をＶＳＳ電源配線２０４のみとすることは、電源間ショート不良による冗長歩留低下を防ぐことが出来、冗長救済歩留を考えると大変有効である。また、メモリブロック上でのメモリセルの占める面積割合は非常に高く、かつ、システムＬＳＩ上でメモリ領域の占める割合も非常に高い為、メモリセルに対して対策することは、チップ歩留に対しても有効である。
【００４９】
第４層目に配置するＶＳＳ電源配線２０４のパターンは、完全な板形状としても良いが、ラインアンドスペース形状あるいは、後述するメッシュ形状とすることが、最近のＣｕダマシン配線に適している。その理由は、幅の広い配線は、ＣＭＰ工程で研磨パッドが弾性を有することから生ずるディッシングと呼ばれる配線部の窪みを生じやすく、その平坦性の悪化から、焦点深度不足によるリソグラフィ不具合等を起こし易くなるからである。ある程度の領域内で、規定のパターン面積範囲に収めることにより、プロセス加工が容易なレイアウトパターンにする為である。
【００５０】
前述の第４層目のＶＳＳ電源配線２０４のパターンをメッシュ形状とする場合、図１、図２（図３）において、縦方向に延びたＶＳＳ電源配線２０４を、さらに横方向にも結んでメッシュ状電源とする。これにより、より強固なＶＳＳ電源系を形成可能となる。これは、メモリセル単位でメッシュになっていても、基板コンタクトセル部においてのみ接続されてメッシュとなっていてもかまわない。また、第４層目はＶＳＳ電源配線のみであるので、前述した冗長救済歩留に関するメリットも失っていない。
【００５１】
また図１の例、図２（図３）の例では、ＶＳＳ電源配線２０４はＰウェルとＮウェルの接するウェル境界と同一方向に、ビット線１１４、１１５を覆う様に伸びている。もしも、ＶＳＳ電源配線が横方向に伸びていたとすると、メモリの動作としては、横方向に延びるワード線１１９で選択された横一列のメモリセルが一斉にオンするので、多数のメモリセル電流の総和を横方向に延びた一本のＶＳＳ電源配線で賄わなくてはならない。しかし、縦方向のＶＳＳ電源配線２０４を有していれば、各メモリセル毎にＶＳＳ電源を持つので、ワード線１１９によって横一列のメモリセルが同時に選択されても、電源電圧低下量を抑制することが出来る。ちなみに、第４層目にＶＤＤ電源配線が存在しなくとも、ＳＲＡＭとしては大きなデメリットとはなり得ない。なぜならば、Ｗｒｉｔｅ／Ｒｅａｄ動作後にビット線をＶＤＤ電位に持ち上げるのは、データＩ／Ｏ部等メモリセル領域外に配置されたプリチャージトランジスタによって成される為、メモリセル中のＶＤＤ電源は、ビット線を高電位側に吊り上げたり、Ｗｒｉｔｅ時に自セルの保持データを反転させる程度の能力を有しておれば良く、さほど強固な電流供給能力を持つ必要は無いからである。また、第４層目配線のＶＳＳ電源配線２０４を、ビット線１１４、１１５を覆う様に配置することによって、メモリブロック上層にチップ上の別信号線を通した場合のシールドとして機能する。第４層目ＶＳＳ電源配線２０４がシールドとして存在することにより、微小電位差で動作するビット線１１４、１１５を保護して、ノイズによる誤動作を防止することが出来る。
【００５２】
次にＶＤＤやＶＳＳの電源をメッシュ構造にして強化する方法について、説明する。図１の例、図２（図３）の例のように、ＶＤＤ電源配線１１６やＶＳＳ電源配線２０４が縦方向に伸びている場合、ある程度の間隔で横方向にも相互接続して、ＶＤＤ電源及びＶＳＳ電源をメッシュ構造にしたい場合が有る。こうした場合、第３層目で、ＶＤＤ電源またはＶＳＳ電源を、ウェル境界線と垂直方向に補強する。ＶＤＤとＶＳＳが通過できるのは、基板コンタクトセル部を最小の高さで構成した場合には、第３層目配線が１本横方向に通過出来る程度である。ワード線１１９は基板コンタクトセル部には存在しないので、この基板コンタクトセル部において、第３層目配線で、ＶＳＳかＶＤＤ、あるいはＶＤＤとＶＳＳを交互に横方向に通し、この通した配線をＶＤＤ電源配線１１６あるいはＶＳＳ電源配線２０４との交差部において接続することによって、電源をメッシュ構造にして強化できる。
【００５３】
また、前述した本実施形態における各例では、図１〜図４等に示されるように、第３層目の島形状ＶＳＳノード２０１は、ワード線１１９をはさんで対角位置に存在するだけである。そこで、図８の例に示すように、第３層目のワード線２０７をメモリセル内で屈曲させる。メモリセルは、図２２に示す様にフリップさせて配置するので、この形状でワード線は問題無く繋がる。図８のワード線２０７の様に幅が細ければ、島形状ＶＳＳノード２０１との間隔が広く、配線容量が減り、パーティクルに起因する歩留不具合に対して強くなる。また、図９のように配線幅を太くして屈曲型幅太ワード線２０８にすると、ワード線抵抗を小さく抑えることが出来るし、ワード線２０８の断線不良の可能性も低くなる。ワード線２０７、２０８の屈曲は、４５度でも９０度でも、あるいは、微小段差を何段も用いることによってなだらかに変化させて曲げても良い。
【００５４】
また、図１、図２（図３）や図８の例において、第４層目の配線膜厚を厚くする。少なくともメモリセル部では、第４層目はＶＳＳ電源配線２０４しかなく、ビット線やワード線といった重要な信号線は存在しないから、その膜厚を厚くしても、近距離信号配線間のカップリング容量増加が問題となることは無いので、そのシート抵抗値が減少するメリットのみを十分に生かすことが出来る。メモリセルに必要な電源能力は、ＶＤＤに対してよりもＶＳＳに対しての方が高い。第２層目に存在するＶＤＤ電源配線１１６は、さほど高い電源供給能力が必要無いから、薄い膜厚でも十分な電源供給能力を持つことが出来る。
【００５５】
以上に述べた本実施形態では、図１を用いて説明したようにロウ方向に伸びるワード線１１９と同層の第３層目にはＶＳＳノード２０１が島形状パターンに配置されるだけなので、ワード線１１９とＶＳＳ電源とのショート不良に至る確率が減少する。このメモリセルの利点を活用し、冗長回路としてロウ冗長回路を持たず、カラム冗長回路のみをもつ構成とすることができる。これについて、図１０を用いて説明する。
【００５６】
図１０は、ロウ冗長回路とカラム冗長回路の両方を搭載した場合のブロックイメージ図である。図１０において、３１０は冗長救済用ロウデコーダ、３１１はロウ冗長用スペアメモリセル、３１２はカラム冗長用スペアメモリセル、３１３はロウデコーダ部、３１４は制御部、３１５はデータ入出力部である。
【００５７】
冗長救済は、その実現手段によって種々の方法があるが、シフト冗長用のセレクタ回路やアドレス一致検出回路といった付加回路と、スペア用のメモリセルが必ず必要である。これには、面積増加というデメリットもあるが、アドレスセットアップ時間やアクセス時間等のメモリ特性上重要なスペックが悪化してしまうデメリットもある。本実施形態におけるメモリセルを用いることで、ワード線がＶＳＳにショートしてワード線方向にまとめて不良となる確率が減少するので、ロウ冗長救済回路を搭載する必要性が低くなる。この場合、図８や図９の屈曲ワード線を用いれば、さらにワード線不良を抑制出来る。
【００５８】
このワード線方向への不良が生じにくいメモリセルを用いて、搭載冗長回路及びスペアメモリセルをカラム冗長用のみとすることにより、図１０中の冗長救済用ロウデコーダ３１０及びロウ冗長用スペアメモリセル３１１を取り払って、面積を小さくすることが出来る。また、制御部３１４内やロウデコーダ部３１３に入っているロウ冗長用のアドレス一致回路やシフト冗長用回路等も無くすることによって、アドレスセットアップ時間やアクセス時間等のメモリ特性上重要なスペックが冗長救済回路を搭載することによって劣化することを回避することが出来る。
【００５９】
なお、本実施形態の場合、ＶＳＳ電源配線２０４がビット線１１４、１１５と異なる配線層であるため、ワード線がビット線の下層に設けられた従来例の図２７に示すような、ＶＳＳ電源配線３５５がビット線３５２、３５３と同層で長距離に渡って並走していることによるビット線３５２、３５３の寄生負荷容量の増加や、パーティクル起因のＶＳＳ電源配線３５５とビット線３５２、３５３のショート不良による歩留低下という問題も生じない。この問題については後述の参考例２、３の場合も同様に生じない。
【００６０】
（参考例１）
参考例１に関して、図面を用いて説明する。本参考例の半導体記憶装置は、ビット線３層型の横型メモリセルで構成されるＣＭＯＳ型ＳＲＡＭである。
【００６１】
本参考例における横型メモリセルの下層部のレイアウトおよびその上の第１層目配線のレイアウトは、図２１、図２３のビット線２層型と同様であり、またメモリセルの配置も図２２に示すようにフリップ配置され、メモリセルの回路図は図２８で示される。
【００６２】
本参考例における第２層目以上の配線レイアウトの一例を図１１に示す。図１１に示すように、ワード線３５１が第２層目配線１１２で形成されており、第３層目配線によってポジビット線３５２、ネガビット線３５３、ＶＤＤ電源配線３５４が形成され、第４層目配線によってＶＳＳ電源配線２０４が形成されている。従来のビット線３層型の図２７の場合には、第３層目配線によってＶＤＤ電源配線３５４とＶＳＳ電源配線３５５、ポジネガビット線３５２、３５３が長距離に渡って並走しており、微細化が進めば、ビット線３５２、３５３の寄生負荷容量の増加の可能性が有り、またパーティクル起因の歩留低下を引き起こしやすくなっていた。そこで、本参考例では、図１１に示す様にビット線３５２、３５３と並走する３層目のＶＳＳ電源を、上層から下層に通過させる為の接続用島形状のＶＳＳノード２０１のみとし、上層の４層目にＶＳＳ電源配線２０４を持たせた形にする。ビット線３５２、３５３と並走するＶＳＳ電源の並走距離が短くなるので、ビット線容量が軽くなるとともに、プロセス工程上のパーティクル等に対して強くなり、歩留が向上する。
【００６３】
ここでも、ＶＳＳを４層目のＶＳＳ電源配線２０４に持ち上げるのに、第３層目と第４層目とを接続するビア部２０３が必要となる。第１の実施形態と同様、論理を構成用に経由するビア部層数増加による歩留低下懸念に対しては、図１１では、ビア部２０３の複数取りで対応している。第４層目配線にＶＳＳ電源配線２０４のみが存在し、ＶＤＤ電源配線が存在しないこと、ＶＳＳ電源配線２０４がウェル境界線と平行方向にビット線３５２、３５３を覆う様に伸びていることについては、第１の実施形態で説明したのと同様の効果がある。
【００６４】
また、第１の実施形態でも説明したように、第４層目にさらにＶＤＤ電源配線２０５（図４、図７参照）を設け、第３層目のＶＤＤ電源配線３５４を裏打ちすることでＶＤＤ電源を強化することもできる。
【００６５】
また、第１の実施形態でも説明したように、第４層目のＶＳＳ電源配線２０４のパターンは、完全な板形状としても良いが、ラインアンドスペース形状あるいはメッシュ形状とすることが、最近のＣｕダマシン配線に適している。
【００６６】
また、第１の実施形態でも説明したように、図１１のように、縦方向に伸びている第４層目のＶＳＳ電源配線２０４や、第３層目のＶＤＤ電源配線３５４を、基板コンタクトセル部において、ワード線３５１と同層の第２層目の配線で横方向に相互接続して、ＶＤＤ電源及びＶＳＳ電源をメッシュ構造にして、電源を強化することもできる。
【００６７】
また、第１の実施形態でも説明したように、第４層目の配線膜厚を厚くすることで、ＶＳＳ電源配線２０４のシート抵抗値が減少し、寄生抵抗が小さくなって、電源の供給能力を強くすることもできる。
【００６８】
また、本参考例におけるメモリセルを用いることで、ビット線３５２、３５３がＶＳＳにショートしてビット線方向にまとめて不良となる確率が減少するので、カラム冗長救済回路を搭載する必要性が低くなる。搭載冗長回路及びスペアメモリセルをロウ冗長用のみとすることにより、カラム冗長救済回路搭載による面積増加を回避して面積を削減し、性能の高いメモリブロックを実現できる。
【００６９】
なお、本参考例の場合、ＶＳＳ電源配線２０４がワード線３５１と異なる配線層であるため、ワード線がビット線の上層に設けられた従来例の図２５に示すような、ＶＳＳ電源配線１２０がワード線１１９と同層で長距離に渡って並走していることによるワード線１１９の寄生負荷容量の増加や、パーティクル起因のＶＳＳ電源配線１２０とワード線１１９のショート不良による歩留低下という問題も生じない。
【００７０】
（参考例２）
参考例２に関して、図面を用いて説明する。
【００７１】
第１の実施形態、参考例１で示した例では、メモリセルのレイアウトが４層目までで完結している。しかし、より多層配線のＬＳＩであったり、多少の歩留低下懸念があっても、非常に高い動作スピードが必要である場合等に、第１の実施形態、参考例１で説明した考えを元にして、５層配線対応のメモリセルが構成可能である。
【００７２】
本参考例においても、横型メモリセルの下層部のレイアウトおよびその上の第１層目配線のレイアウトは、図２１、図２３と同様であり、またメモリセルの配置も図２２に示すようにフリップ配置され、メモリセルの回路図は図２８で示される。本参考例における第２層目、第３層目、第４層目、第５層目の配線レイアウトの一例を、図１２、図１３、図１４、図１５に示す。
【００７３】
第１の実施形態ではポジネガビット線間に同層メタルでシールドを兼ねてＶＤＤ電源配線を配置していたが、本参考例では、図１２のように第２層目にＶＤＤ電源配線１１６を配置し、図１３のように第３層目にポジネガビット線４０３、４０４を配置する。これにより、自セル内のポジネガビット線４０３、４０４間のシールド層は無くなるものの、ビット線容量自体の絶対値は小さくなる。ＶＤＤ電源配線の幅をＷ、ＶＤＤ電源配線とビット線との間隔をｄと置くと、ビット線４０３と４０４との間に同層でＶＤＤ電源配線が無い場合のポジネガビット線間の容量は、Ｃ∝ε÷（Ｗ＋２＊ｄ）だが、ＶＤＤ電源配線が同層で存在する場合には、Ｃ∝ε÷ｄとなる。シールド層が無くなることにより、ポジネガ間の干渉が起こるが、その距離が離れていてポジネガ間のカップリング容量が小さければ、寄生容量が少ないことによってビット線の遷移時間が早くなり、アクセス時間を高速化出来る。
【００７４】
そして図１４のように第４層目にワード線４１９を配置し、ＶＳＳ電源は第４層目には接続用島形状パターンのＶＳＳノード４１８のみが存在する。図１５に示す様に、第５層目はＶＳＳ電源配線４１３を配置している。
【００７５】
ここでも、ＶＳＳを５層目のＶＳＳ電源配線４１３に持ち上げるのに、第４層目と第５層目とを接続するビア部４１４を複数取りすることでビア部層数増加による歩留低下を抑制している。第５層目配線にＶＳＳ電源配線４１３のみが存在し、ＶＤＤ電源配線が存在しないこと、ＶＳＳ電源配線４１３がウェル境界線と平行方向にビット線４０３、４０４を覆う様に伸びていることについては、配線層は異なるが第１の実施形態で説明したのと同様の効果がある。
【００７６】
また、配線層は異なるが第１の実施形態でも説明したように、ＶＳＳ電源配線４１３と同層の第５層目にさらにＶＤＤ電源配線２０５（図４、図７参照）を設け、第２層目のＶＤＤ電源配線１１６を裏打ちすることでＶＤＤ電源を強化することもできる。
【００７７】
また、配線層は異なるが第１の実施形態でも説明したように、第５層目のＶＳＳ電源配線４１３のパターンは、完全な板形状としても良いが、ラインアンドスペース形状あるいはメッシュ形状とすることが、最近のＣｕダマシン配線に適している。
【００７８】
また、配線層は異なるが第１の実施形態でも説明したように、ワード線４１９を、図８の様に屈曲させたり、さらに図９のように配線幅を太くして屈曲型幅太ワード線とすることにより同様の効果が得られる。
【００７９】
また、第３層目以下の配線膜厚よりも、信号線としてはワード線４１９のみが存在する第４層目の膜厚を厚くしたり、ＶＳＳ電源配線４１３のみの存在する第５層目の膜厚を厚くすることで、ワード線４１９やＶＳＳ電源配線４１３の抵抗値をさらに抑制することが可能となり、配線遅延の抑制や電源の供給能力を強くすることができる。
【００８０】
（参考例３）
参考例３に関して、図面を用いて説明する。
【００８１】
本参考例においても、横型メモリセルの下層部のレイアウトおよびその上の第１層目配線のレイアウトは、図２１、図２３と同様であり、またメモリセルの配置も図２２に示すようにフリップ配置され、メモリセルの回路図は図２８で示される。本参考例における第２層目、第３層目、第４層目、第５層目の配線レイアウトの一例を、図１６、図１７、図１８、図１９に示す。
【００８２】
本参考例は参考例２と同様、５層配線対応のメモリセル構成である。参考例２では、ＶＤＤ電源配線が第２層目で、ビット線が第３層目であったのに対し、本参考例においては、図１６、図１７に示す様に、ビット線４０７、４０８が第２層目であり、ＶＤＤ電源配線４１０を３層目に配置する。これにより、参考例２と同様、ポジネガビット線間のシールドを抜くことによって、ビット線容量を軽くすることが出来る。ただし、この参考例３では、ＶＤＤ電源配線４１０を３層目に持ち上げる為の島形状パターンのＶＤＤノード４０９が存在するので、ビット線４０７、４０８とＶＤＤ電源配線４１０とを別の配線層に配置する効果は若干弱まることとなる。この参考例３のようにビット線４０７、４０８を第２層目に配置したレイアウト構造は、ビット線４０７、４０８のビア部がビット線を第３層目に配置したものよりも浅い分、ビット線容量が軽くなる可能性が有る。
【００８３】
配線性能は、個々のレイアウトの幅や間隔、断面構造や構成材料の誘電率等、種々の状況によって変わりうる。
【００８４】
また、第４層目のレイアウトを示す図１８では、ワード線４１１は、太くかつ、屈曲している。ワード線抵抗値は、メモリブロック内を長距離に渡って伸びていることから大きな値となる為に問題となることが多い。第１の実施形態の場合と同様、屈曲させることにより、４層目の島形状ＶＳＳノード４１７との間隔を広めて容量を軽減しつつ、ワード線幅を広げてワード線抵抗を小さくしている。
【００８５】
また、ワード線４１１と下部パターンとを接続するビア部４１２を複数取りにしている。これにより、配線多層化と多数ビア部層使用による歩留低下懸念を緩和している。
【００８６】
また、第３層目以下の配線膜厚よりも、信号線としてはワード線４１１のみが存在する第４層目の膜厚を厚くしたり、ＶＳＳ電源配線４１３のみの存在する第５層目の膜厚を厚くすることで、ワード線４１１やＶＳＳ電源配線４１３の抵抗値をさらに抑制することが可能となる。
【００８７】
その他、参考例２で説明したように、配線層は異なるが第１の実施形態と同様の変形が可能である。
【００８８】
なお、参考例２および参考例３では、ワード線（４１９、４１１）とＶＳＳ電源配線（４１３）との長距離に渡る並走が無いため、ワード線の寄生容量が少なくなり高速化を図るとともに、パーティクルによるワード線とＶＳＳ電源配線とがショート不良に至る確率が減少し、歩留りを高める効果を得ることが出来ることは言うまでもない。
【００８９】
【発明の効果】
請求項１に記載の本発明によれば、ウェル境界線の伸びる縦方向（列方向）の幅が狭い横型メモリセルにおいて、ワード線をビット線の上層の配線層で形成した場合で、ワード線とＶＳＳ電源配線とを異なる配線層で形成したことにより、非常に近接して存在するワード線とＶＳＳ電源との並走距離が短く、ワード線の寄生容量を少なくして高速化を図るとともに、同層近接配線がパーティクルによってショート不良に至る確率を減らして歩留を高めることが可能となる。また、対をなすポジとネガの相補ビット線間にシールドを兼ねたＶＤＤ電源配線が存在していることから、ポジ−ネガ間のカップリングによるビット線振幅の減少を防ぐことが出る。また、ワード線が不良となる確率が減ることから、ロウ冗長の搭載回路量を減らしたり、冗長回路をカラム側のみにして面積を削減したり、アドレスセットアップ時間やアクセス時間等のスペック劣化を防止することが出来る。また、ＶＳＳ電源配線とＶＤＤ電源配線とが異なる配線層であるため、ＶＤＤとＶＳＳの電源間ショート不良による冗長歩留低下を防ぐことが出来る。
【００９３】
請求項２に記載の本発明によれば、横方向の幅が縦方向の２倍以上である横に長いメモリセル（ＣＭＯＳ型ＳＲＡＭセル）を用いることにより、請求項１に記載のメモリセルの効力をより引き出すことが出来る。
【００９５】
請求項３に記載の本発明によれば、ＶＳＳ電源配線を上層に持ち上げる為にその下のノード（島形状ＶＳＳパターン）１つあたりに複数のビア部を使用するので、その全てのビア部が不良になる確率は、ビア部１個配置の場合と比較して大幅に減少し、歩留低下を抑制できる。
【００９６】
請求項４に記載の本発明によれば、細いワード線を屈曲させて、ワード線と同層に存在するＶＳＳパターンとの間隔を空けた場合には、ワード線容量を減少させ、ショート不良発生確率を減少させることが出来る。また、ワード線を太くした場合には、ワード線抵抗を減少させ、ワード線の断線不良発生確率を低くすることが出来る。
【００９７】
請求項５に記載の本発明によれば、ＶＳＳ電源配線を横方向（行方向）に並んで配置させることによりメモリセル１個につき一本のＶＳＳ電源配線を有することとなる。縦方向（列方向）に並んで配置されたＶＳＳ電源配線を有する場合には、ワード線アクティブ時に、ワード線に接ながる全てのメモリセルのセル電流を一本のＶＳＳ電源配線でまかなうこととなるが、そうしたものよりも、電源電圧低下やエレクトロマイグレーションの影響を緩和出来る。かつ、下層に存在するビット線を覆う形でＶＳＳ電源配線が存在するので、メモリブロックの上を通過する信号に対するシールド層となり、メモリの誤動作防止を図りながらチップ設計時にメモリブロック上に信号線を通すことが可能となる。
【００９８】
請求項６に記載の本発明によれば、下層のＶＤＤ電源配線だけでは、電流供給能力が不足の場合に、その平行パスとして上層にＶＤＤ補強配線を設けることで電流供給能力を強化可能となる。
【００９９】
請求項７に記載の本発明によれば、以下の効果を得ることが出来る。もしも、各メモリセル上で下層のＶＤＤ電源配線と上層のＶＤＤ補強配線とを接続すると、たとえばワード線等と並走する配線パターンが多くなってしまう。基板コンタクトセル配置周期と同じ、もしくはその整数倍の周期でＶＤＤ電源を裏打ちすることによって、ワード線の負荷容量増大や歩留低下を回避しながら、ＶＤＤ電源をメッシュ構造とすることが出来る。ワード線は未使用時には、Ｌｏｗ電位なので、歩留不良ワードがＬｏｗ電位になっていれば、冗長救済可能であるが、ＶＤＤ電位とのショートでＨｉｇｈ電位になっていると、ロウ冗長機能を有していたとしても、冗長救済率が上がらないといった問題も発生し得る。しかし、本発明によれば、ワード線とＶＤＤ電位とのショート確率を回避しつつ、ＶＤＤ電位をメッシュ構造とすることが可能となる。
【０１００】
請求項８に記載の本発明によれば、ＶＳＳ電源配線やＶＤＤ電源配線を電源補強配線により横方向にも相互接続してメッシュ構造とすることによって、より強固な電源系を形成可能となる。
【０１０１】
請求項９に記載の本発明によれば、ＶＳＳ電源配線がメッシュ形状となり、より強固になる。
【０１０３】
請求項１０に記載の本発明によれば、ＶＳＳ電源配線の配線膜厚が、それより下の配線層膜厚よりも厚いので、シート抵抗値が小さくなる。これにより、電源の寄生抵抗が小さくなって、電源の電流供給能力が強くなる。また、少なくともメモリセル領域においては、ＶＳＳ電源配線の配線層には他の信号線が存在しないので、ＶＳＳ電源配線の配線層が厚くなっても、同層信号線間のカップリングノイズ増加という問題は生じない。
【０１０４】
請求項１１に記載の本発明によれば、ロウ方向に伸びるワード線とＶＳＳ電源とのショート不良確率が少ないという請求項１に記載のメモリセルの利点を有効活用し、カラム冗長のみとする。ロウ冗長回路搭載による面積増加を回避して面積を削減し、性能の高いメモリブロックを使用できる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるメモリセルレイアウトの説明図
【図２】第１の実施形態に係わる第４層目ＶＳＳへの接続用ビア部２個取りしたメモリセルレイアウトの説明図
【図３】図２における第２層目配線以上を表示したメモリセルレイアウト説明図
【図４】第１の実施形態に係わる第４層目にＶＤＤとＶＳＳとを有する例の説明図
【図５】第１の実施形態に係わる第４層目にＶＤＤとＶＳＳとを有しメモリセル中でのＶＤＤ裏打ちをした悪い例の説明図
【図６】第１の実施形態に係わるＳＲＡＭブロック中での基板コンタクトセル挿入例を示す図
【図７】第１の実施形態に係わる基板コンタクトセル中での裏打ちレイアウト説明図
【図８】第１の実施形態に係わる第２層目配線以上を表示した屈曲ワード線を有するメモリセルレイアウト説明図
【図９】第１の実施形態に係わる屈曲幅太ワード線を有するメモリセルレイアウトの説明図
【図１０】第１の実施形態に係わるロウ冗長及びカラム冗長搭載ブロックのレイアウトイメージ図
【図１１】参考例１に係わる第２層目配線以上を示したメモリセルレイアウト説明図
【図１２】参考例２の実施形態に係わるメモリセルレイアウト例の第２層目配線および第２層目配線と下層との接続用ビア部を主とした説明図
【図１３】参考例２に係わるメモリセルレイアウト例の第３層目配線および第３層目配線と下層との接続用ビア部を主とした説明図
【図１４】参考例２に係わるメモリセルレイアウト例の第４層目配線および第４層目配線と下層との接続用ビア部を主とした説明図
【図１５】参考例２に係わるメモリセルレイアウト例の第５層目配線および第５層目配線と下層との接続用ビア部を主とした説明図
【図１６】参考例３に係わるメモリセルレイアウト例の第２層目配線および第２層目配線と下層との接続用ビア部を主とした説明図
【図１７】参考例３に係わるメモリセルレイアウト例の第３層目配線および第３層目配線と下層との接続用ビア部を主とした説明図
【図１８】参考例３に係わるメモリセルレイアウト例の第４層目配線および第４層目配線と下層との接続用ビア部を主とした説明図
【図１９】参考例３に係わるメモリセルレイアウト例の第５層目配線および第５層目配線と下層との接続用ビア部を主とした説明図
【図２０】従来の縦型メモリセルレイアウト例の説明図
【図２１】従来の横型メモリセルレイアウト例の下地周りの説明図
【図２２】メモリセル配置方法説明図
【図２３】従来の横型メモリセルレイアウト例の第１層目配線を主とした説明図
【図２４】従来のビット線２層型横型メモリセルレイアウト例の第２層目配線および第２層目配線と下層との接続用ビア部を主とした説明図
【図２５】従来のビット線２層型横型メモリセルレイアウト例の第３層目配線および第３層目配線と下層との接続用ビア部を主とした説明図
【図２６】従来のビット線３層型横型メモリセルレイアウト例の第２層目配線および第２層目配線と下層との接続用ビア部を主とした説明図
【図２７】従来のビット線３層型横型メモリセルレイアウト例の第３層目配線および第３層目配線と下層との接続用ビア部を主とした説明図
【図２８】ＣＭＯＳ型ＳＲＡＭのメモリセルの回路図
【符号の説明】
１００Ｐウェル
１０１Ｎウェル
１０２ウェル境界線
１０３拡散層
１０４ゲート電極
１０５拡散層またはゲート電極と第１層目配線とを接続するコンタクトホール
１０６拡散層とゲート電極と第１層目配線とを接続するシェアードコンタクト
１０７Ｎチャネル型アクセストランジスタ
１０８Ｎチャネル型ドライブトランジスタ
１０９Ｐチャネル型ロードトランジスタ
１１０メモリセル１ビット分のセル境界枠
１１１第１層目配線
１１２第２層目配線
１１３第１層目と第２層目との接続用ビア部
１１４ポジビット線（Ｍ２）
１１５ネガビット線（Ｍ２）
１１６ＶＤＤ電源配線（Ｍ２）
１１７第３層目配線
１１８第２層目と第３層目との接続用ビア部
１１９ワード線（Ｍ３）
１２０ＶＳＳ電源配線（Ｍ３）
２０１島形状とした第３層目配線のＶＳＳノード
２０２第２層目と第３層目との接続用ビア部
２０３第３層目と第４層目との接続用ビア部
２０４第４層目ＶＳＳ電源配線
２０５第４層目ＶＤＤ電源配線、
２０６メモリセル中に配置した島形状の第３層目配線のＶＤＤノード
２０７屈曲型ワード線
２０８屈曲型幅太ワード線
３００基板コンタクト用基板コンタクトセル
３０２メモリセル
３０１基板コンタクトセル中に配置した島形状の第３層目配線のＶＤＤノード
３１０冗長救済用ロウデコーダ
３１１ロウ冗長用スペアメモリセル
３１２カラム冗長用スペアメモリセル
３１３ロウデコーダ部
３１４制御部
３１５データ入出力部
３５１ワード線（Ｍ２）
３５２ポジビット線（Ｍ３）
３５３ネガビット線（Ｍ３）
３５４ＶＤＤ電源配線（Ｍ３）
３５５ＶＳＳ電源配線（Ｍ３）
４０１島形状の第２層目配線のポジビット線接続用ノード
４０２島形状の第２層目配線のネガビット線接続用ノード
４０３ポジビット線（Ｍ３）
４０４ネガビット線（Ｍ３）
４０５第２層目と第３層目とを接続するビア部
４０６島形状の第３層目配線のＶＳＳノード
４０７ポジビット線（Ｍ２）
４０８ネガビット線（Ｍ２）
４０９島形状の第２層目配線のＶＤＤノード
４１０ＶＤＤ配線（Ｍ３）
４１１屈曲型ワード線（Ｍ４）
４１２第４層目ワード線と第３層目の島形状パターンとの接続用ビア部
４１３ＶＳＳ配線（Ｍ５）
４１４第５層目のＶＳＳと第４層目の島形状パターンとの接続用ビア部
４１５メモリセル枠
４１６第４層目と第３層目とのＶＳＳ接続用ビア部
４１７島形状の第４層目配線のＶＳＳノード
４１８島形状の第４層目配線のＶＳＳノード
４１９直線形状のワード線（Ｍ４）

Claims

半導体基板上に行列状に配置され、各々一対のアクセストランジスタと一対のドライブトランジスタと一対のロードトランジスタとで構成され、各々の領域が、前記半導体基板上で２つの第１導電型のウェル領域の間に第２導電型のウェル領域が挟まれるように３つの前記ウェル領域が行方向に並んで形成された行方向に長い形状のセル領域であり、各々２つの前記第１導電型のウェル領域のそれぞれに１つずつの前記アクセストランジスタとドライブトランジスタとが形成され、前記第２導電型のウェル領域に前記一対のロードトランジスタが形成された複数のＣＭＯＳ型ＳＲＡＭセルを備え、前記ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの上部に複数の配線層を備えた半導体記憶装置であって、
複数のうちの１つの前記配線層で形成され、それぞれ列方向に延びて同一列の前記ＣＭＯＳ型ＳＲＡＭセルに接続され、行方向に並んで配置された複数の対をなすビット線と、
前記ビット線と同層の前記配線層で形成され、それぞれ前記対をなすビット線の間に配置され同一列の前記ＣＭＯＳ型ＳＲＡＭセルに接続される複数のＶＤＤ電源配線と、
前記ビット線より１層上の前記配線層で形成され、それぞれ行方向に延びて同一行の前記ＣＭＯＳ型ＳＲＡＭセルに接続され、列方向に並んで配置された複数のワード線と、
前記ワード線より１層上の前記配線層で形成され、前記ＣＭＯＳ型ＳＲＡＭセルに接続されるＶＳＳ電源配線とを設けたことを特徴とする半導体記憶装置。
ＣＭＯＳ型ＳＲＡＭセルの各々の領域は、行方向の幅が列方向の幅の２倍以上である請求項１に記載の半導体記憶装置。
ＶＳＳ電源配線は、前記ＶＳＳ電源配線より１層下の配線層で形成された島形状ＶＳＳパターンを介して前記ＣＭＯＳ型ＳＲＡＭセルと接続されており、前記ＶＳＳ電源配線と前記島形状ＶＳＳパターンとの接続が１つの前記島形状ＶＳＳパターンあたり複数のビア部の配置によってなされたことを特徴とする請求項１に記載の半導体記憶装置。
前記ワード線と同層に存在する島形状ＶＳＳパターンと前記ワード線との間隔を広げるため、または前記ワード線の線幅を太くするために、ワード線を屈曲させたことを特徴とする請求項１に記載の半導体記憶装置。
ＶＳＳ電源配線が行方向に並んで複数配置され、かつビット線を覆うように配置されたことを特徴とする請求項１に記載の半導体記憶装置。
ＶＳＳ電源配線と同層の配線層で形成され、ＶＤＤ電源配線と接続されるＶＤＤ補強配線を設けたことを特徴とする請求項１に記載の半導体記憶装置。
ＶＤＤ補強配線とＶＤＤ電源配線との接続を、ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの基板電位確保用基板コンタクトセル領域で行なったことを特徴とする請求項６に記載の半導体記憶装置。
ＣＭＯＳ型ＳＲＡＭセルを構成するトランジスタの基板電位確保用基板コンタクトセル領域内でワード線と同層の配線層で形成され、行方向に延びた電源補強配線を設け、前記電源補強配線をＶＤＤ電源配線またはＶＳＳ電源配線との交差部において前記ＶＤＤ電源配線またはＶＳＳ電源配線と接続したことを特徴とする請求項１に記載の半導体記憶装置。
ＶＳＳ電源配線がメッシュ形状であることを特徴とする請求項１に記載の半導体記憶装置。
ＶＳＳ電源配線を形成する配線層の膜厚が、前記ＶＳＳ電源配線より下層の配線層の膜厚よりも厚いことを特徴とする請求項１に記載の半導体記憶装置。
ロウ冗長回路を持たず、カラム冗長回路のみを有することを特徴とする請求項１に記載の半導体記憶装置。