JP3882300B2

JP3882300B2 - Serial data holding circuit

Info

Publication number: JP3882300B2
Application number: JP35581797A
Authority: JP
Inventors: 茂三浦
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1997-12-24
Filing date: 1997-12-24
Publication date: 2007-02-14
Anticipated expiration: 2017-12-24
Also published as: JPH11184672A

Description

【０００１】
【発明の属する技術分野】
本発明は、シリアルデータを受信してパラレルデータに変換し、その内容を保持・記憶してパラレルデータとして周辺装置に渡すことが可能なデータ通信の受信装置において、入力されたシリアルデータを保持するシリアルデータ保持回路に関する。
【０００２】
【従来の技術】
一般に、電子機器間においてデータの送受信を行う場合には、シリアル伝送方式によってデータがやり取りされる。一方、電子機器の内部において、データの読み出しや記憶等を行う場合には、電子機器を構成する各部でパラレル伝送方式によってデータをやり取りすることが多い。また、電子機器に接続された周辺装置に対して、パラレル伝送方式でデータを送受信する場合がある。このため、データ通信の受信側の電子機器には、シリアル伝送方式で受信したデータをパラレル方式に変換する装置を備えている場合が多い。
【０００３】
このような、シリアルデータを変換する装置においては、シリアルデータ保持回路を設けて、予め、例えば３２ビットのシリアルデータを４個のシリアルデータに分割し、８ビット単位のシリアルデータとして保持しておくことにより、その後容易にパラレルデータに変換することができる。
【０００４】
図４は、上記のようなシリアルデータを変換する装置において、従来用いられていたシリアルデータ保持回路の一例として、シリアルデータ保持回路１０の構成を示すブロック図である。尚、この図４に示すデータ保持回路１０においては、８ビット×４（３２ビット）のシリアルデータを受信するものとし、受信データは、１ビット分のパルスであるフレームパルス８２と、このフレームパルス８２を起点として続く８ビット×４＝３２ビット分のシリアルデータとによって構成される。
【０００５】
図４において、シリアルデータ保持回路１０は、バッファ制御回路５、バッファ回路６および出力制御回路７によって構成される。バッファ制御回路５は、フレームパルス８２およびクロック信号８３が入力されると、これらの信号に基づいて信号８５を出力する。バッファ回路６には入力データ８１、信号８５及びクロック信号８３が入力され、このバッファ回路６によって入力データ８１は一時的に保持され、信号１８が出力される。出力制御回路７は、信号８８、信号８５、クロック信号８３を入力とし、信号８７を出力する。
【０００６】
図５は、シリアルデータ保持回路１０の各部の内部構成を示す回路図である。同図に示すように、バッファ制御回路５は、カウンタ５Ａとレジスタ５Ｂとで構成される。カウンタ５Ａは５ビットのカウンタであり、フレームパルス８２が入力されることによってリセットされ、カウント値「０００００」から「１１１１１」までのカウントを実行する。カウント値が「１１１１１」に達すると、信号５１をレジスタ５Ｂに出力する。レジスタ５Ｂには、信号５１とともにクロック信号８３が入力され、信号５１はクロック信号８３に同期して、１ビット遅れて信号８５として出力される。
【０００７】
バッファ回路６は、シフトレジスタ６Ａおよびレジスタ６Ｂによって構成される。このシフトレジスタ６Ａは、入力データ８１が入力されるとこの入力データ８１をシフトして３２ビットのパラレル変換データ６１に変換して、このパラレル変換データをレジスタ６Ｂに対して出力する。レジスタ６Ｂは、入力された信号８５のデータを保持し、信号８８として出力する。
【０００８】
一般に、遠隔制御インタフェース（ＴＣ−ＩＦ）では、フレームパルスを起点として、８ビット×３２の２５６ビットで送信されるシリアル受信データについて、その有効性を判定し、データの取り込み、廃棄を行う。即ち、有効データは周辺装置に渡し、無効データは渡さないという処理を行う。この判定のための判定条件として、ＣＲＣ（Cyclic Redundancy Check ：周期冗長検査）演算比較結果が含まれることがあるが、このＣＲＣはデータを全て受信した後で受信したデータ全体に対して行われるので、ＣＲＣ演算比較結果はデータの最終６ビットに付加される。このため、データの判定を行うには、１フレーム分のデータを一度全て取り込む必要がある。また、データを受信した際に、受信データがさらに連続している可能性があり、シリアル・パラレル変換と、取り込みデータ保持を行う必要があるので、図４に示すバッファ回路６は、シフトレジスタ６Ａと取り込みデータ保持用のレジスタ６Ｂとを備えている。
【０００９】
出力制御回路７は、レジスタ７Ａ、カウンタ７Ｂ及びセレクタ７Ｃによって構成される。レジスタ７Ａは、セット入力端子にバッファ制御回路５から信号８５が入力されることによってセットされ、信号７１をカウンタ７Ｂに対して出力する。また、レジスタ７Ａのリセット入力にはカウンタ７Ｂから信号７４が入力され、この信号７４の入力によって、信号７１の出力は「０」となる。
【００１０】
カウンタ７Ｂは、レジスタ７Ａから入力される信号７１が「１」になることにより、２値のカウント（「００」〜「１１」）を開始する。そして、カウント値が「１１」に達すると、信号７４をレジスタ７Ａのリセット入力端子に対して出力し、レジスタ７Ａをリセットさせる。これによって信号７１が「０」になり、カウンタ７Ｂはカウントを停止する。また、カウンタ７Ｂは、２値のカウント値を、信号７２及び信号７３に「０」又は「１」を出力することによって随時セレクタ７Ｃに対して出力する。例えば、カウント値が「１０」である場合には、信号７３に「１」、信号７２に「０」を出力する。
【００１１】
セレクタ７Ｃは、３２ビットのデータから指定された８ビットのデータを抽出して出力する４ｔｏ１セレクタである。バッファ６から入力される３２ビットの信号８８において、カウンタ７Ｂから信号７３，７２によって入力されるカウント値に基づいて、カウント値が「００」の場合には７〜０ビット、「０１」では１５〜８ビット、「１０」では２３〜１６ビット、「１１」では３１〜２４ビットの各８ビットの部分をそれぞれ選択して、周辺装置に対してこの８ビットのデータを信号８７として出力する。
【００１２】
図６は、シリアルデータ保持回路１０の動作を示すタイミングチャートである。図中、（１）は入力データ８１、（２）はフレームパルス８２、（３）はクロック信号８３を示す。また、（４）は信号６１を示し、（５）は信号５１を、（６）は信号８５を、（７）は信号８８を示す。そして、（８）は信号７１を示し、（９）、（１０）はそれぞれカウンタ７Ｂの信号７２、７３を、（１１）はカウンタ７Ｂの出力信号７４を、（１２）は信号１７を示している。尚、図中、Ｔ１は１フレーム分のデータを受信する期間を示し、Ｔ２は、シリアルデータ保持回路１０から周辺装置に対してデータが出力される期間を示す。
【００１３】
この図６に示すように、シリアルデータ保持回路１０に対して、フレームパルス８２に続いて３２ビットの入力データ８１が入力されると、バッファ回路６内のシフトレジスタ６Ａによって、レジスタ６Ｂに対してパラレル変換データが信号６１として出力される。
【００１４】
その後、期間Ｔ１が経過して３２ビットの入力データ８１の受信が終了するとともに、バッファ制御回路５内のカウンタ５Ａのカウント値が「１１１１１」に達し、信号５１がレジスタ５Ｂに出力され、さらにレジスタ５Ｂから１ビット遅れて信号８５が出力される。
【００１５】
このレジスタ５Ｂから出力された信号８５はレジスタ６Ｂのイネーブル信号入力端子に入力され、時刻Ｃにおいて、シフトレジスタ６Ａから出力され、レジスタ６Ｂに保持された信号６１のデータが信号８８として出力される。
【００１６】
また、レジスタ５Ｂから出力された信号８５によって、出力制御回路７内のレジスタ７Ａがセットされて信号７１が出力され、この信号７１の入力によってカウンタ７Ｂがカウントを開始する。このカウンタ７Ｂがカウントを開始してから、期間Ｔ２の間は、信号７２と信号７３とによってカウント値「００」，「０１」，「１０」，「１１」が出力される。その後、期間Ｔ２において、このカウント値に従って、セレクタ７Ｃからパラレル変換データ（３２ビット）のうち８ビットが選択され、信号８７として順次出力される。
【００１７】
【発明が解決しようとする課題】
ところが、上記従来のシリアルデータ保持回路１０においては、図４及び図５に示すように、組合せ回路の規模の大きな部分が出力制御回路７のセレクタ７Ｃに集中しているために、その部分の遅延値が大きくなるという問題があった。
【００１８】
即ち、３２ビットのパラレル変換データを８ビット毎に抽出して出力する処理は、セレクタ７Ｃのみによって実行されている。同期回路における回路全体としての動作速度は、遅延値が最も大きな部分の遅延値によって決定されるため、複雑な回路構成を有する一部分に処理が集中して動作速度が遅くなると、全体の動作速度が低下することになってしまう。このため、３２ビットのデータを８ビットの複数のデータに変換する処理をセレクタ７Ｃのみにおいて順番に実行することは、効率の低下を招く恐れがあった。
【００１９】
また、データ全体の構成を変更する場合等には、セレクタ７Ｃ部分を大きく変更しなければ対応できないという問題があった。
【００２０】
そこで本発明は、局所的な組合せ回路の集中を避け、遅延値の分散化を行って全体の動作速度を向上させることが可能であり、さらに、各種の変更に対しても柔軟に対応することが可能で、処理速度が大きく変動しないシリアルデータ保持回路を提供することを目的としている。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、
シリアルデータを受信し、該シリアルデータに基づいて、所定のビット長のパラレルデータを生成して出力するシリアルデータ変換装置において、前記シリアルデータを前記所定のビット長のデータに加工して保持するシリアルデータ保持回路であって、
受信した前記シリアルデータを加工して前記所定のビット長の複数のデータを生成し、該複数のデータを独立して保持する第１の保持手段と、
この第１の保持手段によって生成された前記複数のデータを保持して、前記シリアルデータに対応する順序で順次出力する第２の保持手段と、
前記第１の保持手段に保持された前記複数のデータを、同時に前記第２の保持手段に対して転送する転送手段と、
を備えることを特徴としている。
【００２２】
この請求項１記載の発明によれば、シリアルデータを受信し、該シリアルデータに基づいて、所定のビット長のパラレルデータを生成して出力するシリアルデータ変換装置において、シリアルデータを所定のビット長のデータに加工して保持するシリアルデータ保持回路であって、第１の保持手段により、受信した前記シリアルデータを加工して所定のビット長の複数のデータを生成し、該複数のデータを独立して保持し、転送手段により、第１の保持手段に保持された複数のデータを同時に第２の保持手段に転送し、第２の保持手段により、第１の保持手段によって生成された複数のデータを保持して、シリアルデータに対応する順序で順次出力する。
【００２３】
従って、従来のように、受信したシリアルデータをそのまま保持し、出力する際に所定のビット長に加工する場合に比べて、複数のデータを同時に転送することが可能であるので、処理の高速化を図ることができる。また、第１の保持手段と第２の保持手段とを備え、第１の保持手段から第２の保持手段には複数のデータが同時に転送されるので、並列的な処理を行うことによって、局所的な組合わせ回路の集中が無く、遅延値が分散され、より効率よく処理を行うことができる。
【００２４】
請求項２記載の発明は、請求項１記載のシリアルデータ保持回路において、
前記第１の保持手段は、前記シリアルデータを受信している途中において、既に受信した部分を加工して前記所定のビット長のデータを生成することが可能であること、
を特徴としている。
【００２５】
この請求項２記載の発明によれば、請求項１記載のシリアルデータ保持回路において、第１の保持手段は、シリアルデータを受信している途中において、既に受信した部分を加工して、所定のビット長のデータを生成することが可能である。
【００２６】
従って、シリアルデータの全部分を受信して保持し、その後加工する場合に比べて、処理速度が向上し、効率よく処理を行うことができる。例えば、シリアルデータの末尾６ビットに記載された上記のＣＲＣ演算比較結果を参照する場合には、先にシリアルデータを加工し、生成したデータを第１の保持手段に保持しておき、ＣＲＣ演算比較結果を参照した後、すぐに第２の保持手段に転送することによって、シリアルデータをそのまま保持する場合に比べて、より効率よく処理を行うことができる。
【００２７】
請求項３記載の発明は、請求項１または２記載のシリアルデータ保持回路において、
前記第１の保持手段と、前記第２の保持手段とは、前記所定のビット長のデータをそれぞれ保持する複数のデータ保持手段を含んでなり、
前記第１の保持手段が有する前記複数のデータ保持手段と、前記第２の保持手段が有する前記複数のデータ保持手段とは、互いに対をなして１対１に接続されていて、
前記転送手段は、前記第１のデータ保持手段と前記第２のデータ保持手段との間で、互いに１対１に接続された前記データ保持手段の間において前記所定のビット長のデータを転送すること、
を特徴としている。
【００２８】
請求項３記載の発明によれば、請求項１または２記載のシリアルデータ保持回路において、第１の保持手段と、第２の保持手段とは、所定のビット長のデータをそれぞれ保持する複数のデータ保持手段を含んでなり、第１の保持手段が有する複数のデータ保持手段と、第２の保持手段が有する複数のデータ保持手段とは、互いに対をなして１対１に接続されていて、転送手段は、第１のデータ保持手段と第２のデータ保持手段との間で、互いに１対１に接続されたデータ保持手段の間において所定のビット長のデータを転送する。
【００２９】
従って、複数のデータ保持手段に保持されたデータを、複数の保持手段に対して転送するので、並列的な処理が可能であり、処理速度を向上させ、効率よく処理を行うことができる。
【００３０】
請求項４記載の発明は、請求項１、２または３記載のシリアルデータ保持回路において、
所定の時間毎に第１のクロック信号を発信する第１の発信手段と、
この第１の発信手段とは異なる時間毎に第２のクロック信号を発信する第２の発信手段と、
を更に備え、
前記第１の保持手段は、前記第１の発信手段によって発信される前記第１のクロック信号に同期して、前記シリアルデータを加工して前記複数のデータを生成して保持し、
前記転送手段は、前記第２の発信手段によって発信される前記第２のクロック信号に基づいて、前記第１の保持手段から前記第２の保持手段に対して同時に前記複数のデータを転送すること、
を特徴としている。
【００３１】
この請求項４記載の発明によれば、請求項１、２または３記載のシリアルデータ保持回路において、第１の発信手段により、所定の時間毎に第１のクロック信号を発信し、第２の発信手段により、第１の発信手段とは異なる時間毎に第２のクロック信号を発信し、第１の保持手段は、第１の発信手段によって発信される信号に同期してシリアルデータを加工して複数のデータを生成して保持し、転送手段は、第２の発信手段によって発信される信号に基づいて第１の保持手段から第２の保持手段に対して同時に複数のデータを転送する。
【００３２】
従って、例えば受信するシリアルデータのビット長等の変更が有った場合にも、回路構成を変更することなく、第１の発信手段及び第２の発信手段が信号を発信する周期を変更することによって対応が可能であり、高い柔軟性を有する回路を実現することができる。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態について、図１〜図３の図面を参照しながら説明する。
【００３４】
図１は、本発明の実施の形態としてのシリアルデータ保持回路の構成を示すブロック図である。この図１に示すように、シリアルデータ保持回路１は、バッファ制御回路２、バッファ回路３及び出力制御回路４によって構成される。また、図２は、図１に示すシリアルデータ保持回路１の各部の回路構成を示す図である。以下、図１及び図２に基づいて、構成を説明する。
【００３５】
尚、以下に述べる実施の形態においては、入力されるデータは、１ビットのパルス信号であるフレームパルス１２と、フレームパルス１２に続いて受信された３２ビットのシリアルデータである入力データ１１とによって１フレームが構成されるデータとする。
【００３６】
バッファ制御回路２は、カウンタ２Ａ及びレジスタ２Ｃ，２Ｄによって構成され、このバッファ制御回路２には外部からフレームパルス１２と、クロック信号１３とが入力され、バッファ回路３に対して信号１４を出力し、出力制御回路４に対しては信号１５を出力する。
【００３７】
カウンタ２Ａは、フレームパルス１２がリセット入力端子に入力されることによってリセットされ、クロック信号１３に同期して「０００００」から「１１１１１」までの５値（３２ビット）のカウントを実行するカウンタである。このカウンタ２Ａは、信号２３，２２，２１に「０」または「１」を出力することによって、カウント値の下３桁、即ち「０００」から「１１１」までのカウント値を随時ゲート２８に対して出力する。例えば、信号２３に「１」、信号２２に「０」、信号２１に「０」が出力された場合には、カウント値の下３桁は「１００」である。
【００３８】
ゲート２Ｂは、カウンタ２Ａから入力される信号２３，２２，２１の論理和をとって、レジスタ２Ｃに対して信号２４として出力するゲート素子であり、カウンタ２Ａから入力された信号２３，２２，２１が全て「１」の場合、即ちカウンタ２Ａのカウント値が「１１１」に達した場合に、信号２４に「１」を出力する。尚、カウンタ２Ａのカウント値がその他の値である場合には、信号２４には「０」が出力される。
【００３９】
従って、カウンタ２Ａのカウント値の下３桁が「１１１」となる場合に、ゲート２Ｂから信号２４に「２」が出力されるので、信号２４には８ビット毎に「１」が出力される。
【００４０】
一方、カウンタ２Ａは５値（３２ビット）のカウンタであるので、カウント値が「１１１１１」に達する毎に、即ち、フレームパルス１２が入力されてから３２ビット毎に、信号２５がレジスタ２Ｄのデータ入力端子に出力される。
【００４１】
レジスタ２Ｃは、そのデータ入力端子にゲート２Ｂから入力される信号２４のデータを保持し、そのデータを、クロック信号１３に同期して、レジスタ３Ｂ，３Ｃ，３Ｄのイネーブル信号入力端子に信号１４として出力する。即ち、レジスタ２Ｃは、ゲート２Ｂから入力された信号２４を、１ビット遅れて信号１４として出力する。
【００４２】
レジスタ２Ｄは、データ入力端子にカウンタ２Ａから入力される信号２５のデータを保持し、クロック信号１３に同期して（即ち、信号２５から１ビット遅れて）、レジスタ３Ｅのイネーブル信号入力端子、レジスタ３Ｆ，３Ｇ，３Ｈのロード入力端子及び出力制御回路４に対して信号１５を出力する。
【００４３】
出力制御回路４は、レジスタ４Ａ及びカウンタ４Ｂによって構成される。レジスタ４Ａは、バッファ制御回路２内のレジスタ２Ｄからセット入力端子に入力される信号１５によってセットされ、クロック信号１３に同期して、信号１６をカウンタ４Ｂ及びバッファ回路３に対して出力する。また、レジスタ４Ａのリセット入力端子には、カウンタ４Ｂから信号４２が入力される。
【００４４】
カウンタ４Ｂは、レジスタ４Ａから信号１６がイネーブル信号入力端子に入力されることによって、クロック信号１３に同期してカウントを開始する２値（４ビット）のカウンタであり、カウント値が「１１」に達すると信号４２をレジスタ４Ａのリセット入力端子に対して出力し、レジスタ４Ａをリセットする。
【００４５】
従って、出力制御回路４によれば、信号１５が入力されてから、カウンタ４Ｂのカウント値が「１１」となってレジスタ４Ａに信号４２が入力されるまでの４ビットの間、レジスタ４Ａより連続して信号１６が出力される。
【００４６】
バッファ回路３は、第１バッファ部３０１と、第２バッファ部とによって構成され、第１バッファ部３０１は、シフトレジスタ３Ａ及びレジスタ３Ｂ，３Ｃ，３Ｄによって構成され、第２バッファ部３０２は、レジスタ３Ｅ，３Ｆ，３Ｇ，３Ｈによって構成される。
【００４７】
シフトレジスタ３Ａは、３２ビットのシリアルデータである入力データ１１が入力されると、このデータを８ビットに分割してパラレル変換データに変換し、シフトさせる８ビットのシフトレジスタである。得られたパラレル変換データは、パラレル変換データ３１としてレジスタ３Ｂのデータ入力端子及び第２バッファ部３０２のレジスタ３Ｅのデータ入力端子に対して出力される。
【００４８】
レジスタ３Ｂ，３Ｃ，３Ｄは、何れも８ビットのレジスタであり、データ入力端子に入力された信号のデータを保持して、イネーブル信号入力端子に入力される信号１４が「１」のとき、クロック入力端子に入力されるクロック信号１３に同期して、保持している８ビットのデータを出力する。
【００４９】
レジスタ３Ｂは、シフトレジスタ３Ａからパラレル変換データ３１として入力されたデータのうち８ビットを保持し、レジスタ３Ｃ及び第２バッファ部３０２のレジスタ３Ｆのデータ入力端子に信号３２として出力する。レジスタ３Ｃは、信号３２によって入力された８ビットのデータを信号３３としてレジスタ３Ｄ及びレジスタ３Ｇのデータ入力端子に出力する。同様に、レジスタ３Ｄは、信号３３によって入力された８ビットのデータを信号３４として第２バッファ部のレジスタ３Ｈのデータ入力端子に出力する。これらのレジスタ３Ｂ，３Ｃ，３Ｄによるデータの出力は、上記のカウンタ２Ａ、ゲート２Ｂ及びレジスタ２Ｃによって８ビット毎に出力される信号１４がイネーブル信号入力端子に入力されたときに実行される。
【００５０】
第２バッファ部３０２の各レジスタ３Ｅ，３Ｆ，３Ｇ，３Ｈのデータ入力端子には、前述のように、第１バッファ部のシフトレジスタ３Ａ及びレジスタ３Ｂ，３Ｃ，３Ｄから出力されるパラレル変換データ３１及び信号３２，３３，３４がそれぞれ入力される。そして、レジスタ３Ｅは、イネーブル信号入力端子にレジスタ４Ａから３２ビット毎に入力される信号１６が「１」のときに、シフトレジスタ３Ａからデータ入力端子に入力されるパラレル変換データ３１のデータを、信号３５としてレジスタ３Ｆに出力する。
【００５１】
また、レジスタ３Ｆ，３Ｇ，３Ｈは、ロード信号入力端子に信号１５のパルスが入力されると、それぞれデータ入力端子に入力されるデータを保持し、イネーブル信号入力端子に信号１６が入力されると該データを出力する。
【００５２】
即ち、第１バッファ部３０１より第２バッファ部３０２に転送されたパラレル変換データ３１及び信号３２，３３，３４は、レジスタ３Ｅからレジスタ３Ｆへ、レジスタ３Ｆからレジスタ３Ｇへ、レジスタ３Ｇからレジスタ３Ｈへと転送される。そして、レジスタ３Ｈから信号１７として、シリアルデータ保持回路１の外部へと出力される。
【００５３】
図３は、シリアルデータ保持回路１の動作を示すタイミングチャートであり、この図３において、（１）は入力データ１１、（２）はフレームパルス１２、（３）はクロック信号１３、（４）はパラレル変換データ３１、（５）は信号３２、（６）は信号３３、（７）は信号３４、（８）は信号２１、（９）は信号２２、（１０）は信号２３、（１１）は信号２４、（１２）は信号２５、（１３）は信号１４、（１４）は信号１５、（１５）は信号１６、（１６）は信号４２、（１７）は信号３５、（１８）は信号３６、（１９）は信号３７、（２０）は信号１７を示す。
【００５４】
また、図中、Ｔ１で示す期間は、入力データ１１の１フレーム（３２ビット）を示し、Ｔ２で示す期間は、このシリアルデータ保持回路１に接続された周辺機器に対して８ビットのパラレル変換データの出力を行っている期間である。Ｔ３は、入力データ１１を８ビット毎に区切った期間である。
【００５５】
先ず、フレームパルス１２が入力されると、このフレームパルス１２に続いてシリアルデータである入力データ１１（３２ビット）が入力される。すると、シフトレジスタ３Ａはクロック信号１３に同期して入力データ１１をパラレル変換データに変換し、入力データ１１の入力から１ビット遅れてパラレル変換データ３１を出力する。
【００５６】
一方、カウンタ２Ａは、フレームパルス１２の入力によってカウントを開始し、信号２３，２２，２１は、それぞれ「０」と「１」とに変化して、順次「０，０，０」，「０，１，１」，…のように、期間Ｔ１の間、３値のデータとしてカウンタ２Ａのカウント値を伝達する。
【００５７】
そして、カウンタ２Ａのカウント値が「１１１」に達すると、ゲート２Ｂより信号２４に「１」が出力され、レジスタ２Ｃによって、信号２４より１ビット遅れて信号１４に「１」が出力される。この信号１４はレジスタ３Ｂ，３Ｃ，３Ｄのイネーブル信号入力端子に入力され、レジスタ３Ｂ，３Ｃ，３Ｄはクロック信号１３に同期して信号３２，３３，３４の出力を開始する。
【００５８】
即ち、先ず、入力データ１２は、シフトレジスタ３Ａにおいてパラレル変換データに変換され、シフトレジスタ３Ａ内に保持される。そして、シフトレジスタ３Ａから８ビットで１まとまりとなったパラレル変換データ３１がレジスタ３Ｂに入力され、保持される（時刻Ａ）。また、この８ビットのパラレル変換データは、第２バッファ部のレジスタ３Ｅにも入力され、保持される。
【００５９】
その後、８ビットが経過すると、信号１４にパルスが出力され、レジスタ３Ｂに保持されていた先頭の８ビットのデータはレジスタ３Ｃに転送され、さらに、シフトレジスタ３Ａに保持されていた２番目の８ビットのデータがレジスタ３Ｂ及びレジスタ３Ｅに転送される。
【００６０】
更に８ビット経過すると、再度、信号１４にパルス信号が出力され、レジスタ３Ｃに保持されていた先頭８ビットのデータはレジスタ３Ｄへ、レジスタ３Ｂに保持されていた２番目の８ビットのデータはレジスタ３Ｃへ、レジスタ３Ａからは３番目の８ビットのデータがレジスタ３Ｂ及びレジスタ３Ｅへ転送される。
【００６１】
そして、信号１４にパルス信号が出力されると、同時にカウンタ２５のカウント値が「１１１１１」に達することによって、信号１５に１ビット幅のパルス信号が出力されることによって（時刻Ｂ）、レジスタ３Ｅのイネーブル信号入力端子及びレジスタ３Ｆ，３Ｇ，３Ｈのロード信号入力端子にパルス信号が入力され、第１バッファ部３０１の各レジスタから第２バッファ部の各レジスタにデータが転送される。
【００６２】
即ち、レジスタ３Ｄから先頭８ビットのデータがレジスタ３Ｈへ転送され、レジスタ３Ｃからは２番目の８ビットのデータがレジスタ３Ｄ及びレジスタ３Ｇに転送され、レジスタ３Ｂから３番目の８ビットのデータがレジスタ３Ｃ及びレジスタ３Ｆに転送され、レジスタ３Ａからは４番目の８ビットのデータがレジスタ３Ｂ及びレジスタ３Ｅに転送される。
【００６３】
従って、時刻Ｂにおいては、レジスタ３Ａによって８ビットデータ×４のパラレル変換データの内、先頭の８ビットデータはレジスタ３Ｈに、２番目の８ビットデータはレジスタ３Ｄ，３Ｇに、３番目の８ビットデータはレジスタ３Ｃ，３Ｆに、４番目の８ビットデータはレジスタ３Ｂ，３Ｅに保持されている。従って、時刻Ｂの１ビット後に信号１６に「１」が出力され、レジスタ３Ｆ，３Ｇ，３Ｈのイネーブル信号入力端子に入力されると、各レジスタに３Ｆ，３Ｇ，３Ｈ保持されたデータが順次転送されるとともに、レジスタ３Ｈからは、先頭の８ビットデータ、２番目の８ビットデータ、…の順に、８ビットで１まとまりのデータが出力される。
【００６４】
従って、図６に示す期間Ｔ２の間に、信号１７によってパラレル変換データが８ビット毎に、接続された周辺機器に対して出力される。
【００６５】
以上のように、本発明の実施の形態であるシリアルデータ保持回路１によれば、バッファ回路３内に備えるシフトレジスタ３Ａによって、３２ビットで１フレームを構成するシリアルデータをパラレル変換データに変換し、このパラレル変換データを８ビット毎にレジスタ３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈによって順次転送し、並列して保持し、信号１７として８ビット毎に出力するので、ごく一部の回路において集中的に処理を実行する場合に比べ、レジスタによる遅延値が集中することがないので、シリアルデータ保持回路１全体の遅延値を増大させることがない。これによって、遅延値の増大による無駄を省き、効率よくシリアルデータをパラレルデータに変換することができる。
【００６６】
また、異なるビット長のシリアルデータを扱う場合にも、バッファ回路３内の構成を大きく変更する必要はなく、バッファ制御回路２や、出力制御回路４において、例えば信号１６にパルス信号を出力するタイミング等の調整を行うことによって対応することが可能である。
【００６７】
なお、上記実施の形態のシリアルデータ保持回路１において、入力されるデータは３２ビットで１フレームを構成するものであるとし、このデータを８ビットのパラレル変換データに変換して出力するものとしたが、例えば、マルチプレクサ等の回路を内部に備え、複数のデータバスを介してパラレルデータを出力する構成としてもよく、また、データのビット長についても、上記のように変更可能であり、その他、細部の構成についても、本発明の趣旨を逸脱しない範囲において、適宜変更可能である。
【００６８】
【発明の効果】
請求項１記載の発明によれば、従来のように、受信したシリアルデータをそのまま保持し、出力する際に所定のビット長に加工する場合に比べて、複数のデータを同時に転送することが可能であるので、処理の高速化を図ることができる。また、並列的な処理を行うことによって、局所的な組合わせ回路の集中が無く、遅延値が分散され、より効率よく処理を行うことができる。
【００６９】
請求項２記載の発明によれば、シリアルデータの全部分を受信して保持し、その後加工する場合に比べて、処理速度が向上し、効率よく処理を行うことができる。例えば、シリアルデータの末尾６ビットに記載された上記のＣＲＣ演算比較結果を参照する場合には、先にシリアルデータを加工し、生成したデータを第１の保持手段に保持しておき、ＣＲＣ演算比較結果を参照した後、すぐに第２の保持手段に転送することによって、シリアルデータをそのまま保持する場合に比べて、より効率よく処理を行うことができる。
【００７０】
請求項３記載の発明によれば、複数のデータ保持手段に保持されたデータを、複数の保持手段に対して転送するので、並列的な処理が可能であり、処理速度を向上させ、効率よく処理を行うことができる。
【００７１】
請求項４記載の発明によれば、各種の変更が有った場合にも、回路構成を変更することなく、第１の発信手段及び第２の発信手段が信号を発信する周期を変更することによって対応が可能であり、高い柔軟性を有する回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態としてのシリアルデータ保持回路の構成を示すブロック図である。
【図２】図１のシリアルデータ保持回路の回路構成を示す回路図である。
【図３】図１のシリアルデータ保持回路を構成する各部の動作を示すタイミングチャートである。
【図４】従来のシリアルデータ保持回路の構成の一例を示すブロック図である。
【図５】図４のシリアルデータ保持回路の回路構成を示す回路図である。
【図６】図４のシリアルデータ保持回路を構成する各部の動作を示すタイミングチャートである。
【符号の説明】
１シリアルデータ保持回路
２バッファ制御回路
２Ａカウンタ
２Ｂゲート
２Ｃ，２Ｄレジスタ
３バッファ回路
３Ａシフトレジスタ
３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈ
レジスタ
４出力制御回路
４Ａレジスタ
４Ｂカウンタ[0001]
BACKGROUND OF THE INVENTION
The present invention retains input serial data in a data communication receiving apparatus that can receive serial data, convert it into parallel data, hold and store the contents, and pass the data as parallel data to a peripheral device. The present invention relates to a serial data holding circuit.
[0002]
[Prior art]
In general, when data is transmitted and received between electronic devices, data is exchanged by a serial transmission method. On the other hand, when data is read or stored in an electronic device, data is often exchanged by a parallel transmission method between each part of the electronic device. In some cases, data is transmitted / received to / from a peripheral device connected to an electronic device using a parallel transmission method. For this reason, electronic devices on the receiving side of data communication often include a device that converts data received by a serial transmission method into a parallel method.
[0003]
In such an apparatus for converting serial data, a serial data holding circuit is provided to divide, for example, 32-bit serial data into four pieces of serial data and hold the serial data in units of 8 bits. Therefore, it can be easily converted into parallel data thereafter.
[0004]
FIG. 4 is a block diagram showing a configuration of a serial data holding circuit 10 as an example of a serial data holding circuit conventionally used in the apparatus for converting serial data as described above. Note that the data holding circuit 10 shown in FIG. 4 receives serial data of 8 bits × 4 (32 bits), and the received data includes a frame pulse 82 which is a 1-bit pulse and the frame pulse. It is composed of 8 bits × 4 = 32 bits of serial data starting from 82.
[0005]
In FIG. 4, the serial data holding circuit 10 includes a buffer control circuit 5, a buffer circuit 6, and an output control circuit 7. When the frame pulse 82 and the clock signal 83 are input, the buffer control circuit 5 outputs a signal 85 based on these signals. Input data 81, a signal 85 and a clock signal 83 are input to the buffer circuit 6, and the input data 81 is temporarily held by the buffer circuit 6 and a signal 18 is output. The output control circuit 7 receives the signal 88, the signal 85, and the clock signal 83 and outputs a signal 87.
[0006]
FIG. 5 is a circuit diagram showing an internal configuration of each part of the serial data holding circuit 10. As shown in the figure, the buffer control circuit 5 includes a counter 5A and a register 5B. The counter 5A is a 5-bit counter, is reset when the frame pulse 82 is input, and executes a count from “00000” to “11111”. When the count value reaches “11111”, the signal 51 is output to the register 5B. A clock signal 83 is input to the register 5B together with the signal 51. The signal 51 is output as a signal 85 with a delay of 1 bit in synchronization with the clock signal 83.
[0007]
The buffer circuit 6 includes a shift register 6A and a register 6B. When the input data 81 is input, the shift register 6A shifts the input data 81 to convert it into 32-bit parallel conversion data 61, and outputs the parallel conversion data to the register 6B. The register 6B holds the data of the input signal 85 and outputs it as a signal 88.
[0008]
In general, in the remote control interface (TC-IF), the validity of serial reception data transmitted by 256 bits of 8 bits × 32 starting from a frame pulse is determined, and the data is taken in and discarded. That is, processing is performed in which valid data is passed to the peripheral device and invalid data is not passed. As a determination condition for this determination, a CRC (Cyclic Redundancy Check) calculation comparison result may be included. This CRC is performed on the entire data received after all the data is received. The CRC operation comparison result is added to the last 6 bits of the data. For this reason, in order to perform data determination, it is necessary to capture all data for one frame once. In addition, when data is received, there is a possibility that the received data is further continuous, and it is necessary to perform serial-parallel conversion and capture data holding. Therefore, the buffer circuit 6 shown in FIG. And a register 6B for holding captured data.
[0009]
The output control circuit 7 includes a register 7A, a counter 7B, and a selector 7C. The register 7A is set when the signal 85 is input from the buffer control circuit 5 to the set input terminal, and outputs the signal 71 to the counter 7B. Further, the signal 74 is input from the counter 7B to the reset input of the register 7A, and the input of the signal 74 causes the output of the signal 71 to be “0”.
[0010]
The counter 7B starts a binary count (“00” to “11”) when the signal 71 input from the register 7A becomes “1”. When the count value reaches “11”, the signal 74 is output to the reset input terminal of the register 7A to reset the register 7A. As a result, the signal 71 becomes “0” and the counter 7B stops counting. Further, the counter 7B outputs a binary count value to the selector 7C as needed by outputting “0” or “1” to the signal 72 and the signal 73. For example, when the count value is “10”, “1” is output to the signal 73 and “0” is output to the signal 72.
[0011]
The selector 7C is a 4to1 selector that extracts and outputs 8-bit data designated from 32-bit data. Based on the count values input from the counter 7B by the signals 73 and 72 in the 32-bit signal 88 input from the buffer 6, 7 to 0 bits when the count value is “00” and 15 for “01”. 8 bits, 23 to 16 bits for “10”, and 31 to 24 bits for “11” are selected, and the 8-bit data is output as a signal 87 to the peripheral device.
[0012]
FIG. 6 is a timing chart showing the operation of the serial data holding circuit 10. In the figure, (1) indicates input data 81, (2) indicates a frame pulse 82, and (3) indicates a clock signal 83. (4) shows the signal 61, (5) shows the signal 51, (6) shows the signal 85, and (7) shows the signal 88. (8) shows the signal 71, (9) and (10) show the signals 72 and 73 of the counter 7B, (11) shows the output signal 74 of the counter 7B, and (12) shows the signal 17, respectively. Yes. In the figure, T1 indicates a period during which data for one frame is received, and T2 indicates a period during which data is output from the serial data holding circuit 10 to the peripheral device.
[0013]
As shown in FIG. 6, when 32-bit input data 81 is input to the serial data holding circuit 10 following the frame pulse 82, the shift register 6A in the buffer circuit 6 causes the register 6B to Parallel conversion data is output as a signal 61.
[0014]
Thereafter, the reception of the 32-bit input data 81 ends after the period T1 has elapsed, the count value of the counter 5A in the buffer control circuit 5 reaches “11111”, the signal 51 is output to the register 5B, and the register A signal 85 is output with a delay of 1 bit from 5B.
[0015]
The signal 85 output from the register 5B is input to the enable signal input terminal of the register 6B. At time C, the data of the signal 61 output from the shift register 6A and held in the register 6B is output as the signal 88.
[0016]
The register 7A in the output control circuit 7 is set by the signal 85 output from the register 5B and the signal 71 is output. The counter 7B starts counting by the input of the signal 71. The count values “00”, “01”, “10”, and “11” are output by the signal 72 and the signal 73 during the period T2 after the counter 7B starts counting. Thereafter, in the period T2, 8 bits are selected from the parallel conversion data (32 bits) from the selector 7C according to the count value, and sequentially output as the signal 87.
[0017]
[Problems to be solved by the invention]
However, in the conventional serial data holding circuit 10, as shown in FIGS. 4 and 5, since a large portion of the combinational circuit is concentrated on the selector 7 </ b> C of the output control circuit 7, the delay of that portion is delayed. There was a problem that the value increased.
[0018]
That is, the process of extracting and outputting 32-bit parallel conversion data every 8 bits is executed only by the selector 7C. Since the operation speed of the entire circuit in the synchronous circuit is determined by the delay value of the portion with the largest delay value, if the processing speed is reduced due to the processing concentrated on a part having a complicated circuit configuration, the overall operation speed is reduced. It will be reduced. For this reason, performing the process of converting 32-bit data into a plurality of 8-bit data in order using only the selector 7C may cause a reduction in efficiency.
[0019]
Further, when changing the configuration of the entire data, there is a problem that it cannot be dealt with unless the selector 7C is largely changed.
[0020]
Therefore, the present invention can improve the overall operation speed by avoiding local concentration of combinational circuits, distributing delay values, and flexibly responding to various changes. An object of the present invention is to provide a serial data holding circuit which can be processed and whose processing speed does not vary greatly.
[0021]
[Means for Solving the Problems]
In order to solve the above problem, the invention according to claim 1
A serial data converter that receives serial data, generates parallel data of a predetermined bit length based on the serial data, and outputs the parallel data. The serial data is processed into the data of the predetermined bit length and retained. A data holding circuit,
First holding means for processing the received serial data to generate a plurality of data of the predetermined bit length, and independently holding the plurality of data;
Second holding means for holding the plurality of data generated by the first holding means and sequentially outputting them in an order corresponding to the serial data;
Transfer means for simultaneously transferring the plurality of data held in the first holding means to the second holding means;
It is characterized by having.
[0022]
According to the first aspect of the present invention, in a serial data conversion device that receives serial data, generates parallel data having a predetermined bit length based on the serial data, and outputs the parallel data, the serial data is converted into a predetermined bit length. A serial data holding circuit that processes and holds the data into a plurality of data, wherein the first holding means processes the received serial data to generate a plurality of data of a predetermined bit length, and the plurality of data are independently The plurality of data held in the first holding means are simultaneously transferred to the second holding means by the transfer means, and the plurality of data generated by the first holding means are transferred by the second holding means. The data is held and sequentially output in the order corresponding to the serial data.
[0023]
Therefore, compared to the case where the received serial data is held as it is and processed into a predetermined bit length at the time of output, a plurality of data can be transferred simultaneously, so that the processing speed is increased. Can be achieved. In addition, since the first holding means and the second holding means are provided, and a plurality of data are simultaneously transferred from the first holding means to the second holding means, it is possible to perform local processing by performing parallel processing. There is no concentration of combinational circuits, delay values are distributed, and processing can be performed more efficiently.
[0024]
The invention according to claim 2 is the serial data holding circuit according to claim 1,
The first holding unit is capable of processing the already received part and generating the data of the predetermined bit length while receiving the serial data.
It is characterized by.
[0025]
According to the second aspect of the present invention, in the serial data holding circuit according to the first aspect, the first holding means processes the already received portion in the middle of receiving the serial data to obtain a predetermined data. Bit length data can be generated.
[0026]
Therefore, the processing speed is improved and processing can be performed efficiently as compared with the case where all the serial data is received and held and then processed. For example, when referring to the CRC calculation comparison result described in the last 6 bits of the serial data, the serial data is first processed and the generated data is held in the first holding means, and the CRC calculation is performed. By referring to the comparison result and immediately transferring it to the second holding means, the processing can be performed more efficiently than when the serial data is held as it is.
[0027]
The invention according to claim 3 is the serial data holding circuit according to claim 1 or 2,
The first holding means and the second holding means include a plurality of data holding means for holding data of the predetermined bit length,
The plurality of data holding units included in the first holding unit and the plurality of data holding units included in the second holding unit are connected to each other in a one-to-one relationship.
The transfer unit transfers the data having the predetermined bit length between the first data holding unit and the second data holding unit between the data holding units connected to each other on a one-to-one basis. thing,
It is characterized by.
[0028]
According to a third aspect of the present invention, in the serial data holding circuit according to the first or second aspect, the first holding means and the second holding means are a plurality of pieces of data each holding predetermined bit length data. A plurality of data holding means included in the first holding means and a plurality of data holding means included in the second holding means are connected to each other in a one-to-one manner. The transfer unit transfers data having a predetermined bit length between the first data holding unit and the second data holding unit between the data holding units connected one-to-one.
[0029]
Therefore, since the data held in the plurality of data holding means is transferred to the plurality of holding means, parallel processing is possible, processing speed can be improved, and processing can be performed efficiently.
[0030]
The invention according to claim 4 is the serial data holding circuit according to claim 1, 2, or 3,
First transmitting means for transmitting a first clock signal at predetermined time intervals;
Second transmission means for transmitting the second clock signal at different times from the first transmission means;
Further comprising
The first holding unit generates and holds the plurality of data by processing the serial data in synchronization with the first clock signal transmitted by the first transmission unit,
The transfer means transfers the plurality of data simultaneously from the first holding means to the second holding means based on the second clock signal transmitted by the second transmitting means. ,
It is characterized by.
[0031]
According to the fourth aspect of the present invention, in the serial data holding circuit according to the first, second, or third aspect, the first clock signal is transmitted every predetermined time by the first transmission means, and the second data The transmission means transmits the second clock signal at a time different from that of the first transmission means, and the first holding means processes the serial data in synchronization with the signal transmitted by the first transmission means. The plurality of data is generated and held, and the transfer means transfers the plurality of data simultaneously from the first holding means to the second holding means based on the signal transmitted by the second transmitting means.
[0032]
Therefore, for example, even when there is a change in the bit length of serial data to be received, the cycle at which the first transmission unit and the second transmission unit transmit signals is changed without changing the circuit configuration. Therefore, a circuit with high flexibility can be realized.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to FIGS.
[0034]
FIG. 1 is a block diagram showing a configuration of a serial data holding circuit as an embodiment of the present invention. As shown in FIG. 1, the serial data holding circuit 1 includes a buffer control circuit 2, a buffer circuit 3, and an output control circuit 4. FIG. 2 is a diagram showing a circuit configuration of each part of the serial data holding circuit 1 shown in FIG. Hereinafter, the configuration will be described with reference to FIGS. 1 and 2.
[0035]
In the embodiment described below, input data is composed of a frame pulse 12 that is a 1-bit pulse signal and input data 11 that is 32-bit serial data received following the frame pulse 12. It is assumed that data constitutes one frame.
[0036]
The buffer control circuit 2 includes a counter 2A and registers 2C and 2D. The frame control circuit 2 receives a frame pulse 12 and a clock signal 13 from the outside, and outputs a signal 14 to the buffer circuit 3. The signal 15 is output to the output control circuit 4.
[0037]
The counter 2 </ b> A is a counter that is reset when the frame pulse 12 is input to the reset input terminal, and performs counting of five values (32 bits) from “00000” to “11111” in synchronization with the clock signal 13. . The counter 2A outputs “0” or “1” to the signals 23, 22, 21 to thereby output the last three digits of the count value, that is, the count value from “000” to “111” to the gate 28 as needed. Output. For example, when “1” is output as the signal 23, “0” is output as the signal 22, and “0” is output as the signal 21, the last three digits of the count value are “100”.
[0038]
The gate 2B is a gate element that takes the logical sum of the signals 23, 22, and 21 input from the counter 2A and outputs the logical sum to the register 2C as the signal 24. The signals 23, 22, and 21 input from the counter 2A. Are all “1”, that is, when the count value of the counter 2A reaches “111”, “1” is output to the signal 24. If the count value of the counter 2A is any other value, “0” is output to the signal 24.
[0039]
Therefore, when the last three digits of the count value of the counter 2A are “111”, “2” is output from the gate 2B to the signal 24, and therefore “1” is output to the signal 24 every 8 bits. .
[0040]
On the other hand, since the counter 2A is a 5-value (32-bit) counter, every time the count value reaches “11111”, that is, every 32 bits after the frame pulse 12 is input, the signal 25 is the data in the register 2D. Output to the input terminal.
[0041]
The register 2C holds the data of the signal 24 input from the gate 2B at its data input terminal, and the data is synchronized with the clock signal 13 as the signal 14 at the enable signal input terminals of the registers 3B, 3C, 3D. Output. That is, the register 2C outputs the signal 24 input from the gate 2B as the signal 14 with a delay of 1 bit.
[0042]
The register 2D holds the data of the signal 25 input from the counter 2A at the data input terminal, and synchronizes with the clock signal 13 (that is, 1 bit behind the signal 25) to enable the enable signal input terminal of the register 3E, the register The signal 15 is output to the load input terminals 3F, 3G, and 3H and the output control circuit 4.
[0043]
The output control circuit 4 includes a register 4A and a counter 4B. The register 4A is set by a signal 15 input to the set input terminal from the register 2D in the buffer control circuit 2, and outputs a signal 16 to the counter 4B and the buffer circuit 3 in synchronization with the clock signal 13. The signal 42 is input from the counter 4B to the reset input terminal of the register 4A.
[0044]
The counter 4B is a binary (4-bit) counter that starts counting in synchronization with the clock signal 13 when the signal 16 from the register 4A is input to the enable signal input terminal, and the count value is set to “11”. When it reaches, the signal 42 is output to the reset input terminal of the register 4A to reset the register 4A.
[0045]
Therefore, according to the output control circuit 4, after the signal 15 is input, the count value of the counter 4B becomes “11” and the signal 42 is input to the register 4A for 4 bits. Then, the signal 16 is output.
[0046]
The buffer circuit 3 includes a first buffer unit 301 and a second buffer unit. The first buffer unit 301 includes a shift register 3A and registers 3B, 3C, and 3D, and the second buffer unit 302 includes a register It is composed of 3E, 3F, 3G, 3H.
[0047]
The shift register 3A is an 8-bit shift register that, when input data 11 that is 32-bit serial data is input, divides the data into 8 bits, converts the data into parallel conversion data, and shifts the data. The obtained parallel conversion data is output as parallel conversion data 31 to the data input terminal of the register 3B and the data input terminal of the register 3E of the second buffer unit 302.
[0048]
Each of the registers 3B, 3C, and 3D is an 8-bit register, holds data of a signal input to the data input terminal, and clocks when the signal 14 input to the enable signal input terminal is “1”. The held 8-bit data is output in synchronization with the clock signal 13 input to the input terminal.
[0049]
The register 3B holds 8 bits of the data input as the parallel conversion data 31 from the shift register 3A, and outputs it as a signal 32 to the data input terminals of the register 3C and the register 3F of the second buffer unit 302. The register 3C outputs the 8-bit data input by the signal 32 as a signal 33 to the data input terminals of the register 3D and the register 3G. Similarly, the register 3D outputs the 8-bit data input by the signal 33 as the signal 34 to the data input terminal of the register 3H of the second buffer unit. The data output by these registers 3B, 3C, 3D is executed when the signal 14 output every 8 bits by the counter 2A, the gate 2B and the register 2C is input to the enable signal input terminal.
[0050]
As described above, the parallel conversion data 31 output from the shift register 3A and the registers 3B, 3C, and 3D of the first buffer unit is input to the data input terminals of the registers 3E, 3F, 3G, and 3H of the second buffer unit 302, respectively. And signals 32, 33, and 34 are input, respectively. Then, when the signal 16 input every 32 bits from the register 4A to the enable signal input terminal is “1”, the register 3E receives the data of the parallel conversion data 31 input from the shift register 3A to the data input terminal. The signal 35 is output to the register 3F.
[0051]
The registers 3F, 3G, and 3H hold the data input to the data input terminals when the pulse of the signal 15 is input to the load signal input terminal, and the signals 16 are input to the enable signal input terminal. The data is output.
[0052]
That is, the parallel conversion data 31 and the signals 32, 33, and 34 transferred from the first buffer unit 301 to the second buffer unit 302 are transferred from the register 3E to the register 3F, from the register 3F to the register 3G, and from the register 3G to the register 3H. And transferred. Then, the signal 3 is output from the register 3H to the outside of the serial data holding circuit 1.
[0053]
3 is a timing chart showing the operation of the serial data holding circuit 1. In FIG. 3, (1) is input data 11, (2) is a frame pulse 12, (3) is a clock signal 13, (4). Is parallel conversion data 31, (5) is signal 32, (6) is signal 33, (7) is signal 34, (8) is signal 21, (9) is signal 22, (10) is signal 23, (11 ) Is signal 24, (12) is signal 25, (13) is signal 14, (14) is signal 15, (15) is signal 16, (16) is signal 42, (17) is signal 35, (18) Indicates a signal 36, (19) indicates a signal 37, and (20) indicates a signal 17.
[0054]
In the figure, a period indicated by T1 indicates one frame (32 bits) of the input data 11, and a period indicated by T2 is an 8-bit parallel conversion for peripheral devices connected to the serial data holding circuit 1. This is the period during which data is output. T3 is a period in which the input data 11 is divided every 8 bits.
[0055]
First, when a frame pulse 12 is input, input data 11 (32 bits) as serial data is input following the frame pulse 12. Then, the shift register 3A converts the input data 11 into parallel conversion data in synchronization with the clock signal 13, and outputs the parallel conversion data 31 with a delay of 1 bit from the input of the input data 11.
[0056]
On the other hand, the counter 2A starts counting in response to the input of the frame pulse 12, and the signals 23, 22, and 21 change to “0” and “1”, respectively, and sequentially change to “0, 0, 0”, “0”. , 1, 1 ”,..., During the period T1, the count value of the counter 2A is transmitted as ternary data.
[0057]
When the count value of the counter 2A reaches “111”, “1” is output to the signal 24 from the gate 2B, and “1” is output to the signal 14 by 1 bit later than the signal 24 by the register 2C. This signal 14 is input to the enable signal input terminals of the registers 3B, 3C, and 3D, and the registers 3B, 3C, and 3D start outputting signals 32, 33, and 34 in synchronization with the clock signal 13.
[0058]
That is, first, the input data 12 is converted into parallel conversion data in the shift register 3A and held in the shift register 3A. Then, the parallel conversion data 31 that is grouped by 8 bits from the shift register 3A is input to the register 3B and held (time A). The 8-bit parallel conversion data is also input to and held in the register 3E of the second buffer unit.
[0059]
Thereafter, when 8 bits have elapsed, a pulse is output to the signal 14, the first 8 bits of data held in the register 3B are transferred to the register 3C, and further, the second 8 bits held in the shift register 3A. Bit data is transferred to the registers 3B and 3E.
[0060]
When another 8 bits have elapsed, a pulse signal is output to the signal 14 again, the first 8 bits of data held in the register 3C are transferred to the register 3D, and the second 8 bits of data held in the register 3B are transferred to the register 3B. 3C, the third 8-bit data is transferred from the register 3A to the register 3B and the register 3E.
[0061]
When a pulse signal is output as the signal 14, the count value of the counter 25 reaches “11111” at the same time, and a 1-bit width pulse signal is output as the signal 15 (time B). The enable signal input terminal and the load signal input terminals of the registers 3F, 3G, and 3H are input with pulse signals, and data is transferred from each register of the first buffer unit 301 to each register of the second buffer unit.
[0062]
That is, the first 8-bit data is transferred from the register 3D to the register 3H, the second 8-bit data is transferred from the register 3C to the registers 3D and 3G, and the third 8-bit data is transferred from the register 3B to the register 3H. 3C and the register 3F are transferred, and the fourth 8-bit data is transferred from the register 3A to the register 3B and the register 3E.
[0063]
Therefore, at time B, among the 8-bit data × 4 parallel conversion data by the register 3A, the first 8-bit data is stored in the register 3H, and the second 8-bit data is stored in the registers 3D and 3G. The data is held in the registers 3C and 3F, and the fourth 8-bit data is held in the registers 3B and 3E. Therefore, when “1” is output to the signal 16 one bit after the time B and is input to the enable signal input terminals of the registers 3F, 3G, and 3H, the data held in the 3F, 3G, and 3H is sequentially transferred to the registers. At the same time, the register 3H outputs a set of 8-bit data in the order of the first 8-bit data, the second 8-bit data,.
[0064]
Therefore, during the period T2 shown in FIG. 6, parallel conversion data is output to the connected peripheral device by the signal 17 every 8 bits.
[0065]
As described above, according to the serial data holding circuit 1 according to the embodiment of the present invention, serial data constituting one frame with 32 bits is converted into parallel conversion data by the shift register 3A provided in the buffer circuit 3. The parallel conversion data is sequentially transferred by the registers 3B, 3C, 3D, 3E, 3F, 3G, and 3H every 8 bits, held in parallel, and output as the signal 17 every 8 bits. Compared with the case where the processing is executed intensively in the circuit, the delay value by the register is not concentrated, so that the delay value of the entire serial data holding circuit 1 is not increased. As a result, waste due to an increase in the delay value can be eliminated, and serial data can be efficiently converted into parallel data.
[0066]
Even when serial data with different bit lengths is handled, it is not necessary to greatly change the configuration in the buffer circuit 3, and in the buffer control circuit 2 or the output control circuit 4, for example, a timing for outputting a pulse signal to the signal 16 It is possible to cope with this by making adjustments.
[0067]
In the serial data holding circuit 1 of the above embodiment, the input data constitutes one frame with 32 bits, and this data is converted into 8-bit parallel conversion data and output. However, for example, a circuit such as a multiplexer may be provided therein, and parallel data may be output via a plurality of data buses. Also, the bit length of the data can be changed as described above. The detailed configuration can be changed as appropriate without departing from the spirit of the present invention.
[0068]
【The invention's effect】
According to the first aspect of the present invention, it is possible to transfer a plurality of data at the same time as compared with the conventional case where the received serial data is held as it is and processed into a predetermined bit length when output. Therefore, the processing speed can be increased. Also, by performing parallel processing, there is no concentration of local combinational circuits, delay values are distributed, and processing can be performed more efficiently.
[0069]
According to the second aspect of the present invention, the processing speed can be improved and the processing can be efficiently performed as compared with the case where all the serial data is received and held and then processed. For example, when referring to the CRC calculation comparison result described in the last 6 bits of the serial data, the serial data is first processed and the generated data is held in the first holding means, and the CRC calculation is performed. By referring to the comparison result and immediately transferring it to the second holding means, the processing can be performed more efficiently than when the serial data is held as it is.
[0070]
According to the invention described in claim 3, since the data held in the plurality of data holding means is transferred to the plurality of holding means, parallel processing is possible, the processing speed is improved, and the efficiency is improved. Processing can be performed.
[0071]
According to the invention described in claim 4, even when various changes are made, the period at which the first transmitting means and the second transmitting means transmit signals is changed without changing the circuit configuration. Therefore, a circuit with high flexibility can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a serial data holding circuit according to an embodiment of the present invention.
2 is a circuit diagram showing a circuit configuration of the serial data holding circuit of FIG. 1; FIG.
3 is a timing chart showing the operation of each part constituting the serial data holding circuit of FIG. 1;
FIG. 4 is a block diagram showing an example of a configuration of a conventional serial data holding circuit.
5 is a circuit diagram showing a circuit configuration of the serial data holding circuit of FIG. 4;
6 is a timing chart showing the operation of each part constituting the serial data holding circuit of FIG. 4;
[Explanation of symbols]
1 Serial data holding circuit
2 Buffer control circuit
2A counter
2B gate
2C, 2D registers
3 Buffer circuit
3A shift register
3B, 3C, 3D, 3E, 3F, 3G, 3H
register
4 Output control circuit
4A register
4B counter

Claims

A serial data converter that receives serial data, generates parallel data of a predetermined bit length based on the serial data, and outputs the parallel data. The serial data is processed into the data of the predetermined bit length and retained. A data holding circuit,
First holding means for processing the received serial data to generate a plurality of data of the predetermined bit length, and independently holding the plurality of data;
Second holding means for holding the plurality of data generated by the first holding means and sequentially outputting them in an order corresponding to the serial data;
Transfer means for simultaneously transferring the plurality of data held in the first holding means to the second holding means;
A serial data holding circuit comprising:

The first holding unit is capable of processing the already received part and generating the data of the predetermined bit length while receiving the serial data.
The serial data holding circuit according to claim 1.

The first holding means and the second holding means include a plurality of data holding means for holding data of the predetermined bit length,
The plurality of data holding units included in the first holding unit and the plurality of data holding units included in the second holding unit are connected to each other in a one-to-one relationship.
The transfer unit transfers the data having the predetermined bit length between the first data holding unit and the second data holding unit between the data holding units connected to each other on a one-to-one basis. thing,
The serial data holding circuit according to claim 1 or 2, wherein:

First transmitting means for transmitting a first clock signal at predetermined time intervals;
Second transmission means for transmitting the second clock signal at different times from the first transmission means;
Further comprising
The first holding unit generates and holds the plurality of data by processing the serial data in synchronization with the first clock signal transmitted by the first transmission unit,
The transfer means transfers the plurality of data simultaneously from the first holding means to the second holding means based on the second clock signal transmitted by the second transmitting means. ,
4. The serial data holding circuit according to claim 1, 2, or 3.