JP3873610B2 - Electro-optical device, manufacturing method thereof, and projector - Google Patents

Electro-optical device, manufacturing method thereof, and projector Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス駆動方式の電気光学装置の技術分野に属し、特に画素スイッチング用の薄膜トランジスタ（Thin Film Transistor:以下適宜、ＴＦＴと称す）を、基板上の積層構造中に備えた形式の電気光学装置及びその製造方法の技術分野に属する。
【０００２】
【背景技術】
ＴＦＴアクティブマトリクス駆動形式の電気光学装置では、各画素に設けられた画素スイッチング用ＴＦＴのチャネル領域に入射光が照射されると光による励起で光リーク電流が発生してＴＦＴの特性が変化する。特に、プロジェクタのライトバルブ用の電気光学装置の場合には、入射光の強度が高いため、ＴＦＴのチャネル領域やその周辺領域に対する入射光の遮光を行うことは重要となる。そこで従来は、対向基板に設けられた各画素の開口領域を規定する遮光膜により、或いはＴＦＴアレイ基板上においてＴＦＴの上を通過すると共にＡｌ（アルミニウム）等の金属膜からなるデータ線により、係るチャネル領域やその周辺領域を遮光するように構成されている。更に、ＴＦＴアレイ基板上のＴＦＴの下側に対向する位置にも、例えば高融点金属からなる遮光膜を設けることがある。このようにＴＦＴの下側にも遮光膜を設ければ、ＴＦＴアレイ基板側からの裏面反射光や、複数の電気光学装置をプリズム等を介して組み合わせて一つの光学系を構成する場合に他の電気光学装置からプリズム等を突き抜けてくる投射光などの戻り光が、当該電気光学装置のＴＦＴに入射するのを未然に防ぐことができる。
【０００３】
他方、この種の電気光学装置においては、液晶等の電気光学物質に面する表面の平坦化が当該電気光学物質を良好に動作させるための重要要素となる。このため従来は、基板に溝を設けて、その中にＴＦＴやその配線を埋め込むことにより、最終的に基板上に形成される積層体表面における平坦化を図る技術も開発されている。
【０００４】
また、この種の電気光学装置の製造方法では、フォトリソグラフィ処理及びエッチング処理を用いて、基板上に所定パターンを有する各種の導電膜や半導体膜を形成することにより、画素スイッチング用ＴＦＴや、走査線、データ線等を形成する技術が一般に採用されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の如き基板に溝を掘って平坦化を図る技術とフォトリソグラフィ処理等を用いる製造技術との両者を採用すると、フォトリソグラフィ処理中に所定パターンのマスクを用いて所定パターンのレジストを形成する際に、溝の段差或いは斜面に起因したハレーションが生じて露光用の光がレジストの側方に回り込むことにより、レジストのパターンが細くなるというが問題点がある。しかも、このようなハレーションの度合いは、溝の段差や斜面と形成すべきレジストパターンとの位置関係に応じて３次元的に変化する。従って、このようにして得られたレジストパターンを介してのエッチング処理により形成される半導体膜パターンや導電膜パターンは、細るだけでなく、一般に不規則に３次元的な凹凸を持つこととなり、細り方のムラも大きい。このため、レジストがハレーションにより細ることを想定して太めにレジストを残すというような単純な技術では対処できない。
【０００６】
更に、上述の如き基板に溝を掘って平坦化を図る技術によれば、特にプロジェクタ用途の如き強力な入射光や戻り光が入射される用途の場合には、このような光が溝の段差や斜面で反射することで、内面反射光或いは多重反射光としてＴＦＴのチャネル領域に到達する可能性が高くなる。即ち、このように基板に溝を掘った場合には、上述した各種の遮光膜を用いてＴＦＴの上側や下側を覆っても当該溝に起因する内面反射光或いは多重反射光を防ぐには十分ではなく、光リーク電流が発生してしまう。しかも、近年の表示画像の高品位化という一般的要請に沿うべく電気光学装置の高精細化或いは画素ピッチの微細化を図るに連れて、更に明るい画像を表示すべく入射光の光強度を高めるに連れて、十分な遮光を施すのがより困難となり、結局、ＴＦＴのトランジスタ特性の変化により、フリッカ、クロストーク、表示ムラ等が生じて、表示画像の品位が低下してしまうという問題点がある。
【０００７】
本発明は上述した問題点に鑑みなされたものであり、基板に溝を掘ることにより基板上の積層体表面の平坦化が図られた構造を有すると共に、画素スイッチング用ＴＦＴを構成する半導体膜パターンにおけるパターン精度が高く且つ耐光性に優れた電気光学装置及びその製造方法を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本発明の電気光学装置は上記課題を解決するために、基板上に、画素電極と、該画素電極に対応して配置された薄膜トランジスタと、該薄膜トランジスタに接続された配線と、を備えており、前記基板に掘られた溝内に前記薄膜トランジスタのソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンが配置されており、前記溝内及び溝を形成する斜面において、前記ソース領域、ドレイン領域、チャネル領域を含む前記半導体膜パターンに沿ってダミーパターンが形成されている。
本発明の電気光学装置は上記課題を解決するために、基板上に、画素電極と、該画素電極に接続された薄膜トランジスタと、該薄膜トランジスタに接続された配線とを備えており、前記基板に掘られた溝内に前記薄膜トランジスタのチャネル領域を含む半導体膜パターンが配置されており、前記溝内において前記半導体膜パターンの脇にダミーパターンが形成されている。
【０００９】
本発明の電気光学装置によれば、画素電極をこれに接続された薄膜トランジスタによりスイッチング制御することにより、アクティブマトリクス駆動方式による駆動を行なえる。そして、基板に掘られた溝内に薄膜トランジスタのチャネル領域を含む半導体膜パターンが配置されているので、当該電気光学装置において基板上に構築される積層体表面における薄膜トランジスタやその配線に起因した段差を低減できる。そして、溝内において半導体膜パターンの脇にダミーパターンが形成されている。このため、当該半導体膜パターンをフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射される露光用の光を、ダミーパターン形成用のマスク部分により除去できる。即ち、溝の段差或いは斜面に起因するハレーション効果を低減することにより、半導体膜パターン形成用のレジストのパターン精度は高まり、その後のエッチングで得られる半導体膜パターンにおけるパターン精度も高まる。従って、チャネル領域を含む半導体膜パターンの微細化を図ると共に該半導体膜パターンのバラツキを低減することにより、画素ピッチの微細化を図ることが可能となる。しかも特に、溝内において半導体膜パターンの脇にダミーパターンが形成されているので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該ダミーパターンで少なくとも部分的に吸収或いは反射により効果的に阻止できる。
【００１０】
尚、本願における「基板に掘られた溝内に半導体膜パターンが配置されている」とは、基板に掘られた溝内に半導体膜パターンが直接配置されてもよく、基板に掘られた溝内に層間絶縁膜等の他の一又は複数の膜を介して半導体膜パターンが配置されてもよい意味である。要は、半導体膜パターンの下地表面をなす基板表面或いはこの上に積層された層間絶縁膜等の表面に溝があり、この溝内に半導体膜パターンが配置されているという広い意味である。更に、本願における「溝内において半導体膜パターンの脇にダミーパターンが形成されている」とは、底部や側壁を含む溝内において、半導体膜パターンの一方又は両方の脇に、ダミーパターンの少なくとも一部が形成されているという意味である。
【００１１】
これらの結果、本発明の電気光学装置によれば、基板に溝を掘って平坦化を図る構造を採用しつつ、製造工程中のハレーションにより半導体膜パターンのパターン精度が低下する事態を効果的に阻止し、しかも製造後における耐光性を高めることが可能となる。従って、平坦化により電気光学物質を良好に動作させることができ、パターン精度に優れた半導体膜パターンを持つ薄膜トランジスタで画素ピッチの微細化を図ることができ、しかも強力な入射光や戻り光が入射するような過酷な条件下にあっても光リーク電流の低減された薄膜トランジスタにより画素電極を良好にスイッチング制御でき、最終的には本発明により、明るく高コントラストで高精細の画像を表示可能となる。
【００１２】
本発明の電気光学装置の一の態様では、前記ダミーパターンは、前記溝内における前記半導体膜パターンの両脇に配置されている。
【００１３】
この態様によれば、ダミーパターンは、溝内において、半導体膜パターンの両脇に配置されているので、当該半導体膜パターンをフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射する露光用の光を、半導体膜パターンの両脇に配置されたダミーパターン形成用のマスク部分により除去でき、ハレーション効果をより一層低減できる。しかも特に、半導体膜パターンの両脇にダミーパターンが形成されているので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該ダミーパターンで一層効果的に阻止できる。
【００１４】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、前記溝の側壁上に配置されている。
【００１５】
この態様によれば、ダミーパターンは、溝の側壁上に配置されているので、当該半導体膜パターンをフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射する露光用の光を、溝の側壁上に配置されたダミーパターン形成用のマスク部分により除去でき、ハレーション効果をより一層低減できる。しかも特に、溝の側壁上にダミーパターンが形成されているので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該ダミーパターンで一層効果的に阻止できる。
【００１６】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、前記溝の底部上に配置されている。
【００１７】
この態様によれば、ダミーパターンは、溝の底部上に配置されているので、
当該半導体膜パターンをフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射する露光用の光を、溝の側壁上に配置されたダミーパターン形成用のマスク部分により除去できる。しかも特に、溝の底部上にダミーパターンが形成されているので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該ダミーパターンで効果的に阻止できる。
【００１８】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、前記半導体膜パターンと同一膜からなる。
【００１９】
この態様によれば、ダミーパターンは、前記半導体膜パターンと同一膜からなるので、ダミーパターンを形成するのに追加的な工程は不要である。特に、チャネル領域における光吸収特性（波長特性など）は、ダミーパターンのそれと同一となるので、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光のうちチャネル領域で吸収されやすい周波数成分を、当該ダミーパターンで吸収できるため、大変有利である。
【００２０】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、シリコン膜からなる。
【００２１】
この態様によれば、ポリシリコン膜、アモルファスシリコン膜等のシリコン膜からなるダミーパターンにより、半導体膜パターンの脇において光を低減できる。
【００２２】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、少なくとも部分的に前記半導体膜パターンと比較して導電性が低い。
【００２３】
この態様によれば、ダミーパターンは、低導電性であるため、ダミーパターンと走査線等の配線或いは他の導電膜とを基板上における積層体中で層間距離を狭めて対向配置しても、両者間における寄生容量は殆ど又は全く問題とならないので、有利である。
【００２４】
この態様では、前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、前記ダミーパターンは、少なくとも前記走査線に対向する部分において前記導電性が低いように構成してもよい。
【００２５】
このように構成すれば、ダミーパターンと走査線とは、層間絶縁膜等を介して対向配置されるが、当該対向する部分においてダミーパターンは低導電性であるため、走査線とダミーパターンとの間における寄生容量は殆ど又は全く問題とならない。
【００２６】
或いは本発明の電気光学装置の他の態様では、前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、前記ダミーパターンは、前記走査線に対向する平面領域を避けて配置されている。
【００２７】
この態様によれば、ダミーパターンは、走査線に対向する平面領域を避けて配置されているので、ダミーパターンが導電性であっても、走査線とダミーパターンとの間における寄生容量は全く問題とならない。更に、当該ダミーパターンを導電膜から構成することにより、他の電極、他の素子の一部、配線等として利用できるので便利である。
【００２８】
本発明の電気光学装置の他の態様では、前記ダミーパターンは、前記画素電極に対して蓄積容量を構築する一対の容量電極のうち一方の電極としても機能し、前記ダミーパターンに誘電体膜を介して対向配置された他方の電極を更に備える。
【００２９】
この態様によれば、画素電極には、蓄積容量が構築されているので、画素電極における電位保持特性は格段に高められる。しかも、このような蓄積容量の一方の電極とダミーパターンとは兼用であるので、積層構造及び製造プロセスの簡略化を図る上で大変有利である。
【００３０】
この蓄積容量を有する態様では、前記ダミーパターンは、前記半導体膜パターンのドレイン領域から延設されており、前記一方の電極は画素電位側容量電極であるように構成してもよい。
【００３１】
このように構成すれば、半導体膜パターンから延設されたダミーパターンを画素電位側容量電極としても機能させる構造が、比較的簡単に得られる。
【００３２】
この蓄積容量を有する態様では、前記他方の電極は、金属又は合金を含む遮光膜からなるように構成してもよい。
【００３３】
このように構成すれば、金属又は合金を含む遮光膜からなる他方の電極と、ダミーパターンとの両者により、遮光性能を一層高めることが可能となる。金属又は合金を含む遮光膜としては、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｂ（鉛）等の高融点金属のうち少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等が挙げられる。
【００３４】
この蓄積容量を有する態様では、前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、前記他方の電極は、前記基板上において前記一方の電極の上層側に位置し且つ前記走査線よりも下層側に位置するように構成してもよい。
【００３５】
このように構成すれば、ダミーパターンからなる一方の電極と走査線との間の積層位置に、他方の電極が存在するので、ダミーパターンと走査線との間における寄生容量を他方の電極の存在に応じて低減できる。
【００３６】
この場合更に、前記他方の電極は、固定電位側容量電極であるように構成してもよい。
【００３７】
このように構成すれば、ダミーパターンからなる一方の電極と走査線との間の積層位置に、固定電位側容量電極が存在するので、ダミーパターンを走査線から電磁シールドする構成が得られ、ダミーパターンと走査線との間における寄生容量を顕著に低減できる。
【００３８】
この蓄積容量を有する態様では、前記誘電体膜は、前記薄膜トランジスタのゲート電極と前記チャネル領域との間に介在するゲート絶縁膜と同一膜からなるように構成してもよい。
【００３９】
このように構成すれば、薄膜トランジスタのゲート絶縁膜と蓄積容量の誘電体膜とを同一膜から同時形成可能となり、積層構造及び製造プロセスを簡略化する上で有利である。
【００４０】
本発明の電気光学装置の製造方法は上記課題を解決するために、上述した本発明の電気光学装置（その各種態様を含む）を製造する電気光学装置の製造方法であって、前記基板に溝を掘る工程と、前記溝内に前記半導体膜パターンと前記ダミーパターンとを同一レジストを用いて同時にフォトリソグラフィ処理及びエッチング処理により形成する工程とを備える。
【００４１】
本発明の電気光学装置の製造方法によれば、先ず基板に溝を掘る。その後、溝内に半導体膜パターンとダミーパターンとを同一レジストを用いて同時にフォトリソグラフィ処理及びエッチング処理により形成するので、半導体膜パターンとダミーパターンとを別個に形成するのと比較して、製造プロセスを簡略化する上で有利である。しかも特に、溝の段差或いは斜面で反射される露光用の光を、ダミーパターン形成用のマスク部分により除去でき、ハレーション効果を低減できる。従って、半導体膜パターン形成用のレジストのパターン精度は高まり、その後のエッチング処理で得られる半導体膜パターンにおけるパターン精度も高まる。
【００４２】
本発明の他の電気光学装置は上記課題を解決するために、基板上に、画素電極と、該画素電極に対応して配置された薄膜トランジスタと、該薄膜トランジスタに接続された配線と、を備えており、前記基板に掘られた溝内に前記薄膜トランジスタのソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンが配置されており、前記ソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンに沿った前記構内及び溝を形成する斜面において光吸収性の膜が形成されている。
本発明の他の電気光学装置は上記課題を解決するために、基板上に、画素電極と、該画素電極に接続された薄膜トランジスタと、該薄膜トランジスタに接続された配線とを備えており、前記基板に掘られた溝内に前記薄膜トランジスタのチャネル領域を含む半導体膜パターンが配置されており、前記溝内において前記半導体膜パターンの脇に光吸収性の膜が形成されている。
【００４３】
本発明の他の電気光学装置によれば、溝内において半導体膜パターンの脇に光吸収性の膜が形成されている。このため、製造後における動作時に、溝の段差或いは斜面に起因する内面反射光や多重反射光がチャネル領域に到達しようとするのを、当該光吸収性の膜で少なくとも部分的に吸収或いは反射により効果的に阻止できる。この結果、基板に溝を掘って平坦化を図る構造を採用しつつ、製造後における耐光性を高めることが可能となり、最終的には本発明により、明るく高コントラストで高精細の画像を表示可能となる。
【００４４】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【００４５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明の電気光学装置を液晶装置に適用したものである。
【００４６】
（電気光学装置の画素部における構成）
先ず本発明の実施形態における電気光学装置の画素部における構成について、図１から図３を参照して説明する。図１は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図２は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図３は、図２のＡ−Ａ’断面図である。尚、図３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４７】
図１において、本実施形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと当該画素電極９aをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００４８】
図２において、電気光学装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。
【００４９】
また、半導体層１ａのうち図中右上がりの斜線領域で示したチャネル領域１ａ’に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する（特に、本実施形態では、走査線３ａは、当該ゲート電極となる部分において幅広に形成されている）。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置された画素スイッチング用のＴＦＴ３０が設けられている。
【００５０】
図２及び図３に示すように、本実施形態では、容量線３００は、導電性のポリシリコン膜等からなる第１膜７２と高融点金属を含む金属シリサイド膜等からなる第２膜７３とが積層された多層構造を持つ。このうち第２膜７３は、容量線３００或いは蓄積容量７０の固定電位側容量電極としての機能の他、ＴＦＴ３０の上側において入射光からＴＦＴ３０を遮光する上側遮光膜としての機能を持つ。また第１膜７２は、容量線３００或いは蓄積容量７０の固定電位側容量電極としての機能の他、上側遮光膜としての第２膜７３とＴＦＴ３０との間に配置された光吸収層としての機能を持つ。他方、容量線３００に対して、誘電体膜７５を介して対向配置される中継層７１ａは、蓄積容量７０の画素電位側容量電極としての機能の他、上側遮光膜としての第２膜７３とＴＦＴ３０との間に配置される光吸収層としての機能を持ち、更に、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する中間導電層としての機能を持つ。
【００５１】
そして本実施形態では特に、図２及び図３に示すように、ＴＦＴアレイ基板１０には、画素電極９ａの間隙領域に概ね対応する格子状の平面領域に溝１０ｃｖ（図２中右下がりの斜線領域で示されている）が掘られており、溝１０ｃｖの側壁から底部にかけて、半導体層１ａの両脇に図２中太線で平面輪郭を示したダミーパターン２０１が形成されている。このダミーパターン２０１の構成及び作用効果については、後に図４から図８を参照して詳述する。
【００５２】
本実施形態では、蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ（及び画素電極９ａ）に接続された画素電位側容量電極としての中継層７１ａと、固定電位側容量電極としての容量線３００の一部とが、誘電体膜７５を介して対向配置されることにより形成されている。
【００５３】
容量線３００は平面的に見て、走査線３ａに沿ってストライプ状に伸びており、ＴＦＴ３０に重なる個所が図２中上下に突出している。そして、図２中縦方向に夫々伸びるデータ線６ａと図２中横方向に夫々伸びる容量線３００とが相交差して形成されることにより、ＴＦＴアレイ基板１０上におけるＴＦＴ３０の上側に、平面的に見て格子状の上側遮光膜が構成されており、各画素の開口領域を規定している。
【００５４】
他方、ＴＦＴアレイ基板１０上におけるＴＦＴ３０の下側には、下側遮光膜１１ａが格子状に設けられている。
【００５５】
これらの上側遮光膜の一例を構成する第２膜７３及び下側遮光膜１１ａは夫々、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。また、このような第２膜７３を含んでなる容量線３００は、多層構造を有し、その第１膜７２が導電性のポリシリコン膜であるため、係る第２膜７３については、導電性材料から形成する必要はないが、第１膜７２だけでなく第２膜７３をも導電膜から形成すれば、容量線３００をより低抵抗化できる。
【００５６】
また図３において、容量電極としての中継層７１ａと容量線３００との間に配置される誘電体膜７５は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜、ＬＴＯ膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄い程良い。
【００５７】
光吸収層として機能するのみならず容量線３００の一部を構成する第１膜７２は、例えば膜厚１５０ｎｍ程度のポリシリコン膜からなる。また、遮光層として機能するのみならず容量線３００の他の一部を構成する第２膜７３は、例えば膜厚１５０ｎｍ程度のタングステンシリサイド膜からなる。このように誘電体膜７５に接する側に配置される第１膜７２をポリシリコン膜から構成し、誘電体膜７５に接する中継層７１ａをポリシリコン膜から構成することにより、誘電体膜７５の劣化を阻止できる。更に、このような容量線３００を誘電体膜７５上に形成する際に、誘電体膜７５の形成後にフォトレジスト工程を入れることなく、連続で容量線３００を形成すれば、誘電体膜７５の品質を高められるので、当該誘電体膜７５を薄く成膜することが可能となり、最終的に蓄積容量７０を増大できる。
【００５８】
図２及び図３に示すように、データ線６ａは、コンタクトホール８１を介して中継接続用の中継層７１ｂに接続されており、更に中継層７１ｂは、コンタクトホール８２を介して、例えばポリシリコン膜からなる半導体層１ａのうち高濃度ソース領域１ｄに電気的に接続されている。尚、中継層７１ｂは、前述した諸機能を持つ中継層７１ａと同一膜から同時形成される。
【００５９】
また容量線３００は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。係る定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための走査線駆動回路（後述する）や画像信号をデータ線６ａに供給するサンプリング回路を制御するデータ線駆動回路（後述する）に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。更に、下側遮光膜１１ａについても、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、容量線３００と同様に、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００６０】
画素電極９ａは、中継層７１ａを中継することにより、コンタクトホール８３及び８５を介して半導体層１ａのうち高濃度ドレイン領域１ｅに電気的に接続されている。即ち、本実施形態では、中継層７１ａは、蓄積容量７０の画素電位側容量電極としての機能及び光吸収層としての機能に加えて、画素電極９ａをＴＦＴ３０へ中継接続する機能を果たす。このように中継層７１ａ及び７１ｂを中継層として利用すれば、層間距離が例えば２０００ｎｍ程度に長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つ以上の直列なコンタクトホールで両者間を良好に接続でき、画素開口率を高めること可能となり、コンタクトホール開孔時におけるエッチングの突き抜け防止にも役立つ。
【００６１】
図２及び図３において、電気光学装置は、透明なＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。
【００６２】
ＴＦＴアレイ基板１０に掘られた格子状の溝１０ｃｖ内に、走査線３ａ、データ線６ａ、ＴＦＴ３０等の配線や素子等は、埋め込まれている。これにより、ＴＦＴアレイ基板１０上の積層体表面（即ち、画素電極９ａの下地となる第３層間絶縁膜４３の表面）において、配線、素子等が存在する領域と存在しない領域との間における段差が緩和されており、最終的には段差に起因した液晶の配向不良等の画像不良を低減できる。
【００６３】
図３に示すように、ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなる。また配向膜１６は例えば、ポリイミド膜などの有機膜からなる。
【００６４】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性膜からなる。また配向膜２２は、ポリイミド膜などの有機膜からなる。
【００６５】
対向基板２０には、格子状又はストライプ状の遮光膜を設けるようにしてもよい。このような構成を採ることで、前述の如く上側遮光膜を構成する容量線３００及びデータ線６ａと共に当該対向基板２０上の遮光膜により、対向基板２０側からの入射光がチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに侵入するのを、より確実に阻止できる。更に、このような対向基板２０上の遮光膜は、少なくとも入射光が照射される面を高反射な膜で形成することにより、電気光学装置の温度上昇を防ぐ働きをする。尚、このように対向基板２０上の遮光膜は好ましくは、平面的に見て容量線３００とデータ線６ａとからなる遮光層の内側に位置するように形成する。これにより、対向基板２０上の遮光膜により、各画素の開口率を低めることなく、このような遮光及び温度上昇防止の効果が得られる。
【００６６】
このように構成された、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材が混入されている。
【００６７】
更に、画素スイッチング用ＴＦＴ３０の下には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、下側遮光膜１１ａからＴＦＴ３０を層間絶縁する機能の他、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機能を有する。
【００６８】
図３において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。
【００６９】
走査線３ａ上には、高濃度ソース領域１ｄへ通じるコンタクトホール８２及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８３が各々開孔された第１層間絶縁膜４１が形成されている。
【００７０】
第１層間絶縁膜４１上には中継層７１ａ及び７１ｂ並びに容量線３００が形成されており、これらの上には、中継層７１ａ及び７１ｂへ夫々通じるコンタクトホール８１及びコンタクトホール８５が各々開孔された第２層間絶縁膜４２が形成されている。
【００７１】
尚、本実施形態では、第１層間絶縁膜４１に対しては、１０００℃の焼成を行うことにより、半導体層１ａや走査線３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。他方、第２層間絶縁膜４２に対しては、このような焼成を行わないことにより、容量線３００の界面付近に生じるストレスの緩和を図るようにしてもよい。
【００７２】
第２層間絶縁膜４２上にはデータ線６ａが形成されており、これらの上には、中継層７１ａへ通じるコンタクトホール８５が形成された第３層間絶縁膜４３が形成されている。画素電極９ａは、このように構成された第３層間絶縁膜４３の上面に設けられている。
【００７３】
（ダミーパターンの構成及び作用効果）
次に、図４から図８を参照して、上述した電気光学装置の実施形態において、ＴＦＴアレイ基板１０の溝１０ｃｖ内に設けられるダミーパターン２０１の構成及び作用効果について詳述する。ここに図４は、図２のうちダミーパターン２０１を、半導体層１ａ及び走査線３ａ（図中点線で示す）と共に抜粋して示す平面図であり、図５は、図４のＣ−Ｃ’断面図であり、図６は、比較例におけるＣ−Ｃ’断面図である。図７は、ダミーパターン２０１をパターニング工程をＣ−Ｃ’断面に対応する断面上で示す工程図であり、図８は、比較例におけるパターニング工程をＣ−Ｃ’断面に対応する断面上で示す工程図である。
【００７４】
図４及び図５に示すように、ＴＦＴアレイ基板１０に掘られた溝１０ｃｖ内には、下地絶縁膜１２を介してＴＦＴ３０のチャネル領域１ａ’を含む半導体層１ａが配置されており、走査線３ａ領域を除く半導体層１ａの両脇に光吸収性のダミーパターン２０１が形成されている。ダミーパターン２０１は下地絶縁膜１２の溝１０ｃｖの縁から底面にかけて形成されている。従って図５に示すように、当該電気光学装置の動作時に、溝の段差或いは斜面に光Ｌ１（即ち、入射光又は戻り光若しくはそれに起因する内面反射光や多重反射光の一部）が到達しても、ダミーパターン２０１による吸収或いは反射により、光Ｌ１は少なくとも部分的に除去される。このため、溝の段差或いは斜面を光路として半導体層１ａに到達する光Ｌ２は、ダミーパターン２０１の存在により、光Ｌ１と比べて減衰される。
【００７５】
ここで、図６に示した比較例は、図５に示した本実施形態の構成からダミーパターン２０１を取り除いたものである。図６に示すように、比較例の場合には、電気光学装置の動作時に、溝の段差或いは斜面に光Ｌ１が到達しても、ダミーパターン２０１による吸収或いは反射がない。このため、溝の段差或いは斜面を光路として、半導体層１ａに到達する光Ｌ２は、光Ｌ１と比べて殆ど減衰されない。即ち、この比較例では、溝１０ｃｖの存在に起因して、動作時に、半導体層１ａを含んでなるＴＦＴで光リーク電流が発生してしまう。
【００７６】
図５及び図６から分かるように、本実施形態によれば、ＴＦＴアレイ基板１０に溝１０ｃｖを掘って平坦化を図る構造を採用しつつ、耐光性を高めることが可能となる。従って、平坦化により液晶を良好に動作させることができ、しかも強力な入射光や戻り光が入射するような過酷な条件下にあっても光リーク電流の低減されたＴＦＴ３０により画素電極９ａを良好にスイッチング制御できる。
【００７７】
ここで本実施形態では、図２及び図３に示した如く各種遮光膜によりＴＦＴ３０に対する遮光を上下から行なっている。即ち、電気光学装置における上側（即ち、入射光の入射側）から入射する入射光に対しては、容量線３００及びデータ線６ａが、上側遮光膜として機能する。他方、当該電気光学装置における下側（即ち、入射光の出射側）から入射する戻り光に対しては、下側遮光膜１１ａが文字通り下側遮光膜として機能する。従って、図５に示した光Ｌ１は、実際上存在しないようにも考えられる。しかしながら、入射光は、基板１０に対して斜め方向から入射する斜め光を含んでいる。例えば入射角が垂直から１０度〜１５度位までずれる成分を１０％程度含んでいる。同様に戻り光も、斜め光を含んでいる。このため、斜め光が、基板１０の上面や下側遮光膜１１ａの上面等で反射されて、或いは上側遮光膜の下面等で反射されて、更にこれらが当該電気光学装置内の他の界面で反射されて、内面反射光・多重反射光が生成される。従って、図５に示した光Ｌ１は、ＴＦＴ３０の上下に各種遮光膜を備えていても、存在し得るので、本実施形態の如く、半導体層１ａの脇で遮光を行なうダミーパターン２０１の効果は大きいといえる。
【００７８】
加えて本実施形態では、図４に示したように、ダミーパターン２０１は、走査線３ａに対向する平面領域を避けて配置されている。このため、ダミーパターン２０１が導電性であっても低導電性であっても、走査線３ａとダミーパターン２０１との間における寄生容量は殆ど又は実践上全く問題とならない。
【００７９】
更に本実施形態では、図４及び図５に示すように半導体層１ａの両脇にダミーパターン２０１が形成されているので、図７に示すように、半導体層１ａ及びダミーパターン２０１を半導体層１に対するフォトリソグラフィ処理及びエッチング処理によりパターニングする際に、溝の段差或いは斜面で反射される露光用の光を、ダミーパターン形成用のマスク部分により除去できる。
【００８０】
即ち、図７に示すように本実施形態の半導体層１ａ及びダミーパターン２０１を形成する際には、先ず図７の上段に示すように、下地絶縁膜１２上の全面に半導体層１を形成し、更にその上にフォトレジスト６００を形成する。そして、半導体層１ａ及びダミーパターン２０１に対応する遮光パターン６０２を持つマスク（レチクル）６０１を介して、フォトレジスト６００を、露光用の光Ｌｅにより露光する。次に図７の下段に示すように、フォトレジスト６００の非硬化部分を除去して、半導体層１ａ及びダミーパターン２０１に対応するパターンを有するフォトレジスト６００ａを形成する。その後、このフォトレジスト６００ａを焼成した後、これを介して半導体層１をエッチングすることにより、図４及び図５に示したような半導体層１ａ及びダミーパターン２０１を形成する。
【００８１】
従って、図７の上段に示す露光段階で、露光用の光Ｌｅは、溝の段差或いは斜面の上方において、ダミーパターン形成用の遮光パターン６０２部分により除去される。このため、溝の段差或いは斜面で露光用の光Ｌｅが反射されることは殆どない。従って、図７の下段に示すように、パターニング後のフォトレジスト６００ａは、溝の段差或いは斜面で露光用の光が反射することによるハレーション効果が現れておらず、パターニング精度は極めて高いと言える。この結果、フォトレジスト６００ａをエッチングして得られる半導体層１ａのパターン精度も非常に高くなる。
【００８２】
ここで、図８に示した比較例は、図７に示した本実施形態の構成からダミーパターン２０１を取り除いたものである。図８の上段に示す露光段階で、露光用の光Ｌｅのうち、溝の段差或いは斜面に向けられた露光用の光Ｌｅ１は、（ダミーパターン形成用の遮光パターン部分が無く）半導体層１ａ形成用の遮光パターン６０２’を持つマスク６０１’を透過して、係る溝の段差或いは斜面で反射され、反射光Ｌｅ２としてフォトレジスト６００のうち半導体層１ａ形成用の部分にも、その側方から至る。即ち、比較例の場合には、溝の段差或いは斜面で露光用の光Ｌｅ１が反射することによるハレーション効果が顕著に現れる。従って、図８の下段に示すように、パターニング後のフォトレジスト６００ａ’は、パターニング精度が低い。この結果、このフォトレジスト６００ａ’をエッチングして得られる半導体層のパターン精度も低くなってしまう。
【００８３】
図７及び図８から分かるように、本実施形態によれば、チャネル領域１ａ’を含む半導体層１ａの微細化を図ると共に半導体層１ａの形状のバラツキを低減することにより、画素ピッチの微細化を図ることが可能となる。
【００８４】
以上図４から図８を参照して説明したように、本実施形態によれば、ダミーパターン２０１を形成することにより、ＴＦＴアレイ基板１０に溝１０ｃｖを掘って平坦化を図る構造を採用しつつ、製造工程中のハレーションにより半導体膜パターン１ａのパターン精度が低下する事態を効果的に阻止し（図７及び図８参照）、しかも製造後における当該電気光学装置の耐光性を高めることが可能となる（図５及び図６参照）。
【００８５】
本実施形態では特に、ダミーパターン２０１は、例えばポリシリコン膜、アモルファスシリコン膜等の半導体層１ａと同一膜からなるので、ダミーパターン２０１を形成するのに追加的な工程は不要である。加えて、チャネル領域１ａ’における光吸収特性は、ダミーパターン２０１のそれと同一となるので、製造後における動作時に、チャネル領域１ａ’で吸収されやすい周波数成分の光を、ダミーパターン２０１で吸収できるため、チャネル領域１ａ’で生じる光リーク電流を低減する観点からは大変有利である。
【００８６】
以上説明した本実施形態では、ダミーパターン２０１は、半導体層１ａの両脇に配置されているが、半導体層１ａの片脇にのみ配置されるように構成しても、ある程度の類似効果が得られる。例えば、半導体層１ａの周囲における配線や素子等の配置に鑑み、半導体層１ａの両脇にダミーパターン２０１を配置することが困難である場合などには、レイアウトに無理を加えることなく、片脇にのみダミーパターン２０１を設ければよい。また、本実施形態では、ダミーパターン２０１は、溝の上部上、溝の側壁上及び底部上に跨るように配置されている。しかしながら、ダミーパターン２０１は、溝の側壁上及び底部上にのみ跨るように配置されてもよいし、溝の側壁上にのみ或いは底部上にのみ配置されてもよい。いずれの場合にも、ダミーパターン２０１が溝内における半導体層１ａの脇に配置される限り類似効果が得られる。
【００８７】
以上説明した実施形態では、図３に示したように多数の導電層を積層することにより、画素電極９ａの下地面（即ち、第３層間絶縁膜４３の表面）におけるデータ線６ａや走査線３ａに沿った領域に段差が生じるのを、ＴＦＴアレイ基板１０に溝１０ｃｖを掘ることで緩和しているが、これに加えて、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２、第３層間絶縁膜４３に溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより平坦化処理を行ってもよいし、第３層間絶縁膜４３や第２層間絶縁膜４２の上面の段差をＣＭＰ（Chemical Mechanical Polishing）処理等で研磨することにより、或いは有機ＳＯＧ(Spin On Glass)を用いて平らに形成することにより、当該平坦化処理を行ってもよい。
【００８８】
更に以上説明した実施形態では、画素スイッチング用ＴＦＴ３０は、好ましくは図３に示したようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。
【００８９】
（ダミーパターンの各種形態）
次に、図９から図１３を参照して、図５に示したダミーパターン２０１に代えて、ダミーパターンとして採用可能な各種形態について説明する。ここに、図９から図１３は夫々、ダミーパターンを、図４と同様に半導体層１ａ及び走査線３ａ（図中点線で示す）と共に抜粋して示す平面図である。
【００９０】
図９に示す形態では、ダミーパターン２０２は、半導体層１ａの幅が狭くなっているのに対応して幅が広く形成されている。その他の構成については図１から図４に示した実施形態の場合と同様である。このように構成すれば、ダミーパターン２０２の形成領域が広い分だけ、その遮光機能を高められる。
【００９１】
図１０に示す形態では、ダミーパターン２０３は、走査線３ａを交差して伸びている。その他の構成については図１から図４に示した実施形態の場合と同様である。このように構成すれば、ダミーパターン２０２の形成領域が広い分だけ、その遮光機能を高められる。
【００９２】
但し、図１０に示した形態では好ましくは、ダミーパターン２０３は、少なくとも走査線３ａに対向する部分において低導電性とする。このように構成すれば、ダミーパターン２０３と走査線３ａとの間における寄生容量は殆ど又は全く問題とならない。
【００９３】
図１１に示す形態では、ダミーパターン２０４は、半導体層１ａの幅が狭くなっているのに対応して幅が広く形成されている。その他の構成については図１０に示した形態の場合と同様である。このように構成すれば、ダミーパターン２０４の形成領域が広い分だけ、その遮光機能を高められる。
【００９４】
図１２に示す形態では、ダミーパターン２０５は、半導体層１ａのドレイン領域から延設されたダミーパターン２０５ａと、半導体層１ａから分断されたダミーパターン２０５ｂとを備えている。そして、ダミーパターン２０５ａは好ましくは、画素電極（液晶容量）に対して蓄積容量を構築する一対の容量電極のうち画素電位側容量電極としても機能する。このように構成すれば、ダミーパターン２０５ａを利用して蓄積容量を単独で（即ち、図２及び図３に示した蓄積容量７０に代えて）又は追加的に（即ち、図２及び図３に示した蓄積容量７０に加えて）構築できる。しかも、このような固定電位側容量電極とダミーパターン２０５ａとは兼用であるので、積層構造及び製造プロセスの簡略化を図れる。その他の構成については図１から図４に示した実施形態の場合と同様である。
【００９５】
尚、図１２に示したダミーパターン２０５については、後述の（製造プロセスの第１実施形態）及び（製造プロセスの第２実施形態）のところで詳細な説明を加える。
【００９６】
図１３に示す形態では、ダミーパターン２０６は、半導体層１ａのドレイン領域から延設されている。そして、ダミーパターン２０６は好ましくは、画素電極（液晶容量）に対して蓄積容量を構築する一対の容量電極のうち固定電位側容量電極としても機能する。このように構成すれば、ダミーパターン２０６を利用して蓄積容量を単独で（即ち、図２及び図３に示した蓄積容量７０に代えて）又は追加的に（即ち、図２及び図３に示した蓄積容量７０に加えて）構築できる。しかも、このような蓄積容量の容量電極とダミーパターン２０６とは兼用であるので、積層構造及び製造プロセスの簡略化を図れる。加えて、ダミーパターン２０６は、走査線３ａを交差して伸びており、その遮光機能を高められると同時に、蓄積容量を作り込む平面領域を大きくできる。その他の構成については図１から図４に示した実施形態の場合と同様である。
【００９７】
尚、図１３に示したダミーパターン２０６については、後述の（製造プロセスの第３実施形態）のところで詳細な説明を加える。
【００９８】
（製造プロセスの第１実施形態）
次に、本発明による電気光学装置の製造プロセスの第１実施形態について図１４から図１６を参照して説明する。ここに図１４は、製造プロセスの第１実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を平面図で順を追って示す工程図であり、図１５は、製造プロセスの第１実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１４のＤ−Ｄ’断面図で順を追って示す工程図であり、図１６は、製造プロセスの第１実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１４のＥ−Ｅ’断面図で順を追って示す工程図である。
【００９９】
本製造プロセスの第１実施形態で形成するダミーパターンは、図１２に示したものと同一である。即ちここでは、ダミーパターン２０５は、半導体層１ａのドレイン領域から延設された画素電位側容量電極としても機能するダミーパターン２０５ａと、半導体層１ａから分断されたダミーパターン２０５ｂとを含んでなる。
【０１００】
先ず図１４から図１６の工程（１）に示すように、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意し、フォトリソグラフィ並びにドライ及びウエットエッチングにより、例えば深度８７０ｎｍ程度であり且つ平面形状が格子状である溝１０ｃｖを掘る。ここで、好ましくはＮ2（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。
【０１０１】
続いて、このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜を形成する。そしてフォトリソグラフィ及びエッチングにより、平面形状が格子状の下側遮光膜１１ａを形成する。
【０１０２】
次に図１４から図１６の工程（２）では、下側遮光膜１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【０１０３】
続いて、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜１を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Rapid Thermal Anneal）を使ったアニール処理でも良いし、エキシマレーザー等を用いたレーザーアニールでも良い。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型にするかに応じて、Ｖ族元素やIII族元素のドーパントを僅かにイオン注入等によりドープしても良い。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａ及び所定パターンを有するダミーパターン２０５（即ち、ダミーパターン２０５ａ及び２０５ｂ）を形成する。
【０１０４】
本実施形態では特に、前述の如く半導体層１ａとダミーパターン２０５とのパターニングを行う際に、ハレーション効果が低減されているため（図７参照）、これら半導体層１ａとダミーパターン２０５とのパターン精度を高められる。
【０１０５】
続いて、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、上層ゲート絶縁膜を形成する、これにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａ及びダミーパターン２０５は夫々、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【０１０６】
続いて、フォトレジスト６１０で半導体層１ａを覆った状態で、ダミーパターン６０１に、ボロン等のドーパントＤＰを予め設定された所定量だけイオン注入等によりドープして、ダミーパターン６０５に対して、任意の導電性を与える。但し、本実施形態では、ダミーパターン６０５は、容量電極等として用いないため、導電性を与えないでも構わない。逆に、図１０及び図１１に示したようにダミーパターンを走査線３ａに重なる平面領域にも形成する場合には、少なくとも走査線３ａに重なる部分については、マスクを設けてドーパントＤＰをイオン注入しないことにより、低導電性にするのが好ましい（即ち、走査線３ａとダミーパターンとの間の寄生容量を低減できる）。
【０１０７】
更に、このようなドーパントＤＰのイオン注入と同時に或いは別々に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【０１０８】
次に図１４から図１６の工程（３）では、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極を含む所定パターンの走査線３ａを形成する。
【０１０９】
例えば、ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａ（ゲート電極）をマスクとして、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０13／ｃｍ2のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、ＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０15／ｃｍ2のドーズ量にて）ドープする。尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。
【０１１０】
次に図１４から図１６の工程（４）では、走査線３ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４１を形成する。この第１層間絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００℃の程度の高温でアニール処理し、層間絶縁膜４１の膜質を向上させておく。
【０１１１】
続いて、層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、不図示のコンタクトホール８２及び８３（図２及び図３参照）を同時開孔する。
【０１１２】
続いて、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、不図示の画素電極中継層７１ａ及びデータ線中継層７１ｂ（図２及び図３参照）を形成する。
【０１１３】
続いて、画素電位側容量電極を兼ねる画素電極中継層７１ａ及び第１層間絶縁膜４１上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる誘電体膜７５を膜厚５０ｎｍ程度の比較的薄い厚さに堆積する。但し、誘電体膜７５は、絶縁膜２の場合と同様に、単層膜或いは多層膜のいずれから構成してもよく、一般にＴＦＴのゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。そして、誘電体膜７５を薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下の極薄い絶縁膜となるように誘電体膜７５を形成すると有利である。
【０１１４】
続いて、誘電体膜７５上に減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化して不図示の第１膜７２（図２及び図３参照）を形成する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。この上に更に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚の第２膜７３を形成する。そしてフォトリソグラフィ及びエッチングにより、所定パターンを持つ第１膜７２及び第２膜７３からなる容量線３００が完成する。
【０１１５】
続いて、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する。第１層間絶縁膜４２の膜厚は、例えば５００〜１５００ｎｍ程度である。
【０１１６】
続いて、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、不図示のコンタクトホール８１（図２及び図３参照）を開孔する。
【０１１７】
続いて、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有するデータ線６ａを形成する。
【０１１８】
次に図１４から図１６の工程（５）では、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する。第３層間絶縁膜４３の膜厚は、例えば５００〜１５００ｎｍ程度である。
【０１１９】
続いて、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、不図示のコンタクトホール８５（図２及び図３参照）を開孔する。
【０１２０】
続いて、第３層間絶縁膜４３上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【０１２１】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図３参照）が形成される。
【０１２２】
他方、図３に示した対向基板２０については、ガラス基板等が先ず用意され、額縁としての遮光膜が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。尚、これらの遮光膜は、導電性である必要はなく、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
【０１２３】
その後、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２（図３参照）が形成される。
【０１２４】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するようにシール材（図２２及び図２３参照）により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１２５】
以上説明したように本発明による製造プロセスの第１実施形態によれば、上述した本発明による電気光学装置を製造できる。そして、ＴＦＴアレイ基板１０に溝１０ｃｖを掘った後、溝１０ｃｖ内に半導体層１ａとダミーパターン２０５とを同一膜から同時にフォトリソグラフィ処理及びエッチング処理により形成するので（図１４から図１６の工程（２）参照）、半導体膜パターンとダミーパターンとを別個に形成するのと比較して、製造プロセスを簡略化できる。しかも特に、図７及び図８を参照して説明したように、これら半導体層１ａとダミーパターン２０５とを同時にパターニングする際に、溝１０ｃｖの段差或いは斜面で反射される露光用の光を、ダミーパターン２０５形成用のマスク部分により除去でき、ハレーション効果を低減できる。従って、半導体層１ａにおけるパターン精度を高められる。
【０１２６】
（製造プロセスの第２実施形態）
次に、本発明による電気光学装置の製造プロセスの第２実施形態について図１７及び図１８（並びに図１６）を参照して説明する。ここに図１７は、製造プロセスの第２実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を平面図で順を追って示す工程図であり、図１８は、製造プロセスの第２実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１７のＤ−Ｄ’断面図で順を追って示す工程図である。そして、図１６は、前述した製造プロセスの第１実施形態のみならず本第２実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１７のＥ−Ｅ’断面図で順を追って示す工程図でもある（即ち、Ｅ−Ｅ’断面における工程図は、図１４から図１６を参照して説明した製造プロセスの第１実施形態の場合と同様である）。また、図１７及び図１８において、図１４から図１６に示した第１実施形態の場合と同様の構成要素には同様の参照符号を付し、それらの説明は適宜省略する。
【０１２７】
本製造プロセスの第２実施形態で形成するダミーパターンは、図１２に示したものと同一である。即ちここでは、ダミーパターン２０５は、半導体層１ａのドレイン領域から延設された画素電位側容量電極としても機能するダミーパターン２０５ａと、半導体層１ａから分断されたダミーパターン２０５ｂとを含んでなる。
【０１２８】
先ず図１７及び図１８（並びに図１６）の工程（１）から工程（２）では、図１４から図１６に示した製造プロセスの第１実施形態の工程（１）から工程（２）と同様の工程が行なわれる。但し、本実施形態では、ダミーパターン２０５ａを画素電位側容量電極として機能させる。このため工程（２）で、ダミーパターン２０５ａに対し、画素電位側容量電極として相応しい導電性を有するよう十分なドープを行なうようにする。係るドープは、半導体層１ａに対するドープと同時に行なってもよいし、別々に行なってもよい。
【０１２９】
次に図１７及び図１８（並びに図１６）の工程（３’）では、走査線３ａを形成する際に、画素電位側容量電極としてのダミーパターン２０５ａに対向する平面領域に、走査線３ａと同一ポリシリコン膜から固定電位側容量電極２１５を形成する。従って、絶縁膜２を介して対向配置されたダミーパターン２０５ａ及び固定電位側容量電極２１５から、蓄積容量７０’を単独で（即ち、図２及び図３に示した蓄積容量７０に代えて）又は追加的に（即ち、図２及び図３に示した蓄積容量７０に加えて）構築できる。その他については、図１４から図１６に示した製造プロセスの第１実施形態の工程（３）と同様の工程が行なわれる。
【０１３０】
次に、図１７及び図１８（並びに図１６）の工程（４）から工程（５）では、図１４から図１６に示した製造プロセスの第１実施形態の工程（４）から工程（５）と同様の工程が行なわれる。但し、本実施形態では、固定電位側容量電極２１５を定電位に落とすためのコンタクト形成を、他のコンタクト形成と同時に或いは別個に行なうようにする。
【０１３１】
以上説明したように本発明による製造プロセスの第２実施形態によれば、特にダミーパターン２０５が画素電位側容量電極としても機能しており、蓄積容量７０’を単独で又は追加的に内蔵する（図１８の工程（５）参照）電気光学装置を製造できる。そして第１実施形態の場合と同様に、ＴＦＴアレイ基板１０に溝１０ｃｖを掘った後、溝１０ｃｖ内に半導体層１ａとダミーパターン２０５とを同一膜から同時にフォトリソグラフィ処理及びエッチング処理により形成するので、半導体膜パターンとダミーパターンとを別個に形成するのと比較して、製造プロセスを簡略化できる。しかもハレーション効果を低減することにより、半導体層１ａにおけるパターン精度を高められる。
【０１３２】
加えて、本製造プロセスの第２実施形態によれば、蓄積容量７０’の誘電体膜とＴＦＴのゲート絶縁膜とを、同一膜たる絶縁膜２から同時に形成可能であるため、高品質の絶縁膜２を一枚形成すれば、蓄積容量７０’における容量値及び信頼性の増加とＴＦＴ３０の性能及び信頼性の増加とを同時に図れるので有利である。
【０１３３】
（製造プロセスの第３実施形態）
次に、本発明による電気光学装置の製造プロセスの第３実施形態について図１９から図２１を参照して説明する。ここに図１９は、製造プロセスの第３実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を平面図で順を追って示す工程図であり、図２０は、製造プロセスの第３実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１９のＤ−Ｄ’断面図で順を追って示す工程図であり、図２１は、製造プロセスの第３実施形態の各工程における電気光学装置の半導体層１ａ付近の様子を図１９のＥ−Ｅ’断面図で順を追って示す工程図である。また、図１９から図２１において、図１４から図１６に示した第１実施形態の場合と同様の構成要素には同様の参照符号を付し、それらの説明は適宜省略する。
【０１３４】
本製造プロセスの第３実施形態で形成するダミーパターンは、図１３に示したものと同一である。即ちここでは、ダミーパターン２０６は、半導体層１ａのドレイン領域から延設されており、画素電位側容量電極としても機能する。
【０１３５】
先ず図１９から図２１の工程（１）では、図１４から図１６に示した製造プロセスの第１実施形態の工程（１）と同様の工程が行なわれる。
【０１３６】
次に図１９から図２１の工程（２ａ）では、半導体層１ａを形成する際に、図１３に示した平面形状を有するダミーパターン２０６を、半導体層１ａと同一膜から同時に形成する。その他については、図１４から図１６に示した製造プロセスの第１実施形態の工程（２）と同様の工程が行なわれる。
【０１３７】
次に図１９から図２１の工程（２ｂ）では、絶縁膜２上に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚に積んだ後、フォトリソグラフィ及びエッチングにより、画素電位側容量電極としてのダミーパターン２０６に対向する領域に固定電位側容量電極２１６を形成する。従って、絶縁膜２を介して対向配置されたダミーパターン２０６及び固定電位側容量電極２１６から、蓄積容量７０”を単独で（即ち、図２及び図３に示した蓄積容量７０に代えて）又は追加的に（即ち、図２及び図３に示した蓄積容量７０に加えて）構築できる。このような固定電位側容量電極２１６の形成に相前後して、絶縁膜２のうち半導体層１ａのチャネル領域に対向する部分がエッチング除去され、その上に、絶縁膜２２０が形成される。この絶縁膜は、例えば減圧ＣＶＤ法等により形成すればよく、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとする。尚、このように絶縁膜２のうち半導体層１ａのチャネル領域に対向する部分をエッチング除去すれば、ＴＦＴ３０のゲート絶縁膜を薄くできるが、膜厚に問題が無ければ、ゲート絶縁膜を絶縁膜２及び絶縁膜２２０の２層から形成してもよいし、或いは、ゲート絶縁膜を絶縁膜２２０ではなく絶縁膜２から形成してもよい。
【０１３８】
次に、図１９から図２１の工程（３）から工程（５）では、図１４から図１６に示した製造プロセスの第１実施形態の工程（３）から工程（５）と同様の工程が行なわれる。但し、本実施形態では、固定電位側容量電極２１６を定電位に落とすためのコンタクト形成を、他のコンタクト形成と同時に或いは別個に行なうようにする。
【０１３９】
以上説明したように本発明による製造プロセスの第３実施形態によれば、特にダミーパターン２０６が画素電位側容量電極としても機能しており、蓄積容量７０”を単独で又は追加的に内蔵する（図２０及び図２１の工程（５）参照）電気光学装置を製造できる。そして第１実施形態の場合と同様に、ＴＦＴアレイ基板１０に溝１０ｃｖを掘った後、溝１０ｃｖ内に半導体層１ａとダミーパターン２０６とを同一膜から同時にフォトリソグラフィ処理及びエッチング処理により形成するので、半導体膜パターンとダミーパターンとを別個に形成するのと比較して、製造プロセスを簡略化できる。しかもハレーション効果を低減することにより、半導体層１ａにおけるパターン精度を高められる。
【０１４０】
本製造プロセスの第３実施形態によれば特に、固定電位側容量電極２１６は、ＴＦＴアレイ基板１０上において画素電位側容量電極たるダミーパターン２０６よりも電極の上層側に位置し且つ走査線３ａよりも下層側に位置する（図２１の工程（３）から工程（５）参照）。従って、ダミーパターン２０６と走査線３ａとの間には、固定電位の固定電位側容量電極２１６が存在するので、両者間における寄生容量を低減できる。即ち、図１３に示した如き、走査線３ａが形成された平面領域に重ねて、導電性のダミーパターン２０６を形成しても両者間の寄生容量が問題とならないため、当該寄生容量による弊害を招くことなく蓄積容量７０”を作り込む平面領域を増大可能となる。
【０１４１】
更に本製造プロセスの第３実施形態によれば、固定電位側容量電極２１６を、金属又は合金を含む遮光膜から形成するので、ダミーパターン２０６と協働して遮光性能を一層高められる。但し、固定電位側容量電極２１６を導電性のポリシリコン膜等から形成することも可能である。
【０１４２】
尚、本製造プロセスの第３実施形態では、走査線３ａの下層側に固定電位側容量電極２１６を設けるようにしたが、走査線３ａの上層側に固定電位側容量電極を設けることも可能である。例えば、図１９から図２１の工程（３）を工程（２ｂ）の前に行なうと共にその場合の工程（２ｂ）で固定電位側容量電極２１６を形成する前に、画素電位側容量電極たるダミーパターン２０６上の絶縁膜２又は２２０部分をエッチング除去すれば、残された方の絶縁膜を誘電体膜として対向配置されたダミーパターン２０６及び固定電位側容量電極２１６により、蓄積容量を構築できる。但し、この場合には、層間絶縁膜を介して走査線３ａに重ねて固定電位側容量電極或いは容量線を配置することは可能であるが、蓄積容量を作り込める領域自体は、走査線３ａを除く領域となる（即ち、若干狭くなる）。
【０１４３】
以上説明した各実施形態では、溝１０ｃｖの平面形状は格子状であるが、データ線６ａに沿ったストライプ状であってもよいし、走査線３ａに沿ったストライプ状であってもよい。いずれの場合にも、ダミーパターンを形成することにより、半導体層１ａのパターニング精度を高める効果及び半導体層１ａについての遮光性能を高める効果は得られる。
【０１４４】
（電気光学装置の全体構成）
以上のように構成された各実施形態における電気光学装置の全体構成を図２２及び図２３を参照して説明する。尚、図２２は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図２３は、図２２のＨ−Ｈ’断面図である。
【０１４５】
図２２において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、画像表示領域１０ａの周辺を規定する額縁としての遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。そして、図２３に示すように、図２２に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【０１４６】
尚、ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【０１４７】
以上図１から図２３を参照して説明した実施形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated bonding）基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１４８】
以上説明した実施形態における電気光学装置は、プロジェクタに適用されるため、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、プロジェクタ以外の直視型や反射型のカラー電気光学装置について、各実施形態における電気光学装置を適用できる。また、対向基板２０上に１画素１個対応するようにマイクロレンズを形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【０１４９】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学装置及びその製造方法もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明の実施形態の電気光学装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】実施形態の電気光学装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図２のうちダミーパターンを、半導体層及び走査線と共に抜粋して示す平面図である。
【図５】図４のＣ−Ｃ’断面図である。
【図６】比較例における図４のＣ−Ｃ’断面図である。
【図７】本実施形態におけるダミーパターンをパターニング工程をＣ−Ｃ’断面に対応する断面上で示す工程図である。
【図８】比較例におけるパターニング工程をＣ−Ｃ’断面に対応する断面上で示す工程図である。
【図９】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１０】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１１】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１２】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１３】本実施形態において採用可能な他のダミーパターンを、図４と同様に半導体層及び走査線と共に抜粋して示す平面図である。
【図１４】本発明による製造プロセスの第１実施形態の各工程における電気光学装置の半導体層付近の様子を平面図で順を追って示す工程図である。
【図１５】本発明による製造プロセスの第１実施形態の各工程における電気光学装置の半導体層付近の様子を図１４のＤ−Ｄ’断面図で順を追って示す工程図である。
【図１６】本発明による製造プロセスの第１実施形態の各工程における電気光学装置の半導体層付近の様子を図１４のＥ−Ｅ’断面図で順を追って示す工程図である。
【図１７】本発明による製造プロセスの第２実施形態の各工程における電気光学装置の半導体層付近の様子を平面図で順を追って示す工程図である。
【図１８】本発明による製造プロセスの第２実施形態の各工程における電気光学装置の半導体層付近の様子を図１７のＤ−Ｄ’断面図で順を追って示す工程図である。
【図１９】本発明による製造プロセスの第３実施形態の各工程における電気光学装置の半導体層付近の様子を平面図で順を追って示す工程図である。
【図２０】本発明による製造プロセスの第３実施形態の各工程における電気光学装置の半導体層付近の様子を図１９のＤ−Ｄ’断面図で順を追って示す工程図である。
【図２１】本発明による製造プロセスの第３実施形態の各工程における電気光学装置の半導体層付近の様子を図１９のＥ−Ｅ’断面図で順を追って示す工程図である。
【図２２】実施形態の電気光学装置におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図２３】図２２のＨ−Ｈ’断面図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域
１ｃ…低濃度ドレイン領域
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
２…絶縁膜
３ａ…走査線
６ａ…データ線
９ａ…画素電極
１０…ＴＦＴアレイ基板
１０ｃｖ…溝
１１ａ…下側遮光膜
１２…下地絶縁膜
１６…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
３０…ＴＦＴ
５０…液晶層
７０…蓄積容量
７１ａ…中継層
７１ｂ…中継層
７２…容量線の第１膜
７３…容量線の第２膜
７５…誘電体膜
８１、８２、８３、８５…コンタクトホール
２０１〜２０６…ダミーパターン
２１５、２１６…固定電位側容量電極
２２０…絶縁膜
３００…容量線
６００…フォトレジスト
６０１…マスク（レチクル）
６０２…遮光パターン[0001]
BACKGROUND OF THE INVENTION
The present invention belongs to the technical field of an electro-optical device of an active matrix driving system, and in particular, is an electric of a type provided with a thin film transistor for pixel switching (hereinafter referred to as TFT as appropriate) in a laminated structure on a substrate. The present invention belongs to the technical field of optical devices and manufacturing methods thereof.
[0002]
[Background]
In an electro-optical device of the TFT active matrix driving type, when incident light is irradiated to a channel region of a pixel switching TFT provided in each pixel, a light leakage current is generated by light excitation and the characteristics of the TFT change. In particular, in the case of an electro-optical device for a projector light valve, since the intensity of incident light is high, it is important to shield incident light from the TFT channel region and its peripheral region. Therefore, conventionally, the light-shielding film that defines the opening area of each pixel provided on the counter substrate, or the data line made of a metal film such as Al (aluminum) while passing over the TFT on the TFT array substrate The channel region and its peripheral region are shielded from light. Furthermore, a light shielding film made of, for example, a refractory metal may be provided at a position facing the lower side of the TFT on the TFT array substrate. If a light-shielding film is also provided on the lower side of the TFT in this way, the back-surface reflected light from the TFT array substrate side or a combination of a plurality of electro-optical devices via a prism or the like may be used. Return light such as projection light that penetrates the prism or the like from the electro-optical device can be prevented from entering the TFT of the electro-optical device.
[0003]
On the other hand, in this type of electro-optical device, flattening of the surface facing the electro-optical material such as liquid crystal is an important factor for operating the electro-optical material satisfactorily. For this reason, conventionally, a technique for flattening the surface of the stacked body finally formed on the substrate by providing a groove in the substrate and embedding the TFT and its wiring therein has also been developed.
[0004]
In addition, in this type of electro-optical device manufacturing method, a photolithography process and an etching process are used to form various conductive films and semiconductor films having a predetermined pattern on the substrate. Techniques for forming lines, data lines, and the like are generally employed.
[0005]
[Problems to be solved by the invention]
However, if both the above-described technology for flattening a groove in a substrate and the manufacturing technology using a photolithography process or the like are employed, a resist having a predetermined pattern is formed using a mask having a predetermined pattern during the photolithography process. In this case, there is a problem in that the halation caused by the step or the slope of the groove is generated and the exposure light wraps around the side of the resist so that the resist pattern becomes thin. In addition, the degree of such halation changes three-dimensionally in accordance with the positional relationship between the step or slope of the groove and the resist pattern to be formed. Therefore, the semiconductor film pattern and the conductive film pattern formed by the etching process through the resist pattern obtained in this way are not only thinned, but generally have irregular three-dimensional irregularities. The unevenness of the direction is also great. For this reason, it is impossible to cope with a simple technique that leaves the resist thicker assuming that the resist is thinned by halation.
[0006]
Furthermore, according to the technique for flattening the substrate by digging a groove as described above, in the case of an application in which a strong incident light or a return light is incident, such as a projector application, such a light can be stepped. By reflecting on the slope or the inclined surface, the possibility of reaching the channel region of the TFT as internal reflection light or multiple reflection light increases. That is, when a groove is dug in the substrate in this way, even if the above-described various light shielding films are used to cover the upper side or the lower side of the TFT, it is possible to prevent internal reflection light or multiple reflection light caused by the groove. Insufficient light leakage current occurs. Moreover, as the electro-optical device is refined or the pixel pitch is made finer in order to meet the general demand for high-quality display images in recent years, the light intensity of incident light is increased to display a brighter image. As a result, it becomes more difficult to provide sufficient light shielding. Eventually, a change in transistor characteristics of the TFT causes flicker, crosstalk, display unevenness, and the like, and the quality of the display image is degraded. is there.
[0007]
The present invention has been made in view of the above-described problems, and has a structure in which the surface of a laminate on a substrate is flattened by digging a groove in the substrate, and a semiconductor film pattern constituting a pixel switching TFT It is an object of the present invention to provide an electro-optical device with high pattern accuracy and excellent light resistance and a method for manufacturing the same.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, the electro-optical device of the present invention includes a pixel electrode, a thin film transistor disposed in correspondence with the pixel electrode, and a wiring connected to the thin film transistor on the substrate. A semiconductor film pattern including a source region, a drain region, and a channel region of the thin film transistor is disposed in a groove dug in the substrate, and the source region, the drain region, and the channel are formed in the groove and the slope that forms the groove. A dummy pattern is formed along the semiconductor film pattern including the region.
In order to solve the above problems, an electro-optical device according to an aspect of the invention includes a pixel electrode, a thin film transistor connected to the pixel electrode, and a wiring connected to the thin film transistor on the substrate. A semiconductor film pattern including a channel region of the thin film transistor is disposed in the groove, and a dummy pattern is formed in the groove on the side of the semiconductor film pattern.
[0009]
According to the electro-optical device of the present invention, driving by an active matrix driving method can be performed by switching control of the pixel electrode by the thin film transistor connected thereto. Since the semiconductor film pattern including the channel region of the thin film transistor is disposed in the groove dug in the substrate, the step due to the thin film transistor and the wiring on the surface of the stacked body constructed on the substrate in the electro-optical device is provided. Can be reduced. A dummy pattern is formed beside the semiconductor film pattern in the trench. For this reason, when patterning the semiconductor film pattern by photolithography and etching, the exposure light reflected by the step or slope of the groove can be removed by the mask portion for forming the dummy pattern. That is, by reducing the halation effect caused by the step or slope of the groove, the pattern accuracy of the resist for forming the semiconductor film pattern is increased, and the pattern accuracy in the semiconductor film pattern obtained by the subsequent etching is also increased. Accordingly, it is possible to reduce the pixel pitch by miniaturizing the semiconductor film pattern including the channel region and reducing variations in the semiconductor film pattern. In particular, since a dummy pattern is formed on the side of the semiconductor film pattern in the groove, internally reflected light or multiple reflected light due to the step or slope of the groove tends to reach the channel region during operation after manufacturing. This dummy pattern can be effectively prevented at least partially by absorption or reflection.
[0010]
In the present application, “the semiconductor film pattern is arranged in the groove dug in the substrate” means that the semiconductor film pattern may be arranged directly in the groove dug in the substrate, or the groove dug in the substrate. This means that the semiconductor film pattern may be arranged in the inside via one or more other films such as an interlayer insulating film. The point is that there is a groove on the surface of the substrate that forms the base surface of the semiconductor film pattern or the surface of the interlayer insulating film or the like laminated thereon, and the semiconductor film pattern is disposed in this groove. Further, in the present application, “a dummy pattern is formed on the side of the semiconductor film pattern in the groove” means that at least one of the dummy patterns is formed on one or both sides of the semiconductor film pattern in the groove including the bottom and side walls. It means that a part is formed.
[0011]
As a result, according to the electro-optical device of the present invention, it is possible to effectively prevent a situation in which the pattern accuracy of the semiconductor film pattern is lowered due to halation during the manufacturing process while adopting a structure in which a groove is dug in the substrate and flattened. In addition, light resistance after production can be improved. Therefore, the electro-optic material can be operated well by planarization, the pixel pitch can be reduced by a thin film transistor having a semiconductor film pattern with excellent pattern accuracy, and strong incident light and return light are incident. Even under such severe conditions, the thin film transistor with reduced light leakage current can be used to satisfactorily switch the pixel electrode, and finally the present invention can display a bright, high-contrast and high-definition image. .
[0012]
In one aspect of the electro-optical device of the present invention, the dummy pattern is disposed on both sides of the semiconductor film pattern in the groove.
[0013]
According to this aspect, since the dummy pattern is arranged on both sides of the semiconductor film pattern in the groove, when the semiconductor film pattern is patterned by the photolithography process and the etching process, the dummy pattern is formed at the step or slope of the groove. The reflected exposure light can be removed by the dummy pattern forming mask portions arranged on both sides of the semiconductor film pattern, and the halation effect can be further reduced. In addition, since the dummy patterns are formed on both sides of the semiconductor film pattern, the internal reflection light and the multiple reflection light caused by the step or slope of the groove are likely to reach the channel region during the operation after manufacturing. The dummy pattern can be more effectively prevented.
[0014]
In another aspect of the electro-optical device according to the aspect of the invention, the dummy pattern is disposed on a side wall of the groove.
[0015]
According to this aspect, since the dummy pattern is disposed on the sidewall of the groove, the exposure light reflected by the step or slope of the groove when the semiconductor film pattern is patterned by photolithography and etching. Can be removed by the dummy pattern forming mask portion disposed on the side wall of the groove, and the halation effect can be further reduced. In particular, since a dummy pattern is formed on the side wall of the groove, the internal reflection light and the multiple reflection light due to the step or slope of the groove are about to reach the channel region during operation after manufacturing. The dummy pattern can be blocked more effectively.
[0016]
In another aspect of the electro-optical device of the present invention, the dummy pattern is disposed on a bottom portion of the groove.
[0017]
According to this aspect, since the dummy pattern is arranged on the bottom of the groove,
When patterning the semiconductor film pattern by a photolithography process and an etching process, the exposure light reflected by the step or slope of the groove can be removed by the mask part for forming the dummy pattern disposed on the side wall of the groove. In particular, since the dummy pattern is formed on the bottom of the groove, the internal reflection light and the multiple reflection light caused by the step or slope of the groove are likely to reach the channel region during operation after manufacturing. It can be effectively blocked by a dummy pattern.
[0018]
In another aspect of the electro-optical device of the invention, the dummy pattern is made of the same film as the semiconductor film pattern.
[0019]
According to this aspect, since the dummy pattern is made of the same film as the semiconductor film pattern, no additional process is required to form the dummy pattern. In particular, the light absorption characteristics (wavelength characteristics, etc.) in the channel region are the same as those of the dummy pattern. Therefore, during operation after manufacturing, the channel region of the internally reflected light and multiple reflected light caused by the step or slope of the groove. Since a frequency component that is easily absorbed can be absorbed by the dummy pattern, it is very advantageous.
[0020]
In another aspect of the electro-optical device of the present invention, the dummy pattern is made of a silicon film.
[0021]
According to this aspect, light can be reduced beside the semiconductor film pattern by the dummy pattern made of a silicon film such as a polysilicon film or an amorphous silicon film.
[0022]
In another aspect of the electro-optical device according to the aspect of the invention, the dummy pattern is at least partially less conductive than the semiconductor film pattern.
[0023]
According to this aspect, since the dummy pattern has low conductivity, even if the dummy pattern and the wiring such as the scanning line or another conductive film are arranged opposite to each other in the stacked body on the substrate with the interlayer distance reduced, The parasitic capacitance between the two is advantageous because it has little or no problem.
[0024]
In this aspect, the wiring includes a scanning line connected to a gate electrode disposed opposite to the channel region, and the dummy pattern is configured so that the conductivity is low at least in a portion facing the scanning line. May be.
[0025]
With this configuration, the dummy pattern and the scanning line are disposed to face each other via an interlayer insulating film or the like. However, since the dummy pattern has low conductivity in the facing portion, the scanning line and the dummy pattern There is little or no parasitic capacitance between them.
[0026]
Alternatively, in another aspect of the electro-optical device according to the aspect of the invention, the wiring includes a scanning line connected to a gate electrode disposed to face the channel region, and the dummy pattern has a planar region facing the scanning line. Arranged to avoid.
[0027]
According to this aspect, since the dummy pattern is disposed so as to avoid the plane region facing the scanning line, even if the dummy pattern is conductive, the parasitic capacitance between the scanning line and the dummy pattern is completely a problem. Not. Further, it is convenient to construct the dummy pattern from a conductive film because it can be used as another electrode, a part of another element, a wiring, or the like.
[0028]
In another aspect of the electro-optical device according to the aspect of the invention, the dummy pattern also functions as one of a pair of capacitor electrodes that form a storage capacitor with respect to the pixel electrode, and a dielectric film is formed on the dummy pattern. The other electrode arranged opposite to each other is further provided.
[0029]
According to this aspect, since the storage capacitor is constructed in the pixel electrode, the potential holding characteristic in the pixel electrode is remarkably enhanced. In addition, since one electrode of the storage capacitor and the dummy pattern are used in common, it is very advantageous for simplifying the laminated structure and the manufacturing process.
[0030]
In an aspect having this storage capacitor, the dummy pattern may be extended from the drain region of the semiconductor film pattern, and the one electrode may be a pixel potential side capacitor electrode.
[0031]
If comprised in this way, the structure which functions the dummy pattern extended from the semiconductor film pattern also as a pixel electric potential side capacity | capacitance electrode can be obtained comparatively easily.
[0032]
In the aspect having the storage capacity, the other electrode may be formed of a light shielding film containing a metal or an alloy.
[0033]
If comprised in this way, it will become possible to improve light-shielding performance further by both the other electrode which consists of a light-shielding film containing a metal or an alloy, and a dummy pattern. As the light shielding film containing a metal or an alloy, for example, at least one of refractory metals such as Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), and Pb (lead). A single metal, an alloy, a metal silicide, a polysilicide, and a laminate of these.
[0034]
In the aspect having the storage capacitor, the wiring includes a scanning line connected to a gate electrode disposed opposite to the channel region, and the other electrode is positioned on an upper layer side of the one electrode on the substrate. In addition, it may be configured to be positioned on the lower layer side than the scanning line.
[0035]
With this configuration, the other electrode is present at the stack position between one electrode of the dummy pattern and the scanning line, so the parasitic capacitance between the dummy pattern and the scanning line is reduced by the presence of the other electrode. It can be reduced according to.
[0036]
In this case, the other electrode may be a fixed potential side capacitor electrode.
[0037]
With this configuration, since the fixed potential side capacitance electrode exists at the stack position between one electrode of the dummy pattern and the scanning line, a configuration in which the dummy pattern is electromagnetically shielded from the scanning line can be obtained. The parasitic capacitance between the pattern and the scanning line can be significantly reduced.
[0038]
In the aspect having the storage capacitor, the dielectric film may be formed of the same film as the gate insulating film interposed between the gate electrode of the thin film transistor and the channel region.
[0039]
With this configuration, the gate insulating film of the thin film transistor and the dielectric film of the storage capacitor can be formed simultaneously from the same film, which is advantageous in simplifying the laminated structure and the manufacturing process.
[0040]
In order to solve the above problems, an electro-optical device manufacturing method according to the present invention is a method for manufacturing the above-described electro-optical device (including various aspects thereof), and includes a groove formed on the substrate. And a step of simultaneously forming the semiconductor film pattern and the dummy pattern in the groove by photolithography and etching using the same resist.
[0041]
According to the method for manufacturing an electro-optical device of the present invention, a groove is first dug in the substrate. After that, the semiconductor film pattern and the dummy pattern are simultaneously formed in the groove by the photolithography process and the etching process using the same resist, so that the manufacturing process is compared with the case where the semiconductor film pattern and the dummy pattern are separately formed. This is advantageous in simplifying. In addition, the exposure light reflected by the step or slope of the groove can be removed by the mask portion for forming the dummy pattern, and the halation effect can be reduced. Therefore, the pattern accuracy of the resist for forming the semiconductor film pattern is increased, and the pattern accuracy in the semiconductor film pattern obtained by the subsequent etching process is also increased.
[0042]
In order to solve the above problems, another electro-optical device of the present invention includes a pixel electrode, a thin film transistor disposed corresponding to the pixel electrode, and a wiring connected to the thin film transistor on a substrate. And a semiconductor film pattern including a source region, a drain region, and a channel region of the thin film transistor is disposed in a groove dug in the substrate, and the semiconductor film pattern including the source region, the drain region, and the channel region is aligned. A light-absorbing film is formed on the premises and the slopes forming the grooves.
In order to solve the above-described problems, another electro-optical device of the present invention includes a pixel electrode, a thin film transistor connected to the pixel electrode, and a wiring connected to the thin film transistor on the substrate. A semiconductor film pattern including a channel region of the thin film transistor is disposed in the groove dug in the groove, and a light-absorbing film is formed beside the semiconductor film pattern in the groove.
[0043]
According to another electro-optical device of the present invention, a light-absorbing film is formed beside the semiconductor film pattern in the groove. For this reason, during the operation after manufacturing, the internally reflected light or the multiple reflected light caused by the step or slope of the groove will reach the channel region by at least partially absorbing or reflecting the light absorbing film. Can be effectively blocked. As a result, it is possible to improve the light resistance after manufacturing while adopting a structure that digs grooves in the substrate and flattenes it. Finally, the present invention can display bright, high-contrast and high-definition images. It becomes.
[0044]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0045]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the electro-optical device of the invention is applied to a liquid crystal device.
[0046]
(Configuration in the pixel portion of the electro-optical device)
First, a configuration of a pixel portion of an electro-optical device according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix that forms an image display region of an electro-optical device. FIG. 2 is a plan view of a plurality of adjacent pixel groups on the TFT array substrate on which data lines, scanning lines, pixel electrodes and the like are formed. 3 is a cross-sectional view taken along line AA ′ of FIG. In FIG. 3, the scale of each layer and each member is different in order to make each layer and each member recognizable on the drawing.
[0047]
In FIG. 1, a pixel electrode 9a and a TFT 30 for controlling the switching of the pixel electrode 9a are formed on each of a plurality of pixels formed in a matrix that forms an image display area of the electro-optical device according to the present embodiment. The data line 6 a to which the image signal is supplied is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn to be written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. good. Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the switch of the TFT 30 serving as a switching element for a certain period. Write at a predetermined timing. Image signals S1, S2,..., Sn written in a liquid crystal as an example of an electro-optical material via the pixel electrode 9a are held for a certain period with a counter electrode formed on a counter substrate described later. The The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. In the normally white mode, the transmittance for incident light is reduced according to the voltage applied in units of each pixel, and in the normally black mode, the light is incident according to the voltage applied in units of each pixel. The light transmittance is increased, and light having a contrast corresponding to the image signal is emitted from the electro-optical device as a whole. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode.
[0048]
In FIG. 2, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ′) are provided in a matrix on the TFT array substrate of the electro-optical device. A data line 6a and a scanning line 3a are provided along each boundary.
[0049]
In addition, the scanning line 3a is disposed so as to face the channel region 1a ′ indicated by the hatched region rising to the right in the drawing in the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode (particularly in the present embodiment). Then, the scanning line 3a is formed to be wide in the portion that becomes the gate electrode). As described above, the pixel switching TFT 30 in which the scanning line 3a is disposed as a gate electrode in the channel region 1a ′ is provided at each of the intersections of the scanning line 3a and the data line 6a.
[0050]
As shown in FIGS. 2 and 3, in this embodiment, the capacitor line 300 includes a first film 72 made of a conductive polysilicon film and the like, and a second film 73 made of a metal silicide film containing a refractory metal and the like. Has a multilayer structure. Among these, the second film 73 has a function as a fixed potential side capacitor electrode of the capacitor line 300 or the storage capacitor 70 and also functions as an upper light shielding film that shields the TFT 30 from incident light on the upper side of the TFT 30. The first film 72 functions not only as a fixed potential side capacitor electrode of the capacitor line 300 or the storage capacitor 70 but also as a light absorption layer disposed between the second film 73 as the upper light shielding film and the TFT 30. have. On the other hand, the relay layer 71a disposed opposite to the capacitor line 300 with the dielectric film 75 interposed therebetween functions as a pixel potential side capacitor electrode of the storage capacitor 70 and a second film 73 as an upper light shielding film. It functions as a light absorption layer disposed between the TFT 30 and further functions as an intermediate conductive layer that relay-connects the pixel electrode 9a and the high concentration drain region 1e of the TFT 30.
[0051]
In this embodiment, in particular, as shown in FIGS. 2 and 3, the TFT array substrate 10 has grooves 10cv (inclined lines in the right-down direction in FIG. A dummy pattern 201 indicated by a bold line in FIG. 2 is formed on both sides of the semiconductor layer 1a from the side wall to the bottom of the groove 10cv. The configuration and operational effects of this dummy pattern 201 will be described in detail later with reference to FIGS.
[0052]
In this embodiment, the storage capacitor 70 includes a relay layer 71a as a pixel potential side capacitor electrode connected to the high concentration drain region 1e (and the pixel electrode 9a) of the TFT 30, and a capacitor line 300 as a fixed potential side capacitor electrode. A part thereof is formed so as to be opposed to each other through the dielectric film 75.
[0053]
The capacitor line 300 extends in a stripe shape along the scanning line 3a as viewed in a plan view, and a portion overlapping the TFT 30 protrudes up and down in FIG. Then, the data lines 6a extending in the vertical direction in FIG. 2 and the capacitor lines 300 extending in the horizontal direction in FIG. 2 are formed so as to cross each other, so that the data lines 6a are planarly formed above the TFTs 30 on the TFT array substrate 10. A lattice-shaped upper light-shielding film is formed as viewed, and defines an opening area of each pixel.
[0054]
On the other hand, below the TFT 30 on the TFT array substrate 10, a lower light-shielding film 11a is provided in a grid pattern.
[0055]
The second film 73 and the lower light-shielding film 11a constituting an example of these upper light-shielding films each include at least one of refractory metals such as Ti, Cr, W, Ta, Mo, and Pb. It consists of a single metal, an alloy, a metal silicide, a polysilicide, or a laminate of these. In addition, since the capacitor line 300 including the second film 73 has a multilayer structure and the first film 72 is a conductive polysilicon film, the second film 73 has a conductive property. Although it is not necessary to form it from a material, if not only the 1st film | membrane 72 but the 2nd film | membrane 73 is formed from a electrically conductive film, the capacity | capacitance line 300 can be made lower resistance.
[0056]
In FIG. 3, a dielectric film 75 disposed between the relay layer 71a serving as a capacitor electrode and the capacitor line 300 is a silicon oxide film such as a relatively thin HTO film or LTO film having a thickness of about 5 to 200 nm, for example. Or a silicon nitride film or the like. From the viewpoint of increasing the storage capacitor 70, the thinner the dielectric film 75 is better as long as the reliability of the film is sufficiently obtained.
[0057]
The first film 72 that not only functions as a light absorption layer but also forms part of the capacitor line 300 is made of, for example, a polysilicon film having a thickness of about 150 nm. The second film 73 that not only functions as a light shielding layer but also constitutes another part of the capacitor line 300 is made of, for example, a tungsten silicide film having a thickness of about 150 nm. As described above, the first film 72 disposed on the side in contact with the dielectric film 75 is made of a polysilicon film, and the relay layer 71a in contact with the dielectric film 75 is made of a polysilicon film. Deterioration can be prevented. Furthermore, when the capacitor line 300 is formed on the dielectric film 75, if the capacitor line 300 is continuously formed without performing a photoresist process after the dielectric film 75 is formed, the dielectric film 75 Since the quality can be improved, the dielectric film 75 can be thinly formed, and the storage capacitor 70 can be finally increased.
[0058]
As shown in FIGS. 2 and 3, the data line 6a is connected to a relay layer 71b for relay connection via a contact hole 81. Further, the relay layer 71b is connected to, for example, polysilicon via a contact hole 82. The semiconductor layer 1a made of a film is electrically connected to the high concentration source region 1d. The relay layer 71b is simultaneously formed from the same film as the relay layer 71a having the above-described functions.
[0059]
Further, the capacitor line 300 extends from the image display region where the pixel electrode 9a is disposed to the periphery thereof, and is electrically connected to a constant potential source to be a fixed potential. As such a constant potential source, a data line drive for controlling a scanning line driving circuit (described later) for supplying a scanning signal for driving the TFT 30 to the scanning line 3a and a sampling circuit for supplying an image signal to the data line 6a. A constant potential source such as a positive power source or a negative power source supplied to a circuit (described later) or a constant potential supplied to the counter electrode 21 of the counter substrate 20 may be used. Further, the lower light-shielding film 11a also extends from the image display region to the periphery thereof and is connected to a constant potential source, similarly to the capacitor line 300, in order to avoid the potential fluctuation from adversely affecting the TFT 30. Good.
[0060]
The pixel electrode 9a is electrically connected to the high-concentration drain region 1e in the semiconductor layer 1a through the contact holes 83 and 85 by relaying the relay layer 71a. That is, in the present embodiment, the relay layer 71a functions to relay the pixel electrode 9a to the TFT 30 in addition to the function as the pixel potential side capacitor electrode of the storage capacitor 70 and the function as the light absorption layer. If the relay layers 71a and 71b are used as the relay layers in this way, even if the interlayer distance is as long as about 2000 nm, for example, two relatively small diameters are avoided while avoiding the technical difficulty of connecting the two with a single contact hole. Two or more serial contact holes can be connected to each other satisfactorily, the pixel aperture ratio can be increased, and it is useful for preventing etching through when the contact hole is opened.
[0061]
2 and 3, the electro-optical device includes a transparent TFT array substrate 10 and a transparent counter substrate 20 disposed to face the TFT array substrate 10. The TFT array substrate 10 is made of, for example, a quartz substrate, a glass substrate, or a silicon substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate.
[0062]
Wirings, elements, and the like such as the scanning lines 3a, the data lines 6a, and the TFTs 30 are embedded in the lattice-shaped grooves 10cv dug in the TFT array substrate 10. Thereby, on the surface of the stacked body on the TFT array substrate 10 (that is, the surface of the third interlayer insulating film 43 serving as the base of the pixel electrode 9a), the step between the region where the wiring, the element, etc. are present and the region where it is not present The image defects such as the alignment failure of the liquid crystal due to the level difference can be finally reduced.
[0063]
As shown in FIG. 3, the TFT array substrate 10 is provided with a pixel electrode 9a, and an alignment film 16 subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive film such as an ITO (Indium Tin Oxide) film. The alignment film 16 is made of an organic film such as a polyimide film.
[0064]
On the other hand, a counter electrode 21 is provided over the entire surface of the counter substrate 20, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 21. The counter electrode 21 is made of a transparent conductive film such as an ITO film. The alignment film 22 is made of an organic film such as a polyimide film.
[0065]
The counter substrate 20 may be provided with a lattice-shaped or striped light-shielding film. By adopting such a configuration, the incident light from the counter substrate 20 side is allowed to enter the channel region 1a ′ and the light shielding film on the counter substrate 20 together with the capacitor line 300 and the data line 6a constituting the upper light shield film as described above. Intrusion into the low concentration source region 1b and the low concentration drain region 1c can be more reliably prevented. Further, such a light shielding film on the counter substrate 20 functions to prevent a temperature increase of the electro-optical device by forming at least a surface irradiated with incident light with a highly reflective film. In this way, the light shielding film on the counter substrate 20 is preferably formed so as to be positioned inside the light shielding layer composed of the capacitor line 300 and the data line 6a in plan view. As a result, the light shielding film on the counter substrate 20 can provide such light shielding and temperature rise prevention effects without reducing the aperture ratio of each pixel.
[0066]
Between the TFT array substrate 10 and the counter substrate 20, which are arranged in such a manner so that the pixel electrode 9 a and the counter electrode 21 face each other, an electro-optical material is placed in a space surrounded by a seal material described later. A liquid crystal layer 50 is formed by encapsulating liquid crystal as an example. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material is an adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and the distance between the two substrates is set to a predetermined value. Gap materials such as glass fibers or glass beads are mixed.
[0067]
Further, a base insulating film 12 is provided under the pixel switching TFT 30. The base insulating film 12 is formed on the entire surface of the TFT array substrate 10 in addition to the function of interlayer insulating the TFT 30 from the lower light-shielding film 11a, and thus remains rough after polishing the surface of the TFT array substrate 10 and after cleaning. It has a function of preventing deterioration of the characteristics of the pixel switching TFT 30 due to dirt or the like.
[0068]
In FIG. 3, the pixel switching TFT 30 has an LDD (Lightly Doped Drain) structure, and includes a scanning line 3a, a channel region 1a ′ of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a, and scanning. Insulating film 2 including a gate insulating film that insulates line 3a from semiconductor layer 1a, low concentration source region 1b and low concentration drain region 1c of semiconductor layer 1a, high concentration source region 1d and high concentration drain region 1e of semiconductor layer 1a It has.
[0069]
On the scanning line 3a, a first interlayer insulating film 41 in which a contact hole 82 leading to the high concentration source region 1d and a contact hole 83 leading to the high concentration drain region 1e are respectively formed.
[0070]
The relay layers 71a and 71b and the capacitor line 300 are formed on the first interlayer insulating film 41, and the contact hole 81 and the contact hole 85 respectively leading to the relay layers 71a and 71b are opened on these layers. A second interlayer insulating film 42 is formed.
[0071]
In the present embodiment, the first interlayer insulating film 41 is baked at 1000 ° C. to activate ions implanted into the polysilicon film constituting the semiconductor layer 1a and the scanning line 3a. Also good. On the other hand, the stress generated in the vicinity of the interface of the capacitor line 300 may be reduced by not performing such firing on the second interlayer insulating film 42.
[0072]
A data line 6a is formed on the second interlayer insulating film 42, and a third interlayer insulating film 43 in which a contact hole 85 leading to the relay layer 71a is formed is formed thereon. The pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 43 thus configured.
[0073]
(Dummy pattern configuration and effects)
Next, with reference to FIGS. 4 to 8, the configuration and operational effects of the dummy pattern 201 provided in the groove 10 cv of the TFT array substrate 10 in the electro-optical device embodiment described above will be described in detail. 4 is a plan view showing the dummy pattern 201 in FIG. 2 together with the semiconductor layer 1a and the scanning line 3a (shown by a dotted line in the drawing). FIG. 5 is a cross-sectional view taken along line CC ′ of FIG. FIG. 6 is a cross-sectional view taken along the line CC ′ in the comparative example. FIG. 7 is a process diagram showing the dummy pattern 201 on the cross section corresponding to the CC ′ cross section, and FIG. 8 shows the patterning process in the comparative example on the cross section corresponding to the CC ′ cross section. It is process drawing.
[0074]
As shown in FIGS. 4 and 5, a semiconductor layer 1a including a channel region 1a ′ of the TFT 30 is disposed in the groove 10cv dug in the TFT array substrate 10 with a base insulating film 12 interposed therebetween. Light-absorbing dummy patterns 201 are formed on both sides of the semiconductor layer 1a excluding the 3a region. The dummy pattern 201 is formed from the edge of the groove 10cv of the base insulating film 12 to the bottom surface. Accordingly, as shown in FIG. 5, during the operation of the electro-optical device, the light L1 (that is, incident light, return light, or part of internally reflected light or multiple reflected light) reaches the step or slope of the groove. However, the light L1 is at least partially removed by absorption or reflection by the dummy pattern 201. For this reason, the light L2 reaching the semiconductor layer 1a using the step or slope of the groove as the optical path is attenuated compared to the light L1 due to the presence of the dummy pattern 201.
[0075]
Here, the comparative example shown in FIG. 6 is obtained by removing the dummy pattern 201 from the configuration of the present embodiment shown in FIG. As shown in FIG. 6, in the case of the comparative example, even when the light L1 reaches the step or the slope of the groove during the operation of the electro-optical device, there is no absorption or reflection by the dummy pattern 201. For this reason, the light L2 reaching the semiconductor layer 1a with the step or slope of the groove as an optical path is hardly attenuated compared to the light L1. That is, in this comparative example, due to the presence of the groove 10cv, a light leak current is generated in the TFT including the semiconductor layer 1a during operation.
[0076]
As can be seen from FIGS. 5 and 6, according to the present embodiment, it is possible to improve light resistance while adopting a structure in which a trench 10 cv is dug in the TFT array substrate 10 for flattening. Therefore, the liquid crystal can be operated satisfactorily by flattening, and the pixel electrode 9a is improved by the TFT 30 with reduced light leakage current even under severe conditions where strong incident light and return light are incident. Switching control is possible.
[0077]
Here, in this embodiment, as shown in FIGS. 2 and 3, the TFT 30 is shielded from above and below by various light shielding films. That is, for the incident light incident from the upper side (that is, the incident light incident side) in the electro-optical device, the capacitor line 300 and the data line 6a function as an upper light shielding film. On the other hand, the lower light-shielding film 11a literally functions as the lower light-shielding film with respect to the return light incident from the lower side (that is, the outgoing side of the incident light) in the electro-optical device. Therefore, it can be considered that the light L1 shown in FIG. 5 does not actually exist. However, the incident light includes oblique light incident on the substrate 10 from an oblique direction. For example, it includes about 10% of a component whose incident angle deviates from about 10 degrees to 15 degrees from the vertical. Similarly, the return light also includes oblique light. Therefore, the oblique light is reflected on the upper surface of the substrate 10 and the upper surface of the lower light-shielding film 11a, etc., or reflected on the lower surface of the upper light-shielding film, and these are further reflected at other interfaces in the electro-optical device. Reflected to generate internal reflection light / multiple reflection light. Therefore, since the light L1 shown in FIG. 5 can exist even if various light shielding films are provided above and below the TFT 30, the effect of the dummy pattern 201 that performs light shielding on the side of the semiconductor layer 1a as in this embodiment is as follows. It can be said that it is big.
[0078]
In addition, in the present embodiment, as shown in FIG. 4, the dummy pattern 201 is arranged so as to avoid a plane region facing the scanning line 3 a. For this reason, even if the dummy pattern 201 is conductive or low conductive, the parasitic capacitance between the scanning line 3a and the dummy pattern 201 has little or no problem in practice.
[0079]
Furthermore, in this embodiment, since the dummy pattern 201 is formed on both sides of the semiconductor layer 1a as shown in FIGS. 4 and 5, the semiconductor layer 1a and the dummy pattern 201 are connected to the semiconductor layer 1 as shown in FIG. When patterning is performed by photolithography and etching, the exposure light reflected by the step or slope of the groove can be removed by the mask portion for forming the dummy pattern.
[0080]
That is, when forming the semiconductor layer 1a and the dummy pattern 201 of the present embodiment as shown in FIG. 7, first, the semiconductor layer 1 is formed on the entire surface of the base insulating film 12 as shown in the upper part of FIG. Further, a photoresist 600 is formed thereon. Then, the photoresist 600 is exposed to the exposure light Le through a mask (reticle) 601 having a light shielding pattern 602 corresponding to the semiconductor layer 1a and the dummy pattern 201. Next, as shown in the lower part of FIG. 7, the uncured portion of the photoresist 600 is removed, and a photoresist 600 a having a pattern corresponding to the semiconductor layer 1 a and the dummy pattern 201 is formed. Then, after baking this photoresist 600a, the semiconductor layer 1 is etched through this, thereby forming the semiconductor layer 1a and the dummy pattern 201 as shown in FIGS.
[0081]
Therefore, in the exposure stage shown in the upper part of FIG. 7, the exposure light Le is removed by the light shielding pattern 602 for forming the dummy pattern above the step or slope of the groove. For this reason, the exposure light Le is hardly reflected by the step or slope of the groove. Therefore, as shown in the lower part of FIG. 7, the patterned photoresist 600a does not show a halation effect due to reflection of exposure light at the step or slope of the groove, and can be said to have very high patterning accuracy. As a result, the pattern accuracy of the semiconductor layer 1a obtained by etching the photoresist 600a is very high.
[0082]
Here, the comparative example shown in FIG. 8 is obtained by removing the dummy pattern 201 from the configuration of the present embodiment shown in FIG. In the exposure stage shown in the upper part of FIG. 8, of the exposure light Le, the exposure light Le1 directed to the step or the slope of the groove is formed with the semiconductor layer 1a (there is no light shielding pattern part for forming the dummy pattern). Is transmitted through the mask 601 ′ having the light shielding pattern 602 ′ for use and reflected by the step or slope of the groove, and the reflected light Le2 also reaches the portion of the photoresist 600 for forming the semiconductor layer 1a from the side thereof. . In other words, in the case of the comparative example, the halation effect due to the reflection of the exposure light Le1 at the step or slope of the groove is remarkable. Therefore, as shown in the lower part of FIG. 8, the patterned photoresist 600a ′ has a low patterning accuracy. As a result, the pattern accuracy of the semiconductor layer obtained by etching the photoresist 600a ′ is also lowered.
[0083]
As can be seen from FIGS. 7 and 8, according to the present embodiment, the semiconductor layer 1a including the channel region 1a ′ is miniaturized and the variation in the shape of the semiconductor layer 1a is reduced, thereby reducing the pixel pitch. Can be achieved.
[0084]
As described above with reference to FIGS. 4 to 8, according to the present embodiment, the dummy pattern 201 is formed, thereby adopting a structure in which the trench 10 cv is dug in the TFT array substrate 10 and flattened. Further, it is possible to effectively prevent a situation in which the pattern accuracy of the semiconductor film pattern 1a is lowered due to halation during the manufacturing process (see FIGS. 7 and 8), and to improve the light resistance of the electro-optical device after manufacturing. (See FIGS. 5 and 6).
[0085]
In particular, in the present embodiment, the dummy pattern 201 is made of the same film as the semiconductor layer 1a such as a polysilicon film or an amorphous silicon film, so that no additional process is required to form the dummy pattern 201. In addition, since the light absorption characteristics in the channel region 1a ′ are the same as those of the dummy pattern 201, the dummy pattern 201 can absorb light having a frequency component that is easily absorbed by the channel region 1a ′ during operation after manufacturing. From the viewpoint of reducing the light leakage current generated in the channel region 1a ′, it is very advantageous.
[0086]
In the present embodiment described above, the dummy patterns 201 are arranged on both sides of the semiconductor layer 1a. However, even if the dummy patterns 201 are arranged only on one side of the semiconductor layer 1a, a certain degree of similar effect is obtained. It is done. For example, when it is difficult to dispose the dummy pattern 201 on both sides of the semiconductor layer 1a in view of the arrangement of wirings, elements, etc. around the semiconductor layer 1a, It is sufficient to provide the dummy pattern 201 only for. In the present embodiment, the dummy pattern 201 is disposed so as to straddle the top of the groove, the side wall of the groove, and the bottom. However, the dummy pattern 201 may be disposed so as to straddle only on the sidewall and the bottom of the groove, or may be disposed only on the sidewall of the groove or only on the bottom. In any case, a similar effect can be obtained as long as the dummy pattern 201 is arranged beside the semiconductor layer 1a in the trench.
[0087]
In the embodiment described above, a large number of conductive layers are stacked as shown in FIG. 3, so that the data line 6a and the scanning line 3a on the lower ground of the pixel electrode 9a (that is, the surface of the third interlayer insulating film 43). The level difference in the region along the line is alleviated by digging the groove 10cv in the TFT array substrate 10, but in addition to this, the base insulating film 12, the first interlayer insulating film 41, the second interlayer insulating film 42. A planarization process may be performed by digging a groove in the third interlayer insulating film 43 and embedding the wiring such as the data line 6a, the TFT 30, or the like, or the third interlayer insulating film 43 and the second interlayer insulating film 42. The planarization process may be performed by polishing the step on the upper surface of the substrate by CMP (Chemical Mechanical Polishing) process or the like, or by forming it flat using organic SOG (Spin On Glass).
[0088]
Further, in the embodiment described above, the pixel switching TFT 30 preferably has an LDD structure as shown in FIG. 3, but has an offset structure in which impurities are not implanted into the low concentration source region 1b and the low concentration drain region 1c. Alternatively, it may be a self-aligned TFT in which a high concentration source and drain regions are formed in a self-aligned manner by implanting impurities at a high concentration using a gate electrode formed of a part of the scanning line 3a as a mask. In this embodiment, only one gate electrode of the pixel switching TFT 30 is arranged between the high concentration source region 1d and the high concentration drain region 1e. However, two or more gate electrodes are provided between these gate electrodes. You may arrange. If the TFT is configured with dual gates or triple gates or more in this way, leakage current at the junction between the channel and the source and drain regions can be prevented, and the off-time current can be reduced.
[0089]
(Various forms of dummy patterns)
Next, with reference to FIG. 9 to FIG. 13, various forms that can be adopted as dummy patterns instead of the dummy pattern 201 shown in FIG. 5 will be described. 9 to 13 are plan views showing the dummy patterns extracted together with the semiconductor layer 1a and the scanning lines 3a (shown by dotted lines in the drawing), as in FIG.
[0090]
In the form shown in FIG. 9, the dummy pattern 202 is formed to have a wide width corresponding to the narrow width of the semiconductor layer 1a. Other configurations are the same as those of the embodiment shown in FIGS. With this configuration, the light shielding function can be enhanced by the wide formation area of the dummy pattern 202.
[0091]
In the form shown in FIG. 10, the dummy pattern 203 extends across the scanning line 3a. Other configurations are the same as those of the embodiment shown in FIGS. With this configuration, the light shielding function can be enhanced by the wide formation area of the dummy pattern 202.
[0092]
However, in the embodiment shown in FIG. 10, the dummy pattern 203 preferably has low conductivity at least in a portion facing the scanning line 3a. With this configuration, the parasitic capacitance between the dummy pattern 203 and the scanning line 3a causes little or no problem.
[0093]
In the form shown in FIG. 11, the dummy pattern 204 is formed to have a wide width corresponding to the narrow width of the semiconductor layer 1a. Other configurations are the same as those of the embodiment shown in FIG. With this configuration, the light shielding function can be enhanced by the wide formation area of the dummy pattern 204.
[0094]
In the form shown in FIG. 12, the dummy pattern 205 includes a dummy pattern 205a extended from the drain region of the semiconductor layer 1a and a dummy pattern 205b separated from the semiconductor layer 1a. The dummy pattern 205a preferably also functions as a pixel potential side capacitor electrode among a pair of capacitor electrodes that form a storage capacitor with respect to the pixel electrode (liquid crystal capacitor). With this configuration, the dummy pattern 205a is used so that the storage capacity is singly (ie, instead of the storage capacity 70 shown in FIGS. 2 and 3) or additionally (ie, in FIGS. 2 and 3). In addition to the storage capacity 70 shown). In addition, since the fixed potential side capacitor electrode and the dummy pattern 205a are shared, the laminated structure and the manufacturing process can be simplified. Other configurations are the same as those of the embodiment shown in FIGS.
[0095]
Note that the dummy pattern 205 shown in FIG. 12 will be described in detail in the first embodiment of the manufacturing process and the second embodiment of the manufacturing process which will be described later.
[0096]
In the form shown in FIG. 13, the dummy pattern 206 is extended from the drain region of the semiconductor layer 1a. The dummy pattern 206 preferably also functions as a fixed-potential-side capacitor electrode among a pair of capacitor electrodes that form a storage capacitor with respect to the pixel electrode (liquid crystal capacitor). With this configuration, the storage capacity can be used alone (ie, instead of the storage capacity 70 shown in FIGS. 2 and 3) or additionally (ie, in FIGS. 2 and 3) using the dummy pattern 206. In addition to the storage capacity 70 shown). In addition, since the capacitor electrode of such a storage capacitor and the dummy pattern 206 are shared, the laminated structure and the manufacturing process can be simplified. In addition, the dummy pattern 206 extends across the scanning line 3a, so that the light shielding function can be enhanced, and at the same time, the planar area for forming the storage capacitor can be enlarged. Other configurations are the same as those of the embodiment shown in FIGS.
[0097]
The dummy pattern 206 shown in FIG. 13 will be described in detail in the third embodiment of the manufacturing process described later.
[0098]
(First Embodiment of Manufacturing Process)
Next, a first embodiment of an electro-optical device manufacturing process according to the present invention will be described with reference to FIGS. FIGS. 14A and 14B are process diagrams showing the state in the vicinity of the semiconductor layer 1a of the electro-optical device in each step of the first embodiment of the manufacturing process in order in plan view, and FIG. 15 is a first process of the manufacturing process. FIG. 16 is a process diagram illustrating the state in the vicinity of the semiconductor layer 1a of the electro-optical device in each step of the embodiment in order in the DD ′ cross-sectional view of FIG. 14, and FIG. 16 is a diagram of each step in the first embodiment of the manufacturing process. FIG. 15 is a process diagram illustrating the state of the electro-optical device near the semiconductor layer 1a in order in the cross-sectional view taken along the line EE ′ of FIG.
[0099]
The dummy pattern formed in the first embodiment of the manufacturing process is the same as that shown in FIG. That is, here, the dummy pattern 205 includes a dummy pattern 205a that also functions as a pixel potential side capacitor electrode extending from the drain region of the semiconductor layer 1a, and a dummy pattern 205b that is separated from the semiconductor layer 1a.
[0100]
First, as shown in step (1) of FIGS. 14 to 16, a TFT array substrate 10 such as a quartz substrate, a hard glass, a silicon substrate, etc. is prepared, and has a depth of, for example, about 870 nm by photolithography and dry and wet etching. A groove 10cv whose planar shape is a lattice shape is dug. Where preferably N 2 Annealing is performed in an inert gas atmosphere such as (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pretreatment is performed so as to reduce distortion generated in the TFT array substrate 10 in a high-temperature process to be performed later.
[0101]
Subsequently, a metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo, and Pd or a metal silicide is formed on the entire surface of the TFT array substrate 10 thus processed by sputtering to a film having a thickness of about 100 to 500 nm. A light shielding film having a thickness, preferably about 200 nm, is formed. Then, the lower light-shielding film 11a having a planar lattice shape is formed by photolithography and etching.
[0102]
Next, in the step (2) of FIG. 14 to FIG. 16, the TEOS (tetraethyl ortho silicate) gas, TEB (tetraethyl ethyl silicate) gas, and the like are formed on the lower light shielding film 11a by, for example, atmospheric pressure or low pressure CVD. A base insulating film 12 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like using a (boat rate) gas, TMOP (tetra-methyl-oxy-phosphate) gas, or the like. Form. The thickness of the base insulating film 12 is, for example, about 500 to 2000 nm.
[0103]
Subsequently, low pressure CVD (for example, pressure) using monosilane gas, disilane gas or the like at a flow rate of about 400 to 600 cc / min on the base insulating film 12 in a relatively low temperature environment of about 450 to 550 ° C., preferably about 500 ° C. An amorphous silicon film is formed by CVD of about 20 to 40 Pa. Thereafter, annealing is performed in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours, so that the polysilicon film 1 has a grain size of about 50 to 200 nm, preferably Is solid phase grown to a particle size of about 100 nm. As a method for solid phase growth, annealing using RTA (Rapid Thermal Anneal) may be used, or laser annealing using an excimer laser or the like may be used. At this time, depending on whether the TFT 30 for pixel switching is an n-channel type or a p-channel type, a dopant of a group V element or a group III element may be slightly doped by ion implantation or the like. Then, a semiconductor layer 1a having a predetermined pattern and a dummy pattern 205 having a predetermined pattern (that is, dummy patterns 205a and 205b) are formed by photolithography and etching.
[0104]
Particularly in the present embodiment, since the halation effect is reduced when the semiconductor layer 1a and the dummy pattern 205 are patterned as described above (see FIG. 7), the pattern accuracy between the semiconductor layer 1a and the dummy pattern 205 is reduced. Can be enhanced.
[0105]
Subsequently, the semiconductor layer 1a constituting the TFT 30 is thermally oxidized at a temperature of about 900 to 1300 ° C., preferably at a temperature of about 1000 ° C., to form a lower gate insulating film. Subsequently, an upper gate insulating film is formed, whereby the insulating film 2 (including the gate insulating film) made of a multilayer high-temperature silicon oxide film (HTO film) or silicon nitride film is formed. As a result, the semiconductor layer 1a and the dummy pattern 205 each have a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the insulating film 2 has a thickness of about 20 to 150 nm, preferably The thickness is about 30 to 100 nm.
[0106]
Subsequently, in a state where the semiconductor layer 1a is covered with the photoresist 610, the dummy pattern 601 is doped with a predetermined amount of dopant DP such as boron by ion implantation or the like. Gives conductivity. However, in this embodiment, since the dummy pattern 605 is not used as a capacitor electrode or the like, it may not have conductivity. On the contrary, as shown in FIGS. 10 and 11, when the dummy pattern is also formed in the planar region overlapping the scanning line 3a, at least a portion overlapping the scanning line 3a is provided with a mask and the dopant DP is ion-implanted. By not doing so, it is preferable to reduce the conductivity (that is, the parasitic capacitance between the scanning line 3a and the dummy pattern can be reduced).
[0107]
Further, in order to control the threshold voltage Vth of the TFT 30 for pixel switching simultaneously or separately with such ion implantation of the dopant DP, a dopant such as boron is added to the N channel region or the P channel region of the semiconductor layer 1a. Is doped by ion implantation or the like by a predetermined amount.
[0108]
Next, in the step (3) of FIGS. 14 to 16, a polysilicon film is deposited by a low pressure CVD method or the like, and phosphorus (P) is further thermally diffused to make the polysilicon film conductive. Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film may be used. The thickness of this polysilicon film is about 100 to 500 nm, preferably about 350 nm. Then, a scanning line 3a having a predetermined pattern including the gate electrode of the TFT 30 is formed by photolithography and etching.
[0109]
For example, when the TFT 30 is an n-channel TFT having an LDD structure, the scanning line 3a (gate electrode) is used as a mask to form the low concentration source region 1b and the low concentration drain region 1c in the semiconductor layer 1a. , P and other group V element dopants at low concentrations (eg, P ions of 1-3 × 10 13 / Cm 2 Dope). As a result, the semiconductor layer 1a under the scanning line 3a becomes a channel region 1a ′. Further, in order to form the high concentration source region 1d and the high concentration drain region 1e constituting the pixel switching TFT 30, a resist layer having a planar pattern wider than the scanning line 3a is formed on the scanning line 3a. Then, a dopant of a group V element such as P is used at a high concentration (for example, P ions are added to 1 to 3 × 10 15 / Cm 2 Dope). For example, an TFT having an offset structure may be used without doping at a low concentration, or a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like using the scanning line 3a as a mask. The scanning line 3a is further reduced in resistance by doping of the impurities.
[0110]
Next, in step (4) of FIG. 14 to FIG. 16, NSG, PSG, BSG, BPSG is performed on the scanning line 3a by using, for example, TEOS gas, TEB gas, TMOP gas or the like by atmospheric pressure or low pressure CVD method. A first interlayer insulating film 41 made of a silicate glass film such as silicon nitride film or silicon oxide film is formed. The film thickness of the first interlayer insulating film 12 is, for example, about 500 to 2000 nm. Here, preferably, the annealing process is performed at a high temperature of about 800 ° C. to improve the film quality of the interlayer insulating film 41.
[0111]
Subsequently, contact holes 82 and 83 (not shown) (see FIGS. 2 and 3) are simultaneously opened by dry etching such as reactive ion etching and reactive ion beam etching for the interlayer insulating film 41.
[0112]
Subsequently, a polysilicon film is deposited by a low pressure CVD method or the like, and phosphorus (P) is further thermally diffused to make the polysilicon film conductive. Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film may be used. The thickness of the polysilicon film is about 100 to 500 nm, preferably about 150 nm. Then, a pixel electrode relay layer 71a and a data line relay layer 71b (not shown) (see FIGS. 2 and 3) are formed by photolithography and etching.
[0113]
Subsequently, a dielectric made of a high-temperature silicon oxide film (HTO film) or silicon nitride film on the pixel electrode relay layer 71a also serving as the pixel potential side capacitor electrode and the first interlayer insulating film 41 by a low pressure CVD method, a plasma CVD method or the like. The film 75 is deposited to a relatively thin thickness of about 50 nm. However, the dielectric film 75 may be composed of either a single layer film or a multilayer film as in the case of the insulating film 2, and generally according to various known techniques used to form a gate insulating film of a TFT. It can be formed. As the dielectric film 75 is made thinner, the storage capacitor 70 becomes larger. Consequently, the dielectric film is formed so as to be an extremely thin insulating film having a thickness of 50 nm or less on the condition that defects such as film breakage do not occur. It is advantageous to form 75.
[0114]
Subsequently, a polysilicon film is deposited on the dielectric film 75 by a low pressure CVD method or the like, further phosphorus (P) is thermally diffused, and the polysilicon film is made conductive to form a first film 72 (not shown in FIG. 2). 3). Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film may be used. The thickness of the polysilicon film is about 100 to 500 nm, preferably about 150 nm. Further, a second film 73 having a thickness of about 100 to 500 nm is formed by sputtering a metal such as Ti, Cr, W, Ta, Mo and Pd or a metal alloy film such as metal silicide by sputtering. Then, the capacitance line 300 including the first film 72 and the second film 73 having a predetermined pattern is completed by photolithography and etching.
[0115]
Subsequently, a second interlayer insulating film 42 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed using, for example, atmospheric pressure or reduced pressure CVD method or TEOS gas. To do. The film thickness of the first interlayer insulating film 42 is, for example, about 500 to 1500 nm.
[0116]
Subsequently, a contact hole 81 (not shown) (see FIGS. 2 and 3) is opened by dry etching such as reactive ion etching or reactive ion beam etching for the second interlayer insulating film 42.
[0117]
Subsequently, the entire surface of the second interlayer insulating film 42 is deposited to a thickness of about 100 to 500 nm, preferably about 300 nm, as a metal film by using a low-resistance metal such as light-shielding Al or metal silicide by sputtering or the like. To do. Then, the data line 6a having a predetermined pattern is formed by photolithography and etching.
[0118]
Next, in step (5) of FIG. 14 to FIG. 16, silicate glass such as NSG, PSG, BSG, BPSG is used so as to cover the data line 6a using, for example, atmospheric pressure or reduced pressure CVD method or TEOS gas. A third interlayer insulating film 43 made of a film, a silicon nitride film, a silicon oxide film, or the like is formed. The film thickness of the third interlayer insulating film 43 is, for example, about 500 to 1500 nm.
[0119]
Subsequently, a contact hole 85 (not shown) (see FIGS. 2 and 3) is opened by dry etching such as reactive ion etching or reactive ion beam etching for the third interlayer insulating film 43.
[0120]
Subsequently, a transparent conductive film such as an ITO film is deposited on the third interlayer insulating film 43 to a thickness of about 50 to 200 nm by sputtering or the like. Then, the pixel electrode 9a is formed by photolithography and etching. When the liquid crystal device is used for a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0121]
Subsequently, after a polyimide alignment film coating solution is applied onto the pixel electrode 9a, the alignment film 16 (see FIG. 3) is formed by performing a rubbing process so as to have a predetermined pretilt angle and in a predetermined direction. Is formed.
[0122]
On the other hand, with respect to the counter substrate 20 shown in FIG. 3, a glass substrate or the like is first prepared, and a light shielding film as a frame is formed, for example, by sputtering metal chromium and then performing photolithography and etching. These light shielding films do not need to be conductive, and may be formed of a material such as resin black in which carbon or Ti is dispersed in a photoresist in addition to a metal material such as Cr, Ni, or Al.
[0123]
Thereafter, a transparent conductive film such as ITO is deposited on the entire surface of the counter substrate 20 by sputtering or the like to a thickness of about 50 to 200 nm, thereby forming the counter electrode 21. Further, after applying a polyimide-based alignment film coating solution over the entire surface of the counter electrode 21, the alignment film 22 (see FIG. 3) is formed by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. It is formed.
[0124]
Finally, the TFT array substrate 10 on which the respective layers are formed as described above and the counter substrate 20 are bonded together with a sealing material (see FIGS. 22 and 23) so that the alignment films 16 and 22 face each other, and vacuum suction or the like is performed. Thus, for example, liquid crystal formed by mixing a plurality of types of nematic liquid crystals is sucked into the space between the two substrates to form a liquid crystal layer 50 having a predetermined layer thickness.
[0125]
As described above, according to the first embodiment of the manufacturing process of the present invention, the above-described electro-optical device according to the present invention can be manufactured. Then, after the trench 10cv is dug in the TFT array substrate 10, the semiconductor layer 1a and the dummy pattern 205 are simultaneously formed in the trench 10cv from the same film by photolithography and etching (steps of FIGS. 14 to 16). 2), the manufacturing process can be simplified as compared with the case where the semiconductor film pattern and the dummy pattern are separately formed. In particular, as described with reference to FIGS. 7 and 8, when the semiconductor layer 1a and the dummy pattern 205 are simultaneously patterned, the exposure light reflected by the step or slope of the groove 10cv is used as a dummy. It can be removed by the mask portion for forming the pattern 205, and the halation effect can be reduced. Therefore, the pattern accuracy in the semiconductor layer 1a can be increased.
[0126]
(Second Embodiment of Manufacturing Process)
Next, a second embodiment of the electro-optical device manufacturing process according to the present invention will be described with reference to FIGS. 17 and 18 (and FIG. 16). FIGS. 17A and 17B are process diagrams showing the state in the vicinity of the semiconductor layer 1a of the electro-optical device in each process of the second embodiment of the manufacturing process in order in plan view, and FIG. 18 is a second process of the manufacturing process. FIG. 18 is a process diagram illustrating the state in the vicinity of the semiconductor layer 1a of the electro-optical device in each step of the embodiment in order in the DD ′ sectional view of FIG. 17. FIG. 16 shows the state in the vicinity of the semiconductor layer 1a of the electro-optical device in each step of the second embodiment as well as the first embodiment of the manufacturing process described above in the order of the EE ′ sectional view of FIG. It is also a process diagram shown later (that is, the process diagram in the section EE ′ is the same as in the case of the first embodiment of the manufacturing process described with reference to FIGS. 14 to 16). In FIGS. 17 and 18, the same components as those in the first embodiment shown in FIGS. 14 to 16 are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.
[0127]
The dummy pattern formed in the second embodiment of the manufacturing process is the same as that shown in FIG. That is, here, the dummy pattern 205 includes a dummy pattern 205a that also functions as a pixel potential side capacitor electrode extending from the drain region of the semiconductor layer 1a, and a dummy pattern 205b that is separated from the semiconductor layer 1a.
[0128]
First, in steps (1) to (2) of FIGS. 17 and 18 (and FIG. 16), the same as steps (1) to (2) of the first embodiment of the manufacturing process shown in FIGS. These steps are performed. However, in this embodiment, the dummy pattern 205a is caused to function as a pixel potential side capacitor electrode. Therefore, in the step (2), the dummy pattern 205a is sufficiently doped so as to have conductivity suitable for the pixel potential side capacitor electrode. Such doping may be performed simultaneously with doping the semiconductor layer 1a or may be performed separately.
[0129]
Next, in the step (3 ′) of FIG. 17 and FIG. 18 (and FIG. 16), when the scanning line 3a is formed, the scanning line 3a and the scanning line 3a are formed in a plane region facing the dummy pattern 205a as the pixel potential side capacitor electrode. A fixed potential side capacitor electrode 215 is formed from the same polysilicon film. Therefore, the storage capacitor 70 ′ can be used alone (that is, in place of the storage capacitor 70 shown in FIGS. 2 and 3) from the dummy pattern 205a and the fixed potential side capacitor electrode 215 arranged opposite to each other with the insulating film 2 interposed therebetween. Additional (ie, in addition to the storage capacity 70 shown in FIGS. 2 and 3) can be constructed. In other respects, the same steps as step (3) of the first embodiment of the manufacturing process shown in FIGS. 14 to 16 are performed.
[0130]
Next, in steps (4) to (5) of FIGS. 17 and 18 (and FIG. 16), steps (4) to (5) of the first embodiment of the manufacturing process shown in FIGS. 14 to 16 are performed. The same steps are performed. However, in this embodiment, the contact formation for dropping the fixed potential side capacitor electrode 215 to a constant potential is performed simultaneously with or separately from the formation of other contacts.
[0131]
As described above, according to the second embodiment of the manufacturing process of the present invention, the dummy pattern 205 particularly functions also as a pixel potential side capacitor electrode, and the storage capacitor 70 ′ is incorporated alone or additionally ( Step (5) in FIG. 18) An electro-optical device can be manufactured. As in the case of the first embodiment, after the trench 10cv is dug in the TFT array substrate 10, the semiconductor layer 1a and the dummy pattern 205 are simultaneously formed in the trench 10cv from the same film by photolithography and etching. Compared with the case where the semiconductor film pattern and the dummy pattern are separately formed, the manufacturing process can be simplified. In addition, the pattern accuracy in the semiconductor layer 1a can be increased by reducing the halation effect.
[0132]
In addition, according to the second embodiment of the present manufacturing process, the dielectric film of the storage capacitor 70 ′ and the gate insulating film of the TFT can be formed simultaneously from the same insulating film 2. Forming a single film 2 is advantageous because it is possible to simultaneously increase the capacitance value and reliability of the storage capacitor 70 ′ and increase the performance and reliability of the TFT 30.
[0133]
(Third Embodiment of Manufacturing Process)
Next, a third embodiment of the electro-optical device manufacturing process according to the present invention will be described with reference to FIGS. FIG. 19 is a process diagram illustrating the state in the vicinity of the semiconductor layer 1a of the electro-optical device in each process of the third embodiment of the manufacturing process in order in plan view, and FIG. 20 is a process chart of the third embodiment of the manufacturing process. FIG. 21 is a process diagram illustrating the state in the vicinity of the semiconductor layer 1a of the electro-optic device in each step of the embodiment in order in the DD ′ cross-sectional view of FIG. 19, and FIG. 21 is a diagram of each step in the third embodiment of the manufacturing process. FIG. 20 is a process diagram illustrating the state of the electro-optical device in the vicinity of the semiconductor layer 1a in order in the EE ′ cross-sectional view of FIG. Also, in FIGS. 19 to 21, the same components as those in the first embodiment shown in FIGS. 14 to 16 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
[0134]
The dummy pattern formed in the third embodiment of the manufacturing process is the same as that shown in FIG. That is, here, the dummy pattern 206 is extended from the drain region of the semiconductor layer 1a, and also functions as a pixel potential side capacitor electrode.
[0135]
First, in the step (1) of FIGS. 19 to 21, the same steps as the step (1) of the first embodiment of the manufacturing process shown in FIGS. 14 to 16 are performed.
[0136]
Next, in the step (2a) of FIGS. 19 to 21, when the semiconductor layer 1a is formed, the dummy pattern 206 having the planar shape shown in FIG. 13 is simultaneously formed from the same film as the semiconductor layer 1a. In other respects, the same process as the process (2) of the first embodiment of the manufacturing process shown in FIGS. 14 to 16 is performed.
[0137]
Next, in the step (2b) of FIG. 19 to FIG. 21, a metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo, and Pd or a metal silicide is sputtered on the insulating film 2 to a thickness of 100 to 500 nm. After being stacked to a certain thickness, the fixed potential side capacitor electrode 216 is formed in a region facing the dummy pattern 206 as the pixel potential side capacitor electrode by photolithography and etching. Therefore, from the dummy pattern 206 and the fixed potential side capacitor electrode 216 arranged to face each other with the insulating film 2 interposed therebetween, the storage capacitor 70 ″ alone (that is, instead of the storage capacitor 70 shown in FIGS. 2 and 3) or 2 (in addition to the storage capacitor 70 shown in FIG. 2 and FIG. 3) can be constructed in parallel with the formation of the fixed potential side capacitor electrode 216 of the semiconductor layer 1a in the insulating film 2. A portion facing the channel region is removed by etching, and an insulating film 220 is formed thereon, and this insulating film may be formed by, for example, a low pressure CVD method, and has a thickness of about 20 to 150 nm, preferably about If the portion of the insulating film 2 facing the channel region of the semiconductor layer 1a is removed by etching in this way, the gate insulating film of the TFT 30 can be thinned. Without problems, to the gate insulating film may be formed of two layers of insulating film 2 and the insulating film 220, or the gate insulating film may be formed of an insulating film 2 rather than insulating film 220.
[0138]
Next, in steps (3) to (5) of FIGS. 19 to 21, steps similar to steps (3) to (5) of the first embodiment of the manufacturing process shown in FIGS. 14 to 16 are performed. Done. However, in this embodiment, contact formation for dropping the fixed potential side capacitor electrode 216 to a constant potential is performed simultaneously with or separately from the formation of other contacts.
[0139]
As described above, according to the third embodiment of the manufacturing process of the present invention, the dummy pattern 206 particularly functions as the pixel potential side capacitor electrode, and the storage capacitor 70 ″ is incorporated alone or additionally ( 20 and 21 (see step (5)), an electro-optical device can be manufactured, and, similar to the first embodiment, after the trench 10cv is dug in the TFT array substrate 10, the semiconductor layer 1a and the semiconductor layer 1a are formed in the trench 10cv. Since the dummy pattern 206 is formed simultaneously from the same film by photolithography and etching, the manufacturing process can be simplified as compared to forming the semiconductor film pattern and the dummy pattern separately, and the halation effect is reduced. By doing so, the pattern accuracy in the semiconductor layer 1a can be improved.
[0140]
In particular, according to the third embodiment of the present manufacturing process, the fixed potential side capacitor electrode 216 is positioned on the TFT array substrate 10 on the upper layer side of the electrode with respect to the dummy pattern 206 serving as the pixel potential side capacitor electrode and from the scanning line 3a. Is also located on the lower layer side (see step (3) to step (5) in FIG. 21). Accordingly, since the fixed potential side capacitor electrode 216 having a fixed potential exists between the dummy pattern 206 and the scanning line 3a, the parasitic capacitance between the two can be reduced. That is, as shown in FIG. 13, even if the conductive dummy pattern 206 is formed over the planar region where the scanning line 3a is formed, the parasitic capacitance between the two does not become a problem. It is possible to increase the planar area in which the storage capacitor 70 ″ is created without incurring.
[0141]
Furthermore, according to the third embodiment of the manufacturing process, since the fixed potential side capacitor electrode 216 is formed from a light shielding film containing a metal or an alloy, the light shielding performance can be further enhanced in cooperation with the dummy pattern 206. However, it is also possible to form the fixed potential side capacitor electrode 216 from a conductive polysilicon film or the like.
[0142]
In the third embodiment of the manufacturing process, the fixed potential side capacitor electrode 216 is provided on the lower layer side of the scanning line 3a. However, it is also possible to provide a fixed potential side capacitor electrode on the upper layer side of the scanning line 3a. is there. For example, before performing step (3) of FIGS. 19 to 21 before step (2b) and forming the fixed potential side capacitor electrode 216 in step (2b) in that case, a dummy pattern serving as a pixel potential side capacitor electrode is formed. If the insulating film 2 or 220 portion on 206 is removed by etching, a storage capacitor can be constructed by the dummy pattern 206 and the fixed potential side capacitor electrode 216 which are arranged to face each other with the remaining insulating film as a dielectric film. In this case, however, it is possible to place a fixed potential side capacitor electrode or capacitor line over the scanning line 3a via an interlayer insulating film, but the region itself where the storage capacitor can be formed is connected to the scanning line 3a. This is a region to be excluded (that is, slightly narrowed).
[0143]
In each embodiment described above, the planar shape of the groove 10cv is a lattice shape, but may be a stripe shape along the data line 6a or a stripe shape along the scanning line 3a. In any case, by forming the dummy pattern, the effect of increasing the patterning accuracy of the semiconductor layer 1a and the effect of improving the light shielding performance of the semiconductor layer 1a can be obtained.
[0144]
(Overall configuration of electro-optical device)
The overall configuration of the electro-optical device according to each embodiment configured as described above will be described with reference to FIGS. 22 is a plan view of the TFT array substrate 10 as viewed from the counter substrate 20 side along with the components formed thereon, and FIG. 23 is a cross-sectional view taken along the line HH ′ of FIG.
[0145]
In FIG. 22, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and a light shielding film 53 as a frame defining the periphery of the image display region 10a is provided in parallel to the inside thereof. Is provided. In a region outside the sealing material 52, a data line driving circuit 101 and an external circuit connection terminal 102 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing along one side of the TFT array substrate 10. A scanning line driving circuit 104 that drives the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is provided along two sides adjacent to the one side. Needless to say, if the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side. The data line driving circuit 101 may be arranged on both sides along the side of the image display area 10a. Further, on the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the image display region 10a. Further, at least one corner of the counter substrate 20 is provided with a conductive material 106 for electrical connection between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 23, the counter substrate 20 having substantially the same contour as the sealing material 52 shown in FIG. 22 is fixed to the TFT array substrate 10 by the sealing material 52.
[0146]
On the TFT array substrate 10, in addition to the data line driving circuit 101, the scanning line driving circuit 104 and the like, a sampling circuit for applying an image signal to the plurality of data lines 6a at a predetermined timing, and a plurality of data lines A precharge circuit for supplying a precharge signal of a predetermined voltage level in advance to the image signal to 6a, an inspection circuit for inspecting quality, defects, etc. of the electro-optical device during manufacture or at the time of shipment are formed. Also good.
[0147]
In the embodiment described above with reference to FIGS. 1 to 23, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, they are mounted on a TAB (Tape Automated Bonding) substrate. The drive LSI may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10. Further, for example, a TN (Twisted Nematic) mode, a VA (Vertically Aligned) mode, and a PDLC (Polymer Dispersed Liquid Crystal) are respectively provided on the side on which the projection light of the counter substrate 20 enters and the side on which the outgoing light of the TFT array substrate 10 exits. ) Mode or the like, or a normally white mode / normally black mode, a polarizing film, a retardation film, a polarizing plate and the like are arranged in a predetermined direction.
[0148]
Since the electro-optical device in the embodiment described above is applied to a projector, three electro-optical devices are respectively used as RGB light valves, and each light valve is connected to a dichroic mirror for RGB color separation. The light of each color that has been decomposed is incident as projection light. Therefore, in each embodiment, the counter substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the counter substrate 20 together with its protective film in a predetermined region facing the pixel electrode 9a. In this way, the electro-optical device in each embodiment can be applied to a direct-view type or reflective type color electro-optical device other than the projector. Further, micro lenses may be formed on the counter substrate 20 so as to correspond to one pixel. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrodes 9 a facing RGB on the TFT array substrate 10. In this way, a bright electro-optical device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that produces RGB colors by using interference of light may be formed by depositing several layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color electro-optical device can be realized.
[0149]
The present invention is not limited to the above-described embodiments, and can be appropriately changed without departing from the gist or concept of the invention that can be read from the claims and the entire specification. The apparatus and the manufacturing method thereof are also included in the technical scope of the present invention.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit of various elements, wirings, and the like provided in a plurality of matrix-like pixels constituting an image display area in an electro-optical device according to an embodiment of the invention.
FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes and the like are formed in the electro-optical device according to the embodiment.
FIG. 3 is a cross-sectional view taken along the line AA ′ in FIG.
4 is a plan view showing a dummy pattern extracted from FIG. 2 together with a semiconductor layer and a scanning line. FIG.
FIG. 5 is a cross-sectional view taken along the line CC ′ of FIG.
6 is a cross-sectional view taken along the line CC ′ of FIG. 4 in a comparative example.
FIG. 7 is a process chart showing a patterning process of a dummy pattern in the embodiment on a cross section corresponding to a CC ′ cross section.
FIG. 8 is a process diagram showing a patterning process in a comparative example on a cross section corresponding to a CC ′ cross section;
9 is a plan view showing another dummy pattern that can be employed in the present embodiment, together with the semiconductor layers and the scanning lines, as in FIG.
10 is a plan view showing another dummy pattern that can be adopted in the present embodiment, together with a semiconductor layer and a scanning line, as in FIG. 4; FIG.
11 is a plan view showing another dummy pattern that can be adopted in the present embodiment, together with the semiconductor layer and the scanning lines, as in FIG.
12 is a plan view showing another dummy pattern that can be adopted in the present embodiment, together with the semiconductor layer and the scanning lines, as in FIG.
13 is a plan view showing another dummy pattern that can be employed in the present embodiment, together with a semiconductor layer and scanning lines, as in FIG.
FIGS. 14A and 14B are process diagrams sequentially showing, in plan view, the state in the vicinity of the semiconductor layer of the electro-optical device in each process of the first embodiment of the manufacturing process according to the present invention. FIGS.
FIGS. 15A to 15C are process diagrams sequentially showing a state in the vicinity of a semiconductor layer of the electro-optical device in each process of the first embodiment of the manufacturing process according to the present invention in a DD ′ cross-sectional view of FIG. 14;
FIG. 16 is a process diagram illustrating the state in the vicinity of the semiconductor layer of the electro-optical device in each step of the first embodiment of the manufacturing process according to the present invention in order in the EE ′ cross-sectional view of FIG. 14;
FIGS. 17A to 17C are process diagrams sequentially showing, in plan view, the state near the semiconductor layer of the electro-optical device in each process of the second embodiment of the manufacturing process according to the present invention; FIGS.
FIG. 18 is a process diagram illustrating the state in the vicinity of the semiconductor layer of the electro-optical device in each process of the second embodiment of the manufacturing process according to the present invention in order in the DD ′ cross-sectional view of FIG. 17;
FIGS. 19A and 19B are process diagrams sequentially showing, in plan view, the state in the vicinity of the semiconductor layer of the electro-optical device in each process of the third embodiment of the manufacturing process according to the present invention. FIGS.
FIG. 20 is a process diagram illustrating the state in the vicinity of the semiconductor layer of the electro-optical device in each process of the third embodiment of the manufacturing process according to the present invention in order in the DD ′ cross-sectional view of FIG. 19;
FIG. 21 is a process diagram showing the state in the vicinity of the semiconductor layer of the electro-optical device in each step of the third embodiment of the manufacturing process according to the present invention in order in the EE ′ cross-sectional view of FIG. 19;
FIG. 22 is a plan view of the TFT array substrate in the electro-optical device according to the embodiment viewed from the side of the counter substrate together with each component formed thereon.
23 is a cross-sectional view taken along the line HH ′ of FIG.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b ... low concentration source region
1c: low concentration drain region
1d ... High concentration source region
1e ... High concentration drain region
2… Insulating film
3a ... scan line
6a ... Data line
9a: Pixel electrode
10 ... TFT array substrate
10cv ... groove
11a: Lower light shielding film
12 ... Underlying insulating film
16 ... Alignment film
20 ... Counter substrate
21 ... Counter electrode
22 ... Alignment film
30 ... TFT
50 ... Liquid crystal layer
70 ... Storage capacity
71a ... Relay layer
71b ... relay layer
72. First film of capacitance line
73. Second film of capacitance line
75 ... Dielectric film
81, 82, 83, 85 ... contact holes
201-206 ... dummy pattern
215, 216 ... Fixed potential side capacitance electrode
220 ... Insulating film
300 ... capacity line
600 ... Photoresist
601 ... Mask (reticle)
602 ... Shading pattern

Claims (15)

基板上に、
画素電極と、
該画素電極に対応して配置された薄膜トランジスタと、
該薄膜トランジスタに接続された配線と、
を備えており、
前記基板に掘られた溝内に前記薄膜トランジスタのソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンが配置されており、
前記溝内及び溝を形成する斜面において、前記ソース領域、ドレイン領域、チャネル領域を含む前記半導体膜パターンに沿ってダミーパターンを有していることを特徴とする電気光学装置。On the board
A pixel electrode;
A thin film transistor disposed corresponding to the pixel electrode;
Wiring connected to the thin film transistor;
With
A semiconductor film pattern including a source region, a drain region, and a channel region of the thin film transistor is disposed in a groove dug in the substrate,
An electro-optical device having a dummy pattern along the semiconductor film pattern including the source region, the drain region, and the channel region in the groove and a slope forming the groove. 前記ダミーパターンは、前記溝内における前記半導体膜パターンの両脇に配置されていることを特徴とする請求項１に記載の電気光学装置。  The electro-optical device according to claim 1, wherein the dummy pattern is disposed on both sides of the semiconductor film pattern in the groove. 前記ダミーパターンは、前記溝の側壁上に配置されていることを特徴とする請求項１又は２に記載の電気光学装置。  The electro-optical device according to claim 1, wherein the dummy pattern is disposed on a side wall of the groove. 前記ダミーパターンは、前記溝の底部上に配置されていることを特徴とする請求項１から３のいずれか一項に記載の電気光学装置。  The electro-optical device according to claim 1, wherein the dummy pattern is disposed on a bottom portion of the groove. 前記ダミーパターンは、前記半導体膜パターンと同一膜からなることを特徴とする請求項１から４のいずれか一項に記載の電気光学装置。  The electro-optical device according to claim 1, wherein the dummy pattern is made of the same film as the semiconductor film pattern. 前記ダミーパターンは、少なくとも部分的に前記半導体パターンと比較して導電性が低いことを特徴とする請求項１から５のいずれか一項に記載の電気光学装置。  6. The electro-optical device according to claim 1, wherein the dummy pattern has low conductivity at least partially compared to the semiconductor pattern. 6. 前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、
前記ダミーパターンは、少なくとも前記走査線に対向する部分において前記導電性が低いことを特徴とする請求項６に記載の電気光学装置。The wiring includes a scanning line connected to a gate electrode disposed to face the channel region,
The electro-optical device according to claim 6, wherein the dummy pattern has low conductivity at least in a portion facing the scanning line. 前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、
前記ダミーパターンは、前記走査線に対向する平面領域を避けて配置されていることを特徴とする請求項１から６のいずれか一項に記載の電気光学装置。The wiring includes a scanning line connected to a gate electrode disposed to face the channel region,
7. The electro-optical device according to claim 1, wherein the dummy pattern is disposed so as to avoid a planar region facing the scanning line. 前記ダミーパターンは、前記画素電極に対して蓄積容量を構築する一対の容量電極のうち一方の電極としても機能し、
前記ダミーパターンに誘電体膜を介して対向配置された他方の電極を更に備えたことを特徴とする請求項１から８のいずれか一項に記載の電気光学装置。The dummy pattern also functions as one of a pair of capacitive electrodes that construct a storage capacitor for the pixel electrode,
9. The electro-optical device according to claim 1, further comprising the other electrode disposed opposite to the dummy pattern via a dielectric film. 前記ダミーパターンは、前記半導体膜パターンのドレイン領域から延設されており、前記一方の電極は画素電位側容量電極であることを特徴とする請求項９に記載の電気光学装置。  10. The electro-optical device according to claim 9, wherein the dummy pattern extends from a drain region of the semiconductor film pattern, and the one electrode is a pixel potential side capacitance electrode. 前記他方の電極は、金属又は合金を含む遮光膜からなることを特徴とする請求項９又は１０に記載の電気光学装置。  The electro-optical device according to claim 9, wherein the other electrode is made of a light shielding film containing a metal or an alloy. 前記配線は、前記チャネル領域に対向配置されるゲート電極に接続された走査線を含み、
前記他方の電極は、前記基板上において前記一方の電極の上層側に位置し且つ前記走査線よりも下層側に位置することを特徴とする請求項９から１１のいずれか一項に記載の電気光学装置。The wiring includes a scanning line connected to a gate electrode disposed to face the channel region,
12. The electricity according to claim 9, wherein the other electrode is located on an upper layer side of the one electrode and on a lower layer side than the scanning line on the substrate. Optical device. 請求項１から１２のいずれか一項に記載の電気光学装置を製造する電気光学装置の製造方法であって、
前記基板に溝を掘る工程と、
前記溝内に前記半導体膜パターンと前記ダミーパターンとを同一レジストを用いて同時にフォトリソグラフィ処理及びエッチング処理により形成する工程と
を備えたことを特徴とする電気光学装置の製造方法。An electro-optical device manufacturing method for manufacturing the electro-optical device according to any one of claims 1 to 12,
Digging a groove in the substrate;
And a step of simultaneously forming the semiconductor film pattern and the dummy pattern in the groove by a photolithography process and an etching process using the same resist. 基板上に、
画素電極と、
該画素電極に対応して配置された薄膜トランジスタと、
該薄膜トランジスタに接続された配線と、
を備えており、
前記基板に掘られた溝内に前記薄膜トランジスタのソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンが配置されており、
前記ソース領域、ドレイン領域、チャネル領域を含む半導体膜パターンに沿った前記構内及び溝を形成する斜面において光吸収性の膜が形成されていることを特徴とする電気光学装置。On the board
A pixel electrode;
A thin film transistor disposed corresponding to the pixel electrode;
Wiring connected to the thin film transistor;
With
A semiconductor film pattern including a source region, a drain region, and a channel region of the thin film transistor is disposed in a groove dug in the substrate,
An electro-optical device, wherein a light-absorbing film is formed on a slope that forms the premise and a groove along a semiconductor film pattern including the source region, the drain region, and the channel region. 請求項１から１２、１４のいずれか一項に記載の電気光学装置をライトバルブとして用いることを特徴とするプロジェクタ。  15. A projector using the electro-optical device according to claim 1 as a light valve.
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