JP3851791B2

JP3851791B2 - Semiconductor integrated circuit

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Publication number: JP3851791B2
Application number: JP2001267678A
Authority: JP
Inventors: 恒平及川; 慎一郎白武
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-09-04
Filing date: 2001-09-04
Publication date: 2006-11-29
Anticipated expiration: 2021-09-04
Also published as: US6744305B2; JP2003076431A; US20030042971A1

Description

【０００１】
【発明の属する技術分野】
この発明は、制御信号に応じて出力電圧の値が調節される電源回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路、特に半導体メモリ製品の内部に設けられる電源回路は、設定電圧が多様化している。特にダイナミックメモリや強誘電体メモリで使用される電源回路では、外部電源電圧ＶDDと接地電圧ＶSSの中間の種々の電圧を出力させることが必要となる。ところが、この電圧は、加工後のメモリセルの特性によって最適な設定値が異なることがある。このため、加工後の動作試験で電源回路の出力電圧が調節される。
【０００３】
出力電圧が調節できる従来の電源回路の一例を図１６に示す。この電源回路は、複数の抵抗ｒからなる抵抗ラダー回路と、オペアンプを用いた２系統のフィードバック回路とから構成されている。
【０００４】
図１６の回路において、オペアンプを用いたフィードバック回路の特性により、一方のオペアンプ１０１の非反転入力端（＋）における電圧Ｖｘはその反転入力端（−）に供給されている基準電圧Ｖrefと等しく、他方のオペアンプ１０２の非反転入力端（＋）における電圧Ｖｙもその反転入力端（−）に供給されている基準電圧Ｖrefと等しくなるように制御される。また、抵抗ラダー回路１０３の特性により、電圧Ｖｘのノードから接地電圧ＶSSのノードに流れる電流ｉｘと、電圧Ｖｙのノードから接地電圧ＶSSのノードに流れる電流ｉｙの合計は、制御信号ｉｎ＜０＞〜ｉｎ＜３＞によらずに一定値（Ｖref／ｒ）になる。
【０００５】
そして、電流ｉｘとｉｙの配分を制御信号ｉｎ＜０＞〜ｉｎ＜３＞に基づいて変えることにより、出力電圧Ｖoutのノードと一方のオペアンプ１０１の非反転入力端（＋）との間に接続された抵抗Ｒに流れる電流ｉｘの値を変化させ、出力電圧Ｖoutの値を調整する。
【０００６】
例えば、図１６に示すように制御信号が４ビットの信号の場合、２⁴＝１６段階で電流配分を変えることができる。つまり、電流ｉｘの値は（Ｖref／ｒ）＊（ｄ／１６）（ただし、ｄは０〜１５の整数）となり、出力電圧ＶoutはＶref＋Ｒ＊ｉｘで表されるので、Ｖoutとして１６通りの電圧を設定することができる。
【０００７】
しかし、図１６に示す従来回路では多くの抵抗が使用されているので、回路面積が増加するという問題がある。
【０００８】
また、フィードバック回路が複数（図１６では２系統））使用されているため、素子の製造上のばらつきに対して弱く、回路動作の安定性に問題がある。
【０００９】
【発明が解決しようとする課題】
このように従来の電源回路は、多くの抵抗が使用されているので回路面積が増加するという問題があり、また、フィードバック回路が複数使用されているので素子の製造上のばらつきに対して弱く回路動作の安定性に問題がある。
【００１０】
この発明は上記のような事情を考慮してなされたものであり、その目的は、回路面積の削減を図ることができると共に安定した回路動作を得ることができる電源回路を有する半導体集積回路を提供することである。
【００１１】
【課題を解決するための手段】
この発明の一実施の形態による半導体集積回路は、電流通路の一端が第１の電圧の供給ノードに接続され、電流通路の他端が電圧出力ノードに接続されたトランジスタと、上記電圧出力ノードに接続された一端、複数の第１の抵抗、及び他端を有し、制御信号に応じて抵抗値が変化する可変抵抗回路と、上記可変抵抗回路の他端と第２の電圧の供給ノードとの間に接続された第２の抵抗と、上記可変抵抗回路の他端の電圧を基準電圧と比較し、この比較結果に応じた信号を上記トランジスタのゲートにフィードバックする比較回路
とを具備し、上記複数の第１の抵抗はそれぞれ拡散層抵抗からなり、上記制御信号に応じて上記第１の抵抗が選択され、選択された上記第１の抵抗が上記可変抵抗回路の一端と上記可変抵抗回路の他端との間で直列に接続され、かつ非選択の上記第１の抵抗が上記第２の電圧の供給ノードに接続されることを特徴とする。
【００１２】
この発明の他の実施の形態による半導体集積回路は、電流通路の一端が第１の電圧の供給ノードに接続された第１極性の第１のトランジスタと、電流通路の一端及びゲートが上記第１のトランジスタの電流通路の他端に接続された第２極性の第２のトランジスタと、上記第２のトランジスタの電流通路の他端に接続された一端、複数の第１の抵抗、及び他端を有し、制御信号に応じて抵抗値が変化する可変抵抗回路と、上記可変抵抗回路の他端と第２の電圧の供給ノードとの間に接続された第２の抵抗と、上記可変抵抗回路の他端の電圧を基準電圧と比較し、この比較結果に応じた信号を上記第１のトランジスタのゲートにフィードバックする比較回路と、ゲートが上記第２のトランジスタのゲートに接続され、電流通路が第３の電圧の供給ノードと電圧出力ノードとの間に接続された第２極性の第３のトランジスタとを具備し、上記複数の第１の抵抗はそれぞれ拡散層抵抗からなり、上記制御信号に応じて上記第１の抵抗が選択され、選択された上記第１の抵抗が上記可変抵抗回路の一端と上記可変抵抗回路の他端との間で直列に接続され、かつ非選択の上記第１の抵抗が上記第２の電圧の供給ノードに接続されることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により詳細に説明する。
【００１４】
＜第１の実施の形態＞
図１は、この発明の第１の実施の形態による、電源回路を有する半導体集積回路の構成を示している。
【００１５】
電源電圧ＶDDの供給ノードにはＰＭＯＳトランジスタ１１のソースが接続されている。このトランジスタ１１のドレインは電圧Ｖoutの出力ノードに接続されている。上記トランジスタ１１のドレインには、ｎビットの制御信号ｉｎに応じて抵抗値が変化する可変抵抗回路１２の一端が接続されている。上記可変抵抗回路１２の他端と０Ｖの接地電圧ＶSSの供給ノードとの間には抵抗１３が接続されている。上記可変抵抗回路１２の他端と上記抵抗１３とが接続されている直列接続ノードの電圧Ｖａは、反転入力端子（−）に基準電圧Ｖrefが供給されているオペアンプ１４の非反転入力端子（＋）に供給される。オペアンプ１４は、電圧Ｖａと基準電圧Ｖrefとを比較増幅し、その出力信号は上記トランジスタ１１のゲートにフィードバックされる。
【００１６】
このような構成において、オペアンプを用いたフィードバックの特性により、オペアンプ１４の非反転入力端子（＋）における電圧Ｖａが、オペアンプ１４の反転入力端子（−）に供給される基準電圧Ｖrefと等しくなるように制御される。上記電圧Ｖａが基準電圧Ｖrefと等しいので、基準電圧Ｖrefの値が一定に保たれていれば、抵抗１３に流れる電流Ｉは一定となる。この電流Ｉは可変抵抗回路１２にも流れるので、可変抵抗回路１２の一端及び他端間の抵抗値をＲＮとすると、出力電圧Ｖoutは（Ｖref＋Ｉ＊ＲＮ）で与えられる。可変抵抗回路１２の抵抗値ＲＮは制御信号ｉｎに応じて変化するので、出力電圧Ｖoutの値は制御信号ｉｎに応じて調整することができる。
【００１７】
図２は、図１中のオペアンプ１４の具体的な回路構成例を示している。
【００１８】
このオペアンプ１４は、ゲートに電圧Ｖａまたは基準電圧Ｖrefが供給される一対のＮＭＯＳトランジスタ２１、２２からなる差動対２３と、ゲートに制御電圧Ｖcontが供給され、上記差動対２３に流れる電流を制限するＮＭＯＳトランジスタ２４と、一対のＰＭＯＳトランジスタ２５、２６からなり、上記差動対２３の負荷として作用するカレントミラー型負荷回路２７とから構成されている。
【００１９】
上記構成でなるオペアンプ１４において、電圧Ｖａが基準電圧Ｖrefよりも上昇すると、トランジスタ２１に流れる電流が増加し、トランジスタ２１のドレイン電位が低下する。これにより、トランジスタ２６に流れる電流が増加し、出力電位Ｖoutaが上昇する。
【００２０】
上記とは反対に、電圧Ｖａが基準電圧Ｖrefよりも下降すると、トランジスタ２１に流れる電流が減少し、トランジスタ２１のドレイン電位が上昇する。これにより、トランジスタ２６に流れる電流が減少し、出力電位Ｖoutaは下降する。
【００２１】
上記のようにオペアンプ１４が動作することにより、図１の回路では、電圧Ｖａが基準電圧Ｖrefよりも上昇すると、オペアンプ１４の出力電位（Ｖouta）が上昇し、ＰＭＯＳトランジスタ１１のゲート電位が上昇する。すると、ＰＭＯＳトランジスタ１１はよりオフする方向に動作し、抵抗１３に流れる電流が減少して、電圧Ｖａは降下する方向に変化する。
【００２２】
上記とは反対に、電圧Ｖａが基準電圧Ｖrefよりも下降すると、抵抗１３に流れる電流が増加して、電圧Ｖａは上昇する方向に変化する。
【００２３】
このような動作により、先に説明したように、オペアンプ１４の非反転入力端子（＋）における電圧Ｖａが、反転入力端子（−）に供給される基準電圧Ｖrefと等しくなるように制御される。
【００２４】
ここで例えば、基準電圧Ｖrefの値を0.5Ｖ、抵抗１３の抵抗値を５ＭΩに設定した場合、この抵抗１３及び可変抵抗回路１２に流れる先の電流Ｉの値は0.1μＡとなる。そして、可変抵抗回路１２の抵抗値をＲＮとすると、（Ｖref＋Ｉ・ＲＮ）で与えられる出力電圧Ｖoutは、0.5＋0.1μＡ＊ＲＮとなる。
【００２５】
図３は、図１で使用される可変抵抗回路１２の具体的な回路構成例を示している。なお、ここでは制御信号ｉｎがin<0>〜in<3>の４ビットの場合を示している。この可変抵抗回路１２は、複数個（本例では４個）の抵抗３１〜３４と、上記抵抗３１〜３４の合計の数よりも１個多い数（本例では５個）のスイッチ回路３５〜３９と、４ビットの制御信号in<0>〜in<3>に応じて上記スイッチ回路３５〜３９の動作を制御する２個のインバータ４０、４１及び３個の排他的論理和（exclusive-ＯＲ）回路４２〜４４からなるデコーダ回路とから構成されている。
【００２６】
上記スイッチ回路３５〜３９はそれぞれ、スイッチ回路３５で例示するようにＡ，Ｂ，Ｃ，Ｄからなる４個の入出力端子と、１個の制御入力端子Ｓとを有しており、制御入力端子Ｓに供給される制御入力に応じて入出力端子Ａ，Ｂ，Ｃ，Ｄ間の接続状態を変える機能を有する。なお、スイッチ回路３５〜３９の詳細な構成については後に説明する。
【００２７】
スイッチ回路３５の入出力端子Ｂは抵抗１３に接続される。スイッチ回路３５の入出力端子Ａとスイッチ回路３６の入出力端子Ｂとは抵抗３１を介して接続され、スイッチ回路３５の入出力端子Ｄとスイッチ回路３６の入出力端子Ｃとは直接接続される。同様に、スイッチ回路３６の入出力端子Ａとスイッチ回路３７の入出力端子Ｂとは抵抗３２を介して接続され、スイッチ回路６５の入出力端子Ｄとスイッチ回路３７の入出力端子Ｃとは直接接続され、スイッチ回路３７の入出力端子Ａとスイッチ回路３８の入出力端子Ｂとは抵抗３３を介して接続され、スイッチ回路３７の入出力端子Ｄとスイッチ回路３８の入出力端子Ｃとは直接接続され、スイッチ回路３８の入出力端子Ａとスイッチ回路３９の入出力端子Ｂとは抵抗３４を介して接続され、スイッチ回路３８の入出力端子Ｄとスイッチ回路３９の入出力端子Ｃとは直接接続される。また、スイッチ回路３５の入出力端子Ｃとスイッチ回路３９の入出力端子Ｄは共に０Ｖの接地電圧ＶSSの供給ノードに接続される。
【００２８】
デコーダ回路は、４ビットの制御信号in<0>〜in<3>から上記スイッチ回路３５〜３９の各制御入力端子Ｓに入力する制御信号を生成する。
【００２９】
インバータ４０は、４ビットの制御信号in<0>〜in<3>のうち最下位ビットの制御信号in<0>から、スイッチ回路３５の制御入力端子Ｓに入力するための制御信号を生成する。
【００３０】
排他的論理和回路４２は、４ビットの制御信号in<0>〜in<3>のうち最下位ビットの制御信号in<0>とそれよりも１ビット上位の制御信号in<1>とから、スイッチ回路３６の制御入力端子Ｓに入力するための制御信号を生成する。
【００３１】
排他的論理和回路４３は、４ビットの制御信号in<0>〜in<3>のうち制御信号in<1>とそれよりも１ビット上位の制御信号in<2>とから、スイッチ回路３７の制御入力端子Ｓに入力するための制御信号を生成する。
【００３２】
排他的論理和回路４４は、４ビットの制御信号in<0>〜in<3>のうち制御信号in<2>とそれよりも１ビット上位の制御信号in<3>とから、スイッチ回路３８の制御入力端子Ｓに入力するための制御信号を生成する。
【００３３】
インバータ４１は、４ビットの制御信号in<0>〜in<3>のうち最上位ビットの制御信号in<3>から、スイッチ回路３９の制御入力端子Ｓに入力するための制御信号を生成する。
【００３４】
図４は、図１中の抵抗１３と、可変抵抗回路１２内に設けられた４個の抵抗３１〜３４それぞれの素子断面構造を示している。これらの抵抗は、例えばｎ型半導体領域（基板またはウェル領域）５０の表面に、ｐ型の不純物を拡散して形成された拡散層５１によって構成されており、これら４個の抵抗３１〜３４の抵抗値の和が少なくとも１ＭΩ以上となるように不純物の拡散量や拡散層５１の長さが設定されている。
【００３５】
図５（ａ）は、図３中のスイッチ回路を１個抜き出して示すものである。スイッチ回路の制御入力端子Ｓに供給される制御信号ｉｎが“０”のとき、図５（ｂ）に示すように、各スイッチ回路は入出力端子ＡとＢの間及び入出力端子ＣとＤの間がそれぞれ接続されるように制御される。一方、スイッチ回路の制御入力端子Ｓに供給される制御信号ｉｎが“１”のときは、図５（ｃ）に示すように、各スイッチ回路は入出力端子ＡとＣの間及び入出力端子ＢとＤの間がそれぞれ接続されるように制御される。
【００３６】
このような機能を有するスイッチ回路の具体的な構成の一例を図６に示す。
【００３７】
このスイッチ回路は、４個のＮＭＯＳトランジスタ６１〜６４とインバータ６５とから構成されている。ＮＭＯＳトランジスタ６１のソース・ドレイン間は入出力端子ＡとＢの間に接続されている。ＮＭＯＳトランジスタ６２のソース・ドレイン間は入出力端子ＢとＤの間に接続されている。ＮＭＯＳトランジスタ６３のソース・ドレイン間は入出力端子ＤとＣの間に接続されている。ＮＭＯＳトランジスタ６４のソース・ドレイン間は入出力端子ＡとＣの間に接続されている。上記トランジスタ６２と６４のゲートは制御入力端子Ｓに接続されている。上記トランジスタ６１と６３のゲートは、制御入力端子Ｓを反転するインバータ６５の出力に接続されている。
【００３８】
図６のような構成において、制御入力端子Ｓに“０”の信号が供給されると、インバータ６５の出力が“１”となり、トランジスタ６１と６３がオンする。このとき、他のトランジスタ６２と６４はオフ状態である。従って、このときは、オン状態のトランジスタ６１を介して入出力端子ＡとＢの間が接続され、オン状態のトランジスタ６３を介して入出力端子ＣとＤの間が接続される。このときの接続状態は、先の図５（ｂ）の場合と対応している。
【００３９】
制御入力端子Ｓに“１”の信号が供給されると、トランジスタ６２と６４がオンする。このとき、インバータ６５の出力は“０”となり、他のトランジスタ６１と６３はオフする。従って、このときは、オン状態のトランジスタ６４を介して入出力端子ＡとＣの間が接続され、オン状態のトランジスタ６２を介して入出力端子ＢとＤの間が接続される。このときの接続状態は、先の図５（ｃ）の場合と対応している。
【００４０】
ここで、図３に示される可変抵抗回路１２内に設けられた４個の抵抗３１〜３４の抵抗値はそれぞれ異なり、例えば抵抗３１が1.25ＭΩ、抵抗３２が2.5ＭΩ、抵抗３３が５ＭΩ、抵抗３４が10ＭΩとなるように設定されている。すなわち、抵抗３１の抵抗値を基準値とすると、抵抗３２の抵抗値は抵抗３１の抵抗値の２倍、抵抗３３の抵抗値は抵抗３１の抵抗値の４倍、抵抗３４の抵抗値は抵抗３１の抵抗値の８倍に設定されており、抵抗３２〜３４の抵抗値は抵抗３１の抵抗値を基準値とした場合にこの基準値に対して２ⁱ（ｉ＝１，２，３）倍の抵抗値をそれぞれ有する。
【００４１】
さらに、可変抵抗回路１２内に設けられた４個の抵抗３１〜３４のうち、最も抵抗値が小さい抵抗３１が図１中の抵抗１３に最も近い位置、すなわち接地電圧ＶSSの供給ノードに最も近くなるよう配置され、以下、接地電圧ＶSSの供給ノードから遠ざかるのに伴って出力電圧Ｖoutのノードに向かって、抵抗値が大きな順に抵抗３２〜３４が配置されている。
【００４２】
図３に示す可変抵抗回路１２では、４ビットの制御信号in<0>〜in<3>に応じて５個のスイッチ回路３５〜３９の動作が制御され、これにより４個の抵抗３１〜３９が選択され、選択された抵抗が出力電圧Ｖoutのノードと抵抗１３との間で直列になるように接続され、かつ非選択の抵抗も直列接続され、その直列接続された一端及び他端が共に接地電圧ＶSSのノードに接続される。
【００４３】
例えば、図７（ａ）に示すように、４ビットの制御信号in<0>〜in<3>が全て“０”の場合、スイッチ回路３５と３９の制御入力端子Ｓに入力される制御信号が共に“１”になり、残りのスイッチ回路の制御入力端子Ｓに入力される制御信号は全て“０”になる。この場合には４個の抵抗３１〜３９の全てが非選択状態となり、これら４個の抵抗３１〜３９が直列接続され、その直列接続された一端、例えば抵抗３１の一端がスイッチ回路３５を介して接地電圧ＶSSのノードに接続され、直列接続された他端、例えば抵抗３４の一端がスイッチ回路３９を介して接地電圧ＶSSのノードに接続される。従って、この場合、Ｖoutのノードと抵抗１３との間の抵抗値は０である。
【００４４】
図７（ｂ）に示すように、４ビットの制御信号in<0>〜in<3>のうちin<0>のみが“１”で、残りのin<1>〜in<3>が全て“０”の場合、スイッチ回路３６と３９の制御入力端子Ｓに入力される制御信号が共に“１”になり、残りのスイッチ回路の制御入力端子Ｓに入力される制御信号が全て“０”になる。この場合には抵抗３１のみが選択され、選択された抵抗３１が出力電圧Ｖoutのノードと抵抗１３との間に接続される。一方、非選択の抵抗３２〜３４は直列接続され、その直列接続された一端、例えば抵抗３２の一端がスイッチ回路３６及び３５を介して接地電圧ＶSSのノードに接続され、直列接続された他端、例えば抵抗３４の一端がスイッチ回路３９を介して接地電圧ＶSSのノードに接続される。従って、この場合、Ｖoutのノードと抵抗１３との間の抵抗値は抵抗３１の1.25ＭΩである。
【００４５】
図７（ｃ）は、４ビットの制御信号in<0>〜in<3>のうちin<1>のみが“１”で、残りは全て“０”の場合、スイッチ回路３５、３６、３７及び３９の制御入力端子Ｓに入力される制御信号が“１”になり、残りのスイッチ回路３８の制御入力端子Ｓに入力される制御信号が“０”になる。この場合には抵抗３２のみが選択され、選択された抵抗３２が出力電圧Ｖoutのノードと抵抗１３との間に接続される。一方、非選択の抵抗３１、３３、３４は直列接続され、その直列接続された一端、例えば抵抗３１の一端がスイッチ回路３５を介して接地電圧ＶSSのノードに接続され、直列接続された他端、例えば抵抗３４の一端がスイッチ回路３９を介して接地電圧ＶSSのノードに接続される。従って、この場合、Ｖoutのノードと抵抗１３との間の抵抗値は抵抗３２の2.5ＭΩである。
【００４６】
以下、同様に図７（ｄ）は、４ビットの制御信号in<0>〜in<3>のうちin<0>のみが“０”で、残りは全て“１”の場合の各抵抗の接続状態を示し、図７（ｅ）は、４ビットの制御信号in<0>〜in<3>の全てが“１”の場合の各抵抗の接続状態を示している。図７（ｄ）の場合のＶoutのノードと抵抗１３との間の抵抗値は抵抗３２、３３、３４の直列抵抗値の17.5ＭΩであり、図７（ｅ）の場合のＶoutのノードと抵抗１３との間の抵抗値は抵抗３１、３２、３３、３４の直列抵抗値の18.75ＭΩである。
【００４７】
このように、図３に示す可変抵抗回路１２では、４ビットの制御信号in<0>〜in<3>に応じて一端と他端との間の抵抗値が変化し、その値ＲＮは
ＲＮ＝1.25ＭΩ＊ｄ（ただし、ｄは０〜１５の範囲の整数）
となる。上記ｄは４ビットの制御信号in<0>〜in<3>をin<0>が最下位ビット、in<3>が最上位ビットの２進数としてみた場合の値であり、例えばin<3>，in<2>，in<1>，in<0>が（”0”,”0”,”0”,”0”）ならば、ｄ＝０であり、ＲＮ＝０Ωとなる。また、例えばin<3>，in<2>，in<1>，in<0>が（”0”,”1”,”1”,”1”）ならば、ｄ＝７であり、ＲＮ＝1.25ＭΩ＊７＝8.25ＭΩとなる。従って、図１の回路ではＶoutとして、（0.5＋0.125＊ｄ）Ｖの電圧が出力される。つまりＶoutは0.5Ｖから2.375Ｖの範囲で0.125Ｖステップで調整することができる。
【００４８】
ここで、同じ４ビットの制御信号に応じて出力電圧の値が調整される図１６の従来回路と図１の回路における抵抗の数を比較する。図１の回路では図３に示す可変抵抗回路１２で４個の抵抗が使用されているので、抵抗の数は全部で５個である。これに対して、図１６の従来回路では１５個の抵抗が使用されている。
【００４９】
このように第１の実施の形態によるものでは、従来回路に比べて使用される抵抗の数を削減することができる。一般に、図４に示すように拡散層抵抗などによって構成される高抵抗は、トランジスタなどと比べてチップ上で大きな面積を占めるので、抵抗の数が減れば全体の回路面積を削減することができる。
【００５０】
また、第１の実施の形態によるものでは、オペアンプを含むフィードバック回路が１系統しか設けられていないので、素子の製造上のばらつきに対して強くなり、回路動作の安定性を図ることができる。
【００５１】
また、可変抵抗回路１２として図３に示すような構成のものを用いたことにより、フィードバック回路の応答性が向上するという効果が得られる。すなわち、可変抵抗回路１２では高抵抗が用いられており、後述するが、このような高抵抗は比較的大きな寄生容量を有している。図３に示す可変抵抗回路１２では、選択された抵抗のみがＶoutのノードと抵抗１３との間に接続されるようになり、非選択の抵抗は接地電圧ＶSSのノードに接続される。すなわち、余分な抵抗は分離し、接地されるので、余分な寄生容量成分を切り離すことができ、フィードバック回路の応答性が向上する。
【００５２】
なお、上記実施の形態において、可変抵抗回路１２には４個の抵抗３１〜３９を設け、これら４個の抵抗を４ビットの制御信号in<0>〜in<3>に基づいて選択する場合について説明したが、これは可変抵抗回路１２内に４個以上または３個以下の抵抗を設けるようにしてもよい。４個以上の抵抗を設けた場合には、それに応じて制御信号のビット数を増加させ、かつ図３に示される可変抵抗回路１２の構成も変える必要があるが、要するに抵抗とスイッチ回路とが交互に接続されるように複数の抵抗とスイッチ回路とを接続し、制御信号に応じて選択される抵抗が出力電圧Ｖoutのノードと抵抗１３の一端との間に直列接続され、非選択の抵抗は直列接続され、その直列接続された一端の抵抗の一端と他端の抵抗の一端とが共に接地電圧ＶSSのノードに接続されるように可変抵抗回路１２を構成すればよい。
【００５３】
＜第２の実施の形態＞
図８は、この発明の第２の実施の形態による、電源回路を有する半導体集積回路の構成を示している。
【００５４】
この実施の形態による回路は、図１のものに対して新たに２個のＮＭＯＳトランジスタ１５、１６が追加されている。ＮＭＯＳトランジスタ１５のドレイン・ソース間は、ＰＭＯＳトランジスタ１１のドレインと可変抵抗回路１２の一端との間に挿入され、ゲートはドレインに接続されている。ＮＭＯＳトランジスタ１６のゲートはＮＭＯＳトランジスタ１５のゲートと共通に接続され、ＮＭＯＳトランジスタ１６のドレイン・ソース間は、ＶDDとは異なる電源電圧ＶDD2の供給ノードと電圧Ｖoutのノードに接続されている。
【００５５】
ここで、新たに追加された２個のトランジスタ１５、１６はカレントミラー回路を構成しており、可変抵抗回路１２に流れる電流に比例した電流がトランジスタ１６に流れ、Ｖoutのノードからは可変抵抗回路１２の一端、つまりトランジスタ１５のソース側に発生する電圧と等しい電圧が出力される。
【００５６】
この実施の形態による回路では、図１のものと同様に、回路面積を削減することができる、素子の製造上のばらつきに対して強くなり、回路動作の安定性を図ることができる、という効果が得られる上に、さらに以下のような効果も得ることができる。
【００５７】
すなわち、この実施の形態による回路では、ドレインが電源電圧ＶDD2の供給ノードに接続されたＮＭＯＳトランジスタ１６を介して出力電圧Ｖoutが取り出されるので、Ｖoutにかかる負荷の変動に対して、Ｖoutの電位変動が小さくなるように設計することができる。つまり負荷に応じてＮＭＯＳトランジスタ１６のチャネル幅を変えることにより、Ｖoutの電位変動を小さく押さえることができる。
【００５８】
なお、上記電源電圧ＶDD2は電源電圧ＶDDと等しい電圧にしてもよい。
【００５９】
ところで、上記第１、第２の実施の形態による回路では、抵抗として１ＭΩ以上の高抵抗を用いているので消費電力を少なくすることができる半面、電源立ち上げ時の出力電圧Ｖoutの確定時間が比較的長くなる。以下にこれについて説明する。
【００６０】
先の抵抗１３に流れる電流Ｉは例えば0.1μＡと非常に小さく、これにより超低消費電流が実現されるが、このような超低消費電流を達成するために使用される抵抗として１ＭΩ以上の高抵抗が用いられる。集積回路では、このような高抵抗として、先の図４に示されるような拡散層抵抗が用いられる。拡散層はそれが形成されている半導体領域（基板あるいはウェル領域など）に対して寄生容量を持つため、拡散層抵抗は抵抗＊寄生容量なる時定数を持つ。寄生容量の代表的な値は、例えば１ＭΩ当たり0.3ｐＦである。従って、５ＭΩの抵抗の時定数は、５ＭΩ＊1.5ｐＦ＝7.5μｓとなり、20ＭΩの場合は20ＭΩ＊６ｐＦ＝1２0μｓ程度となる。
【００６１】
従って、図１や図８に示される実施の形態回路の時定数は概ね100μｓ以上となり、電源投入後から数100μｓ程度の期間では出力電位が安定しない。ただし、一度、出力電位が安定してしまえば、回路の時定数が100μｓ以上であっても、フィードバック回路の増幅特性によって出力電位が安定することが知られている。
【００６２】
しかしながら、電源投入直後は、出力電位が確定するまでの時間として、高抵抗に加わる電位が定常状態になるまでに、抵抗値と容量とで決まる時定数がかかるため、数100μｓ以上の時間がかかってしまう。
【００６３】
半導体集積回路の多くは、電源投入直後動作可能となるまでの時間を定格値として規定しているが、その値は例えばシンクロナスＤＲＡＭでは200μｓであり、数100μｓ以上の安定化時間を取ることができない。これを回避する１つの方法は、抵抗値を低くすることによって短い時定数を実現することであるが、これでは消費電力が大きくなってしまう。
【００６４】
そこで次に、高抵抗を用いて超低消費電流を実現すると共に、電源投入直後に出力電圧が早く確定するようにした種々の実施の形態について説明する。
【００６５】
＜第３の実施の形態＞
図９は、この発明の第３の実施の形態による、電源回路を有する半導体集積回路の構成を示している。
【００６６】
この実施の形態による回路は、Ｖoutのノードと可変抵抗回路１２の他端との間に容量１７が接続されている点が図１のものとは異なる。
【００６７】
上記容量１７は、Ｖoutのノードにおける電位変動を可変抵抗回路１２と抵抗１３との直列接続ノードである電圧Ｖａのノードに素早く伝え、出力電圧Ｖoutのノードの電位をオペアンプ１４に早く帰還させる機能を持つ。
【００６８】
図１０は、電源投入時における電源電圧ＶDD、出力電圧Ｖout及び電圧Ｖａそれぞれのノードにおける電位変化の状態を示す波形図である。
【００６９】
次に、図１０を参照して図９の回路の動作を説明する。
【００７０】
電源が投入されると、電源電位ＶDDは０Ｖから急激に上昇する。これに伴い、ＰＭＯＳトランジスタ１１を介して出力電圧Ｖoutのノードが充電され、Ｖoutのノードの電位も上昇する。ここで、容量１７によりＶoutのノードとＶａのノードとが容量結合されているので、Ｖoutのノードの電位上昇に伴ってＶａのノードの電位も上昇する。Ｖａのノードはオペアンプ１４の非反転入力端子（＋）に接続されているので、Ｖａのノードの電位が基準電位Ｖrefよりも高くなると、オペアンプ１４の出力が“Ｈ”となり、ＰＭＯＳトランジスタ１１がオフ状態になる。これによってＶoutのノードの電位の上昇が止められる。
【００７１】
この後は、先に説明したように、フィードバック回路の働きにより、Ｖoutのノードの電位が下がることによってＶａの電位が下がり、ＰＭＯＳトランジスタ１１がオン状態になることによってＶoutのノードの電位が上昇し、逆にＶoutのノードの電位が上がることによってＶａの電位が上がり、ＰＭＯＳトランジスタ１１がオフ状態になることによってＶoutのノードの電位の上昇が止まることにより、Ｖoutのノードの電位が一定値に制御される。
【００７２】
図１０中、破線で示したＶoutとＶａのノードの電位変化は、上記容量１７を設けていない場合である。この場合、電源投入直後にＶoutのノードの電位が急激に上昇するのに対して、Ｖａのノードの電位は穏やかに上昇する。このような現象が起こる理由は、抵抗１３が非常に大きな抵抗値と寄生容量とを持ち、Ｖoutのノードの電位がＶａのノードに影響を与える際に、抵抗１３の抵抗値と寄生容量との積で表される時定数分程度の遅延が生じるためである。このため、電位Ｖａはなかなか基準電圧Ｖrefに到達せず、従って、Ｖoutが所望の値より上昇しすぎてオーバーシュートを起こしてしまう。
【００７３】
第３の実施の形態によるものでは、容量１７によってＶoutのノードとＶａのノードを容量結合させているので、電源投入直後の動作を安定させることができ、電源投入直後に出力電位を早く確定させることができる。
【００７４】
なお、図９中の実施の形態回路における可変抵抗１２としては、図３に示した構成の回路の他に、例えば図１２（ａ）〜（ｃ）に示すような構成のものを使用することができる。
【００７５】
図１２（ａ）に示される可変抵抗１２は、４個の抵抗３１〜３４と、これらの各抵抗３１〜３４に対して並列に接続されたスイッチとしての４個のＮＭＯＳトランジスタ７１と、４ビットの制御信号in<0>〜in<3>のそれぞれが入力される４個のインバータ７２とから構成されている。そして、制御信号in<0>〜in<3>が４個のインバータ７２でそれぞれ反転されて４個のＮＭＯＳトランジスタ７１の各ゲートに入力される。４個の抵抗３１〜３４の各抵抗値は、図３中のものと同じである。
【００７６】
図１２（ａ）の可変抵抗１２において、４ビットの制御信号in<0>〜in<3>の全てが“０”であれば、４個のインバータ７２の出力は全て“１”となり、４個のＮＭＯＳトランジスタ７１の全てがオン状態になる。この場合、４個の抵抗３１〜３４はそれぞれの両端が短絡されるので、可変抵抗１２の抵抗値は０になる。
【００７７】
そして、例えばin<0>のみが“１”の場合には、この制御信号が入力されるインバータ７２の出力が“０”となり、このインバータ７２の出力がゲートに入力されるＮＭＯＳトランジスタ７１のみがオフ状態となる。従って、この場合には可変抵抗１２の両端間には抵抗３１のみが接続された状態となり、可変抵抗１２における抵抗値は抵抗３１の抵抗値となる。
【００７８】
また、例えばin<0>〜in<3>の全てが“１”であれば、４個のインバータ７２の出力が全て“０”となり、４個のＮＭＯＳトランジスタ７１の全てがオフ状態となる。従って、この場合には可変抵抗１２の両端間には抵抗３１〜３４が直列接続された状態となり、可変抵抗１２における抵抗値は抵抗３１〜３４の直列抵抗値となる。
【００７９】
図１２（ｂ）に示される可変抵抗１２は、各抵抗の両端を短絡するまたは解放するスイッチとして、図１２（ａ）中のＮＭＯＳトランジスタ７１の代わりにＰＭＯＳトランジスタ７３を使用するようにしたものである。この場合にはインバータ７２は不要である。
【００８０】
図１２（ｃ）に示される可変抵抗１２は、各抵抗の両端を短絡するまたは解放するスイッチとして、図１２（ａ）中のＮＭＯＳトランジスタ７１と図１２（ｂ）中のＰＭＯＳトランジスタ７３とを組み合わせて使用するようにしたものである。
【００８１】
なお、図１２（ａ）〜（ｃ）に示すような構成の可変抵抗１２においても、抵抗の数は４個に限定されるものではなく、４個以上設けるようにしてもよい。
【００８２】
ところで、図９の実施の形態回路では、容量１７の値については特に説明しなかったが、この容量１７の値としては、図３及び図１２（ａ）〜（ｃ）に示すような構成の可変抵抗回路１２を用いて、出力電圧Ｖoutの値が調整可能な0.5Vから2.375Ｖの間のほぼ中間の電圧をＶoutの所望値とした場合に、電源投入直後の出力電圧が最も早く安定するような値が選ばれる。容量１７の値を上記のような値に選べば、電源投入直後に出力電圧Ｖoutは図１０中の実線で示すように変化する。
【００８３】
ところが、容量１７をこのような値に固定して、出力電圧Ｖoutが例えば0.5Ｖになる設定を選択すると、図１１の波形図に示すように出力電圧Ｖoutの波形がオーバーシュートを起こしてしまう。また逆に出力電圧Ｖoutの設定値が例えば2.375Ｖの場合には、ＰＭＯＳトランジスタ１１がオフ状態にされるまでの時間が早すぎて、図１１の波形図に示すように出力電圧Ｖoutがなかなか設定値に到達しなくなる。
【００８４】
従って、一定値の容量ではなく、出力電圧Ｖoutの値に応じて容量値が変化する容量回路を用いてＶoutのノードとＶａのノードとを容量結合させるようにすれば、設定された出力電圧Ｖoutに応じて早く確定させることができるようになる。
【００８５】
＜第４の実施の形態＞
図１３は、この発明の第４の実施の形態による、電源回路を有する半導体集積回路の構成を示している。
【００８６】
この実施の形態による回路は、図９の実施の形態回路における一定の値の容量１７に換えて、出力電圧Ｖoutの値に応じて容量値が変化する容量回路１８をＶoutのノードとＶａのノードとの間に接続するようにしたものである。
【００８７】
なお、この場合、可変抵抗回路１２としては図１２（ａ）に示すような構成のものを使用している。ただし、図１２（ａ）中のインバータ７２は図示を省略している。
【００８８】
容量回路１８は、出力電圧Ｖoutのノードと可変抵抗回路１２の他端との間に接続された容量８１と、Ｖoutのノードと可変抵抗回路１２の他端との間に接続され、ＮＭＯＳトランジスタ８２と容量８３とを直列接続した直列回路８４と、Ｖoutのノードと可変抵抗回路１２の他端との間に接続され、ＮＭＯＳトランジスタ８５と容量８６とを直列接続した直列回路８７とから構成されている。そして、上記ＮＭＯＳトランジスタ８２のゲートには制御信号in<2>の反転信号／in<2>が入力され、ＮＭＯＳトランジスタ８５のゲートには制御信号in<3>の反転信号／in<3>が入力される。
【００８９】
なお、可変抵抗回路１２の他端（電圧Ｖａのノード）と接地電圧ＶSSの供給ノードとの間には、電圧Ｖａの安定化を図るために安定化容量８８が接続されている。
【００９０】
このような構成において、４ビットの制御信号in<0>〜in<3>の全てが“０”であり、可変抵抗回路１２内の全てのＮＭＯＳトランジスタ７１がオン状態にされて、最も低い値に設定されたＶoutが出力される場合を考える。この場合、容量回路１８内の直列回路８４、８７におけるＮＭＯＳトランジスタ８２、８５がオン状態になるので、容量回路１８における容量値は３個の容量８１、８３及び８６の並列容量値となり、容量回路１８が取り得る最も大きな容量値となる。
【００９１】
従って、この場合には、電源投入直後にＶoutのノードの電位が上昇とすると、Ｖａのノードの電位が急激に上昇し、オペアンプ１４の出力によってＰＭＯＳトランジスタ１１がオフ状態にされるのが電源投入後、相対的に早くなる。従って、ＰＭＯＳトランジスタ１１を介したＶoutのノードの充電が早く止まり、Ｖoutのノードの余分な電位上昇は生じない。すなわち、図１１に示されるような電源投入直後にオーバーシュートを起こしていた現象が解消され、Ｖoutは設定された値に早く確定する。
【００９２】
次に、４ビットの制御信号in<0>〜in<3>のうちin<2>とin<3>が“１”であり、可変抵抗回路１２内で比較的高い値を持つ抵抗３４、３３がＶoutのノードとＶａのノードとの間に直列に接続され、Ｖoutのノードからは比較的高い電圧が出力される場合を考える。この場合、容量回路１８内の直列回路８４、８５におけるＮＭＯＳトランジスタ８２、８５は共にオフ状態になり、容量回路１８における容量値は１個の容量８１の値と等しくなる。この場合、４ビットの制御信号in<0>〜in<3>の全てが“０”の場合と比べ、容量回路１８における容量値は減少する。従って、この場合には、ＶoutのノードとＶａのノードとの間の容量結合の程度が減少し、Ｖoutのノードの電位が上昇してもＶａのノードの電位はそれ程上昇しない。
【００９３】
そして、オペアンプ１４の出力によってＰＭＯＳトランジスタ１１がオフ状態にされるのが電源投入後、相対的に遅くなり、ＰＭＯＳトランジスタ１１を介したＶoutのノードの充電が長く行われるので、Ｖoutの初期電位が高くなる。すなわち、図１１に示したような電源投入直後にＶoutがなかなか上昇しない現象は解消され、Ｖoutは設定された値に早く確定する。
【００９４】
なお、この実施の形態では、容量回路１８内にＮＭＯＳトランジスタと容量とを直列接続した直列回路が２個設けられているので、出力電圧Ｖoutの値が最も高いときと最も低いときの間が４段階に分けられ、それに対応して容量回路１８における容量値が変化するようになる。出力電圧Ｖoutの値は、可変抵抗回路１２内に設けられている４個の抵抗３１〜３４のうち抵抗値が高い抵抗によって大きく影響されるので、この実施の形態では最も抵抗値が高い抵抗３４と次に抵抗値が高い抵抗３３に対応して容量回路１８内に直列回路を設けるようにしている。しかし、それ程影響がない場合には、最も抵抗値が高い抵抗３４に対応して容量回路１８内に直列回路を１個設けるようにしてもよく、あるいはより高精度に制御する必要がある場合には２個以上の直列回路を設けるようにしてよい。
【００９５】
＜第５の実施の形態＞
図１４は、この発明の第５の実施の形態による、電源回路を有する半導体集積回路の構成を示している。
【００９６】
図１３の実施の形態で説明したように、出力電圧Ｖoutの設定値が高い場合にはＶoutのノードとＶａのノードとの間の容量結合を弱くし、設定値が低い場合には強くすることによって、電源投入後にＶoutを所望の値に早く確定させることができる。そして、図１３の実施の形態では、ＶoutのノードとＶａのノードとの間の容量結合の度合いを、ＶoutのノードとＶａのノードとの間に接続される容量値を変えることで実現している。
【００９７】
しかし、ＶoutのノードとＶａのノードとの間の容量結合の度合いは、Ｖａのノードに接続される安定化容量と、ＶoutのノードとＶａのノードとの間に接続される容量との比によっても決まる。
【００９８】
そこで、図１４に示した実施の形態回路では、ＶoutのノードとＶａのノードの間には容量８１のみを接続し、Ｖａのノードと接地電圧ＶSSのノードとの間に接続される容量の値を変えるようにしたものである。
【００９９】
図１４中の容量回路１８は、ＶoutのノードとＶａのノードの間に接続された容量８１と、Ｖａのノードと接地電圧ＶSSのノードとの間に接続された安定化容量８８と、Ｖａのノードと接地電圧ＶSSのノードとの間に接続され、ＮＭＯＳトランジスタ８９と容量９０とを直列接続した直列回路９１と、Ｖａのノードと接地電圧ＶSSのノードとの間に接続され、ＮＭＯＳトランジスタ９２と容量９３とを直列接続した直列回路９４とから構成されている。そして、上記ＮＭＯＳトランジスタ８９のゲートには制御信号in<2>が入力され、ＮＭＯＳトランジスタ９２のゲートには制御信号in<3>が入力される。
【０１００】
このような構成において、４ビットの制御信号in<0>〜in<3>の全てが“１”であり、可変抵抗回路１２内の全てのＮＭＯＳトランジスタ７１がオフ状態にされて、最も高い値に設定されたＶoutが出力される場合を考える。この場合、容量回路１８内の直列回路９１、９４におけるＮＭＯＳトランジスタ８９、９２はオン状態になるので、Ｖａのノードと接地電圧ＶSSのノードとの間には３個の容量８１、９０、９３が接続され、Ｖａのノードと接地電圧ＶSSのノードとの間の容量値が大きくなる。
【０１０１】
従って、この場合には、Ｖoutのノードの電位が上昇してもＶａのノードの電位はそれ程上昇しない。そして、オペアンプ１４の出力によってＰＭＯＳトランジスタ１１がオフ状態にされるのが電源投入後、相対的に遅くなり、ＰＭＯＳトランジスタ１１を介したＶoutのノードの充電が長く行われるので、Ｖoutの初期電位が高くなる。すなわち、電源投入直後にＶoutがなかなか上昇しない現象は解消され、Ｖoutは設定された値に早く確定する。
【０１０２】
４ビットの制御信号in<0>〜in<3>のうちin<2>あるいはin<3>が“０”であり、Ｖoutのノードから比較的低い電圧が出力される場合には、直列回路９１、９４におけるＮＭＯＳトランジスタ８９あるいは９２がオフ状態になり、Ｖａのノードと接地電圧ＶSSのノードとの間の容量値は先の場合よりも小さくなる。このような場合にはＶoutのノードとＶａのノードとの間に接続されている容量８１による容量結合の効果が強まる。つまり、電源投入直後にＶoutのノードの電位が上昇とすると、Ｖａのノードの電位が急速に上昇し、オペアンプ１４の出力によってＰＭＯＳトランジスタ１１がオフ状態にされるのが電源投入後、相対的に早くなる。従って、ＰＭＯＳトランジスタ１１を介したＶoutのノードの充電が早く止まり、Ｖoutのノードの余分な電位上昇は生じない。すなわち、電源投入直後にオーバーシュートは起きなくなり、Ｖoutは設定された値に早く確定する。
【０１０３】
なお、この実施の形態では、容量回路１８内にＮＭＯＳトランジスタと容量とを直列接続した直列回路が２個設けられているので、出力電圧Ｖoutの値が最も高いときと最も低いときの間が４段階に分けられ、それに対応して容量回路１８におけるＶａのノードとＶSSのノードとの間の容量値が変化するようになる。出力電圧Ｖoutの値は、可変抵抗回路１２内に設けられている４個の抵抗３１〜３４のうち抵抗値が高い抵抗によって大きく影響されるので、この実施の形態では最も抵抗値が高い抵抗３４と次に抵抗値が高い抵抗３３に対応して容量回路１８内に直列回路を設けるようにしている。しかし、それ程影響がない場合には、最も抵抗値が高い抵抗３４に対応して容量回路１８内に直列回路を１個設けるようにしてもよく、あるいはより高精度に制御する必要がある場合には２個以上の直列回路を設けるようにしてよい。
【０１０４】
＜第６の実施の形態＞
図１５は、この発明の第６の実施の形態による、電源回路を有する半導体集積回路の構成を示している。
【０１０５】
先の図９の実施の形態では、電源投入後にＶoutを所望の値に早く確定させるために、ＶoutのノードとＶａのノードとの間に容量１７を接続して両ノード間を容量結合させるようにしている。
【０１０６】
これに対して、図１５の実施の形態回路では、ＶoutのノードとＶａのノードとの間に容量回路１８を設けることで、設定された出力電圧Ｖoutに応じてＶoutを早く確定させると共に、可変抵抗回路１２の中間ノードに存在している寄生容量を早く充電して、Ｖoutを所望の値に早く確定させる効果を高めるようにしている。
【０１０７】
すなわち、この実施の形態回路に設けられている容量回路１８は、ＶoutのノードとＶａのノードとの間に接続された容量８１と、Ｖoutのノードと可変抵抗回路１２の中間ノード、例えば図１５では最も抵抗値が大きい抵抗３４と次に抵抗値が大きい抵抗３３の直列接続ノードとの間に接続された容量９５と、Ｖoutのノードと上記両抵抗３４、抵抗３３の直列接続ノードとの間に接続され、ＮＭＯＳトランジスタ９６と容量９７とを直列接続した直列回路９８とから構成されている。なお、上記トランジスタ９６のゲートには制御信号in<2>が入力される。
【０１０８】
この実施の形態回路において、容量９５は、可変抵抗回路１２の中間ノードのうち最も抵抗値が大きい抵抗３４と次に抵抗値が大きい抵抗３３の直列接続ノードに存在している寄生容量を、Ｖoutのノードの電位に応じて充電するためのものである。
【０１０９】
なお、抵抗３４が選択されるか否かによって、抵抗３４と抵抗３３の直列接続ノードの電位を持ち上げる量が違ってくるので、ＮＭＯＳトランジスタ９６と容量９７とからなる直列回路９８を設け、抵抗３４が選択される時にはＮＭＯＳトランジスタ９６をオンさせて、容量９６を介して、抵抗３４と抵抗３３の直列接続ノードに存在している寄生容量を充電する。
【０１１０】
この実施の形態では、電源投入直後にＶoutのノードの電位が上昇とすると、容量８１を介した経路により、Ｖａのノードの電位が影響を受けて、Ｖａのノードの電位が急激に上昇し、オペアンプ１４の出力によってＰＭＯＳトランジスタ１１がオフ状態にされるのが電源投入後、相対的に早くなる。従って、ＰＭＯＳトランジスタ１１を介したＶoutのノードの充電が早く止まり、Ｖoutのノードの余分な電位上昇は生じなくなり、Ｖoutは設定された値に早く確定する。
【０１１１】
また、これと同時に容量９５または容量９５と９６による経路により、抵抗３４と抵抗３３の直列接続ノードに存在している寄生容量が充電され、Ｖoutが設定された値に確定する速度が速くなる。
【０１１２】
なお、上記図１３ないし図１５の各実施の形態回路では、可変抵抗回路１２として図１２（ａ）に示すような構成のものを用いる場合について説明したが、これは図１２（ｂ）、（ｃ）に示すような構成のもの、あるいは図３に示すような構成のものを使用するようにしてもよい。また、可変抵抗回路１２に設けられる抵抗の数も４個に限定されるものではなく４個以上又は３個以下の数だけ設けるような構成としてもよい。
【０１１３】
さらに、上記図１３ないし図１５の各実施の形態の変形例として、図８の実施の形態のように、ＮＭＯＳトランジスタ１５、１６からなるカレントミラー回路を設ける構成としてもよい。カレントミラー回路を設ける場合、容量１７や容量回路１８は、ＮＭＯＳトランジスタ１５のソースのノードとＶａのノードとに接続する。そして、このカレントミラー回路を設けることで、図８の実施の形態の場合と同様に、Ｖoutの電位変動を小さく押さえることができる。
【０１１４】
第４乃至第６の実施の形態では、第１乃至第３の実施の形態回路と同様に、面積を削減することができる、素子の製造上のばらつきに対して強くなり回路動作の安定性を図ることができる、という効果が得られる上に、さらに、電源投入直後にＶoutのノードの電位を設定された値に早く確定させることができ、高速起動が実現できるという効果が得られる。
【０１１５】
【発明の効果】
以上説明したようにこの発明によれば、回路面積の削減を図ることができると共に安定した回路動作を得ることができる電源回路を有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態による電源回路を有する半導体集積回路の構成を示す回路図。
【図２】図１中のオペアンプの具体的な構成例を示す回路図。
【図３】図１で使用される可変抵抗回路の具体的な構成例を示す回路図。
【図４】図１中の抵抗の素子構造を示す断面図。
【図５】図３中のスイッチ回路を抜き出して内部接続状態を示す図。
【図６】図３中のスイッチ回路の具体的な構成の一例を示す回路図。
【図７】図３の可変抵抗回路の内部接続状態の変化を示す回路図。
【図８】この発明の第２の実施の形態による電源回路を有する半導体集積回路の構成を示す回路図。
【図９】この発明の第３の実施の形態による電源回路を有する半導体集積回路の構成を示す回路図。
【図１０】図９の回路の電源投入時における各ノードの電位変化の状態を示す波形図。
【図１１】図９の回路をある条件で動作させた時の電源投入時における各ノードの電位変化の状態を示す波形図。
【図１２】図９中の実施の形態回路における可変抵抗の他の構成例を示す回路図。
【図１３】この発明の第４の実施の形態による電源回路を有する半導体集積回路の構成を示す回路図。
【図１４】この発明の第５の実施の形態による電源回路を有する半導体集積回路の構成を示す回路図。
【図１５】この発明の第６の実施の形態による電源回路を有する半導体集積回路の構成を示す回路図。
【図１６】従来の電源回路の一例を示す回路図。
【符号の説明】
１１…ＰＭＯＳトランジスタ、
１２…可変抵抗回路、
１３、３１〜３４…抵抗、
１４…オペアンプ、
１５、１６…ＮＭＯＳトランジスタ、
１７…容量、
１８…容量回路、
３５〜３９…スイッチ回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having a power supply circuit in which a value of an output voltage is adjusted according to a control signal.
[0002]
[Prior art]
Semiconductor integrated circuits, particularly power supply circuits provided in semiconductor memory products, have diversified set voltages. In particular, in a power supply circuit used in a dynamic memory or a ferroelectric memory, it is necessary to output various voltages between the external power supply voltage VDD and the ground voltage VSS. However, the optimum setting value of this voltage may differ depending on the characteristics of the memory cell after processing. For this reason, the output voltage of a power supply circuit is adjusted by the operation test after a process.
[0003]
An example of a conventional power supply circuit capable of adjusting the output voltage is shown in FIG. This power supply circuit is composed of a resistance ladder circuit composed of a plurality of resistors r and two systems of feedback circuits using operational amplifiers.
[0004]
In the circuit of FIG. 16, due to the characteristics of the feedback circuit using the operational amplifier, the voltage Vx at the non-inverting input terminal (+) of one operational amplifier 101 is equal to the reference voltage Vref supplied to the inverting input terminal (−). The voltage Vy at the non-inverting input terminal (+) of the other operational amplifier 102 is also controlled to be equal to the reference voltage Vref supplied to the inverting input terminal (−). Further, due to the characteristics of the resistance ladder circuit 103, the sum of the current ix flowing from the node of the voltage Vx to the node of the ground voltage VSS and the current iy flowing from the node of the voltage Vy to the node of the ground voltage VSS is the control signal in <0>. It becomes a constant value (Vref / r) regardless of ~ in <3>.
[0005]
Then, by changing the distribution of the currents ix and iy based on the control signals in <0> to in <3>, the connection is made between the node of the output voltage Vout and the non-inverting input terminal (+) of one operational amplifier 101. The value of the current ix flowing through the resistor R is changed to adjust the value of the output voltage Vout.
[0006]
For example, if the control signal is a 4-bit signal as shown in FIG. ^Four = Current distribution can be changed in 16 steps. That is, the value of the current ix is (Vref / r) * (d / 16) (where d is an integer from 0 to 15), and the output voltage Vout is expressed by Vref + R * ix, so that there are 16 voltages as Vout. Can be set.
[0007]
However, since many resistors are used in the conventional circuit shown in FIG. 16, there is a problem that the circuit area increases.
[0008]
In addition, since a plurality of feedback circuits (two systems in FIG. 16) are used, the circuit is vulnerable to variations in device manufacturing, and there is a problem in the stability of circuit operation.
[0009]
[Problems to be solved by the invention]
As described above, the conventional power supply circuit has a problem that the circuit area increases because a large number of resistors are used. Also, since a plurality of feedback circuits are used, the circuit is weak against variations in device manufacturing. There is a problem with the stability of operation.
[0010]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor integrated circuit having a power supply circuit capable of reducing the circuit area and obtaining a stable circuit operation. It is to be.
[0011]
[Means for Solving the Problems]
A semiconductor integrated circuit according to an embodiment of the present invention includes a transistor in which one end of a current path is connected to a first voltage supply node and the other end of the current path is connected to a voltage output node; One end connected to the voltage output node, a plurality of first resistors, and the other end, and the resistance value changes according to the control signal Variable resistance circuit and the other end of the variable resistance circuit And second The second resistor connected between the two voltage supply nodes and the voltage at the other end of the variable resistance circuit are compared with a reference voltage, and a signal corresponding to the comparison result is fed back to the gate of the transistor. Comparison circuit
And The plurality of first resistors are each composed of a diffusion layer resistor, the first resistor is selected according to the control signal, and the selected first resistor is connected to one end of the variable resistor circuit and the variable resistor. Connected in series with the other end of the resistor circuit, and the non-selected first resistor is connected to the second voltage supply node. It is characterized by that.
[0012]
A semiconductor integrated circuit according to another embodiment of the present invention includes a first transistor having a first polarity in which one end of a current path is connected to a first voltage supply node, and one end of the current path and a gate are connected to the first transistor. A second transistor of the second polarity connected to the other end of the current path of the transistor; One end connected to the other end of the current path of the second transistor, a plurality of first resistors, and the other end, and the resistance value changes according to the control signal Variable resistance circuit and the other end of the variable resistance circuit And second The second resistor connected between the two voltage supply nodes and the voltage at the other end of the variable resistance circuit are compared with a reference voltage, and a signal corresponding to the comparison result is output to the gate of the first transistor. A third feedback circuit having a gate connected to the gate of the second transistor and a current path connected between a third voltage supply node and a voltage output node; Equipped with The plurality of first resistors are each composed of a diffusion layer resistor, the first resistor is selected according to the control signal, and the selected first resistor is connected to one end of the variable resistor circuit and the variable resistor. Connected in series with the other end of the resistor circuit, and the non-selected first resistor is connected to the second voltage supply node. It is characterized by that.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings.
[0014]
<First Embodiment>
FIG. 1 shows the configuration of a semiconductor integrated circuit having a power supply circuit according to the first embodiment of the present invention.
[0015]
The source of the PMOS transistor 11 is connected to the supply node of the power supply voltage VDD. The drain of the transistor 11 is connected to the output node of the voltage Vout. The drain of the transistor 11 is connected to one end of a variable resistance circuit 12 whose resistance value changes according to an n-bit control signal in. A resistor 13 is connected between the other end of the variable resistor circuit 12 and a supply node of the ground voltage VSS of 0V. The voltage Va at the series connection node to which the other end of the variable resistor circuit 12 and the resistor 13 are connected is the non-inverting input terminal (+ of the operational amplifier 14 whose reference voltage Vref is supplied to the inverting input terminal (−). ). The operational amplifier 14 compares and amplifies the voltage Va and the reference voltage Vref, and the output signal is fed back to the gate of the transistor 11.
[0016]
In such a configuration, the voltage Va at the non-inverting input terminal (+) of the operational amplifier 14 becomes equal to the reference voltage Vref supplied to the inverting input terminal (−) of the operational amplifier 14 due to the characteristics of feedback using the operational amplifier. Controlled. Since the voltage Va is equal to the reference voltage Vref, if the value of the reference voltage Vref is kept constant, the current I flowing through the resistor 13 is constant. Since the current I also flows through the variable resistance circuit 12, when the resistance value between one end and the other end of the variable resistance circuit 12 is RN, the output voltage Vout is given by (Vref + I * RN). Since the resistance value RN of the variable resistance circuit 12 changes according to the control signal in, the value of the output voltage Vout can be adjusted according to the control signal in.
[0017]
FIG. 2 shows a specific circuit configuration example of the operational amplifier 14 in FIG.
[0018]
The operational amplifier 14 has a differential pair 23 composed of a pair of NMOS transistors 21 and 22 to which a voltage Va or a reference voltage Vref is supplied to a gate, and a control voltage Vcont to a gate and supplies a current flowing through the differential pair 23. The limiting transistor includes a limiting NMOS transistor 24 and a pair of PMOS transistors 25 and 26, and a current mirror type load circuit 27 that functions as a load of the differential pair 23.
[0019]
In the operational amplifier 14 configured as described above, when the voltage Va rises above the reference voltage Vref, the current flowing through the transistor 21 increases and the drain potential of the transistor 21 decreases. As a result, the current flowing through the transistor 26 increases and the output potential Vouta rises.
[0020]
On the contrary, when the voltage Va drops below the reference voltage Vref, the current flowing through the transistor 21 decreases and the drain potential of the transistor 21 increases. As a result, the current flowing through the transistor 26 decreases and the output potential Vouta drops.
[0021]
When the operational amplifier 14 operates as described above, in the circuit of FIG. 1, when the voltage Va rises above the reference voltage Vref, the output potential (Vouta) of the operational amplifier 14 rises and the gate potential of the PMOS transistor 11 rises. . Then, the PMOS transistor 11 operates in the direction of turning off, the current flowing through the resistor 13 decreases, and the voltage Va changes in the direction of decreasing.
[0022]
Contrary to the above, when the voltage Va falls below the reference voltage Vref, the current flowing through the resistor 13 increases and the voltage Va changes in an increasing direction.
[0023]
By such an operation, as described above, the voltage Va at the non-inverting input terminal (+) of the operational amplifier 14 is controlled to be equal to the reference voltage Vref supplied to the inverting input terminal (−).
[0024]
Here, for example, when the value of the reference voltage Vref is set to 0.5 V and the resistance value of the resistor 13 is set to 5 MΩ, the value of the current I flowing through the resistor 13 and the variable resistance circuit 12 is 0.1 μA. When the resistance value of the variable resistance circuit 12 is RN, the output voltage Vout given by (Vref + I · RN) is 0.5 + 0.1 μA * RN.
[0025]
FIG. 3 shows a specific circuit configuration example of the variable resistance circuit 12 used in FIG. Here, the control signal in is in <0> to in The case of 4 bits of <3> is shown. The variable resistance circuit 12 includes a plurality of (four in this example) resistors 31 to 34 and a number (five in this example) of switch circuits 35 to 35 that is one more than the total number of the resistors 31 to 34. 39 and 4-bit control signal in <0> to in The decoder circuit is composed of two inverters 40 and 41 and three exclusive-OR circuits 42 to 44 for controlling the operations of the switch circuits 35 to 39 in accordance with <3>. Yes.
[0026]
Each of the switch circuits 35 to 39 has four input / output terminals composed of A, B, C, and D and one control input terminal S, as exemplified by the switch circuit 35, and a control input. It has a function of changing the connection state between the input / output terminals A, B, C, and D according to the control input supplied to the terminal S. The detailed configuration of the switch circuits 35 to 39 will be described later.
[0027]
The input / output terminal B of the switch circuit 35 is connected to the resistor 13. The input / output terminal A of the switch circuit 35 and the input / output terminal B of the switch circuit 36 are connected via a resistor 31, and the input / output terminal D of the switch circuit 35 and the input / output terminal C of the switch circuit 36 are directly connected. . Similarly, the input / output terminal A of the switch circuit 36 and the input / output terminal B of the switch circuit 37 are connected via a resistor 32, and the input / output terminal D of the switch circuit 65 and the input / output terminal C of the switch circuit 37 are directly connected. The input / output terminal A of the switch circuit 37 and the input / output terminal B of the switch circuit 38 are connected via a resistor 33, and the input / output terminal D of the switch circuit 37 and the input / output terminal C of the switch circuit 38 are directly connected. The input / output terminal A of the switch circuit 38 and the input / output terminal B of the switch circuit 39 are connected via a resistor 34, and the input / output terminal D of the switch circuit 38 and the input / output terminal C of the switch circuit 39 are directly connected. Connected. The input / output terminal C of the switch circuit 35 and the input / output terminal D of the switch circuit 39 are both connected to the supply node of the ground voltage VSS of 0V.
[0028]
The decoder circuit is a 4-bit control signal in <0> to in Control signals to be input to the control input terminals S of the switch circuits 35 to 39 are generated from <3>.
[0029]
Inverter 40 is a 4-bit control signal in <0> to in Control signal in the least significant bit of <3> From <0>, a control signal to be input to the control input terminal S of the switch circuit 35 is generated.
[0030]
The exclusive OR circuit 42 is a 4-bit control signal in <0> to in Control signal in the least significant bit of <3><0> and control signal in one bit higher than that From <1>, a control signal to be input to the control input terminal S of the switch circuit 36 is generated.
[0031]
The exclusive OR circuit 43 is a 4-bit control signal in <0> to in <3> control signal in <1> and a control signal in one bit higher than that From <2>, a control signal to be input to the control input terminal S of the switch circuit 37 is generated.
[0032]
The exclusive OR circuit 44 is a 4-bit control signal in <0> to in <3> control signal in <2> and the control signal in one bit higher than that From <3>, a control signal to be input to the control input terminal S of the switch circuit 38 is generated.
[0033]
Inverter 41 is a 4-bit control signal in <0> to in Control signal in the most significant bit of <3> From <3>, a control signal to be input to the control input terminal S of the switch circuit 39 is generated.
[0034]
FIG. 4 shows element cross-sectional structures of the resistor 13 in FIG. 1 and the four resistors 31 to 34 provided in the variable resistor circuit 12. These resistors are constituted by a diffusion layer 51 formed by diffusing p-type impurities on the surface of an n-type semiconductor region (substrate or well region) 50, for example. The impurity diffusion amount and the length of the diffusion layer 51 are set so that the sum of the resistance values is at least 1 MΩ or more.
[0035]
FIG. 5A shows one of the switch circuits in FIG. When the control signal in supplied to the control input terminal S of the switch circuit is “0”, as shown in FIG. 5B, each switch circuit is connected between the input / output terminals A and B and the input / output terminals C and D. Are controlled to be connected to each other. On the other hand, when the control signal in supplied to the control input terminal S of the switch circuit is “1”, each switch circuit is connected between the input / output terminals A and C and the input / output terminals as shown in FIG. Control is performed so that B and D are connected to each other.
[0036]
An example of a specific configuration of the switch circuit having such a function is shown in FIG.
[0037]
This switch circuit is composed of four NMOS transistors 61 to 64 and an inverter 65. The source / drain of the NMOS transistor 61 is connected between the input / output terminals A and B. The source / drain of the NMOS transistor 62 is connected between the input / output terminals B and D. The source / drain of the NMOS transistor 63 is connected between the input / output terminals D and C. The source / drain of the NMOS transistor 64 is connected between the input / output terminals A and C. The gates of the transistors 62 and 64 are connected to the control input terminal S. The gates of the transistors 61 and 63 are connected to the output of the inverter 65 that inverts the control input terminal S.
[0038]
In the configuration as shown in FIG. 6, when a signal “0” is supplied to the control input terminal S, the output of the inverter 65 becomes “1”, and the transistors 61 and 63 are turned on. At this time, the other transistors 62 and 64 are off. Therefore, at this time, the input / output terminals A and B are connected through the transistor 61 in the on state, and the input / output terminals C and D are connected through the transistor 63 in the on state. The connection state at this time corresponds to the case of FIG.
[0039]
When a signal “1” is supplied to the control input terminal S, the transistors 62 and 64 are turned on. At this time, the output of the inverter 65 becomes “0”, and the other transistors 61 and 63 are turned off. Accordingly, at this time, the input / output terminals A and C are connected through the transistor 64 in the on state, and the input / output terminals B and D are connected through the transistor 62 in the on state. The connection state at this time corresponds to the case of FIG.
[0040]
Here, the resistance values of the four resistors 31 to 34 provided in the variable resistor circuit 12 shown in FIG. 3 are different, for example, the resistor 31 is 1.25 MΩ, the resistor 32 is 2.5 MΩ, the resistor 33 is 5 MΩ, 34 is set to be 10 MΩ. That is, assuming that the resistance value of the resistor 31 is a reference value, the resistance value of the resistor 32 is twice the resistance value of the resistor 31, the resistance value of the resistor 33 is four times the resistance value of the resistor 31, and the resistance value of the resistor 34 is a resistance value. The resistance value of the resistors 32 to 34 is set to 2 times the reference value when the resistance value of the resistor 31 is used as a reference value. ⁱ Each has a resistance value (i = 1, 2, 3) times.
[0041]
Further, of the four resistors 31 to 34 provided in the variable resistor circuit 12, the resistor 31 having the smallest resistance value is closest to the resistor 13 in FIG. 1, that is, closest to the supply node of the ground voltage VSS. The resistors 32 to 34 are arranged in descending order of the resistance value toward the node of the output voltage Vout as the distance from the supply node of the ground voltage VSS decreases.
[0042]
In the variable resistance circuit 12 shown in FIG. 3, a 4-bit control signal in <0> to in According to <3>, the operations of the five switch circuits 35 to 39 are controlled, whereby the four resistors 31 to 39 are selected, and the selected resistor is connected between the node of the output voltage Vout and the resistor 13. The non-selected resistors are connected in series, and one end and the other end connected in series are connected to the node of the ground voltage VSS.
[0043]
For example, as shown in FIG. 7A, a 4-bit control signal in <0> to in When <3> is all “0”, the control signals input to the control input terminals S of the switch circuits 35 and 39 are both “1”, and the control signals input to the control input terminals S of the remaining switch circuits. All become “0”. In this case, all of the four resistors 31 to 39 are in a non-selected state, the four resistors 31 to 39 are connected in series, and one end of the series connection, for example, one end of the resistor 31 is connected via the switch circuit 35. The other end connected in series, for example, one end of the resistor 34 is connected to the node of the ground voltage VSS via the switch circuit 39. Therefore, in this case, the resistance value between the node of Vout and the resistor 13 is zero.
[0044]
As shown in FIG. 7B, a 4-bit control signal in <0> to in In <3> Only <0> is “1” and the remaining in <1> to in When <3> is all “0”, the control signals input to the control input terminals S of the switch circuits 36 and 39 are both “1”, and the control signals input to the control input terminals S of the remaining switch circuits. Becomes all “0”. In this case, only the resistor 31 is selected, and the selected resistor 31 is connected between the node of the output voltage Vout and the resistor 13. On the other hand, the non-selected resistors 32 to 34 are connected in series, and one end of the series connection, for example, one end of the resistor 32 is connected to the node of the ground voltage VSS via the switch circuits 36 and 35 and the other end connected in series. For example, one end of the resistor 34 is connected to the node of the ground voltage VSS via the switch circuit 39. Therefore, in this case, the resistance value between the node of Vout and the resistor 13 is 1.25 MΩ of the resistor 31.
[0045]
FIG. 7C shows a 4-bit control signal in <0> to in In <3> When only <1> is “1” and the rest are all “0”, the control signal input to the control input terminal S of the switch circuits 35, 36, 37 and 39 becomes “1”, and the remaining switch circuits The control signal input to the 38 control input terminals S becomes “0”. In this case, only the resistor 32 is selected, and the selected resistor 32 is connected between the node of the output voltage Vout and the resistor 13. On the other hand, the non-selected resistors 31, 33, 34 are connected in series, and one end of the series connection, for example, one end of the resistor 31 is connected to the node of the ground voltage VSS via the switch circuit 35, and the other end connected in series. For example, one end of the resistor 34 is connected to the node of the ground voltage VSS via the switch circuit 39. Therefore, in this case, the resistance value between the node of Vout and the resistor 13 is 2.5 MΩ of the resistor 32.
[0046]
Similarly, FIG. 7D shows a 4-bit control signal in <0> to in In <3> FIG. 7E shows the connection state of each resistor when only <0> is “0” and the rest are all “1”. FIG. <0> to in The connection state of each resistor when all of <3> is “1” is shown. The resistance value between the Vout node and the resistor 13 in the case of FIG. 7D is 17.5 MΩ of the series resistance value of the resistors 32, 33, and 34, and the Vout node and the resistance in the case of FIG. The resistance value between the resistors 13, 32, 33 and 34 is 18.75 MΩ.
[0047]
Thus, in the variable resistance circuit 12 shown in FIG. 3, the 4-bit control signal in <0> to in According to <3>, the resistance value between one end and the other end changes, and its value RN is
RN = 1.25 MΩ * d (where d is an integer in the range of 0 to 15)
It becomes. D is a 4-bit control signal in <0> to in <3> in <0> is the least significant bit, in <3> is the value when viewed as the most significant binary number, for example in <3>, in <2>, in <1>, in If <0> is (“0”, “0”, “0”, “0”), d = 0 and RN = 0Ω. For example, in <3>, in <2>, in <1>, in If <0> is (“0”, “1”, “1”, “1”), d = 7 and RN = 1.25 MΩ * 7 = 8.25 MΩ. Therefore, in the circuit of FIG. 1, a voltage of (0.5 + 0.125 * d) V is output as Vout. That is, Vout can be adjusted in the range of 0.5V to 2.375V in 0.125V steps.
[0048]
Here, the number of resistors in the conventional circuit of FIG. 16 in which the value of the output voltage is adjusted according to the same 4-bit control signal and the circuit of FIG. 1 are compared. In the circuit of FIG. 1, since the four resistors are used in the variable resistor circuit 12 shown in FIG. 3, the total number of resistors is five. In contrast, the conventional circuit of FIG. 16 uses 15 resistors.
[0049]
As described above, according to the first embodiment, the number of resistors used can be reduced as compared with the conventional circuit. In general, as shown in FIG. 4, a high resistance constituted by a diffusion layer resistance occupies a large area on a chip as compared with a transistor or the like, so that the entire circuit area can be reduced if the number of resistors is reduced. .
[0050]
Further, according to the first embodiment, since only one system of feedback circuits including an operational amplifier is provided, it is strong against variations in device manufacturing, and circuit operation stability can be achieved.
[0051]
Further, the use of the variable resistance circuit 12 having the configuration as shown in FIG. 3 provides an effect of improving the responsiveness of the feedback circuit. That is, a high resistance is used in the variable resistance circuit 12, and as will be described later, such a high resistance has a relatively large parasitic capacitance. In the variable resistance circuit 12 shown in FIG. 3, only the selected resistor is connected between the Vout node and the resistor 13, and the unselected resistor is connected to the node of the ground voltage VSS. That is, since the excess resistance is separated and grounded, the excess parasitic capacitance component can be separated, and the response of the feedback circuit is improved.
[0052]
In the above embodiment, the variable resistor circuit 12 is provided with four resistors 31 to 39, and these four resistors are connected to a 4-bit control signal in. <0> to in Although the case where the selection is made based on <3> has been described, four or more or three or less resistors may be provided in the variable resistance circuit 12. When four or more resistors are provided, it is necessary to increase the number of bits of the control signal accordingly and to change the configuration of the variable resistor circuit 12 shown in FIG. A plurality of resistors and a switch circuit are connected so as to be alternately connected, and a resistor selected according to a control signal is connected in series between a node of the output voltage Vout and one end of the resistor 13, and a non-selected resistor Are connected in series, and the variable resistance circuit 12 may be configured such that one end of the resistor connected at one end and one end of the resistor connected at the other end are both connected to the node of the ground voltage VSS.
[0053]
<Second Embodiment>
FIG. 8 shows a configuration of a semiconductor integrated circuit having a power supply circuit according to the second embodiment of the present invention.
[0054]
In the circuit according to this embodiment, two NMOS transistors 15 and 16 are newly added to the circuit shown in FIG. Between the drain and source of the NMOS transistor 15 is inserted between the drain of the PMOS transistor 11 and one end of the variable resistance circuit 12, and the gate is connected to the drain. The gate of the NMOS transistor 16 is commonly connected to the gate of the NMOS transistor 15, and the drain and source of the NMOS transistor 16 are connected to a supply node of a power supply voltage VDD2 and a node of a voltage Vout which are different from VDD.
[0055]
Here, the two newly added transistors 15 and 16 constitute a current mirror circuit, and a current proportional to the current flowing through the variable resistance circuit 12 flows through the transistor 16, and the variable resistance circuit starts from the node of Vout. A voltage equal to the voltage generated at one end of 12, that is, the source side of the transistor 15 is output.
[0056]
In the circuit according to this embodiment, as in the case of FIG. 1, it is possible to reduce the circuit area, to be strong against variations in manufacturing of elements, and to achieve stability of circuit operation. As well as the following effects.
[0057]
That is, in the circuit according to this embodiment, since the output voltage Vout is taken out through the NMOS transistor 16 whose drain is connected to the supply node of the power supply voltage VDD2, the potential fluctuation of Vout with respect to the fluctuation of the load applied to Vout. Can be designed to be small. That is, by changing the channel width of the NMOS transistor 16 according to the load, the potential fluctuation of Vout can be suppressed to a small level.
[0058]
The power supply voltage VDD2 may be equal to the power supply voltage VDD.
[0059]
By the way, in the circuits according to the first and second embodiments, a high resistance of 1 MΩ or more is used as the resistance, so that the power consumption can be reduced. On the other hand, the determination time of the output voltage Vout at the time of starting the power supply is reduced. Relatively long. This will be described below.
[0060]
The current I flowing through the resistor 13 is very small, for example, 0.1 μA, and thus an ultra-low current consumption is realized. As a resistance used to achieve such an ultra-low current consumption, a high resistance of 1 MΩ or more is used. A resistor is used. In the integrated circuit, a diffusion layer resistance as shown in FIG. 4 is used as such a high resistance. Since the diffusion layer has a parasitic capacitance with respect to the semiconductor region (substrate or well region) in which the diffusion layer is formed, the diffusion layer resistance has a time constant of resistance * parasitic capacitance. A typical value of the parasitic capacitance is, for example, 0.3 pF per 1 MΩ. Therefore, the time constant of the 5 MΩ resistor is 5 MΩ * 1.5 pF = 7.5 μs, and in the case of 20 MΩ, it is about 20 MΩ * 6 pF = 120 μs.
[0061]
Accordingly, the time constant of the embodiment circuit shown in FIGS. 1 and 8 is approximately 100 μs or more, and the output potential is not stable in a period of several hundred μs after the power is turned on. However, it is known that once the output potential is stabilized, the output potential is stabilized by the amplification characteristics of the feedback circuit even if the time constant of the circuit is 100 μs or more.
[0062]
However, immediately after the power is turned on, it takes a time of several hundreds of microseconds or more since the time constant determined by the resistance value and the capacitance is required until the potential applied to the high resistance reaches a steady state as the time until the output potential is determined. End up.
[0063]
In many semiconductor integrated circuits, the time until operation is possible immediately after power-on is defined as a rated value, which is, for example, 200 μs for a synchronous DRAM and may take a stabilization time of several hundreds μs or more. Can not. One way to avoid this is to achieve a short time constant by lowering the resistance value, but this increases power consumption.
[0064]
Next, various embodiments in which ultra-low current consumption is realized using a high resistance and the output voltage is determined quickly immediately after the power is turned on will be described.
[0065]
<Third Embodiment>
FIG. 9 shows a configuration of a semiconductor integrated circuit having a power supply circuit according to the third embodiment of the present invention.
[0066]
The circuit according to this embodiment differs from that of FIG. 1 in that a capacitor 17 is connected between the node of Vout and the other end of the variable resistance circuit 12.
[0067]
The capacitor 17 has a function of quickly transmitting the potential fluctuation at the node of Vout to the node of the voltage Va which is a series connection node of the variable resistance circuit 12 and the resistor 13 and quickly feeding back the potential of the node of the output voltage Vout to the operational amplifier 14. Have.
[0068]
FIG. 10 is a waveform diagram showing the state of potential change at each node of the power supply voltage VDD, the output voltage Vout, and the voltage Va when the power is turned on.
[0069]
Next, the operation of the circuit of FIG. 9 will be described with reference to FIG.
[0070]
When the power is turned on, the power supply potential VDD rises rapidly from 0V. Along with this, the node of the output voltage Vout is charged through the PMOS transistor 11, and the potential of the node of Vout also rises. Here, since the node of Vout and the node of Va are capacitively coupled by the capacitor 17, the potential of the node of Va increases as the potential of the node of Vout increases. Since the node of Va is connected to the non-inverting input terminal (+) of the operational amplifier 14, when the potential of the node of Va becomes higher than the reference potential Vref, the output of the operational amplifier 14 becomes “H” and the PMOS transistor 11 is turned off. It becomes a state. As a result, the rise in the potential of the Vout node is stopped.
[0071]
Thereafter, as described above, the potential of the node Vout decreases as the potential of the node Vout decreases due to the action of the feedback circuit, and the potential of the node Vout increases as the PMOS transistor 11 is turned on. Conversely, the potential of Va increases as the potential of the node of Vout increases, and the increase of the potential of the node of Vout stops when the PMOS transistor 11 is turned off, so that the potential of the node of Vout is controlled to a constant value. Is done.
[0072]
In FIG. 10, potential changes at the nodes Vout and Va indicated by broken lines are when the capacitor 17 is not provided. In this case, the potential of the node Vout rises rapidly while the potential of the node Vout rises immediately after the power is turned on. The reason why such a phenomenon occurs is that when the resistor 13 has a very large resistance value and parasitic capacitance, and the potential of the node Vout affects the node of Va, the resistance value of the resistor 13 and the parasitic capacitance. This is because a delay corresponding to the time constant represented by the product occurs. For this reason, the potential Va does not readily reach the reference voltage Vref, and therefore, Vout rises more than a desired value and causes an overshoot.
[0073]
In the third embodiment, since the Vout node and the Va node are capacitively coupled by the capacitor 17, the operation immediately after the power is turned on can be stabilized, and the output potential is determined immediately after the power is turned on. be able to.
[0074]
In addition to the circuit having the configuration shown in FIG. 3, for example, a variable resistor 12 having the configuration shown in FIGS. 12A to 12C is used as the variable resistor 12 in the embodiment circuit in FIG. Can do.
[0075]
The variable resistor 12 shown in FIG. 12A includes four resistors 31 to 34, four NMOS transistors 71 as switches connected in parallel to these resistors 31 to 34, and four bits. Control signal in <0> to in Each of <3> is composed of four inverters 72 to which it is input. And control signal in <0> to in <3> is inverted by the four inverters 72 and input to the gates of the four NMOS transistors 71. The resistance values of the four resistors 31 to 34 are the same as those in FIG.
[0076]
In the variable resistor 12 in FIG. 12A, a 4-bit control signal in <0> to in If all of <3> are “0”, the outputs of the four inverters 72 are all “1”, and all of the four NMOS transistors 71 are turned on. In this case, since both ends of the four resistors 31 to 34 are short-circuited, the resistance value of the variable resistor 12 becomes zero.
[0077]
And for example in When only <0> is “1”, the output of the inverter 72 to which this control signal is input is “0”, and only the NMOS transistor 71 to which the output of this inverter 72 is input to the gate is turned off. . Therefore, in this case, only the resistor 31 is connected between both ends of the variable resistor 12, and the resistance value of the variable resistor 12 is the resistance value of the resistor 31.
[0078]
For example, in <0> to in If all of <3> are “1”, the outputs of the four inverters 72 are all “0”, and all of the four NMOS transistors 71 are turned off. Therefore, in this case, the resistors 31 to 34 are connected in series between both ends of the variable resistor 12, and the resistance value of the variable resistor 12 is the series resistance value of the resistors 31 to 34.
[0079]
The variable resistor 12 shown in FIG. 12B uses a PMOS transistor 73 instead of the NMOS transistor 71 in FIG. 12A as a switch for short-circuiting or releasing both ends of each resistor. is there. In this case, the inverter 72 is not necessary.
[0080]
The variable resistor 12 shown in FIG. 12 (c) combines the NMOS transistor 71 in FIG. 12 (a) and the PMOS transistor 73 in FIG. 12 (b) as a switch for short-circuiting or releasing both ends of each resistor. It is intended to be used.
[0081]
In the variable resistor 12 having the configuration as shown in FIGS. 12A to 12C, the number of resistors is not limited to four, and four or more resistors may be provided.
[0082]
In the circuit of the embodiment shown in FIG. 9, the value of the capacitor 17 is not particularly described. However, the value of the capacitor 17 is configured as shown in FIGS. 3 and 12A to 12C. The output voltage immediately after power-on is stabilized most quickly when the variable resistance circuit 12 is used and a voltage approximately in the middle between 0.5 V and 2.375 V where the value of the output voltage Vout is adjustable is set to the desired value of Vout. A value like this is chosen. If the value of the capacitor 17 is selected as described above, the output voltage Vout changes as shown by the solid line in FIG.
[0083]
However, if the capacitor 17 is fixed to such a value and the setting is made such that the output voltage Vout becomes, for example, 0.5V, the waveform of the output voltage Vout causes overshoot as shown in the waveform diagram of FIG. Conversely, when the set value of the output voltage Vout is 2.375 V, for example, the time until the PMOS transistor 11 is turned off is too early, and the output voltage Vout is easily set as shown in the waveform diagram of FIG. The value is no longer reached.
[0084]
Therefore, if the Vout node and the Va node are capacitively coupled using a capacitance circuit whose capacitance value changes according to the value of the output voltage Vout instead of a constant capacitance, the set output voltage Vout is set. It will be possible to make a decision quickly according to the situation.
[0085]
<Fourth embodiment>
FIG. 13 shows a configuration of a semiconductor integrated circuit having a power supply circuit according to the fourth embodiment of the present invention.
[0086]
In the circuit according to this embodiment, the capacitance circuit 18 whose capacitance value changes according to the value of the output voltage Vout is replaced with a node of Vout and a node of Va instead of the constant capacitance 17 in the circuit of the embodiment of FIG. The connection is made between and.
[0087]
In this case, the variable resistance circuit 12 is configured as shown in FIG. However, the illustration of the inverter 72 in FIG.
[0088]
The capacitor circuit 18 is connected between the node of the output voltage Vout and the other end of the variable resistance circuit 12, and is connected between the node of Vout and the other end of the variable resistance circuit 12, and the NMOS transistor 82. And a series circuit 84 in which a capacitor 83 is connected in series, and a series circuit 87 that is connected between a node of Vout and the other end of the variable resistance circuit 12 and in which an NMOS transistor 85 and a capacitor 86 are connected in series. Yes. The gate of the NMOS transistor 82 has a control signal in Inverted signal of <2> / in <2> is input, and the control signal in is supplied to the gate of the NMOS transistor 85. Inverted signal of <3> / in <3> is entered.
[0089]
A stabilizing capacitor 88 is connected between the other end of the variable resistance circuit 12 (node of the voltage Va) and a supply node of the ground voltage VSS in order to stabilize the voltage Va.
[0090]
In such a configuration, a 4-bit control signal in <0> to in Consider a case where all of <3> are “0”, all the NMOS transistors 71 in the variable resistance circuit 12 are turned on, and Vout set to the lowest value is output. In this case, since the NMOS transistors 82 and 85 in the series circuits 84 and 87 in the capacitance circuit 18 are turned on, the capacitance value in the capacitance circuit 18 becomes a parallel capacitance value of the three capacitors 81, 83, and 86. 18 is the largest capacity value that can be taken.
[0091]
Therefore, in this case, if the potential of the Vout node rises immediately after the power is turned on, the potential of the Va node rises rapidly, and the PMOS transistor 11 is turned off by the output of the operational amplifier 14. Later, it will be relatively early. Therefore, the charging of the Vout node via the PMOS transistor 11 is quickly stopped, and an extra potential rise at the Vout node does not occur. That is, the phenomenon that caused an overshoot immediately after power-on as shown in FIG. 11 is eliminated, and Vout is determined to a set value early.
[0092]
Next, the 4-bit control signal in <0> to in In <3><2> and in <3> is “1”, and the resistors 34 and 33 having a relatively high value in the variable resistance circuit 12 are connected in series between the Vout node and the Va node. Consider a case where a high voltage is output. In this case, the NMOS transistors 82 and 85 in the series circuits 84 and 85 in the capacitor circuit 18 are both turned off, and the capacitance value in the capacitor circuit 18 is equal to the value of one capacitor 81. In this case, a 4-bit control signal in <0> to in Compared with the case where all of <3> are “0”, the capacitance value in the capacitance circuit 18 decreases. Therefore, in this case, the degree of capacitive coupling between the node Vout and the node Va decreases, and even if the potential of the node Vout increases, the potential of the node Va does not increase so much.
[0093]
The PMOS transistor 11 is turned off by the output of the operational amplifier 14 after the power is turned on, and the Vout node is charged for a long time after the PMOS transistor 11 is charged. Get higher. That is, the phenomenon in which Vout does not readily increase immediately after power-on as shown in FIG. 11 is eliminated, and Vout is quickly determined to the set value.
[0094]
In this embodiment, since two series circuits in which the NMOS transistor and the capacitor are connected in series are provided in the capacitor circuit 18, the interval between the time when the value of the output voltage Vout is the highest and the time when it is the lowest is four. It is divided into stages, and the capacitance value in the capacitance circuit 18 changes accordingly. Since the value of the output voltage Vout is greatly influenced by the resistor having the highest resistance value among the four resistors 31 to 34 provided in the variable resistor circuit 12, the resistor 34 having the highest resistance value in this embodiment. A series circuit is provided in the capacitor circuit 18 corresponding to the resistor 33 having the next highest resistance value. However, if there is no such influence, one series circuit may be provided in the capacitor circuit 18 corresponding to the resistor 34 having the highest resistance value, or when control with higher accuracy is required. May be provided with two or more series circuits.
[0095]
<Fifth embodiment>
FIG. 14 shows a configuration of a semiconductor integrated circuit having a power supply circuit according to the fifth embodiment of the present invention.
[0096]
As described in the embodiment of FIG. 13, the capacitive coupling between the Vout node and the Va node is weakened when the set value of the output voltage Vout is high, and strong when the set value is low. Thus, Vout can be determined to a desired value early after power-on. In the embodiment of FIG. 13, the degree of capacitive coupling between the Vout node and the Va node is realized by changing the capacitance value connected between the Vout node and the Va node. Yes.
[0097]
However, the degree of capacitive coupling between the Vout node and the Va node depends on the ratio of the stabilization capacitance connected to the Va node and the capacitance connected between the Vout node and the Va node. Is also determined.
[0098]
Therefore, in the embodiment circuit shown in FIG. 14, only the capacitor 81 is connected between the Vout node and the Va node, and the value of the capacitor connected between the Va node and the ground voltage VSS node. Is to change.
[0099]
14 includes a capacitor 81 connected between the Vout node and the Va node, a stabilizing capacitor 88 connected between the Va node and the ground voltage VSS node, and Va. A node connected between the node and the node of the ground voltage VSS, a series circuit 91 in which an NMOS transistor 89 and a capacitor 90 are connected in series, and a node connected between the node of Va and the node of the ground voltage VSS, It comprises a series circuit 94 in which a capacitor 93 is connected in series. The gate of the NMOS transistor 89 has a control signal in <2> is input, and the control signal in is supplied to the gate of the NMOS transistor 92. <3> is entered.
[0100]
In such a configuration, a 4-bit control signal in <0> to in Consider a case where all of <3> are “1”, all the NMOS transistors 71 in the variable resistance circuit 12 are turned off, and Vout set to the highest value is output. In this case, since the NMOS transistors 89 and 92 in the series circuits 91 and 94 in the capacitor circuit 18 are turned on, three capacitors 81, 90, and 93 are provided between the node of Va and the node of the ground voltage VSS. The capacitance value between the node of Va and the node of the ground voltage VSS increases.
[0101]
Therefore, in this case, even if the potential of the node Vout increases, the potential of the node Va does not increase so much. The PMOS transistor 11 is turned off by the output of the operational amplifier 14 after the power is turned on, and the Vout node is charged for a long time after the PMOS transistor 11 is charged. Get higher. That is, the phenomenon that Vout does not increase immediately after power-on is eliminated, and Vout is determined to a set value quickly.
[0102]
4-bit control signal in <0> to in In <3><2> or in When <3> is “0” and a relatively low voltage is output from the node of Vout, the NMOS transistor 89 or 92 in the series circuits 91 and 94 is turned off, and the node of Va and the ground voltage VSS are set. The capacity value between the nodes is smaller than in the previous case. In such a case, the effect of capacitive coupling by the capacitor 81 connected between the Vout node and the Va node is increased. That is, if the potential of the node Vout rises immediately after the power is turned on, the potential of the node Va is rapidly raised, and the PMOS transistor 11 is turned off by the output of the operational amplifier 14 after the power is turned on. Get faster. Therefore, the charging of the Vout node via the PMOS transistor 11 is quickly stopped, and an extra potential rise at the Vout node does not occur. That is, the overshoot does not occur immediately after the power is turned on, and Vout is quickly determined to the set value.
[0103]
In this embodiment, since two series circuits in which the NMOS transistor and the capacitor are connected in series are provided in the capacitor circuit 18, the interval between the time when the value of the output voltage Vout is the highest and the time when it is the lowest is four. Correspondingly, the capacitance value between the Va node and the VSS node in the capacitance circuit 18 changes accordingly. Since the value of the output voltage Vout is greatly influenced by the resistor having the highest resistance value among the four resistors 31 to 34 provided in the variable resistor circuit 12, the resistor 34 having the highest resistance value in this embodiment. A series circuit is provided in the capacitor circuit 18 corresponding to the resistor 33 having the next highest resistance value. However, if there is no such influence, one series circuit may be provided in the capacitor circuit 18 corresponding to the resistor 34 having the highest resistance value, or when control with higher accuracy is required. May be provided with two or more series circuits.
[0104]
<Sixth Embodiment>
FIG. 15 shows a configuration of a semiconductor integrated circuit having a power supply circuit according to the sixth embodiment of the present invention.
[0105]
In the previous embodiment of FIG. 9, in order to quickly determine Vout to a desired value after power-on, a capacitor 17 is connected between the Vout node and the Va node so that the two nodes are capacitively coupled. I have to.
[0106]
On the other hand, in the embodiment circuit of FIG. 15, by providing the capacitance circuit 18 between the Vout node and the Va node, Vout is quickly determined according to the set output voltage Vout and variable. The parasitic capacitance existing at the intermediate node of the resistor circuit 12 is charged quickly, so that the effect of quickly determining Vout to a desired value is enhanced.
[0107]
That is, the capacitor circuit 18 provided in the circuit of this embodiment includes a capacitor 81 connected between the Vout node and the Va node, and an intermediate node between the Vout node and the variable resistance circuit 12, for example, FIG. Then, the capacitance 95 connected between the resistor 34 having the largest resistance value and the series connection node of the resistor 33 having the next highest resistance value, and the node between Vout and the series connection node of both the resistors 34 and 33. And a series circuit 98 in which an NMOS transistor 96 and a capacitor 97 are connected in series. The gate of the transistor 96 has a control signal in <2> is entered.
[0108]
In the circuit of this embodiment, the capacitor 95 is a parasitic capacitance existing at the series connection node of the resistor 34 having the highest resistance value and the resistor 33 having the next highest resistance value among the intermediate nodes of the variable resistance circuit 12. It is for charging according to the potential of the node.
[0109]
Note that the amount by which the potential of the series connection node of the resistor 34 and the resistor 33 is raised differs depending on whether or not the resistor 34 is selected. Therefore, a series circuit 98 including an NMOS transistor 96 and a capacitor 97 is provided, and the resistor 34 Is selected, the NMOS transistor 96 is turned on, and the parasitic capacitance existing in the series connection node of the resistor 34 and the resistor 33 is charged via the capacitor 96.
[0110]
In this embodiment, if the potential of the Vout node is increased immediately after the power is turned on, the potential of the Va node is suddenly increased due to the influence of the potential of the Va node by the path via the capacitor 81. The PMOS transistor 11 is turned off by the output of the operational amplifier 14 after the power is turned on. Accordingly, the charging of the Vout node via the PMOS transistor 11 is quickly stopped, and an extra potential rise at the Vout node does not occur, and Vout is quickly determined to the set value.
[0111]
At the same time, the parasitic capacitance existing in the series connection node of the resistor 34 and the resistor 33 is charged through the path of the capacitor 95 or the capacitors 95 and 96, and the speed at which Vout is determined to the set value is increased.
[0112]
In each of the embodiments shown in FIGS. 13 to 15, the case where the variable resistance circuit 12 is configured as shown in FIG. 12A has been described. A configuration as shown in c) or a configuration as shown in FIG. 3 may be used. Further, the number of resistors provided in the variable resistance circuit 12 is not limited to four, and a configuration in which only four or more or three or less resistors are provided may be employed.
[0113]
Furthermore, as a modification of each of the embodiments shown in FIGS. 13 to 15, a current mirror circuit including NMOS transistors 15 and 16 may be provided as in the embodiment of FIG. When the current mirror circuit is provided, the capacitor 17 and the capacitor circuit 18 are connected to the source node of the NMOS transistor 15 and the node of Va. By providing this current mirror circuit, as in the case of the embodiment of FIG. 8, the potential fluctuation of Vout can be suppressed small.
[0114]
In the fourth to sixth embodiments, similarly to the circuits of the first to third embodiments, the area can be reduced, and it becomes strong against variations in manufacturing of elements, and the stability of circuit operation is improved. In addition to the effect that it can be achieved, the potential of the node of Vout can be quickly determined to the set value immediately after the power is turned on, so that high-speed startup can be realized.
[0115]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit having a power supply circuit capable of reducing a circuit area and obtaining a stable circuit operation.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a semiconductor integrated circuit having a power supply circuit according to a first embodiment of the invention.
FIG. 2 is a circuit diagram showing a specific configuration example of an operational amplifier in FIG. 1;
3 is a circuit diagram showing a specific configuration example of a variable resistance circuit used in FIG. 1. FIG.
4 is a cross-sectional view showing an element structure of a resistor in FIG. 1. FIG.
5 is a diagram showing an internal connection state by extracting the switch circuit in FIG. 3. FIG.
6 is a circuit diagram showing an example of a specific configuration of the switch circuit in FIG. 3;
7 is a circuit diagram showing a change in an internal connection state of the variable resistance circuit of FIG. 3;
FIG. 8 is a circuit diagram showing a configuration of a semiconductor integrated circuit having a power supply circuit according to a second embodiment of the present invention.
FIG. 9 is a circuit diagram showing a configuration of a semiconductor integrated circuit having a power supply circuit according to a third embodiment of the present invention.
10 is a waveform diagram showing a state of potential change at each node when the circuit of FIG. 9 is turned on.
11 is a waveform diagram showing a state of potential change at each node at power-on when the circuit of FIG. 9 is operated under certain conditions.
12 is a circuit diagram showing another configuration example of the variable resistor in the embodiment circuit in FIG. 9;
FIG. 13 is a circuit diagram showing a configuration of a semiconductor integrated circuit having a power supply circuit according to a fourth embodiment of the present invention.
FIG. 14 is a circuit diagram showing a configuration of a semiconductor integrated circuit having a power supply circuit according to a fifth embodiment of the present invention.
FIG. 15 is a circuit diagram showing a configuration of a semiconductor integrated circuit having a power supply circuit according to a sixth embodiment of the present invention.
FIG. 16 is a circuit diagram showing an example of a conventional power supply circuit.
[Explanation of symbols]
11 ... PMOS transistor,
12 ... Variable resistance circuit,
13, 31-34 ... resistance,
14 ... operational amplifier,
15, 16 ... NMOS transistors,
17 ... capacity,
18: Capacitance circuit,
35 to 39: Switch circuit.

Claims

A transistor having one end of the current path connected to a first voltage supply node and the other end of the current path connected to a voltage output node;
A variable resistance circuit having one end connected to the voltage output node, a plurality of first resistors, and the other end, the resistance value of which varies according to a control signal ;
A second resistor connected between the other end of the variable resistance circuit and a second voltage supply node;
A comparison circuit that compares the voltage at the other end of the variable resistance circuit with a reference voltage and feeds back a signal corresponding to the comparison result to the gate of the transistor ;
Each of the plurality of first resistors includes a diffusion layer resistor, the first resistor is selected in accordance with the control signal, and the selected first resistor includes one end of the variable resistor circuit and the variable resistor circuit. A semiconductor integrated circuit, wherein the first resistor which is not selected and is connected in series is connected to the supply node of the second voltage .

A first transistor having a first polarity and having one end of a current path connected to a supply node of a first voltage;
A second transistor having a second polarity with one end and a gate of the current path connected to the other end of the current path of the first transistor;
A variable resistance circuit having one end connected to the other end of the current path of the second transistor, a plurality of first resistors, and the other end, the resistance value of which varies according to a control signal ;
A second resistor connected between the other end of the variable resistance circuit and a second voltage supply node;
A comparison circuit that compares the voltage at the other end of the variable resistance circuit with a reference voltage and feeds back a signal corresponding to the comparison result to the gate of the first transistor;
A third transistor having a second polarity and having a gate connected to the gate of the second transistor and a current path connected between a third voltage supply node and a voltage output node ;
Each of the plurality of first resistors includes a diffusion layer resistor, the first resistor is selected in accordance with the control signal, and the selected first resistor includes one end of the variable resistor circuit and the variable resistor circuit. A semiconductor integrated circuit, wherein the first resistor which is not selected and is connected in series is connected to the supply node of the second voltage .

Among the plurality of first resistors, the one having the smallest resistance value is disposed closest to the second voltage supply node, and the resistance value increases as the distance from the second voltage supply node increases. 3. The semiconductor integrated circuit according to claim 1, wherein the plurality of first resistors are arranged so as to increase sequentially.

2. The semiconductor integrated circuit according to claim 1, further comprising a capacitor circuit connected to the voltage output node and the other end of the variable resistance circuit.

3. The semiconductor integrated circuit according to claim 2 , further comprising a capacitor circuit connected to the other end of the current path of the second transistor and the other end of the variable resistance circuit.