JP3813797B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、バンプ電極を介して半導体チップを配線基板にフリップチップ実装する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
特開昭６２−１７７４９９号公報は、多端子でピッチの狭い接続端子の位置合わせを精度よく行う端子接合法を開示している。この公報に記載された端子接合法は、一方の基板（例えばガラスエポキシ基材を用いたプリント基板）に設けられた複数個の接続端子と、他方の基板（例えばポリイミド基材を用いたテープ基板）に設けられた複数のリード端子とを相互に接続する際、位置合わせ基準点近傍の接続端子の幅に比較して、基準点から離れた位置における接続端子の幅を連続的または階層的に大きくすることによって、基板材料伸縮ばらつきによる位置合わせ基準点から離れた位置における接続端子とリード端子との位置合わせずれを吸収できるようにしたものである。
【０００３】
【発明が解決しようとする課題】
本発明者らは、プリント配線基板上に多数のＬＳＩチップを実装したマルチチップモジュールの開発を進めている。このマルチチップモジュールは、ＬＳＩチップの高密度実装を実現するために、チップの主面に形成したＡｕ（金）のバンプ電極（以下、単にＡｕバンプという）を配線基板の電極パッド（接続端子）に接続するフリップチップ実装方式を採用している。また、低価格で高い信頼性を実現するために、エポキシ樹脂からなる絶縁フィルム中にＮｉ（ニッケル）などの金属粒子を分散させた、いわゆる異方性導電フィルム(Anisotropic Conductive Film;ＡＣＦ)をチップと配線基板との隙間に介在させ、Ａｕバンプ−電極パッド間の電気的接続、熱応力の緩和および接続部分の保護を同時に行っている。
【０００４】
異方性導電フィルムを介してチップを配線基板上に実装するには、チップとほぼ同サイズに裁断した異方性導電フィルムを配線基板の電極パッド上に接着し、あらかじめワイヤボンダを使ってＡｕバンプを形成しておいたチップを異方性導電フィルム上にマウントする。次に、チップに上方から圧力を加えた状態で配線基板を加熱し、異方性導電フィルムを溶融、硬化させることによって、フィルム中の金属粒子を介してチップのＡｕバンプと配線基板の電極パッドとを電気的に接続すると共に、チップと配線基板との隙間を硬化樹脂で封止する。
【０００５】
ところが、異方性導電フィルムを溶融、硬化させるための熱処理を行うと、配線基板とチップとの熱膨張係数（シリコンチップは３ppm、ガラス繊維含浸エポキシ基板は約１４ppm）の差によって、Ａｕバンプと電極パッドとの間に位置ずれが生じる。
【０００６】
この場合、電極パッドのピッチが比較的広ければ、その幅を広げることによって、Ａｕバンプと電極パッドとの間に位置ずれが生じても両者の接触面積を確保することができる。しかし、チップの多端子化、狭ピッチ化に伴って電極パッドのピッチが狭くなってくると、電極パッドの幅を広げることができなくなるため、Ａｕバンプと電極パッドとの間に位置ずれが生じると両者の接触面積が小さくなり、接続信頼性が低下してしまう。
【０００７】
その対策として、樹脂に比較して熱膨張係数が小さいセラミックを使ってプリント配線基板を作製し、チップとの熱膨張係数差を小さくすることも考えられるが、基板の製造コストが増加してしまうという問題がある。
【０００８】
本発明の目的は、バンプ電極を介してチップを配線基板にフリップチップ実装する半導体装置において、チップと配線基板との接続信頼性を向上させる技術を提供することにある。
【０００９】
本発明の目的は、バンプ電極を介してチップを配線基板にフリップチップ実装する半導体装置において、チップと配線基板とを高い位置決め精度で接続する技術を提供することにある。
【００１０】
本発明の他の目的は、製造コストの増加を招くことなく、上記目的を達成することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体装置の製造方法は、以下の工程を有している；
（ａ）主面に複数のバンプ電極が形成された半導体チップを用意する工程、
（ｂ）主面に複数の電極パッドが形成され、前記複数の電極パッド同士のピッチの少なくとも一部が、前記半導体チップの主面に形成された前記複数のバンプ電極同士のピッチとは異なる配線基板を用意する工程、
（ｃ）前記複数のバンプ電極のそれぞれと前記複数の電極パッドのそれぞれとが電気的に接続されるように、前記半導体チップを前記配線基板の主面上にフリップチップ実装する工程。
【００１４】
本発明の半導体装置の製造方法は、前記（ｂ）工程で用意する前記配線基板の主面に形成された前記複数の電極パッド列の一端から他端までの距離を、前記（ａ）工程で用意する前記半導体チップの主面に形成された前記複数のバンプ電極列の一端から他端までの距離よりも小さくするものである。
【００１５】
本発明の半導体装置の製造方法は、以下の工程を有している；
（ａ）主面に複数のバンプ電極が形成された第１および第２の半導体チップを用意する工程、
（ｂ）主面に複数の電極パッドが形成され、前記複数の電極パッド同士のピッチの少なくとも一部が、前記第１または第２の半導体チップの主面に形成された前記複数のバンプ電極同士のピッチとは異なる配線基板を用意する工程、
（ｃ）前記複数のバンプ電極のそれぞれと前記複数の電極パッドのそれぞれとが電気的に接続されるように、前記第１および第２の半導体チップを前記配線基板の主面上にフリップチップ実装する工程。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は、本実施形態の半導体装置の平面図、図２（ａ）は、図１のＡ−Ａ線に沿った断面図、図２（ｂ）は、図１のＢ−Ｂ線に沿った断面図である。
【００１８】
本実施形態の半導体装置は、高速マイクロプロセッサ（ＭＰＵ：超小型演算処理装置）、メインメモリ、バッファメモリなどのＬＳＩを搭載したマルチチップモジュール(Multi Chip Module；ＭＣＭ)である。
【００１９】
このマルチチップモジュール１のモジュール基板２は、ガラス繊維含浸エポキシ（通称；ガラエポ）樹脂によって構成され、その内部には信号配線、電源配線およびグランド配線などを構成する複数層の配線３が形成されている。また、モジュール基板２の主面（上面）および下面には、上記配線３に電気的に接続された複数個の電極パッド４、５が形成されている。配線３および電極パッド４、５はＣｕ（銅）からなり、電極パッド４、５の表面にはＮｉ（ニッケル）およびＡｕ（金）のメッキが施されている。
【００２０】
モジュール基板２の主面上には、ＭＰＵが形成された１個のシリコンチップ６Ａ、メインメモリ（ＤＲＡＭ）が形成された複数個のシリコンチップ６Ｂ、バッファメモリが形成された複数個のシリコンチップ６Ｃ、複数個の受動素子（コンデンサ、抵抗素子）７などが実装されている。モジュール基板２の下面の電極パッド５には、このモジュール基板２をマザーボードなどに実装するための外部接続端子を構成する半田バンプ８が接続されている。
【００２１】
上記シリコンチップ６Ａ、６Ｂ、６Ｃのそれぞれは、フリップチップ方式によってモジュール基板２の主面上に実装されている。すなわち、シリコンチップ６Ａ、６Ｂ、６Ｃのそれぞれは、その主面（素子形成面）に形成された複数個のＡｕバンプ９を介してモジュール基板２の電極パッド４に電気的に接続されている。一方、受動素子７は、モジュール基板２の主面上に半田実装されている。
【００２２】
シリコンチップ６Ａ、６Ｂ、６Ｃのそれぞれは、その主面に形成されたＬＳＩの種類に応じて、Ａｕバンプ９の数およびピッチが異なっている。例えば図２（ａ）に示すＭＰＵが形成されたシリコンチップ６Ａは、端子（Ａｕバンプ９）の数が多く（例えば２４８ピン）、互いに隣接するＡｕバンプ９のピッチが狭くなっている（例えば４０μｍ〜５０μｍ）。またこれに伴い、シリコンチップ６ＡのＡｕバンプ９が接続されるモジュール基板２の電極パッド４は、その幅および隣接する電極パッド４とのピッチが狭くなっている。
【００２３】
これに対し、ＤＲＡＭが形成されたシリコンチップ６Ｂは、端子（Ａｕバンプ９）の数が、例えば７４ピンと少なく、端子がチップ中央に一列に配置されているので、互いに隣接するＡｕバンプ９のピッチが狭くなっている（例えば４０μｍ〜５０μｍ）。またこれに伴い、シリコンチップ６ＢのＡｕバンプ９が接続されるモジュール基板２の電極パッド４は、その幅および隣接する電極パッド４とのピッチが狭くなっている。
【００２４】
これに対し、図２（ｂ）に示すバッファが形成されたシリコンチップ６Ｃの端子の数は、例えば７０ピンであり、それらが主面の辺に沿って配置されているので、互いに隣接するＡｕバンプ９のピッチが広くなっている（例えば１００μｍ〜１１０μｍ）。またこれに伴い、シリコンチップ６ＣのＡｕバンプ９が接続されるモジュール基板２の電極パッド４は、その幅および隣接する電極パッド４とのピッチが広くなっている。
【００２５】
シリコンチップ６Ａ、６Ｂ、６Ｃのそれぞれとモジュール基板２との間には、異方性導電性樹脂１０が充填されている。異方性導電性樹脂１０は、エポキシ系の熱硬化性樹脂中にＮｉ（ニッケル）などの金属粒子を分散させたものであり、図３に拡大して示すように、シリコンチップ６Ａ、６Ｂ、６Ｃのそれぞれの主面に形成されたＡｕバンプ９とモジュール基板２の対応する電極パッド４とは、この異方性導電性樹脂１０中の金属粒子１１を介して電気的に接続されている。また、シリコンチップ６Ａ、６Ｂ、６Ｃとモジュール基板２との間に異方性導電性樹脂１０を充填したことにより、Ａｕバンプ９と電極パッド４との電気的接続と併せて接続部分の保護および熱応力の緩和が図られるようになっている。
【００２６】
上記のように構成されたマルチチップモジュール１を組み立てるには、まずモジュール基板２とその主面に実装する能動素子（シリコンチップ６Ａ、６Ｂ、６Ｃなど）および受動素子（コンデンサ、抵抗素子）７とを用意する。
【００２７】
シリコンチップ６Ａ、６Ｂ、６Ｃには、Ａｕワイヤを使った周知のワイヤボンディング法によって、あらかじめＡｕバンプ９を形成しておく。図４（ａ）は、シリコンチップ６Ａの主面の平面図、同図（ｂ）は同図（ａ）のＣ−Ｃ線に沿った断面図である。また、図５（ａ）は、シリコンチップ６Ｃの主面の平面図、同図（ｂ）は同図（ａ）のＤ−Ｄ線に沿った断面図である。
【００２８】
Ａｕバンプ９は、シリコンチップ６Ａ、６Ｃの主面の周辺部、すなわち素子形成領域の外側に形成された図示しないボンディングパッド上に接続され、チップ６Ａ、６Ｃの各辺に沿って一列に、かつ互いに等しいピッチで配置される。Ａｕバンプ９の直径は、例えば５０μｍ〜５５μｍ程度である。また前述したように、シリコンチップ６ＡのＡｕバンプ９は、４０μｍ〜５０μｍ程度の狭いピッチで配置され、シリコンチップ６ＣのＡｕバンプ９は、１００μｍ〜１１０μｍ程度の広いピッチで配置される。図示は省略するが、メインメモリ（ＤＲＡＭ）が形成されたシリコンチップ６Ｂの主面にも上記と同様の方法でＡｕバンプ９が形成される。シリコンチップ６ＢのＡｕバンプ９は、シリコンチップ６ＡのＡｕバンプ９とほぼ同じ４０μｍ〜５０μｍ程度の狭いピッチで、チップ主面の中央部にほぼ一列に配置される。
【００２９】
ここで、シリコンチップ６Ａ、６Ｂ、６Ｃに形成されるＡｕバンプ９のピッチと、モジュール基板２に形成される電極パッド４のピッチとの関係について説明する。図６は、ＭＰＵが形成されたシリコンチップ６Ａの一辺に沿って一列に配置されたＡｕバンプ９と、それに対応するモジュール基板２の電極パッド４ａとの相対的な位置関係を示す図である。
【００３０】
図示のように、シリコンチップ６Ａの一辺の一端（左端）に配置されたＡｕバンプ９と他端（右端）に配置されたＡｕバンプ９とのピッチ（以下、このピッチをトータルピッチという）Ａは、これら２個のＡｕバンプ９、９のそれぞれに対応する２個の電極パッド４ａ、４ａのトータルピッチＢよりも広い（Ａ＞Ｂ）。また、シリコンチップ６ＡのＡｕバンプ９は、隣接するＡｕバンプ９とのピッチがすべて等しくなるように配置されているのに対し、これらのＡｕバンプ９が接続される電極パッド４ａは、隣接する電極パッド４ａとのピッチがその位置によって異なっている。具体的には、モジュール基板２の中心部に最も近い位置にある電極パッド４ａ（ここでは同図に示す電極パッド４ａ列の中央部に位置する電極パッド４ａがモジュール基板２の中心部に最も近いと仮定する）を基点として、この電極パッド４ａから離れた位置にある電極パッド４ａほど、すなわちモジュール基板２の周辺部に近い位置にある電極パッド４ａほど、隣接する電極パッド４ａとのピッチが広くなっている。
【００３１】
従って、Ａｕバンプ９とそれに対応する電極パッド４ａとのずれ量（ａ）は、シリコンチップ６Ａの一辺の中央部に位置するＡｕバンプ９とそれに対応する電極パッド４ａとのずれ量を０としたとき、この電極パッド４ａから離れた位置にある電極パッド４ａほど大きくなる（０＜ａ1＜ａ2＜ａ3＜ａ4＜ａ5および０＜ａ’1＜ａ’2＜ａ’3＜ａ’4＜ａ’5）。図示は省略するが、シリコンチップ６Ａの他の三辺に配置されたＡｕバンプ９とそれに対応する電極パッド４ａとの位置関係も、上記と同様になっている。
【００３２】
一方、図７は、バッファが形成されたシリコンチップ６Ｃの一辺に沿って一列に配置されたＡｕバンプ９と、それに対応するモジュール基板２の電極パッド４ｃとの相対的な位置関係を示す図である。
【００３３】
図示のように、シリコンチップ６Ｃの一辺の一端（左端）に配置されたＡｕバンプ９と他端（右端）に配置されたＡｕバンプ９とのトータルピッチＣは、これら２個のＡｕバンプ９、９のそれぞれに対応する２個の電極パッド４ｃ、４ｃのトータルピッチＤに等しい（Ｃ＝Ｄ）。
【００３４】
また、シリコンチップ６ＣのＡｕバンプ９は、隣接するＡｕバンプ９とのピッチがすべて等しくなるように配置されており、かつこれらのＡｕバンプ９が接続される電極パッド４ｃも、隣接する電極パッド４ｃとのピッチがすべて等しくなるように配置されている。従って、任意のＡｕバンプ９とそれに対応する電極パッド４ｃとのずれ量を０としたとき、他のＡｕバンプ９とそれに対応する電極パッド４ｃとのずれ量はすべて０となる。
【００３５】
さらに、シリコンチップ６ＣのＡｕバンプ９が接続される電極パッド４ｃは、その幅が前記シリコンチップ６ＡのＡｕバンプ９が接続される電極パッド４ａの幅よりも広い。例えば電極パッド４ａ、４ｂの幅を４０μｍ〜５０μｍとしたとき、電極パッド４ｃの幅は１００μｍ〜１１０μｍである。なお、シリコンチップ６Ｃの他の三辺に配置されたＡｕバンプ９とそれに対応する電極パッド４ｃとの位置関係も、上記と同様になっている。
【００３６】
図示は省略するが、ＤＲＡＭが形成されたシリコンチップ６ＢのＡｕバンプ９とそれに対応する電極パッド４ｂとの相対的位置関係は、前記図６に示したシリコンチップ６Ａのそれと同じである。すなわち、シリコンチップ６Ｂの各辺に沿って一列に配置されたＡｕバンプ９のトータルピッチは、対応する電極パッド４ｂのトータルピッチよりも広い。また、シリコンチップ６ＢのＡｕバンプ９は、それらのすべてが等しいピッチで配置されているのに対し、これらのＡｕバンプ９が接続される電極パッド４ｂは、その位置によってピッチが異なっている。具体的には、モジュール基板２の中心部に最も近い位置にある電極パッド４ｂを基点として、この電極パッド４ｂから離れた位置にある電極パッド４ｂほど、すなわちモジュール基板２の周辺部に近い位置にある電極パッド４ｂほどピッチが広い。
【００３７】
このように、本実施形態では、Ａｕバンプ９のピッチが狭いシリコンチップ６Ａ、６Ｂをモジュール基板２に実装する際、対応する電極パッド４のトータルピッチをＡｕバンプ９のトータルピッチよりも狭くする。この場合、電極パッド４のトータルピッチは、チップを構成するシリコンとモジュール基板２を構成する樹脂材料（本実施形態ではエポキシ樹脂）との熱膨張係数差、Ａｕバンプ９のトータルピッチ、モジュール基板２上における電極パッド４の位置、後述するチップ実装時の熱処理温度などのパラメータに基づいて算出する。
【００３８】
図８は、上記シリコンチップ６Ａ、６Ｂ、６ＣのＡｕバンプ９が接続される電極パッド４（４ａ、４ｂ、４ｃ）のレイアウトを示すモジュール基板２の主面の平面図である。なお、受動素子が接続される電極パッド４および電極パッド４同士を接続する配線３の図示は省略してある。
【００３９】
図示のように、シリコンチップ６ＣのＡｕバンプ９が接続される電極パッド４ｃは、Ａｕバンプ９のピッチが広いため、幅およびピッチが共に広くなっている。これに対し、シリコンチップ６Ａ、６ＢのＡｕバンプ９が接続される電極パッド４ａ、４ｂは、Ａｕバンプ９のピッチが狭いため、幅およびピッチが共に狭くなっている。
【００４０】
次に、シリコンチップ６Ａ、６Ｂ、６Ｃをモジュール基板２に実装する工程を説明する。
【００４１】
Ａｕバンプ９のピッチが狭いシリコンチップ６Ａをモジュール基板２に実装するには、まず図９に示すように、モジュール基板２の電極パッド４ａ上に異方性導電性フィルム１０ａを貼り付ける。異方性導電性フィルム１０ａは、Ｎｉ（ニッケル）などの金属粒子を分散させた未硬化のエポキシ系樹脂をフィルム状に加工したもので、これをシリコンチップ６Ａと同程度のサイズに裁断し、接着剤などを使って電極パッド４ａ上に貼り付ける。
【００４２】
次に、図１０に示すように、異方性導電性フィルム１０ａの上面にシリコンチップ６Ａをマウントする。このとき、同図に示すシリコンチップ６Ａの一辺の中央部に位置するＡｕバンプ９とそれに対応する電極パッド４ａとのずれ量がほぼ０となるように位置合わせを行う。
【００４３】
次に、上方から加圧ツール（図示せず）を押し付けることによってシリコンチップ６Ａの上面に１０〜２０ｋｇ／ｃｍ2程度の圧力を加え、この状態でモジュール基板２を１８０℃程度に加熱することにより、異方性導電性フィルム１０ａを一旦溶融させた後、硬化させる。これにより、図１１に示すように、シリコンチップ６Ａとモジュール基板２との隙間が異方性導電性樹脂１０によって充填されると共に、樹脂中の金属粒子を介してＡｕバンプ９と電極パッド４ａとが電気的に接続される。
【００４４】
また、上記の加熱処理を行うと、シリコンチップ６Ａおよびモジュール基板２がそれぞれ熱膨張する。そのため、シリコンチップ６Ａの一辺の両端に配置された２個のＡｕバンプ９、９のトータルピッチＡ’が広くなる（Ａ’＞Ａ）と同時に、これら２個のＡｕバンプ９、９のそれぞれに対応する２個の電極パッド４ａ、４ａのトータルピッチＢ’も広くなる（Ｂ’＞Ｂ）。
【００４５】
この場合、シリコンチップ６Ａの熱膨張係数は３ppm、エポキシ樹脂を主体とするモジュール基板２の熱膨張係数は１４ppm程度であるため、モジュール基板２は、シリコンチップ６Ａに比べて寸法の変動量が大きい。すなわち、加熱処理時におけるトータルピッチと加熱処理前におけるトータルピッチとの差（Ａ’−Ａ、Ｂ’−Ｂ）は、シリコンチップ６Ａよりもモジュール基板２の方が大きい((Ａ’−Ａ)＜（Ｂ’−Ｂ）)。そのため、上記の加熱処理を行うと、電極パッド４ａ列の両端部に近い電極パッド４ａほど、隣接する電極パッド４ａとのピッチが広くなり、加熱処理前に比べてＡｕバンプ９との相対的なずれ量が大きくなる。
【００４６】
しかし前記図６に示したように、本実施形態ではあらかじめ電極パッド４ａのトータルピッチＢをＡｕバンプ９のトータルピッチＡよりも狭くし、電極パッド４ａ列の両端部に近い電極パッド４ａほどＡｕバンプ９とのずれ量を大きくしておくので、上記の加熱処理を行うと、温度の上昇につれてＡｕバンプ９と対応する電極パッド４ａとが接近し、異方性導電性フィルム１０ａが溶融、硬化する温度に達すると両者のずれ量がすべての電極パッド４ａでほぼ０となる。
【００４７】
また、上記の加熱処理を行って異方性導電性フィルム１０ａを溶融、硬化させ、シリコンチップ６Ａとモジュール基板２との隙間に異方性導電性樹脂１０を充填した後は、Ａｕバンプ９および電極パッド４ａが異方性導電性樹脂１０に封止されるので、シリコンチップ６Ａおよびモジュール基板２が室温に戻る過程で収縮した際に、Ａｕバンプ９と電極パッド４ａとが再び位置ずれを引き起こすことはない。
【００４８】
これに対し、あらかじめ電極パッド４ａのトータルピッチＢをＡｕバンプ９のトータルピッチＡと一致させ、加熱処理に先立ってＡｕバンプ９とそれに対応する電極パッド４ａとのずれ量をすべての電極パッド４ａで０にしておいた場合には、図１２に示すように、上記の加熱処理を行った際、電極パッド４ａ列の両端部に近い電極パッド４ａほどＡｕバンプ９とのずれ量が大きくなり、両者の接触面積を確保することができなくなる。
【００４９】
一方、Ａｕバンプ９のピッチが広いシリコンチップ６Ｃをモジュール基板２に実装するには、まず図１３に示すように、モジュール基板２の電極パッド４ｃ上に異方性導電性フィルム１０ｂを貼り付けた後、その上面にシリコンチップ６Ｃをマウントし、すべてのＡｕバンプ９とそれに対応する電極パッド４ｃとのずれ量がほぼ０となるように位置合わせを行う。
【００５０】
次に、上方から加圧ツール（図示せず）を押し付けることによってシリコンチップ６Ｃの上面に１０〜２０ｋｇ／ｃｍ2程度の圧力を加え、この状態でモジュール基板２を１８０℃程度に加熱することにより、異方性導電性フィルム１０ｂを溶融、硬化させる。これにより、図１４に示すように、シリコンチップ６Ｃとモジュール基板２との隙間が異方性導電性樹脂１０によって充填されると共に、樹脂中の金属粒子を介してＡｕバンプ９と電極パッド４ｃとが電気的に接続される。
【００５１】
上記の加熱処理を行うと、モジュール基板２およびシリコンチップ６Ｃが熱膨張し、シリコンチップ６Ｃの一辺の両端に配置された２個のＡｕバンプ９、９のトータルピッチＣ’が広くなる（Ｃ’＞Ｃ）と同時に、これら２個のＡｕバンプ９、９のそれぞれに対応する２個の電極パッド４ｃ、４ｃのトータルピッチＤ’も広くなる（Ｄ’＞Ｄ）。このとき、熱膨張係数の大きいモジュール基板２がシリコンチップ６Ｃに比べてより多く熱膨張するため、電極パッド４ｃ列の両端部に近い電極パッド４ｃほど、隣接する電極パッド４ｃとのピッチが広くなり、加熱処理前に比べてＡｕバンプ９とのずれ量が大きくなる。
【００５２】
しかし、本実施形態ではあらかじめ電極パッド４ｃの幅を広くしておくので、上記の加熱処理によって電極パッド４ｃとＡｕバンプ９とが位置ずれを引き起こしても、両者の接触面積は十分に確保される。
【００５３】
なお、本実施形態のマルチチップモジュール１は、４個のシリコンチップ６Ｂをモジュール基板２に実装する（図１参照）ので、実際の製造工程では、モジュール基板２の電極パッド４ｂ上に異方性導電性フィルム１０ｂを貼り付けた後、その上面に４個のシリコンチップ６Ｂをマウントし、これらのシリコンチップ６Ｂに上方から同時に加圧ツールを押し付けてモジュール基板２を加熱する。この場合、異方性導電性フィルム１０ｂは、４個のシリコンチップ６Ｂの実装領域全体を覆うサイズに裁断したものを使用することもできる。
【００５４】
また、シリコンチップ６Ｂの厚さがシリコンチップ６Ａの厚さと同じ場合には、これらのシリコンチップ６Ａ、６Ｂを同時に一括して実装してもよい。シリコンチップ６Ａ、６Ｂの厚さが異なる場合には、薄いチップ（すなわち実装高さの低いチップ）から順に実装することにより、チップに加圧ツールを押し付ける際、先に実装したチップに加圧ツールが接触する不具合を避けることができる。
【００５５】
図示は省略するが、シリコンチップ６Ｂは、前記シリコンチップ６Ａをモジュール基板２に実装した方法と同じ方法でモジュール基板２に実装する。前述したように、Ａｕバンプ９のピッチが狭いシリコンチップ６Ｂは、前記シリコンチップ６Ａと同様、あらかじめ電極パッド４ｂのトータルピッチをＡｕバンプ９のトータルピッチよりも狭くしておくので、モジュール基板２との隙間に異方性導電性樹脂１０を充填するための加熱処理を行ったとき、Ａｕバンプ９と電極パッド４ｂとのずれ量がすべての電極パッド４ｂでほぼ０となる。
【００５６】
上記した方法でシリコンチップ６Ａ、６Ｂ、６Ｃを順次あるいは一括してモジュール基板２上に実装し、その後またはそれに先立って周知の半田リフロー法で受動素子７をモジュール基板２の主面上に実装することにより、前記図１に示したマルチチップモジュール１が完成する。なお、シリコンチップ６Ａ、６Ｂ、６Ｃとモジュール基板２との隙間に異方性導電性樹脂１０を充填するための加熱処理温度が半田のリフロー温度よりも高い場合には、シリコンチップ６Ａ、６Ｂ、６Ｃを実装した後に受動素子７を実装することにより、シリコンチップ６Ａ、６Ｂ、６Ｃの実装工程で半田が再溶融する不具合を防ぐことができる。
【００５７】
このように、本実施形態では、Ａｕバンプ９のピッチが狭いシリコンチップ６Ａ、６Ｂをモジュール基板２に実装する際、シリコンチップ６Ａ、６Ｂとモジュール基板２との熱膨張係数差を考慮し、あらかじめ電極パッド４のトータルピッチをＡｕバンプ９のトータルピッチよりも狭くしておく。これにより、加熱処理時におけるＡｕバンプ９と電極パッド４との位置ずれを防止し、両者の接触面積を確保することができるので、高価なセラミック基板を使用しなくとも、シリコンチップ６Ａ、６Ｂとモジュール基板２との接続信頼性を向上させることができ、高密度実装に適したマルチチップモジュール１を安価に提供することができる。
【００５８】
（実施の形態２）
前記実施の形態１では、異方性導電性樹脂を介してシリコンチップをモジュール基板上に実装するマルチチップモジュールの製造方法に適用した場合について説明したが、本発明はこれに限定されるものではなく、シリコンチップを配線基板上にフリップチップ実装する工程で高温熱処理を行う半導体装置に広く適用することができる。
【００５９】
例えば、図１５は、シリコンチップ６Ｄの主面（素子形成面）に形成された複数個のＡｕバンプ９を配線基板１２の電極パッド４に電気的に接続し、シリコンチップ６Ｄと配線基板１２との隙間にアンダーフィル樹脂（封止樹脂）１３を充填した半導体装置である。アンダーフィル樹脂１３は、例えばシリカフィラーが含有されたエポキシ系の熱硬化性樹脂によって構成され、配線基板１２は、例えばガラス繊維含浸エポキシ樹脂によって構成される。
【００６０】
シリコンチップ６Ｄと配線基板１２との隙間にアンダーフィル樹脂１３を充填するには、まずシリコンチップ６ＤのＡｕバンプ９を配線基板１２の電極パッド４に電気的に接続し、続いてディスペンサなどを使って液状のアンダーフィル樹脂１３をシリコンチップ６Ｄの外周に供給した後、アンダーフィル樹脂１３の流動性を高めるために配線基板１２を７０℃程度に加温する。これにより、アンダーフィル樹脂１３が毛細管現象によってシリコンチップ６Ｄと配線基板１２との隙間に充填される。その後、配線基板１２を１５０℃程度で熱処理し、アンダーフィル樹脂１３を硬化させる。
【００６１】
シリコンチップ６Ｄと配線基板１２との隙間に充填するアンダーフィル樹脂１３は、液状のものに代え、未硬化のエポキシ系樹脂をフィルム状に加工したものを使用することもできる。この場合は、前記実施の形態１と同様、シリコンチップ６Ｄと同程度のサイズに裁断したフィルムをＡｕバンプ９と電極パッド４との間に介在させ、この状態で配線基板１２を１５０℃程度に加熱することによってフィルムを溶融、硬化させる。
【００６２】
上記のような半導体装置においても、シリコンチップ６Ｄに形成されるＡｕバンプ９のピッチが狭く、これに伴って配線基板１２の電極パッド４のピッチおよび幅が狭くなる場合には、シリコンチップ６Ｄと配線基板１２との熱膨張係数差を考慮し、あらかじめ電極パッド４のトータルピッチをＡｕバンプ９のトータルピッチよりも狭くしておく。これにより、加熱処理時におけるＡｕバンプ９と電極パッド４との位置ずれを防止し、両者の接触面積を確保することができるので、高価なセラミック基板を使用しなくとも、シリコンチップ６Ｄと配線基板１２との接続信頼性を向上させることができる。
【００６３】
また、図１６は、シリコンチップ６Ｅの主面（素子形成面）に形成された複数個の半田バンプ１４を配線基板１５の電極パッド４に電気的に接続した半導体装置である。図１７に示すように、半田バンプ１４は、例えば３重量％のＡｇを含むＳｎ−Ａｇ合金（融点２２１℃）など、比較的低融点の半田材料によって構成される。また、配線基板１３は、例えばガラス繊維含浸エポキシ樹脂によって構成される。
【００６４】
上記のような半導体装置においても、半田バンプ１４をリフローさせる工程で高温熱処理を行うので、シリコンチップ６Ｅに形成される半田バンプ１４のピッチが狭く、これに伴って配線基板１５の電極パッド４のピッチおよび幅が狭くなる場合には、シリコンチップ６Ｅと配線基板１５との熱膨張係数差を考慮し、あらかじめ電極パッド４のトータルピッチを半田バンプ１４のトータルピッチよりも狭くしておく。これにより、加熱処理時における半田バンプ１４と電極パッド４との位置ずれを防止し、両者の接触面積を確保することができるので、高価なセラミック基板を使用しなくとも、シリコンチップ６Ｅと配線基板１５との接続信頼性を向上させることができる。
【００６５】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
本発明は、異方性導電性樹脂を介してＡｕバンプが電極パッドに接続されたチップと、Ａｕバンプあるいは半田バンプが電極パッドに直接接続されたチップとが同一配線基板上に混在して実装されたマルチチップモジュールに適用することもできる。また、上記いずれかの方法で配線基板上に単一のチップを実装するパッケージに適用することもできる。
【００６７】
本発明は、バンプ電極のピッチが狭いチップを配線基板にフリップチップ実装する場合のみならず、大面積のチップを配線基板にフリップチップ実装する場合などにも適用することができる。大面積のチップは、バンプ電極のトータルピッチおよび配線基板側の電極パッドのトータルピッチが広いため、バンプ電極のピッチが比較的広い場合でも、チップの実装工程で行われる熱処理時にバンプ電極と電極パッドとのずれ量が大きくなる。従って、本発明を適用することにより、バンプ電極と電極パッドとの接続信頼性を向上させることができる。
【００６８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６９】
本発明によれば、バンプ電極のピッチが狭いチップを配線基板に実装する際、チップと配線基板との熱膨張係数差を考慮し、あらかじめ電極パッドのトータルピッチをバンプ電極のトータルピッチよりも狭くしておくことにより、チップと配線基板との熱膨張係数差に起因するバンプ電極と電極パッドとの位置ずれを防止し、両者の接触面積を確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の平面図である。
【図２】（ａ）は、図１のＡ−Ａ線に沿った断面図、（ｂ）は、図１のＢ−Ｂ線に沿った断面図である。
【図３】図２（ａ）の要部拡大断面図である。
【図４】（ａ）は、ＭＰＵが形成されたシリコンチップの主面の平面図、（ｂ）は、（ａ）のＣ−Ｃ線に沿った断面図である。
【図５】（ａ）は、バッファメモリが形成されたシリコンチップの主面の平面図、（ｂ）は、（ａ）のＤ−Ｄ線に沿った断面図である。
【図６】ＭＰＵが形成されたシリコンチップの一辺に沿って配置されたＡｕバンプと、それに対応するモジュール基板の電極パッドとの相対的な位置関係を示す図である。
【図７】バッファメモリが形成されたシリコンチップに配置されたＡｕバンプと、それに対応するモジュール基板の電極パッドとの相対的な位置関係を示す図である。
【図８】電極パッドのレイアウトを示すモジュール基板の主面の平面図である。
【図９】本発明の一実施形態である半導体装置の製造方法を示す断面図である。
【図１０】本発明の一実施形態である半導体装置の製造方法を示す断面図である。
【図１１】本発明の一実施形態である半導体装置の製造方法を示す断面図である。
【図１２】本発明の一実施形態である半導体装置の製造方法を示す断面図である。
【図１３】本発明の一実施形態である半導体装置の製造方法を示す断面図である。
【図１４】本発明の一実施形態である半導体装置の製造方法を示す断面図である。
【図１５】本発明の他の実施形態である半導体装置の要部断面図である。
【図１６】本発明の他の実施形態である半導体装置の要部断面図である。
【図１７】本発明の他の実施形態におけるシリコンチップの主面の平面図である。
【符号の説明】
１ マルチチップモジュール
２ モジュール基板
３ 配線
４、４ａ、４ｂ 電極パッド
５ 電極パッド
６Ａ〜６Ｅ シリコンチップ
７ 受動素子
８ 半田バンプ
９ Ａｕバンプ
１０ 異方性導電性樹脂
１０ａ、１０ｂ 異方性導電性フィルム
１１ 金属粒子
１２ 配線基板
１３ アンダーフィル樹脂（封止樹脂）
１４ 半田バンプ
１５ 配線基板

Claims (24)

  1. （ａ）主面に複数のバンプ電極が形成された半導体チップを用意する工程、
    （ｂ）主面に複数の電極パッドが形成され、前記複数の電極パッド同士のピッチの少なくとも一部が、前記半導体チップの主面に形成された前記複数のバンプ電極同士のピッチとは異なる配線基板を用意する工程、
    （ｃ）前記複数のバンプ電極のそれぞれと前記複数の電極パッドのそれぞれとが電気的に接続されるように、前記半導体チップを前記配線基板の主面上にフリップチップ実装する工程、
    を有する半導体装置の製造方法であって、
    前記配線基板は、合成樹脂を主成分として含み、その熱膨張係数は、前記半導体チップの熱膨張係数よりも大きいことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程は、
    （ｃ−１）前記複数のバンプ電極のそれぞれと前記複数の電極パッドのそれぞれとの間に異方性導電性フィルムを介在させる工程、
    （ｃ−２）前記配線基板を加熱して前記異方性導電性フィルムを溶融、硬化させることにより、前記配線基板と前記半導体チップとの隙間を異方性導電性樹脂で封止し、前記異方性導電性樹脂中の金属粒子を介して前記複数のバンプ電極のそれぞれと前記複数の電極パッドのそれぞれとを電気的に接続する工程、
    を含むことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程は、
    （ｃ−１）前記複数のバンプ電極のそれぞれと前記複数の電極パッドのそれぞれとの間に絶縁性フィルムを介在させる工程、
    （ｃ−２）前記配線基板を加熱して前記絶縁性フィルムを溶融、硬化させることにより、前記配線基板と前記半導体チップとの隙間を絶縁性樹脂で封止する工程、
    を含むことを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程の後、
    （ｄ）前記配線基板の主面上に液状の絶縁性樹脂を供給する工程、
    （ｅ）前記配線基板を加熱して前記絶縁性樹脂を溶融、硬化させることにより、前記配線基板と前記半導体チップとの隙間を絶縁性樹脂で封止する工程、
    を含むことを特徴とする半導体装置の製造方法。
  5. 請求項３記載の半導体装置の製造方法において、前記半導体チップの主面に形成された前記複数のバンプ電極は、Ａｕバンプであることを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、前記Ａｕバンプは、前記半導体チップの主面の周辺部に配置されていることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記半導体チップの主面に形成された前記複数のバンプ電極は、半田バンプであり、前記（ｃ）工程は、前記配線基板を加熱して前記半田バンプをリフローさせる工程を含むことを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、前記半田バンプは、前記半導体チップの主面にマトリクス状に配置されていることを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、前記（ｂ）工程で用意する前記配線基板の主面に形成された前記複数の電極パッド列の一端から他端までの距離は、前記（ａ）工程で用意する前記半導体チップの主面に形成された前記複数のバンプ電極列の一端から他端までの距離よりも小さいことを特徴とする半導体装置の製造方法。
  10. 以下の工程を有する半導体装置の製造方法；
    （ａ）主面に複数のバンプ電極が形成された第１および第２の半導体チップを用意する工程、
    （ｂ）主面に複数の電極パッドが形成され、前記複数の電極パッド同士のピッチの少なくとも一部が、前記第１および第２の半導体チップの主面に形成された前記複数のバンプ電極同士のピッチとは異なる配線基板を用意する工程、
    （ｃ）前記複数のバンプ電極のそれぞれと前記複数の電極パッドのそれぞれとが電気的に接続されるように、前記第１および第２の半導体チップを前記配線基板の主面上にフリップチップ実装する工程。
  11. 請求項１０記載の半導体装置の製造方法において、前記（ｂ）工程で用意する前記配線基板の主面に形成された前記複数の電極パッドのうち、前記第１の半導体チップが実装される領域に形成された前記複数の電極パッド列の一端から他端までの距離は、前記第１の半導体チップの主面に形成された前記複数のバンプ電極列の一端から他端までの距離よりも小さく、前記第２の半導体チップが実装される領域に形成された前記複数の電極パッド列の一端から他端までの距離は、前記第２の半導体チップの主面に形成された前記複数のバンプ電極列の一端から他端までの距離と同じであることを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、前記第１の半導体チップの主面に形成された前記複数のバンプ電極同士のピッチは、前記第２の半導体チップの主面に形成された前記複数のバンプ電極同士のピッチよりも小さいことを特徴とする半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、前記第１の半導体チップの面積は、前記第２の半導体チップの面積よりも大きいことを特徴とする半導体装置の製造方法。
  14. 請求項１１記載の半導体装置の製造方法において、前記（ｃ）工程は、
    （ｃ−１）前記複数のバンプ電極のそれぞれと前記複数の電極パッドのそれぞれとの間に異方性導電性フィルムを介在させる工程、
    （ｃ−２）前記配線基板を加熱して前記異方性導電性フィルムを溶融、硬化させることにより、前記配線基板と前記第１および第２の半導体チップとの隙間を異方性導電性樹脂で封止し、前記異方性導電性樹脂中の金属粒子を介して前記複数のバンプ電極のそれぞれと前記複数の電極パッドのそれぞれとを電気的に接続する工程、
    を含むことを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、前記第１および第２の半導体チップの主面に形成された前記複数のバンプ電極は、Ａｕバンプであることを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、前記配線基板の主面上に複数の半田バンプを介して第３の半導体チップをフリップチップ実装する工程をさらに含むことを特徴とする半導体装置の製造方法。
  17. 請求項１１記載の半導体装置の製造方法において、前記配線基板の熱膨張係数は、前記第１および第２の半導体チップの熱膨張係数よりも大きいことを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、前記配線基板は、合成樹脂を主成分として含むことを特徴とする半導体装置の製造方法。
  19. （ａ）主面を有し、前記主面に複数のバンプ電極が形成された半導体チップを用意する工程と、
    （ｂ）主面を有し、前記主面に複数の電極が形成され、合成樹脂を主成分として含む配線基板を用意する工程と、
    （ｃ）前記複数のバンプ電極のそれぞれと前記複数の電極のそれぞれとが互いに対向して接続されるように、前記半導体チップを前記配線基板の主面上に配置し、前記配線基板の主面と前記半導体チップの主面との間の樹脂を固めることによって、前記配線基板と前記半導体チップとを前記樹脂で固定する工程とを有する半導体装置の製造方法であって、
    前記配線基板の熱膨張係数は、前記半導体チップの熱膨張係数よりも大きく、
    前記（ｃ）工程で前記配線基板と前記半導体チップとを固定する前において、前記（ｃ）工程で前記配線基板と前記半導体チップとが前記樹脂を固める過程で晒される温度よりも低い温度では、前記半導体チップに形成された前記複数のバンプ電極のピッチは、前記配線基板に形成された前記複数の電極の対応する電極のピッチよりも広いことを特徴とする半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、前記（ｃ）工程で前記配線基板と前記半導体チップとが前記樹脂を固める過程で晒される温度よりも低い温度では、
    前記配線基板と前記半導体チップとを固定した後における前記配線基板の前記複数の電極のピッチは、前記配線基板と前記半導体チップとを固定する前における前記配線基板の前記複数の電極のピッチよりも広いことを特徴とする半導体装置の製造方法。
  21. （ａ）主面を有し、前記主面に複数のバンプ電極が形成された半導体チップを用意する工程と、
    （ｂ）主面を有し、前記主面に複数の電極が形成され、合成樹脂を主成分として含む配線基板を用意する工程と、
    （ｃ）前記複数のバンプ電極のそれぞれと前記複数の電極のそれぞれとが互いに対向して接続されるように、前記半導体チップを前記配線基板の主面上に配置し、前記配線基板の主面と前記半導体チップの主面との間の樹脂を固めることによって、前記配線基板と前記半導体チップとを前記樹脂で固定する工程とを有する半導体装置の製造方法であって、
    前記配線基板の熱膨張係数は、前記半導体チップの熱膨張係数よりも大きく、
    前記（ｃ）工程で前記配線基板と前記半導体チップとを固定する前において、前記（ｃ）工程で前記樹脂を固める温度よりも低い温度では、前記半導体チップに形成された前記複数のバンプ電極のピッチは、前記配線基板に形成された前記複数の電極の対応する電極のピッチよりも広いことを特徴とする半導体装置の製造方法。
  22. 請求項２１記載の半導体装置の製造方法において、前記（ｃ）工程で前記樹脂が固まる温度よりも低い温度で前記配線基板と前記半導体チップとを固定した後における前記配線基板に形成された前記複数の電極のピッチは、前記配線基板と前記半導体チップとを固定する前における前記複数の電極のピッチよりも広いことを特徴とする半導体装置の製造方法。
  23. （ａ）主面を有し、前記主面に複数のバンプ電極が形成された半導体チップを用意する工程と、
    （ｂ）主面を有し、前記主面に複数の電極が形成され、合成樹脂を主成分として含む配線基板を用意する工程と、
    （ｃ）前記複数のバンプ電極のそれぞれと前記複数の電極のそれぞれとが互いに対向するように、前記半導体チップを前記配線基板の主面上に熱硬化性樹脂を介して配置する工程と、
    （ｄ）前記（ｃ）工程の後、前記複数のバンプ電極のそれぞれと前記複数の電極のそれぞれとを互いに対向させた状態で前記熱硬化性樹脂を加熱、硬化し、前記配線基板と前記半導体チップとを前記硬化した樹脂で固定することによって、前記複数のバンプ電極のそれぞれと前記複数の電極のそれぞれとを接続する工程とを有する半導体装置の製造方法であって、
    前記配線基板の熱膨張係数は、前記半導体チップの熱膨張係数よりも大きく、
    前記（ｄ）工程で前記配線基板と前記半導体チップとを固定する前において、前記（ｄ）工程で前記配線基板と前記半導体チップとが前記樹脂で固定される過程で晒される温度よりも低い温度では、前記半導体チップに形成された前記複数のバンプ電極のピッチは、前記配線基板に形成された前記複数の電極の対応する電極のピッチよりも広いことを特徴とする半導体装置の製造方法。
  24. 請求項２３記載の半導体装置の製造方法において、前記（ｄ）工程で前記配線基板が晒される温度よりも低い温度で前記配線基板と前記半導体チップとを固定した後における前記配線基板に形成された前記複数の電極のピッチは、前記（ｄ）工程で前記配線基板と前記半導体チップとを固定する前における前記複数の電極のピッチよりも広いことを特徴とする半導体装置の製造方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813797B2 (ja) * 2000-07-07 2006-08-23 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4105409B2 (ja) * 2001-06-22 2008-06-25 株式会社ルネサステクノロジ マルチチップモジュールの製造方法
JP2003068806A (ja) * 2001-08-29 2003-03-07 Hitachi Ltd 半導体装置及びその製造方法
US6762489B2 (en) * 2001-11-20 2004-07-13 International Business Machines Corporation Jogging structure for wiring translation between grids with non-integral pitch ratios in chip carrier modules
JP4101643B2 (ja) * 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20040140571A1 (en) * 2003-01-17 2004-07-22 Matsushita Electric Industrial Co., Ltd. Mounting structure of electronic device
US7205649B2 (en) * 2003-06-30 2007-04-17 Intel Corporation Ball grid array copper balancing
JP3849680B2 (ja) * 2003-10-06 2006-11-22 セイコーエプソン株式会社 基板接合体の製造方法、基板接合体、電気光学装置の製造方法、及び電気光学装置
JP4479209B2 (ja) * 2003-10-10 2010-06-09 パナソニック株式会社 電子回路装置およびその製造方法並びに電子回路装置の製造装置
KR100575591B1 (ko) * 2004-07-27 2006-05-03 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법
KR100652397B1 (ko) * 2005-01-17 2006-12-01 삼성전자주식회사 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지
JP2006210777A (ja) * 2005-01-31 2006-08-10 Nec Electronics Corp 半導体装置
WO2006123478A1 (ja) * 2005-05-17 2006-11-23 Matsushita Electric Industrial Co., Ltd. フリップチップ実装方法とフリップチップ実装装置及びフリップチップ実装体
JP4881014B2 (ja) * 2006-01-17 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20080088035A1 (en) * 2006-10-17 2008-04-17 Hon Hai Precision Industry Co., Ltd. Circuit board assembly
KR100757345B1 (ko) 2006-12-29 2007-09-10 삼성전자주식회사 플립 칩 패키지 및 그의 제조 방법
JP2009147019A (ja) * 2007-12-12 2009-07-02 Panasonic Corp 半導体装置及びその製造方法
EP2293324B1 (en) * 2008-06-25 2019-05-15 Panasonic Intellectual Property Management Co., Ltd. Packaging structure and method for manufacturing packaging structure
JP5223568B2 (ja) * 2008-09-29 2013-06-26 凸版印刷株式会社 多層配線基板の製造方法
JP2010153778A (ja) * 2008-11-21 2010-07-08 Panasonic Corp 半導体装置
US20110186899A1 (en) * 2010-02-03 2011-08-04 Polymer Vision Limited Semiconductor device with a variable integrated circuit chip bump pitch
JP5548060B2 (ja) * 2010-07-28 2014-07-16 株式会社東芝 半導体装置
US8729699B2 (en) 2011-10-18 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connector structures of integrated circuits
US20140291834A1 (en) * 2013-03-27 2014-10-02 Micron Technology, Inc. Semiconductor devices and packages including conductive underfill material and related methods
CN113257766A (zh) * 2015-08-21 2021-08-13 意法半导体有限公司 半导体装置及其制造方法
US10147645B2 (en) * 2015-09-22 2018-12-04 Nxp Usa, Inc. Wafer level chip scale package with encapsulant
US10727208B2 (en) 2016-09-29 2020-07-28 Intel Corporation Prepackaged stair-stacked memory module in a chip scale system in package, and methods of making same
JP6955141B2 (ja) * 2017-02-28 2021-10-27 富士通株式会社 電子回路装置及び電子回路装置の製造方法
US10997554B1 (en) * 2020-10-08 2021-05-04 Coupang Corp. Systems and methods for dynamic balancing of virtual bundles
CN116776478B (zh) * 2023-08-23 2023-11-28 武汉嘉晨电子技术有限公司 一种汽车bdu缓冲垫和导热垫的压缩率匹配方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2625654B2 (ja) * 1995-04-28 1997-07-02 日本電気株式会社 半導体装置およびその製造方法
JP2825084B2 (ja) * 1996-08-29 1998-11-18 日本電気株式会社 半導体装置およびその製造方法
JPH10270496A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法
JPH113953A (ja) * 1997-06-10 1999-01-06 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
DE69934466T2 (de) * 1998-03-16 2007-09-27 Koninklijke Philips Electronics N.V. Herstellungsverfahren von halbleiteranordnungen als chip-size packung
JPH11297759A (ja) 1998-04-08 1999-10-29 Seiko Epson Corp 半導体チップの実装構造および液晶表示装置
JP3813797B2 (ja) * 2000-07-07 2006-08-23 株式会社ルネサステクノロジ 半導体装置の製造方法

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