JP3809851B2 - Record carrier - Google Patents

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Description

【０００１】
本発明は、光学特性を変更させた記録用マークのパターンを有する記録担体であって、そのパターンが2進ビットセルからなる情報信号を表示し、記録用マークが、前記情報信号を適合化可能な対応関係の基に連続する書き込み信号のシークエンスに変換させる制御回路を有している記録装置によって記録され、前記書き込み信号に必要な適合化を示す読み取り可能な適合化情報が設けられている記録担体に関する。
【０００２】
米国特許明細書第4,473,829号により開示されている既知のシステムの場合、記録用マークは、光学書き込みヘッドにより形成される。この書き込みヘッドは、レーザービームを発生させて、放射線に反応する物質からなる記録担体上の記録層にそれを走査する。記録用マークを形成する際、レーザービームは、形成される記録用マークの寸法と物性に応じた信号波形を有する書き込み信号により変調される。この既知のシステムの欠点は、その書き込み信号が、レーザービームの放射線エネルギーにより記録担体から記録用材料が除去される「アブラティブ」型の材料からなる記録層に記録する場合にしか適合しないことである。しかしながら、別のタイプの放射線反応型記録層に記録を行う場合には、別の書き込み信号波形を使用する事が望ましい。特開昭63ー153726号に記載されているように、「相変化」型及び「熱−光反応」型材料に記録を行うために必要な書き込み信号波形は、書き込み中に記録層に生じる特有な熱効果の結果、「アブラティブ」型材料に記録する場合のそれとは完全に異なったものとなる。更に、同一型であっても材料毎に熱の影響も又互いに相違するので、同一型であっても材料毎に書き込み信号が異なる事も有り得る。
【０００３】
ヨーロッパ特許出願第0,144,436号には、レーザービームの照射により、周囲よりも反射率が高い記録用マークを形成する事が可能な正方向書き込み信号型記録担体と、周囲よりも反射率が低い記録用マークをレーザービームの照射により形成する事が可能な負方向書き込み信号型記録担体の両方に、2進情報信号を記録することが可能な記録システムが記載されている。この記録装置は、当該記録担体の書き込み方向を決める記録担体上のマークを検知するディテクタを備えている。
【０００４】
その検知結果に応じて、情報信号は反転型又は非反転型のどちらかの型で書き込みヘッドに与えられる。正方向書き込み信号型記録担体には情報信号のHIGH信号に対応する部分が高反射率の記録用マークとして記録され、負方向書き込み信号型記録担体には情報信号のLOW信号に対応する部分が低反射率の記録用マークとして記録される。その結果、どちらの記録担体の型に対しても、記録担体に形成される記録波形は実質的に同じになる。この既知のヨーロッパ特許出願第0,144,436号の記録システムの場合、正方向書き込み信号型記録担体に反射率の高い記録用マークを記録するための書き込み信号の波形は、負方向書き込み信号を有する記録担体に同一寸法の低反射率の記録用マークを形成する際の書き込み信号波形と同一である。このことは、特定の寸法の高反射率の記録用マークを形成するための書き込み信号波形が、同一寸法の低反射率の記録用マークを形成する書き込み信号波形と同一であることを意味する。
【０００５】
本発明の目的は、書き込み形式に適合化させてありかつEFM信号を記録するのに特に適している記録信号波形により、書き込み形式が異なる記録層を有する記録担体への書込みを可能にするシステムを提供する事である。
【０００６】
本発明の第一観点によると、この目的は、前記制御回路が、同一の前記第一論理値のビットセルのシークエンスを検知しかつ検知された前記シークエンスのビットセルの数を表示する検知信号を供給する検知回路と、前記検知信号に応じて前記書き込み信号と前記検知信号との間の特定関係の基に前記書き込み信号を発生させる書き込み信号発生器とを有していることを特徴とする記録装置により達成される。この実施例の場合、書き込み信号は、情報信号から二段階、つまり記録材料とは無関係な第一段階と、記録材料の型に依存しかつ書き込み信号波形が検知信号に応じて確立される第二段階とから得られる。この事は、情報信号と書き込み信号との間の関係を、記録担体の記録材料に極めて簡単に適合化させる事が出来ると言う利点を有している。
【０００７】
この記録装置の別の実施例が特徴とする点は、前記書き込み信号が、一連の重なった記録用サブマークからなる記録用マークを形成するパルス列を有し、かつ前記書き込み信号発生器が、パルスの配置が検知された前記シークエンスのビットセルの数に基づいてパターン内にパルス列を発生させるように構成されている点である。書き込み信号として使用されるパルス列を適切に選択する事により、例えば、前述の特開昭63-153726号に記載されているように、どの様な記録担体についても熱効果の影響を効果的に補償する事が可能になる。この様な書き込み信号波形の利点は、その発生が極めて容易である事である。更に、その様な信号波形の特性は、2値コードで簡単に表示する事が出来、それらをメモリに記憶させたり、ディジタル電子回路により処理する事が可能である。
【０００８】
記録装置の他の実施例が特徴とする点は、前記記録担体に、当該記録担体に必要とされる前記書き込み信号波形を示す読出し可能な適合化情報が設けられていて、かつ前記記録装置が、記録開始前一定期間内に前記記録担体上の前記適合化情報を読出す読出し部と、前記書き込み信号と前記情報信号との間の前記関係を適応させる事により読出された前記適合化情報に応じて前記書き込み信号波形を適合化する適合化回路とを有している様に構成されている前記記録装置に於いて、前記記録担体が、当該記録担体に必要とされる前記書き込み信号と前記検知信号との前記関係を表示する適合化情報を有していて、かつ前記適合化回路が、読出された前記適合化情報に応じて前記関係を確立するように構成されている点である。これは、記録する前に、リーダパルスの数と他のパルスに対するリーダパルスの位置が、記録装置内にその時に存在している記録担体に対し常に自動的に適合化されると言う利点を有している。
【０００９】
記録装置の別の実施例が特徴とする点は、前記記録装置が、前記書き込み信号のパルス列のパルスに応答して記録用サブマークを形成する放射線パルスを発生させる光学書き込みヘッドを有し、そのパルス列が前記記録担体内の熱効果を補償するための予備加熱放射線パルスを発生させる少なくとも1個のリーダーパルスを有し、前記適合化回路が、前記リーダーパルスの数と他のパルスに対する前記リーダーパルスの位置とを、読み出される前記適合化情報に応じて、適合化させる点である。これは、記録する前に、リーダパルスの数と他のパルスに対するリーダパルスの位置が、記録装置内にその時に存在している記録担体に対し常に自動的に適合化されると言う利点を有している。
【００１０】
この書き込み装置の他の魅力的な実施例の特徴は、書き込み信号発生器が、型の異なる書き込み信号を記憶するメモリと、検知信号に応じて記憶されている書き込み信号のうちの一つの信号を供給する手段を備え、さらに適合化回路が読み出された適合化情報に応じて書き込み信号をメモリにロードさせる回路を有している点である。
【００１１】
メモリの使用により、制御回路がいかなる寸法のマークの記録にも適する書き込み信号波形を発生させることが可能になる。
【００１２】
この書き込み装置の別の適切な実施例の特徴は、記録担体上の適合化情報が当該記録担体に必要な書き込み信号を含み、その適合化情報を含む書き込み信号がその適合化回路によりメモリに記憶されるように構成されている点にある。
【００１３】
この実施例には、未知の書き込み信号波形により書き込まれる新規な記録材料を有する記録担体であってもこのシステムに容易に使用することが出来るという効果がある。これにより、新規な記録材料を有する記録担体に関しては、それに必要とされる新規な書き込み信号波形さえ記録しておけば良いことになる。
【００１４】
本発明の第二観点によると、本発明の目的は、適合化に必要な前記書き込み信号波形を示す読出し可能な適合化情報が設けられている記録担体に於いて、前記記録担体が、前記検知信号と前記当該関連する担体に必要な前記書き込み信号との間の前記関係を示す情報を有していることを特徴とする、前記記録装置に使用される、記録担体により達成される。これは、記録する前に、如何なる記録装置の書き込み信号波形も自動的に記録担体に適合化させる事が出来ると言う利点を有している。CDオーディオまたはCD-ROM基準に基いてEFM信号を記録する場合には、例えばリードイントラックまたはリードアウトトラックの様な予め決められているトラック部分に、予め形成されている情報構造の手段によって記録されているEFM信号のサブコードQチャンネル信号に、適合化信号を含ませておくのが有利である。リードイントラックにおいて、Qチャンネル信号は、特定なトラック部分がスタートする位置、トラック番号を示す8ビットコード“ポイント”及びそのトラック番号によって決められているそのトラック部分の開始点又は終了点を示すアドレスコード(PMIN,PSEC,PFRAME)を示す。トラック番号に使用できる8ビットコードの数は、必要なコードの数よりも小さい。従って、アドレス情報に代えて適合化情報が当該8ビットコード“POINT”内の一意のビットコンビネーションによって記録されていることを示すことが可能に成る。
【００１５】
適合化情報がこの様に記録されている場合には、その適合化情報もまた単純な方法で読み出すことが出来る。その方法とは、EFMサブコード復調器によってEFM信号からサブコードQチャンネル信号を復元し、続いて一意のビットコンビネーションを検知してQチャンネル信号からその適合化信号を抽出する方法である。
【００１６】
サブコードQチャンネル内のアドレス情報は、記録されている標準CD信号の読み出し制御のために用いることが出来る点に注意されたい。これを用いることによって、CD信号の書き込み／読み出し兼用装置に於いては、同一のEFMサブコード復調器を、書き込み中の適合化信号を読み出す為と読み出しプロセスを制御するアドレス情報を読み出す為との両方に使用することが出来る。その結果、この電子回路を効率良く使用することが出来る。
【００１７】
本発明の実施例とそれによる上述以外の効果を、さらに詳細に、第1〜18図を参照して説明する。
【００１８】
第16図は、例えば米国特許明細書第4,473,829号に示されているような情報信号Viを記録する従来のシステムを示す。このシステムは放射線反応記録層2を備えた記録担体1を有する。記録担体1は、駆動手段5によって軸7を中心にしてヘッド4に対して回転する。書き込みヘッド4により記録層2に充分なエネルギーの放射線が与えられ、そのビームが照射される場所の記録層2の光学特性が変更する事が可能となるように構成されている。放射線ビーム3は、書き込み信号Vsにより変調させることが出来る。その書き込み信号Vsは、記録されるべき情報信号Viから特定な対応関係の下に制御回路6により得られる。
【００１９】
第17図は、「アブラティブ」型記録材料の記録層に記録を行う場合の情報信号Vi、書き込み信号Vs及び記録用マーク10を示している。情報信号Viは、例えば、CDオーディオ又はCD-ROMスタンダードに準拠したEFM変調信号である。この様な信号は一定時間Tの2進ビットセル11からなる。EFM変調信号に於ては、同じ論理値が連続するビットセルの数は最小3、最大11である。論理値“1”のビットセルが連続するグループ12a、12b及び12cの各々に対し、制御回路6は、書き込み信号Vsa、Vsb及びVscを発生させる。各書き込み信号は、1個以上の書き込みパルス13からなる。1個の書き込みパルス13毎に、書き込みヘッド4は1個の放射線パルスを発生させる。各放射線パルス13毎に、放射線ビーム3が入射した記録層2の位置にあるアブラティブ型記録材料が除去される。この結果、記録層2内に光学特性が変更したサブマークsが形成される。第17図の例では、サブマークsの寸法はビットセル3個の前述の最小長さに対応する。論理値“1”を示す3個のビットセルから構成される最小数に対応した記録用マーク10を記録する書き込み信号Vsaは、1個の書き込み信号13のみからなる。ビットセルがこれより多い場合の記録用マーク10は、サブマークsを数多く重ねることにより形成され、これはビットセル長さTの時間間隔だけ相互にずれている一連の書き込みパルス13からなる書き込み信号により構成されている。
【００２０】
第18図は、例えば特開昭63-153726号に記載されているような「相変化」型記録材料に記録する際の情報信号Viと書き込み信号Vsa、Vsb及びVscとの間の適格な対応関係を示している。このような材料に書き込みを行う場合には、書き込み中に発生する記録層内の熱の影響を考慮して、記録用マーク10を形成するために別の書き込み信号波形を使用することが望ましい。つまり第一番目のサブマークsを形成する前に、予備加熱パルス20a及び拡張パルス20bをリーダーパルスとして追加発生させる様な書き込み信号波形が望ましい。リーダーパルスの位置と数は、使用される「相変化」型記録材料に依存することに注意されたい。
【００２１】
第1図は、本発明の記録システムの第1実施例を示す。この記録システムは、書き込み可能な記録担体32に放射線ビームを走査させる光学書き込み／読み出しヘッド30を備えている。モータ32aにより、記録担体は、書き込み／読み出しヘッド30に対し実質的に一定の接線速度で回転する。この書き込み／読み出しヘッド30は、通常のタイプのもので、読み出しモードに於ては、放射線ビーム31が、記録担体32の記録層に光学特性の変化を生じさせない程度の強度を有するように構成されている。書き込みモードに於ては、放射線ビームは書き込み信号Vsに応じて変調され、その変調された放射線ビーム31の強度が、記録担体32の記録層に光学特性の変化を発生させるのに充分なものとなる様に構成されている。モータ33とスピンドル34によって、書き込み／読み出しヘッド33が記録担体32の半径方向に移動することが可能となる。モータ33はモータ制御回路41により制御される。第一制御回路35により、情報信号Viが、アブラティブ型記録材料に書き込むための一連の書き込み信号Vs′に変換される。このような制御回路35は、アブラティブ記録用に第17図に示される対応関係に基づいて情報信号を書き込み信号Vs′に変換させるが、その詳細は前述の米国特許明細書第4,473,829号に記載されている。第二制御回路36により、情報信号Viは「相変化」型記録材料用の書き込み信号Vs″に変換される。第18図の対応関係に基づいて情報信号を「相変化」型記録材料用の書き込み信号に変換させる制御回路36は、特開昭63-153726号に概括的に示されている。書き込みモードに於ける書き込みビーム31を変調するために、電子的に作動されるスイッチ32bによって、書き込み信号Vs′又は書き込み信号Vs″の何れか一方が選択される。書き込み信号の選択を制御するために記録担体には適合化情報が付与されている。この適合化情報は、当該記録担体32が書き込み信号Vs′と書き込み信号Vs″の内の何れの信号により書き込まれるべきかを示す。この適合化情報は、記録担体上の予め決められた位置に情報構造として予め記録されている。
【００２２】
第2a,b,c,d図は、適合化情報が予め決められた位置に記録されている記録担体32の実施例を示す。第2a図は平面図で、第2b図は線b−bに関する断面図の一部を示す。記録担体32は、例えば予め形成された溝や凸部により予め形成されたトラック37を備えている。記録する目的のために記録担体32には、透明基板95上にデポジットされ、保護層97により被履された記録層96が設けられている。記録層96は、適切な放射線が照射されると光学的に検知可能な変化が生じる材料からなる。このような材料についての研究は、Adam Higlar Ltd. 発行の Bristol 及び Boston 著“Principles of optical disc systems”の P.210〜227 に記載されている。
【００２３】
参照番号37aは、記録用の部分37bの開始点に先行するリードイントラックを示す。記録担体32のこの実施例に於いては、適合化情報は予め形成されたピット98の波形として形成されている。このようなピットにより形成されたリードイントラック37aの一部分92が、第2c図に、拡大されたスールで示されている。
【００２４】
第2d図は、線d−dについての断面図に於ける部分92を示す。説明の都合上、螺旋トラックのターン間の距離は極端に誇張されている。記録担体32の実際の例に於いては、0.4〜1.3μmのトラック幅に対してトラック間の距離は1〜2μm である。
【００２５】
新しい記録担体32が載置されると、読み出し／書き込みヘッド30はリードイントラック37aに対面する位置に移動し、適合化情報を読み取る。この適合化情報は、例えば、リードイントラック37aにCD-ROMフォーマットに基づいて記録しておくことが出来る。このCD-ROMフォーマットに従って、ディジタルデータがブロック50に記録される（第3図参照）。各ブロックは、各々8ビットバイト52を4個有する588個の列51からなる。各ブロック50の最初の3列には特定な12バイトの同期信号が記録されている。4番目の列は、4バイトのブロックアドレスコード用である。これ以外の列はデータ記録用である。適合化情報は、一意のブロックアドレスを用いてブロック内に設けることが出来る。このリーダトラック37に保持された適合化情報を読み出すために、記録システムには、書き込み／読み出しヘッド30に接続された読み出し回路38が設けられている。この読み出し回路によって、読み出しモード時に光学読み出し／書き込みヘッド30から得られた読み出し信号Viが、ブロック50の連続するバイトからなるディジタル情報信号Vldに変換される。この読み出し回路38は、コンパクトディスクROMシステム CM100/25、CM100/30、CM110/25 又は CM100/30 に採用されている様な通常のタイプのものである。このような読み出し回路によって、読み出しデータバイトが、読み出し回路から供給されるクロック信号CLdに同期したシリアルなビット列の形態で得られる。読み出し回路から得られたデータバイトは、通常のインターフェース回路39を介してマイクロコンピュータシステム40に与えられる。
【００２６】
書き込み信号波形の適合化は次のように実行される。新しい記録担体32が記録システムに載置されると、マイクロコンピュータシステム40により開始プログラムが実行される。開始プログラムの実行中、読み出し／書き込みヘッド30は、インターフェース回路39によって読み出しモードにセットされる。更に、マイクロコンピュータシステム40の制御によって、読み出し／書き込みヘッド30はリードイントラック37aの位置に置かれる。リードイントラック37の読み出し中、適合化情報を有するブロックが一意のブロックアドレスコードにより検知され、次いで読み出される。この後、マイクロコンピュータシステム40によって、電子的に作動するスイッチ32bが、読み出された適合化情報に応じてセットされる。開始プログラムの終了後、読み出し／書き込みヘッド30は書き込みモードにセットされ、このような順序によって選択された書き込み信号波形によって情報信号Viがトラック部分37bに書き込まれる。
【００２７】
第4図は本発明の記録システムの別の実施例である。第1図に示された部分と同一の部分には同じ参照番号が付されている。この記録システムは、第一番目のクロックCL1とこれの8倍の周波数を持つ第二番目のクロック信号CL2とを発生させる発振システムを備えている。記録されるべきEFM変調情報信号は、信号発生器61から、第一クロック信号CL1に同期して制御回路62に与えられ、そこで、情報信号Viは、光学読み取り／書き込みヘッド30に供給される書き込み信号Vsに変換される。制御回路62は、論理値“1”が連続するビットセルのシリーズを検知する検知回路63を有している。検知回路63は、検知されたシリーズ内のビットセルの数を示すコードの形で検知信号を発生させる。前述したように、この数はEFM変調信号の場合には、最小3、最大11である。検知信号は、信号ライン64を介して書き込み信号発生器65に送られる。この書き込み信号発生器は、当該検知信号によって表されるビットセルの数に対応した長さを有する記録用マークを書き込むために、各検知信号毎に書き込み信号Vsを発生させる。これ以降、3,…,11個の連続するビットセルからなるシリーズを示す記録用マークを形成するための書き込み信号を、各々、Vs3,…,Vs11と記すことにする。これらの記録用マークは、簡単にI3マーク,…, I11マークと記載される。3,…,11と記載される各数字はこれらのマークによって表されるビットセルの数を示している。マイクロコンピュータシステム40に接続されている適合化回路66によって、開始フェーズの間に、検知信号と書き込み信号Vsとの間の対応関係が、記録担体32のリードイントラック37aから読み出された適合化情報に応じて、選択される。
【００２８】
第5図は、制御回路62の例を詳細に示したものである。制御回路62に使用されている検知回路63は、12ビットシフトレジスタ70を備えている。このレジスタ70にはシーリアルデータ入力端子71を介して記録されるべき情報信号Viが加えられる。クロック信号CL1のクロックパルスに同期して、情報信号Viがシフトレジスタ70に読み込まれ、1,…,12クロックパルス分遅延された情報信号が各々シフトレジスタ70の出力端子Q1,…,Q12に現れる。シフトレジスタ70のQ11の出力は、2入力NANDゲート72に入力される。シフトレジスタ70のQ1,…,Q8の出力はエンコーディング回路74に加えられる。これによりシフトレジスタ70の出力端子の信号値は、第6図の対応関係に基づいて、検知信号D0，D1，D2及びD3に変換される。このようなエンコーディング回路には、例えば74LSI48型のICを用いることが出来る。検知信号は、書き込み信号発生器65の一部である並列入出力レジスタ75に加えられる。クロック信号CL1のクロックパルスの数をカウントするカウンタ76と、レジスタ75とが、例えば2K×8ビットのRAM型メモリであるメモリ78のアドレス発生器77を構成している。カウンタ76はカウントをゼロにするリセット入力を有し、予め設定したファイナルカウント「15」に到達するとカウントを停止する。カウンタ76のリセット入力端子はNANDゲート72の出力端子に接続されている。アドレス発生器77の出力信号のアドレスは、トリステートバッファ79とアドレスバス80を介してメモリ78のアドレス入力に与えられる。メモリ78の8個のデータ出力はデータバス81を介して並列・直列コンバータ82に送られる。コンバータ82は、そのクロック入力端子に加えられて直列データ出力を制御するクロック信号CL2と、そのロードイネーブル入力端子に加えられてバス81を介して加えられるデータの並列入力を制御するクロック信号CL1とによって制御される。コンバータ82の直列出力は書き込み信号Vsの出力を構成する。
【００２９】
情報信号Viは次のようにして書き込み信号Vsに変換される。インバータ回路73とNANDゲート72によって、論理値"1"のビットセルが連続するシリーズの先頭 が検知される（図10参照）。そのようなシリーズの先頭がシフトレジスタ70の出力端子Q11に到達すると、NANDゲート72の出力信号Vnは瞬時に"0"となる。NANDゲート72の出力信号が1-0に遷移した際に、この時点で検知されたシリーズの 長さを示す検知信号D0,…,D3が、バッファ75にロードされる。（以下の点に注意されたい。つまり、シリーズは少なくとも3ビットセルの長さを持つので、検知信号D0,…,D3を決定する上でレジスタ70の出力端子のQ9とQ10の信号値は無関係である。何故ならば、このシリーズの先頭が出力端子Q11に到達する時点で、Q9とQ10の信号値は常に"1"であるからである。）カウンタ76も、NANDゲートの出力が1-0と遷移する際にゼロにセットされる。このようにして、論理値"1"のビットセルの検知に応答して、アドレス発生器77は、検知されたシリーズの長さによって決まる最初のアドレスにセットされる。この最初のアドレスは、メモリ78内の連続する8ビット記憶位置のシリーズの第一番目のアドレスを示す。このメモリには、検知されたシリーズの長さに対応した長さを有する記録用マークを形成するための書き込み信号が記憶されている。図7は書き込み信号Vsの記憶に必要とされる記憶位置のアドレスを示す。図8は、書き込み信号Vs3，Vs7及びVsllを示す連続バイトSi.jの例を示している。ここで、iは当該バイトが属する書き込み信号を示し、jはバイトからなるシークエンス内での当該バイトのシークエンス番号である。書き込み信号が記憶されない場合の記憶位置には論理値"0"のビットがロードされる。上述した方法の場合、当該書き込み信号の1番目のバイトが記憶される記憶位置は、シリーズが検知された後にアドレスされる。続いて、クロック信号の1個のパルス毎に、カウンタ76から出力されるアドレスの部分は、次の"1"のシリーズが検知されるまで又はカウンタがファイナルカウント「15」に到達するまで、1ずつインクリメントされる。このようにして、所望の書き込み信号Vsを示す連続するバイトが、メモリ78から各々並列・直列コンバータ82にロードされ、その後、書き込み信号Vsを構成する2進ビットセルのシリーズに変換される。書き込み信号Vsは、上述した検知回路63と書き込み信号発生器65によって、メモリ78に記憶された書き込み信号Vsを用いることにより、非常に簡単な方法で記録材料に適合化させることが出来る。記録担体の各タイプ毎に、適合する書き込み信号をCD−ROMフォーマットに基づいて、この目的のために確保されているデータブロック50内のリードイントラック37aに記録することが出来る。図9は、データブロック50内のバイトS.i.jの配置の例を示している。第9図に示されるバイトSi. jの配置について、そのシークエンスはメモリ78内に記憶される場合のシークエンスはメモリ78内に記憶される場合のシークエンスと同一である。記録担体32が載置されると、マイクロコンピュータシステム40は開始プログラムを実行する。この間、読み出し／書き込みヘッド30がリーダートラック37aに対面する位置に移動し、リーダートラック37aに記録されている情報を読み出す。次に、ブロックアドレスによって、マイクロコンピュータシステム40は書き込み信号Ｖsが記録されているブロック50のブロックアドレスを検知し、続いて適合化回路66を介して検知されたデータブロック50内に記録されている書き込み信号Vsをメモリ78にロードする。この目的のために、適合化回路66は、マイクロコンピュータシステム40のアドレスバス入力をアドレスバス80を介してメモリ78のアドレス入力端子に接続させるトリステートバッファ83と、マイクロコンピュータシステム40のデータバスをバス81を介してメモリ78のデータ入力端子に接続させるトリステートバッファ84とを備えている。メモリ78がロードされている間、バッファ83と84はコンピュータシステムからの選択信号Ssによって動作可能となっている。この選択信号Ssはインバータ回路85を介してバッファ79にも加えられ、トリステートバッファ79の出力端子を高インピーダンス状態にする。更に、マイクロコンピュータシステム40から書き込み信号Swがメモリ78に送られて、そのローディング動作が制御される。ゲート回路86がロード信号Swを与えるラインに配置されているので、メモリ78のローディングプロセスの終了後、バッファ83と84が選択信号Ssによって動作しなくなると、直ちにロード信号Swが停止する。
【００３０】
ここまでに述べた実施例の場合、適合化情報はリードイントラック37a内に記録されているEFMデータブロック50に格納されている。しかしながら、CD基準に基づいたEFM信号のサブコードQチャンネル信号も又、適合化情報を記録するのに非常に適している。Qチャンネル信号は、各EFMサブコードフレーム内でその情報の残りの部分とインターリーブされた98のビットから構成されている。
【００３１】
第11図は、サブコードフレームの98個のQチャンネルビットのフォーマットを示す。その98ビットは、1個の2ビットグループ100、2個の4ビットグループ101と102、2個の8ビットグループ103と104、56ビットグループ105及び1個の16ビットグループ106からなる。グループ100のビットは同期を取るためのものである。リードイントラック37aに於いて、グループ102と103とが一意のビットコンビネーション“100”（16進数）を構成している。この数字は当該トラック部分がリードイントラック37aの部分を形成していることを示す。
【００３２】
グループ104の8ビットによって、グループ105に記録されている情報のタイプの特性が決められている。これは一般的には特定のトラック部分を示すトラック番号であり、その部分のアドレスはグループ105内で規定されている。
【００３３】
しかしながら、例えば、ＦＦ（16進数）の様な一意のビットコンビネーションは、グループ105のビットが記録担体のパラメータに関する情報を表していること を示す。例えば、サブグループ105fの最上位の3ビットの様な、これらのビッ トのうちのいくつかのビットが、書き込み信号波形を決める適合化情報の記録に使用される。グループ105fの他のビットは、例えば、必要とされる書き込み強度と言った、他のパラメータの規定に使用することが出来る。
【００３４】
記録担体のパラメータに関する制御情報は、リードイントラック37aを走査している間、通常のサブコード復調器によってEFMサブコードから復元されたQチャンネルビットから簡単に得られる。
【００３５】
第12図は、サブコードQチャンネル信号から適合化信号を復元する本発明のシステムの実施例を示す。データ信号Vldの代わりに、読み出し回路38内の通常のタイプのサブコード復調器38aによって読み出し信号Vlから導出されたサブコードQチャンネル信号が、インターフェース回路39に供給される。
【００３６】
第13図は、Qチャンネル信号から制御信号を導出するフローチャートである。このプログラムは、記録システムが記録担体の取り替え後動作状態に移る度毎に実行される。ステップS71で書き込み／読み出しヘッド30は、マイクロコンピュータシステム40の制御の基に、モータ33とスピンドル34によってリードイントラック37aに向かい合うように配置される。続いて、リードイントラック37aに記録されている情報の読み出しがスタートする。
【００３７】
ステップS72に於いて、対応するQチャンネルビットが読み込まれる。ステップS73に於いて、適合化情報がグループ105fに記憶されているか否かが、グループ102、103及び104のビットにより確認される。もし記憶されている場合には、グループ105fのビットによって示される情報が、ステップS75でマイクロコンピュータシステムのメモリに記憶される。その後、プログラムはステップS72に進み、次のブロックの98個のQチャンネルビットが読み込まれる。もしステップS73の間、ブロック105fが何のパラメータ情報も含んでいなかった場合には、ステップS73からステップS74に進む。ここでは読み出されたQチャンネルビットのブロックを用いてリードイントラック37aの終端に到着したかどうかが確認される。もし到達していない場合には、プログラムはステップS72に進み、到達している場合には、プログラムは終了する。
【００３８】
書き込み信号波形の適合化の為に、第12図に示されたシステムは、制御回路110を備えている。この制御回路は、EFM変調された信号Viを適合化情報により書き込み信号波形Vsに変換する。この適合化のために、制御回路110はバス111とインターフェース回路39を介してマイクロコンピュータ40に接続されている。これ以降詳細に説明される制御回路110は、マルチプライア回路112に送られるパルス型の書き込み信号Vsを発生させる。ここで書き込み信号には、ビーム31が必要な書き込み強度を得るように、デジタル・アナログコンバータの出力端に現れる信号が乗算される。デジタル・アナログコンバータ113のデジタル入力端は、バス114とインターフェース回路39を介してマイクロコンピュータ40に接続されている。
【００３９】
マルチプライア回路112の出力信号Vs′は、書き込み／読み出しヘッド30に与えられる。このヘッドは、マルチプライアの出力信号のパルスに応答して、与えられたパルスの大きさに比例した強度の放射線パルスを発生させる。
【００４０】
第14図は、信号Viを書き込み信号Vsに変換させる制御回路110の一例を示す。この制御回路110は、2個の3ビット並列・直列コンバータ120と121を備えている。コンバータ120の並列入力端子は3チャンネルマルチプレックス回路122の出力端子に接続されている。ビットコンビネーション“000"がマルチプレックス回路122の入力端子aに与えられ、ビットコンビネーション“001",“010"は、各々、入力端子bとcに与えられる。マルチプレックス回路122の制御入力端子はバス111に接続されている。バス111を介して与えられる適合化情報に応じて、ビットコンビネーション“000",“001"又は“010"が、並列・直列コンバータ120の並列入力端子に与えられる。
【００４１】
ビットコンビネーション“010”は、並列・直列コンバータ121の並列入力端子に与えられる。コンバータ120と121からなる並列ロード入力端子は、その周波数がEFM変調された信号Viのビット周波数に等しいクロック信号CL1により制御されている。コンバータに於けるビットコンビネーションからなる直列出力信号に対するクロック入力信号は、信号Viのビット周波数の3倍の周波数のクロック信号CL3により制御されている。コンバータ120と121の直列出力信号は、各々、3チャンネルマルチプレックス回路123の第一入力端子と第二入力端子とに与えられる。論理値“0”の信号はマルチプレックス回路123の第三入力端子に与えられる。マルチプレックス回路123は、マルチプレックス回路123の出力端子124を、デコーダ回路128から与えられる制御信号に応じてその入力端子のうちの一つに接続させる。
【００４２】
デコーダ回路128の入力信号は、信号Viから導出される。この目的のために、制御回路110は、例えばクロック信号CL1により制御されたフリップフロップの様な遅延回路125を有している。この際フリップフロップは1ビットの長さに対応した1個の時間間隔だけ信号Viを遅延させる。遅延された信号はVi′と記すことにする。遅延された信号Vi′は、インバータ回路126を介して2入力ANDゲート127の一方の入力端子に加えられる。また、信号ViがこのANDゲート127の他方の入力端子に加えられる。従って、ANDゲート127の出力信号によって、信号Viのビットが、論理値“1”のビットからなるシークエンスの第一番目の論理値“1”のビットであるか否かが判る。
【００４３】
ANDゲート127の出力信号と信号Viはデコーダ回路128の入力端子に与えられる。与えられた信号によって表されたビットコンビネーションに応じて、このデコーダ回路128はマルチプレックス回路123を次の条件で制御する。その条件とは、ANDゲート127の出力信号が論理値“1”である場合には、コンバータ120の出力端子を出力端子124に接続し、ANDゲート127の出力信号が論理値“0”でありかつ信号Viの論理値が“1”である場合には、コンバータ121の出力端子を出力端子124に接続し、また信号Viが論理値“0”の場合には出力端子124を論理値“0”信号を示す入力端子に接続するというものである。
【００４４】
第14図に示されるシステムは次のように動作する。信号Viが記録される場合、読み出し／書き込みヘッド30が、記録されるトラック部分に対向するように配置される。
【００４５】
さらに、書き込み強度は、適合化情報をリードイントラック37aから読み出した後、必要とされる書き込み強度に対応してマイクロコンピュータ40のメモリに記憶されている値をデジタル・アナログコンバータ113にロードすることにより、マイクロコンピュータシステム40により必要とされる値に適合化させることが出来る。さらに、制御回路110は、このようにして読み出されてメモリに記憶されている適合化情報に対応する様にセットされる。最後に、読み出し／書き込みヘッド30が書き込みモードにセットされ、その後記録が開始される。
【００４６】
記録が行われている間、信号Viは信号Vsに変換される。クロック信号CL1のクロックパルスに対応して、並列入力端子のビットコンビネーションは信号Viのビット周波数でもって並列・直列コンバータ120と121とにロードされ、続いてコンバータ120と121の内容は3倍の周波数を持つクロック周波数CL3によりシリアルに読み出される。信号Viの論理値“1”のシークエンスのうちの第一番目の論理値“1”が制御回路110に与えられると、並列・直列コンバータ120にロードされたビットパターンは、マルチプレックス回路123を介して書き込み信号Vsとして転送される。これは、制御回路のセッティング“000”（第15a図参照）、“001”（第15b図参照）、又は“010”（第15c図参照）に依存する。二番目以降の論理値“1”のビット及び信号Viの論理値“1”のビットに対しては、直列−並列コンバータ121からビットパターン“010”が、マルチプレックス回路123を介して書き込み信号として転送される。信号Viの各“0”ビットに対しては、論理値“0”の信号がマルチプレックス回路123の入力端子に転送される。
【００４７】
第15図は、制御回路110の3種類のセッティングの書き込み信号波形を示す。信号Vsaは、マルチプレックス回路122の“a”入力が選択された場合の書き込み信号である。信号Vsbは、マルチプレックス回路122の“b”入力が選択された場合の書き込み信号で、信号Vscは、“c”入力が選択された場合の書き込み信号である。パルス20aと20bはこの場合にも制御システムに於ける熱効果の発生を補償するリーダーパルスである。
【００４８】
書き込み強度を正当な値にすることが出来ることと第15図に示された3種類の波形を選択することができることから、非常に多くの記録担体の型に対して記録中に発生する熱効果を補償することが出来る。
【００４９】
本明細書に於いては、本発明をEFM信号の記録について説明した。しかしながら、本発明の範囲はこの例に限定されることはない。本発明はまた他のタイプの情報信号を記録する場合にも適用することが出来ることは当業者には明らかであろう。この場合、記録担体のタイプに応じて別の書き込み信号波形が必要となる。
【００５０】
最後に、光学記録システムに関して本発明の説明を行ったが、例えば磁気及び磁気・光学記録システムのような他の記録システムにも本発明を用いることができることに注意されたい。この場合、必要とされる書き込み信号波形は使用される記録担体に依存する。
【図面の簡単な説明】
【図１】本発明の記録装置の第1実施例を示す。
【図２】本発明の記録装置に使用される記録担体を示す。
【図３】記録担体上の適合化情報の記憶に適したフォーマットを示す。
【図４】本発明の記録装置の別の実施例を示す。
【図５】第4図に示された記録装置に使用される制御回路の例を示す。
【図６】同制御回路に使用されるエンコーディング回路の入力信号と出力信号の対応関係を示す。
【図７】同制御回路のメモリに記憶された書き込み信号のアドレスを示す。
【図８】いくつかの書き込み信号を示す。
【図９】記録担体に記憶されているデータブロック内に所望の書き込み信号がどの様に配置されているかを示す。
【図１０】前記制御回路に発生するいくつかの信号を時間の函数として示している。
【図１１】CD基準に基づいたEFM信号のサブコードQチャンネル信号のフォーマットを示す。
【図１２】CD基準に基づいてEFM信号を記録するのに非常に適している本発明の記録装置の実施例を示す。
【図１３】同装置に用いられるマイクロコンピュータシステムのプログラムのフローチャートである。
【図１４】第12図に示された記録装置に使用される制御回路の一例を示し、
【図１５】同制御回路の異なったセッティングに対して、第14図の制御回路が発生させるいくつかの書き込み信号の波形の一例を示す。
【図１６】従来技術の記録システムを示す。
【図１７】「アブラティブ」型の記録材料に記録するための書き込み信号と情報信号との間の望ましい適切な対応関係を示す。
【図１８】「相変化」型の記録材料に記録するための書き込み信号と情報信号との間の望ましい適切な対応関係を示す。
【符号の説明】
1…記録担体、 2…記録層、 3，31…放射線ビーム、
4…書き込みヘッド、 5…駆動手段、 6…制御回路
7…軸、 10…記録用マーク 11…2進ビットセル、
12a,b,c…ビットセルグループ、 13…放射線パルス、 20a…予備加熱パルス、20b…拡張パルス、 30…光学書き込み／読み出しヘッド、
32…記録担体、 32a,33…モータ、 32b…スイッチ、
34…スピンドル、 35…第一制御回路、 36…第二制御回路、
37a…リードイントラック、 38…読み出し回路、
39…インターフェース回路、 40…マイクロコンピュータシステム、
50…データブロック、52…ビットバイト、61…信号発生器、 62…制御回路、
63…検知回路、 64…信号ライン、 65…書き込み信号発生器、
66…適合化回路、 70…シフトレジスタ、 72…NANDゲート、
73…インバータ回路、74…エンコーディング回路、 75…バッファレジスタ、
76…カウンタ、 77…アドレス発生器、 78…メモリ、
79，83，84…トリステートバッファ、 80…アドレスバス、 81…データバス、
82…コンバータ、 85…インバータ回路、 86…ゲート回路
100…2ビットグループ、 101，102…4ビットグループ、
103，104…8ビットグループ、 105…56ビットグループ、
106…16ビットグループ、 110… 制御回路、 111，114…バス、
112…マルチプライア回路、 113…デジタル・アナログコンバータ、
120，121…並列・直列コンバータ、 122，123…マルチプレックス回路、
124…出力端子、 125…遅延回路、 126…インバータ回路、127…ANDゲート。[0001]
The present invention is a record carrier having a pattern of recording marks with changed optical characteristics, the pattern displaying an information signal consisting of binary bit cells, and the recording mark can adapt the information signal A record carrier recorded by a recording device having a control circuit for converting into a sequence of continuous write signals based on a correspondence relationship and provided with readable adaptation information indicating the necessary adaptation of the write signal About.
[0002]
In the known system disclosed by US Pat. No. 4,473,829, the recording mark is formed by an optical write head. The writing head generates a laser beam and scans it onto a recording layer on a record carrier made of a material that reacts to radiation. When forming the recording mark, the laser beam is modulated by a write signal having a signal waveform corresponding to the size and physical properties of the recording mark to be formed. The disadvantage of this known system is that the writing signal is only suitable for recording on a recording layer made of an "Ablative" type material in which the recording material is removed from the record carrier by the radiation energy of the laser beam. . However, when recording on another type of radiation-responsive recording layer, it is desirable to use a different write signal waveform. As described in JP-A-63-153726, the write signal waveform required for recording on the “phase change” type material and the “thermo-photoreaction” type material is unique to the recording layer during writing. As a result of the extreme thermal effects, it is completely different from that recorded on "Ablative" type materials. Further, since the influence of heat differs from material to material even in the same type, the write signal may differ from material to material even in the same type.
[0003]
European Patent Application No. 0,144,436 includes a forward writing signal type record carrier capable of forming a recording mark having a higher reflectance than the surroundings by irradiation with a laser beam, and a recording material having a lower reflectance than the surroundings. A recording system is described which can record binary information signals on both negative direction write signal type record carriers where marks can be formed by laser beam irradiation. The recording device comprises a detector for detecting a mark on the record carrier that determines the writing direction of the record carrier.
[0004]
Depending on the detection result, the information signal is given to the write head in either an inverted type or a non-inverted type. The portion corresponding to the HIGH signal of the information signal is recorded as a high reflectivity recording mark on the positive direction write signal type record carrier, and the portion corresponding to the LOW signal of the information signal is low on the negative direction write signal type record carrier. Recorded as a reflectance recording mark. As a result, the recording waveform formed on the record carrier is substantially the same for both types of record carriers. In the case of the recording system of this known European Patent Application No. 0,144,436, the waveform of the write signal for recording a recording mark with a high reflectance on the positive direction write signal type record carrier is the same as that on the record carrier having the negative direction write signal. This is the same as the write signal waveform when forming a low reflectivity recording mark of the same size. This means that the write signal waveform for forming a high reflectivity recording mark having a specific size is the same as the write signal waveform for forming a low reflectivity recording mark having the same size.
[0005]
The object of the present invention is to provide a system that allows writing to a record carrier having recording layers of different writing formats, with a recording signal waveform adapted to the writing format and particularly suitable for recording EFM signals. It is to provide.
[0006]
According to a first aspect of the present invention, the object is to provide a detection signal for the control circuit to detect a sequence of bit cells of the same first logic value and to display the number of detected bit cells of the sequence. A recording apparatus comprising: a detection circuit; and a write signal generator that generates the write signal based on a specific relationship between the write signal and the detection signal according to the detection signal. Achieved. In the case of this embodiment, the write signal is divided into two stages from the information signal, that is, the first stage independent of the recording material, and the second depending on the type of the recording material and the write signal waveform is established according to the detection signal. Obtained from the stage. This has the advantage that the relationship between the information signal and the write signal can be adapted very easily to the recording material of the record carrier.
[0007]
Another embodiment of the recording device is characterized in that the write signal has a pulse train forming a recording mark consisting of a series of overlapping recording sub-marks, and the write signal generator comprises a pulse The arrangement is such that a pulse train is generated in the pattern based on the number of bit cells in the sequence detected. By appropriately selecting the pulse train used as the write signal, for example, as described in the above-mentioned JP-A-63-153726, it effectively compensates for the effects of thermal effects on any record carrier It becomes possible to do. The advantage of such a write signal waveform is that it is very easy to generate. Furthermore, such signal waveform characteristics can be easily displayed in binary code, which can be stored in memory or processed by digital electronic circuitry.
[0008]
Another embodiment of the recording device is characterized in that the record carrier is provided with readable adaptation information indicating the write signal waveform required for the record carrier, and the recording device The adaptation information read out by adapting the relationship between the write signal and the information signal, and a read unit for reading the adaptation information on the record carrier within a certain period before the start of recording. Accordingly, in the recording apparatus configured to have an adapting circuit for adapting the write signal waveform, the record carrier includes the write signal required for the record carrier and the write carrier. It has adaptation information for displaying the relationship with the detection signal, and the adaptation circuit is configured to establish the relationship according to the read adaptation information. This has the advantage that before recording, the number of leader pulses and the position of the leader pulse relative to other pulses are always automatically adapted to the record carrier currently present in the recording device. is doing.
[0009]
Another embodiment of the recording apparatus is characterized in that the recording apparatus has an optical writing head that generates radiation pulses that form recording sub-marks in response to pulses of a pulse train of the writing signal, and A pulse train having at least one leader pulse for generating a preheating radiation pulse to compensate for thermal effects in the record carrier, the adaptation circuit comprising the leader pulse with respect to the number of leader pulses and the other pulses; Is adapted to be adapted according to the read adaptation information. This has the advantage that before recording, the number of leader pulses and the position of the leader pulse relative to other pulses are always automatically adapted to the record carrier currently present in the recording device. is doing.
[0010]
Another attractive feature of this writing device is that the write signal generator has a memory for storing different types of write signals and one of the write signals stored in response to the detection signal. A means for supplying is provided, and the adaptation circuit further includes a circuit for loading a write signal into the memory in accordance with the read adaptation information.
[0011]
The use of the memory allows the control circuit to generate a write signal waveform suitable for recording marks of any size.
[0012]
Another suitable embodiment feature of the writing device is that the adaptation information on the record carrier contains the write signal required for the record carrier, and the write signal containing the adaptation information is stored in memory by the adaptation circuit. It is in the point where it is constituted.
[0013]
This embodiment has the effect that even a record carrier having a new recording material written with an unknown write signal waveform can be easily used in this system. Thus, for a record carrier having a new recording material, it is only necessary to record a new write signal waveform required for it.
[0014]
According to a second aspect of the present invention, an object of the present invention is to provide a record carrier provided with readable adaptation information indicating the write signal waveform required for adaptation, wherein the record carrier comprises the detection. This is achieved by a record carrier used in the recording device, characterized in that it has information indicating the relationship between a signal and the write signal required for the relevant carrier. This has the advantage that the write signal waveform of any recording device can be automatically adapted to the record carrier before recording. When recording EFM signals on the basis of CD audio or CD-ROM standards, recording is performed by means of a previously formed information structure on a predetermined track portion such as a lead-in track or a lead-out track, for example. It is advantageous to include the adaptation signal in the subcode Q channel signal of the EFM signal. In the lead-in track, the Q channel signal is the address at which the specific track portion starts, the 8-bit code “point” indicating the track number, and the start or end point of the track portion determined by the track number. Indicates the code (PMIN, PSEC, PFRAME). The number of 8-bit codes that can be used for the track number is smaller than the number of required codes. Therefore, it is possible to indicate that the adaptation information is recorded by a unique bit combination in the 8-bit code “POINT” instead of the address information.
[0015]
If the adaptation information is recorded in this way, the adaptation information can also be read out in a simple manner. The method is a method in which a subcode Q channel signal is restored from an EFM signal by an EFM subcode demodulator, and then a unique bit combination is detected to extract the adaptation signal from the Q channel signal.
[0016]
Note that the address information in the subcode Q channel can be used for read control of the recorded standard CD signal. By using this, in the CD signal writing / reading device, the same EFM subcode demodulator is used to read the adaptation signal being written and to read the address information that controls the reading process. Can be used for both. As a result, this electronic circuit can be used efficiently.
[0017]
Embodiments of the present invention and effects other than those described above will be described in more detail with reference to FIGS.
[0018]
FIG. 16 shows an information signal V as shown, for example, in U.S. Pat.No. 4,473,829. i 1 shows a conventional system for recording This system has a record carrier 1 with a radiation-responsive recording layer 2. The record carrier 1 is rotated relative to the head 4 about the axis 7 by the driving means 5. The recording head 2 is configured so that radiation with sufficient energy is applied to the recording layer 2 by the writing head 4, and the optical characteristics of the recording layer 2 where the beam is irradiated can be changed. Radiation beam 3 writes signal V s Can be modulated. Its write signal V s Is the information signal V to be recorded i Is obtained by the control circuit 6 under a specific correspondence.
[0019]
Fig. 17 shows the information signal V when recording on the recording layer of "Ablative" type recording material. i Write signal V s In addition, a recording mark 10 is shown. Information signal V i Is, for example, an EFM modulated signal compliant with CD audio or CD-ROM standards. Such a signal consists of a binary bit cell 11 of a certain time T. In the EFM modulation signal, the number of bit cells having the same logical value is 3 at the minimum and 11 at the maximum. For each of the groups 12a, 12b and 12c in which bit cells having a logical value “1” are continuous, the control circuit 6 generates a write signal V sa , V sb And V sc Is generated. Each write signal consists of one or more write pulses 13. For each writing pulse 13, the writing head 4 generates one radiation pulse. For each radiation pulse 13, the ablative recording material at the position of the recording layer 2 where the radiation beam 3 is incident is removed. As a result, sub-marks s whose optical characteristics are changed are formed in the recording layer 2. In the example of FIG. 17, the dimension of the submark s corresponds to the aforementioned minimum length of three bit cells. Write signal V for recording the recording mark 10 corresponding to the minimum number composed of three bit cells indicating logical value “1” sa Consists of only one write signal 13. When there are more bit cells, the recording mark 10 is formed by overlapping a number of sub-marks s, which is composed of a write signal consisting of a series of write pulses 13 that are offset from each other by a time interval of bit cell length T. Has been.
[0020]
FIG. 18 shows an information signal V when recording on a “phase change” type recording material as described in, for example, JP-A-63-153726. i And write signal V sa , V sb And V sc Shows an eligible correspondence. When writing to such a material, it is desirable to use another write signal waveform to form the recording mark 10 in consideration of the influence of heat in the recording layer generated during writing. That is, it is desirable that the write signal waveform is such that the preheating pulse 20a and the expansion pulse 20b are additionally generated as leader pulses before the first submark s is formed. Note that the position and number of leader pulses depends on the "phase change" type recording material used.
[0021]
FIG. 1 shows a first embodiment of the recording system of the present invention. This recording system comprises an optical writing / reading head 30 that causes a writable record carrier 32 to scan the radiation beam. The motor 32a causes the record carrier to rotate at a substantially constant tangential speed with respect to the write / read head 30. This writing / reading head 30 is of a normal type, and in the reading mode, it is configured so that the radiation beam 31 has such an intensity that it does not cause a change in optical characteristics in the recording layer of the record carrier 32. ing. In the writing mode, the radiation beam is applied to the writing signal V. s And the intensity of the modulated radiation beam 31 is sufficient to cause a change in optical properties in the recording layer of the record carrier 32. The motor 33 and spindle 34 allow the write / read head 33 to move in the radial direction of the record carrier 32. The motor 33 is controlled by a motor control circuit 41. The first control circuit 35 causes the information signal Vi to be a series of write signals V for writing to the ablative recording material. s Converted to ′. Such a control circuit 35 writes an information signal for ablative recording based on the correspondence shown in FIG. s The details are described in the aforementioned US Pat. No. 4,473,829. By the second control circuit 36, the information signal V i Is the write signal V for "phase change" type recording material s A control circuit 36 for converting an information signal into a write signal for a “phase change” type recording material based on the correspondence in FIG. 18 is generally shown in Japanese Patent Laid-Open No. 63-153726. ing. In order to modulate the write beam 31 in the write mode, the write signal V is generated by an electronically activated switch 32b. s 'Or write signal V s "" Is selected. Adaptation information is assigned to the record carrier to control the selection of the write signal. This adaptation information is sent by the record carrier 32 to the write signal V. s ′ And write signal V s "" Indicates which signal should be written. This adaptation information is pre-recorded as an information structure at a predetermined position on the record carrier.
[0022]
FIGS. 2a, b, c, d show an embodiment of the record carrier 32 in which the adaptation information is recorded at a predetermined position. FIG. 2a is a plan view, and FIG. 2b shows a portion of a cross-sectional view taken along line bb. The record carrier 32 is provided with a track 37 formed in advance by, for example, a groove or a projection formed in advance. For the purpose of recording, the record carrier 32 is provided with a recording layer 96 deposited on a transparent substrate 95 and covered with a protective layer 97. The recording layer 96 is made of a material that causes an optically detectable change when irradiated with appropriate radiation. Studies on such materials are described in pages 210-227 of "Principles of optical disc systems" by Bristol and Boston published by Adam Higlar Ltd.
[0023]
Reference numeral 37a indicates a lead-in track preceding the start point of the recording portion 37b. In this embodiment of the record carrier 32, the adaptation information is formed as a pre-formed pit 98 waveform. A portion 92 of the lead-in track 37a formed by such pits is shown in enlarged scale in FIG. 2c.
[0024]
FIG. 2d shows a portion 92 in a cross-sectional view about the line d-d. For convenience of explanation, the distance between the turns of the spiral track is extremely exaggerated. In the actual example of the record carrier 32, the distance between tracks is 1-2 μm for a track width of 0.4-1.3 μm.
[0025]
When a new record carrier 32 is mounted, the read / write head 30 moves to a position facing the lead-in track 37a and reads the adaptation information. This adaptation information can be recorded on the lead-in track 37a based on the CD-ROM format, for example. According to this CD-ROM format, digital data is recorded in the block 50 (see FIG. 3). Each block consists of 588 columns 51 each having four 8-bit bytes 52. A specific 12-byte synchronization signal is recorded in the first three columns of each block 50. The fourth column is for a 4-byte block address code. The other columns are for data recording. The adaptation information can be provided in the block using a unique block address. In order to read the adaptation information held in the reader track 37, the recording system is provided with a read circuit 38 connected to the write / read head 30. By this readout circuit, the readout signal V obtained from the optical readout / write head 30 in the readout mode. i Is converted into a digital information signal Vld consisting of consecutive bytes of block 50. This read circuit 38 is of the usual type as employed in the compact disc ROM system CM100 / 25, CM100 / 30, CM110 / 25 or CM100 / 30. By such a read circuit, read data bytes are obtained in the form of a serial bit string synchronized with the clock signal CLd supplied from the read circuit. Data bytes obtained from the read circuit are applied to the microcomputer system 40 via the normal interface circuit 39.
[0026]
The adaptation of the write signal waveform is performed as follows. When a new record carrier 32 is placed in the recording system, a start program is executed by the microcomputer system 40. During execution of the start program, the read / write head 30 is set to read mode by the interface circuit 39. Further, under the control of the microcomputer system 40, the read / write head 30 is placed at the position of the lead-in track 37a. During reading of the lead-in track 37, the block with the adaptation information is detected by the unique block address code and then read. Thereafter, electronically activated switch 32b is set by microcomputer system 40 in accordance with the read adaptation information. After completion of the start program, the read / write head 30 is set to the write mode, and the information signal V is determined by the write signal waveform selected in this order. i Is written in the track portion 37b.
[0027]
FIG. 4 shows another embodiment of the recording system of the present invention. The same parts as those shown in FIG. 1 are denoted by the same reference numerals. This recording system includes an oscillation system that generates a first clock CL1 and a second clock signal CL2 having a frequency eight times that of the first clock CL1. The EFM modulation information signal to be recorded is supplied from the signal generator 61 to the control circuit 62 in synchronization with the first clock signal CL1, where the information signal V i Is the write signal V supplied to the optical read / write head 30 s Is converted to The control circuit 62 includes a detection circuit 63 that detects a series of bit cells in which the logical value “1” continues. The detection circuit 63 generates a detection signal in the form of a code indicating the number of bit cells in the detected series. As described above, this number is a minimum of 3 and a maximum of 11 in the case of an EFM modulated signal. The detection signal is sent to the write signal generator 65 via the signal line 64. This write signal generator writes a write signal V for each detection signal to write a recording mark having a length corresponding to the number of bit cells represented by the detection signal. s Is generated. Thereafter, write signals for forming recording marks indicating a series of 3, ..., 11 consecutive bit cells are respectively represented by V s 3, ..., V s Let's write 11. These recording marks are simply described as I3 mark,..., I11 mark. Each number described as 3, ..., 11 indicates the number of bit cells represented by these marks. During the start phase, an adaptation circuit 66 connected to the microcomputer system 40 detects and writes the signal V s Is selected according to the adaptation information read from the lead-in track 37a of the record carrier 32.
[0028]
FIG. 5 shows an example of the control circuit 62 in detail. The detection circuit 63 used in the control circuit 62 includes a 12-bit shift register 70. This register 70 has an information signal V to be recorded via a serial data input terminal 71. i Is added. The information signal V is synchronized with the clock pulse of the clock signal CL1. i Is read into the shift register 70, and information signals delayed by 1,..., 12 clock pulses are respectively output from the output terminal Q of the shift register 70. 1 , ..., Q 12 Appears in Q of shift register 70 11 Are input to a 2-input NAND gate 72. Q of shift register 70 1 , ..., Q 8 Is output to the encoding circuit 74. As a result, the signal value at the output terminal of the shift register 70 is determined based on the correspondence relationship in FIG. 0 , D 1 , D 2 And D Three Is converted to As such an encoding circuit, for example, a 74LSI48 type IC can be used. The detection signal is applied to a parallel input / output register 75 that is part of the write signal generator 65. A counter 76 that counts the number of clock pulses of the clock signal CL1 and a register 75 constitute an address generator 77 of a memory 78 that is, for example, a 2K × 8-bit RAM type memory. The counter 76 has a reset input for setting the count to zero, and stops counting when reaching a preset final count “15”. The reset input terminal of the counter 76 is connected to the output terminal of the NAND gate 72. The address of the output signal of the address generator 77 is given to the address input of the memory 78 via the tristate buffer 79 and the address bus 80. The eight data outputs of the memory 78 are sent to the parallel / serial converter 82 via the data bus 81. Converter 82 has a clock signal CL2 applied to its clock input terminal to control serial data output, and a clock signal CL1 applied to its load enable input terminal to control parallel input of data applied via bus 81. Controlled by. The serial output of converter 82 is the write signal V s Configure the output of
[0029]
The information signal Vi is converted into the write signal Vs as follows. The inverter circuit 73 and the NAND gate 72 detect the beginning of a series of consecutive bit cells having a logical value “1” (see FIG. 10). When the head of such a series reaches the output terminal Q11 of the shift register 70, the output signal Vn of the NAND gate 72 instantaneously becomes “0”. When the output signal of the NAND gate 72 transits to 1-0, detection signals D0,..., D3 indicating the length of the series detected at this time are loaded into the buffer 75. (Note the following points. That is, since the series has a length of at least 3 bit cells, the signal values of the output terminals Q9 and Q10 of the register 70 are irrelevant in determining the detection signals D0, ..., D3. This is because the signal value of Q9 and Q10 is always "1" when the head of this series reaches the output terminal Q11.) The counter 76 also has a NAND gate output of 1-0. Set to zero when transitioning. In this way, in response to detecting a bit cell with a logical value of “1”, the address generator 77 is set to the first address determined by the length of the detected series. This first address indicates the first address of a series of consecutive 8-bit storage locations in memory 78. The memory stores a write signal for forming a recording mark having a length corresponding to the detected length of the series. FIG. 7 shows the address of the storage location required for storing the write signal Vs. FIG. 8 shows an example of consecutive bytes Si.j indicating the write signals Vs3, Vs7 and Vsll. Here, i indicates a write signal to which the byte belongs, and j is a sequence number of the byte in a sequence composed of bytes. A bit of logical value “0” is loaded at the storage position when the write signal is not stored. In the case of the method described above, the storage location where the first byte of the write signal is stored is addressed after the series is detected. Subsequently, for each pulse of the clock signal, the portion of the address output from the counter 76 is 1 until the next series of “1” is detected or until the counter reaches the final count “15”. Incremented by one. In this way, successive bytes indicating the desired write signal Vs are each loaded from the memory 78 into the parallel / serial converter 82 and then converted into a series of binary bit cells that make up the write signal Vs. The write signal Vs can be adapted to the recording material in a very simple manner by using the write signal Vs stored in the memory 78 by the detection circuit 63 and the write signal generator 65 described above. For each type of record carrier, a suitable write signal can be recorded on the lead-in track 37a in the data block 50 reserved for this purpose, based on the CD-ROM format. FIG. 9 shows an example of the arrangement of the bytes Sij in the data block 50. With respect to the arrangement of the bytes Si. J shown in FIG. 9, the sequence when the sequence is stored in the memory 78 is the same as the sequence when stored in the memory 78. When the record carrier 32 is mounted, the microcomputer system 40 executes a start program. During this time, the read / write head 30 moves to a position facing the leader track 37a and reads information recorded on the leader track 37a. Next, by the block address, the microcomputer system 40 detects the block address of the block 50 in which the write signal Vs is recorded, and is subsequently recorded in the data block 50 detected through the adaptation circuit 66. The write signal Vs is loaded into the memory 78. For this purpose, the adaptation circuit 66 connects the tristate buffer 83 that connects the address bus input of the microcomputer system 40 to the address input terminal of the memory 78 via the address bus 80, and the data bus of the microcomputer system 40. And a tristate buffer 84 connected to the data input terminal of the memory 78 via the bus 81. While the memory 78 is being loaded, the buffers 83 and 84 are operable by the selection signal Ss from the computer system. This selection signal Ss is also applied to the buffer 79 via the inverter circuit 85, and the output terminal of the tristate buffer 79 is brought into a high impedance state. Further, a write signal Sw is sent from the microcomputer system 40 to the memory 78, and its loading operation is controlled. Since the gate circuit 86 is arranged on the line for supplying the load signal Sw, when the buffers 83 and 84 are not operated by the selection signal Ss after the loading process of the memory 78, the load signal Sw is immediately stopped.
[0030]
In the embodiment described so far, the adaptation information is stored in the EFM data block 50 recorded in the lead-in track 37a. However, the subcode Q channel signal of the EFM signal based on the CD standard is also very suitable for recording adaptation information. The Q channel signal consists of 98 bits interleaved with the rest of the information within each EFM subcode frame.
[0031]
FIG. 11 shows the format of 98 Q channel bits of the subcode frame. The 98 bits are from one 2-bit group 100, two 4-bit groups 101 and 102, two 8-bit groups 103 and 104, a 56-bit group 105, and a 16-bit group 106. Na The The group 100 bits are for synchronization. In the lead-in track 37a, the groups 102 and 103 constitute a unique bit combination “100” (hexadecimal). This number indicates that the track portion forms a lead-in track 37a.
[0032]
Recorded in group 105 by 8 bits of group 104 Affection The characteristics of the type of information are determined. This is generally a track number indicating a specific track portion, and the address of that portion is defined in the group 105.
[0033]
However, a unique bit combination, for example FF (hexadecimal), indicates that the bits of group 105 represent information about the parameters of the record carrier. For example, some of these bits, such as the most significant 3 bits of subgroup 105f, are used to record adaptation information that determines the write signal waveform. The other bits of group 105f can be used to define other parameters, for example, the required write strength.
[0034]
Control information relating to the parameters of the record carrier is easily obtained from the Q channel bits recovered from the EFM subcode by a normal subcode demodulator while scanning the lead-in track 37a.
[0035]
FIG. 12 shows an embodiment of the system of the present invention for recovering the adaptation signal from the subcode Q channel signal. Instead of the data signal Vld, a subcode Q channel signal derived from the read signal Vl by a normal type subcode demodulator 38a in the read circuit 38 is supplied to the interface circuit 39.
[0036]
FIG. 13 is a flowchart for deriving a control signal from a Q channel signal. This program is executed each time the recording system goes into operation after the record carrier is replaced. In step S71, the write / read head 30 is arranged to face the lead-in track 37a by the motor 33 and the spindle 34 under the control of the microcomputer system 40. Subsequently, reading of information recorded in the lead-in track 37a starts.
[0037]
In step S72, the corresponding Q channel bit is read. In step S73, whether or not the adaptation information is stored in the group 105f is confirmed by the bits of the groups 102, 103, and 104. If so, the information indicated by the bits of group 105f is stored in the microcomputer system memory in step S75. Thereafter, the program proceeds to step S72, and 98 Q channel bits of the next block are read. If the block 105f does not contain any parameter information during step S73, the process proceeds from step S73 to step S74. Here, it is confirmed whether or not the end of the lead-in track 37a has been reached using the read block of Q channel bits. If not, the program proceeds to step S72, and if reached, the program ends.
[0038]
The system shown in FIG. 12 includes a control circuit 110 for adapting the write signal waveform. This control circuit converts the EFM-modulated signal Vi into a write signal waveform Vs based on the adaptation information. For this adaptation, the control circuit 110 is connected to the microcomputer 40 via the bus 111 and the interface circuit 39. The control circuit 110 described in detail below generates a pulse-type write signal Vs sent to the multiplier circuit 112. Here, the write signal is multiplied by a signal appearing at the output terminal of the digital-to-analog converter so that the beam 31 has a required write intensity. The digital input terminal of the digital / analog converter 113 is connected to the microcomputer 40 via the bus 114 and the interface circuit 39.
[0039]
An output signal Vs ′ of the multiplier circuit 112 is supplied to the write / read head 30. In response to the pulse of the output signal of the multiplier, the head generates a radiation pulse having an intensity proportional to the magnitude of the given pulse.
[0040]
FIG. 14 shows an example of the control circuit 110 that converts the signal Vi into the write signal Vs. The control circuit 110 includes two 3-bit parallel / serial converters 120 and 121. The parallel input terminal of the converter 120 is connected to the output terminal of the 3-channel multiplex circuit 122. Bit combination “000” is applied to input terminal a of multiplex circuit 122, and bit combinations “001” and “010” are applied to input terminals b and c, respectively. The control input terminal of the multiplex circuit 122 is connected to the bus 111. The bit combination “000”, “001” or “010” is supplied to the parallel input terminal of the parallel / serial converter 120 according to the adaptation information supplied via the bus 111.
[0041]
Bit combination “010” is a parallel / series Ba Is provided to the parallel input terminal of the data 121. The parallel load input terminal composed of the converters 120 and 121 is controlled by a clock signal CL1 whose frequency is equal to the bit frequency of the EFM-modulated signal Vi. A clock input signal for a serial output signal composed of a bit combination in the converter is controlled by a clock signal CL3 having a frequency three times the bit frequency of the signal Vi. The serial output signals of converters 120 and 121 are applied to the first input terminal and the second input terminal of 3-channel multiplex circuit 123, respectively. A signal of logical value “0” is applied to the third input terminal of the multiplex circuit 123. The multiplex circuit 123 connects the output terminal 124 of the multiplex circuit 123 to one of its input terminals according to the control signal supplied from the decoder circuit 128.
[0042]
The input signal of the decoder circuit 128 is derived from the signal Vi. For this purpose, the control circuit 110 has a delay circuit 125 such as a flip-flop controlled by a clock signal CL1, for example. The Yes. At this time Re The flop delays the signal Vi by one time interval corresponding to the length of 1 bit. The delayed signal is denoted Vi ′. The delayed signal Vi ′ is applied to one input terminal of the 2-input AND gate 127 via the inverter circuit 126. The signal Vi is applied to the other input terminal of the AND gate 127. Therefore, it can be determined from the output signal of the AND gate 127 whether or not the bit of the signal Vi is the bit of the first logical value “1” of the sequence including the bits of the logical value “1”.
[0043]
The output signal of the AND gate 127 and the signal Vi are supplied to the input terminal of the decoder circuit 128. In accordance with the bit combination represented by the given signal, the decoder circuit 128 controls the multiplex circuit 123 under the following conditions. The condition is that when the output signal of the AND gate 127 is a logical value “1”, the output terminal of the converter 120 is connected to the output terminal 124 and the output signal of the AND gate 127 is a logical value “0”. When the logical value of the signal Vi is “1”, the output terminal of the converter 121 is connected to the output terminal 124, and the signal Vi has the logical value “0”. of In this case, the output terminal 124 is connected to an input terminal indicating a logical “0” signal.
[0044]
The system shown in FIG. 14 operates as follows. When the signal Vi is recorded, the read / write head 30 is arranged so as to face the track portion to be recorded.
[0045]
In addition, the write strength is the adaptation information The After reading from the lead-in track 37a, a value stored in the memory of the microcomputer 40 corresponding to the required writing intensity is loaded into the digital / analog converter 113, so that the microcomputer system Te Conforms to the values required by Conversion It can be made. Furthermore, the control circuit 110 is set so as to correspond to the adaptation information read out in this way and stored in the memory. Finally, the read / write head 30 is set to the write mode, and then recording is started.
[0046]
While recording is being performed, the signal Vi is converted into a signal Vs. Corresponding to the clock pulse of the clock signal CL1, the bit combination at the parallel input terminal is loaded into the parallel / serial converters 120 and 121 with the bit frequency of the signal Vi, and then the contents of the converters 120 and 121 are triple the frequency. Is read out serially at a clock frequency CL3. When the first logic value “1” in the sequence of the logic value “1” of the signal Vi is given to the control circuit 110, the bit pattern loaded in the parallel / serial converter 120 passes through the multiplex circuit 123. And transferred as a write signal Vs. This is because the control circuit setting “000” (see FIG. 15a), “001” (see FIG. 15b), or “010” ” (See Figure 15c). The bit pattern “010” from the serial-parallel converter 121 is transmitted as a write signal via the multiplex circuit 123 for the second and subsequent logical “1” bits and the bit “1” of the signal Vi. Transferred. For each “0” bit of signal Vi, a logical value “ The signal “0” is transferred to the input terminal of the multiplex circuit 123.
[0047]
FIG. 15 shows write signal waveforms of three types of settings of the control circuit 110. The signal Vsa is a write signal when the “a” input of the multiplex circuit 122 is selected. The signal Vsb is a write signal when the “b” input of the multiplex circuit 122 is selected, and the signal Vsc is a write signal when the “c” input is selected. Pulses 20a and 20b are again leader pulses that compensate for the occurrence of thermal effects in the control system.
[0048]
Thermal effects generated during recording for a large number of record carrier types because the write intensity can be justified and the three types of waveforms shown in Figure 15 can be selected. Can be compensated.
[0049]
In the present specification, the present invention has been described for recording EFM signals. However, the scope of the present invention is not limited to this example. It will be apparent to those skilled in the art that the present invention can also be applied to recording other types of information signals. In this case, different write signal waveforms are required depending on the type of record carrier.
[0050]
Finally, although the present invention has been described with respect to an optical recording system, it should be noted that the present invention can be used with other recording systems, such as magnetic and magneto-optical recording systems. In this case, the required write signal waveform depends on the record carrier used.
[Brief description of the drawings]
FIG. 1 shows a first embodiment of a recording apparatus of the present invention.
[ FIG. 2 shows a recording apparatus according to the present invention. Place Shows the record carrier used.
FIG. 3 shows a format suitable for storing adaptation information on a record carrier.
FIG. 4 shows another embodiment of the recording apparatus of the present invention.
FIG. 5 shows an example of a control circuit used in the recording apparatus shown in FIG.
FIG. 6 shows a correspondence relationship between an input signal and an output signal of an encoding circuit used in the control circuit.
FIG. 7 shows an address of a write signal stored in the memory of the control circuit.
FIG. 8 shows several write signals.
FIG. 9 shows how a desired write signal is arranged in a data block stored on a record carrier.
FIG. 10 shows some signals generated in the control circuit as a function of time.
FIG. 11 shows a format of a subcode Q channel signal of an EFM signal based on a CD standard.
FIG. 12 shows an embodiment of the recording device of the present invention which is very suitable for recording EFM signals based on CD standards.
FIG. 13 is a flowchart of a program of a microcomputer system used in the apparatus.
14 shows an example of a control circuit used in the recording apparatus shown in FIG. 12,
FIG. 15 shows an example of waveforms of several write signals generated by the control circuit of FIG. 14 for different settings of the control circuit.
FIG. 16 illustrates a prior art recording system.
FIG. 17 illustrates a desirable and appropriate correspondence between a write signal and an information signal for recording on an “Ablative” type recording material.
FIG. 18 shows a desirable and appropriate correspondence between a write signal and an information signal for recording on a “phase change” type recording material.
[Explanation of symbols]
1 ... record carrier, 2 ... recording layer, 3,31 ... radiation beam,
4 ... write head, 5 ... drive means, 6 ... control circuit
7 ... axis, 10 ... recording mark 11 ... binary bit cell,
12a, b, c ... bit cell group, 13 ... radiation pulse, 20a ... preheating pulse, 20b ... expansion pulse, 30 ... optical write / read head,
32 ... record carrier, 32a, 33 ... motor, 32b ... switch,
34 ... Spindle, 35 ... First control circuit, 36 ... Second control circuit,
37a ... Lead-in track, 38 ... Read-out circuit,
39 ... interface circuit, 40 ... microcomputer system,
50 ... Data block, 52 ... Bit byte, 61 ... Signal generator, 62 ... Control circuit,
63 ... Detection circuit, 64 ... Signal line, 65 ... Write signal generator,
66 ... Adaptation circuit, 70 ... Shift register, 72 ... NAND gate,
73 ... Inverter circuit, 74 ... Encoding circuit, 75 ... Buffer register,
76 ... Counter, 77 ... Address generator, 78 ... Memory,
79, 83, 84 ... Tristate buffer, 80 ... Address bus, 81 ... Data bus,
82 ... Converter, 85 ... Inverter circuit, 86 ... Gate circuit
100 ... 2 bit group, 101,102 ... 4 bit group,
103, 104 ... 8 bit group, 105 ... 56 bit group,
106 ... 16-bit group, 110 ... control circuit, 111,114 ... bus,
112 ... multiplier circuit, 113 ... digital / analog converter,
120, 121 ... Parallel / series converter, 122, 123 ... Multiplex circuit,
124 ... Output terminal, 125 ... Delay circuit, 126 ... Inverter circuit, 127 ... AND gate.

Claims (9)

所定の光物性を持つ記録層を有し、かつ変更された光学特性による記録マークのパターンを、そこに記録することができる記録坦体であって、
そのパターンが、同じ論理値のビットの連続するシーケンスの形で情報信号を表し、かつ
前記記録坦体の前記記録層に前記マークを記録するために、前記記録マークが、前記情報信号を適合化可能な対応関係に準拠させて一連の連続書込み信号に変換する制御回路を有する記録装置により、形成され、
その記録坦体が、前記情報信号を前記書込み信号に変換するために必要な適合化を表すことが出来る読取り可能な適合化情報が設けられている部分を有する、
記録坦体において、
前記制御回路が、前記情報信号における第一論理値のビットのシークエンスを検知し、かつ前記検知されたシーケンスにおけるビットの数を表す検知信号を供給する検知回路を有し、
前記適合化可能な対応関係が、前記検知信号と前記書込み信号との対応関係を有し、
前記記録坦体に設けられた前記読取り可能な適合化情報が、前記記録坦体の前記記録層に前記マークを記録するために必要な前記検知信号に対する書込み信号波形を示している
ことを特徴とする記録坦体。 A recording carrier having a recording layer having a predetermined optical property and capable of recording a pattern of a recording mark with a changed optical characteristic,
The pattern represents an information signal in the form of a continuous sequence of bits of the same logical value; and
In order to record the mark on the recording layer of the recording carrier, the recording mark has a control circuit that converts the information signal into a series of continuous write signals in accordance with a correspondence relationship that can adapt the information signal Formed by
The record carrier has a portion provided with readable adaptation information that can represent the adaptation necessary to convert the information signal into the written signal;
In the record carrier,
The control circuit includes a detection circuit that detects a sequence of bits of a first logical value in the information signal and supplies a detection signal representing the number of bits in the detected sequence;
The adaptable correspondence has a correspondence between the detection signal and the write signal;
The readable adaptation information provided on the record carrier indicates a write signal waveform for the detection signal necessary for recording the mark on the recording layer of the record carrier. Record carrier to do. 前記書込み信号が、重なり合う記録用サブマークのシーケンスを有するマークを形成するパルス列を有し、
前記書込み信号波形が、パルスの前記構成が前記検知信号に依存するパルス列パターンを有することを特徴とする請求項1に記載の記録坦体。The write signal comprises a pulse train forming a mark having a sequence of overlapping recording sub-marks;
2. The recording carrier according to claim 1, wherein the write signal waveform has a pulse train pattern in which the configuration of pulses depends on the detection signal . 前記パルス列が、前記記録坦体内における熱効果を補償する予熱放射パルスを発生させる少なくとも1個のリーダパルスを有し、
前記パルス列パターンが、複数のリーダパルスを有し、かつ
前記他のパルスに対する前記リーダパルスの位置が、前記検知信号に依存することを特徴とする請求項2に記載の記録坦体。The pulse train, have at least one leader pulse for generating a pre-heating radiation pulse to compensate for thermal effects in the recording sputum body,
The pulse train pattern has a plurality of readers pulses, and the position of the leader pulses relative to the other pulses, the recording carrier according to claim 2, characterized in that depending on the detection signal. 前記読取り可能な適合化情報が、さらに、前記記録坦体の前記記録層に前記マークを記録するために必要な放射ビームの書込み強さを示していることを特徴とする請求項1〜3の何れかに記載の記録坦体。4. The readable adaptation information further indicates a writing intensity of a radiation beam necessary for recording the mark on the recording layer of the recording carrier . The record carrier according to any one of the above. 読取り可能な適合化情報が設けられている前記部分が、前記記録坦体上の所定位置に予め記録されていることを特徴とする請求項The portion where the readable adaptation information is provided is recorded in advance at a predetermined position on the record carrier. 11 に記載の記録坦体。Record carrier described in 1. 読取り可能な適合化情報が、マーク形態で予め記録されていることを特徴とする請求項The readable adaptation information is recorded in advance in the form of a mark. 5Five に記載の記録坦体。Record carrier described in 1. 前記記録坦体が、このようなトラックに沿って前記マークの前記記録を案内する、その上に予め形成されたサーボトラックを有し、かつ読取り可能な適合化情報が設けられている前記部分が、当該サーボトラックの所定部分に記録されていることを特徴とする請求項The portion in which the record carrier has a pre-formed servo track on which guides the recording of the mark along such a track and is provided with readable adaptation information And recorded on a predetermined portion of the servo track. 11 に記載の記録坦体。Record carrier described in 1. 前記読取り可能な適合化情報が、予め形成された情報構造であることを特徴とする請求項The readable adaptation information is a pre-formed information structure. 77 に記載の記録坦体。Record carrier described in 1. 前記予め形成された情報構造が、The pre-formed information structure is CDCD 標準に準拠したサブコード信号であることを特徴とする請求項Subcode signal conforming to a standard 88 に記載の記録坦体。Record carrier described in 1.
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