JP3796206B2

JP3796206B2 - Image processing device

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Publication number: JP3796206B2
Application number: JP2002261089A
Authority: JP
Inventors: 伸一青倉; 康博西田; 哲児都甲
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-09-06
Filing date: 2002-09-06
Publication date: 2006-07-12
Anticipated expiration: 2022-09-06
Also published as: JP2004101683A

Description

【０００１】
【発明の属する技術分野】
本発明は、画像処理装置に関する。
【０００２】
【従来の技術】
従来、例えば８ビット以上の画像データを伝送・表示する画像処理装置としては、１６ビットの白黒映像信号を伝送・表示するものがある（特許文献１参照）。この画像処理装置は、１６ビットの白黒映像信号を、上位と下位の８ビットずつの映像信号に分け、８ビットの上位信号をアナログＲＧＢ（赤、緑、青）出力コネクタのＲ（赤）信号用端子に送出すると共に、８ビットの下位信号をアナログＲＧＢ出力コネクタのＧ（緑）信号用端子に送出している。上記アナログＲＧＢ出力コネクタに一端が接続されたＲＧＢケーブルの他端は、アダプタに接続している。このアダプタは、上記ＲＧＢケーブルのＲ信号用ラインを介して受け取った上位信号と、上記ＲＧＢケーブルのＧ信号用ラインを介して受け取った下位信号とを合成して１６ビットの白黒映像信号を生成し、この１６ビットの白黒映像信号を表示装置に送出して、この表示装置が白黒映像を表示している。
【０００３】
【特許文献１】
特開２０００−１１２４５７号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の画像処理装置は、ＲＧＢケーブルが有する３つの信号用ラインのうちの２つの信号用ラインを介して１６ビットの白黒映像信号を伝送するので、カラーの画像データを扱うことができない。
【０００５】
そこで、本発明の主たる目的は、ＤＶＩ（デジタル・ビジュアル・インターフェース）１．０のような８ビットのカラー画像データの伝送規格に準拠して、８ビット以上の画像データを表示する画像処理装置を提供することにある。すなわち、１６ビットのカラー映像データを８ビットの上位ビットデータと８ビットの下位ビットデータに分割し、この上位ビットデータと下位ビットデータを、２つのトランスミッタによって２本のＤＶＩケーブルに別個に送出する。この２本のＤＶＩケーブルを伝送された上位ビットデータと下位ビットデータを、上記２本のＤＶＩケーブルに夫々接続された２つのレシーバによって別個に受信し、合成して、画像表示手段に転送する。ＤＶＩ規格では、上記レシーバにＰＬＬ（位相同期ループ）等の保証回路を備え、この保証回路によって、受信したデータと制御信号の関係を保証するようにしている。
【０００６】
しかしながら、上記２つのレシーバに夫々設けられている保証回路は、互いに同期されていないので、上記２つのレシーバで夫々エンコードされて得られた上位ビットデータと下位ビットデータとの関係は保証されていない。したがって、上記上位ビットデータと下位ビットデータに遅延時間が生じてジッタが生じるという問題がある。このジッタは、上記トランスミッタのデバイスディレーや、上記レシーバのデバイスディレーや、ケーブル長ロスおよびケーブルのインピーダンスなどによる伝送系のロスや、ＥＭＩ（電磁干渉）対策によるロス等に起因している。このようなジッタを含んだ状態で、上記上位ビットデータと下位ビットデータを合成して画像表示手段に転送すると、この画像表示手段で表示される画像にノイズや歪みなどが生じてしまうという問題がある。
【０００７】
そこで、本発明のもう一つの目的は、複数のビットデータに分割された状態で受信した多ビットの画像データを、ジッタを生じることなく画像表示手段に転送できる画像処理装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の画像処理装置は、１つの画像データを分割して成る分割データと、この分割データの制御信号とを含む複数の分割信号グループを、複数の伝送路を介してグループ別に受信する複数の受信手段を備える。そして、上記受信手段によって受信された分割信号グループの分割データを記憶する第１分割データメモリと、上記各受信手段のうちの少なくとも一つによって受信された第１分割信号グループの第１分割データを、この第１分割データの制御信号に従って上記第１分割データメモリに書き込む第１分割データ書込み手段とを備える。さらに、上記第１分割データメモリに書き込まれない第２分割信号グループの第２分割データを所定時間だけ遅延させる遅延手段を備える。そして、この画像処理装置は、上記第１分割データメモリに書き込まれた上記第１分割データを上記第２分割データの制御信号に従って取り出し、この第１分割データメモリから取り出された第１分割データと、上記遅延手段によって遅延された第２分割データとを、上記第２分割データの制御信号に従って画像表示手段に転送する。
【０００９】
本発明の画像処理装置によれば、上記複数の受信手段によって、上記複数の分割信号グループが、複数の伝送路を介して別個に受信される。そして、上記各受信手段のうちの少なくとも一つによって受信された第１分割信号グループの第１分割データが、この第１分割データの制御信号に従って上記第１分割データ書込み手段によって上記第１分割データメモリに書き込まれる。上記第１分割データメモリに書き込まれる第１分割データと、上記第１分割データメモリに書き込まれない第２分割信号グループの第２分割データとの間には、例えば伝送路や受信手段などに起因する時間の遅延が生じている。ここで、上記遅延手段によって、上記第２分割データが所定時間だけ遅延される。そして、上記第１分割データメモリに書き込まれた上記第１分割データを上記第２分割データの制御信号に従って取り出し、この第１分割データメモリから取り出された第１分割データと、上記遅延手段によって遅延された第２分割データとを、上記第２分割データの制御信号に従って画像表示手段に転送される。これによって、上記第１分割データと第２分割データの間の遅延時間が無くなるので、上記第１および第２分割データに含まれる例えばジッタが除去される。このジッタが除去された第１分割データと第２分割データが、画像表示手段に転送され、この画像表示手段に、従来のようなジッタに起因するノイズや歪みの無い画像が表示される。すなわち、伝送路の伝送ビット数よりも大きいビット数の画像データ（以下、多ビット画像データという）を複数の伝送路を介して伝送しても、このデータ伝送時に生じるジッタ等を効果的に除去して、ノイズや歪みの無い画像を画像表示手段に表示できる。
【００１０】
ここで、上記遅延時間とは、上記第１分割データと第２分割データとの間の時間に関するずれをいい、例えば、ジッタやスキューなどの時間に関するデータの不整合などをも意味する。
【００１１】
また、上記第２分割データを上記第１分割データに対して遅延させる遅延時間は、制御信号１個分に相当する時間よりも短い時間であるので、上記第１分割データを記憶する上記第１分割データメモリは、制御信号１個分の第１分割データを記憶可能な容量を有していればよい。したがって、比較的小さい容量のメモリを用いて、安価に画像処理装置が構成できる。
【００１２】
一実施形態の画像処理装置は、上記画像データはＭ ( Ｍは２以上の自然数 ) ビットのビット配列を有し、上記第１分割データメモリから取り出された第１分割データと、上記遅延手段によって遅延された第２分割データとを合成し、上記画像表示手段に転送する。
【００１３】
１実施形態の画像処理装置は、上記画像データ転送手段は、上記第２分割信号グループの第２分割データを記憶する第２分割データメモリと、上記第２分割データを、この第２分割データの制御信号に従って上記第２分割データメモリに書き込む第２分割データ書込み手段とを備える。上記第２分割データは、この第２分割データの制御信号に従って上記第２分割データメモリに書き込まれるので、この第２分割データと、上記第１分割データメモリに書き込まれる上記第１分割データとの間に、時間の遅延が生じている。ここで、上記第２分割データの制御信号を所定時間だけ遅延させた後に、この遅延された第２分割データの制御信号に従って、上記第１，第２分割データが取り出される。したがって、上記第１分割データと第２分割データの間の時間の遅延が無くなる。その結果、上記第１分割データと第２分割データは、ジッタ等が除去されて、画像表示手段に転送される。
【００１４】
１実施形態の画像処理装置は、上記遅延手段は、上記第２分割データを、この第２分割データに対する上記第１分割データの遅延時間だけ遅延させる。
【００１５】
また、１実施形態の画像処理装置は、上記遅延手段は、直列に接続された複数のフリップフロップであり、上記第１分割データメモリは、先入れ先出しメモリである。
【００１６】
本実施形態によれば、上記直列に接続するフリップフロップの数を変えることによって、上記第１分割データと上記第２分割データとの間の遅延時間に対応して、上記第２分割データを遅延させる時間を容易に変更して設定できる。また、先入れ先出しメモリを用いることによって、画像データ転送手段が簡易に形成できる。
【００１７】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００１８】
図１は、本発明の実施形態の画像処理装置と、この画像処理装置に接続された２つの伝送路と、この２つの伝送路に画像データを別個に送出する２つのトランスミッタとを示したブロック図である。上記伝送路はＤＶＩ規格に準拠すると共に、上記トランスミッタはＤＶＩ規格に準拠して、ＴＭＤＳ（Transition Minimized Differential Signaling）方式の信号処理を実行する。
【００１９】
上記２つの伝送路を介して画像処理装置に伝送される画像データは、１０ビットのカラー画像データである。この画像データは、８ビットの上位ビットデータData１と、２ビットの下位ビットデータData２とに分割されている。上記上位ビットデータData１は第２分割データに相当し、上記下位ビットデータData２は第１分割データに相当する。
【００２０】
まず、上記上位ビットデータData１と下位ビットデータData２は、制御信号としてのクロック信号Clockおよびデータイネーブル信号DEに従って、第１トランスミッタ１０１と第２トランスミッタ１０２に夫々受け取られる。この第１および第２トランスミッタ１０１，１０２は、上位ビットデータData１と下位ビットデータData２を差動信号に夫々変換する。この差動信号に変換された上位ビットデータData１および下位ビットデータData２は、上記クロック信号Clockおよびデータイネーブル信号DEと共に、複数の伝送路としての第１および第２伝送ケーブル１０３，１０４に送出される。この第１および第２伝送ケーブル１０３，１０４は、いずれもデータ伝送ビット数が８ビットである。この第１および第２伝送ケーブル１０３，１０４から、複数の受信手段としての第１および第２レシーバ１０５，１０６によって、上記差動信号に変換された上位ビットデータData１および下位ビットデータData２が夫々受信される。この第１および第２レシーバ１０５，１０６では、上位ビットデータData１と下位ビットデータData２の差動信号が、ＴＭＤＳ方式によってシングルエンド信号に夫々戻される。この第１レシーバ１０５と第２レシーバ１０６とで夫々受信された上位ビットデータData１と下位ビットデータData２との間には、上記トランスミッタ１０１，１０２や、伝送ケーブル１０３，１０４や、レシーバ１０５，１０６などに起因するジッタが含まれている。
【００２１】
上記ジッタを含んだ上位ビットデータData１と下位ビットデータData２は、本実施形態の画像処理装置が備えるデータ調整装置１０７に受け取られる。このデータ調整装置１０７によって、上記ジッタを除去する。
【００２２】
図２は、上記データ調整装置１０７を示すブロック図である。このデータ調整装置１０７は、第１分割データメモリとしてのメモリ２０３と、遅延手段としてのフリップフロップ部２０１とを備える。
【００２３】
このデータ調整装置１０７は、第１分割データ書込み手段としてのメモリ書込み制御部２０４を備え、このメモリ書込み制御部２０４は、上記第２レシーバ１０６から送出された下位ビットデータData２の制御信号Clock２，DE２を基準にして、書込み制御信号を生成する。この書込み制御信号を、第１分割データメモリとしてのメモリ２０３に送出して、このメモリ２０３に上記下位ビットデータData２を書き込む。このメモリ２０３は、ＦＩＦＯ（先入れ先出し）メモリによって構成されている。
【００２４】
また、このデータ調整装置１０７は、上記第１レシーバ１０５から上位ビットデータData１と共に送出された制御信号Clock１，DE１を基準にして、読出し制御信号を生成するメモリ読出し制御部２０２を備える。このメモリ読出し制御部２０２は、上記読出し制御信号を上記メモリ２０３に送出して、このメモリ２０３に記憶されている下位ビットデータData２を読み出す。この読み出された下位ビットデータData２は、後段のフリップフロップ２０５に送出される。
【００２５】
一方、上記第１レシーバ１０５から送出された上位ビットデータData１は、遅延手段としてのフリップフロップ部２０１に入力され、このフリップフロップ部２０１によって、上位ビットデータData１に対する下位ビットデータData２の遅延時間に対応する時間だけ遅延される。上記フリップフロップ部２０１は、上記遅延時間に対応してｎ（ｎは１以上の自然数）個のフリップフロップを直列に接続して構成している。このフリップフロップ部２０１で遅延された上位ビットデータData１は、下位ビットデータData２と同様に、後段のフリップフロップ２０５に送出される。
【００２６】
以上のように、下位ビットデータData２がメモリ２０３に記憶される一方、上記上位ビットデータData１が遅延され、この上位ビットデータData１の制御信号Clock１，DE１に基いた読出し制御信号に従って、上記メモリ２０３から下位ビットデータData２が読み出されることによって、上位ビットデータData１に対する下位ビットデータData２の遅延時間が解消される。その結果、上記フリップフロップ２０５に送出された上位ビットデータData１と下位ビットデータData２との間のジッタが除去される。
【００２７】
そして、上記フリップフロップ２０５によって、上記上位ビットデータData１と下位ビットデータData２が同期されて合成されて、図示しない画像表示手段に送出される。以上のように、上記フリップフロップ部２０１、メモリ読出し制御部２０２およびフリップフロップ２０５が、画像データ転送手段として機能する。
【００２８】
上記画像表示手段に転送された上位ビットデータData１および下位ビットデータData２は、ジッタが除去された状態で、１０ビットの画像データとして処理される。その結果、上記画像表示手段は、ノイズや歪みなどのない良好な画質の画像を表示できる。
【００２９】
また、上記上位ビットデータData１と下位ビットデータData２との間に生じる遅延時間は、制御信号としてのクロック信号の１クロックに相当する時間よりも短い。したがって、上記メモリ２０３の容量は、上記１クロックに含まれる２ビット×３ワードのデータを記憶できる容量を有していればよい。その結果、容量が小さくて安価なメモリを用いて、ジッタを除去できる画像処理装置が安価に構成できる。
【００３０】
図３は、本実施形態の画像処理装置のデータ調整装置１０７の各部におけるデータのタイミング図である。すなわち、図３において、Ａは、第１レシーバ１０５から送出されるクロック信号Clock１を示し、Ｂは、上記第１レシーバ１０５から送出されるデータイネーブル信号DE１を示す。Ｃは、上記第１レシーバ１０５から送出される上位ビットデータData１を示す。また、Ｄは、第２レシーバ１０６から送出されるクロック信号Clock２を示し、Ｅは、上記第２レシーバ１０６から送出されるデータイネーブル信号DE２を示す。Ｆは、上記第２レシーバ１０６から送出される下位ビットデータData２を示す。そして、Ｇは、メモリ２０３に書き込まれる下位ビットデータData２を示し、Ｈは、上記メモリ２０３から読み出される下位ビットデータData２を示す。Ｉは、メモリ読出し制御部２０２から送出される読出し制御信号としてのクロック信号Clockを示し、Ｊは、上記メモリ読出し制御部２０２から送出される読出し制御信号としてのデータイネーブル信号DEを示す。また、Ｋは、フリップフロップ２０５から送出される上位ビットデータData１を示し、Ｌは、上記フリップフロップ２０５から送出される下位ビットデータData２を示す。
【００３１】
図３から分かるように、下位ビットデータData２の制御信号（Ｅに示すデータイネーブル信号DE２）に従って、この下位ビットデータData２がＧで示すタイミングでメモリ２０３に書き込まれる。一方、上位ビットデータData１の制御信号（Ｂに示すデータイネーブル信号DE１）に基いた読出し制御信号（Ｊに示すデータイネーブル信号DE）に従って、上記下位ビットデータData２がメモリ２０３からＨで示すタイミングで読み出される。これと共に、上位ビットデータData１が所定時間だけ遅延される。その結果、ＫとＬに示すように、フリップフロップ２０５から、上位ビットデータData１と下位ビットデータData２が、ジッタが除去されて、画像表示手段に出力される。
【００３２】
図４は、他の実施形態の画像処理装置が備えるデータ調整装置１０７を示すブロック図である。このデータ調整装置１０７は、第２分割データメモリとしての第１メモリ３０３と、第１分割データメモリとしての第２メモリ３０４とを有する。
【００３３】
このデータ調整装置１０７は、第１分割データ書込み手段としての第２メモリ書込み制御部３０５によって、第２レシーバ１０６から送られてきた制御信号Clock２およびDE２を基準にして制御信号を生成する。この制御信号を上記第２メモリ３０４に送出して、上記第２レシーバ１０６から送出された下位ビットデータData２を第２メモリ３０４に書き込む。この第２メモリ３０４は、ＦＩＦＯメモリによって形成されている。
【００３４】
また、このデータ調整装置１０７は、第２分割データ書込み手段としての第１メモリ書込み制御部３０２によって、第１レシーバ１０５から送られてきた制御信号Clock１およびDE１を基準にして制御信号を生成する。この制御信号を上記第１メモリ３０３に送出して、上記第１レシーバ１０５から送出された上位ビットデータData１を第１メモリ３０３に書き込む。この第１メモリ３０３もまた、ＦＩＦＯメモリで形成されている。
【００３５】
上記第１および第２メモリ３０３，３０４は、上記上位ビットデータData１および下位ビットデータData２に含まれるジッタに相当する時間である１クロック以下の時間の間だけ、上記上位ビットデータData１および下位ビットデータData２を保持すればよい。したがって、上記第１および第２メモリ３０３，３０４は、１クロックに含まれる２ビット×３ワードのデータを記憶できる容量を有していればよい。
【００３６】
次に、第１レシーバ１０５から送られてきた制御信号Clock１およびDE１を、遅延手段としてのフリップフロップ部３０１が、ｎクロック分だけ遅延させる。上記フリップフロップ部３０１は、直列に接続されたｎ段のフリップフロップからなり、このフリップフロップ部３０１によって遅延される時間は、上記上位ビットデータData１および下位ビットデータData２のジッタに相当する時間よりも長い時間である。上記遅延された制御信号を基準にして、メモリ読出し制御部３０６が制御信号を生成する。この制御信号を上記第１および第２メモリ３０３，３０４に送出して、この第１および第２メモリ３０３，３０４から、上位ビットデータData１および下位ビットデータData２を読み出す。この読み出された上位ビットデータData１および下位ビットデータData２は、後段のフリップフロップ３０７に受け取られる。
【００３７】
このフリップフロップ３０７に受け取られた上位ビットデータData１および下位ビットデータData２は、上記第１および第２メモリ３０３，３０４に一旦夫々格納された後、上記メモリ読出し制御部３０６から出力された制御信号に従って読み出されるので、ジッタが除去される。
【００３８】
そして、上記フリップフロップ３０７によって、上記上位ビットデータData１と下位ビットデータData２が同期されて合成されて、画像表示手段に転送される。以上のように、上記フリップフロップ部３０１、第１メモリ書込み制御部３０２、第１メモリ３０３、メモリ読出し制御部３０６およびフリップフロップ３０７が、画像データ転送手段として機能する。
【００３９】
上記画像データ転送手段のフリップフロップ３０７から画像表示手段に転送された上位ビットデータData１および下位ビットデータData２は、ジッタが実質的に無い状態で、１０ビットの画像データとして処理される。その結果、上記画像表示手段は、ノイズや歪みなどが無い高画質の画像を表示できる。
【００４０】
上記実施形態において、画像データのビット数は１０ビット以外のビット数であってもよい。
【００４１】
また、上記実施形態において、複数段のフリップフロップからなるフリップフロップ部２０１，３０１によって、遅延手段を構成したが、フリップフロップ以外によって遅延手段を構成してもよい。
【００４２】
また、上記実施形態において、画像データが分割されて成る上位ビットデータおよび下位ビットデータは、互いに同じビット数であってもよい。例えば、画像データのビット数が１０ビットである場合、上位ビットデータと下位ビットデータとが、いずれも５ビットであってもよい。また、上記伝送路の伝送ビット数は、８ビット以外の他の伝送ビット数であってもよい。
【００４３】
また、上記実施形態において、上記伝送ケーブル１０３，１０４は２本以上用いてもよく、また、上記伝送ケーブル１０３，１０４に接続されるレシーバ１０５，１０６は２つ以上設けてもよく、また、レシーバから送出された分割データを記憶するメモリ２０３および第２メモリ３０４と、上記メモリ２０３を書込み制御するメモリ書込み制御部２０４および上記第２メモリ３０４を書込み制御する第２書込み制御部３０５は、各々２つ以上設けてもよい。すなわち、本発明は、多ビットの画像データが２つ以上に分割されてなる複数の分割データを、２本以上の伝送路を介して受信する画像表示手段に適用して、この伝送路等に起因するジッタを有効に除去して画像データに合成して画像表示手段に転送し、この画像表示手段に高画質の画像が表示できる。
【００４４】
また、上記第１および第２伝送ケーブル１０３，１０４と、第１および第２トランスミッタ１０１，１０２と、第１および第２レシーバ１０５，１０６は、ＤＶＩ規格以外の他の規格に準拠してもよい。
【００４５】
本発明は、例えばＣＲＴ（カソードレイチューブ）、液晶表示装置、プラズマディスプレイ、ＥＬ（エレクトロルミネセンス）ディスプレイおよびＬＥＤ（発光ダイオード）ディスプレイ等のあらゆる種類の画像表示手段に多ビットの画像データを伝送する画像処理装置として適用できる。
【００４６】
【発明の効果】
以上より明らかなように、本発明の画像処理装置によれば、複数の分割信号グループが、複数の受信手段によって複数の伝送路を介して別個に受信され、上記各受信手段のうちの少なくとも一つによって受信された第１分割信号グループの第１分割データが、この第１分割データの制御信号に従って上記第１分割データ書込み手段によって上記第１分割データメモリに書き込まれる一方、遅延手段によって、上記第１分割データメモリに書き込まれない第２分割信号グループの第２分割データが所定時間だけ遅延される。そして、上記第１分割データメモリに書き込まれた上記第１分割データが上記第２分割データの制御信号に従って取り出され、この第１分割データメモリから取り出された第１分割データと、上記遅延手段によって遅延された第２分割データとが、上記第２分割データの制御信号に従って画像表示手段に転送される。したがって、上記第１分割データと第２分割データの間の遅延時間が無くなって、この第１および第２分割データに含まれるジッタが効果的に除去できる。その結果、このジッタが除去された画像データが、画像表示手段に転送され、この画像表示手段は、ノイズや歪みの無い高画質の画像が表示できる。すなわち、本発明によれば、伝送時に生じるジッタ等を効果的に除去しつつ、多ビット画像データを複数の伝送路を介して画像表示手段に転送することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の画像処理装置と、伝送路と、トランスミッタを示すブロック図である。
【図２】図１の画像処理装置が備えるデータ調整装置を示すブロック図である。
【図３】データ調整装置の各部におけるデータのタイミング図である。
【図４】他の実施形態の画像処理装置が備えるデータ調整装置を示すブロック図である。
【符号の説明】
１０３第１伝送ケーブル
１０４第２伝送ケーブル
１０５第１レシーバ
１０６第２レシーバ
１０７データ調整装置
２０１フリップフロップ部
２０２メモリ読出し制御部
２０３メモリ
２０４メモリ書込み制御部
２０５フリップフロップ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing apparatus.
[0002]
[Prior art]
Conventionally, for example, as an image processing apparatus that transmits and displays image data of 8 bits or more, there is an apparatus that transmits and displays a 16-bit monochrome video signal (see Patent Document 1). The image processing apparatus, a monochrome video signal of 16 bits, divided into high and low 8-bit not a One of the video signals, analog RGB upper 8-bit signal (red, green, blue) output connector of R (red) signal The 8-bit lower signal is sent to the G (green) signal terminal of the analog RGB output connector. The other end of the RGB cable having one end connected to the analog RGB output connector is connected to an adapter. This adapter synthesizes the upper signal received via the R signal line of the RGB cable and the lower signal received via the G signal line of the RGB cable to generate a 16-bit monochrome video signal. The 16-bit monochrome video signal is sent to the display device, and the display device displays the monochrome video.
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 2000-112457
[Problems to be solved by the invention]
However, since the conventional image processing apparatus transmits a 16-bit black and white video signal via two signal lines among the three signal lines of the RGB cable, it cannot handle color image data. .
[0005]
Accordingly, a main object of the present invention is to provide an image processing apparatus that displays image data of 8 bits or more in conformity with the transmission standard of 8-bit color image data such as DVI (Digital Visual Interface) 1.0. It is to provide. That is, 16-bit color video data is divided into 8-bit upper bit data and 8-bit lower bit data, and the upper bit data and lower bit data are separately transmitted to two DVI cables by two transmitters. . The upper bit data and lower bit data transmitted through the two DVI cables are separately received by the two receivers connected to the two DVI cables, combined, and transferred to the image display means. In the DVI standard, the receiver is provided with a guarantee circuit such as a PLL (phase locked loop), and the guarantee circuit guarantees the relationship between the received data and the control signal.
[0006]
However, since the guarantee circuits provided in the two receivers are not synchronized with each other, the relationship between the upper bit data and the lower bit data obtained by encoding with the two receivers is not guaranteed. . Therefore, there is a problem that a delay time is generated in the upper bit data and the lower bit data, resulting in jitter. This jitter is caused by a device delay of the transmitter, a device delay of the receiver, a transmission system loss due to a cable length loss and a cable impedance, a loss due to measures against EMI (electromagnetic interference), and the like. When the upper bit data and the lower bit data are combined and transferred to the image display means in a state including such jitter, there is a problem that noise or distortion occurs in the image displayed by the image display means. is there.
[0007]
Accordingly, another object of the present invention is to provide an image processing apparatus capable of transferring multi-bit image data received in a state of being divided into a plurality of bit data to an image display means without causing jitter. .
[0008]
[Means for Solving the Problems]
To achieve the above object, the image processing apparatus of the present invention, the divided data formed by split one image data, a plurality of divided signal groups and a control signal of the divided data, a plurality of transmission paths A plurality of receiving means for receiving each group via the network. A first divided data memory for storing divided data of the divided signal group received by the receiving means; and first divided data of the first divided signal group received by at least one of the receiving means. And first divided data writing means for writing into the first divided data memory in accordance with the control signal of the first divided data. Further comprising a delay means for the second divided data of the second division signal group which is not written in the first division data memory Ru is delayed by a predetermined time. The image processing apparatus extracts the first divided data written in the first divided data memory in accordance with the control signal of the second divided data, and the first divided data extracted from the first divided data memory and a second divided data delayed by said delay means, to forward to the image display means according to the control signal of the second divided data.
[0009]
According to the image processing apparatus of the present invention, by the plurality of receiving means, said plurality of divided signals groups is separately received via a plurality of transmission paths. Then, the first divided data of the first divided signal group received by at least one of the receiving means is converted into the first divided data by the first divided data writing means according to the control signal of the first divided data. Written to memory. Between the first divided data written in the first divided data memory and the second divided data of the second divided signal group not written in the first divided data memory, for example, is caused by a transmission path, a receiving means, or the like. There is a delay of time to do. Here, the second divided data is delayed by a predetermined time by the delay means . Then, the first divided data written in the first divided data memory is taken out in accordance with the control signal of the second divided data, and the first divided data taken out from the first divided data memory is delayed by the delay means. The second divided data thus transferred is transferred to the image display means in accordance with the control signal of the second divided data . As a result, the delay time between the first divided data and the second divided data is eliminated, so that, for example, jitter included in the first and second divided data is removed. The first divided data and the second divided data from which the jitter has been removed are transferred to the image display means, and an image free from noise and distortion caused by jitter as in the prior art is displayed on the image display means. In other words, even if image data with a larger number of bits than the number of transmission bits of the transmission path (hereinafter referred to as multi-bit image data) is transmitted via multiple transmission paths, jitter and the like generated during this data transmission are effectively removed. Thus, an image free from noise and distortion can be displayed on the image display means.
[0010]
Here, the delay time refers to a time-related shift between the first divided data and the second divided data, and also means, for example, data mismatch in time such as jitter and skew.
[0011]
Further, the delay time for delaying the second divided data with respect to the first divided data is shorter than the time corresponding to one control signal, so the first divided data is stored in the first divided data. The divided data memory only needs to have a capacity capable of storing the first divided data for one control signal. Therefore, an image processing apparatus can be configured at low cost using a memory having a relatively small capacity.
[0012]
In the image processing apparatus according to an embodiment, the image data has a bit arrangement of M ( M is a natural number of 2 or more ) bits, the first divided data extracted from the first divided data memory, and the delay unit. The delayed second divided data is synthesized and transferred to the image display means.
[0013]
In the image processing apparatus according to one embodiment, the image data transfer means includes a second divided data memory for storing the second divided data of the second divided signal group, and the second divided data. Second divided data writing means for writing to the second divided data memory in accordance with a control signal. Since the second divided data is written into the second divided data memory in accordance with the control signal of the second divided data, the second divided data and the first divided data written into the first divided data memory are There is a time delay in between. Here, after delaying the control signal of the second divided data for a predetermined time in accordance with the control signal of the second divided data delay, the first, it is Eject second divided data. Therefore, there is no time delay between the first divided data and the second divided data. As a result, the first split data and second split data, jitter, etc. is removed and transferred to the image display means.
[0014]
1 an image processing apparatus according to the embodiment, the delay means, the second divided data, Ru is delayed by the delay time of the first divided data for the second divided data.
[0015]
In the image processing apparatus according to one embodiment, the delay means is a plurality of flip-flops connected in series, and the first divided data memory is a first-in first-out memory.
[0016]
According to the present embodiment, by changing the number of flip-flops connected in series, the second divided data is delayed according to the delay time between the first divided data and the second divided data. It is possible to easily change and set the time. Further, by using the first-in first-out memory, the image data transfer means can be easily formed.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
[0018]
FIG. 1 is a block diagram showing an image processing apparatus according to an embodiment of the present invention, two transmission paths connected to the image processing apparatus, and two transmitters for separately sending image data to the two transmission paths. FIG. The transmission path conforms to the DVI standard, and the transmitter executes TMDS (Transition Minimized Differential Signaling) system signal processing in conformity with the DVI standard.
[0019]
The image data transmitted to the image processing apparatus via the two transmission paths is 10-bit color image data. This image data is divided into 8-bit upper bit data Data1 and 2-bit lower bit data Data2. The upper bit data Data1 corresponds to the second divided data, and the lower bit data Data2 corresponds to the first divided data.
[0020]
First, the upper bit data Data1 and the lower bit data Data2 are received by the first transmitter 101 and the second transmitter 102 in accordance with the clock signal Clock and the data enable signal DE as control signals, respectively. The first and second transmitters 101 and 102 convert the upper bit data Data1 and the lower bit data Data2 into differential signals, respectively. The upper bit data Data1 and the lower bit data Data2 converted into the differential signal are sent to the first and second transmission cables 103 and 104 as a plurality of transmission paths together with the clock signal Clock and the data enable signal DE. . Each of the first and second transmission cables 103 and 104 has a data transmission bit number of 8 bits. The first and second transmission cables 103 and 104 receive the upper bit data Data1 and the lower bit data Data2 converted into the differential signals by the first and second receivers 105 and 106 as a plurality of receiving means, respectively. Is done. In the first and second receivers 105 and 106, the differential signals of the upper bit data Data1 and the lower bit data Data2 are returned to the single end signal by the TMDS method, respectively. Between the upper bit data Data1 and the lower bit data Data2 received by the first receiver 105 and the second receiver 106, the transmitters 101 and 102, the transmission cables 103 and 104, the receivers 105 and 106, etc. Jitter caused by.
[0021]
The upper bit data Data1 and the lower bit data Data2 including the jitter are received by the data adjustment device 107 provided in the image processing apparatus of the present embodiment. The data adjusting device 107 removes the jitter.
[0022]
FIG. 2 is a block diagram showing the data adjustment device 107. The data adjustment apparatus 107 includes a memory 203 as a first divided data memory and a flip-flop unit 201 as a delay unit.
[0023]
The data adjustment device 107 includes a memory write control unit 204 as a first divided data write unit. The memory write control unit 204 controls the control signals Clock2 and DE2 of the lower-order bit data Data2 sent from the second receiver 106. A write control signal is generated with reference to. This write control signal is sent to the memory 203 as the first divided data memory, and the lower bit data Data2 is written to the memory 203. The memory 203 is constituted by a FIFO (first-in first-out) memory.
[0024]
The data adjustment device 107 further includes a memory read control unit 202 that generates a read control signal based on the control signals Clock1 and DE1 transmitted from the first receiver 105 together with the upper bit data Data1. The memory read control unit 202 sends the read control signal to the memory 203 and reads the lower bit data Data2 stored in the memory 203. The read lower bit data Data2 is sent to the flip-flop 205 at the subsequent stage.
[0025]
On the other hand, the upper bit data Data1 sent from the first receiver 105 is input to a flip-flop unit 201 as a delay means, and this flip-flop unit 201 corresponds to the delay time of the lower bit data Data2 with respect to the upper bit data Data1. Delayed by the time to do. The flip-flop unit 201 is configured by connecting n (n is a natural number of 1 or more) flip-flops in series corresponding to the delay time. The higher-order bit data Data1 delayed by the flip-flop unit 201 is sent to the subsequent flip-flop 205 in the same manner as the lower-order bit data Data2.
[0026]
As described above, the lower bit data Data2 is stored in the memory 203, while the upper bit data Data1 is delayed, and is read from the memory 203 according to the read control signal based on the control signals Clock1 and DE1 of the upper bit data Data1. By reading the lower bit data Data2, the delay time of the lower bit data Data2 with respect to the upper bit data Data1 is eliminated. As a result, jitter between the upper bit data Data1 and the lower bit data Data2 sent to the flip-flop 205 is removed.
[0027]
Then, the upper bit data Data1 and the lower bit data Data2 are synthesized in synchronism by the flip-flop 205 and sent to an image display means (not shown). As described above, the flip-flop unit 201, the memory read control unit 202, and the flip-flop 205 function as image data transfer means.
[0028]
The upper bit data Data1 and the lower bit data Data2 transferred to the image display means are processed as 10-bit image data with the jitter removed. As a result, the image display means can display an image with good image quality without noise or distortion.
[0029]
The delay time generated between the upper bit data Data1 and the lower bit data Data2 is shorter than the time corresponding to one clock of the clock signal as the control signal. Therefore, the memory 203 has only to have a capacity capable of storing data of 2 bits × 3 words included in the one clock. As a result, an image processing apparatus capable of removing jitter can be configured at low cost using a memory having a small capacity and low cost.
[0030]
FIG. 3 is a timing chart of data in each part of the data adjustment apparatus 107 of the image processing apparatus according to this embodiment. That is, in FIG. 3, A indicates the clock signal Clock1 transmitted from the first receiver 105, and B indicates the data enable signal DE1 transmitted from the first receiver 105. C indicates the upper bit data Data1 transmitted from the first receiver 105. D represents the clock signal Clock2 sent from the second receiver 106, and E represents the data enable signal DE2 sent from the second receiver 106. F indicates lower bit data Data2 transmitted from the second receiver 106. G indicates the lower bit data Data2 written to the memory 203, and H indicates the lower bit data Data2 read from the memory 203. I represents a clock signal Clock as a read control signal sent from the memory read control unit 202, and J represents a data enable signal DE as a read control signal sent from the memory read control unit 202. K indicates the upper bit data Data1 transmitted from the flip-flop 205, and L indicates the lower bit data Data2 transmitted from the flip-flop 205.
[0031]
As can be seen from FIG. 3, in accordance with the control signal (data enable signal DE2 indicated by E) of the lower bit data Data2, the lower bit data Data2 is written into the memory 203 at a timing indicated by G. On the other hand, in accordance with a read control signal (data enable signal DE indicated by J) based on a control signal (data enable signal DE1 indicated by B) of the upper bit data Data1, the lower bit data Data2 is read from the memory 203 at a timing indicated by H. It is. At the same time, the upper bit data Data1 is delayed by a predetermined time. As a result, as indicated by K and L, the upper bit data Data1 and the lower bit data Data2 are output from the flip-flop 205 to the image display means with the jitter removed.
[0032]
FIG. 4 is a block diagram illustrating a data adjustment apparatus 107 provided in an image processing apparatus according to another embodiment. The data adjustment device 107 includes a first memory 303 as a second divided data memory and a second memory 304 as a first divided data memory.
[0033]
The data adjustment device 107 generates a control signal based on the control signals Clock2 and DE2 sent from the second receiver 106 by the second memory write control unit 305 serving as the first divided data writing means. This control signal is sent to the second memory 304, and the lower bit data Data 2 sent from the second receiver 106 is written into the second memory 304. The second memory 304 is formed by a FIFO memory.
[0034]
The data adjustment device 107 generates a control signal based on the control signals Clock1 and DE1 sent from the first receiver 105 by the first memory write control unit 302 as the second divided data writing means. This control signal is sent to the first memory 303, and the upper bit data Data1 sent from the first receiver 105 is written to the first memory 303. The first memory 303 is also formed of a FIFO memory.
[0035]
The first and second memories 303 and 304 have the upper bit data Data1 and the lower bit data only during a time of one clock or less, which is a time corresponding to the jitter included in the upper bit data Data1 and the lower bit data Data2. Data2 may be retained. Therefore, the first and second memories 303 and 304 may have a capacity capable of storing data of 2 bits × 3 words included in one clock.
[0036]
Next, the flip-flop unit 301 serving as a delay unit delays the control signals Clock1 and DE1 sent from the first receiver 105 by n clocks. The flip-flop unit 301 is composed of n stages of flip-flops connected in series, and the time delayed by the flip-flop unit 301 is longer than the time corresponding to the jitter of the upper bit data Data1 and the lower bit data Data2. A long time. The memory read control unit 306 generates a control signal based on the delayed control signal. This control signal is sent to the first and second memories 303 and 304, and the upper bit data Data1 and the lower bit data Data2 are read from the first and second memories 303 and 304. The read upper bit data Data1 and lower bit data Data2 are received by the subsequent flip-flop 307.
[0037]
The upper bit data Data1 and the lower bit data Data2 received by the flip-flop 307 are temporarily stored in the first and second memories 303 and 304, respectively, and then according to the control signal output from the memory read control unit 306. Since it is read, jitter is removed.
[0038]
The upper bit data Data1 and the lower bit data Data2 are synthesized in synchronism by the flip-flop 307 and transferred to the image display means. As described above, the flip-flop unit 301, the first memory write control unit 302, the first memory 303, the memory read control unit 306, and the flip-flop 307 function as image data transfer means.
[0039]
The upper bit data Data1 and the lower bit data Data2 transferred from the flip-flop 307 of the image data transfer means to the image display means are processed as 10-bit image data with substantially no jitter. As a result, the image display means can display a high-quality image free from noise and distortion.
[0040]
In the above embodiment, the number of bits of image data may be other than 10 bits.
[0041]
In the above-described embodiment, the delay unit is configured by the flip-flop units 201 and 301 including a plurality of flip-flops. However, the delay unit may be configured by a unit other than the flip-flop.
[0042]
In the above embodiment, the upper bit data and the lower bit data obtained by dividing the image data may have the same number of bits. For example, when the number of bits of the image data is 10 bits, both the upper bit data and the lower bit data may be 5 bits. Further, the transmission bit number of the transmission path may be other transmission bit number other than 8 bits.
[0043]
In the embodiment, two or more transmission cables 103 and 104 may be used, and two or more receivers 105 and 106 connected to the transmission cables 103 and 104 may be provided. The memory 203 and the second memory 304 that store the divided data sent from the memory 203, the memory write control unit 204 that controls the writing of the memory 203, and the second write control unit 305 that controls the writing of the second memory 304, respectively. Two or more may be provided. That is, the present invention is applied to image display means for receiving a plurality of divided data obtained by dividing multi-bit image data into two or more via two or more transmission paths, and to this transmission path or the like. The resulting jitter is effectively removed, combined with the image data, transferred to the image display means, and a high-quality image can be displayed on the image display means.
[0044]
Further, the first and second transmission cables 103 and 104, the first and second transmitters 101 and 102, and the first and second receivers 105 and 106 may conform to a standard other than the DVI standard. .
[0045]
The present invention transmits multi-bit image data to all kinds of image display means such as CRT (cathode ray tube), liquid crystal display device, plasma display, EL (electroluminescence) display, and LED (light emitting diode) display. It can be applied as an image processing apparatus.
[0046]
【The invention's effect】
As is clear from the above, according to the image processing apparatus of the present invention, a plurality of divided signal groups are separately received by a plurality of receiving means via a plurality of transmission paths, and at least one of the above receiving means. The first divided data of the first divided signal group received by the first divided data group is written into the first divided data memory by the first divided data writing means in accordance with the control signal of the first divided data, while the delay means The second divided data of the second divided signal group that is not written to the first divided data memory is delayed by a predetermined time . Then, the first divided data written in the first divided data memory is extracted according to the control signal of the second divided data, and the first divided data extracted from the first divided data memory and the delay means are used. The delayed second divided data is transferred to the image display means in accordance with the control signal of the second divided data. Therefore, the delay time between the first divided data and the second divided data is eliminated, and the jitter included in the first and second divided data can be effectively removed. As a result, the image data from which the jitter has been removed is transferred to the image display means, and the image display means can display a high-quality image free from noise and distortion. That is, according to the present invention, it is possible to transfer multi-bit image data to the image display means via a plurality of transmission paths while effectively removing jitter and the like generated during transmission.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an image processing apparatus, a transmission path, and a transmitter according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a data adjustment apparatus provided in the image processing apparatus of FIG.
FIG. 3 is a timing chart of data in each part of the data adjustment apparatus.
FIG. 4 is a block diagram illustrating a data adjustment apparatus provided in an image processing apparatus according to another embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 103 1st transmission cable 104 2nd transmission cable 105 1st receiver 106 2nd receiver 107 Data adjustment apparatus 201 Flip flop part 202 Memory read control part 203 Memory 204 Memory write control part 205 Flip flop

Claims

A divided data comprising one image data to divide the plurality of divided signal groups and a control signal of the divided data, and a plurality of receiving means for receiving a group separately through a plurality of transmission paths,
A first divided data memory for storing divided data of the divided signal group received by the receiving means;
First divided data writing means for writing the first divided data of the first divided signal group received by at least one of the receiving means to the first divided data memory in accordance with the control signal of the first divided data; ,
And a delay means for Ru delaying the second divided data of the second division signal group which is not written in the first division data memory for a predetermined time,
The first divided data written in the first divided data memory is extracted in accordance with the control signal of the second divided data, and is delayed by the first divided data extracted from the first divided data memory and the delay means. and a second division data, the image processing apparatus characterized by transferring the images display means in accordance with the control signal of the second divided data.

The image processing apparatus according to claim 1.
The above image data is M ( M is a natural number of 2 or more ) Has a bit array of bits,
An image processing apparatus characterized in that the first divided data fetched from the first divided data memory and the second divided data delayed by the delay means are combined and transferred to the image display means.

The image processing apparatus according to claim 1.
The image data transfer means
A second divided data memory for storing the second divided data of the second divided signal group ;
A second divided data writing means for writing the second divided data into the second divided data memory in accordance with a control signal of the second divided data;
In accordance with the control signal of the second divided data obtained by delaying the control signal of the second divided data for a predetermined time, the first, the image processing apparatus characterized by out take second divided data.

The image processing apparatus according to claim 1.
It said delay means, an image processing apparatus according to the second divided data, wherein the benzalkonium by a delay time of the first divided data for the second divided data.

The image processing apparatus according to claim 1 .
The image processing apparatus, wherein the delay means is a plurality of flip-flops connected in series, and the first divided data memory is a first-in first-out memory.